特開 2024-173283 ＲＡＭ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024173283

(43)【公開日】2024-12-12

(54)【発明の名称】ＲＡＭ

(51)【国際特許分類】

   G11C 29/50 20060101AFI20241205BHJP

【ＦＩ】

G11C29/50

【審査請求】未請求

【請求項の数】7

【出願形態】ＯＬ

(21)【出願番号】P 2023091606

(22)【出願日】2023-06-02

(71)【出願人】

【識別番号】000116024

【氏名又は名称】ローム株式会社

(74)【代理人】

【識別番号】110001933

【氏名又は名称】弁理士法人 佐野特許事務所

(72)【発明者】

【氏名】井路側 晃輔

(72)【発明者】

【氏名】鵜飼 和久

【テーマコード（参考）】

5L206

【Ｆターム（参考）】

5L206AA02

5L206AA14

5L206DD11

(57)【要約】

【課題】読み出し用アクセストランジスタの故障検出漏れを抑制することができるＲＡＭを提供する。
【解決手段】２portＲＡＭ（１０）は、同一のメモリセル列に対するデータ読み出し及び書き込みのために用いられる第１，２読み出し用ビット線（ｒｂｉｔ，ｒｂｉｔｂ）及び第１，２書き込み用ビット線（ｗｂｉｔ，ｗｂｉｔｂ）と、第１，２テスト信号それぞれを受け取る第１，２端子（ＴＩＡ，ＴＩＢ）と、第１，２テスト結果信号それぞれを外部出力する第３，４端子（ＴОＡ，ＴОＢ）と、第１テスト信号を第１読み出し用ビット線及び第１書き込み用ビット線の一方に供給し他方から第３端子に第１テスト結果信号を供給する第１セレクタ（１７）と、第２テスト信号を第２読み出し用ビット線及び第２書き込み用ビット線の一方に供給し他方から第４端子に第２テスト結果信号を供給する第２セレクタ（１７）と、を備える。
【選択図】図６

【特許請求の範囲】

【請求項1】

入力専用ポート及び出力専用ポートを備え、第１クロック信号及び前記第１クロック信号とは非同期の第２クロック信号の一方に基づく書き込み動作と、前記第１クロック信号及び前記第２クロック信号の他方に基づく読み出し動作とが可能に構成されたＲＡＭであって、
同一のメモリセル列に対するデータ読み出し及び書き込みのために用いられる第１読み出し用ビット線、第２読み出し用ビット線、第１書き込み用ビット線、及び第２書き込み用ビット線と、
第１テスト信号を受け取るように構成された第１端子と、
第２テスト信号を受け取るように構成された第２端子と、
第１テスト結果信号を外部出力するように構成された第３端子と、
第２テスト結果信号を外部出力するように構成された第４端子と、
前記第１テスト信号を前記第１読み出し用ビット線及び前記第１書き込み用ビット線の一方に供給し、前記第１読み出し用ビット線及び前記第１書き込み用ビット線の他方から前記第３端子に前記第１テスト結果信号を供給するように構成された第１セレクタと、
前記第２テスト信号を前記第２読み出し用ビット線及び前記第２書き込み用ビット線の一方に供給し、前記第２読み出し用ビット線及び前記第２書き込み用ビット線の他方から前記第４端子に前記第２テスト結果信号を供給するように構成された第２セレクタと、
を備える、ＲＡＭ。

【請求項2】

前記第１テスト信号、前記第２テスト信号はそれぞれ二値化信号である、請求項１に記載のＲＡＭ。

【請求項3】

前記同一のメモリセル列に含まれる一つのメモリセルに接続される四つのアクセストランジスタは、テストモードにおいて全てオン状態に制御される、請求項１に記載のＲＡＭ。

【請求項4】

前記第１読み出し用ビット線、前記第２読み出し用ビット線、前記第１書き込み用ビット線、及び前記第２書き込み用ビット線に対するプリチャージは、前記テストモードにおいてオフになる、請求項３に記載のＲＡＭ。

【請求項5】

前記第１セレクタが前記第１テスト信号を前記第１読み出し用ビット線に供給し、前記第２セレクタが前記第２テスト信号を前記第２読み出し用ビット線に供給する第１テストモードと、
前記第１セレクタが前記第１テスト信号を前記第１書き込み用ビット線に供給し、前記第２セレクタが前記第２テスト信号を前記第２書き込み用ビット線に供給する第２テストモードと、の少なくとも一方のテストモードを有する、請求項１に記載のＲＡＭ。

【請求項6】

前記第１セレクタが前記第１テスト信号を前記第１読み出し用ビット線に供給し、前記第２セレクタが前記第２テスト信号を前記第２書き込み用ビット線に供給する第３テストモードと、
前記第１セレクタが前記第１テスト信号を前記第１書き込み用ビット線に供給し、前記第２セレクタが前記第２テスト信号を前記第２読み出し用ビット線に供給する第４テストモードと、の少なくとも一方のテストモードを有する、請求項５に記載のＲＡＭ。

【請求項7】

前記同一のメモリセル列を含むメモリセル群を挟んで、書き込みデータを入力し読み出しデータを出力するように構成された入出力部とは反対側に、前記第１端子、前記第２端子、前記第３端子、前記第４端子、前記第１セレクタ、及び前記第２セレクタが配置される、請求項１～６のいずれか一項に記載のＲＡＭ。

【発明の詳細な説明】

【技術分野】

【0001】

本明細書中に開示されている発明は、ＲＡＭ（Random Access Memory）に関し、より詳細には２port ＲＡＭに関する。

【背景技術】

【0002】

特許文献１で開示されているＲＡＭは、第１メモリセルからのデータ読み出しと、第２メモリセルへのデータ書き込みを、同時又はほぼ同時に行うことができる。このようなＲＡＭは、データの処理を高速に行うことができる。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】国際公開第２００７／０１８０４３号（段落０００２）

【発明の概要】

【発明が解決しようとする課題】

【0004】

ＲＡＭにおいて、読み出し用アクセストランジスタが故障してオン状態で高抵抗になる又は完全オープン状態になると、センスアンプで出力論理の判別が可能な電圧レベル（基準値）にまでビット線をディスチャージできなくなる。このため、読み出し用アクセストランジスタの故障は、メモリセルに記憶されているデータの値が誤って読み出される要因になる。

【0005】

しかしながら、読み出し用アクセストランジスタの故障は、センスアンプの差動対トランジスタのばらつきによって出荷前の検査で検出できないおそれがある。つまり、読み出し用アクセストランジスタが故障しているＲＡＭが市場に流出してしまうおそれがある。

【0006】

一方、書き込み用アクセストランジスタが故障すると、書き込み動作時にデータを書き込めなくなるため、データの書き込み可否によって書き込み用アクセストランジスタの故障検出が可能である。

【0007】

シングルポートＲＡＭ及び特許文献１で開示されているデュアルポートＲＡＭでは、メモリセルからデータを読み出す経路とメモリセルにデータを書き込む経路とが共通している。したがって、シングルポートＲＡＭ及び特許文献１で開示されているデュアルポートＲＡＭでは、データの書き込み可否によって読み出し兼書き込み用アクセストランジスタの故障検出が可能である。

【0008】

これに対して、２port ＲＡＭでは、メモリセルからデータを読み出す経路とメモリセルにデータを書き込む経路とが共通していない。このため、２port ＲＡＭでは、上述したように、読み出し用アクセストランジスタが故障しているものが市場に流出してしまうおそれがある。

【課題を解決するための手段】

【0009】

本明細書中に開示されているＲＡＭは、入力専用ポート及び出力専用ポートを備え、第１クロック信号及び前記第１クロック信号とは非同期の第２クロック信号の一方に基づく書き込み動作と、前記第１クロック信号及び前記第２クロック信号の他方に基づく読み出し動作とが可能に構成されている。前記ＲＡＭは、同一のメモリセル列に対するデータ読み出し及び書き込みのために用いられる第１読み出し用ビット線、第２読み出し用ビット線、第１書き込み用ビット線、及び第２書き込み用ビット線と、第１テスト信号を受け取るように構成された第１端子と、第２テスト信号を受け取るように構成された第２端子と、第１テスト結果信号を外部出力するように構成された第３端子と、第２テスト結果信号を外部出力するように構成された第４端子と、前記第１テスト信号を前記第１読み出し用ビット線及び前記第１書き込み用ビット線の一方に供給し、前記第１読み出し用ビット線及び前記第１書き込み用ビット線の他方から前記第３端子に前記第１テスト結果信号を供給するように構成された第１セレクタと、前記第２テスト信号を前記第２読み出し用ビット線及び前記第２書き込み用ビット線の一方に供給し、前記第２読み出し用ビット線及び前記第２書き込み用ビット線の他方から前記第４端子に前記第２テスト結果信号を供給するように構成された第２セレクタと、を備える。

【発明の効果】

【0010】

本明細書中に開示されているＲＡＭによれば、読み出し用アクセストランジスタの故障検出漏れを抑制することができる。

【図面の簡単な説明】

【0011】

【図1】図１は、２port ＲＡＭの一部を示す図である。

【図2】図２は、２port ＲＡＭの各部電圧波形を示すタイミングチャートである（正常動作時）。

【図3】図３は、電圧ΔＶの確率密度関数を示す図である。

【図4】図４は、２port ＲＡＭの各部電圧波形を示すタイミングチャートである（読み出し用アクセストランジスタ故障時）。

【図5】図５は、実施形態に係る２port ＲＡＭを示すブロック図である。

【図6】図６は、実施形態に係る２port ＲＡＭの一部を示す図である。

【図7】図７は、読み出し用制御部の一構成例を示す図である。

【図8】図８は、セレクタの一構成例を示す図である。

【図9】図９は、モードの種類を示す図である。

【図10】図１０は、故障検出可能項目の種類を示す図である。

【図11】図１１は、アクセストランジスタが故障していない場合のテスト結果の一例を示す図である。

【図12】図１２は、アクセストランジスタが故障している場合のテスト結果の一例を示す図である。

【発明を実施するための形態】

【0012】

本明細書において、ＭＯＳ（Metal Oxide Semiconductor）電界効果トランジスタとは、ゲートの構造が、「導電体または抵抗値が小さいポリシリコン等の半導体からなる層」、「絶縁層」、及び「Ｐ型、Ｎ型、又は真性の半導体層」の少なくとも３層からなる電界効果トランジスタをいう。つまり、ＭＯＳ電界効果トランジスタのゲートの構造は、金属、酸化物、及び半導体の３層構造に限定されない。

【0013】

＜２port ＲＡＭの読み出し動作＞
図１～図３は、２port ＲＡＭの読み出し動作について説明するための図である。

【0014】

図１は、２port ＲＡＭの一部を示す図である。図１には、メモリセル１と、プリチャージ回路２と、センスアンプ３と、読み出し用ビット線ｒｂｉｔ及びｒｂｉｔｂと、書き込み用ビット線ｗｂｉｔ及びｗｂｉｔｂと、読み出し用ワード線ＷＬｒと、書き込み用ワード線ＷＬｗと、アクセストランジスタＱ１～Ｑ４とが図示されている。

【0015】

メモリセル１は、Ｐチャネル型のＭＯＳ電界効果トランジスタＱ１１及びＱ１３と、Ｎチャネル型のＭＯＳ電界効果トランジスタＱ１２及びＱ１４と、によって構成される。

【0016】

プリチャージ回路２は、Ｐチャネル型のＭＯＳ電界効果トランジスタＱ２１～Ｑ２３によって構成される。プリチャージ回路２は、読み出し用ビット線ｒｂｉｔ及びｒｂｉｔｂをプリチャージする。

【0017】

アクセストランジスタＱ１～Ｑ４は、Ｎチャネル型のＭＯＳ電界効果トランジスタである。アクセストランジスタＱ１は、読み出し用アクセストランジスタであり、読み出し用ビット線ｒｂｉｔとメモリセル１（ＭＯＳ電界効果トランジスタＱ１１及びＱ１２の各ドレイン並びにＭＯＳ電界効果トランジスタＱ１３及びＱ１４の各ゲート）とを連結する。アクセストランジスタＱ２は、書き込み用アクセストランジスタであり、書き込み用ビット線ｗｂｉｔとメモリセル１（ＭＯＳ電界効果トランジスタＱ１１及びＱ１２の各ドレイン並びにＭＯＳ電界効果トランジスタＱ１３及びＱ１４の各ゲート）とを連結する。アクセストランジスタＱ３は、読み出し用アクセストランジスタであり、読み出し用ビット線ｒｂｉｔｂとメモリセル１（ＭＯＳ電界効果トランジスタＱ１３及びＱ１４の各ドレイン並びにＭＯＳ電界効果トランジスタＱ１１及びＱ１２の各ゲート）とを連結する。アクセストランジスタＱ４は、書き込み用アクセストランジスタであり、書き込み用ビット線ｗｂｉｔｂとメモリセル１（ＭＯＳ電界効果トランジスタＱ１３及びＱ１４の各ドレイン並びにＭＯＳ電界効果トランジスタＱ１１及びＱ１２の各ゲート）とを連結する。

【0018】

図２は、２port ＲＡＭの読み出し動作時の各部電圧波形を示すタイミングチャートである。なお、図２は、正常動作時のタイミングチャートである。また、図２の前提条件として、メモリセル１においてＭＯＳ電界効果トランジスタＱ１１及びＱ１２の各ドレイン並びにＭＯＳ電界効果トランジスタＱ１３及びＱ１４の各ゲートにＨＩＧＨレベルの電圧が印加され、ＭＯＳ電界効果トランジスタＱ１３及びＱ１４の各ドレイン並びにＭＯＳ電界効果トランジスタＱ１１及びＱ１２の各ゲートにＬＯＷレベルの電圧が印加されている。

【0019】

クロック信号ＣＰｒ（図１において不図示）がＬＯＷレベルからＨＩＧＨレベルに切り替わる第１タイミングＴＭ１において、書き込み動作が開始される。

【0020】

次に、プリチャージ制御信号ＰＲＣｒがＬＯＷレベルからＨＩＧＨレベルに切り替わる第２タイミングＴＭ２において、読み出し用ビット線ｒｂｉｔはＨＩＧＨレベルの電圧Ｖｒｂｉｔが印加されている状態からフローティング状態に切り替わり、読み出し用ビット線ｒｂｉｔｂはＨＩＧＨレベルの電圧Ｖｒｂｉｔｂが印加されている状態からフローティング状態に切り替わる。

【0021】

次に、読み出し用ワード線ＷＬｒに印加される電圧ＶＷＬｒがＬＯＷレベルからＨＩＧＨレベルに切り替わる第３タイミングＴＭ３において、アクセストランジスタＱ１及びＱ３がオフ状態からオン状態に切り替わり、メモリセル１のＬＯＷレベルデータを格納している側の読み出し用ビット線（読み出し用ビット線ｒｂｉｔｂ）がディスチャージされる。

【0022】

次に、読み出し指令ＳＡＥがＬＯＷレベルからＨＩＧＨレベルに切り替わる第４タイミングＴＭ４において、センスアンプ３は非アクティブからアクティブに切り替わり、センスアンプ３による読み出し用ビット線ｒｂｉｔに印加される電圧Ｖｒｂｉｔと読み出し用ビット線ｒｂｉｔｂに印加される電圧Ｖｒｂｉｔｂとの間の電圧差判定が行われ、読み出しデータが確定する。

【0023】

図２に示すように読み出し用ビット線ｒｂｉｔに印加される電圧Ｖｒｂｉｔが読み出し用ビット線ｒｂｉｔｂに印加される電圧Ｖｒｂｉｔｂより大きい場合にはセンスアンプ３から出力される電圧ＶＯＵＴ（読み出しデータ）はＨＩＧＨレベルになる。一方、読み出し用ビット線ｒｂｉｔに印加される電圧Ｖｒｂｉｔが読み出し用ビット線ｒｂｉｔｂに印加される電圧Ｖｒｂｉｔｂより小さい場合にはセンスアンプ３から出力される電圧ＶＯＵＴ（読み出しデータ）はＬＯＷレベルになる。

【0024】

電圧ΔＶは、製造ばらつきによってビット線間の電圧差（センスアンプ３で検出される電圧差）に影響を及ぼすオフセット電圧値とする。電圧ΔＶの確率密度関数は図３に示すようになっている。電圧ΔＶが正の場合には電圧ＶＯＵＴはＬＯＷレベルになり易く、電圧ΔＶが負の場合には電圧ＶＯＵＴはＨＩＧＨレベルになり易い。ビット線は、ディスチャージされると基準値を下回るように設計されている。基準値は、製造ばらつきによって電圧ＶＯＵＴ（読み出しデータ）が正しい論理から逆転しないように設定される。

【0025】

図４は、２port ＲＡＭの読み出し動作時の各部電圧波形を示すタイミングチャートである。なお、図４は、読み出し用アクセストランジスタＱ３が故障してオン状態で高抵抗になる又は完全オープン状態になるときのタイミングチャートである。また、図４の前提条件として、メモリセル１においてＭＯＳ電界効果トランジスタＱ１１及びＱ１２の各ドレイン並びにＭＯＳ電界効果トランジスタＱ１３及びＱ１４の各ゲートにＨＩＧＨレベルの電圧が印加され、ＭＯＳ電界効果トランジスタＱ１３及びＱ１４の各ドレイン並びにＭＯＳ電界効果トランジスタＱ１１及びＱ１２の各ゲートにＬＯＷレベルの電圧が印加されている。

【0026】

クロック信号ＣＰｒ（図１において不図示）がＬＯＷレベルからＨＩＧＨレベルに切り替わる第１タイミングＴＭ１’において、書き込み動作が開始される。

【0027】

次に、プリチャージ制御信号ＰＲＣｒがＬＯＷレベルからＨＩＧＨレベルに切り替わる第２タイミングＴＭ２’において、読み出し用ビット線ｒｂｉｔはＨＩＧＨレベルの電圧Ｖｒｂｉｔが印加されている状態からフローティング状態に切り替わり、読み出し用ビット線ｒｂｉｔｂはＨＩＧＨレベルの電圧Ｖｒｂｉｔｂが印加されている状態からフローティング状態に切り替わる。

【0028】

次に、読み出し用ワード線ＷＬｒに印加される電圧ＶＷＬｒがＬＯＷレベルからＨＩＧＨレベルに切り替わる第３タイミングＴＭ３’において、アクセストランジスタＱ１及びＱ３がオフ状態からオン状態に切り替わる。しかし、メモリセル１のＬＯＷレベルデータを格納している側の読み出し用ビット線（読み出し用ビット線ｒｂｉｔｂ）とメモリセル１とを連結するアクセストランジスタＱ３が故障しているため、メモリセル１のＬＯＷレベルデータを格納している側の読み出し用ビット線（読み出し用ビット線ｒｂｉｔｂ）はディスチャージされない。

【0029】

次に、読み出し指令ＳＡＥがＬＯＷレベルからＨＩＧＨレベルに切り替わる第４タイミングＴＭ４’において、センスアンプ３は非アクティブからアクティブに切り替わり、センスアンプ３による読み出し用ビット線ｒｂｉｔに印加される電圧Ｖｒｂｉｔと読み出し用ビット線ｒｂｉｔｂに印加される電圧Ｖｒｂｉｔｂとの間の電圧差判定が行われ、読み出しデータが確定する。

【0030】

読み出し用ビット線ｒｂｉｔに印加される電圧Ｖｒｂｉｔが読み出し用ビット線ｒｂｉｔｂに印加される電圧Ｖｒｂｉｔｂより大きい場合にはセンスアンプ３から出力される電圧ＶＯＵＴ（読み出しデータ）はＨＩＧＨレベルになる。一方、読み出し用ビット線ｒｂｉｔに印加される電圧Ｖｒｂｉｔが読み出し用ビット線ｒｂｉｔｂに印加される電圧Ｖｒｂｉｔｂより小さい場合にはセンスアンプ３から出力される電圧ＶＯＵＴ（読み出しデータ）はＬＯＷレベルになる。

【0031】

しかしながら、製造ばらつきの影響で実際は、読み出し用ビット線ｒｂｉｔに印加される電圧Ｖｒｂｉｔが読み出し用ビット線ｒｂｉｔｂに印加される電圧Ｖｒｂｉｔｂと電圧ΔＶとの合計値より大きい場合にはセンスアンプ３から出力される電圧ＶＯＵＴ（読み出しデータ）はＨＩＧＨレベルになり、読み出し用ビット線ｒｂｉｔに印加される電圧Ｖｒｂｉｔが読み出し用ビット線ｒｂｉｔｂに印加される電圧Ｖｒｂｉｔｂと電圧ΔＶとの合計値より小さい場合にはセンスアンプ３から出力される電圧ＶＯＵＴ（読み出しデータ）はＬＯＷレベルになる。

【0032】

故障のせいでメモリセル１のＬＯＷレベルデータを格納している側の読み出し用ビット線（読み出し用ビット線ｒｂｉｔｂ）が基準値を下回らないと、センスアンプ３から出力される電圧ＶＯＵＴ（読み出しデータ）は電圧ΔＶの値次第で期待値通りにＨＩＧＨレベルになることもあり（図４に示す太点線参照）、期待値とは逆にＬＯＷレベルになることもある（図４に示す実線参照）。

【0033】

したがって、センスアンプ３から出力される電圧ＶＯＵＴ（読み出しデータ）に基づく故障検出では、センスアンプ３から出力される電圧ＶＯＵＴ（読み出しデータ）が期待値通りになると、読み出し用アクセストランジスタＱ３が故障しているＲＡＭが市場に流出してしまう。

【0034】

＜実施形態に係る２port ＲＡＭ＞
図５は、実施形態に係る２port ＲＡＭ１０を示すブロック図である。２port ＲＡＭ１０は、メモリアレイ１１と、読み出し用制御部１２と、読み出し用ワード線デコーダ１３と、書き込み用制御部１４と、書き込み用ワード線デコーダ１５と、Ｍ個の入出力部１６と、Ｍ個のテスト回路１７と、を備える。

【0035】

メモリアレイ１１は、Ｎ行４×Ｍ列のマトリクス状に配置された複数のメモリセルと、Ｎ本の読み出し用ワード線と、Ｎ本の書き込み用ワード線と、８×Ｍ本の読み出し用ビット線と、８×Ｍ本の書き込み用ビット線と、各メモリセルに対して４個ずつ設けられるアクセストランジスタと、を含む。なお、本実施形態では、複数のメモリセルはＮ行４×Ｍ列の配置であるが、この配置は単なる一例である。したがって、複数のメモリセルはＮ行４×Ｍ列の配置に限らず、他の配置であってもよい。他の配置としては、例えばＮ行８×Ｍ列の配置、Ｎ行１６×Ｍ列の配置などがある。

【0036】

読み出し用制御部１２は、データを読み出すために、読み出し用ワード線デコーダ１３及び入出力部１６を制御する。

【0037】

読み出し用ワード線デコーダ１３は、読み出し用制御部１２から供給される読み出し用アドレスをデコードしてメモリアレイ１１の行を選択する。

【0038】

書き込み用制御部１４は、データを書き込むために、書き込み用ワード線デコーダ１５及び入出力部１６を制御する。

【0039】

書き込み用ワード線デコーダ１５は、書き込み用制御部１４から供給される書き込み用アドレスをデコードしてメモリアレイ１１の行を選択する。

【0040】

入出力部１６は、書き込みデータを外部から入力し、読み出しデータを外部に出力する。

【0041】

テスト回路１７は、読み出し用アクセストランジスタの故障有無をテストする。

【0042】

テスト回路１７は、メモリアレイ１１を挟んで、入出力部１６とは反対側に配置される。このような配置により、テスト回路１７に至るまでのビット線の引き回しを抑制することができる。

【0043】

図６は、実施形態に係る２port ＲＡＭ１０の一部を示す図である。図６では、１個の入出力部１６及び１個のテスト回路１７に対応するメモリアレイ１１の一部と、読み出し用制御部１２と、読み出し用ワード線デコーダ１３と、書き込み用制御部１４と、書き込み用ワード線デコーダ１５と、１個の入出力部１６と、１個のテスト回路１７と、が図示されている。なお、図６において、図１と同様の部分には同様の符号が付されている。また、図６において、入出力部１６内に設けられるプリチャージ回路の図示は省略されている。

【0044】

入出力部１６は、センスアンプ３と、読み出し用列セレクタ４と、ライトドライバ５と、書き込み用列セレクタ６と、を備える。

【0045】

センスアンプ３は、読み出し用制御部１２の制御によって選択されたメモリセル１からデータを読み出す。読み出し用列セレクタ４は、読み出し用制御部１２の制御により、メモリアレイ１１の行を選択する。ライトドライバ５は、書き込み用制御部１４の制御によって選択されたメモリセル１にデータを書き込む。書き込み用列セレクタ６は、書き込み用制御部１４の制御により、メモリアレイ１１の行を選択する。

【0046】

テスト回路１７は、読み出し用ビット線セレクタ１７１と、書き込み用ビット線セレクタ１７２と、セレクタ１７３と、を備える。

【0047】

読み出し用ビット線セレクタ１７１は、読み出し用制御部１２の制御により、四対の読み出し用ビット線から一対の読み出し用ビット線を選択する。

【0048】

書き込み用ビット線セレクタ１７２は、書き込み用制御部１４の制御により、四対の書き込み用ビット線から一対の書き込み用ビット線を選択する。

【0049】

セレクタ１７３は、端子ＴＥに供給されるテストイネーブル信号及び端子ＴＭ［１：０］に供給される２ビットの選択信号に基づいて、第１テスト信号を受け取る端子ＴＩＡ、第２テスト信号を受け取る端子ＴＩＢ、第１テスト結果信号を外部出力する端子ＴＯＡ、及び第２テスト結果信号を外部出力する端子ＴＯＢと、読み出し用ビット線セレクタ１７１によって選択された一対の読み出し用ビット線及び書き込み用ビット線セレクタ１７２によって選択された一対の読み出し用ビット線との電気的な接続関係を切り替える。

【0050】

セレクタ１７３は、第１テスト信号を読み出し用ビット線ｒｂｉｔ及び書き込み用ビット線ｗｂｉｔの一方に供給し、読み出し用ビット線ｒｂｉｔ及び書き込み用ビット線ｗｂｉｔの他方から端子ＴＯＡに第１テスト結果信号を供給する。また、セレクタ１７３は、第２テスト信号を読み出し用ビット線ｒｂｉｔｂ及び書き込み用ビット線ｗｂｉｔｂの一方に供給し、読み出し用ビット線ｒｂｉｔｂ及び書き込み用ビット線ｗｂｉｔｂの他方から端子ＴＯＢに第２テスト結果信号を供給する。

【0051】

図７は、読み出し用制御部１２の一構成例を示す図である。なお、書き込み用制御部１４の一構成例は、書き込み用と読み出し用との違いがあるだけで、基本的に読み出し用制御部１２の一構成例と同様の構成である。

【0052】

読み出し用制御部１２は、ワンショットパルス生成部１２１と、ラッチ１２２及び１２３と、スイッチ１２４と、ＡＮＤゲート１２５～１２７と、を備える。

【0053】

ワンショットパルス生成部１２１は、クロック信号ＣＬＫに同期するワンショットパルス信号をラッチ１２２及び１２３と、ＡＮＤゲート１２６及び１２７と、に供給する。

【0054】

ラッチ１２２は、クロック信号ＣＬＫの立上りエッジに同期して読み出し用行アドレスＲｏｗ Ａｄｒをラッチする。

【0055】

ラッチ１２３は、クロック信号ＣＬＫの立上りエッジに同期して読み出し用列アドレスＣｏｌ Ａｄｒをラッチする。ラッチ１２３の出力は、読み出し用列セレクタ４に出力される。

【0056】

スイッチ１２４は、端子ＴＥに印加される電圧がＨＩＧＨレベルである場合には電源電圧（ＨＩＧＨレベルの電圧）をＡＮＤゲート１２５及びプリチャージ回路に供給し、端子ＴＥに印加される電圧がＬＯＷレベルである場合にはワンショットパルス信号をＡＮＤゲート１２５及びプリチャージ回路に供給する。これにより、端子ＴＥに印加される電圧がＨＩＧＨレベルである場合には、読み出し用ワード線デコーダ１３に読み出し用行アドレスＲｏｗ Ａｄｒが常時供給されるとともに、プリチャージ回路が常時オフ状態になる。また、端子ＴＥに印加される電圧がＨＩＧＨレベルである場合には、書き込み用ワード線デコーダ１５に書き込み用行アドレスＲｏｗ Ａｄｒが常時供給されるので、アドレスによって選択される一つのメモリセル１に接続される四つのアクセストランジスタＱ１～Ｑ４は、テストモードにおいて全てオン状態に制御される。一方、端子ＴＥに印加される電圧がＬＯＷレベルである場合には、読み出し用ワード線デコーダ１３に読み出し用行アドレスＲｏｗ Ａｄｒがワンショットパルス信号に同期して供給されるとともに、プリチャージ回路のオン状態とオフ状態がワンショットパルス信号に同期して切り替わる。

【0057】

ＡＮＤゲート１２５は、スイッチ１２４から供給される信号とラッチ１２２から供給される信号との論理積を読み出し用ワード線デコーダ１３に出力する。

【0058】

ＡＮＤゲート１２６は、ワンショットパルス信号とライトイネーブル信号との論理積をライトドライバ５に供給する。

【0059】

ＡＮＤゲート１２７は、ワンショットパルス信号とリードイネーブル信号との論理積をセンスアンプ３に供給する。

【0060】

図８は、セレクタ１７３の一構成例を示す図である。図８に示す構成例のセレクタ１７３は、セレクタ１７３１及び１７３２を備える。

【0061】

セレクタ１７３１は、端子ＴＥに印加される電圧がＨＩＧＨレベルである場合に端子ＴＭ[１：０]に供給される２ビットの選択信号に基づいて、端子ＴＩＡからの第１テスト信号を読み出し用ビット線ｒｂｉｔと書き込み用ビット線ｗｂｉｔのどちらに供給するかを選択する。また、セレクタ１７３１は、端子ＴＥに印加される電圧がＨＩＧＨレベルである場合に端子ＴＭ[１：０]に供給される２ビットの選択信号に基づいて、端子ＴＩＢからの第２テスト信号を読み出し用ビット線ｒｂｉｔｂと書き込み用ビット線ｗｂｉｔｂのどちらに供給するかを選択する。

【0062】

セレクタ１７３２は、端子ＴＥに印加される電圧がＨＩＧＨレベルである場合に端子ＴＭ[１：０]に供給される２ビットの選択信号に基づいて、読み出し用ビット線ｒｂｉｔと書き込み用ビット線ｗｂｉｔのどちらから端子ＴＯＡに第１テスト結果信号を供給するかを選択する。また、セレクタ１７３２は、端子ＴＥに印加される電圧がＨＩＧＨレベルである場合に端子ＴＭ[１：０]に供給される２ビットの選択信号に基づいて、読み出し用ビット線ｒｂｉｔｂと書き込み用ビット線ｗｂｉｔｂのどちらから端子ＴＯＢに第２テスト結果信号を供給するかを選択する。

【0063】

図９は、モードの種類を示す図である。図９に示す通り、端子ＴＥに印加される電圧がＨＩＧＨレベルである場合にはテストモードになり、端子ＴＥに印加される電圧がＬＯＷレベルである場合には非テストモード（通常動作モード）になる。図９中のアスタリスクは、ＨＩＧＨレベル、ＬＯＷレベルのどちらの場合もあり得ることを意味している。また、図９中の上向き矢印は、クロック信号ＣＬＫの立上りエッジに同期していることを意味している。

【0064】

図１０は、故障検出可能項目の種類を示す図である。図１０中のアスタリスクは、ＨＩＧＨレベル、ＬＯＷレベルのどちらの場合もあり得ることを意味している。

【0065】

端子ＴＥに印加される電圧がＨＩＧＨレベルであり、端子ＴＭ[１：０]に供給される選択信号の下位ビットＴＭ[０]がＬＯＷレベルであり、端子ＴＭ[１：０]に供給される選択信号の上位ビットＴＭ[１]がＬＯＷレベルである場合、第１テストモードになる。第１テストモードでは、テスト回路１７は、第１テスト信号（端子ＴＩＡが受け取る信号）を読み出し用ビット線ｒｂｉｔに供給し、第２テスト信号（端子ＴＩＢが受け取る信号）を読み出し用ビット線ｒｂｉｔｂに供給する。第１テストモードでは、アクセストランジスタの故障検出が可能である。

【0066】

端子ＴＥに印加される電圧がＨＩＧＨレベルであり、端子ＴＭ[１：０]に供給される選択信号の下位ビットＴＭ[０]がＨＩＧＨレベルであり、端子ＴＭ[１：０]に供給される選択信号の上位ビットＴＭ[１]がＨＩＧＨレベルである場合、第２テストモードになる。第２テストモードでは、テスト回路１７は、第１テスト信号（端子ＴＩＡが受け取る信号）を書き込み用ビット線ｗｂｉｔに供給し、第２テスト信号（端子ＴＩＢが受け取る信号）を書き込み用ビット線ｗｂｉｔｂに供給する。第２テストモードでは、アクセストランジスタの故障検出が可能である。

【0067】

端子ＴＥに印加される電圧がＨＩＧＨレベルであり、端子ＴＭ[１：０]に供給される選択信号の下位ビットＴＭ[０]がＬＯＷレベルであり、端子ＴＭ[１：０]に供給される選択信号の上位ビットＴＭ[１]がＨＩＧＨレベルである場合、第３テストモードになる。第３テストモードでは、テスト回路１７は、第１テスト信号（端子ＴＩＡが受け取る信号）を読み出し用ビット線ｒｂｉｔに供給し、第２テスト信号（端子ＴＩＢが受け取る信号）を書き込み用ビット線ｗｂｉｔｂに供給する。第３テストモードでは、書き込み用ビット線ｗｂｉｔとｗｂｉｔｂとの短絡、読み出し用ビット線ｒｂｉｔとｒｂｉｔｂとの短絡などの検出が可能である。

【0068】

端子ＴＥに印加される電圧がＨＩＧＨレベルであり、端子ＴＭ[１：０]に供給される選択信号の下位ビットＴＭ[０]がＨＩＧＨレベルであり、端子ＴＭ[１：０]に供給される選択信号の上位ビットＴＭ[１]がＬＯＷレベルである場合、第４テストモードになる。第４テストモードでは、テスト回路１７は、第１テスト信号（端子ＴＩＡが受け取る信号）を書き込み用ビット線ｗｂｉｔに供給し、第２テスト信号（端子ＴＩＢが受け取る信号）を読み出し用ビット線ｒｂｉｔｂに供給する。第４テストモードでは、書き込み用ビット線ｗｂｉｔとｗｂｉｔｂとの短絡、読み出し用ビット線ｒｂｉｔとｒｂｉｔｂとの短絡などの検出が可能である。

【0069】

例えば、図６に示すようにメモリセル１のＨＩＧＨレベルデータを格納している側のビット線が読み出し用ビット線ｒｂｉｔ及び書き込み用ビット線ｗｂｉｔであり、メモリセル１のＬＯＷレベルデータを格納している側のビット線が読み出し用ビット線ｒｂｉｔｂ及び書き込み用ビット線ｗｂｉｔｂである場合、第１テストモードでのテストは図１１及び図１２に示すように第１テスト信号（端子ＴＩＡが受け取る信号）をＨＩＧＨレベルとし第２テスト信号（端子ＴＩＢが受け取る信号）をＬＯＷレベルとして実施される。

【0070】

アドレスによって選択される一つのメモリセル１に接続される四つのアクセストランジスタＱ１～Ｑ４が故障していなければ、第１テスト信号が読み出し用ビット線ｒｂｉｔ、アクセストランジスタＱ１、メモリセル１、アクセストランジスタＱ２、及び書き込み用ビット線ｗｂｉｔを経由して端子ＴＯＡから第１テスト結果信号として出力される。このため、図１１に示すように、第１テスト結果信号は、第１テスト信号と同様にＨＩＧＨレベルになる。

【0071】

また、アドレスによって選択される一つのメモリセル１に接続される四つのアクセストランジスタＱ１～Ｑ４が故障していなければ、第２テスト信号が読み出し用ビット線ｒｂｉｔｂ、アクセストランジスタＱ３、メモリセル１、アクセストランジスタＱ４、及び書き込み用ビット線ｗｂｉｔｂを経由して端子ＴＯＢから第２テスト結果信号として出力される。このため、図１１に示すように、第２テスト結果信号は、第２テスト信号と同様にＬＯＷレベルになる。

【0072】

アドレスによって選択される一つのメモリセル１に接続されるアクセストランジスタＱ３が故障していれば、第１テスト信号が読み出し用ビット線ｒｂｉｔ、アクセストランジスタＱ１、メモリセル１、アクセストランジスタＱ２、及び書き込み用ビット線ｗｂｉｔを経由して端子ＴＯＡから第１テスト結果信号として出力される。このため、図１２に示すように、第１テスト結果信号は、第１テスト信号と同様にＨＩＧＨレベルになる。

【0073】

また、アドレスによって選択される一つのメモリセル１に接続されるアクセストランジスタＱ３が故障していれば、第２テスト信号は、読み出し用ビット線ｒｂｉｔｂからメモリセル１に伝達されない。したがって、メモリセル１に書き込まれているＬＯＷレベルデータが、アクセストランジスタＱ４、及び書き込み用ビット線ｗｂｉｔｂを経由して端子ＴＯＢから第２テスト結果信号として出力される。メモリセル１に書き込まれているＬＯＷレベルデータは、メモリセル１に書き込まれているＨＩＧＨレベルデータよりも低いレベルではあるが、テスト回路１７から出力されるテスト結果信号（第１テスト結果信号、第２テスト結果信号）のレベル閾値よりは高いため、テスト結果信号としてはＨＩＧＨレベルの信号となる。このため、図１２に示すように、第２テスト結果信号は、第２テスト信号とは異なりＨＩＧＨレベルになる。

【0074】

このように第２テスト結果信号のレベルを確認することで、アクセストランジスタＱ３の故障有無の確認が可能となる。

【0075】

＜その他＞
発明の構成は、上記実施形態のほか、発明の主旨を逸脱しない範囲で種々の変更を加えることが可能である。上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。

【0076】

＜付記＞
上述の実施形態にて具体的構成例が示された本開示について付記を設ける。

【0077】

本開示のＲＡＭ（１０）は、入力専用ポート及び出力専用ポートを備え、第１クロック信号及び前記第１クロック信号とは非同期の第２クロック信号の一方に基づく書き込み動作と、前記第１クロック信号及び前記第２クロック信号の他方に基づく読み出し動作とが可能に構成されたＲＡＭであって、同一のメモリセル列に対するデータ読み出し及び書き込みのために用いられる第１読み出し用ビット線（ｒｂｉｔ）、第２読み出し用ビット線（ｒｂｉｔｂ）、第１書き込み用ビット線（ｗｂｉｔ）、及び第２書き込み用ビット線（ｗｂｉｔｂ）と、第１テスト信号を受け取るように構成された第１端子（ＴＩＡ）と、第２テスト信号を受け取るように構成された第２端子（ＴＩＢ）と、第１テスト結果信号を外部出力するように構成された第３端子（ＴＯＡ）と、第２テスト結果信号を外部出力するように構成された第４端子（ＴＯＢ）と、前記第１テスト信号を前記第１読み出し用ビット線及び前記第１書き込み用ビット線の一方に供給し、前記第１読み出し用ビット線及び前記第１書き込み用ビット線の他方から前記第３端子に前記第１テスト結果信号を供給するように構成された第１セレクタ（１７）と、前記第２テスト信号を前記第２読み出し用ビット線及び前記第２書き込み用ビット線の一方に供給し、前記第２読み出し用ビット線及び前記第２書き込み用ビット線の他方から前記第４端子に前記第２テスト結果信号を供給するように構成された第２セレクタ（１７）と、を備える構成（第１の構成）である。

【0078】

上記第１の構成のＲＡＭにおいて、前記第１テスト信号、前記第２テスト信号はそれぞれ二値化信号である構成（第２の構成）であってもよい。

【0079】

上記第１又は第２の構成のＲＡＭにおいて、前記同一のメモリセル列に含まれる一つのメモリセルに接続される四つのアクセストランジスタ（Ｑ１～Ｑ４）は、テストモードにおいて全てオン状態に制御される構成（第３の構成）であってもよい。

【0080】

上記第３の構成のＲＡＭにおいて、前記第１読み出し用ビット線、前記第２読み出し用ビット線、前記第１書き込み用ビット線、及び前記第２書き込み用ビット線に対するプリチャージは、前記テストモードにおいてオフになる構成（第４の構成）であってもよい。

【0081】

上記第１～第４いずれかの構成のＲＡＭにおいて、前記第１セレクタが前記第１テスト信号を前記第１読み出し用ビット線に供給し、前記第２セレクタが前記第２テスト信号を前記第２読み出し用ビット線に供給する第１テストモードと、前記第１セレクタが前記第１テスト信号を前記第１書き込み用ビット線に供給し、前記第２セレクタが前記第２テスト信号を前記第２書き込み用ビット線に供給する第２テストモードと、の少なくとも一方のテストモードを有する構成（第５の構成）であってもよい。

【0082】

上記第１～第５いずれかの構成のＲＡＭにおいて、前記第１セレクタが前記第１テスト信号を前記第１読み出し用ビット線に供給し、前記第２セレクタが前記第２テスト信号を前記第２書き込み用ビット線に供給する第３テストモードと、前記第１セレクタが前記第１テスト信号を前記第１書き込み用ビット線に供給し、前記第２セレクタが前記第２テスト信号を前記第２読み出し用ビット線に供給する第４テストモードと、の少なくとも一方のテストモードを有する構成（第６の構成）であってもよい。

【0083】

上記第１～第６いずれかの構成のＲＡＭにおいて、前記同一のメモリセル列を含むメモリセル群（１１）を挟んで、書き込みデータを入力し読み出しデータを出力するように構成された入出力部（１６）とは反対側に、前記第１端子、前記第２端子、前記第３端子、前記第４端子、前記第１セレクタ、及び前記第２セレクタが配置される構成（第７の構成）であってもよい。

【符号の説明】

【0084】

１ メモリセル
２ プリチャージ回路
３ センスアンプ
４ 読み出し用列セレクタ
５ ライトドライバ
６ 書き込み用列セレクタ
１０ ２port ＲＡＭ
１１ メモリアレイ
１２ 読み出し用制御部
１３ 読み出し用ワード線デコーダ
１４ 書き込み用制御部
１５ 書き込み用ワード線デコーダ
１６ 入出力部
１７ テスト回路
１２１ ワンショットパルス生成部
１２２、１２３ ラッチ
１２４ スイッチ
１２５～１２７ ＡＮＤゲート
１７１ 読み出し用ビット線セレクタ
１７２ 書き込み用ビット線セレクタ
１７３、１７３１、１７３２ セレクタ
Ｑ１～Ｑ４ アクセストランジスタ
Ｑ１１～Ｑ１４、Ｑ２１～Ｑ２３ ＭＯＳ電界効果トランジスタ
ｒｂｉｔ、ｒｂｉｔｂ 読み出し用ビット線
ＴＥ、ＴＩＡ、ＴＩＢ、ＴＭ[１：０]、ＴＯＡ、ＴＯＢ 端子
ｗｂｉｔ、ｗｂｉｔｂ 書き込み用ビット線
ＷＬｒ 読み出し用ワード線
ＷＬｗ 書き込み用ワード線

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】