特開 2024-173295 半導体記憶装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024173295

(43)【公開日】2024-12-12

(54)【発明の名称】半導体記憶装置

(51)【国際特許分類】

   H10B 43/30 20230101AFI20241205BHJP

   H01L 27/00 20060101ALI20241205BHJP

   H10B 43/20 20230101ALI20241205BHJP

   H10B 43/23 20230101ALI20241205BHJP

   H10B 43/27 20230101ALI20241205BHJP

   H10B 43/50 20230101ALI20241205BHJP

   H01L 21/336 20060101ALI20241205BHJP

   H01L 21/02 20060101ALI20241205BHJP

【ＦＩ】

H10B43/30

H01L27/00 301B

H01L27/00 301C

H01L27/00 301A

H10B43/20

H10B43/23

H10B43/27

H10B43/50

H01L29/78 371

H01L21/02 B

【審査請求】未請求

【請求項の数】5

【出願形態】ＯＬ

(21)【出願番号】P 2023091623

(22)【出願日】2023-06-02

(71)【出願人】

【識別番号】318010018

【氏名又は名称】キオクシア株式会社

(74)【代理人】

【識別番号】110002147

【氏名又は名称】弁理士法人酒井国際特許事務所

(72)【発明者】

【氏名】河村 大輔

【テーマコード（参考）】

5F083

5F101

【Ｆターム（参考）】

5F083EP17

5F083EP18

5F083EP22

5F083EP32

5F083EP33

5F083EP34

5F083EP42

5F083EP44

5F083EP76

5F083ER02

5F083ER03

5F083ER22

5F083GA10

5F083GA27

5F083JA03

5F083JA36

5F083JA37

5F083JA39

5F083KA01

5F083KA03

5F083KA05

5F083KA11

5F083LA12

5F083LA16

5F083LA18

5F083LA21

5F083MA01

5F083MA15

5F083PR03

5F083PR21

5F101BA42

5F101BA44

5F101BA46

5F101BB02

5F101BB08

5F101BC01

5F101BC02

5F101BC11

5F101BD16

5F101BD30

5F101BD34

5F101BH23

(57)【要約】

【課題】積層体の沈み込みを抑制すること。
【解決手段】実施形態の半導体記憶装置は、複数の導電層ＷＬが１層ずつ互いに離間して積層されており、複数の導電層ＷＬが階段状に加工された階段部ＳＰを有する積層体ＬＭと、積層体ＬＭの積層方向と交差する第１の方向に少なくとも１列に並んで階段部ＳＰに配置され、複数の導電層ＷＬのそれぞれと接続される複数のコンタクトＣＣと、を備え、複数の柱状部ＨＲｓ，ＨＲｍは、ピラーＰＬと異なる層構造を有する複数の第１の柱状部ＨＲｓと、ピラーＰＬと同一の層構造を有する複数の第２の柱状部ＨＲｍと、を含み、複数の第１の柱状部ＨＲｓは、複数のコンタクトＣＣの配列位置と少なくとも一部分が第１の方向で重なる列に配置され、複数の第２の柱状部ＨＲｍは、複数のコンタクトＣＣの配列位置から、積層方向と第１の方向とに交差する第２の方向に離れた列に配置される。
【選択図】図３

【特許請求の範囲】

【請求項1】

複数の導電層が１層ずつ互いに離間して積層されており、前記複数の導電層が階段状に加工された階段部を有する積層体と、
前記積層体の積層方向と交差する第１の方向に少なくとも１列に並んで前記階段部に配置され、前記複数の導電層のそれぞれと接続される複数のコンタクトと、
前記階段部から外れた前記積層体内を前記積層方向に延び、前記複数の導電層の少なくとも一部との交差部にそれぞれメモリセルを形成するピラーと、
それぞれが前記第１の方向に延びる複数配列を形成して前記階段部に配置され、前記積層方向に延びる複数の柱状部と、を備え、
前記複数の柱状部は、
第１の絶縁層を含むとともに、前記ピラーと異なる層構造を有する複数の第１の柱状部と、
前記ピラーと同一の層構造を有する複数の第２の柱状部と、を含み、
前記複数の第１の柱状部の少なくとも一部を含む第１の群は、
前記複数配列のうち、前記複数のコンタクトの配列位置と少なくとも一部分が前記第１の方向で重なる列に配置され、
前記複数の第２の柱状部の少なくとも一部を含む第２の群は、
前記複数配列のうち、前記複数のコンタクトの配列位置から、前記積層方向と前記第１の方向とに交差する第２の方向に離れた列に配置される、
半導体記憶装置。

【請求項2】

前記複数の第１の柱状部の他の少なくとも一部は、
前記複数配列のうち、前記複数のコンタクトの配列と前記第２の方向で隣接する列に配置される、
請求項１に記載の半導体記憶装置。

【請求項3】

前記階段部を含む前記積層体内を前記積層方向と前記第１の方向とに延び、前記第２の方向に互いに離間して前記第２の方向の一方側から他方側へと並ぶ第１乃至第３の板状部を更に備え、
前記階段部は、
前記積層体の前記第１の方向の少なくとも一端部に配置され、
前記複数のコンタクトは、
前記第１及び第２の板状部間に位置する前記階段部の第１の領域と、前記第２及び第３の板状部間に位置する前記階段部の第２の領域とのうち、前記第１の領域内に選択的に配置され、
前記第１の群の前記第１の柱状部は、
前記第１の領域内で前記複数のコンタクトの配列位置と少なくとも一部分が前記第１の方向で重なる前記列に配置され、
前記複数の第２の柱状部の他の少なくとも一部は、
前記複数配列のうち、前記第１の群の前記第１の柱状部が配置された前記第１の領域内の前記列と対応する前記第２の領域内の列に配置されている、
請求項１に記載の半導体記憶装置。

【請求項4】

前記階段部を含む前記積層体内を前記積層方向と前記第１の方向とに延び、前記第２の方向に前記積層体を分割する板状部を更に備え、
前記階段部は、
前記積層体の前記第１の方向の両端部の間の領域に配置され、前記板状部によって前記第２の方向に分割された第１の階段部と第２の階段部とを含み、
前記複数のコンタクトは、
前記第１の方向に少なくとも１列に並んで前記第１及び第２の階段部のそれぞれに配置され、
前記第１及び第２の群の前記第１及び第２の柱状部は、
前記第１及び第２の階段部のそれぞれで前記複数配列の少なくとも一部の列を形成して、前記第１及び第２の階段部のそれぞれに配置されている、
請求項１に記載の半導体記憶装置。

【請求項5】

複数の導電層が１層ずつ互いに離間して積層されており、前記複数の導電層が階段状に加工された階段部を有する積層体と、
前記積層体の積層方向と交差する第１の方向に少なくとも１列に並んで前記階段部の一部領域に配置され、前記複数の導電層のそれぞれと接続される複数のコンタクトと、
前記階段部から外れた前記積層体内を前記積層方向に延び、前記複数の導電層の少なくとも一部との交差部にそれぞれメモリセルを形成するピラーと、
それぞれが前記第１の方向に延びる複数配列を形成して前記階段部に配置され、前記積層方向に延びる複数の柱状部と、
前記積層方向と前記第１の方向とに交差する第２の方向に互いに離間して、前記階段部を含む前記積層体内を前記積層方向と前記第１の方向とに延び、前記第２の方向に前記積層体を分割する第１及び第２の板状部と、を備え、
前記階段部は、
前記積層体の前記第１の方向の一端部に配置され、前記第１及び第２の板状部間に第１の領域を有する第１の階段部と、
前記積層体の前記第１の方向の他端部に配置され、前記第１及び第２の板状部間に第２の領域を有する第２の階段部と、を含み、
前記複数のコンタクトは、
前記第１の方向に向かい合う前記第１及び第２の領域のうち前記第１の領域に選択的に配置され、
前記複数の柱状部は、
第１の絶縁層を含むとともに、前記ピラーと異なる層構造を有する複数の第１の柱状部と、
前記ピラーと同一の層構造を有する複数の第２の柱状部と、を含み、
前記第２の領域には、
前記複数配列のうち、第１の複数列に前記複数の第２の柱状部の少なくとも一部が分散して配置され、
前記第１の領域には、
前記第１の複数列と前記第１の方向に向かい合う第２の複数列のうち、前記複数のコンタクトの配列位置と近接する少なくとも１列に前記複数の第１の柱状部の少なくとも一部が配置される、
半導体記憶装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明の実施形態は、半導体記憶装置に関する。

【背景技術】

【0002】

３次元不揮発性メモリ等の半導体記憶装置においては、複数の導電層が１層ずつ互いに離間して積層された積層体中にメモリセルを３次元に配置する。しかし、一部領域において、積層体が積層方向に沈み込み、積層体の上面に凹凸が生じてしまうことがある。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２０２１－０３４６５１号公報

【特許文献2】特開２０２２－０４７５９５号公報

【特許文献3】特開２０１１－０６０８３８号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

１つの実施形態は、積層体の沈み込みを抑制することができる半導体記憶装置を提供することを目的とする。

【課題を解決するための手段】

【0005】

実施形態の半導体記憶装置は、複数の導電層が１層ずつ互いに離間して積層されており、前記複数の導電層が階段状に加工された階段部を有する積層体と、前記積層体の積層方向と交差する第１の方向に少なくとも１列に並んで前記階段部に配置され、前記複数の導電層のそれぞれと接続される複数のコンタクトと、前記階段部から外れた前記積層体内を前記積層方向に延び、前記複数の導電層の少なくとも一部との交差部にそれぞれメモリセルを形成するピラーと、それぞれが前記第１の方向に延びる複数配列を形成して前記階段部に配置され、前記積層方向に延びる複数の柱状部と、を備え、前記複数の柱状部は、第１の絶縁層を含むとともに、前記ピラーと異なる層構造を有する複数の第１の柱状部と、前記ピラーと同一の層構造を有する複数の第２の柱状部と、を含み、前記複数の第１の柱状部の少なくとも一部を含む第１の群は、前記複数配列のうち、前記複数のコンタクトの配列位置と少なくとも一部分が前記第１の方向で重なる列に配置され、前記複数の第２の柱状部の少なくとも一部を含む第２の群は、前記複数配列のうち、前記複数のコンタクトの配列位置から、前記積層方向と前記第１の方向とに交差する第２の方向に離れた列に配置される。

【図面の簡単な説明】

【0006】

【図1】実施形態１にかかる半導体記憶装置の概略の構成例を示す図。

【図2】実施形態１にかかる半導体記憶装置の構成の一例を示すＹ方向に沿う断面図。

【図3】実施形態１にかかる半導体記憶装置の構成の一例を示すＹ方向に沿う断面図。

【図4】実施形態１にかかる半導体記憶装置の構成の一例を示すＹ方向に沿う断面図。

【図5】実施形態１にかかる柱状部の配置例を示す、階段部を覆う絶縁層中の任意の高さ位置におけるＸＹ断面図。

【図6】実施形態１にかかる柱状部の配置例を示す、階段部を覆う絶縁層中の任意の高さ位置におけるＸＹ断面図。

【図7】実施形態１にかかる半導体記憶装置において、柱状部を規定に基づき配置した場合の適用例の１つを示す模式図。

【図8】実施形態１にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。

【図9】実施形態１にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。

【図10】実施形態１にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。

【図11】実施形態１にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。

【図12】実施形態１にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。

【図13】実施形態１にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。

【図14】実施形態１にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。

【図15】実施形態１にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。

【図16】実施形態１にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。

【図17】実施形態１にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。

【図18】実施形態１にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。

【図19】実施形態１にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。

【図20】実施形態１にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。

【図21】実施形態１の変形例にかかる半導体記憶装置のレイアウトを示す模式的な平面図。

【図22】実施形態２にかかる半導体記憶装置の概略の構成例を示す図。

【図23】実施形態２にかかる半導体記憶装置が備える階段領域の構成の一例を示すＹ方向に沿う断面図。

【図24】実施形態２にかかる半導体記憶装置において、柱状部を規定に基づき配置した場合の適用例の１つを示す模式図。

【発明を実施するための形態】

【0007】

以下に、本発明の実施形態につき図面を参照しつつ詳細に説明する。なお、下記の実施形態により、本発明が限定されるものではない。また、下記実施形態における構成要素には、当業者が容易に想定できるものあるいは実質的に同一のものが含まれる。

【0008】

［実施形態１］
以下、図面を参照して実施形態１について詳細に説明する。

【0009】

（半導体記憶装置の構成例）
図１は、実施形態１にかかる半導体記憶装置１の概略の構成例を示す図である。より詳細には、図１（ａ）は半導体記憶装置１のＸ方向に沿う断面図であり、図１（ｂ）は半導体記憶装置１のレイアウトを示す模式的な平面図である。

【0010】

ただし、図１（ａ）においては図面の見やすさを考慮してハッチングを省略する。また、図１（ａ）においては、必ずしも同一断面に存在しない構成同士が示されているほか、一部の上層配線等が省略されている。

【0011】

また、本明細書において、Ｘ方向およびＹ方向は共に、ワード線ＷＬの面の向きに沿う方向であり、Ｘ方向とＹ方向とは互いに直交する。また、ワード線ＷＬの電気的な引き出し方向を第１の方向と呼ぶことがあり、この第１の方向はＸ方向に沿う方向である。また、第１の方向と交差する方向を第２の方向と呼ぶことがあり、この第２の方向はＹ方向に沿う方向である。ただし、半導体記憶装置１は製造誤差を含みうるため、第１の方向と第２の方向とは必ずしも直交しない。

【0012】

図１（ａ）に示すように、半導体記憶装置１は、紙面下側から順に、電極膜ＥＬ、ソース線ＳＬ、１つ以上の選択ゲート線ＳＧＳ、複数のワード線ＷＬ、１つ以上の選択ゲート線ＳＧＤ、及び周辺回路ＣＢＡが設けられた半導体基板ＳＢを備える。

【0013】

電極膜ＥＬ上には、絶縁層６０を介してソース線ＳＬが配置されている。絶縁層６０中には複数のプラグＰＧが配置され、プラグＰＧを介してソース線ＳＬと電極膜ＥＬとが電気的な導通を保っている。図示はしないが、電極膜ＥＬと同層には、外部から半導体記憶装置１に電源および信号を供給するための電極パッドが設けられている。ソース線ＳＬ上には、選択ゲート線ＳＧＳ、複数のワード線ＷＬ、及び選択ゲート線ＳＧＤがこの順に積層され、積層体ＬＭを構成している。

【0014】

図１（ａ）（ｂ）に示すように、複数のワード線ＷＬのＸ方向の中央部にはメモリ領域ＭＲが配置され、複数のワード線ＷＬのＸ方向の両端部には階段領域ＳＲがそれぞれ配置されている。これらのメモリ領域ＭＲ及び階段領域ＳＲは、複数のワード線ＷＬ等を貫通してＸ方向に沿う方向に延びる複数の板状コンタクトＬＩによって複数の領域に分割されている。

【0015】

なお、Ｙ方向に隣接する板状コンタクトＬＩ間に配置され、メモリ領域ＭＲ及び階段領域ＳＲを含む領域をブロック領域ＢＬＫと呼ぶ。後述するように、メモリ領域ＭＲ内には不揮発にデータを保持する複数のメモリセルが含まれており、上記のブロック領域ＢＬＫは、これらのデータの消去単位となる。

【0016】

また、Ｙ方向に隣接する板状コンタクトＬＩ間には、選択ゲート線ＳＧＤを貫通してＸ方向に沿う方向に延びる複数の分離層ＳＨＥが配置されている。複数の分離層ＳＨＥは、メモリ領域ＭＲの全体に亘ってＸ方向に沿う方向に延びるとともに、Ｘ方向両端部の階段領域ＳＲの一部にまで到達している。

【0017】

メモリ領域ＭＲには、ワード線ＷＬ及び選択ゲート線ＳＧＤ，ＳＧＳを積層方向に貫通する複数のピラーＰＬが配置されている。ピラーＰＬの下端は、ソース線ＳＬに達している。ピラーＰＬとワード線ＷＬとの交差部には複数のメモリセルが形成される。これにより、半導体記憶装置１は、例えばメモリ領域ＭＲにメモリセルが３次元に配置された３次元不揮発性メモリとして構成される。

【0018】

階段領域ＳＲでは、複数のワード線ＷＬ及び選択ゲート線ＳＧＤ，ＳＧＳが階段状に加工されて終端している。このとき、メモリ領域ＭＲからＸ方向に遠ざかるにつれて、テラス部分を構成する複数のワード線ＷＬ及び選択ゲート線ＳＧＤ，ＳＧＳが上層側から下層側へと移っていくため、テラス部分の高さ位置がソース線ＳＬ側へと下がっていく。

【0019】

なお、上述の分離層ＳＨＥは、メモリ領域ＭＲから階段領域ＳＲの選択ゲート線ＳＧＤが階段状に加工された部分まで延びている。これにより、１つのブロック領域ＢＬＫ内において、選択ゲート線ＳＧＤは複数の領域に分離される。換言すれば、分離層ＳＨＥが複数のワード線ＷＬより上層の部分を貫通することで、これらの上層部分が複数の選択ゲート線ＳＧＤのパターンに区画される。

【0020】

複数のワード線ＷＬ及び選択ゲート線ＳＧＤ，ＳＧＳによって構成される各段のテラス部分には、各層のワード線ＷＬ及び選択ゲート線ＳＧＤ，ＳＧＳに接続するコンタクトＣＣがそれぞれ配置される。ワード線ＷＬ及び選択ゲート線ＳＧＳにおいては、１層ごとに１つのコンタクトＣＣが接続される。選択ゲート線ＳＧＤにおいては、１層あたり、分離層ＳＨＥにより分離された区画ごとに１つのコンタクトＣＣが接続される。

【0021】

ここで、１つのブロック領域ＢＬＫにおいて、複数のコンタクトＣＣは、Ｘ方向両側の階段領域ＳＲのうち一方側に配置される。また、Ｘ方向の片側で見ると、例えばブロック領域ＢＬＫの２つ分ごとに複数のコンタクトＣＣが配置される。

【0022】

すなわち、図１（ｂ）の例では、紙面最上部のブロック領域ＢＬＫにおいては、Ｘ方向両端部の階段領域ＳＲのうち、例えば紙面左側の階段領域ＳＲに複数のコンタクトＣＣが配置されている。また、上記のブロック領域ＢＬＫの１つ下、及び２つ下のブロック領域ＢＬＫにおいては、Ｘ方向両端部の階段領域ＳＲのうち、紙面右側の階段領域ＳＲに複数のコンタクトＣＣが配置されている。更に、紙面最下部のブロック領域ＢＬＫにおいては、再び紙面左側の階段領域ＳＲに複数のコンタクトＣＣが配置されている。

【0023】

したがって、図１（ａ）に示される、Ｘ方向両端部の階段領域ＳＲのそれぞれのコンタクトＣＣは、異なるブロック領域ＢＬＫに属するものであり、実際には同一断面には位置していない。

【0024】

これらのコンタクトＣＣにより、多層に積層されるワード線ＷＬ等が個々に引き出される。より具体的には、これらのコンタクトＣＣからは、複数のワード線ＷＬ中央部のメモリ領域ＭＲに含まれるメモリセルに対し、そのメモリセルと同じ高さ位置のワード線ＷＬを介して書き込み電圧および読み出し電圧等が印加される。

【0025】

複数のワード線ＷＬ及び選択ゲート線ＳＧＤ，ＳＧＳ、ピラーＰＬ、並びにコンタクトＣＣは絶縁層５０に覆われている。絶縁層５０は、これらの構成の周囲にも広がっている。

【0026】

絶縁層５０上方の半導体基板ＳＢは、例えばシリコン基板等である。半導体基板ＳＢの表面にはトランジスタＴＲ及び配線等を含む周辺回路ＣＢＡが配置されている。コンタクトＣＣからメモリセルに印加される各種電圧は、これらのコンタクトＣＣと電気的に接続される周辺回路ＣＢＡにより制御される。これにより、周辺回路ＣＢＡはメモリセルの電気的な動作を制御する。

【0027】

周辺回路ＣＢＡは絶縁層４０で覆われており、この絶縁層４０と、複数のワード線ＷＬ等を覆う絶縁層５０とが接合されることにより、複数のワード線ＷＬ及び選択ゲート線ＳＧＤ，ＳＧＳ、ピラーＰＬ、並びにコンタクトＣＣ等の構成と、周辺回路ＣＢＡとを備える半導体記憶装置１が構成される。

【0028】

次に、図２～図４を用いて、半導体記憶装置１の詳細の構成例について説明する。図２～図４は、実施形態１にかかる半導体記憶装置１の構成の一例を示すＹ方向に沿う断面図である。

【0029】

より詳細には、図２（ａ）は、半導体記憶装置１のメモリ領域ＭＲにおける断面図である。図２（ａ）においては、絶縁層６０下方および後述する絶縁層５３上方の構造が省略されている。

【0030】

図２（ｂ）は、選択ゲート線ＳＧＤ，ＳＧＳの高さ位置におけるピラーＰＬの拡大断面図である。図２（ｃ）は、ワード線ＷＬの高さ位置におけるピラーＰＬの拡大断面図である。図２（ｄ）は、ワード線ＷＬもしくは選択ゲート線ＳＧＤ，ＳＧＳの高さ位置における柱状部ＨＲｍの拡大断面図である。

【0031】

図３（ａ）～図３（ｃ）は階段領域ＳＲのうち複数のコンタクトＣＣが配置される部分における断面図であって、図３（ａ）は選択ゲート線ＳＧＤが階段状となった部分の断面であり、図３（ｂ）は任意のワード線ＷＬが階段状となった部分の断面であり、図３（ｃ）は選択ゲート線ＳＧＳが階段状となった部分の断面である。図３（ａ）～図３（ｃ）においては、絶縁層６０下方および絶縁層５３上方の構造が省略されている。

【0032】

図４（ａ）～図４（ｃ）は階段領域ＳＲのうち複数のコンタクトＣＣが配置されない部分における断面図であって、図４（ａ）は選択ゲート線ＳＧＤが階段状となった部分の断面であり、図４（ｂ）は任意のワード線ＷＬが階段状となった部分の断面であり、図４（ｃ）は選択ゲート線ＳＧＳが階段状となった部分の断面である。図４（ａ）～図４（ｃ）においては、絶縁層６０下方及び絶縁層５３上方の構造が省略されている。

【0033】

なお、本明細書においては、階段領域ＳＲにおける各段のワード線ＷＬのテラス面が向いた方向を半導体記憶装置１における上方向と規定する。

【0034】

図２（ａ）に示すように、ソース線ＳＬは、絶縁層６０上に、例えば下部ソース線ＤＳＬａ、中間ソース線ＢＳＬ、及び上部ソース線ＤＳＬｂがこの順に積層された多層構造を有する。なお、中間ソース線ＢＳＬは、積層体ＬＭのメモリ領域ＭＲ下方に配置される。

【0035】

下部ソース線ＤＳＬａ、中間ソース線ＢＳＬ、及び上部ソース線ＤＳＬｂは、例えばポリシリコン層等である。そのうち、少なくとも中間ソース線ＢＳＬは、不純物が拡散された導電性のポリシリコン層等であってよい。

【0036】

なお、ソース線ＳＬは、積層体ＬＭ外側の上述の絶縁層５０を、電極膜ＥＬから周辺回路ＣＢＡへと延びる図示しない貫通コンタクトによって、電極膜ＥＬを介して周辺回路ＣＢＡに接続されている。

【0037】

ソース線ＳＬ上には積層体ＬＭが配置される。積層体ＬＭは、複数のワード線ＷＬと複数の絶縁層ＯＬとが１層ずつ交互に積層された積層体ＬＭａ，ＬＭｂを備える。

【0038】

積層体ＬＭａは、ソース線ＳＬの上方に配置されている。積層体ＬＭａの最下層のワード線ＷＬの更に下層には、絶縁層ＯＬを介して複数の選択ゲート線ＳＧＳ０，ＳＧＳ１が、積層体ＬＭａの上層側からこの順に配置される。積層体ＬＭｂは、積層体ＬＭａ上に配置されている。積層体ＬＭｂの最上層のワード線ＷＬの更に上層には、絶縁層ＯＬを介して複数の選択ゲート線ＳＧＤ０，ＳＧＤ１が、積層体ＬＭｂの上層側からこの順に配置される。

【0039】

ただし、積層体ＬＭにおけるこれらのワード線ＷＬ及び選択ゲート線ＳＧＤ，ＳＧＳの積層数は任意である。ワード線ＷＬ及び選択ゲート線ＳＧＤ，ＳＧＳは、例えばタングステン層またはモリブデン層等である。絶縁層ＯＬは例えば酸化シリコン層等である。

【0040】

積層体ＬＭの上面は絶縁層５２で覆われている。絶縁層５２は絶縁層５３で覆われている。絶縁層５２，５３は、後述する絶縁層５１とともに、それぞれ図１の絶縁層５０の一部分を構成する。

【0041】

上述のように、積層体ＬＭは、複数の板状コンタクトＬＩによってＹ方向に分割されている。すなわち、板状コンタクトＬＩのそれぞれは、互いにＹ方向に並んで、積層体ＬＭの積層方向およびＸ方向に沿う方向に延びる。

【0042】

このように、板状コンタクトＬＩは、積層体ＬＭのＸ方向一端部から他端部に亘って積層体ＬＭ内を連続的に延びている。また、板状コンタクトＬＩは、積層体ＬＭ及び上部ソース線ＤＳＬｂを貫通し、メモリ領域ＭＲでは中間ソース線ＢＳＬに到達している。

【0043】

また、板状コンタクトＬＩは、例えば上端部から下端部に向かってＹ方向の幅が小さくなるテーパ形状を有する。あるいは、板状コンタクトＬＩは、例えば上端部と下端部との間の所定位置においてＹ方向の幅が最大となるボーイング形状を有する。

【0044】

板状コンタクトＬＩのそれぞれは、絶縁層５４と導電層２４とを含む。絶縁層５４は例えば酸化シリコン層等である。導電層２４は例えばタングステン層または導電性のポリシリコン層等である。

【0045】

絶縁層５４は、板状コンタクトＬＩのＹ方向に向かい合う側壁を覆う。導電層２４は絶縁層５４の内側に充填され、中間ソース線ＢＳＬを含むソース線ＳＬに電気的に接続されている。ただし、板状コンタクトＬＩに代えて、絶縁層が充填された板状部材が積層体ＬＭを貫通するとともにＸ方向に沿う方向に延びることにより、積層体ＬＭをＹ方向に分割していてもよい。

【0046】

また、Ｙ方向に隣接する板状コンタクトＬＩ間には、積層体ＬＭｂの上層部分を貫通してＸ方向に沿う方向に延びる複数の分離層ＳＨＥが配置されている。これらの分離層ＳＨＥは、選択ゲート線ＳＧＤ０，ＳＧＤ１を貫通し、選択ゲート線ＳＧＤ１直下の絶縁層ＯＬに到達する酸化シリコン層等の絶縁層５６である。

【0047】

換言すれば、積層体ＬＭｂの上層部分を貫通するこれらの分離層ＳＨＥが、板状コンタクトＬＩ間でメモリ領域ＭＲと階段領域ＳＲの一部分とをＸ方向に延びることで、積層体ＬＭｂの上層部分が上述の選択ゲート線ＳＧＤ０，ＳＧＤ１に区画される。

【0048】

メモリ領域ＭＲには、積層体ＬＭ、上部ソース線ＤＳＬｂ、及び中間ソース線ＢＳＬを貫通して、下部ソース線ＤＳＬａに到達する複数のピラーＰＬが分散して配置されている。

【0049】

複数のピラーＰＬは、積層体ＬＭの積層方向から見て例えば千鳥状の配置を取る。個々のピラーＰＬは、積層体ＬＭの層方向に沿う方向、つまりＸＹ平面に沿う方向の断面形状として、例えば円形、楕円形、または小判型（オーバル型）等の形状を有する。

【0050】

また、ピラーＰＬは、積層体ＬＭａを貫通する部分と、積層体ＬＭｂを貫通する部分とにおいて、上層側から下層側に向かって径および断面積が小さくなるテーパ形状をそれぞれ有する。あるいは、ピラーＰＬは、積層体ＬＭａを貫通する部分と、積層体ＬＭｂを貫通する部分とにおいて、例えば上層側と下層側との間の所定位置で径および断面積が最大となるボーイング形状をそれぞれ有する。

【0051】

複数のピラーＰＬのそれぞれは、積層体ＬＭ内を積層方向に延びるメモリ層ＭＥ、積層体ＬＭ内を貫通して中間ソース線ＢＳＬと接続するチャネル層ＣＮ、チャネル層ＣＮ上面を覆うキャップ層ＣＰ、及びピラーＰＬの芯材となるコア層ＣＲを有する。

【0052】

図２（ｂ）（ｃ）に示すように、メモリ層ＭＥは、ピラーＰＬの外周側から、ブロック絶縁層ＢＫ、電荷蓄積層ＣＴ、及びトンネル絶縁層ＴＮがこの順に積層された多層構造を有する。より詳細には、メモリ層ＭＥは、中間ソース線ＢＳＬの深さ位置を除くピラーＰＬの側面に配置されている。また、メモリ層ＭＥは、下部ソース線ＤＳＬａ深さまで到達するピラーＰＬの底面にも配置されている。

【0053】

チャネル層ＣＮはメモリ層ＭＥの内側で、積層体ＬＭ、上部ソース線ＤＳＬｂ、及び中間ソース線ＢＳＬを貫通して、下部ソース線ＤＳＬａ深さに到達している。より詳細には、チャネル層ＣＮは、メモリ層ＭＥを介してピラーＰＬの側面および底面に配置されている。ただし、チャネル層ＣＮの一部は、側面で中間ソース線ＢＳＬと接触しており、これにより、中間ソース線ＢＳＬを含むソース線ＳＬに電気的に接続される。チャネル層ＣＮの更に内側にはコア層ＣＲが充填されている。

【0054】

また、複数のピラーＰＬのそれぞれは、上端部にキャップ層ＣＰを有する。キャップ層ＣＰは、少なくともチャネル層ＣＮの上端部を覆うようにピラーＰＬ上端部に配置され、チャネル層ＣＮと接続されている。また、キャップ層ＣＰは、絶縁層５２中に配置されるプラグＣＨを介して、絶縁層５３中に配置されるビット線ＢＬと接続される。ビット線ＢＬは、ワード線ＷＬの引き出し方向と交差するように、Ｙ方向に沿う方向に積層体ＬＭの上方を延びる。

【0055】

なお、図２（ａ）においては、６つのピラーＰＬのうち、３つに分離された選択ゲート線ＳＧＤをそれぞれ貫通し、図２（ａ）に示すビット線ＢＬに電気的に接続される３つのピラーＰＬにのみプラグＣＨが接続されている。それ以外のピラーＰＬは、図２（ａ）に示す断面とは異なる位置で、図２（ａ）に示すビット線ＢＬと並行してＹ方向に沿う方向に延びる他のビット線ＢＬに、図２（ａ）には不図示のプラグＣＨを介して接続される。

【0056】

メモリ層ＭＥのブロック絶縁層ＢＫ及びトンネル絶縁層ＴＮ、並びにコア層ＣＲは例えば酸化シリコン層等である。メモリ層ＭＥの電荷蓄積層ＣＴは例えば窒化シリコン層等である。チャネル層ＣＮ及びキャップ層ＣＰは、例えばポリシリコン層またはアモルファスシリコン層等の半導体層である。

【0057】

図２（ｃ）に示すように、以上のような構成によって、ピラーＰＬ側面の個々のワード線ＷＬと対向する部分には、それぞれメモリセルＭＣが形成される。ワード線ＷＬから所定の電圧が印加されることにより、メモリセルＭＣに対してデータの書き込み及び読み出しが行われる。

【0058】

また、図２（ｂ）に示すように、ピラーＰＬの側面がワード線ＷＬより上層の選択ゲート線ＳＧＤ０，ＳＧＤ１と対向する部分には、選択ゲートＳＴＤがそれぞれ形成される。また、ピラーＰＬの側面がワード線ＷＬより下層の選択ゲート線ＳＧＳ０，ＳＧＳ１と対向する部分には選択ゲートＳＴＳがそれぞれ形成される。

【0059】

選択ゲート線ＳＧＤ，ＳＧＳから所定の電圧がそれぞれ印加されることにより、選択ゲートＳＴＤ，ＳＴＳがオンまたはオフして、その選択ゲートＳＴＤ，ＳＴＳが属するピラーＰＬのメモリセルＭＣを選択状態または非選択状態とすることができる。

【0060】

図３及び図４に示すように、階段領域ＳＲは、複数のワード線ＷＬ及び選択ゲート線ＳＧＤ，ＳＧＳが階段状に加工された階段部ＳＰ，ＳＰｄを有する。

【0061】

図３に示す階段部ＳＰは、複数のブロック領域ＢＬＫに分割された階段領域ＳＲのうち、コンタクトＣＣが配置され、ワード線ＷＬ等の引き出し機能を有する部分である。図４に示す階段部ＳＰｄは、複数のブロック領域ＢＬＫに分割された階段領域ＳＲのうち、コンタクトＣＣが配置されず、ワード線ＷＬ等の引き出し機能を有さない部分であって、ダミーの構成である。

【0062】

すなわち、積層体ＬＭのＸ方向片側で見たときに、階段部ＳＰと階段部ＳＰｄとは、Ｙ方向に並ぶブロック領域ＢＬＫの２つおきに交互に配置される。

【0063】

これらの階段部ＳＰ，ＳＰｄは、絶縁層５１で覆われている。絶縁層５１は、例えば積層体ＬＭの最上層の高さ位置に到達し、絶縁層５２，５３は絶縁層５１の上面をも覆っている。上述のように、絶縁層５１もまた、図１の絶縁層５０の一部分を構成する。

【0064】

また、階段領域ＳＲにおいて、ソース線ＳＬは、中間ソース線ＢＳＬに替えて、上部ソース線ＤＳＬｂと下部ソース線ＤＳＬａとの間に介在される中間絶縁層ＳＣＯを備えている。中間絶縁層ＳＣＯは例えば酸化シリコン層等である。

【0065】

このため、板状コンタクトＬＩは、階段領域ＳＲにおいては、絶縁層５１、積層体ＬＭ、及び上部ソース線ＤＳＬｂを貫通して、中間絶縁層ＳＣＯに到達している。

【0066】

また、階段領域ＳＲには、複数の柱状部ＨＲｍ，ＨＲｓが全体に亘って、また、複数のコンタクトＣＣが部分的に配置されている。後述するように、これらの柱状部ＨＲｍ，ＨＲｓは、犠牲層と絶縁層とが積層された積層体から積層体ＬＭを形成する際、これらの構成を支持する役割を持ち、半導体記憶装置１の機能には寄与しない。

【0067】

図３に示すように、個々のコンタクトＣＣは、絶縁層５１を貫通して、階段部ＳＰの各段を構成する絶縁層ＯＬ直下のワード線ＷＬまたは選択ゲート線ＳＧＤ，ＳＧＳに接続されている。

【0068】

個々のコンタクトＣＣは、例えば上端部から下端部に向かって径および断面積が小さくなるテーパ形状を有する。あるいは、コンタクトＣＣは、例えば上端部と下端部との間の所定位置において径および断面積が最大となるボーイング形状を有する。

【0069】

また、コンタクトＣＣは、コンタクトＣＣの外周を覆う絶縁層５５と、絶縁層５５の内側に充填されるタングステン層または銅層等の導電層２５とを有する。導電層２５は、絶縁層５２中に配置されるプラグＶ０を介して、絶縁層５３中に配置される上層配線ＭＸと接続される。この上層配線ＭＸは、上述の周辺回路ＣＢＡ（図１参照）と電気的に接続されている。

【0070】

このような構成により、各層のワード線ＷＬ、及びワード線ＷＬの上下層の選択ゲート線ＳＧＤ，ＳＧＳを、積層体ＬＭのＸ方向一端側または他端側から電気的に引き出すことができる。すなわち、上記構成により、周辺回路ＣＢＡから、上層配線ＭＸ、コンタクトＣＣ、及びワード線ＷＬ等を介してメモリセルＭＣに所定の電圧を印加して、メモリセルＭＣを記憶素子として動作させることができる。

【0071】

図３（ａ）は、選択ゲート線ＳＧＤと絶縁層ＯＬとが１対ずつ階段状に加工された部分の階段部ＳＰを示す。図３（ａ）に示す階段部ＳＰには、選択ゲート線ＳＧＤ１に接続されるコンタクトＣＣのほか、絶縁層５１、積層体ＬＭｂ，ＬＭａ、上部ソース線ＤＳＬｂ、及び中間絶縁層ＳＣＯを貫通して、下部ソース線ＤＳＬａに到達する複数の柱状部ＨＲｍが分散して配置されている。

【0072】

選択ゲート線ＳＧＤが階段状に加工された部分には、１層の選択ゲート線ＳＧＤに対し、分離層ＳＨＥで分離された選択ゲート線ＳＧＤのそれぞれの区画に接続される複数のコンタクトＣＣが配置される。

【0073】

複数の柱状部ＨＲｍは、板状コンタクトＬＩ及びコンタクトＣＣとの干渉を回避しつつ、積層体ＬＭの積層方向から見て例えばグリッド状または千鳥状の配置を取る。個々の柱状部ＨＲｍは、ＸＹ平面に沿う方向の断面形状として、例えば円形、楕円形、または小判型等の形状を有する。

【0074】

また、柱状部ＨＲｍは、積層体ＬＭａを貫通する部分と、積層体ＬＭｂを貫通する部分とにおいて、上層側から下層側に向かって径および断面積が小さくなるテーパ形状をそれぞれ有する。あるいは、柱状部ＨＲｍは、積層体ＬＭａを貫通する部分と、積層体ＬＭｂを貫通する部分とにおいて、例えば上層側と下層側との間の所定位置で径および断面積が最大となるボーイング形状をそれぞれ有する。

【0075】

複数の柱状部ＨＲｍのそれぞれは、上述のピラーＰＬと同じ層構造を有する。しかし、複数の柱状部ＨＲｍは、全体としてフローティング状態となっており、上述のように、半導体記憶装置１において電気的な機能を有してはいない。

【0076】

また、柱状部ＨＲｍが、上記のように、板状コンタクトＬＩ及びコンタクトＣＣとの干渉を回避しつつ配置されることで、ピラーＰＬと同様の層構造を有する柱状部ＨＲｍが、板状コンタクトＬＩ及びコンタクトＣＣと接触することによる影響が抑制される。

【0077】

ピラーＰＬと同じ層構造として、柱状部ＨＲｍは、積層体ＬＭ内を積層方向に延びるダミー層ＭＥｄ，ＣＮｄ，ＣＲｄを有する。

【0078】

図２（ｄ）に示すように、ダミー層ＭＥｄは、柱状部ＨＲｍの外周側から、ダミー層ＢＫｄ，ＣＴｄ，ＴＮｄがこの順に積層された多層構造を有する。つまり、ダミー層ＭＥｄは上述のピラーＰＬのメモリ層ＭＥに相当する。また、ダミー層ＭＥｄに含まれるダミー層ＢＫｄ，ＣＴｄ，ＴＮｄは、それぞれピラーＰＬのブロック絶縁層ＢＫ、電荷蓄積層ＣＴ、及びトンネル絶縁層ＴＮに相当する。

【0079】

ただし、ダミー層ＭＥｄは、上部ソース線ＤＳＬｂから下部ソース線ＤＳＬａに至る柱状部ＨＲｍの側面に途切れることなく配置される。ダミー層ＭＥｄは柱状部ＨＲｍの下端部にも配置されている。

【0080】

ダミー層ＣＮｄは、ダミー層ＭＥｄの内側で、積層体ＬＭ、上部ソース線ＤＳＬｂ、及び中間絶縁層ＳＣＯを貫通して下部ソース線ＤＳＬａ深さに到達している。ダミー層ＣＮｄは、上述のピラーＰＬのチャネル層ＣＮに相当する。

【0081】

ただし、上部ソース線ＤＳＬｂから下部ソース線ＤＳＬａに至るダミー層ＣＮｄの側面にはダミー層ＭＥｄが配置され、更に、上部ソース線ＤＳＬｂと下部ソース線ＤＳＬａの間には中間絶縁層ＳＣＯが配置されている。このため、ダミー層ＣＮｄは、ソース線ＳＬと電気的に導通していない。ダミー層ＣＮｄの更に内側にはダミー層ＣＲｄが充填されている。ダミー層ＣＲｄは、上述のピラーＰＬのコア層ＣＲに相当する。

【0082】

また、複数の柱状部ＨＲｍのそれぞれは、上端部にダミー層ＣＰｄを有する。ダミー層ＣＰｄは、少なくともダミー層ＣＮｄの上端部を覆うように柱状部ＨＲｍ上端部に配置され、ダミー層ＣＮｄと接続されている。ダミー層ＣＰｄは、上述のピラーＰＬのキャップ層ＣＰに相当する。ただし、ダミー層ＣＰｄには上述のプラグＣＨ及びビット線ＢＬ等は接続されない。ダミー層ＣＰｄ自体が柱状部ＨＲｍに含まれていなくともよい。

【0083】

柱状部ＨＲｍに含まれる各層は、対応するピラーＰＬの各層と同種の材料を含む。つまり、ダミー層ＭＥｄのダミー層ＢＫｄ，ＴＮｄ、並びにダミー層ＣＲｄは、例えば酸化シリコン層等である。ダミー層ＣＴｄは例えば窒化シリコン層等である。ダミー層ＣＮｄ，ＣＰｄは、例えばポリシリコン層またはアモルファスシリコン層等の半導体層である。ここで、ダミー層ＣＮｄ等に含まれる半導体層は、例えば他のダミー層ＭＥｄ，ＣＲｄに含まれる材料よりもヤング率が高く、硬くて変形し難い性質を有する。

【0084】

図３（ｂ）は、ワード線ＷＬと絶縁層ＯＬとが１対ずつ階段状に加工された部分の階段部ＳＰを示す。図３（ｂ）に示す階段部ＳＰには、テラス部分となるワード線ＷＬに接続されるコンタクトＣＣのほか、絶縁層５１、積層体ＬＭｂ，ＬＭａ、上部ソース線ＤＳＬｂ、及び中間絶縁層ＳＣＯを貫通して、下部ソース線ＤＳＬａに到達する柱状部ＨＲｍ，ＨＲｓが配置されている。

【0085】

柱状部ＨＲｓは、コンタクトＣＣの近傍に配置される。また、柱状部ＨＲｓは、板状コンタクトＬＩのＹ方向両側に、板状コンタクトＬＩに隣接して配置されている。個々の柱状部ＨＲｓは、ＸＹ平面に沿う方向の断面形状として、例えば円形、楕円形、または小判型等の形状を有する。

【0086】

また、柱状部ＨＲｓは、積層体ＬＭａを貫通する部分と、積層体ＬＭｂを貫通する部分とにおいて、上層側から下層側に向かって径および断面積が小さくなるテーパ形状をそれぞれ有する。あるいは、柱状部ＨＲｓは、積層体ＬＭａを貫通する部分と、積層体ＬＭｂを貫通する部分とにおいて、例えば上層側と下層側との間の所定位置で径および断面積が最大となるボーイング形状をそれぞれ有する。

【0087】

柱状部ＨＲｓは全体が、酸化シリコン層等の絶縁層５７の単体である。つまり、柱状部ＨＲｓは、実質的に単一材料の絶縁層５７から構成されている。ここで、実質的に単一材料であるとは、１つの柱状部ＨＲｓ内、あるいは、複数の柱状部ＨＲｓ間で、これらの柱状部ＨＲｓの構成成分の元素比が異なる場合、並びに含有される不純物の種類および量が異なる場合を包含し得るほか、単一材料の柱状部ＨＲｓ中にボイドを含むことを許容する。

【0088】

柱状部ＨＲｓは、このように絶縁層５７の単体であるため、他の構成に対して電気的な影響を及ぼし得ず、隣接する板状コンタクトＬＩ及びコンタクトＣＣとの干渉が許容されている。

【0089】

複数の柱状部ＨＲｍは、複数のワード線ＷＬ等が階段状に加工された下層側の階段部ＳＰにおいて、コンタクトＣＣの近傍と板状コンタクトＬＩに隣接する位置とを除く、階段部ＳＰの全体に亘って分散して配置されている。階段部ＳＰの下層側において、柱状部ＨＲｍに替えて柱状部ＨＲｓが、コンタクトＣＣの近傍および板状コンタクトＬＩに隣接する位置に配置されるのは以下の理由による。

【0090】

板状コンタクトＬＩにおいて、絶縁層５１中に配置される部位は、積層体ＬＭ中に配置される部位よりもテーパ形状またはボーイング形状の度合いが大きくなる傾向にある。つまり、板状コンタクトＬＩがテーパ形状である場合、絶縁層５１中において、板状コンタクトＬＩの上端部の幅と下端部の幅との差が大きくなりやすい。板状コンタクトＬＩがボーイング形状である場合、絶縁層５１中において、板状コンタクトＬＩの最大幅と、板状コンタクトＬＩの上下端の幅との差が大きくなりやすい。

【0091】

また、積層体ＬＭの積層方向に絶縁層５１内を延びる距離が長いほど、板状コンタクトＬＩのテーパ形状またはボーイング形状の度合いがいっそう大きくなりやすい。つまり、階段領域ＳＲにおいて、積層体ＬＭの上層側の各層が階段状に加工された領域よりも、積層体ＬＭの下層側の各層が階段状に加工された領域において、板状コンタクトＬＩのテーパ形状またはボーイング形状がより顕著になりやすい。

【0092】

上記の点は、コンタクトＣＣにおいても同様である。積層体ＬＭの上層側の各層に接続されるコンタクトＣＣよりも、積層体ＬＭの下層側の各層に接続されるコンタクトＣＣの方が、積層体ＬＭの積層方向に絶縁層５１内を延びる距離が長い。つまり、積層体ＬＭの下層側の各層に接続されるコンタクトＣＣのテーパ形状またはボーイング形状は、より顕著になりやすい。

【0093】

したがって、コンタクトＣＣの最大径および板状コンタクトＬＩの最大幅が増大する傾向にあり、接触リスクもまた増大する階段部ＳＰの下層側において、コンタクトＣＣの近傍および板状コンタクトＬＩに隣接する位置に、柱状部ＨＲｍに替えて柱状部ＨＲｓを配置する。これにより、これらのコンタクトＣＣ及び板状コンタクトＬＩとの接触をある程度許容しつつ、柱状部ＨＲｓを密に配置することができる。

【0094】

図３（ｃ）は、選択ゲート線ＳＧＳと絶縁層ＯＬとが１対ずつ階段状に加工された部分の階段部ＳＰを示す。選択ゲート線ＳＧＳが階段状に加工された部分においても、階段部ＳＰは、上述の図３（ｂ）と同様の構成を有する。すなわち、図３（ｃ）に示す階段部ＳＰには、選択ゲート線ＳＧＳ１に接続されるコンタクトＣＣのほか、コンタクトＣＣの近傍および板状コンタクトＬＩに隣接する位置に配置される柱状部ＨＲｓと、これらのコンタクトＣＣ及び板状コンタクトＬＩから離れて配置される柱状部ＨＲｍとが配置されている。

【0095】

図４に示すように、階段部ＳＰｄの各部も、複数のコンタクトＣＣが配置されないことを除き、上述の図３（ａ）～図３（ｃ）に示す階段部ＳＰと略同様に構成されている。

【0096】

図４（ａ）は、選択ゲート線ＳＧＤと絶縁層ＯＬとが１対ずつ階段状に加工された部分の階段部ＳＰｄを示す。選択ゲート線ＳＧＤが階段状に加工された部分において、階段部ＳＰｄには、上述の図３（ａ）と同様、複数の柱状部ＨＲｍが階段部ＳＰｄの全体に亘って分散して配置されている。

【0097】

図４（ｂ）は、ワード線ＷＬと絶縁層ＯＬとが１対ずつ階段状に加工された部分の階段部ＳＰｄを示す。図４（ｃ）は、選択ゲート線ＳＧＳと絶縁層ＯＬとが１対ずつ階段状に加工された部分の階段部ＳＰｄを示す。

【0098】

ワード線ＷＬが階段状に加工された部分と、選択ゲート線ＳＧＳが階段状に加工された部分とにおいて、階段部ＳＰｄには、上述の図３（ｂ）（ｃ）と同様、複数の柱状部ＨＲｓが、板状コンタクトＬＩにＹ方向に隣接して配置されている。

【0099】

一方、階段部ＳＰｄにはコンタクトＣＣが配置されないため、複数の柱状部ＨＲｍは、板状コンタクトＬＩに隣接する位置を除く、階段部ＳＰｄの全体に亘って分散して配置されている。

【0100】

なお、積層体ＬＭの同じ高さ位置において、柱状部ＨＲｍ，ＨＲｓのＸＹ平面に沿う方向の断面積は、例えばピラーＰＬのＸＹ平面に沿う方向の断面積よりも大きい。また、複数の柱状部ＨＲｍ間のピッチ及び複数の柱状部ＨＲｓ間のピッチは、例えば複数のピラーＰＬ間のピッチよりも大きく、積層体ＬＭにおけるワード線ＷＬの単位面積あたりの柱状部ＨＲｍ，ＨＲｓの配置密度は、ワード線ＷＬの単位面積あたりのピラーＰＬの配置密度よりも低い。

【0101】

このように、例えば柱状部ＨＲｍ，ＨＲｓに比べて、ピラーＰＬの断面積を小さく構成し、狭ピッチとすることで、所定サイズの積層体ＬＭ内に高密度に多数のメモリセルＭＣを形成することができ、半導体記憶装置１の記憶容量を高めることができる。一方、柱状部ＨＲｍ，ＨＲｓは、専ら積層体ＬＭを支持するために用いられるので、例えばピラーＰＬのように断面積が小さく狭ピッチの精密な構成としないことで、製造負荷を減らすことができる。

【0102】

次に、図５及び図６を用いて、柱状部ＨＲｍ，ＨＲｓの配置例について、より詳細に説明する。図５及び図６は、実施形態１にかかる柱状部ＨＲｍ，ＨＲｓの配置例を示す、階段部ＳＰを覆う絶縁層５１中の任意の高さ位置におけるＸＹ断面図である。

【0103】

図５（ａ）及び図５（ｂ）は、幾つかのワード線ＷＬに接続されるコンタクトＣＣの近傍における柱状部ＨＲｍ，ＨＲｓの配置例の幾つかを示している。上述のように、柱状部ＨＲｍ，ＨＲｓは例えば千鳥状またはグリッド状に配置される。図５（ａ）は千鳥状配置を取る柱状部ＨＲｍ，ＨＲｓの一例であり、図５（ｂ）はグリッド状配置を取る柱状部ＨＲｍ，ＨＲｓの一例である。

【0104】

図５（ａ）及び図５（ｂ）に示すように、複数のコンタクトＣＣは、上下層のワード線ＷＬのテラス部分がＸ方向に並んで配置されることに応じて、例えばＸ方向に沿う方向に少なくとも１列に並んで配置されている。

【0105】

このような構成において、柱状部ＨＲｍ，ＨＲｓのそれぞれの配置を決定する際には、例えばＸ方向に沿う方向に延びる複数列の列ごとに、柱状部ＨＲｍ，ＨＲｓのいずれを配置するかが選択される。この場合、柱状部ＨＲｍ，ＨＲｓの複数列のうち、コンタクトＣＣに近接する箇所が含まれる列には、コンタクトＣＣとの干渉がある程度許容される柱状部ＨＲｓが配置される。また、それ以外の列には、コンタクトＣＣとの干渉回避を前提とする柱状部ＨＲｍが配置される。

【0106】

図５（ａ）に示す例では、個々のコンタクトＣＣの周囲には、コンタクトＣＣを取り囲むように６つの柱状部ＨＲｓが配置されている。つまり、コンタクトＣＣをＸ方向両側から挟む１対の柱状部ＨＲｓ、及びコンタクトＣＣをＹ方向両側から挟む２対の柱状部ＨＲｓのそれぞれの配置箇所は、コンタクトＣＣに近接しており、コンタクトＣＣとの接触リスクが高い箇所である。

【0107】

これをＸ方向に沿う方向に延びる柱状部ＨＲｍ，ＨＲｓの複数の配列Ｒｃ１～Ｒｃ７ごとに見ると、上記に挙げたコンタクトＣＣに近接する６つの柱状部ＨＲｓは、配列Ｒｃ３～Ｒｃ５のいずれかに含まれる。

【0108】

配列Ｒｃ３～Ｒｃ５のうち、配列Ｒｃ４は、コンタクトＣＣの配列位置とＸ方向で全体が重なっている。このため、配列Ｒｃ４には、コンタクトＣＣのＸ方向両側の、コンタクトＣＣとの接触リスクが高い箇所が含まれる。

【0109】

この配列Ｒｃ４のように、例えばコンタクトＣＣの配列位置とＸ方向で全体が重なるなど、列中にコンタクトＣＣに近接する箇所がある場合、その列には柱状部ＨＲｓが配置される。

【0110】

また、配列Ｒｃ３～Ｒｃ５のうち、コンタクトＣＣからＹ方向に離間して配置される配列Ｒｃ３，Ｒｃ５は、コンタクトＣＣの配列位置とＹ方向で隣接する。このため、コンタクトＣＣの配列位置とＹ方向で隣接する配列Ｒｃ３，Ｒｃ５には、コンタクトＣＣのＹ方向両側の、コンタクトＣＣとの接触リスクが高い箇所が含まれる。

【0111】

ここで、コンタクトＣＣの配列位置とＹ方向で隣接するとは、Ｙ方向においてコンタクトＣＣの配列との間に他の列が介在されることなく配置されている列である。すなわち、配列Ｒｃ３，Ｒｃ５とコンタクトＣＣの配列との間には、柱状部ＨＲｍ，ＨＲｓの他の列が介在されていない。

【0112】

これらの配列Ｒｃ３，Ｒｃ５のように、例えばコンタクトＣＣの配列位置とＹ方向で隣接するなど、列中にコンタクトＣＣに近接する箇所がある場合、その列には柱状部ＨＲｓが配置される。

【0113】

図５（ｂ）に示す例では、個々のコンタクトＣＣの周囲には、コンタクトＣＣを取り囲むように４つの柱状部ＨＲｓが配置されている。つまり、コンタクトＣＣをＸ方向両側から挟む２対の柱状部ＨＲｓのそれぞれの配置箇所は、コンタクトＣＣに近接しており、コンタクトＣＣとの接触リスクが高い箇所である。

【0114】

これをＸ方向に沿う方向に延びる柱状部ＨＲｍ，ＨＲｓの複数の配列Ｒｇ１～Ｒｇ６で見ると、上記に挙げたコンタクトＣＣに近接する４つの柱状部ＨＲｓは、配列Ｒｇ３，Ｒｇ４のいずれかに含まれる。配列Ｒｇ３，Ｒｇ４は、コンタクトＣＣの配列位置とＸ方向で一部分が重なっている。

【0115】

つまり、配列Ｒｇ３に属する柱状部ＨＲｓのＹ方向のコンタクトＣＣ側の端部は、コンタクトＣＣのＹ方向の配列Ｒｇ３側の端部よりもコンタクトＣＣのＹ方向中心寄りに位置する。同様に、配列Ｒｇ４に属する柱状部ＨＲｓのＹ方向のコンタクトＣＣ側の端部は、コンタクトＣＣのＹ方向の配列Ｒｇ４側の端部よりもコンタクトＣＣのＹ方向中心寄りに位置する。

【0116】

この場合、配列Ｒｇ３，Ｒｇ４にはともに、コンタクトＣＣのＸ方向両側の、コンタクトＣＣとの接触リスクが高い箇所が含まれる。

【0117】

これらの配列Ｒｇ３，Ｒｇ４のように、例えばコンタクトＣＣの配列位置とＸ方向で一部分が重なるなど、列中にコンタクトＣＣに近接する箇所がある場合、その列には柱状部ＨＲｓが配置される。したがって、配列Ｒｇ３，Ｒｇ４には柱状部ＨＲｓが配置されることとなる。

【0118】

以上、柱状部ＨＲｍ，ＨＲｓの複数列のうち、コンタクトＣＣの配列位置と少なくとも一部分がＸ方向で重なる列、及びコンタクトＣＣの配列位置とＹ方向で隣接する列には、コンタクトＣＣに近接する箇所が含まれることとなるため、柱状部ＨＲｓを配置する。

【0119】

これに対して、柱状部ＨＲｍは、コンタクトＣＣの配列位置からＹ方向に離れた列に配置される。すなわち、柱状部ＨＲｍは、コンタクトＣＣの配列位置とＸ方向で重なる部分がなく、コンタクトＣＣの配列位置とＹ方向で隣接してもいない列に配置される。このような列には、コンタクトＣＣに近接する箇所が含まれないからである。

【0120】

図５（ａ）に示すように、柱状部ＨＲｍ，ＨＲｓの複数の配列Ｒｃ１～Ｒｃ７のうち、配列Ｒｃ２，Ｒｃ６は、コンタクトＣＣの配列位置とＸ方向で重なる部分を有さない。また、配列Ｒｃ２，Ｒｃ６とコンタクトＣＣの配列との間には、それぞれ配列Ｒｃ３，Ｒｃ５が介在されており、配列Ｒｃ２，Ｒｃ６は、コンタクトＣＣの配列とＹ方向に隣接してもいない。したがって、配列Ｒｃ２，Ｒｃ６にはともに柱状部ＨＲｍが配置されることとなる。

【0121】

また、配列Ｒｃ２，Ｒｃ６よりも更にコンタクトＣＣから離れた配列Ｒｃ１，Ｒｃ７も、当然のことながら、コンタクトＣＣに対する配置が上述の定義からは外れている。したがって、これらの配列Ｒｃ１，Ｒｃ７にも柱状部ＨＲｍが配置されることとなる。

【0122】

図５（ｂ）に示すように、柱状部ＨＲｍ，ＨＲｓの複数の配列Ｒｇ１～Ｒｇ６のうち、配列Ｒｇ２，Ｒｇ５は、コンタクトＣＣの配列位置とＸ方向で重なる部分を有さない。また、配列Ｒｇ２，Ｒｇ５とコンタクトＣＣの配列との間には、それぞれ配列Ｒｇ３，Ｒｇ４が介在されており、配列Ｒｇ２，Ｒｇ５は、コンタクトＣＣの配列とＹ方向に隣接してもいない。したがって、配列Ｒｇ２，Ｒｇ５にはともに柱状部ＨＲｍが配置されることとなる。

【0123】

また、配列Ｒｇ２，Ｒｇ５よりも更にコンタクトＣＣから離れた配列Ｒｇ１，Ｒｇ６も、当然のことながら、コンタクトＣＣに対する配置が上述の定義からは外れている。したがって、これらの配列Ｒｇ１，Ｒｇ６にも柱状部ＨＲｍが配置されることとなる。

【0124】

以上のように、例えばコンタクトＣＣの周囲のごく限られた箇所にのみ柱状部ＨＲｓを配置するのではなく、複数列に配置される柱状部ＨＲｓ，ＨＲｍの列ごとに、柱状部ＨＲｓ，ＨＲｍのいずれかを配置することで、コンタクトＣＣ周囲の階段部ＳＰの構成がシンプルになる。

【0125】

図６（ａ）～図６（ｃ）は、板状コンタクトＬＩの近傍における柱状部ＨＲｍ，ＨＲｓの配置例の幾つかを示している。図６（ａ）は千鳥状配置を取る柱状部ＨＲｍ，ＨＲｓの一例であり、図６（ｂ）は千鳥状配置を取る柱状部ＨＲｍ，ＨＲｓの他の例であり、図６（ｃ）はグリッド状配置を取る柱状部ＨＲｍ，ＨＲｓの一例である。

【0126】

板状コンタクトＬＩの近傍において、柱状部ＨＲｍ，ＨＲｓのそれぞれの配置を決定する際には、例えばＸ方向に沿う方向に延びる複数列の列ごとに、板状コンタクトＬＩに近接するか否かが考慮される。板状コンタクトＬＩとＹ方向で隣接する列には、板状コンタクトＬＩに近接する列であるとして、柱状部ＨＲｓを配置する。

【0127】

図６（ａ）に示すように、Ｘ方向に沿う方向に延びる柱状部ＨＲｍ，ＨＲｓの複数の配列Ｒｃ１１～Ｒｃ１６のうち、板状コンタクトＬＩからＹ方向に離間して配置される配列Ｒｃ１３，Ｒｃ１４と、板状コンタクトＬＩとの間には、柱状部ＨＲｍ，ＨＲｓの他の列が介在されていない。つまり、配列Ｒｃ１３，Ｒｃ１４は、板状コンタクトＬＩとＹ方向で隣接しており、配列Ｒｃ１３，Ｒｃ１４には柱状部ＨＲｓが配置されることとなる。

【0128】

図６（ｂ）に示す例では、千鳥状配置を取る柱状部ＨＲｍ，ＨＲｓが、より高密度に配置されている。これにより、Ｘ方向に沿う方向に延びる柱状部ＨＲｍ，ＨＲｓの複数の配列Ｒｓ１１～Ｒｓ２０のうち、互いに隣り合う配列Ｒｓ１１，Ｒｓ１２同士、配列Ｒｓ１２，Ｒｓ１３同士、配列Ｒｓ１３，Ｒｓ１４同士、配列Ｒｓ１４，Ｒｓ１５同士、配列Ｒｓ１６，Ｒｓ１７同士、配列Ｒｓ１７，Ｒｓ１８同士、配列Ｒｓ１８，Ｒｓ１９同士、及び配列Ｒｓ１９，Ｒｓ２０同士は、一部分が互いにＸ方向で重なり合っている。

【0129】

図６（ｂ）に示すように、柱状部ＨＲｍ，ＨＲｓの複数の配列Ｒｓ１１～Ｒｓ２０のうち、配列Ｒｓ１５，Ｒｓ１６はＹ方向に最も板状コンタクトＬＩ寄りに配置されており、これらの配列Ｒｓ１５，Ｒｓ１６と板状コンタクトＬＩとの間には、柱状部ＨＲｍ，ＨＲｓの他の列が介在されていない。つまり、配列Ｒｓ１５，Ｒｓ１６は板状コンタクトＬＩに隣接しており、配列Ｒｓ１５，Ｒｓ１６には柱状部ＨＲｓが配置されることとなる。

【0130】

また、配列Ｒｓ１５，Ｒｓ１６よりも板状コンタクトＬＩからＹ方向に離間して配置される配列Ｒｓ１４，Ｒｓ１７について見てみると、上述のように、配列Ｒｓ１４，Ｒｓ１５同士および配列Ｒｓ１６，Ｒｓ１７同士はＸ方向に互いに重なり合っている。このため、配列Ｒｓ１４，Ｒｓ１７と板状コンタクトＬＩとの間に、配列Ｒｓ１５，Ｒｓ１６が介在しているとは言えず、配列Ｒｓ１４，Ｒｓ１７もまた、板状コンタクトＬＩに隣接する列であり、配列Ｒｓ１４，Ｒｓ１７にも柱状部ＨＲｓが配置されることとなる。

【0131】

このように、柱状部ＨＲｍ，ＨＲｓの配置密度が高い場合等には、板状コンタクトＬＩのＹ方向片側の複数列を板状コンタクトＬＩと隣接する列であるものとして、これらの複数列に柱状部ＨＲｓを配置してもよい。

【0132】

図６（ｃ）に示すように、Ｘ方向に沿う方向に延びる柱状部ＨＲｍ，ＨＲｓの複数の配列Ｒｇ１１～Ｒｇ１４のうち、配列Ｒｇ１２，Ｒｇ１３と、板状コンタクトＬＩとの間には、柱状部ＨＲｍ，ＨＲｓの他の列が介在されていない。つまり、配列Ｒｇ１２，Ｒｇ１３は、板状コンタクトＬＩとＹ方向で隣接しており、配列Ｒｇ１２，Ｒｇ１３には柱状部ＨＲｓが配置されることとなる。

【0133】

これに対して、柱状部ＨＲｍは、コンタクトＣＣに加えて、板状コンタクトＬＩからもＹ方向に離れた列に配置される。すなわち、柱状部ＨＲｍは、板状コンタクトＬＩとＹ方向で隣接していない列に配置される。

【0134】

以上、図６に示す例は、コンタクトＣＣが配置されない階段部ＳＰｄにも適用される。すなわち、階段部ＳＰｄにおいても、板状コンタクトＬＩにＹ方向片側で隣接する１列または複数列に柱状部ＨＲｓが配置されることとなる。また、階段部ＳＰｄにおいて、柱状部ＨＲｍは、板状コンタクトＬＩにＹ方向で隣接する位置を除く複数列に分散して配置されることとなる。

【0135】

なお、上述の図５及び図６に示した柱状部ＨＲｍ，ＨＲｓの配列Ｒｃ１～Ｒｃ７，Ｒｃ１１～Ｒｃ１６，Ｒｓ１１～Ｒｓ２０，Ｒｇ１～Ｒｇ６，Ｒｇ１１～Ｒｇ１４等の各列に付した番号は、これらを識別するためのものであって、柱状部ＨＲｍ，ＨＲｓの列の個数を示すものではない。

【0136】

上記のような規定にしたがって、柱状部ＨＲｍ，ＨＲｓを配置した場合の適用例を図７に示す。

【0137】

図７は、実施形態１にかかる半導体記憶装置１において、柱状部ＨＲｍ，ＨＲｓを規定に基づき配置した場合の適用例の１つを示す模式図である。より詳細には、図７は、選択ゲート線ＳＧＤの高さ位置におけるＸＹ断面図であり、積層体ＬＭのＸ方向片側の階段領域ＳＲの一部と、メモリ領域ＭＲの一部とを含む。

【0138】

図７に示すように、積層体ＬＭのＸ方向片側の階段領域ＳＲには、板状コンタクトＬＩで分割されたブロック領域ＢＬＫの２つ分ごとに、コンタクトＣＣが接続される階段部ＳＰと、コンタクトＣＣが接続されない階段部ＳＰｄとが交互に配置されている。

【0139】

これらの階段部ＳＰ，ＳＰｄにおいて、メモリ領域ＭＲから延びる分離層ＳＨＥによって分離されている領域は、選択ゲート線ＳＧＤが階段状に加工された部分に相当する。分離層ＳＨＥのＸ方向の端部から先の領域は、複数のワード線ＷＬが階段状に加工された部分である。

【0140】

図７における階段部ＳＰを見ると、分離層ＳＨＥで分離された個々の選択ゲート線ＳＧＤの区画には２つずつコンタクトＣＣが配置されている。つまり、図７の例では、積層体ＬＭは２層の選択ゲート線ＳＧＤを有する。

【0141】

また、階段部ＳＰにおけるワード線ＷＬが階段状に加工された部分には、板状コンタクトＬＩで分割された個々のブロック領域ＢＬＫごとに、Ｘ方向に沿う方向に並ぶコンタクトＣＣが３列に配置されている。図７の例では、上述したように、メモリ領域ＭＲから遠ざかるにつれて、階段部ＳＰのテラス面を構成するワード線ＷＬ及び選択ゲート線ＳＧＳが下層側へと移り変わっていくほか、Ｙ方向に向かってもレイヤが移り変わるよう階段部ＳＰが構成されているためである。

【0142】

このように、テラス面を構成するワード線ＷＬ等のレイヤが、Ｘ方向のみならずＹ方向にも変化する階段構造を複数列階段などとも呼ぶ。つまり、Ｙ方向に３段階にレイヤが変化する上記の階段構造は３列階段である。複数列階段においては、Ｘ方向およびＹ方向の少なくとも１方向において、階段の１段分が複数レイヤのワード線ＷＬ等を含んで構成されうる。

【0143】

また、複数列階段であるか否かに依らず、階段部ＳＰは、メモリ領域ＭＲから離れるほど各段が下降していく階段部分に対向するように、メモリ領域ＭＲに向かって各段が下降していく階段部分を含みうる。メモリ領域ＭＲから離れる方向に下降していく階段部分には、上述のようにコンタクトＣＣが接続されるのに対し、メモリ領域ＭＲに向かって下降していく階段部分のワード線ＷＬ等は、例えばフローティング状態となっており、コンタクトＣＣは接続されない。

【0144】

すなわち、Ｘ方向の同じ位置に並ぶテラス面を構成するワード線ＷＬ及び選択ゲート線ＳＧＳのレイヤを、Ｙ方向に相互に異ならせて階段部ＳＰ，ＳＰｄを構成してもよい。図７は、ワード線ＷＬ及び選択ゲート線ＳＧＳの積層方向に連続する３つのレイヤのテラス面が、Ｘ方向の同じ位置にＹ方向に並ぶ３列階段の例を示している。このような構成を有する図７に示す例では、各レイヤのワード線ＷＬ及び選択ゲート線ＳＧＳに接続するため、コンタクトＣＣもＸ方向の同じ位置に３つずつＹ方向に並んで配置されている。

【0145】

また、図７の例では、複数のピラー及び複数の柱状部ＨＲｍ，ＨＲｓがいずれも千鳥状の配置を取っている。１つのブロック領域ＢＬＫ内において、Ｘ方向に沿う方向に並ぶピラーＰＬの配列は２０列である。

【0146】

一方、柱状部ＨＲｍ，ＨＲｓの径およびピッチは、ピラーＰＬの径およびピッチより大きく構成されている。このため、１つのブロック領域ＢＬＫ内において、Ｘ方向に沿う方向に並ぶ柱状部ＨＲｍ，ＨＲｓは、選択ゲート線ＳＧＤが階段状に加工された部分では１３列に配置され、ワード線ＷＬ及び選択ゲート線ＳＧＳが階段状に加工された部分では１１列に配置されている。

【0147】

このような構成の階段部ＳＰ，ＳＰｄにおいて、選択ゲート線ＳＧＤが階段状に加工された部分では、コンタクトＣＣの近傍および板状コンタクトＬＩに隣接する位置を含む１つのブロック領域ＢＬＫ内の全体に亘って、柱状部ＨＲｍが複数列に分散して配置される。

【0148】

また、階段部ＳＰのワード線ＷＬ及び選択ゲート線ＳＧＳが階段状に加工された部分では、コンタクトＣＣに近接し、あるいは、板状コンタクトＬＩに隣接する位置に柱状部ＨＲｓが配置される結果、１つのブロック領域ＢＬＫ内の全体に亘って、柱状部ＨＲｓが複数列に分散して配置されている。

【0149】

すなわち、Ｘ方向に沿う方向に延びる３列に配置されるコンタクトＣＣの１つの列において、コンタクトＣＣの配列位置と全体がＸ方向で重なる１列と、コンタクトＣＣの配列位置とＹ方向両側で隣接する２列とは、コンタクトＣＣに近接する箇所が含まれる列であり、これらの列には柱状部ＨＲｓが配置される。

【0150】

このように、コンタクトＣＣの１つの列に対し、その周辺の３列に柱状部ＨＲｓが配置されることとなる。これらに加え、ブロック領域ＢＬＫのＹ方向両側の板状コンタクトＬＩに隣接する列にそれぞれ柱状部ＨＲｓが配置される。この結果、ブロック領域ＢＬＫ内の全体に柱状部ＨＲｓが配置されることとなる。

【0151】

また、階段部ＳＰｄのワード線ＷＬ及び選択ゲート線ＳＧＳが階段状に加工された部分では、ブロック領域ＢＬＫのＹ方向両側の板状コンタクトＬＩに隣接する１列にそれぞれ柱状部ＨＲｓが配置される。また、それらの列の内側の９列には柱状部ＨＲｍが配置される。

【0152】

（半導体記憶装置の製造方法）
次に、図８～図２０を用いて、実施形態１の半導体記憶装置１の製造方法について説明する。図８～図２０は、実施形態１にかかる半導体記憶装置１の製造方法の手順の一部を順に例示する図である。

【0153】

まずは、図８に、ワード線ＷＬが形成される前の積層体ＬＭの下層部分である積層体ＬＭｓａ、及び積層体ＬＭｓａに各種構成が形成される様子を示す。

【0154】

図８は、後にメモリ領域ＭＲ及び階段領域ＳＲとなる領域のＸ方向に沿う断面図である。

【0155】

図８（ａ）に示すように、支持基板ＳＳ上に、下部ソース線ＤＳＬａ、中間犠牲層ＳＣＮもしくは中間絶縁層ＳＣＯ、及び上部ソース線ＤＳＬｂをこの順に形成する。

【0156】

支持基板ＳＳとしては、シリコン基板等の半導体基板、セラミック基板等の絶縁基板、または導電性基板等を使用することができる。支持基板ＳＳの上面側には、上述の絶縁層６０（図２等参照）が形成されていてもよい。

【0157】

中間犠牲層ＳＣＮは、後にメモリ領域ＭＲとなる支持基板ＳＳ上の領域に形成し、中間絶縁層ＳＣＯは、後に階段領域ＳＲとなる支持基板ＳＳ上の領域に形成する。中間犠牲層ＳＣＮは、例えば窒化シリコン層等であり、後にポリシリコン層等に置き換えられて中間ソース線ＢＳＬとなる層である。中間絶縁層ＳＣＯは、上述の通り、例えば酸化シリコン層等である。

【0158】

また、上部ソース線ＤＳＬｂ上に、複数の絶縁層ＮＬと複数の絶縁層ＯＬとが１層ずつ交互に積層された積層体ＬＭｓａを形成する。絶縁層ＮＬは、例えば窒化シリコン層等であり、後に導電材料に置き換えられてワード線ＷＬまたは選択ゲート線ＳＧＳとなる犠牲層として機能する。

【0159】

図８（ｂ）に示すように、積層体ＬＭｓａの一部領域において、絶縁層ＮＬと絶縁層ＯＬとを階段状に加工する。このような加工は、フォトレジスト層等のマスクパターンのスリミングと、積層体ＬＭｓａの絶縁層ＮＬ及び絶縁層ＯＬのエッチングとを複数回繰り返すことで行うことができる。

【0160】

すなわち、積層体ＬＭｓａの上面にマスクパターンを形成し、例えば露出部分の絶縁層ＮＬと絶縁層ＯＬとを１層ずつエッチング除去する。また、酸素プラズマ等による処理で、マスクパターンの端部を後退させて積層体ＬＭｓａの上面を新たに露出させ、絶縁層ＮＬと絶縁層ＯＬとを更に１層ずつエッチング除去する。このような処理を複数回繰り返すことで上記階段状の形状が形成される。

【0161】

図８（ｃ）に示すように、階段部分を覆い、積層体ＬＭｓａの上面の高さまで達する絶縁層５１を形成する。絶縁層５１は、積層体ＬＭｓａの外側領域にも形成される。

【0162】

図８（ｄ）に示すように、積層体ＬＭｓａを積層方向に延びる複数のメモリホールＭＨａ及び複数のホールＨＬａを例えば一括形成する。メモリホールＭＨａは、後にピラーＰＬの下部構造となる部分である。ホールＨＬａは、後に柱状部ＨＲｍ，ＨＲｓのいずれかの下部構造となる部分である。

【0163】

複数のメモリホールＭＨａは、後にメモリ領域ＭＲとなる領域に配置され、積層体ＬＭｓａ、上部ソース線ＤＳＬｂ、及び中間犠牲層ＳＣＮを貫通して、下部ソース線ＤＳＬａに到達している。複数のホールＨＬａは、後に階段領域ＳＲとなる領域に配置され、絶縁層５１、積層体ＬＭｓａ、上部ソース線ＤＳＬｂ、及び中間絶縁層ＳＣＯを貫通して、下部ソース線ＤＳＬａに到達している。

【0164】

図８（ｅ）に示すように、これらのメモリホールＭＨａ及びホールＨＬａ内をアモルファスシリコン層またはＣＶＤ－カーボン層等の犠牲層２６で充填する。

【0165】

これにより、後にメモリ領域ＭＲとなる領域には、複数のメモリホールＭＨａに犠牲層２６が充填されたピラーＰＬｃが形成される。また、後に階段領域ＳＲとなる領域には、複数のホールＨＬａに犠牲層２６が充填された柱状部ＨＲｃが形成される。

【0166】

次に、図９及び図１０に、ワード線ＷＬが形成される前の積層体ＬＭの上層部分である積層体ＬＭｓｂが形成され、さらに、積層体ＬＭｓｂに各種構成が形成される様子を示す。

【0167】

図９及び図１０は、上述の図８と同様、後にメモリ領域ＭＲ及び階段領域ＳＲとなる領域のＸ方向に沿う断面図である。

【0168】

図９（ａ）に示すように、積層体ＬＭｓａ上と階段部分の絶縁層５１上とを覆い、複数の絶縁層ＮＬと複数の絶縁層ＯＬとが１層ずつ交互に積層された積層体ＬＭｓｂを形成する。積層体ＬＭｓｂの犠牲層ＮＬは、後に導電層に置き換えられてワード線ＷＬまたは選択ゲート線ＳＧＤとなる。

【0169】

図９（ｂ）に示すように、積層体ＬＭｓｂの一部領域において、絶縁層ＮＬと絶縁層ＯＬとを階段状に加工する。このような加工は、上述の図８（ｂ）に示した処理と同様、フォトレジスト層等のマスクパターンのスリミングと、積層体ＬＭｓｂの絶縁層ＮＬ及び絶縁層ＯＬのエッチングとを複数回繰り返すことで行うことができる。

【0170】

このとき、積層体ＬＭｓａに形成済みの階段部分の最上段と、積層体ＬＭｓｂに形成した階段部分の最下段とを近接させて、これらが積層体ＬＭｓａの下層側から積層体ＬＭｓｂの上層側へと連続的に連なるように形成する。また、積層体ＬＭｓａの階段部分を覆う絶縁層５１上の積層体ＬＭｓｂが除去されることにより、積層体ＬＭｓａの階段部分に形成された柱状部ＨＲｃの上端部が絶縁層５１の上面に露出する。

【0171】

なお、柱状部ＨＲｃ内に充填した犠牲層２６がＣＶＤ－カーボン層等である場合、上記のマスクパターンのスリミング時に犠牲層２６までもが除去されることのないよう、柱状部ＨＲｃの上面を予め酸化シリコン層等で保護しておく。

【0172】

図９（ｃ）に示すように、柱状部ＨＲｃが露出した絶縁層５１の上面と、積層体ＬＭｂｓに新たに形成された階段部分とを覆い、積層体ＬＭｓｂの上面の高さまで達する絶縁層５１を形成する。絶縁層５１は、積層体ＬＭｓａ，ＬＭｓｂの外側領域にも形成される。

【0173】

図１０（ａ）に示すように、積層体ＬＭｓｂの高さ位置を積層方向に延びる複数のメモリホールＭＨｂ及び複数のホールＨＬｂを例えば一括形成する。メモリホールＭＨｂは、後にピラーＰＬの上部構造となる部分である。ホールＨＬｂは、後に柱状部ＨＲｍ，ＨＲｓのいずれかの上部構造となる部分である。

【0174】

複数のメモリホールＭＨｂは、後にメモリ領域ＭＲとなる領域に配置され、積層体ＬＭｓｂを貫通して、積層体ＬＭｓａに形成されたピラーＰＬｃの上端部にそれぞれ到達している。

【0175】

複数のホールＨＬｂの一部は、積層体ＬＭｓａ，ＬＭｓｂの階段部分と積層方向に重なる位置に配置され、絶縁層５１及び積層体ＬＭｓｂを貫通して、積層体ＬＭｓａに形成された柱状部ＨＲｃの上端部にそれぞれ到達している。

【0176】

図１０（ｂ）に示すように、メモリホールＭＨｂ及びホールＨＬｂ底のピラーＰＬｃ及び柱状部ＨＲｃから犠牲層２６を除去する。

【0177】

これにより、複数のメモリホールＭＨｂ底に、それぞれメモリホールＭＨａが開口し、積層体ＬＭｓｂ，ＬＭｓａ、上部ソース線ＤＳＬｂ、及び中間犠牲層ＳＣＮを貫通して、下部ソース線ＤＳＬａに到達する複数のメモリホールＭＨが形成される。また、複数のホールＨＬｂ底に、それぞれホールＨＬａが開口し、絶縁層５１、積層体ＬＭｓｂ，ＬＭｓａ、上部ソース線ＤＳＬｂ、及び中間絶縁層ＳＣＯを貫通して、下部ソース線ＤＳＬａに到達する複数のホールＨＬが形成される。

【0178】

なお、ピラーＰＬｃ及び柱状部ＨＲｃ内に充填した犠牲層２６がＣＶＤ－カーボン層等である場合には、上述の図１０（ａ）の処理に用いたマスクパターン等を、酸素プラズマを用いたアッシング等により除去する際に、これらのピラーＰＬｃ及び柱状部ＨＲｃからも一括して犠牲層２６が除去されうる。

【0179】

次に、図１１及び図１２に、柱状部ＨＲｓが形成される様子を示す。図１１及び図１２の（ａ）は、後にメモリ領域ＭＲとなる領域のＹ方向に沿う断面図であり、より詳細には、上述の図２（ａ）に示す断面に相当する断面図である。図１１及び図１２の（ｂ）は、後に階段領域ＳＲの階段部ＳＰとなる領域のＹ方向に沿う断面図であり、より詳細には、図３（ｂ）に示す断面に相当する断面図である。

【0180】

図１１（ａ）に示すように、複数のメモリホールＭＨをフォトレジスト層等のマスク層７１で覆う。すなわち、後にメモリ領域ＭＲとなる領域の全体が覆われる。また、図示はしないが、後に階段部ＳＰとなる領域であって、選択ゲート線ＳＧＤが階段状に加工された部分となる部分も全体が、面状のマスク層７１で覆われる。

【0181】

図１１（ｂ）に示すように、後に階段部ＳＰとなる領域であって、ワード線ＷＬ及び選択ゲート線ＳＧＳが階段状に加工された部分となる部分では、複数のホールＨＬのうち、後にコンタクトＣＣに近接する箇所を含むこととなる列に属するホールＨＬ及び板状コンタクトＬＩに隣接することとなる列に属するホールＨＬを残し、他の列に属するホールＨＬをマスク層７１で覆う。

【0182】

より詳細には、図１１（ｂ）に示す６列のホールＨＬのうち、紙面左右方向の両端部に配置された列に属するホールＨＬは、後に板状コンタクトＬＩが形成されることとなる部分に隣接している。また、紙面中央の２列に属するホールＨＬは、後にコンタクトＣＣが形成されることとなる部分に近接している。

【0183】

したがって、図１１（ｂ）に示す例では、それ以外の紙面左右方向の左から２列目、及び右から２列目のホールＨＬをマスク層７１で覆う。すなわち、図１１（ｂ）に示すマスク層７１は、紙面の奥行方向にストリップ状に延びている。

【0184】

上述のように、半導体記憶装置１においては、柱状部ＨＲｓ，ＨＲｍの複数列のうち所定の列がコンタクトＣＣに近接する箇所を含む場合、その列の全体に亘って柱状部ＨＲｓを配置する。これにより、例えばコンタクトＣＣの周囲のごく限られた箇所にのみ柱状部ＨＲｓを配置する場合と比較して、マスク層７１を高精密に形成しなくとも、例えばストリップ状に配置することができ、柱状部ＨＲｓの形成プロセスの難度を低下させることができる。

【0185】

図１２（ｂ）に示すように、マスク層７１から露出した左右両端部および紙面中央部のホールＨＬ内に、酸化シリコン層等の絶縁層５７を充填して柱状部ＨＲｓを形成する。

【0186】

その後、酸素プラズマ等を用いてマスク層７１が除去される。これにより、複数のメモリホールＭＨ、及び残ったホールＨＬが再び開口する。

【0187】

なお、上記の処理においては、図示はしないが、後に階段部ＳＰｄとなる領域であって、選択ゲート線ＳＧＤが階段状に加工された部分となる部分全体も、面状のマスク層７１で覆われ、複数のホールＨＬをそのまま残存させる。一方、後に階段部ＳＰｄとなる領域であって、ワード線ＷＬ及び選択ゲート線ＳＧＳが階段状に加工された部分となる部分では、複数のホールＨＬのうち、後に板状コンタクトＬＩに隣接することとなる列を除く他の列に属するホールＨＬをマスク層７１で覆って残存させる。

【0188】

次に、図１３～図１８を用いて、メモリホールＭＨ及び残ったホールＨＬ内に多層構造が形成される様子を示す。

【0189】

図１３～図１８の（ａ）は、上述の図１１及び図１２の（ａ）と同様、後にメモリ領域ＭＲとなる領域のＹ方向に沿う断面図であり、図１３～図１８の（ｂ）は、上述の図１１及び図１２の（ｂ）と同様、後に階段領域ＳＲの階段部ＳＰとなる領域のＹ方向に沿う断面図である。

【0190】

図１３（ａ）及び図１４（ａ）に示すように、後にメモリ領域ＭＲとなる領域において、メモリホールＭＨ内に、多層絶縁層ＭＥｂ、半導体層ＣＮｂ、及び絶縁層ＣＲｂをこの順に形成する。これにより、メモリホールＭＨの側面、及び下部ソース線ＤＳＬａが露出する底面に、多層絶縁層ＭＥｂ及び半導体層ＣＮｂが配置され、メモリホールＭＨの中心部に絶縁層ＣＲｂが充填される。

【0191】

多層絶縁層ＭＥｂは、後にメモリ層ＭＥとなる多層構造の絶縁層である。半導体層ＣＮｂは、後にチャネル層ＣＮとなる層である。絶縁層ＣＲｂは、後にコア層ＣＲとなる酸化シリコン層等である。

【0192】

多層絶縁層ＭＥｂ、半導体層ＣＮｂ、及び絶縁層ＣＲｂは、積層体ＬＭｓｂの上面にもこの順に形成される。

【0193】

図１３（ｂ）及び図１４（ｂ）に示すように、後に階段部ＳＰとなる領域においても、図１３（ａ）及び図１４（ａ）の処理により、ホールＨＬの側面、及び下部ソース線ＤＳＬａが露出する底面に、多層絶縁層ＭＥｂ及び半導体層ＣＮｂが形成され、ホールＨＬの中心部に絶縁層ＣＲｂが充填される。

【0194】

後に階段部ＳＰとなる領域においても、多層絶縁層ＭＥｂ、半導体層ＣＮｂ、及び絶縁層ＣＲｂは、絶縁層５１の上面にもこの順に形成される。

【0195】

図１５（ａ）に示すように、後にメモリ領域ＭＲとなる領域において、絶縁層ＣＲｂ、半導体層ＣＮｂ、及び多層絶縁層ＭＥｂを順次エッチバックして、積層体ＬＭｓｂ上面から除去するとともに、メモリホールＭＨ上端部に窪みＤＮを形成する。

【0196】

これにより、メモリホールＭＨ内に、外周側から順に、メモリ層ＭＥ、チャネル層ＣＮ、及びコア層ＣＲが形成される。

【0197】

図１５（ｂ）に示すように、後に階段部ＳＰとなる領域においても、図１５（ａ）の処理により、絶縁層５１の上面から絶縁層ＣＲｂ、半導体層ＣＮｂ、及び多層絶縁層ＭＥｂが順次除去されるとともに、ホールＨＬ上端部に窪みＤＮｄが形成される。

【0198】

これにより、ホールＨＬ内には、外周側から順に、ダミー層ＭＥｄ，ＣＮｄ，ＣＲｄが形成される。

【0199】

なお、絶縁層ＣＲｂ、半導体層ＣＮｂ、及び多層絶縁層ＭＥｂのエッチバックの際、多層絶縁層ＭＥｂ及び絶縁層ＣＲｂと同種の絶縁層５７等が充填された柱状部ＨＲｓの上面を図示しないマスク層等によって保護しておいてもよい

【0200】

図１６（ａ）に示すように、後にメモリ領域ＭＲとなる領域において、メモリホールＭＨ上端部の窪みＤＮに半導体層ＣＰｂを形成する。半導体層ＣＰｂは、後にキャップ層ＣＰとなる層である。半導体層ＣＰｂは、積層体ＬＭｓｂの上面にも形成される。

【0201】

図１６（ｂ）に示すように、後に階段部ＳＰとなる領域においても、図１６（ａ）の処理により、ホールＨＬ上端部の窪みＤＮｄに半導体層ＣＰｂが充填され、絶縁層５１の上面が半導体層ＣＰｂに覆われる。

【0202】

図１７（ａ）及び図１８（ａ）に示すように、後にメモリ領域ＭＲとなる領域において、ＣＭＰ等によって、積層体ＬＭｓｂ上面の半導体層ＣＰｂを除去し、メモリホールＭＨの上端部にキャップ層ＣＰを形成する。また、ＣＭＰ等によって薄くなった積層体ＬＭｓｂ最上層の絶縁層ＯＬを積み増す。

【0203】

これにより、キャップ層ＣＰが最上層の絶縁層ＯＬに埋没したピラーＰＬが形成される。ただし、この時点で、メモリ層ＭＥはピラーＰＬの側壁全体を覆っており、チャネル層ＣＮの側面の一部がメモリ層ＭＥから露出した状態となっていない。

【0204】

図１７（ｂ）及び図１８（ｂ）に示すように、後に階段部ＳＰとなる領域においても、図１７（ａ）及び図１８（ａ）の処理により、ダミー層ＣＰｄが上端部に形成されて、柱状部ＨＲｍが形成される。

【0205】

なお、柱状部ＨＲｍは、後述するリプレース処理中に支持構造となるダミーの構成として形成されるものであって、半導体記憶装置１の機能には寄与しない。したがって、柱状部ＨＲｍはダミー層ＣＰｄを有していなくともよく、柱状部ＨＲｍに対し図１６（ｂ）の処理を行わなくともよい。この場合、ホールＨＬ上端部の窪みＤＮｄは、例えば絶縁層等で埋め戻すことができる。

【0206】

また、上記の図１３～図１８の処理は、後に階段部ＳＰｄとなる領域の複数のホールＨＬに対しても行われる。これにより、後に階段部ＳＰｄとなる領域においても、後に板状コンタクトＬｉと隣接することとなる列を除く複数列に属する柱状部ＨＲｍが形成される。

【0207】

次に、図１９及び図２０を用いて、ソース線ＳＬ及びワード線ＷＬが形成される様子を示す。

【0208】

図１９及び図２０は、上述の図１３～図１８の（ａ）と同様、後にメモリ領域ＭＲとなる領域のＹ方向に沿う断面図である。

【0209】

図１９（ａ）に示すように、積層体ＬＭｓｂ，ＬＭｓａ、及び上部ソース線ＤＳＬｂを貫通し、中間犠牲層ＳＣＮに到達するスリットＳＴを形成する。また、スリットＳＴのＹ方向に向かい合う側壁に絶縁層５４ｓを形成する。

【0210】

スリットＳＴは、テーパ形状またはボーイング形状のＹ方向縦断面を有し、積層体ＬＭｓａ，ＬＭｓｂ内をＸ方向に沿う方向にも延びている。したがって、図示しない階段領域ＳＲにおいては、スリットＳＴの下端部は中間絶縁層ＳＣＯに到達する。

【0211】

このとき、複数の絶縁層ＮＬ，ＯＬが交互に積層された積層体ＬＭｓａ，ＬＭｓｂと、酸化シリコン層等の単体である絶縁層５１との硬度の違いから、スリットＳＴのテーパ形状またはボーイング形状の度合いは、絶縁層５１で覆われた階段領域ＳＲにおいて、より顕著となる。

【0212】

また、階段領域ＳＲの上層側から下層側の階段部分へと向かうほど、スリットＳＴが、積層体ＬＭｓａ，ＬＭｓｂの積層方向に絶縁層５１内を延びる距離が増す。したがって、上層側から下層側の階段部分へと向かうほど、スリットＳＴのテーパ形状またはボーイング形状の度合いが高まっていく。

【0213】

図１９（ｂ）に示すように、絶縁層５４ｓで側壁を保護されたスリットＳＴを介して、例えば熱リン酸等の中間犠牲層ＳＣＮの除去液を流入させて、下部ソース線ＤＳＬａ及び上部ソース線ＤＳＬｂに挟まれた中間犠牲層ＳＣＮを除去する。

【0214】

これにより、下部ソース線ＤＳＬａと上部ソース線ＤＳＬｂとの間にギャップ層ＧＰｓが形成される。また、ピラーＰＬ外周部のメモリ層ＭＥの一部がギャップ層ＧＰｓ内に露出する。

【0215】

このとき、スリットＳＴの側壁は絶縁層５４ｓで保護されているので、積層体ＬＭｓａ，ＬＭｓｂ内の絶縁層ＮＬまでもが除去されてしまうことが抑制される。また、図示しない階段領域ＳＲにおいて、下部ソース線ＤＳＬａと上部ソース線ＤＳＬｂとの間には中間犠牲層ＳＣＮがなく、ギャップ層ＧＰｓは形成されない。

【0216】

図１９（ｃ）に示すように、スリットＳＴを介してギャップ層ＧＰｓ内に適宜、薬液を流入させて、ギャップ層ＧＰｓ内に露出したメモリ層ＭＥのブロック絶縁層ＢＫ、電荷蓄積層ＣＴ、及びトンネル絶縁層ＴＮ（図２（ｂ）（ｃ）参照）を順次、除去する。これにより、ピラーＰＬの一部側壁からメモリ層ＭＥが除去され、内側のチャネル層ＣＮの一部がギャップ層ＧＰｓ内に露出する。

【0217】

図１９（ｄ）に示すように、絶縁層５４ｓで側壁を保護されたスリットＳＴから、例えばアモルファスシリコン等の原料ガスを注入し、ギャップ層ＧＰｓをアモルファスシリコン等で充填する。また、支持基板ＳＳを加熱処理して、ギャップ層ＧＰｓ内に充填されたアモルファスシリコンを多結晶化してポリシリコン等を含む中間ソース線ＢＳＬを形成する。

【0218】

これにより、ピラーＰＬのチャネル層ＣＮの一部が、中間ソース線ＢＳＬを介して側面でソース線ＳＬと接続される。

【0219】

このとき、図示しない階段領域ＳＲにおいては、下部ソース線ＤＳＬａと上部ソース線ＤＳＬｂとの間にはギャップ層ＧＰｓが形成されていない。このため、例えば柱状部ＨＲｍのダミー層ＭＥｄが除去されることはなく、また、中間ソース線ＢＳＬの形成も行われない。

【0220】

ダミーの構成である柱状部ＨＲｍは、ソース線ＳＬと電気的な導通を有さないことが好ましい。上述のように、メモリ領域ＭＲを除く階段領域ＳＲでは、下部ソース線ＤＳＬａ及び上部ソース線ＤＳＬｂ間に、中間犠牲層ＳＣＮに替えて中間絶縁層ＳＣＯを配置しておくことで、柱状部ＨＲｍがソース線ＳＬと導通することが抑制される。

【0221】

図２０（ａ）に示すように、スリットＳＴ側壁の絶縁層５４ｓを一旦除去する。

【0222】

図２０（ｂ）に示すように、スリットＳＴから積層体ＬＭｓａ，ＬＭｓｂ内部へと、例えば熱リン酸等の絶縁層ＮＬの除去液を流入させて、積層体ＬＭｓａ，ＬＭｓｂの絶縁層ＮＬを除去する。これにより、絶縁層ＯＬ間の絶縁層ＮＬが除去された複数のギャップ層ＧＰを有する積層体ＬＭｇａ，ＬＭｇｂが形成される。

【0223】

複数のギャップ層ＧＰを含む積層体ＬＭｇａ，ＬＭｇｂは脆弱な構造となっている。後にメモリ領域ＭＲとなる領域では、複数のピラーＰＬがこのような脆弱な積層体ＬＭｇａ，ＬＭｇｂを支持する。一方、後に階段領域ＳＲとなる領域においては、複数の柱状部ＨＲｍ，ＨＲｓがこれらの積層体ＬＭｇａ，ＬＭｇｂを支持する。

【0224】

このようなピラーＰＬ及び柱状部ＨＲｍ，ＨＲｓの支持構造によって、残った絶縁層ＯＬが撓んだり、積層体ＬＭｇａ，ＬＭｇｂが歪んだり倒壊したりすることが抑制される。

【0225】

図２０（ｃ）に示すように、スリットＳＴから積層体ＬＭｇａ，ＬＭｇｂ内部へと、例えばタングステンまたはモリブデン等の導電材の原料ガスを注入し、積層体ＬＭｇａ，ＬＭｇｂのギャップ層ＧＰを導電材で充填して複数のワード線ＷＬ等を形成する。これにより、複数のワード線ＷＬ等と複数の絶縁層ＯＬとが１層ずつ交互に積層された積層体ＬＭａ，ＬＭｂを含む積層体ＬＭが形成される。

【0226】

なお、積層体ＬＭｂの最上層および最上層から２番目の導電層は、後にこれらを貫通する分離層ＳＨＥが形成されることで、複数の選択ゲート線ＳＧＤのパターンに区画される。

【0227】

以上のように、中間犠牲層ＳＣＮから中間ソース線ＢＳＬを形成する処理、及び絶縁層ＮＬからワード線ＷＬを形成する処理をリプレース処理とも呼ぶ。

【0228】

その後、スリットＳＴの側壁に絶縁層５４を形成し、絶縁層５４内に導電層２４を充填して、板状コンタクトＬＩを形成する。ただし、スリットＳＴ内に導電層２４を形成することなく絶縁層５４等を充填し、板状部材を形成してもよい。

【0229】

また、積層体ＬＭｂの最上層の導電層を含む１つまたは複数の導電層を貫通する溝を形成し、溝内に絶縁層５６を充填することで、これらの導電層を選択ゲート線ＳＧＤのパターンに区画する分離層ＳＨＥを形成する。

【0230】

また、絶縁層５１を貫通し、階段部ＳＰの各段を構成するワード線ＷＬ及び選択ゲート線ＳＧＤ，ＳＧＳにそれぞれ到達する複数のコンタクトホールを一括して形成し、コンタクトホール内に絶縁層５５及び導電層２５を形成する。これにより、複数のワード線ＷＬ及び選択ゲート線ＳＧＤ，ＳＧＳにそれぞれ接続されるコンタクトＣＣが形成される。

【0231】

続いて、積層体ＬＭの上面および階段領域ＳＲを覆う絶縁層５１の上面に絶縁層５２を形成し、絶縁層５２を貫通して、コンタクトＣＣに接続されるプラグＶ０を形成する。また、絶縁層５２を貫通して、ピラーＰＬに接続されるプラグＣＨを形成する。更に、絶縁層５２上に絶縁層５３を形成し、プラグＶ０，ＣＨに接続される上層配線ＭＸ及びビット線ＢＬ等を形成する。また、絶縁層５３の上面には周辺回路ＣＢＡと電気的な導通を取るための電極パッド等が形成される。

【0232】

なお、例えばデュアルダマシン法等を用いることにより、プラグＶ０，ＣＨ、上層配線ＭＸ、及びビット線ＢＬ等を一括して形成してもよい。

【0233】

また、積層体ＬＭが形成された支持基板ＳＳとは別体の半導体基板ＳＢ上に、周辺回路ＣＢＡを形成し、絶縁層４０で覆う。絶縁層４０中には、周辺回路ＣＢＡを絶縁層４０の表面に引き出すコンタクト、ビア、配線等を形成し、絶縁層４０の上面に形成された電極パッド等と接続される。

【0234】

続いて、支持基板ＳＳと半導体基板ＳＢとを、それぞれが有する絶縁層５０，４０で貼り合わせ、絶縁層５０，４０中の電極パッドを接続する。その後、支持基板ＳＳを除去してソース線ＳＬを露出させ、プラグＰＧが形成された絶縁層６０を介して、電極膜ＥＬが接続される。

【0235】

以上により、実施形態１の半導体記憶装置１が製造される。

【0236】

３次元不揮発性メモリ等の半導体記憶装置の製造工程において、積層体中の犠牲層を導電層に置き換えて、導電層と絶縁層とが積層された積層体を形成することがある。この場合、リプレース処理中に複数のギャップ層を含む脆弱な積層体を支持するため、例えば階段領域に柱状部が配置される。柱状部は、例えば積層体を貫通するホール内に酸化シリコン層等の絶縁層が充填された構造を有する。

【0237】

しかしながら、柱状部を絶縁層等から構成した場合、その後の製造工程における熱的な処理によって、柱状部を構成する絶縁層が収縮することがある。この場合、複数の柱状部の収縮により、これらの柱状部が配置された領域全体が、ピラーにより支持されるメモリ領域等の他の領域に比べて積層体の積層方向に沈み込んでしまうことがある。つまり、製造途中の半導体記憶装置の上面が凹凸を有することとなってしまう。

【0238】

これにより、例えばリソグラフィ技術を用いた処理等において、沈み込みが起きた領域で照準が合わずに正常な露光がされないことがある。また、例えば積層体上方の絶縁層に形成されたホールまたは溝等を埋め込んだ導電材をホールまたは溝外の上面から研磨除去する処理等において、沈み込みが起きた領域に導電材の研磨残りが発生してしまったりすることがある。

【0239】

そこで、例えば酸化シリコン層等よりもヤング率が高くて硬い材料で柱状部を構成することが考えられる。この場合、例えば柱状部の層構造をヤング率の高いチャネル層等を含むピラーの層構造と統一すれば、柱状部およびピラーを一括形成することができ簡便である。

【0240】

しかしながら、柱状部をピラーと同じ層構造とした場合には、スリットまたはコンタクトホールと柱状部との接触による複数のワード線間の耐圧低下の課題が生じる。

【0241】

具体的には、コンタクトホールの形成条件は窒化層に対する選択比が低く、柱状部に電荷蓄積層に相当する窒化層等が含まれていると、コンタクトホールが接触することで柱状部の窒化層が除去されてしまう懸念がある。その後、コンタクトホール内に導電層が充填されると、窒化層が除去されて生じた柱状部の空隙内にも導電層が充填されて、複数のワード線間で耐圧が不足してしまう場合がある。

【0242】

また、積層体のリプレース処理を行うスリットを形成する際、柱状部に電荷蓄積層に相当する窒化層等が含まれていると、スリットと柱状部が接触して柱状部の窒化層がスリット内に露出してしまう懸念が生じる。この場合、スリットを介してリプレース処理を行うと、露出部分を介して柱状部の窒化層までもが導電層で置き換えられてしまい、上記と同様、複数のワード線間で耐圧が不足してしまう恐れがある。

【0243】

実施形態１の半導体記憶装置１によれば、複数の柱状部ＨＲｓの少なくとも一部は、柱状部ＨＲｍ，ＨＲｓの複数列のうち、複数のコンタクトＣＣの配列位置と少なくとも一部分がＸ方向で重なる列に属する。複数の柱状部ＨＲｍの一部は、複数のコンタクトＣＣの配列位置からＹ方向に離れた列に属する。

【0244】

このように、コンタクトＣＣとの接触リスクの高い位置には、絶縁層５７の単体である柱状部ＨＲｓを配置することで、コンタクトＣＣとの接触を許容しつつ、柱状部ＨＲｓを高密度に配置して、リプレース処理中の積層体ＬＭｇａ，ＬＭｇｂを充分に支持することができる。

【0245】

一方で、コンタクトＣＣとの接触リスクの低い位置には、ヤング率の高いチャネル層に相当するダミー層ＣＮｄを含む柱状部ＨＲｍを配置することで、その後の処理で、積層体ＬＭの沈み込みを抑制することができる。

【0246】

実施形態１の半導体記憶装置１によれば、複数の柱状部ＨＲｓの一部は、柱状部ＨＲｍ，ＨＲｓの複数列のうち、複数のコンタクトＣＣの配列とＹ方向で隣接する列にも属する。このように、コンタクトＣＣと隣接する列もコンタクトＣＣとの接触リスクが比較的高い位置である。コンタクトＣＣと隣接する列にも柱状部ＨＲｓを配置することで、よりいっそうコンタクトＣＣとの接触による弊害を抑制することができる。

【0247】

実施形態１の半導体記憶装置１によれば、複数の柱状部ＨＲｓの他の一部は、柱状部ＨＲｍ，ＨＲｓの複数列のうち、板状コンタクトＬＩとＹ方向で隣接する列に属する。このように、板状コンタクトＬＩとの接触リスクの高い位置に、絶縁層５７の単体である柱状部ＨＲｓを配置することで、板状コンタクトＬＩとの接触を許容しつつ、柱状部ＨＲｓを高密度に配置して、リプレース処理中の積層体ＬＭｇａ，ＬＭｇｂを充分に支持することができる。

【0248】

実施形態１の半導体記憶装置１によれば、積層体ＬＭのＸ方向の一端部に配置された階段部ＳＰには、複数の柱状部ＨＲｍ，ＨＲｓのうち少なくとも複数の柱状部ＨＲｓの一部が配置される。積層体ＬＭのＸ方向の他端部に配置され上記の階段部ＳＰとＸ方向に向かい合う階段部ＳＰｄには、複数の柱状部ＨＲｍの少なくとも一部が複数列に分散して配置される。

【0249】

このように、同一ブロック領域ＢＬＫ内で、Ｘ方向片側の階段部ＳＰにコンタクトＣＣが配置される片側引き出し方式の半導体記憶装置１では、コンタクトＣＣが配置されないＸ方向のもう一方側の階段部ＳＰｄには、主に柱状部ＨＲｍを配置することができる。これにより、積層体ＬＭの沈み込みをいっそう抑制することができる。

【0250】

実施形態１の半導体記憶装置１によれば、階段部ＳＰ，ＳＰｄにおいて、複数の柱状部ＨＲｓの他の一部は、柱状部ＨＲｍ，ＨＲｓの複数列のうち、Ｙ方向に並ぶ板状コンタクトＬＩのそれぞれとＹ方向で隣接する列に属する。これにより、コンタクトＣＣが配置されない階段部ＳＰｄにおいても、板状コンタクトＬＩとの接触を許容しつつ、柱状部ＨＲｓを高密度に配置して、リプレース処理中の積層体ＬＭｇａ，ＬＭｇｂを充分に支持することができる。

【0251】

なお、上述の実施形態１では、複数のワード線ＷＬ等を片側で引き出す方式において、Ｘ方向片側の階段領域ＳＲには、ブロック領域ＢＬＫの２つ分ごとに、Ｙ方向に交互に階段部ＳＰ，ＳＰｄを配置することとした。しかし、ワード線ＷＬ等の片側引き出し方式では、同一のブロック領域ＢＬＫ内でＸ方向片側に階段部ＳＰを配置することとすればよく、階段部ＳＰ，ＳＰｄの配置順は上記に限られない。階段部ＳＰ，ＳＰｄの配置の他の例を図２１に示す。

【0252】

図２１は、実施形態１の変形例にかかる半導体記憶装置１ａのレイアウトを示す模式的な平面図である。

【0253】

図２１に示す例では、半導体記憶装置１ａが備える階段部ＳＰ，ＳＰｄは、Ｘ方向片側の階段領域ＳＲに、ブロック領域ＢＬＫの１つ分ごとに、Ｙ方向に交互に配置されている。このような配置においても、半導体記憶装置１ａを複数のワード線ＷＬ等を片側で引き出す方式で機能させることができる。

【0254】

また、上述の実施形態１では、上下に２つの積層体ＬＭａ，ＬＭｂが積み重ねられた２Ｔｉｅｒ構造の積層体ＬＭを備えることとした。しかし、積層体の構成は、２Ｔｉｅｒに限られず、１Ｔｉｅｒであってもよく、３Ｔｉｅｒ以上であってもよい。

【0255】

また、上述の実施形態１では、ピラーＰＬは、チャネル層ＣＮの側面でソース線ＳＬと接続していることとしたが、これに限られない。例えばピラー底面のメモリ層を除去してチャネル層の下端部でソース線と接続するようにピラーを構成してもよい。

【0256】

また、上述の実施形態１では、積層体ＬＭの上方に周辺回路ＣＢＡを配置することとした。しかし、周辺回路は、積層体の下方または積層体と同じレイヤに配置されてもよい。

【0257】

周辺回路を積層体の下方に配置する場合には、例えば絶縁層で覆われた周辺回路を有する半導体基板の絶縁層上に、ソース線および積層体を形成することができる。周辺回路を積層体と同じレイヤに配置する場合には、周辺回路が形成される半導体基板上の周辺回路とは異なる位置に、積層体を形成することができる。

【0258】

［実施形態２］
以下、図面を参照して実施形態２について詳細に説明する。実施形態２の半導体記憶装置は、積層体ＬＭにおける階段領域の配置が、上述の実施形態１とは異なる。

【0259】

以下の図面においては、上述の実施形態１と同様の構成に同様の符号を付し、その説明を省略することがある。

【0260】

図２２は、実施形態２にかかる半導体記憶装置２の概略の構成例を示す図である。より詳細には、図２２（ａ）は半導体記憶装置２のＸ方向に沿う断面図であり、図２２（ｂ）は半導体記憶装置２のレイアウトを示す模式的な平面図である。ただし、図２２（ａ）においては図面の見やすさを考慮してハッチングを省略する。また、図２２（ａ）においては、一部の上層配線等が省略されている。

【0261】

図２２（ａ）に示すように、半導体記憶装置２もまた、上述の実施形態１と同様、紙面下側から順に、電極膜ＥＬ、ソース線ＳＬ、及び１つ以上の選択ゲート線ＳＧＳ、複数のワード線ＷＬ、１つ以上の選択ゲート線ＳＧＤ、及び周辺回路ＣＢＡが設けられた半導体基板ＳＢを備える。

【0262】

図２２（ａ）（ｂ）に示すように、複数のワード線ＷＬのＸ方向の中央部には複数の階段領域ＳＲ２が配置され、複数のワード線ＷＬのＸ方向の両端部にはメモリ領域ＭＲがそれぞれ配置されている。これらのメモリ領域ＭＲ及び階段領域ＳＲ２は、複数のワード線ＷＬを貫通してＸ方向に沿う方向に延びる複数の板状コンタクトＬＩによって複数の領域に分割されている。

【0263】

また、Ｙ方向に隣接する板状コンタクトＬＩ間には、選択ゲート線ＳＧＤを貫通してＸ方向に沿う方向に延びる複数の分離層ＳＨＥが配置されている。複数の分離層ＳＨＥは、メモリ領域ＭＲの全体に亘ってＸ方向に沿う方向に延びるとともに、Ｘ方向中央部の階段領域ＳＲ２の、そのメモリ領域ＭＲ寄りの一端部にまで到達している。

【0264】

メモリ領域ＭＲには、ワード線ＷＬ及び選択ゲート線ＳＧＤ，ＳＧＳを積層方向に貫通する複数のピラーＰＬが配置されている。ピラーＰＬとワード線ＷＬとの交差部には複数のメモリセルが形成される。これにより、半導体記憶装置２もまた、例えばメモリ領域ＭＲにメモリセルが３次元に配置された３次元不揮発性メモリとして構成される。

【0265】

１つの階段領域ＳＲ２は、複数のワード線ＷＬが積層方向に擂り鉢状もしくは渓谷様とも称する形状に掘り下げられた階段部分を含み、Ｙ方向中央付近を板状コンタクトＬＩによって分割されている。つまり、擂り鉢形状の１つの階段領域ＳＲ２は、板状コンタクトＬＩを挟んで２つのブロック領域ＢＬＫに跨って配置されている。

【0266】

階段領域ＳＲ２において、階段部分の各段は、Ｘ方向およびＹ方向の両側から底面に向かって階段状に下降していく擂り鉢状の形状の各辺をなす。

【0267】

階段部分の各段を構成するワード線ＷＬ等の各層は、階段領域ＳＲ２のＹ方向片側の部分を介して、階段領域ＳＲ２を挟んだＸ方向両側で電気的な導通を保っている。Ｘ方向の一方側及び他方側に配置され、Ｘ方向に向かい合う擂り鉢状の各階段部分のメモリ領域ＭＲから離れた側には、複数のワード線ＷＬ等にそれぞれ接続するコンタクトＣＣが配置される。このとき、複数のコンタクトＣＣは、例えばこれらＸ方向に向かい合う階段部分において、それぞれ異なるレイヤのワード線ＷＬ等に接続される。

【0268】

つまり、コンタクトＣＣは、例えばＸ方向一方側の階段部分では最上層から１，３，５番目のワード線ＷＬに接続され、例えばＸ方向他方側の階段部分では最上層から２，４，６番目のワード線ＷＬに接続されてよい。このため、図２２（ａ）の例に依らず、これらの階段部分は、例えば２層のワード線ＷＬ等により階段の１段が形成され、コンタクトＣＣが接続されるワード線ＷＬ等が専らテラス面を形成していてもよい。

【0269】

これらのコンタクトＣＣからは、Ｘ方向両側のメモリ領域ＭＲ内のメモリセルに対し、そのメモリセルと同じ高さ位置のワード線ＷＬを介して書き込み電圧および読み出し電圧等が印加される。

【0270】

次に、図２３を用いて、半導体記憶装置２の詳細の構成例について説明する。

【0271】

図２３は、実施形態２にかかる半導体記憶装置２が備える階段領域ＳＲ２の構成の一例を示すＹ方向に沿う断面図である。図２３においては、絶縁層６０下方および絶縁層５３上方の構造が省略されている。

【0272】

また、図２３においては、半導体記憶装置２が、３Ｔｉｅｒ構造の積層体ＬＭ２を備える例について示す。すなわち、図２３の例では、半導体記憶装置２の積層体ＬＭ２は、積層体ＬＭａ，ＬＭｂ，ＬＭｃを含む。積層体ＬＭａは、ソース線ＳＬの上方に配置され、１つ以上の選択ゲート線ＳＧＳ及び複数のワード線ＷＬを含む。積層体ＬＭｂは、積層体ＬＭａ上に配置され、複数のワード線ＷＬを含む。積層体ＬＭｃは、積層体ＬＭｂ上に配置され、複数のワード線ＷＬ及び１つ以上の選択ゲート線ＳＧＤを含む。

【0273】

ただし、実施形態２においても、半導体記憶装置２が、上述の実施形態１と同様、２Ｔｉｅｒ構造の積層体を備えていてもよく、または、１Ｔｉｅｒもしくは４Ｔｉｅｒ以上の積層体を備えていてもよい。

【0274】

なお、実施形態２の半導体記憶装置２において、メモリ領域ＭＲは上述の実施形態１のメモリ領域ＭＲと同様に構成される。

【0275】

図２３に示すように、半導体記憶装置２が備える階段領域ＳＲ２は、板状コンタクトＬＩによって分割されたＹ方向片側において、複数のコンタクトＣＣが配置される階段部ＳＰ２と、階段部ＳＰ２のＹ方向一方側に配置されるダミーの階段部ＳＰ２ｄとを有し、階段部ＳＰ２のＹ方向他方側で板状コンタクトＬＩに向かって開放されている。

【0276】

上述のように、複数のコンタクトＣＣが配置される階段部ＳＰ２は、Ｘ方向に隣り合うメモリ領域ＭＲに対し、階段領域ＳＲ２のＸ方向に離れた側の１辺に配置される。図示はしないが、階段領域ＳＲ２のメモリ領域ＭＲ側の一辺、つまり、階段部ＳＰ２と対向する辺にもまた、ダミーの階段部ＳＰ２ｄが配置される。

【0277】

これらのダミーの階段部ＳＰ２ｄは、コンタクトＣＣが配置されず、ワード線ＷＬ等の引き出し機能を有さない構成であり、ワード線ＷＬ等の引き出し機能を有する階段部ＳＰ２よりも急峻に形成されている。

【0278】

また、階段部ＳＰ２が、積層体ＬＭａから積層体ＬＭｂを経て積層体ＬＭｃへと連続的な階段形状を有するのに対し、階段部ＳＰ２ｄは、積層体ＬＭａ～ＬＭｃ間で断続的な階段形状を有している。つまり、例えば積層体ＬＭａの階段部分に、積層体ＬＭｂの階段部分が積層方向に重なり、積層体ＬＭｃの階段部分もまた、これらの階段部分に積層方向に重なるよう構成されている。

【0279】

このように構成されることで、ダミーの構成であるこれらの階段部ＳＰ２ｄが、半導体記憶装置２に占める面積を削減することができる。

【0280】

ただし、階段部ＳＰ２とＸ方向で対向するメモリ領域ＭＲ寄りの階段部ＳＰ２ｄには、選択ゲート線ＳＧＤに接続されるコンタクトＣＣが配置されることがある。

【0281】

上記のような階段部ＳＰ２，ＳＰ２ｄを含む階段領域ＳＲ２は、例えばリプレース前の積層体ＬＭ２の中央部分に開口を有するフォトレジスト層等のマスクパターンを形成し、スリミングと積層体ＬＭ２のエッチングとを複数回繰り返すことで得られる。

【0282】

上記処理においては、マスクパターンの層厚が一定以上に維持されるよう、所定回数のスリミングごとに新たなマスクパターンを形成し直して処理を継続する。マスクパターンを複数回形成する際、マスクパターンの開口位置を調整することで、擂り鉢状の形状の４辺のうち１辺に、比較的なだらかな形状を有する階段部ＳＰが形成され、その他の辺に急峻な階段部ＳＰ２ｄが形成される。

【0283】

その後、上記の擂り鉢状部分をスリットＳＴにより分割することで、２つ分の階段領域ＳＲ２が得られる。

【0284】

このような階段領域ＳＲ２にもまた、上述の実施形態１と同様、柱状部ＨＲ２ｍと柱状部ＨＲ２ｓとがＸ方向に沿う方向に延びる複数列に並び、それらの列ごとに柱状部ＨＲｍ，ＨＲｓのいずれかが選択されて配置されている。ここで、柱状部ＨＲ２ｍ，ＨＲ２ｓの層構造は、上述の実施形態１のそれぞれの柱状部ＨＲｍ，ＨＲｓと同様であり、これらの柱状部ＨＲ２ｍ，ＨＲ２ｓは、３Ｔｉｅｒ構造の積層体ＬＭ２を貫通して延びている点が異なっている。

【0285】

また、上述の実施形態１と同様、柱状部ＨＲ２ｍ，ＨＲ２ｓの複数列のうち、コンタクトＣＣの配列位置と少なくとも一部分がＸ方向で重なる列、並びにコンタクトＣＣの配列位置または板状コンタクトＬＩとＹ方向で隣接する列に柱状部ＨＲ２ｓを配置する。

【0286】

また、それ以外の列、つまり、コンタクトＣＣの配列位置からＹ方向に離れているとともに、板状コンタクトＬＩとも隣接していない列には、柱状部ＨＲ２ｍを配置する。

【0287】

図２３の例では、板状コンタクトＬＩによって分割されたＹ方向片側の階段領域ＳＲ２において、Ｘ方向に沿う方向に延びる７つの列に柱状部ＨＲ２ｓ，ＨＲ２ｍが配置されている。これらのうち、コンタクトＣＣにＹ方向両側で隣接する列および板状コンタクトＬＩにＹ方向で隣接する列の合計３列に柱状部ＨＲ２ｓが配置され、それら以外の４列に柱状部ＨＲ２ｍが配置されている。

【0288】

なお、図２３の例では、階段領域ＳＲ２を分割する板状コンタクトＬＩに隣接する列が、コンタクトＣＣにも隣接することとなっている。しかし、板状コンタクトＬＩとコンタクトＣＣとの間に複数列が配置されていてもよく、その場合には、それらの複数列に対して、適宜、柱状部ＨＲ２ｓまたは柱状部ＨＲ２ｍが配置される。

【0289】

実施形態２の構成において、上記に述べた規定にしたがって、柱状部ＨＲ２ｍ，ＨＲ２ｓを配置した場合の適用例を図２４に示す。

【0290】

図２４は、実施形態２にかかる半導体記憶装置２において、柱状部ＨＲ２ｍ，ＨＲ２ｓを規定に基づき配置した場合の適用例の１つを示す模式図である。より詳細には、図２４は、選択ゲート線ＳＧＤの高さ位置におけるＸＹ断面図であり、積層体ＬＭ２のＸ方向片側のメモリ領域ＭＲの一部と、階段領域ＳＲ２の一部とを含む。

【0291】

図２４に示すように、板状コンタクトＬＩによってＹ方向に分割された階段領域ＳＲ２のそれぞれの領域において、メモリ領域ＭＲ寄りに配置された階段部ＳＰ２ｄには、メモリ領域ＭＲから延びる複数の分離層ＳＨＥが到達している。

【0292】

また、上記の階段部ＳＰ２ｄの選択ゲート線ＳＧＤが階段状に加工された部分には、これらの選択ゲート線ＳＧＤの個々の区画に接続されるコンタクトＣＣが２つずつ配置されている。つまり、図２４の例では、積層体ＬＭ２は２層の選択ゲート線ＳＧＤを有する。

【0293】

また、上記の階段部ＳＰ２ｄとＸ方向で対向し、メモリ領域ＭＲからＸ方向に離れた側に配置される階段部ＳＰ２には、複数のワード線ＷＬ及び選択ゲート線ＳＧＳにそれぞれ接続される複数のコンタクトＣＣが配置されている。これらのコンタクトＣＣは、例えば階段領域ＳＲ２を分割する板状コンタクトＬＩ寄りの領域に、板状コンタクトＬＩに沿ってＸ方向に沿う方向に１列に配置されている。なお、複数の選択ゲート線ＳＧＤに接続されるコンタクトＣＣが、階段部ＳＰ２にも配置されてもよい。

【0294】

また、図２４の例では、複数のピラー及び複数の柱状部ＨＲ２ｍ，ＨＲ２ｓがいずれも千鳥状の配置を取っている。１つのブロック領域ＢＬＫ内において、Ｘ方向に沿う方向に並ぶピラーＰＬの配列は２４列である。

【0295】

一方、柱状部ＨＲ２ｍ，ＨＲ２ｓの径およびピッチは、ピラーＰＬの径およびピッチより大きく構成されている。このため、１つのブロック領域ＢＬＫ内において、Ｘ方向に沿う方向に並ぶ柱状部ＨＲ２ｍ，ＨＲ２ｓは１５列に配置されている。

【0296】

上記のような構成の階段部ＳＰｄにおいて、選択ゲート線ＳＧＤが階段状に加工された部分では、コンタクトＣＣの近傍および板状コンタクトＬＩに隣接する位置を含む１つのブロック領域ＢＬＫ内の全体に亘って、柱状部ＨＲ２ｍが複数列に分散して配置される。

【0297】

また、階段部ＳＰのワード線ＷＬ及び選択ゲート線ＳＧＳが階段状に加工された部分では、コンタクトＣＣの近傍および板状コンタクトＬＩに隣接する位置に柱状部ＨＲ２ｓが配置されている。

【0298】

図２４の例では、Ｘ方向に沿う方向に並ぶ複数のコンタクトＣＣの配列と全体がＸ方向で重なる１列と、コンタクトＣＣの配列位置とＹ方向両側で隣接する２列との計３列には、コンタクトＣＣに近接する箇所を含む列として、柱状部ＨＲ２ｓが配置されている。また、１つのブロック領域ＢＬＫをＹ方向両側から挟む２つの板状コンタクトＬＩにそれぞれ隣接する列には、板状コンタクトＬＩに隣接する列として、柱状部ＨＲ２ｓが配置されている。

【0299】

一方、それ以外の残り１０列には柱状部ＨＲ２ｍが配置されている。すなわち、階段領域ＳＲ２をＹ方向に分割する板状コンタクトＬＩに隣接する柱状部ＨＲ２ｓの列と、コンタクトＣＣにＹ方向で隣接する２列のうち板状コンタクトＬＩ側の柱状部ＨＲ２ｓの列と、の間の１列には柱状部ＨＲ２ｍが配置されている。また、コンタクトＣＣにＹ方向反対側で隣接する柱状部ＨＲ２ｓの列と、もう一方側の板状コンタクトＬＩに隣接する柱状部ＨＲ２ｓの列との間の９列にも柱状部ＨＲ２ｍが配置されている。

【0300】

実施形態２の半導体記憶装置２によれば、複数のコンタクトＣＣは、Ｘ方向に沿う方向に少なくとも１列に並んで、板状コンタクトＬＩによりＹ方向に分割された階段領域ＳＲ２の各階段部ＳＰ２のそれぞれに配置される。また、複数の柱状部ＨＲ２ｓ，ＨＲ２ｍのそれぞれは、複数列に配列されて上記各階段部ＳＰ２のそれぞれに配置されている。

【0301】

このように、実施形態２においても、柱状部ＨＲ２ｓ，ＨＲ２ｍを適宜配置することで、リプレース処理中の積層体をより確実に支持するとともに、その後の処理で、積層体ＬＭ２の沈み込みを抑制することができる。

【0302】

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

【符号の説明】

【0303】

１，１ａ，２…半導体記憶装置、ＢＫ…ブロック絶縁層、ＢＫｄ，ＣＮｄ，ＣＴｄ，ＴＮｄ…ダミー層、ＣＣ…コンタクト、ＣＮ…チャネル層、ＣＴ…電荷蓄積層、ＨＲ２ｍ，ＨＲｍ，ＨＲ２ｓ，ＨＲｓ…柱状部、ＬＩ…板状コンタクト、ＬＭ，ＬＭ２，ＬＭａ，ＬＭｂ，ＬＭｃ，ＬＭｇａ，ＬＭｇｂ，ＬＭｓａ，ＬＭｓｂ…積層体、ＭＣ…メモリセル、ＭＲ…メモリ領域、ＮＬ，ＯＬ…絶縁層、５１，５７…絶縁層、ＰＬ…ピラー、ＳＰ，ＳＰ２，ＳＰｄ，ＳＰ２ｄ…階段部、ＳＲ，ＳＲ２…階段領域、ＳＧＤ，ＳＧＳ…選択ゲート線、ＳＴ…スリット、ＴＮ…トンネル絶縁層、ＷＬ…ワード線。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】

【図22】

【図23】

【図24】