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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024173558
(43)【公開日】2024-12-12
(54)【発明の名称】半導体デバイス
(51)【国際特許分類】
H01L 21/822 20060101AFI20241205BHJP
H01L 21/768 20060101ALN20241205BHJP
【ＦＩ】
H01L27/04 C
H01L21/90 B
【審査請求】有
【請求項の数】10
【出願形態】ＯＬ
【外国語出願】
(21)【出願番号】P 2023123065
(22)【出願日】2023-07-28
(31)【優先権主張番号】10-2023-0069130
(32)【優先日】2023-05-30
(33)【優先権主張国・地域又は機関】KR
(71)【出願人】
【識別番号】523287160
【氏名又は名称】ピコ セミコンダクター インコーポレイテッド
【氏名又は名称原語表記】ＰＩＣＯ ＳＥＭＩＣＯＮＤＵＣＴＯＲ ＩＮＣ．
【住所又は居所原語表記】３０６ｈｏ， １０３ｄｏｎｇ， ８８， Ｓｉｎｗｏｎ－ｒｏ， Ｙｅｏｎｇｔｏｎｇ－ｇｕ， Ｓｕｗｏｎ－ｓｉ， Ｇｙｅｏｎｇｇｉ－ｄｏ １６６８１ Ｒｅｐｕｂｌｉｃ ｏｆ ｋｏｒｅａ
(74)【代理人】
【識別番号】110001612
【氏名又は名称】弁理士法人きさらぎ国際特許事務所
(72)【発明者】
【氏名】キム・ヨンクク
(72)【発明者】
【氏名】ペク・キジュ
【テーマコード（参考）】
5F033
5F038
【Ｆターム（参考）】
5F033HH04
5F033HH08
5F033HH11
5F033RR03
5F033RR06
5F033RR30
5F033XX03
5F033XX19
5F038AC04
5F038AC05
5F038AC10
5F038AC15
5F038CA02
5F038CA07
5F038CD03
5F038CD14
(57)【要約】 （修正有）
【課題】半導体基板上で互いに離隔して形成された複数の２キャパシタ構造体を含む半導体デバイスを提示する。
【解決手段】第１キャパシタ構造体ＣＡＰ１は、半導体基板に形成された第１トレンチＴ１と、第１トレンチに配置される第１～第３電極層Ｅ１～Ｅ３と、半導体基板および第１～第３電極層とインターレース（ｉｎｔｅｒｌａｃｅ）構造で配置される第１～第３誘電層をＤ１～Ｄ６含み、第２キャパシタ構造体ＣＡＰ２は、半導体基板に形成された第２トレンチＴ２と、第２トレンチに配置される第４～第６電極層Ｅ４～Ｅ６と、半導体基板および第４～第６電極層とインターレース（ｉｎｔｅｒｌａｃｅ）構造で配置される第４～第６誘電層Ｄ４～Ｄ６を含み、第１、第２キャパシタ構造体の間には、第１キャパシタ構造体を構成する各エレメントと、第２キャパシタ構造体を構成する各エレメント間の連結が遮断される連結遮断領域ＣＢＡが形成されている。
【選択図】図２
【解決手段】第１キャパシタ構造体ＣＡＰ１は、半導体基板に形成された第１トレンチＴ１と、第１トレンチに配置される第１～第３電極層Ｅ１～Ｅ３と、半導体基板および第１～第３電極層とインターレース（ｉｎｔｅｒｌａｃｅ）構造で配置される第１～第３誘電層をＤ１～Ｄ６含み、第２キャパシタ構造体ＣＡＰ２は、半導体基板に形成された第２トレンチＴ２と、第２トレンチに配置される第４～第６電極層Ｅ４～Ｅ６と、半導体基板および第４～第６電極層とインターレース（ｉｎｔｅｒｌａｃｅ）構造で配置される第４～第６誘電層Ｄ４～Ｄ６を含み、第１、第２キャパシタ構造体の間には、第１キャパシタ構造体を構成する各エレメントと、第２キャパシタ構造体を構成する各エレメント間の連結が遮断される連結遮断領域ＣＢＡが形成されている。
【選択図】図２
【特許請求の範囲】
【請求項1】
半導体基板上で互いに離隔して形成された第１および第２キャパシタ構造体を含む半導体デバイスであって、
前記第１キャパシタ構造体は、前記半導体基板に形成された第１トレンチと、前記第１トレンチに配置される第１～第３電極層と、前記半導体基板および前記第１～第３電極層とインターレース（ｉｎｔｅｒｌａｃｅ）構造で配置される第１～第３誘電層を含み、
前記第２キャパシタ構造体は、前記半導体基板に形成された第２トレンチと、前記第２トレンチに配置される第４～第６電極層と、前記半導体基板および前記第４～第６電極層とインターレース（ｉｎｔｅｒｌａｃｅ）構造で配置される第４～第６誘電層を含み、
前記第１および第２キャパシタ構造体の間には、前記第１キャパシタ構造体を構成する各エレメントと、前記第２キャパシタ構造体を構成する各エレメント間の連結が遮断される連結遮断領域が形成されていることを特徴とする、半導体デバイス。
前記第１キャパシタ構造体は、前記半導体基板に形成された第１トレンチと、前記第１トレンチに配置される第１～第３電極層と、前記半導体基板および前記第１～第３電極層とインターレース（ｉｎｔｅｒｌａｃｅ）構造で配置される第１～第３誘電層を含み、
前記第２キャパシタ構造体は、前記半導体基板に形成された第２トレンチと、前記第２トレンチに配置される第４～第６電極層と、前記半導体基板および前記第４～第６電極層とインターレース（ｉｎｔｅｒｌａｃｅ）構造で配置される第４～第６誘電層を含み、
前記第１および第２キャパシタ構造体の間には、前記第１キャパシタ構造体を構成する各エレメントと、前記第２キャパシタ構造体を構成する各エレメント間の連結が遮断される連結遮断領域が形成されていることを特徴とする、半導体デバイス。
【請求項2】
前記第１キャパシタ構造体を構成する各エレメントと、前記第２キャパシタ構造体を構成する各エレメントのうち互いに対応するエレメントは同一の半導体工程を通じて形成されることを特徴とする、請求項１に記載の半導体デバイス。
【請求項3】
前記半導体基板、前記第１誘電層および前記第１電極層は前記第１キャパシタ構造体の第１サブキャパシタ構造体を構成し、前記第１電極層、前記第２誘電層および前記第２電極層は前記第１キャパシタ構造体の第２サブキャパシタ構造体を構成し、前記第２電極層、前記第３誘電層および前記第３電極層は前記第１キャパシタ構造体の第３サブキャパシタ構造体を構成し、
前記半導体基板、前記第４誘電層および前記第４電極層は前記第２キャパシタ構造体の第４サブキャパシタ構造体を構成し、前記第４電極層、前記第５誘電層および前記第５電極層は前記第２キャパシタ構造体の第５サブキャパシタ構造体を構成し、前記第５電極層、前記第６誘電層および前記第６電極層は前記第２キャパシタ構造体の第６サブキャパシタ構造体を構成し、
前記半導体デバイスは、前記第１～第６サブキャパシタ構造体の中で選択された複数のサブキャパシタ構造体の並列連結を提供するために、またはそれぞれのサブキャパシタ構造体が単独のキャパシタとして機能するようにするために、前記半導体基板および前記第１～第６電極層に連結される連結構造体をさらに含むことを特徴とする、請求項１に記載の半導体デバイス。
前記半導体基板、前記第４誘電層および前記第４電極層は前記第２キャパシタ構造体の第４サブキャパシタ構造体を構成し、前記第４電極層、前記第５誘電層および前記第５電極層は前記第２キャパシタ構造体の第５サブキャパシタ構造体を構成し、前記第５電極層、前記第６誘電層および前記第６電極層は前記第２キャパシタ構造体の第６サブキャパシタ構造体を構成し、
前記半導体デバイスは、前記第１～第６サブキャパシタ構造体の中で選択された複数のサブキャパシタ構造体の並列連結を提供するために、またはそれぞれのサブキャパシタ構造体が単独のキャパシタとして機能するようにするために、前記半導体基板および前記第１～第６電極層に連結される連結構造体をさらに含むことを特徴とする、請求項１に記載の半導体デバイス。
【請求項4】
前記連結構造体は、前記第１および第４サブキャパシタ構造体の並列連結と、前記第２および第５サブキャパシタ構造体の並列連結と、前記第３および第６サブキャパシタ構造体の並列連結を提供するためのコンタクト－メタル構造を含むことを特徴とする、請求項３に記載の半導体デバイス。
【請求項5】
前記連結構造体は、前記第１～第６サブキャパシタ構造体の中で選択されたＮ個のサブキャパシタ構造体の並列連結を提供し、残りのＭ個のサブキャパシタ構造体が単独のキャパシタとして機能するようにするためのコンタクト－メタル構造を含むことを特徴とする、請求項３に記載の半導体デバイス（ＮおよびＭは自然数、Ｎ≧２、Ｎ＋Ｍ＝６）。
【請求項6】
前記第１～第６誘電層それぞれは、前記第１～第６サブキャパシタ構造体に印加される電圧により予め定義された電圧プロファイルに対応する厚さプロファイルを有することにより、前記第１および第２キャパシタ構造体には異なる電圧値を有する複数の電圧が印加され得るように構成されることを特徴とする、請求項１に記載の半導体デバイス。
【請求項7】
前記半導体基板自体が高濃度ドーピングされて（ｈｉｇｈｌｙ ｄｏｐｅｄ）前記第１および第２キャパシタ構造体に対する共通接地電極（Ｃｏｍｍｏｎ Ｇｒｏｕｎｄ Ｅｌｅｃｔｒｏｄｅ）を構成することを特徴とする、請求項１に記載の半導体デバイス。
【請求項8】
前記半導体基板上で第１方向を基準として、前記第１トレンチは第１長さを有し、前記第２トレンチは前記第１長さより大きい第２長さを有することを特徴とする、請求項１に記載の半導体デバイス。
【請求項9】
前記第１方向または前記第２方向を基準として、前記半導体基板の少なくとも一部分には、前記第１および第２トレンチが互いに交互に配置されて前記半導体基板上での前記第１および第２トレンチの配置構造は不規則性を有することを特徴とする、請求項８に記載の半導体デバイス。
【請求項10】
前記半導体デバイスは第１トレンチモジュールを含むものの、前記第１トレンチモジュールは、前記第２トレンチと、前記第１方向と垂直な第２方向を基準として前記第２トレンチの両側にそれぞれ配置される前記第１トレンチを含むことを特徴とする、請求項８に記載の半導体デバイス。
【請求項11】
前記半導体デバイスは第２トレンチモジュールを含むものの、前記第２トレンチモジュールは、前記第１トレンチと、前記第２方向を基準として前記第１トレンチの両側にそれぞれ配置される前記第２トレンチを含むことを特徴とする、請求項８に記載の半導体デバイス。
【請求項12】
前記第１トレンチモジュールおよび前記第２トレンチモジュールは前記第２方向を基準として隣接して配置され、前記隣接して配置された前記第１トレンチモジュールおよび前記第２トレンチモジュールが複合トレンチモジュールと定義される時、前記第１方向または前記第２方向を基準として前記複合トレンチモジュールの一側には前記第１トレンチモジュールが追加に配置されるものの、前記追加に配置された第１トレンチモジュールは前記第２方向を長さ方向に有する特徴とする、請求項１１に記載の半導体デバイス。
【請求項13】
半導体基板に形成されたトレンチによって区画される第１および第２メッシュ構造（ＭＥＳＨ Ｓｔｒｕｃｔｕｒｅ）を含む半導体デバイスであって、
前記トレンチには、複数の電極層と、前記半導体基板および前記複数の電極層とインターレース（ｉｎｔｅｒｌａｃｅ）構造で配置される一つ以上の誘電層が配置され、
前記第１および第２メッシュ構造は、少なくとも部分的に、前記第１および第２メッシュ構造の下部に行くほど幅が狭くなるテーパ部分をそれぞれ含むことを特徴とする、半導体デバイス。
前記トレンチには、複数の電極層と、前記半導体基板および前記複数の電極層とインターレース（ｉｎｔｅｒｌａｃｅ）構造で配置される一つ以上の誘電層が配置され、
前記第１および第２メッシュ構造は、少なくとも部分的に、前記第１および第２メッシュ構造の下部に行くほど幅が狭くなるテーパ部分をそれぞれ含むことを特徴とする、半導体デバイス。
【請求項14】
前記複数の電極層および前記一つ以上の誘電層が積層された前記トレンチの内部には、前記テーパ部分に対応する幅プロファイルを有しストレス緩和（Ｓｔｒｅｓｓ Ｒｅｌｉｅｆ）のためのボイド（Ｖｏｉｄ）が形成されることを特徴とする、請求項１３に記載の半導体デバイス。
【請求項15】
前記ボイドは、前記トレンチに配置された複数の電極層のうち最外郭電極層のみによって閉鎖されて形成される自由空間であることを特徴とする、請求項１４に記載の半導体デバイス。
【請求項16】
前記最外郭電極層は前記トレンチの底面、第１側壁および第２側壁に沿って配置され、前記第１側壁に沿って配置された前記最外郭電極層と前記第２側壁に沿って配置された前記最外郭電極層が前記テーパ部分によって前記テーパ部分の上側で接触されることにより、前記トレンチの上部開口が閉鎖されて前記ボイドが形成されることを特徴とする、請求項１５に記載の半導体デバイス。
【請求項17】
前記ボイドは、前記テーパ部分の上側での前記最外郭電極層の接触によって、前記半導体デバイスに適用される層間誘電体（ＩＬＤ：Ｉｎｔｅｒ－Ｌａｙｅｒ Ｄｉｅｌｅｃｔｒｉｃｓ）と独立的に形成されることを特徴とする、請求項１６に記載の半導体デバイス。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は半導体デバイスに関し、より詳細には、トレンチキャパシタを有する半導体デバイスに関する。
【背景技術】
【0002】
バイパスキャパシタ（Ｂｙ－ｐａｓｓ Ｃａｐａｃｉｔｏｒ）またはデカップリングキャパシタ（Ｄｅｃｏｕｐｌｉｎｇ Ｃａｐａｃｉｔｏｒ）などとして応用される大容量キャパシタのＩＣ集積化は重要な課題であって、大容量キャパシタを具現するための一環としてＭＬＣＣ（Ｍｕｌｔｉ Ｌａｙｅｒ Ｃｅｒａｍｉｃ Ｃａｐａｃｉｔｏｒ）およびＳＬＣ（Ｓｉｎｇｌｅ Ｌａｙｅｒ Ｃａｐａｃｉｔｏｒ）の需要が増加するとともに、ＭＬＣＣおよびＳＬＣ対比蓄電性能および信頼度が優秀であり集積化が可能なトレンチキャパシタの研究開発が持続的に進行されている。
【0003】
トレンチキャパシタは半導体基板上に形成されるトレンチを通じてキャパシタを具現するという点で、スタックキャパシタ対比段差の問題なく十分な静電容量を確保できる長所があるため、最近では段差の問題なく十分な静電容量を確保できるトレンチキャパシタが主に利用されている。
【0004】
本発明の背景技術は大韓民国公開特許公報第１０－２００５－００５４６３７号（２００５．０６．１０．公開）に開示されている。
【先行技術文献】
【特許文献】
【0005】
【特許文献1】大韓民国公開特許公報第１０－２００５－００５４６３７号
【発明の概要】
【発明が解決しようとする課題】
【0006】
本発明の一側面に係る目的は、複数のトレンチキャパシタを有する半導体デバイス（例：集積回路（ＩＣ））において、トレンチキャパシタの活用性を拡張し、トレンチキャパシタの工程過程で半導体基板に印加されるストレスによって引き起こされるＳｔｉｃｋｉｎｇ問題、Ｗａｒｐａｇｅ問題および基板のクラック問題が除去され得る半導体デバイスを提供することである。
【課題を解決するための手段】
【0007】
本発明は半導体基板上で互いに離隔して形成された第１および第２キャパシタ構造体を含む半導体デバイスを提示し、前記第１キャパシタ構造体は、前記半導体基板に形成された第１トレンチと、前記第１トレンチに配置される第１～第３電極層と、前記半導体基板および前記第１～第３電極層とインターレース（ｉｎｔｅｒｌａｃｅ）構造で配置される第１～第３誘電層を含み、前記第２キャパシタ構造体は、前記半導体基板に形成された第２トレンチと、前記第２トレンチに配置される第４～第６電極層と、前記半導体基板および前記第４～第６電極層とインターレース（ｉｎｔｅｒｌａｃｅ）構造で配置される第４～第６誘電層を含み、前記第１および第２キャパシタ構造体の間には、前記第１キャパシタ構造体を構成する各エレメントと、前記第２キャパシタ構造体を構成する各エレメント間の連結が遮断される連結遮断領域が形成されていることを特徴とする。
【0008】
本発明において、前記第１キャパシタ構造体を構成する各エレメントと、前記第２キャパシタ構造体を構成する各エレメントのうち互いに対応するエレメントは同一の半導体工程を通じて形成されることを特徴とする。
【0009】
本発明において、前記半導体基板、前記第１誘電層および前記第１電極層は前記第１キャパシタ構造体の第１サブキャパシタ構造体を構成し、前記第１電極層、前記第２誘電層および前記第２電極層は前記第１キャパシタ構造体の第２サブキャパシタ構造体を構成し、前記第２電極層、前記第３誘電層および前記第３電極層は前記第１キャパシタ構造体の第３サブキャパシタ構造体を構成し、前記半導体基板、前記第４誘電層および前記第４電極層は前記第２キャパシタ構造体の第４サブキャパシタ構造体を構成し、前記第４電極層、前記第５誘電層および前記第５電極層は前記第２キャパシタ構造体の第５サブキャパシタ構造体を構成し、前記第５電極層、前記第６誘電層および前記第６電極層は前記第２キャパシタ構造体の第６サブキャパシタ構造体を構成し、前記半導体デバイスは、前記第１～第６サブキャパシタ構造体の中で選択された複数のサブキャパシタ構造体の並列連結を提供するために、またはそれぞれのサブキャパシタ構造体が単独のキャパシタとして機能するようにするために、前記半導体基板および前記第１～第６電極層に連結される連結構造体をさらに含むことを特徴とする。
【0010】
本発明において、前記連結構造体は、前記第１および第４サブキャパシタ構造体の並列連結と、前記第２および第５サブキャパシタ構造体の並列連結と、前記第３および第６サブキャパシタ構造体の並列連結を提供するためのコンタクト－メタル構造を含むことを特徴とする。
【0011】
本発明において、前記連結構造体は、前記第１～第６サブキャパシタ構造体の中で選択されたＮ個のサブキャパシタ構造体の並列連結を提供し、残りのＭ個のサブキャパシタ構造体が単独のキャパシタとして機能するようにするためのコンタクト－メタル構造を含むことを特徴とする。
【0012】
本発明において、前記第１～第６誘電層それぞれは、前記第１～第６サブキャパシタ構造体に印加される電圧により予め定義された電圧プロファイルに対応する厚さプロファイルを有することにより、前記第１および第２キャパシタ構造体には異なる電圧値を有する複数の電圧が印加され得るように構成されることを特徴とする。
【0013】
本発明において、前記半導体基板自体が高濃度ドーピングされて（ｈｉｇｈｌｙ ｄｏｐｅｄ）前記第１および第２キャパシタ構造体に対する共通接地電極（Ｃｏｍｍｏｎ Ｇｒｏｕｎｄ Ｅｌｅｃｔｒｏｄｅ）を構成することを特徴とする。
【0014】
本発明において、前記半導体基板上で第１方向を基準として、前記第１トレンチは第１長さを有し、前記第２トレンチは前記第１長さより大きい第２長さを有することを特徴とする。
【0015】
本発明において、前記第１方向または前記第２方向を基準として、前記半導体基板の少なくとも一部分には、前記第１および第２トレンチが互いに交互に配置されて前記半導体基板上での前記第１および第２トレンチの配置構造は不規則性を有することを特徴とする。
【0016】
本発明において、前記半導体デバイスは第１トレンチモジュールを含むものの、前記第１トレンチモジュールは、前記第２トレンチと、前記第１方向と垂直な第２方向を基準として前記第２トレンチの両側にそれぞれ配置される前記第１トレンチを含むことを特徴とする。
【0017】
本発明において、前記半導体デバイスは第２トレンチモジュールを含むものの、前記第２トレンチモジュールは、前記第１トレンチと、前記第２方向を基準として前記第１トレンチの両側にそれぞれ配置される前記第２トレンチを含むことを特徴とする。
【0018】
本発明において、前記第１トレンチモジュールおよび前記第２トレンチモジュールは前記第２方向を基準として隣接して配置され、前記隣接して配置された前記第１トレンチモジュールおよび前記第２トレンチモジュールが複合トレンチモジュールと定義される時、前記第１方向または前記第２方向を基準として前記複合トレンチモジュールの一側には前記第１トレンチモジュールが追加に配置されるものの、前記追加に配置された第１トレンチモジュールは前記第２方向を長さ方向に有することを特徴とする。
【0019】
本発明は半導体基板に形成されたトレンチによって区画される第１および第２メッシュ構造（ＭＥＳＨ Ｓｔｒｕｃｔｕｒｅ）を含む半導体デバイスを提示し、前記トレンチには、複数の電極層と、前記半導体基板および前記複数の電極層とインターレース（ｉｎｔｅｒｌａｃｅ）構造で配置される一つ以上の誘電層が配置され、前記第１および第２メッシュ構造は、少なくとも部分的に、前記第１および第２メッシュ構造の下部に行くほど幅が狭くなるテーパ部分をそれぞれ含むことを特徴とする。
【0020】
本発明において、前記複数の電極層および前記一つ以上の誘電層が積層された前記トレンチの内部には、前記テーパ部分に対応する幅プロファイルを有しストレス緩和（Ｓｔｒｅｓｓ Ｒｅｌｉｅｆ）のためのボイド（Ｖｏｉｄ）が形成されることを特徴とする。
【0021】
本発明において、前記ボイドは、前記トレンチに配置された複数の電極層のうち最外郭電極層のみによって閉鎖されて形成される自由空間であることを特徴とする。
【0022】
本発明において、前記最外郭電極層は前記トレンチの底面、第１側壁および第２側壁に沿って配置され、前記第１側壁に沿って配置された前記最外郭電極層と前記第２側壁に沿って配置された前記最外郭電極層が前記テーパ部分によって前記テーパ部分の上側で接触されることにより、前記トレンチの上部開口が閉鎖されて前記ボイドが形成されることを特徴とする。
【0023】
本発明において、前記ボイドは、前記テーパ部分の上側での前記最外郭電極層の接触によって、前記半導体デバイスに適用される層間誘電体（ＩＬＤ：Ｉｎｔｅｒ－Ｌａｙｅｒ Ｄｉｅｌｅｃｔｒｉｃｓ）と独立的に形成されることを特徴とする。
【発明の効果】
【0024】
本発明によると、複数のトレンチキャパシタを有する半導体デバイス（例：集積回路（ＩＣ））において、トレンチキャパシタの活用性を拡張し、トレンチキャパシタの工程過程で半導体基板に印加されるストレスによって引き起こされるＳｔｉｃｋｉｎｇ問題、Ｗａｒｐａｇｅ問題および基板のクラック問題が除去され得る。
【図面の簡単な説明】
【0025】
【図1】本実施例に係る半導体デバイスでキャパシタ構造体を示した断面図である。
【図2】本実施例に係る半導体デバイスで第１および第２キャパシタ構造体を示した断面図である。
【図3A】本実施例に係る半導体デバイスで連結構造体の具現方式によりサブキャパシタ構造体が結線される方式を示した回路図である。
【図3B】本実施例に係る半導体デバイスで連結構造体の具現方式によりサブキャパシタ構造体が結線される方式を示した回路図である。
【図3C】本実施例に係る半導体デバイスで連結構造体の具現方式によりサブキャパシタ構造体が結線される方式を示した回路図である。
【図3D】本実施例に係る半導体デバイスで連結構造体の具現方式によりサブキャパシタ構造体が結線される方式を示した回路図である。
【図3E】本実施例に係る半導体デバイスで連結構造体の具現方式によりサブキャパシタ構造体が結線される方式を示した回路図である。
【図3F】本実施例に係る半導体デバイスで連結構造体の具現方式によりサブキャパシタ構造体が結線される方式を示した回路図である。
【図4A】本実施例に係る半導体デバイスでトレンチ配列を示した例示図である。
【図4B】本実施例に係る半導体デバイスでトレンチ配列を示した例示図である。
【図5A】本実施例に係る半導体デバイスでメッシュ構造のテーパ部分とボイドを示した断面図である。
【図5B】本実施例に係る半導体デバイスでメッシュ構造のテーパ部分とボイドを示した断面図である。
【発明を実施するための形態】
【0026】
以下、添付された図面を参照して本発明に係る半導体デバイスを説明する。この過程で図面に図示された線の厚さや構成要素の大きさなどは、説明の明瞭性と便宜上誇張して図示されている場合もある。また、後述される用語は本発明での機能を考慮して定義された用語であって、これは使用者、運用者の意図または慣例により変わり得る。したがって、このような用語に対する定義は本明細書全般に亘った内容に基づいて下されるべきである。
【0027】
本明細書に表記された層、膜、領域、板などの部分が他の部分「の上に」または「上に」あるとする時、これは他の部分の「真上に」ある場合だけでなくその中間にさらに他の部分がある場合も含む。その反対に或る部分が他の部分の「真上に」あるとする時には中間に他の部分がないことを意味する。また、基準となる部分「の上に」または「上に」あるとは、基準となる部分の上または下に位置することであり、必ずしも重力の反対方向側に「の上に」または「上に」位置することを意味するものではない。
【0028】
また、明細書全体で、或る部分が何らかの構成要素を「含む」とする時、これは特に反対の記載がない限り他の構成要素を除くものではなく他の構成要素をさらに含み得ることを意味する。
【0029】
また、明細書全体で、「平面上」とする時、これは対象部分を上から見た時を意味し、「断面上」とする時、これは対象部分を垂直に切った断面を横から見た時を意味する。
【0030】
また、明細書全体で、「連結される」とする時、これは二以上の構成要素が直接的に連結されることのみを意味するものではなく、二以上の構成要素が他の構成要素を通じて間接的に連結されること、物理的に連結されることだけでなく電気的に連結されること、または位置や機能により異なる名称で指称されたが一体であるものを意味し得る。
【0031】
また、「第１」または「第２」等が多様な構成要素を叙述するために使われるが、このような構成要素は前記のような用語によって制限されない。前記のような用語は単に一つの構成要素を他の構成要素と区別するために使われ得る。したがって、以下で言及される第１構成要素は本発明の技術的思想内で第２構成要素であってもよい。
【0032】
図１は本実施例に係る半導体デバイスでキャパシタ構造体を示した断面図であり、図２は本実施例に係る半導体デバイスで第１および第２キャパシタ構造体を示した断面図であり、図３は、本実施例に係る半導体デバイスで連結構造体の具現方式によりサブキャパシタ構造体が結線される方式を示した回路図であり、 図４は本実施例に係る半導体デバイスでトレンチ配列を示した例示図であり、図５は本実施例に係る半導体デバイスでメッシュ構造のテーパ部分とボイドを示した断面図である。
【0033】
１．キャパシタ構造体
【0034】
図１を参照すると、本実施例のキャパシタ構造体（Ｃａｐａｃｉｔｏｒ Ｓｔｒｕｃｔｕｒｅ）ＣＡＰ１は半導体基板Ｓに形成されたトレンチＴ１と、トレンチＴ１に配置される複数の電極層Ｅ１－Ｅ３と、半導体基板Ｓおよび複数の電極層Ｅ１－Ｅ３とインターレース（ｉｎｔｅｒｌａｃｅ）構造で配置される一つ以上の誘電層Ｄ１－Ｄ３を含む構造と定義され得る。
【0035】
半導体基板ＳはＮタイプシリコン基板（Ｎ Ｔｙｐｅ Ｓｕｂｓｔｒａｔｅ）であり得、Ｎ型ドーパントによって高濃度ドーピングされることにより（Ｎ＋＋ ｈｉｇｈｌｙ ｄｏｐｅｄ）半導体基板Ｓ自体がキャパシタ構造体ＣＡＰ１に対する接地電極（Ｇｒｏｕｎｄ Ｅｌｅｃｔｒｏｄｅ）で構成され得る。半導体基板Ｓに形成されるトレンチＴ１はディップトレンチ（Ｄｅｅｐ Ｔｒｅｎｃｈ）に該当し得、１０μｍまたは１００μｍ以上の深さを有する高段差（ｈｉｇｈ ａｓｐｅｃｔ ｒａｔｉｏ）で形成され得る。各電極層Ｅ１－Ｅ３はＮタイプドーピングされたポリシリコン（Ｎ＋Ｄｏｐｉｎｇ Ｐｏｌｙｓｉｌｉｃｏｎ）で形成され得るがこれに限定されず、金属性材料（銅またはアルミニウムなど）で形成されてもよい。各誘電層Ｄ１－Ｄ３はＳｉＮ、ＢａＴｉＯ３、ＰＺＴ、Ａｌ２Ｏ３、Ｔａ２Ｏ３、ＨｆＯ２のような高密度誘電体およびＨｉｇｈ－Ｋ誘電体物質で構成され得る。
【0036】
キャパシタ構造体ＣＡＰ１が複数の電極層Ｅ１－Ｅ３と一つ以上の誘電層Ｄ１－Ｄ３のインターレース構造で積層されて形成されることにより、キャパシタ構造体ＣＡＰ１は複数のサブキャパシタ構造体ＳＣＡＰ１－ＳＣＡＰ３を含むように構成され得る。図１は三個の電極層Ｅ１－Ｅ３と三個の誘電層Ｄ１－Ｄ３がインターレース構造で積層されてキャパシタ構造体ＣＡＰ１が構成された例示を示しており、すなわち図１のキャパシタ構造体ＣＡＰ１は半導体基板Ｓ、第１誘電層Ｄ１、第１電極層Ｅ１、第２誘電層Ｄ２、第２電極層Ｅ２、第３誘電層Ｄ３および第３電極層Ｅ３の順で積層される構造を有する。半導体基板Ｓおよび第１電極層Ｅ１は第１誘電層Ｄ１により絶縁され、第１電極層Ｅ１および第２電極層Ｅ２は第２誘電層Ｄ２により絶縁され、第２電極層Ｅ２および第３電極層Ｅ３は第３誘電層Ｄ３により絶縁される。実施例の理解を助けるために本実施例ではキャパシタ構造体ＣＡＰ１が三個の電極層Ｅ１－Ｅ３と三個の誘電層Ｄ１－Ｄ３を含むものとして説明する。
【0037】
半導体基板Ｓ、第１誘電層Ｄ１および第１電極層Ｅ１はキャパシタ構造体ＣＡＰ１の第１サブキャパシタ構造体ＳＣＡＰ１を構成し、第１電極層Ｅ１、第２誘電層Ｄ２および第２電極層Ｅ２はキャパシタ構造体ＣＡＰ１の第２サブキャパシタ構造体ＳＣＡＰ２を構成し、第２電極層Ｅ２、第３誘電層Ｄ３および第３電極層Ｅ３はキャパシタ構造体ＣＡＰ１の第３サブキャパシタ構造体ＳＣＡＰ３を構成する。半導体基板Ｓが接地され、第１～第３電極層Ｅ１－Ｅ３に後述する連結構造体（Ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ Ｓｔｒｕｃｔｕｒｅ）を通じて電圧が印加されることによって第１～第３サブキャパシタ構造体ＳＣＡＰ１－ＳＣＡＰ３はそれぞれキャパシタとして動作することができる。説明の便宜のために、以下では、第１～第３サブキャパシタ構造体ＳＣＡＰ１－ＳＣＡＰ３の積層構造上での位置をレベル１～レベル３（ＬＶ１－ＬＶ３）で表記する。
【0038】
２．連結遮断領域および連結構造体
【0039】
本実施例の半導体デバイスは半導体基板Ｓ上で互いに離隔して形成された複数のキャパシタ構造体を含むように構成される。図２に図示されたように、複数のキャパシタ構造体のうち互いに隣接した二つのキャパシタ構造体を第１および第２キャパシタ構造体ＣＡＰ１、ＣＡＰ２と定義し、第１および第２キャパシタ構造体ＣＡＰ１、ＣＡＰ２は同一の積層構造および材料を有するように構成される。図１および図２の例示によりキャパシタ構造体ＣＡＰ１、ＣＡＰ２が三個の電極層（Ｅ１－Ｅ３／Ｅ４－Ｅ６）および三個の誘電層（Ｄ１－Ｄ３／Ｄ４－Ｄ６）を含むものとして説明し、用語の明確な区分のために、第１キャパシタ構造体ＣＡＰ１に対して第１トレンチＴ１、第１～第３誘電層Ｄ１－Ｄ３、第１～第３電極層Ｅ１－Ｅ３の用語を使い、第２キャパシタ構造体ＣＡＰ２に対して第２トレンチＴ２、第４～第６誘電層Ｄ４－Ｄ６、第４～第６電極層Ｅ４－Ｅ６の用語を使う。そして、第１キャパシタ構造体ＣＡＰ１の第１トレンチＴ１と第２キャパシタ構造体ＣＡＰ２の第２トレンチＴ２の間に位置した半導体基板Ｓの突出部分（すなわち、第１および第２トレンチＴ１、Ｔ２を区画する半導体基板Ｓの突出部分）をメッシュ構造（ＭＥＳＨ Ｓｔｒｕｃｔｕｒｅ）と定義する（実施例の理解を助けるために図２には後述するメッシュ構造のテーパ部分は図示していない）。一方、第１および第２キャパシタ構造体ＣＡＰ１、ＣＡＰ２は半導体基板Ｓを共通接地電極（Ｃｏｍｍｏｎ Ｇｒｏｕｎｄ Ｅｌｅｃｔｒｏｄｅ）で共有する。
【0040】
これに伴い、半導体基板Ｓ、第１誘電層Ｄ１および第１電極層Ｅ１は第１キャパシタ構造体ＣＡＰ１の第１サブキャパシタ構造体ＳＣＡＰ１を構成し、第１電極層Ｅ１、第２誘電層Ｄ２および第２電極層Ｅ２は第１キャパシタ構造体ＣＡＰ１の第２サブキャパシタ構造体サブキャパシタ構造体ＳＣＡＰ２を構成し、第２電極層Ｅ２、第３誘電層Ｄ３および第３電極層Ｅ３は第１キャパシタ構造体ＣＡＰ１の第３サブキャパシタ構造体ＳＣＡＰ３を構成する。
【0041】
同様に、半導体基板Ｓ、第４誘電層Ｄ４および第４電極層Ｅ４は第２キャパシタ構造体ＣＡＰ２の第４サブキャパシタ構造体ＳＣＡＰ４を構成し、第４電極層Ｅ４、第５誘電層Ｄ５および第５電極層Ｅ５は第２キャパシタ構造体ＣＡＰ２の第５サブキャパシタ構造体ＳＣＡＰ５を構成し、第５電極層Ｅ５、第６誘電層Ｄ６および第６電極層Ｅ６は第２キャパシタ構造体ＣＡＰ２の第６サブキャパシタ構造体ＳＣＡＰ６を構成する。
【0042】
図２に図示されたように、第１および第２キャパシタ構造体ＣＡＰ１、ＣＡＰ２の間には、第１キャパシタ構造体ＣＡＰ１を構成する各エレメント（すなわち、第１～第３誘電層Ｄ１－Ｄ３、第１～第３電極層Ｅ１－Ｅ３）と、第２キャパシタ構造体ＣＡＰ２を構成する各エレメント（すなわち、第４～第６誘電層Ｄ４－Ｄ６、第４～第６電極層Ｅ４－Ｅ６）間の連結が遮断される連結遮断領域（ＣＢＡ：Ｃｏｎｎｅｃｔｉｏｎ Ｂｌｏｃｋｉｎｇ Ａｒｅａ）が形成される。
【0043】
連結遮断領域ＣＢＡは前述した第１～第６サブキャパシタ構造体ＳＣＡＰ１－ＳＣＡＰ６の中で選択された複数のサブキャパシタ構造体を並列連結させるか、それぞれのサブキャパシタ構造体を単独のキャパシタで動作させるための基盤構造として機能する。本実施例の半導体デバイスが統合される集積回路（ＩＣ）を基準として、集積回路別に要求されるキャパシタンスが異なり得、同じ集積回路でも集積回路が適用されるアプリケーション（Ａｐｐｌｉｃａｔｉｏｎ）によっては該当集積回路の動作に複数のキャパシタンスが要求されることもあり、複数の動作電圧が適用された集積回路も複数のキャパシタンスが該当集積回路の動作に要求され得る。
【0044】
このような集積回路への適用拡張のために、本実施例は第１および第２キャパシタ構造体ＣＡＰ１、ＣＡＰ２の各エレメントが互いに連結される構造ではなく、第１キャパシタ構造体ＣＡＰ１を構成する各エレメントと、第２キャパシタ構造体ＣＡＰ２を構成する各エレメント間の連結を遮断する構造を採用する。すなわち、連結遮断領域ＣＢＡにより、第１および第４電極層Ｅ１、Ｅ４間、第２および第５電極層Ｅ２、Ｅ５間、第３および第６電極層Ｅ３、Ｅ６間、第１および第４誘電層Ｄ１、Ｄ４間、第２および第５誘電層Ｄ２、Ｄ５間、第３および第６誘電層Ｄ３、Ｄ６間の連結が遮断される。
【0045】
第１および第２キャパシタ構造体ＣＡＰ１、ＣＡＰ２の工程に関連して、第１キャパシタ構造体ＣＡＰ１を構成する各エレメントと、第２キャパシタ構造体ＣＡＰ２を構成する各エレメントのうち互いに対応するエレメントは同一の半導体工程を通じて形成され得る。すなわち、連結遮断領域ＣＢＡがマスキングされた状態で、第１および第２トレンチＴ１、Ｔ２に対する「第１工程（誘電層蒸着による第１および第４誘電層Ｄ１、Ｄ４同時形成）」、「第２工程（電極層蒸着による第１および第４電極層Ｅ１、Ｅ４同時形成）」、「第３工程（誘電層蒸着による第２および第５誘電層Ｄ２、Ｄ５同時形成）」、「第４工程（電極層蒸着による第２および第５電極層Ｅ２、Ｅ５同時形成）」、「第５工程（誘電層蒸着による第３および第６誘電層Ｄ３、Ｄ６同時形成）」、「第６工程（電極層蒸着による第３および第６電極層Ｅ３、Ｅ６同時形成）」が順次遂行されることによって、連結遮断領域ＣＢＡが形成されるとともに各キャパシタ構造体ＣＡＰ１、ＣＡＰ２の各エレメントが形成され得る。また、第１工程を通じて第１および第４誘電層Ｄ１、Ｄ４が同時形成されることによって第１および第４誘電層Ｄ１、Ｄ４は同一の第１厚さを有し、第３工程を通じて第２および第５誘電層Ｄ２、Ｄ５が同時形成されることによって第２および第５誘電層Ｄ２、Ｄ５は同一の第２厚さを有し、第５工程を通じて第３および第６誘電層Ｄ３、Ｄ６が同時形成されることによって第３および第６誘電層Ｄ３、Ｄ６は同一の第３厚さを有する。前記の第１～第３厚さは半導体デバイスの厚さプロファイルを構成し、このような厚さプロファイル（すなわち、第１～第３厚さの値）は第１～第６サブキャパシタ構造体ＳＣＡＰ１－ＳＣＡＰ６に印加される電圧により予め定義されていてもよい。前記の厚さプロファイルを有する各誘電層Ｄ１－Ｄ６により、第１および第２キャパシタ構造体には異なる電圧値を有する複数の電圧が印加され得るように構成される。
【0046】
連結構造体は第１～第６サブキャパシタ構造体ＳＣＡＰ１－ＳＣＡＰ６の中で選択された複数のサブキャパシタ構造体の並列連結を提供するために、またはそれぞれのサブキャパシタ構造体が単独のキャパシタとして機能するようにするために、半導体基板Ｓおよび第１～第６電極層Ｅ１－Ｅ６に連結されるように構成される。このために、連結構造体は半導体基板Ｓと第１～第６電極層Ｅ１－Ｅ６にそれぞれ連結されるコンタクト（Ｃｏｎｔａｃｔ）ＣＳ、Ｃ１－Ｃ６と、複数のサブキャパシタ構造体の並列連結を構成するための金属配線（ＭＩ：Ｍｅｔａｌ Ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ）を含むことができる（構成の明確な図示のために金属配線は図面で省略したし、図３による電極層の結線方式により物理的な金属配線が具現され得る）（それぞれのサブキャパシタ構造体を単独のキャパシタで機能させる場合、それぞれのコンタクト（およびコンタクトと連結されるコンタクトパッド（図示されず））が集積回路に統合されるＰＣＢに直接連結される構造が適用され得るため、金属配線は省略され得る）。
【0047】
連結構造体による各サブキャパシタ構造体の連結方式は、i）各サブキャパシタ構造体を単独のキャパシタとして使う方式（以下、単独方式）、ii）サブキャパシタ構造体に対して複数の並列連結構造を設ける方式（以下、複数の並列連結方式）、iii)サブキャパシタ構造体の並列連結と単独使用を混合する方式（以下、混合方式）が考慮され得る。それぞれの場合について具体的に説明する。
【0048】
（１）単独方式
【0049】
前述したように、単独方式の場合、それぞれのコンタクト（およびコンタクトと連結されるコンタクトパッド）が集積回路に統合されるＰＣＢに直接連結される構造が適用され得るため金属配線は省略され得、これに伴い、連結構造体は半導体基板Ｓと第１～第６電極層Ｅ１－Ｅ６にそれぞれ連結されるコンタクトＣＳ、Ｃ１－Ｃ６、そしてコンタクトＣＳ、Ｃ１－Ｃ６と連結されるコンタクトパッドで構成され得る。
【0050】
一方、第１～第６サブキャパシタ構造体ＳＣＡＰ１－ＳＣＡＰ６には同一電圧Ｖ１が印加されるように構成され得る（図３Ａ）。この場合、第１～第６誘電層Ｄ１－Ｄ６はすべて同じ厚さで構成され得る。
【0051】
第１～第６サブキャパシタ構造体ＳＣＡＰ１－ＳＣＡＰ６には異なる電圧Ｖ１－Ｖ３が印加されるように構成されてもよい（図３Ｂ）。例えば、第１および第４サブキャパシタ構造体ＳＣＡＰ１、ＳＣＡＰ４には第１電圧Ｖ１（例：１．２Ｖ）が印加され、第２および第５キャパシタ構造体ＳＣＡＰ２、ＳＣＡＰ５には第１電圧Ｖ１と異なる第２電圧Ｖ２（例：１．８Ｖ）が印加され、第３および第６キャパシタ構造体ＳＣＡＰ３、ＳＣＡＰ６には第１および第２電圧Ｖ１、Ｖ２と異なる第３電圧Ｖ３（例：３．３Ｖ）が印加されるように構成され得る。これに伴い、第１および第４誘電層Ｄ１、Ｄ４は第１電圧Ｖ１に対する耐電圧性を有する第１厚さを有するように構成され得、第２および第５誘電層Ｄ２、Ｄ５は第２電圧Ｖ２に対する耐電圧性を有する第２厚さ（＞第１厚さ）を有するように構成され得、第３および第６誘電層Ｄ３、Ｄ６は第３電圧Ｖ３に対する耐電圧性を有する第３厚さ（＞第２厚さ）を有するように構成され得る。このような電圧プロファイルによる誘電層の厚さプロファイルは本明細書で記述されるキャパシタ構造体に共通して適用される。
【0052】
（２）複数の並列連結方式
【0053】
連結構造体は第１および第４サブキャパシタ構造体ＳＣＡＰ１、ＳＣＡＰ４の並列連結と、第２および第５サブキャパシタ構造体ＳＣＡＰ２、ＳＣＡＰ５の並列連結と、第３および第６サブキャパシタ構造体ＳＣＡＰ３、ＳＣＡＰ６の並列連結を提供するためのコンタクト－メタル構造を含むことができる。これは第１および第４電極層Ｅ１、Ｅ４のコンタクト－メタル連結、第２および第５電極層Ｅ２、Ｅ５のコンタクト－メタル連結、第３および第６電極層Ｅ３、Ｅ６のコンタクト－メタル連結を通じて具現され得る。単独方式の場合と同様に、第１～第６サブキャパシタ構造体ＳＣＡＰ１－ＳＣＡＰ６には同一電圧Ｖ１が印加されるように構成されてもよく（図３Ｃ）、異なる電圧Ｖ１－Ｖ３が印加されるように構成されてもよい（図３Ｄ）。複数の並列連結方式の場合、単独方式の場合に対比レベル１～レベル３（ＬＶ１－ＬＶ３）の各レベルでのキャパシタンスが増加し得る。
【0054】
一方、第１～第６サブキャパシタ構造体ＳＣＡＰ１－ＳＣＡＰ６に同一電圧Ｖ１が印加されるように構成される場合、図３Ｅに図示されたように、第１および第４電極層Ｅ１、Ｅ４と第３および第６電極層Ｅ３、Ｅ６をすべて連結するコンタクト－メタル連結構造が採用されてもよい。この場合、第２および第５サブキャパシタ構造体ＳＣＡＰ２、ＳＣＡＰ５の並列連結によるキャパシタと、第３および第６サブキャパシタ構造体ＳＣＡＰ３、ＳＣＡＰ６の並列連結によるキャパシタが再び並列連結される構造が設けられてレベル２およびレベル３（ＬＶ２、ＬＶ３）でのキャパシタンスがさらに増加し得る。
【0055】
（３）混合方式
【0056】
連結構造体は、第１～第６サブキャパシタ構造体ＳＣＡＰ１－ＳＣＡＰ６の中で選択されたＮ個のサブキャパシタ構造体の並列連結を提供し、残りのＭ個のサブキャパシタ構造体が単独のキャパシタとして機能するようにするためのコンタクト－メタル構造を含むことができる（ここで、ＮおよびＭは自然数、Ｎ≧２、Ｎ＋Ｍ＝６）。図３Ｆは第２および第３サブキャパシタ構造体ＳＣＡＰ２、ＳＣＡＰ３が並列連結され、第５および第６サブキャパシタ構造体ＳＣＡＰ５、ＳＣＡＰ６が並列連結され、第１および第４サブキャパシタ構造体ＳＣＡＰ１、ＳＣＡＰ４が単独のキャパシタで機能する例示を示している（すなわち、Ｎ＝４、Ｍ＝２）。
【0057】
前述した連結遮断領域ＣＢＡと連結構造体を採用することによって、複数のキャパシタ構造体が設けられた半導体デバイスにおいて集積回路への適用拡張性を確保することができる。
【0058】
３．トレンチ配列
【0059】
前述したように、本実施例のトレンチはディップトレンチで具現され得、ディップトレンチの高段差によって半導体基板Ｓにストレスが印加されることにより、半導体基板Ｓ上にトレンチをエッチング（Ｅｔｃｈｉｎｇ）した後にトレンチを形成する半導体基板Ｓの側壁が倒れるＳｔｉｃｋｉｎｇ問題、およびディップトレンチ構造に起因した半導体基板ＳのＷａｒｐａｇｅとそれによる基板のクラック（Ｃｒａｃｋ）問題が現れ得る。
【0060】
【0061】
図４Ａに図示されたように、半導体基板Ｓ上で第１方向ＤＩＲ１を基準として、第１トレンチＴ１は第１長さを有し、第２トレンチＴ２は第１長さより大きい第２長さを有することができる（第１トレンチＴ１は第１キャパシタ構造体ＣＡＰ１を構成するトレンチに該当し得、第２トレンチＴ２は第２キャパシタ構造体ＣＡＰ２を構成するトレンチに該当し得、したがって第１および第２トレンチＴ１、Ｔ２の間の空間は前述した連結遮断領域ＣＢＡに該当し得る）。
【0062】
この時、第１方向ＤＩＲ１または第２方向ＤＩＲ２を基準として、半導体基板Ｓ上の少なくとも一部分には、第１および第２トレンチＴ１、Ｔ２が互いに交互に配置され、半導体基板Ｓ上での第１および第２トレンチＴ１、Ｔ２の配置構造は不規則性を有することができる。第１方向ＤＩＲ１での第１および第２トレンチＴ１、Ｔ２の互いに交互の配置は、例えば図４Ａの「ＴＭ１＿Ａ」または「ＴＭ１＿Ｂ」のような配置構造であり得、第２方向ＤＩＲ２での第１および第２トレンチＴ１、Ｔ２の互いに交互の配置は、例えば図４Ａの「ＴＭ１」または「ＴＭ２」のような配置構造であり得る。このような第１および第２トレンチＴ１、Ｔ２の配置構造は半導体基板Ｓ上の全体または一部のトレンチ構造の不規則性を保障する。
【0063】
このような第１および第２トレンチＴ１、Ｔ２に基づいて本実施例では第１および第２トレンチモジュールＴＭ１、ＴＭ２が設けられ得る。
【0064】
第１トレンチモジュールＴＭ１は、第２トレンチＴ２と、第１方向ＤＩＲ１と垂直な第２方向ＤＩＲ２を基準として第２トレンチＴ２の両側にそれぞれ配置される第１トレンチＴ１を含むことができる。図４Ａに図示されたように、第１トレンチモジュールＴＭ１で、一つの第２トレンチＴ２の両側にそれぞれ二つの第１トレンチＴ１が第１方向ＤＩＲ１に配置され得、第１方向ＤＩＲ１を基準としてエッジ－アライメント（Ｅｄｇｅ－Ａｌｉｇｎ）されるように構成される。すなわち、第２方向ＤＩＲ２を基準として長さが異なるトレンチが不規則に配置されることによって半導体基板Ｓに印加されるストレスが緩和される。
【0065】
第２トレンチモジュールＴＭ２は、第１トレンチＴ１と、第２方向ＤＩＲ２を基準として第１トレンチＴ１の両側にそれぞれ配置される第２トレンチＴ２を含むことができる。図４Ａに図示されたように、第２トレンチモジュールＴＭ２で、第１方向ＤＩＲ１に配置された二つの第１トレンチＴ１の両側にそれぞれ一つの第２トレンチＴ２が配置され得、第１方向ＤＩＲ１を基準としてエッジ－アライメント（Ｅｄｇｅ－Ａｌｉｇｎ）されるように構成される。すなわち、第２方向ＤＩＲ２を基準として長さが異なるトレンチが不規則に配置されることによって半導体基板Ｓに印加されるストレスが緩和される。
【0066】
第１トレンチモジュールＴＭ１および第２トレンチモジュールＴＭ２は第２方向ＤＩＲ２を基準として隣接して配置され得、前記隣接して配置された第１トレンチモジュールＴＭ１および第２トレンチモジュールＴＭ２を複合トレンチモジュール（ＣＴＭ：Ｃｏｍｐｌｅｘ Ｔｒｅｎｃｈ Ｍｏｄｕｌｅ）ＣＴＭ１と定義する時、第１方向ＤＩＲ１または第２方向ＤＩＲ２を基準として複合トレンチモジュールＣＴＭ１の一側には第１トレンチモジュールが追加に配置され得る（図４Ａには第１方向ＤＩＲ１を基準として複合トレンチモジュールＣＴＭ１の一側（上側）に追加に配置された第１トレンチモジュールを「ＴＭ１＿Ａ」で表記し、第２方向ＤＩＲ２を基準として複合トレンチモジュールＣＴＭ１の一側（右側）に追加に配置された第１トレンチモジュールを「ＴＭ１＿Ｂ」で表記した）。
【0067】
この時、追加に配置された第１トレンチモジュールＴＭ１＿Ａ、ＴＭ１＿Ｂは第２方向ＤＩＲ２を長さ方向に有するように構成され得る。これに伴い、複合トレンチモジュールＣＴＭ１を構成する各トレンチの長さ方向（図４Ａで第１方向ＤＩＲ１）と、追加に配置された第１トレンチモジュールＴＭ１＿Ａ、ＴＭ１＿Ｂの長さ方向（図４Ａで第２方向ＤＩＲ２）が垂直に形成されて、それぞれのトレンチによって半導体基板Ｓにそれぞれ印加されるストレスが相殺され得る。
【0068】
さらに、前述したように第１方向ＤＩＲ１または第２方向ＤＩＲ２を基準として、半導体基板Ｓ上の少なくとも一部分には、第１および第２トレンチＴ１、Ｔ２が互いに交互に配置され、半導体基板Ｓ上での第１および第２トレンチＴ１、Ｔ２の配置構造は不規則性を有することができる。トレンチ構造の「不規則性」とは、「複合トレンチモジュール」ＣＴＭ１、ＣＴＭ２レベルでのトレンチ構造の非対称性（左右非対称性または上下非対称性、および回転非対称性）を意味し得る。図４Ａを基準として、複合トレンチモジュールＣＴＭ１は第２方向に対して非対称性を有する（例えば、第１方向を回転軸として複合トレンチモジュールＣＴＭ１を第２方向に反転させても、「反転前」の複合トレンチモジュールＣＴＭ１と「反転後」の複合トレンチモジュールＣＴＭ１は互いに一致しない）。また、図４Ａを基準として、複合トレンチモジュールＣＴＭ１は回転非対称性を有する（例えば、複合トレンチモジュールＣＴＭ１を回転させても、「回転前」の複合トレンチモジュールＣＴＭ１と「回転後」の複合トレンチモジュールＣＴＭ１は互いに一致しない）。このような複合トレンチモジュールＣＴＭ１の不規則性および非対称性により半導体基板Ｓに印加されるストレスが緩和され得、複合トレンチモジュールＣＴＭ１が不規則性および非対称性を有することにより、半導体基板Ｓ上に形成された全体のトレンチ構造も不規則性および非対称性を有するようになる。
【0069】
全体的なトレンチ配列が長方形化されてパターン化され得るように、図４Ａに図示されたように、２個の複合トレンチモジュールＣＴＭ１、ＣＴＭ２、２個の追加の第１トレンチモジュールＴＭ１＿Ａ、ＴＭ１＿Ｂで構成され得、また、全体的なトレンチ配列が正四角形化されてパターン化され得るように、図４Ａのトレンチ配列に加えて図４Ｂに図示されたような追加の複数のトレンチ（Ｔ＿ＡＤＤ）が設けられてもよい。
【0070】
４．メッシュ構造のテーパ部分
【0071】
以上では、一つのメッシュ構造を基準として第１および第２キャパシタ構造体ＣＡＰ１、ＣＡＰ２が区画される構造にフォーカシングを合わせて本実施例を説明したし、以下では、本実施例で採用された「テーパ部分」を具体的に説明するために、一つのトレンチを基準として二つのメッシュ構造（第１および第２メッシュ構造Ｍ１、Ｍ２で表記する）が区画される構造にフォーカシングを合わせて本実施例を説明する。以下で説明する構成は、前述した本実施例の構成に共に適用され得ることは言うまでもない。
【0072】
トレンチキャパシタの場合、半導体基板Ｓの熱膨張係数とトレンチ内に配置される誘電層および電極層の熱膨張係数間の差によって、半導体基板Ｓには引張（ｔｅｎｓｉｌｅ）および圧縮（ｃｏｍｐｒｅｓｓｉｖｅ）応力によるストレスが印加されて半導体基板Ｓが壊れるクラック問題が発生する。このために、本実施例ではトレンチ内部に自由空間に該当するボイド（Ｖｏｉｄ）Ｖを形成して、半導体基板Ｓとトレンチ内部の誘電層および電極層の熱膨張係数差によって発生する引張（ｔｅｎｓｉｌｅ）および圧縮（ｃｏｍｐｒｅｓｓｉｖｅ）応力を発散させる空間を形成する（すなわち、ボイドＶはストレス緩和（Ｓｔｒｅｓｓ Ｒｅｌｉｅｆ）のための構成として機能する）。
【0073】
具体的には、図５Ａに図示されたように、本実施例の第１および第２メッシュ構造Ｍ１、Ｍ２は、少なくとも部分的に、第１および第２メッシュ構造Ｍ１、Ｍ２の下部に行くほど幅が狭くなるテーパ部分ＴＰをそれぞれ含むことができ、図５Ｂに図示されたように、トレンチの内部に形成されるボイドＶはテーパ部分ＴＰに対応する幅プロファイルを有するように構成され得る。すなわち、第１および第２メッシュ構造Ｍ１、Ｍ２はテーパ部分ＴＰを基準として、その上端は第１幅Ｗ１で形成され、その下端は第１幅Ｗ１より小さい第２幅Ｗ２で形成される。これに伴い、第１および第２メッシュ構造Ｍ１、Ｍ２の間に配置されたトレンチは、図５Ｂに図示されたように、テーパ部分ＴＰを基準として下端対比上端の幅が小さいように形成される。
【0074】
したがって、図５Ｂに図示された通り、トレンチに第１誘電層Ｄ１、第１電極層Ｅ１、第２誘電層Ｄ２、第２電極層Ｅ２、第３誘電層Ｄ３および第３電極層Ｅ３が順次蒸着される時、第１および第２メッシュ構造Ｍ１、Ｍ２の上端の大きな幅（すなわち、前述した第１幅Ｗ１）によりトレンチの上部開口は第３電極層Ｅ３の接触によって閉鎖されることになる。これに伴い、テーパ部分ＴＰの下端でボイドＶは一定の幅を有し、テーパ部分ＴＰでボイドＶの幅はテーパ部分ＴＰの傾斜に対応して減少し、第３電極層Ｅ３の接触地点でボイドＶは閉鎖される。これに伴い、ボイドＶはトレンチに配置された複数の電極層Ｅ１－Ｅ３のうち第３電極層Ｅ３（すなわち、最外郭電極層）のみにより閉鎖されて形成される自由空間で構成される。
【0075】
また、図５Ｂに図示されたように、ボイドＶはテーパ部分ＴＰの上側での最外郭電極層Ｅ３の接触によって閉鎖される構造で形成され、したがって半導体デバイスに適用される層間誘電体（ＩＬＤ：Ｉｎｔｅｒ－Ｌａｙｅｒ Ｄｉｅｌｅｃｔｒｉｃｓ）（すなわち、金属配線ＭＩの下のコンタクトレベルの絶縁膜）と独立的に形成され得る。すなわち、半導体基板Ｓに印加されるストレスの緩和のための空間（すなわち、ボイドＶ）が形成されて半導体基板Ｓのクラック問題が解消され得、また、層間誘電体ＩＬＤをトレンチ内部に蒸着させてボイドＶを形成する付加的な工程なしに、半導体デバイスの製造過程で必然的に伴われる誘電層および電極層の蒸着工程のみでテーパ部分ＴＰにより自然にボイドＶが形成され得るため、その製造工程上の簡素化および便宜性が確保され得る。
【0076】
このように本発明に従う時、複数のトレンチキャパシタを有する半導体デバイス（例：集積回路（ＩＣ））において、トレンチキャパシタの活用性を拡張し、トレンチキャパシタの工程過程で半導体基板に印加されるストレスによって引き起こされるＳｔｉｃｋｉｎｇ問題、Ｗａｒｐａｇｅ問題および基板のクラック問題が除去され得る。
【0077】
本発明は図面に図示された実施例を参照して説明されたが、これは例示的なものに過ぎず、当該技術が属する技術分野で通常の知識を有する者であればこれから多様な変形および均等な他の実施例が可能であるという点が理解できるであろう。したがって、本発明の真の技術的保護範囲は下記の特許請求の範囲によって定められるべきである。
【符号の説明】
【0078】
ＣＡＰ１、ＣＡＰ２：第１および第２キャパシタ構造体
ＳＣＡＰ１－ＳＣＡＰ６：第１～第６サブキャパシタ構造体
Ｓ：半導体基板
Ｔ１、Ｔ２：第１および第２トレンチ
Ｄ１－Ｄ６：第１～第６誘電層
Ｅ１－Ｅ６：第１～第６電極層
ＣＢＡ：連結遮断領域
ＣＳ、Ｃ１－Ｃ６：コンタクト
ＭＩ：金属配線
ＴＭ１、ＴＭ１＿Ａ、ＴＭ１＿Ｂ：第１トレンチモジュール
ＴＭ２：第２トレンチモジュール
ＣＴＭ、ＣＴＭ１、ＣＴＭ２：複合トレンチモジュール
Ｔ＿ＡＤＤ：追加の複数のトレンチ
Ｍ１、Ｍ２：第１および第２メッシュ構造
ＴＰ：テーパ部分
Ｖ：ボイド
ＩＬＤ：層間誘電体
ＳＣＡＰ１－ＳＣＡＰ６：第１～第６サブキャパシタ構造体
Ｓ：半導体基板
Ｔ１、Ｔ２：第１および第２トレンチ
Ｄ１－Ｄ６：第１～第６誘電層
Ｅ１－Ｅ６：第１～第６電極層
ＣＢＡ：連結遮断領域
ＣＳ、Ｃ１－Ｃ６：コンタクト
ＭＩ：金属配線
ＴＭ１、ＴＭ１＿Ａ、ＴＭ１＿Ｂ：第１トレンチモジュール
ＴＭ２：第２トレンチモジュール
ＣＴＭ、ＣＴＭ１、ＣＴＭ２：複合トレンチモジュール
Ｔ＿ＡＤＤ：追加の複数のトレンチ
Ｍ１、Ｍ２：第１および第２メッシュ構造
ＴＰ：テーパ部分
Ｖ：ボイド
ＩＬＤ：層間誘電体
【図1】
【図2】
【図3A】
【図3B】
【図3C】
【図3D】
【図3E】
【図3F】
【図4A】
【図4B】
【図5A】
【図5B】
【手続補正書】
【提出日】2024-11-01
【手続補正1】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項1】
半導体基板上で互いに離隔して形成された第１および第２キャパシタ構造体を含む半導体デバイスであって、
前記第１キャパシタ構造体は、前記半導体基板に形成された第１トレンチと、前記第１トレンチに配置される第１～第３電極層と、前記半導体基板および前記第１～第３電極層とインターレース（ｉｎｔｅｒｌａｃｅ）構造で配置される第１～第３誘電層を含み、
前記第２キャパシタ構造体は、前記半導体基板に形成された第２トレンチと、前記第２トレンチに配置される第４～第６電極層と、前記半導体基板および前記第４～第６電極層とインターレース（ｉｎｔｅｒｌａｃｅ）構造で配置される第４～第６誘電層を含み、
前記第１および第２キャパシタ構造体の間には、前記第１キャパシタ構造体を構成する各エレメントと、前記第２キャパシタ構造体を構成する各エレメント間の連結が遮断される連結遮断領域が形成されており、
前記半導体基板上で第１方向を基準として、前記第１トレンチは第１長さを有し、前記第２トレンチは前記第１長さより大きい第２長さを有することを特徴とする、半導体デバイス。
前記第１キャパシタ構造体は、前記半導体基板に形成された第１トレンチと、前記第１トレンチに配置される第１～第３電極層と、前記半導体基板および前記第１～第３電極層とインターレース（ｉｎｔｅｒｌａｃｅ）構造で配置される第１～第３誘電層を含み、
前記第２キャパシタ構造体は、前記半導体基板に形成された第２トレンチと、前記第２トレンチに配置される第４～第６電極層と、前記半導体基板および前記第４～第６電極層とインターレース（ｉｎｔｅｒｌａｃｅ）構造で配置される第４～第６誘電層を含み、
前記第１および第２キャパシタ構造体の間には、前記第１キャパシタ構造体を構成する各エレメントと、前記第２キャパシタ構造体を構成する各エレメント間の連結が遮断される連結遮断領域が形成されており、
前記半導体基板上で第１方向を基準として、前記第１トレンチは第１長さを有し、前記第２トレンチは前記第１長さより大きい第２長さを有することを特徴とする、半導体デバイス。
【請求項2】
前記半導体基板、前記第１誘電層および前記第１電極層は前記第１キャパシタ構造体の第１サブキャパシタ構造体を構成し、前記第１電極層、前記第２誘電層および前記第２電極層は前記第１キャパシタ構造体の第２サブキャパシタ構造体を構成し、前記第２電極層、前記第３誘電層および前記第３電極層は前記第１キャパシタ構造体の第３サブキャパシタ構造体を構成し、
前記半導体基板、前記第４誘電層および前記第４電極層は前記第２キャパシタ構造体の第４サブキャパシタ構造体を構成し、前記第４電極層、前記第５誘電層および前記第５電極層は前記第２キャパシタ構造体の第５サブキャパシタ構造体を構成し、前記第５電極層、前記第６誘電層および前記第６電極層は前記第２キャパシタ構造体の第６サブキャパシタ構造体を構成し、
前記半導体デバイスは、前記第１～第６サブキャパシタ構造体の中で選択された複数のサブキャパシタ構造体の並列連結を提供するために、またはそれぞれのサブキャパシタ構造体が単独のキャパシタとして機能するようにするために、前記半導体基板および前記第１～第６電極層に連結される連結構造体をさらに含むことを特徴とする、請求項１に記載の半導体デバイス。
前記半導体基板、前記第４誘電層および前記第４電極層は前記第２キャパシタ構造体の第４サブキャパシタ構造体を構成し、前記第４電極層、前記第５誘電層および前記第５電極層は前記第２キャパシタ構造体の第５サブキャパシタ構造体を構成し、前記第５電極層、前記第６誘電層および前記第６電極層は前記第２キャパシタ構造体の第６サブキャパシタ構造体を構成し、
前記半導体デバイスは、前記第１～第６サブキャパシタ構造体の中で選択された複数のサブキャパシタ構造体の並列連結を提供するために、またはそれぞれのサブキャパシタ構造体が単独のキャパシタとして機能するようにするために、前記半導体基板および前記第１～第６電極層に連結される連結構造体をさらに含むことを特徴とする、請求項１に記載の半導体デバイス。
【請求項3】
前記連結構造体は、前記第１および第４サブキャパシタ構造体の並列連結と、前記第２および第５サブキャパシタ構造体の並列連結と、前記第３および第６サブキャパシタ構造体の並列連結を提供するためのコンタクト－メタル構造を含むことを特徴とする、請求項２に記載の半導体デバイス。
【請求項4】
前記連結構造体は、前記第１～第６サブキャパシタ構造体の中で選択されたＮ個のサブキャパシタ構造体の並列連結を提供し、残りのＭ個のサブキャパシタ構造体が単独のキャパシタとして機能するようにするためのコンタクト－メタル構造を含むことを特徴とする、請求項２に記載の半導体デバイス（ＮおよびＭは自然数、Ｎ≧２、Ｎ＋Ｍ＝６）。
【請求項5】
前記第１～第６誘電層それぞれは、前記第１～第６サブキャパシタ構造体に印加される電圧により予め定義された電圧プロファイルに対応する厚さプロファイルを有することにより、前記第１および第２キャパシタ構造体には異なる電圧値を有する複数の電圧が印加され得るように構成されることを特徴とする、請求項１に記載の半導体デバイス。
【請求項6】
前記半導体基板自体が高濃度ドーピングされて（ｈｉｇｈｌｙ ｄｏｐｅｄ）前記第１および第２キャパシタ構造体に対する共通接地電極（Ｃｏｍｍｏｎ Ｇｒｏｕｎｄ Ｅｌｅｃｔｒｏｄｅ）を構成することを特徴とする、請求項１に記載の半導体デバイス。
【請求項7】
前記第１方向または前記第１方向と垂直な第２方向を基準として、前記半導体基板の少なくとも一部分には、前記第１および第２トレンチが互いに交互に配置されて前記半導体基板上での前記第１および第２トレンチの配置構造は不規則性を有することを特徴とする、請求項１に記載の半導体デバイス。
【請求項8】
前記半導体デバイスは第１トレンチモジュールを含むものの、前記第１トレンチモジュールは、前記第２トレンチと、前記第１方向と垂直な第２方向を基準として前記第２トレンチの両側にそれぞれ配置される前記第１トレンチを含むことを特徴とする、請求項１に記載の半導体デバイス。
【請求項9】
前記半導体デバイスは第２トレンチモジュールを含むものの、前記第２トレンチモジュールは、前記第１トレンチと、前記第２方向を基準として前記第１トレンチの両側にそれぞれ配置される前記第２トレンチを含むことを特徴とする、請求項８に記載の半導体デバイス。
【請求項10】
前記第１トレンチモジュールおよび前記第２トレンチモジュールは前記第２方向を基準として隣接して配置され、前記隣接して配置された前記第１トレンチモジュールおよび前記第２トレンチモジュールが複合トレンチモジュールと定義される時、前記第１方向または前記第２方向を基準として前記複合トレンチモジュールの一側には前記第１トレンチモジュールが追加に配置されるものの、前記追加に配置された第１トレンチモジュールは前記第２方向を長さ方向に有する特徴とする、請求項９に記載の半導体デバイス。
【外国語明細書】