特開 2024-173606 サイリスタ用のサージ抑制回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024173606

(43)【公開日】2024-12-12

(54)【発明の名称】サイリスタ用のサージ抑制回路

(51)【国際特許分類】

   H02M 1/00 20070101AFI20241205BHJP

【ＦＩ】

H02M1/00 F

【審査請求】有

【請求項の数】7

【出願形態】ＯＬ

(21)【出願番号】P 2023202576

(22)【出願日】2023-11-30

(31)【優先権主張番号】112120417

(32)【優先日】2023-05-31

(33)【優先権主張国・地域又は機関】TW

(71)【出願人】

【識別番号】523433790

【氏名又は名称】台亞半導體股▲フン▼有限公司

【氏名又は名称原語表記】Ｔａｉｗａｎ－Ａｓｉａ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｃｏｒｐｏｒａｔｉｏｎ

【住所又は居所原語表記】Ｎｏ． １， Ｌｉ－Ｈｓｉｎ ５ｔｈ Ｒｄ．， Ｈｓｉｎｃｈｕ Ｓｃｉｅｎｃｅ Ｐａｒｋ， Ｈｓｉｎｃｈｕ Ｃｉｔｙ ３００７８， Ｔａｉｗａｎ

(74)【代理人】

【識別番号】100167689

【弁理士】

【氏名又は名称】松本 征二

(72)【発明者】

【氏名】▲ヂャン▼詠舜

(72)【発明者】

【氏名】王地寶

(72)【発明者】

【氏名】▲蘇▼信銘

【テーマコード（参考）】

5H740

【Ｆターム（参考）】

5H740BA01

5H740BA12

5H740BB01

5H740BC01

5H740BC02

5H740KK01

5H740MM01

(57)【要約】      （修正有）

【課題】サージ電流を吸収して部品の誤動作を防止することができるサージ抑制回路を提供する。
【解決手段】サイリスタ３００は、は、第１交流電圧端子ＡＣ１と第２交流電圧端子ＡＣ２との間に接続される。サージ抑制回路１００は、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）１１０、抵抗１３０、ツェナーダイオード１５０及びコンデンサ構造１７０を備える。ＭＯＳＦＥＴは、サイリスタのベースと第２交流電圧端子との間に電気的に接続されている。抵抗は、ＭＯＳＦＥＴのゲートと第２交流電圧端子との間に電気的に接続されている。ツェナーダイオードは、ＭＯＳＦＥＴのゲートと第２交流電圧端子との間に電気的に接続されている。コンデンサ構造は、ＭＯＳＦＥＴのゲートと基板端子との間に位置する。
【選択図】図２

【特許請求の範囲】

【請求項1】

サイリスタ用のサージ抑制回路であって、前記サイリスタは、第１交流電圧端子と第２交流電圧端子との間に接続され、第１バイポーラトランジスタ（ｂｉｐｏｌａｒ ｊｕｎｃｔｉｏｎ ｔｒａｎｓｉｓｔｏｒ，ＢＪＴ）及び第２バイポーラトランジスタを有し、
前記サージ抑制回路は、
前記第２バイポーラトランジスタのベースと前記第２交流電圧端子との間に電気的に接続されている金属酸化膜半導体電界効果トランジスタ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ，ＭＯＳＦＥＴ）と、
前記金属酸化膜半導体電界効果トランジスタのゲートと前記第２交流電圧端子との間に電気的に接続されている抵抗と、
前記金属酸化膜半導体電界効果トランジスタの前記ゲートと前記第２交流電圧端子との間に電気的に接続されているツェナーダイオードと、
前記金属酸化膜半導体電界効果トランジスタの前記ゲートと基板端子との間に位置するコンデンサ構造と、を備えるサージ抑制回路。

【請求項2】

前記金属酸化膜半導体電界効果トランジスタは、ドレインとソースを有し、前記ドレインは、前記第２バイポーラトランジスタの前記ベースに電気的に接続され、前記ソースは、前記第２交流電圧端子に電気的に接続されていることを特徴とする請求項１に記載のサージ抑制回路。

【請求項3】

前記抵抗は、前記ツェナーダイオードと並列に接続されていることを特徴とする請求項１に記載のサージ抑制回路。

【請求項4】

前記金属酸化膜半導体電界効果トランジスタは、エンハンスメント型金属酸化膜半導体電界効果トランジスタであることを特徴とする請求項１に記載のサージ抑制回路。

【請求項5】

前記金属酸化膜半導体電界効果トランジスタは、Ｎ型金属酸化膜半導体電界効果トランジスタ（ＮＭＯＳＦＥＴ）であることを特徴とする請求項１に記載のサージ抑制回路。

【請求項6】

前記コンデンサ構造は、寄生コンデンサであり、前記寄生コンデンサは、回路レイアウトによって前記サージ抑制回路内に形成されることを特徴とする請求項１に記載のサージ抑制回路。

【請求項7】

前記コンデンサ構造は、Ｐ型金属酸化膜半導体電界効果トランジスタ（ＰＭＯＳＦＥＴ）構造で前記回路レイアウトによって形成されることを特徴とする請求項６に記載のサージ抑制回路。

【請求項8】

前記コンデンサ構造は、金属層、第１酸化物層、第２酸化物層、及びＮ型基板で構成されることを特徴とする請求項６に記載のサージ抑制回路。

【請求項9】

前記コンデンサ構造は、金属層、酸化物層、及びＮ型ドープ領域で構成されることを特徴とする請求項６に記載のサージ抑制回路。

【請求項10】

前記抵抗は、前記コンデンサ構造によって生成される誘導電流に応じて、前記金属酸化膜半導体電界効果トランジスタを駆動することを特徴とする請求項１に記載のサージ抑制回路。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、サイリスタ用のサージ抑制回路に関し、特にサージ電流を吸収して部品の誤動作を防止することができるサージ抑制回路に関する。

【背景技術】

【0002】

典型的な双方向フォトトライアック（Ｐｈｏｔｏ Ｔｒｉａｃ）は、マイクロコントローラーの低電圧側で駆動されるＩＲ－ＬＥＤ光信号で、高電圧ＡＣ負荷の電力密度を制御する。サージが発生すると、場合によっては双方向フォトトライアック（Ｐｈｏｔｏ Ｔｒｉａｃ）のｄｖ／ｄｔの許容範囲を超え、チップや他の接続部品に損傷や故障が生じることがある。図１に示す電流ｄｖ／ｄｔ保護回路は、シーメンス社によって提案され、米国特許第４，５７８，５６９号の明細書に開示されている。

【0003】

図１の回路は、デプレッション型金属酸化膜半導体電界効果トランジスタ５１０、エンハンスメント型金属酸化膜半導体電界効果トランジスタ５２０、ツェナーダイオード５３０、及びコンデンサ５４０を組み合わせたｄｖ／ｄｔ抑制回路である。しかし、デプレッション型金属酸化膜半導体電界効果トランジスタを使用する場合、製造プロセスにフォトマスクを追加する必要があるため、回路全体の製造コストが増加する。

【0004】

上記事情に鑑みて、本発明は、デプレッション型金属酸化膜半導体電界効果トランジスタに代わり、コンデンサの構造を改善できるサージ抑制回路を提案する。

【発明の概要】

【0005】

本発明の目的は、既存のｄｖ／ｄｔ抑制回路で使用されているデプレッション型金属酸化膜半導体電界効果トランジスタの代わりに抵抗を使用し、フォトマスクを削減し、製造プロセスを簡略化することが可能なサージ抑制回路を提供することにある。なお、本発明では、コンデンサの代わりにＰ型金属酸化膜半導体電界効果トランジスタを使用するため、コンデンサの面積を小さくし、チップサイズを縮小することができる。それによって、本発明に係るサージ抑制回路は、製造プロセスを簡略化し、コンデンサの面積を小さくし、全体の製造コストを低減することができる。

【0006】

上記目的を達成するため、本発明は、サイリスタ用のサージ抑制回路を開示する。前記サイリスタは、第１交流電圧端子と第２交流電圧端子との間に接続され、第１バイポーラトランジスタ（ｂｉｐｏｌａｒ ｊｕｎｃｔｉｏｎ ｔｒａｎｓｉｓｔｏｒ，ＢＪＴ）及び第２バイポーラトランジスタを有する。前記サージ抑制回路は、金属酸化膜半導体電界効果トランジスタ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ，ＭＯＳＦＥＴ）、抵抗、ツェナーダイオード、及びコンデンサ構造を備える。前記金属酸化膜半導体電界効果トランジスタは、前記第２バイポーラトランジスタのベースと前記第２交流電圧端子との間に電気的に接続されている。前記抵抗は、前記金属酸化膜半導体電界効果トランジスタのゲートと前記第２交流電圧端子との間に電気的に接続されている。前記ツェナーダイオードは、前記金属酸化膜半導体電界効果トランジスタの前記ゲートと前記第２交流電圧端子との間に電気的に接続されている。前記コンデンサ構造は、前記金属酸化膜半導体電界効果トランジスタの前記ゲートと基板端子との間に位置する。

【0007】

本発明の実施例において、前記金属酸化膜半導体電界効果トランジスタは、ドレインとソースを有し、前記ドレインは、前記第２バイポーラトランジスタの前記ベースに電気的に接続され、前記ソースは、前記第２交流電圧端子に電気的に接続されている。

【0008】

本発明の実施例において、前記抵抗は、前記ツェナーダイオードと並列に接続されている。

【0009】

本発明の実施例において、前記金属酸化膜半導体電界効果トランジスタは、エンハンスメント型金属酸化膜半導体電界効果トランジスタである。

【0010】

本発明の実施例において、前記金属酸化膜半導体電界効果トランジスタは、Ｎ型金属酸化膜半導体電界効果トランジスタ（ＮＭＯＳＦＥＴ）である。

【0011】

本発明の実施例において、前記コンデンサ構造は、寄生コンデンサであり、前記寄生コンデンサは、回路レイアウトによって前記サージ抑制回路内に形成される。

【0012】

本発明の実施例において、前記コンデンサ構造は、Ｐ型金属酸化膜半導体電界効果トランジスタ（ＰＭＯＳＦＥＴ）構造で前記回路レイアウトによって形成される。

【0013】

本発明の実施例において、前記コンデンサ構造は、金属層、第１酸化物層、第２酸化物層、及びＮ型基板で構成される。

【0014】

本発明の実施例において、前記コンデンサ構造は、金属層、酸化物層、及びＮ型ドープ領域で構成される。

【0015】

本発明の実施例において、前記抵抗は、前記コンデンサ構造によって生成される誘導電流に応じて、前記金属酸化膜半導体電界効果トランジスタを駆動する。

【0016】

当業者は、図面および後述する実施態様を参照すれば、本発明の他の目的、および本発明の技術的手段と実施態様を理解することができる。

【図面の簡単な説明】

【0017】

【図1】従来技術のｄｖ／ｄｔ保護回路の模式図

【図2】本発明に係るサージ抑制回路を示す模式図

【図3】本発明に係るサージ抑制回路を示す断面図

【図4】本発明に係るサージ抑制回路を示す断面図

【図5】本発明に係るサージ抑制回路を示す断面図

【発明を実施するための形態】

【0018】

以下、本発明の内容を実施例を通じて説明する。本発明の実施例は、実施例で説明したような環境、用途、または特定の態様に限定することを意図するものではない。従って、実施例の説明は、本発明を説明するためのものであるが、本発明を限定するものではない。なお、実施形態及び図面において、本発明と直接関係のない構成要素は省略され、図示されていない。図面における各構成要素の寸法の関係は、理解を容易にするためのものであり、実際の寸法を限定するものではない。

【0019】

本発明の第１実施例を図２及び図３に示す。図２は、本発明に係るサージ抑制回路１００を示す模式図である。サージ抑制回路１００は、フォトトライアック（Ｐｈｏｔｏ Ｔｒｉａｃ）などのサイリスタ３００を、サージによって発生するベース電流による部品の誤動作から保護するために使用される。サイリスタ３００は、第１交流電圧端子ＡＣ１と第２交流電圧端子ＡＣ２との間に接続され、第１バイポーラトランジスタ（ｂｉｐｏｌａｒ ｊｕｎｃｔｉｏｎ ｔｒａｎｓｉｓｔｏｒ，ＢＪＴ）３１０及び第２バイポーラトランジスタ３３０を有する。

【0020】

具体的に、サイリスタ３００は、第１ピンＴ１と第２ピンＴ２を有する。第１ピンＴ１は、第１交流電圧端子ＡＣ１に接続される。第２ピンＴ２は、第２交流電圧端子ＡＣ２に接続される。サイリスタ３００は、図２に示す回路と等価である。第１バイポーラトランジスタ３１０のベースは、第２バイポーラトランジスタ３３０のコレクタに接続される。第１バイポーラトランジスタ３１０のコレクタは、第２バイポーラトランジスタ３３０のベースに接続される。

【0021】

サージ抑制回路１００は、金属酸化膜半導体電界効果トランジスタ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ，ＭＯＳＦＥＴ）１１０、抵抗１３０、ツェナーダイオード１５０、及びコンデンサ構造１７０を備える。金属酸化膜半導体電界効果トランジスタ１１０は、第２バイポーラトランジスタ３３０のベースと第２交流電圧端子ＡＣ２との間に電気的に接続されている。

【0022】

詳しくは、金属酸化膜半導体電界効果トランジスタ１１０は、ドレインとソースを有する。ドレインは、第２バイポーラトランジスタ３３０のベースに電気的に接続されている。ソースは、第２交流電圧端子ＡＣ２に電気的に接続されている。金属酸化膜半導体電界効果トランジスタ１１０は、Ｎ型金属酸化膜半導体電界効果トランジスタ（ＮＭＯＳＦＥＴ）である。なお、本発明において、金属酸化膜半導体電界効果トランジスタ１１０は、エンハンスメント型金属酸化膜半導体電界効果トランジスタ（ｅｎｈａｎｃｅｍｅｎｔ ｔｙｐｅ ＭＯＳＦＥＴ）である。

【0023】

ツェナーダイオード１５０は、金属酸化膜半導体電界効果トランジスタ１１０のゲートと第２交流電圧端子ＡＣ２との間に電気的に接続されている。ツェナーダイオード１５０は、抵抗１３０と並列に接続されているため、金属酸化膜半導体電界効果トランジスタ１１０のゲートの絶縁破壊を防止することが可能である。

【0024】

コンデンサ構造１７０は、金属酸化膜半導体電界効果トランジスタ１１０のゲートと基板端子との間に位置し、ｄｖ／ｄｔの変化を感知し、対応する感知電流を生成する。図２に示すように、コンデンサ構造１７０の一端は、第１バイポーラトランジスタ３１０のベースに接続されている。第１バイポーラトランジスタ３１０のベースの電位は、金属酸化膜半導体電界効果トランジスタ１１０のＮ型基板１９０の電位と同じであるため、Ｎ型基板１９０（すなわち基板端子）に接続されているとみなすことができる。

【0025】

抵抗１３０は、金属酸化膜半導体電界効果トランジスタ１１０のゲートと第２交流電圧端子ＡＣ２との間に電気的に接続されているため、コンデンサ構造１７０によって生成される誘導電流に応じて、金属酸化膜半導体電界効果トランジスタ１１０に電圧を提供することで、金属酸化膜半導体電界効果トランジスタ１１０を駆動することが可能である。

【0026】

本発明において、コンデンサ構造１７０は、外部コンデンサではない。即ち、本発明に係るコンデンサ構造１７０は、寄生コンデンサである。寄生コンデンサは、回路レイアウトによってサージ抑制回路１００内に形成される。

【0027】

本実施例において、コンデンサ構造１７０は、Ｐ型金属酸化膜半導体電界効果トランジスタ（ＰＭＯＳＦＥＴ）構造で回路レイアウトによって形成される。詳しくは、図３に示すように、点線範囲内の回路レイアウトの断面は、右側のＮＭＯＳＦＥＴと類似していることがわかる。コンデンサ構造１７０は、２つのＰウェル（Ｐ－ｗｅｌｌ）１９１の間に形成されている。コンデンサ構造１７０の上部は、ＰＭＯＳＦＥＴに似ており、ゲート、ドレイン、ソースが互いに接続されているため、ゲートが高い電位差によって絶縁破壊することはない。空乏領域（図示せず）は、Ｎ型基板１９０と２つのＰウェル１９１との間に位置する領域である。

【0028】

本発明の第２実施例を図４に示す。ＰＭＯＳＦＥＴと類似する構造でレイアウトされた第１実施例のコンデンサ構造１７０と異なり、本実施例では、コンデンサ構造１７０は、金属層１９２、第１酸化物層１９３、第２酸化物層１９４、及びＮ型基板１９０で構成される。金属層１９２は上部電極であり、Ｎ型基板１９０は下部電極である。第１酸化物層１９３及び第２酸化物層１９４は、金属層１９２とＮ型基板１９０との間に位置する。本実施例のコンデンサ構造１７０において、第１酸化物層１９３及び第２酸化物層１９４は、主にサージを吸収する部分である。

【0029】

本発明の第３実施例を図５に示す。コンデンサ構造１７０は、金属層１９２、第１酸化物層１９３、及びＮ型ドープ領域１９５で構成される。２つの酸化物層を有する第２実施例のコンデンサ構造１７０と異なり、本実施例では、コンデンサ構造１７０は、Ｎ型ドープ領域１９５を有し、第２酸化物層１９４が除去される。そのため、第２実施例のコンデンサ構造１７０に比べて、本実施例のコンデンサ構造１７０の厚さは薄くなっている。この場合、1つの酸化物層（第１酸化物層１９３）のみが存在し、酸化物層の厚さを規定することができるため、コンデンサ構造１７０の静電容量値は指定可能である。なお、Ｎ型ドープ領域１９５をコンデンサ構造１７０の下部電極として使用することにより、空乏領域を除去して干渉を回避することができる。

【0030】

第１実施例、第２実施例、及び第３実施例のコンデンサ構造１７０を見ると、サージ抑制回路１００は、３つの異なるコンデンサ構造１７０を使用したが、同じ絶縁破壊電圧に耐えることができる。

【0031】

集積回路全体のサイズに関しては、第３実施例のサージ抑制回路１００の面積は、第２実施例のサージ抑制回路１００の面積よりも大きい。第２実施例のサージ抑制回路１００の面積は、第１実施例のサージ抑制回路１００の面積よりも大きい。

【0032】

なお、３つのコンデンサ構造１７０の静電容量値の精度に関しては、第３実施例のコンデンサ構造１７０の静電容量値の精度は、第２実施例のコンデンサ構造１７０の静電容量値の精度よりも高い。第２実施例のコンデンサ構造１７０の静電容量値の精度は、第１実施例のコンデンサ構造１７０の静電容量値の精度よりも高い。

【0033】

上述のように、本発明に係るサージ抑制回路は、既存のｄｖ／ｄｔ抑制回路で使用されているデプレッション型金属酸化膜半導体電界効果トランジスタの代わりに抵抗を使用し、フォトマスクを削減し、製造プロセスを簡略化することが可能である。なお、本発明では、コンデンサの代わりにＰ型金属酸化膜半導体電界効果トランジスタを使用するため、コンデンサの面積を小さくし、チップサイズを縮小することができる。それによって、本発明に係るサージ抑制回路は、製造プロセスを簡略化し、コンデンサの面積を小さくし、全体の製造コストを低減することができる。

【0034】

上述の実施例は、本発明の実施形態を説明するものであり、本発明の特徴構成を説明するものである。本発明は、上記実施例に限定されるものではない。当業者が容易になし得る変更または均等配置も本発明の範囲内にある。本発明の権利の保護範囲は、特許請求の範囲に基づく。

【符号の説明】

【0035】

１００ サージ抑制回路
１１０ 金属酸化膜半導体電界効果トランジスタ
１３０ 抵抗
１５０ ツェナーダイオード
１７０ コンデンサ構造
１９０ Ｎ型基板
１９１ Ｐウェル
１９２ 金属層
１９３ 第１酸化物層
１９４ 第２酸化物層
１９５ Ｎ型ドープ領域
３００ サイリスタ
３１０ 第１バイポーラトランジスタ
３３０ 第２バイポーラトランジスタ
５１０ デプレッション型金属酸化膜半導体電界効果トランジスタ
５２０ エンハンスメント型金属酸化膜半導体電界効果トランジスタ
５３０ ツェナーダイオード
５４０ コンデンサ
Ｔ１ 第１ピン
Ｔ２ 第２ピン
ＡＣ１ 第１交流電圧端子
ＡＣ２ 第２交流電圧端子

【図1】

【図2】

【図3】

【図4】

【図5】

【手続補正書】

【提出日】2024-11-18

【手続補正1】

【補正対象書類名】特許請求の範囲

【補正対象項目名】全文

【補正方法】変更

【補正の内容】

【特許請求の範囲】

【請求項1】

サイリスタ用のサージ抑制回路であって、前記サイリスタは、第１交流電圧端子と第２交流電圧端子との間に接続され、第１バイポーラトランジスタ（ｂｉｐｏｌａｒ ｊｕｎｃｔｉｏｎ ｔｒａｎｓｉｓｔｏｒ，ＢＪＴ）及び第２バイポーラトランジスタを有し、前記第１バイポーラトランジスタのベースは、前記第２バイポーラトランジスタのコレクタに接続され、前記第１バイポーラトランジスタのコレクタは、前記第２バイポーラトランジスタのベースに接続され、
前記サージ抑制回路は、
前記第１バイポーラトランジスタのベースの電位と同じ電位であるＮ型基板上に形成され、前記第２バイポーラトランジスタのベースと前記第２交流電圧端子との間に電気的に接続されている金属酸化膜半導体電界効果トランジスタ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ，ＭＯＳＦＥＴ）と、
前記金属酸化膜半導体電界効果トランジスタのゲートと前記第２交流電圧端子との間に電気的に接続されている抵抗と、
前記金属酸化膜半導体電界効果トランジスタの前記ゲートと前記第２交流電圧端子との間に電気的に接続されているツェナーダイオードと、
前記金属酸化膜半導体電界効果トランジスタの前記ゲートと前記Ｎ型基板との間に位置するコンデンサ構造とを備え、
前記コンデンサ構造は、金属層、第１酸化物層、第２酸化物層及び前記Ｎ型基板の一部で構成され、前記第１酸化物層及び前記第２酸化物層が前記金属層と前記Ｎ型基板の前記一部との間に挟まれていることを特徴とするサージ抑制回路。

【請求項2】

前記金属酸化膜半導体電界効果トランジスタは、ドレインとソースを有し、前記ドレインは、前記第２バイポーラトランジスタの前記ベースに電気的に接続され、前記ソースは、前記第２交流電圧端子に電気的に接続されていることを特徴とする請求項１に記載のサージ抑制回路。

【請求項3】

前記抵抗は、前記ツェナーダイオードと並列に接続されていることを特徴とする請求項１に記載のサージ抑制回路。

【請求項4】

前記金属酸化膜半導体電界効果トランジスタは、エンハンスメント型金属酸化膜半導体電界効果トランジスタであることを特徴とする請求項１に記載のサージ抑制回路。

【請求項5】

前記金属酸化膜半導体電界効果トランジスタは、Ｎ型金属酸化膜半導体電界効果トランジスタ（ＮＭＯＳＦＥＴ）であることを特徴とする請求項１に記載のサージ抑制回路。

【請求項6】

前記抵抗は、前記コンデンサ構造によって生成される誘導電流に応じて、前記金属酸化膜半導体電界効果トランジスタを駆動することを特徴とする請求項１に記載のサージ抑制回路。

【請求項7】

サイリスタ用のサージ抑制回路であって、前記サイリスタは、第１交流電圧端子と第２交流電圧端子との間に接続され、第１バイポーラトランジスタ及び第２バイポーラトランジスタを有し、前記第１バイポーラトランジスタのベースは、前記第２バイポーラトランジスタのコレクタに接続され、前記第１バイポーラトランジスタのコレクタは、前記第２バイポーラトランジスタのベースに接続され、
前記サージ抑制回路は、
前記第１バイポーラトランジスタのベースの電位と同じ電位であるＮ型基板上に形成され、前記第２バイポーラトランジスタのベースと前記第２交流電圧端子との間に電気的に接続されている金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）と、
前記金属酸化膜半導体電界効果トランジスタのゲートと前記第２交流電圧端子との間に電気的に接続されている抵抗と、
前記金属酸化膜半導体電界効果トランジスタの前記ゲートと前記第２交流電圧端子との間に電気的に接続されているツェナーダイオードと、
前記金属酸化膜半導体電界効果トランジスタの前記ゲートと前記Ｎ型基板との間に位置するコンデンサ構造とを備え、
前記コンデンサ構造は、金属層、酸化物層及びＮ型ドープ領域で構成され、前記酸化物層が前記金属層と前記Ｎ型ドープ領域との間に挟まれていることを特徴とするサージ抑制回路。

【手続補正2】

【補正対象書類名】明細書

【補正対象項目名】０００２

【補正方法】変更

【補正の内容】

【0002】

典型的な双方向フォトトライアック（Ｐｈｏｔｏ Ｔｒｉａｃ）は、マイクロコントローラーの低電圧側で駆動されるＩＲ－ＬＥＤ光信号で、高電圧ＡＣ負荷の電力密度を制御する。サージが発生すると、場合によっては双方向フォトトライアック（Ｐｈｏｔｏ Ｔｒｉａｃ）のｄｖ／ｄｔの許容範囲を超え、チップや他の接続部品に損傷や故障が生じることがある。図１に示す電流ｄｖ／ｄｔ保護回路は、シーメンス社によって提案され、米国特許第４，５７８，５９６号の明細書に開示されている。