特開 2024-173630 単一パッケージのデータ記憶デバイス

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024173630

(43)【公開日】2024-12-12

(54)【発明の名称】単一パッケージのデータ記憶デバイス

(51)【国際特許分類】

   G06F 12/00 20060101AFI20241205BHJP

   H05K 3/34 20060101ALI20241205BHJP

【ＦＩ】

G06F12/00 550K

H05K3/34 507C

【審査請求】有

【請求項の数】20

【出願形態】ＯＬ

【外国語出願】

(21)【出願番号】P 2024002393

(22)【出願日】2024-01-11

(31)【優先権主張番号】63/505,639

(32)【優先日】2023-06-01

(33)【優先権主張国・地域又は機関】US

(31)【優先権主張番号】18/361,081

(32)【優先日】2023-07-28

(33)【優先権主張国・地域又は機関】US

(71)【出願人】

【識別番号】324010378

【氏名又は名称】サンディスク テクノロジーズ インコーポレイテッド

(74)【代理人】

【識別番号】100207837

【弁理士】

【氏名又は名称】小松原 寿美

(72)【発明者】

【氏名】フェイ ワン

(72)【発明者】

【氏名】タン チョン ウン

(72)【発明者】

【氏名】フイ シュー

(72)【発明者】

【氏名】テン スン

(72)【発明者】

【氏名】ガン リュー

【テーマコード（参考）】

5B160

5E319

【Ｆターム（参考）】

5B160MB01

5B160MM01

5B160MM10

5E319AA03

5E319AC01

5E319BB04

5E319CC33

5E319GG20

(57)【要約】      （修正有）

【課題】良好読み出し及び／又は書き込み速度を有するデータ記憶デバイスを提供する。
【解決手段】データ記憶デバイス２００は、単一パッケージ内に封入されたコントローラ２１０、１つ以上のメモリデバイス２０５及び１つ以上の受動部品２５０を含む。コントローラ、メモリデバイス及び受動部品は、データ記憶デバイスのプリント回路基板（ＰＣＢ）２２０に直接実装される。１つ以上のメモリデバイスに対するコントローラの位置は、データ記憶デバイスがより短い信号トレースを使用することを可能にする。
【選択図】図２

【特許請求の範囲】

【請求項1】

データ記憶デバイスであって、
プリント回路基板（ＰＣＢ）と、
前記ＰＣＢの表面に直接搭載されたコントローラと、
前記ＰＣＢの前記表面に直接実装され、前記ＰＣＢに関連付けられた信号トレースに通信可能に結合されたメモリデバイスであって、前記信号トレースは、前記メモリデバイスと前記コントローラとの間の通信経路を確立する、メモリデバイスと、
前記コントローラ及び前記メモリデバイスを封入するカバーと、を備える、データ記憶デバイス。

【請求項2】

前記ＰＣＢの前記表面に直接実装された１つ以上の受動部品を更に備える、請求項１に記載のデータ記憶デバイス。

【請求項3】

前記１つ以上の受動部品は、前記カバーによって封入されている、請求項２に記載のデータ記憶デバイス。

【請求項4】

前記１つ以上の受動部品は、リフローはんだ付けプロセスを使用して前記ＰＣＢの前記表面に直接実装されている、請求項２に記載のデータ記憶デバイス。

【請求項5】

前記コントローラは、リフローはんだ付けプロセスを使用して前記ＰＣＢの前記表面に直接実装されている、請求項１に記載のデータ記憶デバイス。

【請求項6】

前記カバーは、成形コンパウンドである、請求項１に記載のデータ記憶デバイス。

【請求項7】

前記コントローラは、前記ＰＣＢに関連付けられた別の信号トレースを使用して、前記データ記憶デバイスのインターフェースに通信可能に結合されている、請求項１に記載のデータ記憶デバイス。

【請求項8】

前記メモリデバイスは、ＮＡＮＤメモリダイのスタックである、請求項１に記載のデータ記憶デバイス。

【請求項9】

前記メモリデバイスは第１のメモリデバイスであり、前記データ記憶デバイスは、前記第１のメモリデバイスが前記コントローラの第１の側に配置され、前記ＰＣＢの前記表面に直接実装された第２のメモリデバイスが前記コントローラの第２の側に配置されるように、前記第２のメモリデバイスを更に備える、請求項１に記載のデータ記憶デバイス。

【請求項10】

データ記憶デバイスを組み立てる方法であって、
コントローラをプリント回路基板（ＰＣＢ）の表面に結合することと、
１つ以上の受動部品を前記ＰＣＢの前記表面に結合することと、
リフローはんだ付けプロセスを実行して、前記コントローラ及び前記１つ以上の受動部品を前記ＰＣＢの前記表面に固定することと、
メモリデバイスを前記ＰＣＢの前記表面に結合することと、
前記メモリデバイスを前記ＰＣＢに関連付けられた信号トレースに電気的に結合することと、
前記コントローラ、前記１つ以上の受動部品、及び前記メモリデバイスを単一のカバーを用いて封入することと、を含む、方法。

【請求項11】

前記信号トレースは、前記メモリデバイスを前記コントローラに通信可能に結合する、請求項１０に記載の方法。

【請求項12】

前記単一のカバーは、成形コンパウンドからなる、請求項１０に記載の方法。

【請求項13】

前記コントローラは、１つ以上のバンプパッド及び１つ以上の銅ピラーを使用して前記ＰＣＢの前記表面に結合されている、請求項１０に記載の方法。

【請求項14】

前記コントローラを前記ＰＣＢの前記表面上に設けられた接続インターフェースに通信可能に結合することを更に含む、請求項１０に記載の方法。

【請求項15】

前記メモリデバイスは、ＮＡＮＤメモリダイのスタックである、請求項１０に記載の方法。

【請求項16】

データ記憶デバイスであって、
プリント回路基板（ＰＣＢ）と、
前記ＰＣＢの表面に直接実装され、前記ＰＣＢに関連付けられた第１の信号手段に通信可能に結合された第１の記憶手段と、
前記ＰＣＢの前記表面に直接実装され、前記ＰＣＢに関連付けられた第２の信号手段に通信可能に結合された第２の記憶手段と、
前記第１の記憶手段と前記第２の記憶手段との間で前記ＰＣＢの前記表面に直接実装され、前記第１の信号手段を使用して前記第１の記憶手段に通信可能に結合されており、前記第２の信号手段を使用して前記第２の記憶手段に通信可能に結合されているコントローラ手段と、
前記第１の記憶手段、前記第２の記憶手段及び前記コントローラ手段を封入するカバー手段と、を備える、データ記憶デバイス。

【請求項17】

前記第１の記憶手段及び前記第２の記憶手段は、ＮＡＮＤメモリダイからなる、請求項１６に記載のデータ記憶デバイス。

【請求項18】

前記ＰＣＢの前記表面に結合された１つ以上の電子部品を更に備え、前記１つ以上の部品が前記カバー手段によって封入されている、請求項１６に記載のデータ記憶デバイス。

【請求項19】

前記コントローラ手段は、前記データ記憶デバイスの接続手段に通信可能に結合されている、請求項１６に記載のデータ記憶デバイス。

【請求項20】

前記コントローラ手段は、リフローはんだ付けプロセスを使用して前記ＰＣＢの前記表面に直接実装されている、請求項１６に記載のデータ記憶デバイス。

【発明の詳細な説明】

【技術分野】

【0001】

（関連出願の相互参照）
本出願は、２０２３年６月１日に出願された「ＳＩＮＧＬＥ ＰＡＣＫＡＧＥ ＤＡＴＡ ＳＴＯＲＡＧＥ ＤＥＶＩＣＥ」と題する米国特許仮出願第６３／５０５，６３９号の優先権を主張し、その開示全体は、参照によりその全体が本明細書に組み込まれる。

【背景技術】

【0002】

ますます多くの電子デバイスが、データを処理及び記憶するために様々なデータ記憶デバイスを使用している。特に、ソリッドステートドライブ（solid-state drive、ＳＳＤ）の人気が高まっている。例えば、従来のハードディスクドライブ（hard disk drive、ＨＤＤ）と比較した場合、ＳＤＤは、より良好な読み出し及び書き込み速度を有し、より信頼性が高く、よりコンパクトである。

【0003】

しかしながら、ＳＤＤに対する需要が増大するにつれて、増大した記憶容量及びより速い速度に対する需要も増大する。より大容量でより高速のＳＳＤが生産されるにつれて、ＳＳＤはより複雑になる。ＳＳＤが複雑になればなるほど、製造プロセスは時間とコストの両方の点でより費用がかかる。

【0004】

例えば、より大容量のＳＳＤは、典型的に、より大容量のメモリデバイスを必要とする。より大容量のメモリデバイスを収容するために、ＳＳＤのプリント回路基板（printed circuit board、ＰＣＢ）は、通常、追加の層を有する必要がある。より多くの層がＰＣＢに追加されるにつれて、追加のビアもＰＣＢに追加され、トレースルーティングはより複雑になる。加えて、ＳＳＤの各部品（例えば、コントローラ、及びメモリデバイスの各々）は、別個に試験される必要があり得る。

【0005】

したがって、ＳＳＤなどのデータ記憶デバイスが、製造の複雑さを増加させることなく、より大きな容量及びより高い速度を有することは有益であろう。

【発明の概要】

【0006】

本出願は、単一パッケージ内に統合されたコントローラ、１つ以上のメモリデバイス、及び１つ以上の受動部品を有するデータ記憶デバイスについて説明する。コントローラ、１つ以上のメモリデバイス、及び１つ以上の受動部品は、データ記憶デバイスのプリント回路基板（ＰＣＢ）の表面に直接実装される。１つ以上のメモリデバイスは、ＰＣＢに関連付けられた信号トレースを使用してコントローラに通信可能に結合される。同様に、コントローラは、ＰＣＢに関連付けられた追加の信号トレースを使用して、ＰＣＢのコネクタ又はインターフェースに通信可能に結合される。成形コンパウンドを使用して、コントローラ、１つ以上のメモリデバイス、及び１つ以上の受動部品を封入する。

【0007】

コントローラ及び１つ以上のメモリデバイスが同じＰＣＢの表面に直接実装されるので、ボールグリッドアレイ（ball grid array、ＢＧＡ）及びはんだボールの必要性が排除される。更に、１つ以上のメモリデバイスに対するコントローラのレイアウトは、コントローラと１つ以上のメモリデバイスとの間のトレースルーティングを改善する。例えば、１つ以上のメモリデバイスに対するコントローラのレイアウトは、現在の解決策と比較して、信号／通信経路を短縮する。より短い信号／通信経路は、データ記憶デバイスの改善された読み出し及び／又は書き込み速度につながる。

【0008】

したがって、本出願は、プリント回路基板（ＰＣＢ）を含むデータ記憶デバイスについて説明する。コントローラは、ＰＣＢの表面に直接実装される。メモリデバイスも、ＰＣＢの表面に直接実装され、ＰＣＢに関連付けられた信号トレースに通信可能に結合される。信号トレースは、メモリデバイスとコントローラとの間の通信経路を確立する。カバーは、コントローラ及びメモリデバイスを封入する。

【0009】

データ記憶デバイスを組み立てる方法についても説明される。一例では、方法は、コントローラをプリント回路基板（ＰＣＢ）の表面に結合することを含む。１つ以上の受動部品もまた、ＰＣＢの表面に結合される。コントローラ及び１つ以上の受動部品をＰＣＢの表面に固定するために、リフローはんだ付けプロセスが実行される。メモリデバイスは、ＰＣＢの表面上に設けられる。メモリデバイスは、ＰＣＢに関連付けられた信号トレースに電気的に結合される。コントローラ、１つ以上の受動部品、及びメモリデバイスの周りに単一のカバーが形成される。

【0010】

本出願はまた、データ記憶デバイスについて記載する。一例では、データ記憶デバイスはプリント回路基板（ＰＣＢ）を含む。ＰＣＢの表面に直接実装された第１の記憶手段。第１の記憶手段は、ＰＣＢに関連付けられた第１の信号手段に通信可能に結合される。第２の記憶手段も、ＰＣＢの表面に直接実装される。第２の記憶手段は、ＰＣＢに関連付けられた第２の信号手段に通信可能に結合される。コントローラ手段は、第１の記憶手段と第２の記憶手段との間のＰＣＢの表面に直接実装される。コントローラ手段は、第１の信号手段を使用して第１の記憶手段に通信可能に結合され、第２の信号手段を使用して第２の記憶手段にも通信可能に結合される。カバー手段は、第１の記憶手段、第２の記憶手段及びコントローラ手段を封入する。

【0011】

この概要は、「発明を実施するための形態」において以下で更に説明される概念の選択を簡略化された形態で紹介するために提供される。この概要は、特許請求される主題の主要な特徴又は本質的な特徴を特定することを意図するものではなく、特許請求される主題の範囲を限定するために使用されることを意図するものでもない。

【図面の簡単な説明】

【0012】

非限定的かつ非網羅的な例が、以下の図を参照して説明される。

【図1】一例による既存のデータ記憶デバイスを示す。

【図2】一例による、単一パッケージ内に統合されたメモリデバイス及びコントローラを有するデータ記憶デバイスを示す。

【図3A】一例によるデータ記憶デバイスを製造する方法又はプロセスを示す。

【図3B】一例によるデータ記憶デバイスを製造する方法又はプロセスを示す。

【図3C】一例によるデータ記憶デバイスを製造する方法又はプロセスを示す。

【図3D】一例によるデータ記憶デバイスを製造する方法又はプロセスを示す。

【図3E】一例によるデータ記憶デバイスを製造する方法又はプロセスを示す。

【発明を実施するための形態】

【0013】

以下の詳細な説明では、本明細書の一部を形成する添付図面が参照され、添付図面には、特定の実施形態又は例が例示として示される。本開示から逸脱することなく、これらの態様を組み合わせてもよく、他の態様を利用してもよく、構造上の変更を行ってもよい。したがって、以下の詳細な説明は、限定的な意味で解釈されるべきではなく、本開示の範囲は、添付の「特許請求の範囲」及びそれらの均等物によって定義される。

【0014】

本出願は、コントローラ、１つ以上のメモリデバイス、及び１つ以上の受動部品が単一パッケージ内に封入されたデータ記憶デバイスについて説明する。コントローラ及びメモリデバイスが別々にパッケージ化され、ボールグリッドアレイ（ball grid array、ＢＧＡ）を使用してデータ記憶デバイスのプリント回路基板（ＰＣＢ）に結合される現在のデータ記憶デバイスとは異なり、本開示のデータ記憶デバイスのコントローラ、１つ以上のメモリデバイス、及び１つ以上の受動部品は、ＰＣＢに直接実装される。

【0015】

更に、１つ以上のメモリデバイスに対するコントローラのレイアウトは、現在のデータ記憶デバイスと比較して、コントローラと１つ以上のメモリデバイスとの間のトレースルーティングを改善する。例えば、１つ以上のメモリデバイスに対するコントローラのレイアウトは、現在の解決策と比較して、信号／通信経路を短縮する。より短い信号／通信経路は、データ記憶デバイスの改善された読み出し及び／又は書き込み速度につながる。

【0016】

上に列挙した利点に加えて、より短い信号／通信経路はまた、抵抗の低減、コントローラとメモリデバイスとの間のより良好な信号伝送、及び／又はデータ記憶デバイスの全体的な動作温度の低下を含むがこれらに限定されない、追加の技術的利点を提供し得る。

【0017】

これらの利点は、他の例と共に、図１～図３Ｅに関してより詳細に示され、説明される。

【0018】

図１は、一例による既存のデータ記憶デバイス１００を示す。データ記憶デバイス１００は、ソリッドステートドライブ（ＳＳＤ）又はエンタープライズソリッドステートドライブ（enterprise solid-state drive、ｅＳＳＤ）であってもよい。図１に示す例では、データ記憶デバイス１００は、コントローラパッケージ１１０とは別個のメモリデバイスパッケージ１０５を有する。

【0019】

メモリデバイスパッケージ１０５は、基板１２５に実装された１つ以上のＮＡＮＤダイスタック１２０を含む。ボンドワイヤ１３０は、ＮＡＮＤダイスタック１２０を基板１２５内に設けられた信号トレース１３５に通信可能に結合するために使用される。１つ以上のＮＡＮＤダイスタック１２０及びボンドワイヤ１３０は、カバー１４０によって封入されてもよい。一例では、カバー１４０は、成形コンパウンド又は他のそのような材料である。

【0020】

メモリデバイスパッケージ１０５は、データ記憶デバイス１００のプリント回路基板（ＰＣＢ）１４５に実装される。図示の例では、メモリデバイスパッケージ１０５は、メモリデバイスパッケージ１０５のボールグリッドアレイ（ＢＧＡ）１５０の一部であるか又はそうでなければＢＧＡ１５０を形成するはんだボールを使用してＰＣＢ１４５に実装される。メモリデバイスパッケージ１０５のＢＧＡ１５０のはんだボールのうちの１つ以上は、ＰＣＢ１４５内に設けられた第１のトレース１５５（又はトレースの第１のセット）に通信可能に結合される。

【0021】

コントローラデバイスパッケージ１１０は、コントローラ１６０を含む。コントローラ１６０は、１つ以上のバンプパッド及び／又は銅ピラー１７０を使用して、コントローラデバイスパッケージ１１０の基板１６５に実装される。１つ以上のバンプパッド及び／又は銅ピラー１７０は、コントローラデバイスパッケージ１１０の基板１６５内のそれぞれの信号トレース１７５に通信可能に結合される。コントローラ１６０並びに１つ以上のバンプパッド及び／又は銅ピラー１７０は、カバー１８０によって封入される。一例では、カバー１８０は、成形コンパウンド又は他のそのような材料である。

【0022】

コントローラデバイスパッケージ１１０は、コントローラデバイスパッケージ１１０に関連付けられたＢＧＡ１８５の一部であるか又はそうでなければＢＧＡ１８５を形成するはんだボールを使用して、データ記憶デバイス１００のＰＣＢ１４５に実装される。はんだボールのうちの１つ以上は、ＰＣＢ１４５内に設けられた第２のトレース１９０（又はトレースの第２のセット）に通信可能に結合される。

【0023】

例えば、コントローラデバイスパッケージ１１０に関連付けられたＢＧＡ１８５のはんだボールの第１のセットは、第１のトレース１５５（又はトレースの第１のセット）に通信可能に結合される。したがって、第１のトレース１５５は、メモリデバイスパッケージ１０５の１つ以上のＮＡＮＤダイスタック１２０をコントローラパッケージ１１０のコントローラ１６０に通信可能に結合するために使用される。

【0024】

例えば、図１の第１のタイプの陰影によって示されるように、ＮＡＮＤダイスタック１２０は、メモリデバイスパッケージ１０５の基板１２５内に設けられた信号トレース１３５に（ボンドワイヤ１３０を介して）結合される。信号トレース１３５は、メモリデバイスパッケージ１０５に関連付けられたＢＧＡ１５０の１つ以上のはんだボールに電気的に結合される。メモリデバイスパッケージ１０５に関連付けられたＢＧＡ１５０の１つ以上のはんだボールはまた、データ記憶デバイス１００のＰＣＢ１４５内に設けられた第１の信号トレース１５５（又は信号トレースの第１のセット）に通信可能に結合される。

【0025】

第１のトレース１５５は、データ記憶デバイス１００のＰＣＢ１４５を通って延在し、コントローラデバイスパッケージ１１０に関連付けられたＢＧＡ１８５の１つ以上のはんだボールに通信可能に結合される。先に示したように、コントローラデバイスパッケージ１１０に関連付けられたＢＧＡ１８５のはんだボールは、コントローラデバイスパッケージ１１０の基板１６５内の信号トレース１７５に通信可能に結合される。信号トレース１７５はまた、コントローラデバイスパッケージ１１０のコントローラ１６０に通信可能に結合される。

【0026】

コントローラデバイスパッケージ１１０に関連付けられたＢＧＡ１８５のはんだボールの第２のセットは、ＰＣＢ１４５に関連付けられた第２のトレース１９０（又はトレースの第２のセット）に通信可能に結合される。この例では、第２のトレース１９０は、コントローラをデータ記憶デバイス１００のインターフェース（例えば、コネクタ）に結合するために使用される。

【0027】

１つ以上の受動部品１９５（例えば、コンデンサ、抵抗器）も、データ記憶デバイス１００のＰＣＢ１４５の表面上に実装され得る。示されるように、１つ以上の受動部品１９５は、メモリデバイスパッケージ１０５又はコントローラパッケージ１１０内に含まれない。

【0028】

図１に示すデータ記憶デバイス１００は、多数の層を有するＰＣＢ１４５を必要とする。いくつかの層は、メモリデバイスパッケージ１０５がコントローラパッケージ１１０から分離されているために必要とされる。例えば、メモリデバイスパッケージ１０５及びコントローラパッケージ１１０が異なるＢＧＡに関連付けられるので、追加の層、ビア、及びトレースが必要とされる。追加の層、トレース及びビアが追加されるにつれて、トレースルーティングは、より困難かつ複雑になる。

【0029】

データ記憶デバイス１００の別の欠点は、メモリデバイスパッケージ１０５が、通常、コントローラデバイスパッケージ１１０とは別個に試験されることである。別個の試験プロセスは、データ記憶デバイス１００の製造を遅延させる又は遅くする場合がある。

【0030】

はんだボール及び／又はＢＧＡの使用は、データ記憶デバイス１００の別の欠点である。例えば、はんだボールが使用されるときはいつでも、空気ポケット（例えば、はんだボイド）がリフローはんだ付けプロセス中にはんだボール内に形成され得るというリスクがある。はんだボイドは、様々な部品間の接続の信頼性を低下させ、データ記憶デバイス１００の性能に悪影響を及ぼし得る。

【0031】

データ記憶デバイス１００の別の欠点は、ＰＣＢ１４５内のトレースの全長である。トレースの長さが増加するにつれて、抵抗が増加し、信号伝送が劣化し、データ記憶デバイスの動作温度が上昇し得る。これらの要因の全ては、データ記憶デバイス１００の性能に悪影響を与える恐れがある。

【0032】

図２は、一例による、単一パッケージ２１５内に統合されたメモリデバイス２０５及びコントローラ２１０を有するデータ記憶デバイス２００を示す。データ記憶デバイス２００は、ＳＳＤ、ｅＳＳＤ又は他のデータ記憶デバイスであってもよい。以下に説明するように、データ記憶デバイス２００は、図１に関連して示され、上述されたデータ記憶デバイス１００の様々な欠点に対処する。

【0033】

先に示したように、データ記憶デバイス２００はメモリデバイス２０５を含む。図２に示す例では、データ記憶デバイス２００は、コントローラ２１０の両側に配置された２つのメモリデバイス２０５を含む。一例では、各メモリデバイス２０５は、ＮＡＮＤメモリダイのスタックであり得る。ＮＡＮＤメモリダイのスタックが具体的に言及されるが、メモリデバイス２０５は、任意の揮発性又は不揮発性メモリデバイスであり得る。

【0034】

各メモリデバイス２０５は、データ記憶デバイス２００のプリント回路基板（ＰＣＢ）２２０の表面に結合される。例えば、各メモリデバイス２０５は、ＰＣＢ２２０の表面に直接結合される。メモリデバイス２０５は、任意の既知の表面実装技術を使用してＰＣＢ２２０の表面に結合されてもよい。しかしながら、メモリデバイス２０５は、ＢＧＡ、別個の基板、トレースなどを使用することなくＰＣＢ２００の表面に結合される。このことは、別個の基板１２５、信号トレース１３５、及びＢＧＡ１５０を必要とする図１のデータ記憶デバイス１００のメモリデバイス１２０とは異なる。

【0035】

一例では、ボンドワイヤ２２５は、メモリデバイス２０５を、ＰＣＢ２２０に関連付けられた第１の信号トレース２３０（又は信号トレースの第１のセット）に通信可能に結合する。図２に示されるように、第１の信号トレース２３０（第１のタイプの陰影によって示される）は、メモリデバイス２０５をコントローラ２１０に電気的にかつ／又は通信可能に結合する。例えば、第１の信号トレース２３０は、メモリデバイス２０５を、コントローラ２１０に関連付けられた１つ以上の接続点（例えば、コントローラ２１０をＰＣＢ２２０に表面実装又は他の方法で結合するために使用されるパッド及び／又はピラー）に電気的にかつ／又は通信可能に結合することができる。

【0036】

コントローラ２１０の位置に対するＰＣＢ２２０上の各メモリデバイス２０５の位置に基づいて、第１の信号トレース２３０は、図１に関して示され、説明されたデータ記憶デバイス１００のＰＣＢ１４５内に設けられた第１のトレース１５５と比較すると、実質的に短い。コントローラ２１０とメモリデバイス２０５との間のより短い通信経路は、データ記憶デバイス２００の読み出し速度及び／又は書き込み速度を改善し、抵抗を低減させ、コントローラ２１０とメモリデバイス２０５との間のより良好な信号伝送を可能にし、及び／又はデータ記憶デバイス２００の全体的な動作温度を低下させる。

【0037】

コントローラ２１０はまた、ＰＣＢ２２０の表面に直接実装される。一例では、コントローラ２１０は、表面実装技術及び／又はリフローはんだ付けプロセスを使用してＰＣＢ２２０の表面に直接実装される。例えば、１つ以上のパッド（例えば、バンプパッド）及び／又はピラー２３５（例えば、銅ピラー）を使用して、コントローラ２１０をＰＣＢ２２０に表面実装することができる。パッド及び／又はピラー２３５が具体的に述べられているが、他の表面実装技術が使用されてもよい。しかしながら、この例では、コントローラ２１０は、別個の基板１６５、信号トレース１７５、及びＢＧＡ１８５を必要とする図１のデータ記憶デバイス１００のコントローラ１６０とは異なり、ＢＧＡ、別個の基板、トレースなどを使用することなくＰＣＢ２２０の表面に結合される。

【0038】

一例では、パッド及び／又はピラー２３５の第１のサブセットは、コントローラ２１０をメモリデバイス２０５に電気的にかつ／又は通信可能に結合するために使用される。パッド及び／又はピラー２３５の第２のサブセットは、ＰＣＢ２２０に関連付けられた第２の信号トレース２４０（又は信号トレースの第２のセット）に電気的にかつ／又は通信可能に結合され得る。第２の信号トレース２４０を使用して、コントローラ２１０をデータ記憶デバイス２００のインターフェース２４５に通信可能に結合してもよい。一例では、インターフェース２４５は、ＰＣＢ２２０から延在するコネクタ（例えば、エッジコネクタ）のピンであってもよい。説明のために、コントローラ２１０と、第２の信号トレース２４０と、インターフェース２４５との間の接続経路は、（例えば、第１の信号トレース２３０に関して示された第１のタイプの陰影と比較した場合に）第２のタイプの陰影で示されている。

【0039】

一例では、ＰＣＢ２２０上のコントローラ２１０の位置に起因して、第２の信号トレース２４０（又は信号トレースの第２のセット）の長さは、図１に関して示され、説明されたデータ記憶デバイス１００のＰＣＢ１４５に関連付けられた第２のトレース１９０の長さよりも短くてもよい。一例では、コントローラ２１０とインターフェース２４５との間のより短い通信経路は、データ記憶デバイス２００の読み出し速度及び／又は書込み速度を改善し、抵抗を低減させ、コントローラ２１０とインターフェース２４５との間のより良好な信号伝送を可能にし、及び／又はデータ記憶デバイス２００の全体的な動作温度を低下させる。

【0040】

データ記憶デバイス２００はまた、１つ以上の受動部品２５０を含む。１つ以上の受動部品２５０は、コンデンサ、抵抗器、又は他の電子部品であり得る。１つ以上の受動部品２５０もまた、ＰＣＢ２２０の表面上に実装される。一例では、１つ以上の受動部品２５０は、リフローはんだ付けプロセスを使用してＰＣＢ２２０の表面に実装される。１つ以上の受動部品２５０をＰＣＢ２２０上に実装するために使用されるリフローはんだ付けプロセスは、コントローラ２１０をＰＣＢ２２０に電気的にかつ／又は通信可能に結合するために使用されるリフローはんだ付けプロセスと同じであってもよい。

【0041】

データ記憶デバイス２００は、カバー２５５も含む。一例では、カバーは成形コンパウンド又は他の材料である。成形コンパウンドは、任意の好適な成形材料（例えば、エポキシ成形コンパウンド）であってもよい。一例では、成形材料は、放熱特性を有してもよい。カバー２５５は、メモリデバイス２０５、コントローラ２１０、ボンドワイヤ２２５、及び／又は１つ以上の受動部品２５０を封入し得る。

【0042】

図３Ａ～図３Ｅは、一例によるデータ記憶デバイスを製造するための方法又はプロセス３００を示す。一例では、図３Ａ～図３Ｅに関して示され、説明された方法又はプロセス３００を使用して、図２に関して示され、説明されたデータ記憶デバイス２００を製造することができる。

【0043】

図３Ａに示すように、方法又はプロセス３００は、コントローラ３０５がプリント回路基板（ＰＣＢ）３１０の表面に直接実装されるときに開始することができる。一例では、コントローラ３０５は、１つ以上のパッド３１５（例えば、バンプパッド）及び／又は１つ以上のピラー３２０（例えば、銅ピラー）を使用して、ＰＣＢ３１０の表面に直接実装される。

【0044】

一例では、１つ以上のパッド３１５及び／又は１つ以上のピラー３２０は、ＰＣＢ３１０内に設けられるか又はそうでなければＰＣＢ３１０に関連付けられた第１の信号トレース３２５（又は信号トレースの第１のセット）と、ＰＣＢ３１０内に設けられるか又はそうでなければＰＣＢ３１０に関連付けられた第２の信号トレース３３０（又は信号トレースの第２のセット）との間に通信経路を確立するために使用される。例えば、パッド３１５及び／又はピラー３２０の第１のサブセットは、コントローラ３０５と第１の信号トレース３２５（又は信号トレースの第１のセット）との間に第１の通信経路を確立するために使用されてもよく、パッド３１５及び／又はピラー３２０の第２のサブセットは、コントローラ３０５と第２の信号トレース３３０（又は信号トレースの第２のセット）との間に第２の通信経路を確立するために使用されてもよい。

【0045】

図３Ｂは、１つ以上の受動部品３３５がＰＣＢ３１０に表面実装される方法又はプロセス３００における別のステップを示す。１つ以上の受動部品は、任意の好適な実装技術を使用してＰＣＢに表面実装されてもよい。受動部品３３５及びコントローラがＰＣＢ３１０に表面実装されると、リフローはんだ付けプロセスを使用して、コントローラ３０５及び１つ以上の受動部品をＰＣＢ３１０に固定することができる。一例では、１つ以上の受動部品３３５は、コントローラ３０５の前又は後でＰＣＢ３１０に実装され得る。

【0046】

図３Ｃは、方法又はプロセス３００における更に別のステップを示す。この例では、１つ以上のメモリデバイス３４０が、ＰＣＢ３１０の表面に直接結合される。一例では、１つのメモリデバイス３４０がコントローラ３０５の第１の側に設けられ、別のメモリデバイス３４０がコントローラ３０５の第２の側に配置されてもよい。２つのメモリデバイス３４０が示されているが、追加のメモリデバイス３４０が、コントローラ３２０の様々な側でＰＣＢ３１０に表面実装されてもよい。

【0047】

図３Ｄに示されるように、プロセス３００は、ボンドワイヤ３４５が各メモリデバイス３４０をＰＣＢ３１０に電気的に結合するために使用されるときに継続する。例えば、ボンドワイヤ３４５は、各メモリデバイス３４０をＰＣＢ３１０に関連付けられた第１の信号トレース３２５（又は信号トレースの第１のセット）に電気的にかつ／又は通信可能に結合するために使用される。

【0048】

図３Ｅに示すように、プロセス３００は、データ記憶デバイス上にカバー３５０を設けることによって継続する。一例では、カバー３５０は、コントローラ３０５、メモリデバイス３４０、ボンドワイヤ３４５、及び１つ以上の受動部品３３５を取り囲むか又は封入する成形コンパウンドである。

【0049】

本明細書で説明される様々な例に基づいて、本開示の例は、プリント回路基板（ＰＣＢ）と、ＰＣＢの表面に直接実装されたコントローラと、ＰＣＢの表面に直接実装され、ＰＣＢに関連付けられた信号トレースに通信可能に結合されたメモリデバイスであって、この信号トレースは、メモリデバイスとコントローラとの間の通信経路を確立する、メモリデバイスと、コントローラ及びメモリデバイスを封入するカバーと、を備える、データ記憶デバイスを説明する。一例では、データ記憶デバイスは、ＰＣＢの表面に直接実装された１つ以上の受動部品を更に含む。一例では、１つ以上の受動部品は、カバーによって封入される。一例では、１つ以上の受動部品は、リフローはんだ付けプロセスを使用してＰＣＢの表面に直接実装される。一例では、コントローラは、リフローはんだ付けプロセスを使用してＰＣＢの表面に直接実装される。一例では、カバーは成形コンパウンドである。一例では、コントローラは、ＰＣＢに関連付けられた別の信号トレースを使用して、データ記憶デバイスのインターフェースに通信可能に結合される。一例では、メモリデバイスは、ＮＡＮＤメモリダイのスタックである。一例では、メモリデバイスは第１のメモリデバイスであり、データ記憶デバイスは、第１のメモリデバイスがコントローラの第１の側に配置され、ＰＣＢの表面に直接実装された第２のメモリデバイスがコントローラの第２の側に配置されるように、第２のメモリデバイスを更に備える。

【0050】

一例では、本出願はまた、データ記憶デバイスを組み立てるための方法であって、コントローラをプリント回路基板（ＰＣＢ）の表面に結合することと、１つ以上の受動部品をＰＣＢの表面に結合することと、リフローはんだ付けプロセスを実行して、コントローラ及び１つ以上の受動部品をＰＣＢの表面に固定することと、メモリデバイスをＰＣＢの表面に結合することと、メモリデバイスをＰＣＢに関連付けられた信号トレースに電気的に結合することと、コントローラ、１つ以上の受動部品、及びメモリデバイスを単一のカバーを用いて封入することと、を含む、方法を説明する。一例では、信号トレースは、メモリデバイスをコントローラに通信可能に結合する。一例では、単一のカバーは成形コンパウンドからなる。一例では、コントローラは、１つ以上のバンプパッド及び１つ以上の銅ピラーを使用してＰＣＢの表面に結合される。一例では、方法は、コントローラをＰＣＢの表面上に設けられた接続インターフェースに通信可能に結合することを含む。一例では、メモリデバイスは、ＮＡＮＤメモリダイのスタックである。

【0051】

更に別の例では、本出願は、プリント回路基板（ＰＣＢ）と、ＰＣＢの表面に直接実装され、ＰＣＢに関連付けられた第１の信号手段に通信可能に結合された第１の記憶手段と、ＰＣＢの表面に直接実装され、ＰＣＢに関連付けられた第２の信号手段に通信可能に結合された第２の記憶手段と、第１の記憶手段と第２の記憶手段との間でＰＣＢの表面に直接実装され、第１の信号手段を使用して第１の記憶手段に通信可能に結合されており、第２の信号手段を使用して第２の記憶手段に通信可能に結合されているコントローラ手段と、第１の記憶手段、第２の記憶手段、及びコントローラ手段を封入するカバー手段と、を備える、データ記憶デバイスを説明する。一例では、第１の記憶手段及び第２の記憶手段は、ＮＡＮＤメモリダイからなる。一例では、データ記憶デバイスはまた、ＰＣＢの表面に結合された１つ以上の電子部品を含み、１つ以上の部品は、カバー手段によって封入される。一例では、コントローラ手段は、データ記憶デバイスの接続手段に通信可能に結合される。一例では、コントローラ手段は、リフローはんだ付けプロセスを使用してＰＣＢの表面に直接実装される。

【0052】

本開示において提供される１つ以上の態様の説明及び例示は、本開示の範囲を限定又は制限することを決して意図していない。本開示で提供される態様、例、及び詳細は、所有を伝え、他者が特許請求される開示の最良の形態を作成及び使用することを可能にするのに十分であると考えられる。

【0053】

特許請求される開示は、本開示において提供される任意の態様、例、又は詳細に限定されるものとして解釈されるべきではない。組み合わせて、又は別々に示され、説明されるかどうかにかかわらず、様々な特徴は、特定の特徴のセットを有する様々な実施形態を生成するために、選択的に再配置され、含まれ、又は省略されることが意図される。本出願の説明及び例示が提供されてきたが、当業者は、特許請求される開示のより広い範囲から逸脱しない、本出願において具現化される一般的な発明概念のより広い態様の趣旨の範囲内に入る変形形態、修正形態、及び代替態様を想定することができる。

【0054】

「第１の」、「第２の」など、指定を使用する、本明細書における要素への言及は、一般に、それらの要素の量又は順序を限定しない。むしろ、これらの指定は、２つ以上の要素、又は要素の事例を区別する方法として使用され得る。したがって、第１の要素及び第２の要素への言及は、２つの要素のみが使用され得ること、又は、第１の要素が、第２の要素に先行することを意味しない。加えて、特に明記しない限り、要素のセットは、１つ以上の要素を含み得る。

【0055】

説明又は請求項で使用される「Ａ、Ｂ、又はＣのうちの少なくとも１つ」、又は「Ａ、Ｂ、Ｃ、又はそれらの任意の組み合わせ」の形式の用語は、「Ａ又はＢ又はＣ又はこれらの要素の任意の組み合わせ」を意味する。例えば、この用語は、Ａ、又はＢ、又はＣ、又はＡ及びＢ、又はＡ及びＣ、又はＡ及びＢ及びＣ、又は２Ａ、又は２Ｂ、又は２Ｃ、又は２Ａ及びＢなどを含み得る。更なる例として、「Ａ、Ｂ、又はＣのうちの少なくとも１つ」は、Ａ、Ｂ、Ｃ、Ａ－Ｂ、Ａ－Ｃ、Ｂ－Ｃ、及びＡ－Ｂ－Ｃ、並びに同じメンバーのうちの複数を包含することが意図される。同様に、「Ａ、Ｂ、及びＣのうちの少なくとも１つ」は、Ａ、Ｂ、Ｃ、Ａ－Ｂ、Ａ－Ｃ、Ｂ－Ｃ、及びＡ－Ｂ－Ｃ、並びに同じメンバーのうちの複数を包含することが意図される。

【0056】

同様に、本明細書で使用される場合、「及び／又は」とリンクされた項目のリストを指す句は、項目の任意の組み合わせを指す。例として、「Ａ及び／又はＢ」は、Ａのみ、Ｂのみ、又はＡ及びＢの組み合わせを包含することが意図されている。別の例として、「Ａ、Ｂ、及び／又はＣ」は、Ａのみ、Ｂのみ、Ｃのみ、Ａ及びＢの組み合わせ、Ａ及びＣの組み合わせ、Ｂ及びＣの組み合わせ、又はＡ、Ｂ、及びＣの組み合わせを包含することが意図される。

【図1】

【図2】

【図3A】

【図3B】

【図3C】

【図3D】

【図3E】

【外国語明細書】