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▶ サンディスク テクノロジーズ インコーポレイテッドの特許一覧
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024173632
(43)【公開日】2024-12-12
(54)【発明の名称】不均一メモリアレイにおける誤り率管理
(51)【国際特許分類】
G06F 11/10 20060101AFI20241205BHJP
G06F 12/00 20060101ALI20241205BHJP
H10B 61/00 20230101ALI20241205BHJP
H10N 50/10 20230101ALI20241205BHJP
G06F 12/06 20060101ALI20241205BHJP
【ＦＩ】
G06F11/10 648
G06F12/00 597Z
H10B61/00
H10N50/10 Z
G06F12/06 525A
【審査請求】有
【請求項の数】20
【出願形態】ＯＬ
【外国語出願】
(21)【出願番号】P 2024003547
(22)【出願日】2024-01-12
(31)【優先権主張番号】63/505,300
(32)【優先日】2023-05-31
(33)【優先権主張国・地域又は機関】US
(31)【優先権主張番号】18/360,398
(32)【優先日】2023-07-27
(33)【優先権主張国・地域又は機関】US
(71)【出願人】
【識別番号】324010378
【氏名又は名称】サンディスク テクノロジーズ インコーポレイテッド
(74)【代理人】
【識別番号】100207837
【弁理士】
【氏名又は名称】小松原 寿美
(72)【発明者】
【氏名】ディミトリ フサメディン
(72)【発明者】
【氏名】カドリエ デニス ボズダグ
(72)【発明者】
【氏名】ラージ ラマヌジャン
(72)【発明者】
【氏名】ニコラス イリザリー
【テーマコード（参考）】
4M119
5B160
5F092
【Ｆターム（参考）】
4M119AA20
4M119BB01
4M119CC05
4M119DD17
4M119DD24
4M119DD45
4M119GG01
5B160AA13
5B160CB00
5B160MM01
5F092AB07
5F092AC12
5F092AD25
5F092BB23
5F092BB36
5F092BB43
5F092BC04
(57)【要約】 （修正有）
【課題】アドレスオフセットを適用してオフセットアドレスを生成することを含む方法、装置及びシステムを提供する。
【解決手段】メモリシステムにおいて、複数の制御回路は、それぞれが複数の不揮発性メモリセルを含むアレイに個々に接続する。各不揮発性メモリセルは、プログラム可能な抵抗素子を含む。各制御回路は、個々のアドレスオフセットで構成されている。複数の制御回路は、メモリコントローラから読み出しアドレスを並列に受信し、それぞれの個々のアドレスオフセットを読み出しアドレスに適用して、それぞれのオフセットアドレスを生成し、それぞれのオフセットアドレスからデータの一部を読み出し、オフセットアドレスから読み出したデータをメモリコントローラに送信して、データの一部の誤り訂正符号（ＥＣＣ）復号を実行する。
【選択図】図２２
【解決手段】メモリシステムにおいて、複数の制御回路は、それぞれが複数の不揮発性メモリセルを含むアレイに個々に接続する。各不揮発性メモリセルは、プログラム可能な抵抗素子を含む。各制御回路は、個々のアドレスオフセットで構成されている。複数の制御回路は、メモリコントローラから読み出しアドレスを並列に受信し、それぞれの個々のアドレスオフセットを読み出しアドレスに適用して、それぞれのオフセットアドレスを生成し、それぞれのオフセットアドレスからデータの一部を読み出し、オフセットアドレスから読み出したデータをメモリコントローラに送信して、データの一部の誤り訂正符号（ＥＣＣ）復号を実行する。
【選択図】図２２
【特許請求の範囲】
【請求項1】
装置であって、
それぞれが複数の不揮発性メモリセルを含むアレイに個々に接続するように構成された複数の制御回路を備え、各不揮発性メモリセルはプログラム可能な抵抗素子を備え、各制御回路は個々のアドレスオフセットで構成されており、前記複数の制御回路は、
読み出しアドレスをメモリコントローラから並列に受信すること、
前記それぞれの個々のアドレスオフセットを前記読み出しアドレスに適用して、それぞれのオフセットアドレスを生成すること、
前記それぞれのオフセットアドレスからデータの一部を読み出すこと、及び
前記オフセットアドレスから読み出した前記データを前記メモリコントローラに送信して、前記データの前記一部の誤り訂正符号（ＥＣＣ）復号を実行すること、を行うように構成されている、装置。
それぞれが複数の不揮発性メモリセルを含むアレイに個々に接続するように構成された複数の制御回路を備え、各不揮発性メモリセルはプログラム可能な抵抗素子を備え、各制御回路は個々のアドレスオフセットで構成されており、前記複数の制御回路は、
読み出しアドレスをメモリコントローラから並列に受信すること、
前記それぞれの個々のアドレスオフセットを前記読み出しアドレスに適用して、それぞれのオフセットアドレスを生成すること、
前記それぞれのオフセットアドレスからデータの一部を読み出すこと、及び
前記オフセットアドレスから読み出した前記データを前記メモリコントローラに送信して、前記データの前記一部の誤り訂正符号（ＥＣＣ）復号を実行すること、を行うように構成されている、装置。
【請求項2】
前記複数の制御回路は、少なくとも、第１のアレイに接続するように構成された第１の制御回路と、第２のアレイに接続するように構成された第２の制御回路と、を含み、前記第１の制御回路は、第１のアドレスオフセットで構成されており、前記第２の制御回路は、前記第１のアドレスオフセットを適用することによって生成された第１のオフセットアドレスが、第２のアドレスオフセットを適用することによって生成された第２のオフセットアドレスよりも、ワード線ドライバ又はビット線ドライバのうちの少なくとも１つに近付くように、前記第２のアドレスオフセットで構成されている、請求項１に記載の装置。
【請求項3】
前記第１の制御回路及び前記第１のアレイは、第１のダイ上に位置し、前記第２の制御回路及び前記第２のアレイは、第２のダイ上に位置している、請求項２に記載の装置。
【請求項4】
前記第１の制御回路は、前記第１のアレイを含む第１のメモリダイに接合されるように構成された、第１の制御ダイ上に位置し、前記第２の制御回路は、前記第２のアレイを含む第２のメモリダイに接合されるように構成された、第２の制御ダイ上に位置している、請求項２に記載の装置。
【請求項5】
前記複数の制御回路は、それぞれのアレイにそれぞれ接続された、Ｎ個の制御回路を含み、前記Ｎ個の制御回路は、Ｎ個の異なるアドレスオフセットを適用する、請求項１に記載の装置。
【請求項6】
前記Ｎ個の異なるアドレスオフセットは、ワード線ドライバ又はビット線ドライバのうちの少なくとも１つに対して異なるそれぞれの位置において各アレイを読み出させるように構成されている、請求項５に記載の装置。
【請求項7】
前記Ｎ個の異なるアドレスオフセットは、互いから等しく離間された、異なるそれぞれの位置において各アレイを読み出させるように構成されている、請求項６に記載の装置。
【請求項8】
各アレイは複数のバンクを含み、各バンクは並列に読み出されるように構成されている複数のモジュールを含み、前記個々のアドレスオフセットは、共通オフセットアドレスにおいて前記読み出しコマンドによって示されるバンクの全モジュールを読み出させるワード線オフセット又はビット線オフセットのうちの少なくとも１つを含む、請求項１に記載の装置。
【請求項9】
各アレイは複数のバンクを含み、各バンクは並列に読み出されるように構成されている複数のモジュールを含み、前記個々のアドレスオフセットは、異なるオフセットアドレスにおいて前記読み出しコマンドによって示されるバンクの異なるモジュールを読み出させる、請求項１に記載の装置。
【請求項10】
各制御回路は、対応する個々のアドレスオフセットを記憶するレジスタを含む、請求項１に記載の装置。
【請求項11】
方法であって、
読み出しアドレスを複数のメモリダイに送信することと、複数のアドレスオフセットを前記読み出しアドレスに適用して、少なくとも第１のメモリダイにおける第１のオフセットアドレス及び第２のメモリダイにおける第２のオフセットアドレスを含む複数のそれぞれのオフセットアドレスを前記複数のメモリダイにおいて生成することと、
前記第１のオフセットアドレスからデータの第１の部分を読み出すこと、及び前記第２のオフセットアドレスからデータの第２の部分を読み出すことを含む、前記メモリダイのそれぞれのオフセットアドレスからデータの一部を読み出すことと、
前記第１の部分及び前記第２の部分を一緒に含む前記複数のメモリダイの全メモリダイの前記データの一部を復号することと、を含む、方法。
読み出しアドレスを複数のメモリダイに送信することと、複数のアドレスオフセットを前記読み出しアドレスに適用して、少なくとも第１のメモリダイにおける第１のオフセットアドレス及び第２のメモリダイにおける第２のオフセットアドレスを含む複数のそれぞれのオフセットアドレスを前記複数のメモリダイにおいて生成することと、
前記第１のオフセットアドレスからデータの第１の部分を読み出すこと、及び前記第２のオフセットアドレスからデータの第２の部分を読み出すことを含む、前記メモリダイのそれぞれのオフセットアドレスからデータの一部を読み出すことと、
前記第１の部分及び前記第２の部分を一緒に含む前記複数のメモリダイの全メモリダイの前記データの一部を復号することと、を含む、方法。
【請求項12】
前記複数のメモリダイはＮ個のメモリダイを含み、各メモリダイはそれぞれのアレイを含み、前記Ｎ個のメモリダイは、前記データの一部が各メモリダイ内の異なるそれぞれの位置から読み出されるように、Ｎ個の異なるアドレスオフセットを適用する、請求項１１に記載の方法。
【請求項13】
前記読み出しアドレスは、メモリコントローラと前記複数のメモリダイとの間の共通通信チャネルを介して、前記複数のメモリダイによって並列に受信される、請求項１１に記載の方法。
【請求項14】
前記複数のメモリダイからの前記データの一部は、前記複数のメモリダイと前記メモリコントローラとの間の複数の通信チャネルを介して並列に送信される、請求項１３に記載の方法。
【請求項15】
前記複数のメモリダイによって、書き込みアドレス及び書き込みデータを受信することと、
各メモリダイによって、前記それぞれの個々のアドレスオフセットを前記書き込みアドレスに適用して、それぞれのオフセットアドレスを生成することと、
前記複数のメモリダイ内の前記それぞれのオフセットアドレスにおいて前記書き込みデータを書き込むことと、を更に含む、請求項１１に記載の方法。
各メモリダイによって、前記それぞれの個々のアドレスオフセットを前記書き込みアドレスに適用して、それぞれのオフセットアドレスを生成することと、
前記複数のメモリダイ内の前記それぞれのオフセットアドレスにおいて前記書き込みデータを書き込むことと、を更に含む、請求項１１に記載の方法。
【請求項16】
前記メモリダイの数、並びに前記ダイ内のアドレスに対するワード線ドライバ及びビット線ドライバの位置に従って、前記それぞれの個々のアドレスオフセットを選択することを更に含む、請求項１１に記載の方法。
【請求項17】
それぞれの個々のアドレスオフセットを前記読み出しアドレスに適用して、複数のそれぞれのオフセットアドレスを前記複数のメモリダイにおいて生成することは、第１のメモリダイにおいて、異なるアドレスオフセットを適用して、前記第１のメモリダイの異なるモジュールを並列に読み出すことを含む、請求項１６に記載の方法。
【請求項18】
システムであって、
誤り訂正符号（ＥＣＣ）回路と、
複数の不揮発性メモリセルを含む第１のアレイであって、各不揮発性メモリセルはプログラム可能な抵抗素子を備える、第１のアレイと、
ターゲットアドレスに対する、前記メモリコントローラからの読み出しコマンド及び書き込みコマンドに第１のアドレスオフセットを適用して第１のオフセットアドレスを取得し、前記第１のアレイ内の前記第１のオフセットアドレスからデータを読み出し、ＥＣＣ復号のために前記第１のアレイ内の前記第１のオフセットアドレスからのデータを前記ＥＣＣ回路に送信するための手段と、
複数の不揮発性メモリセルを含む第２のアレイであって、各不揮発性メモリセルはプログラム可能な抵抗素子を備える、第２のアレイと、
前記ターゲットアドレスに対する、前記メモリコントローラからの読み出しコマンド及び書き込みコマンドに第２のアドレスオフセットを適用して第２のオフセットアドレスを取得し、前記第２のアレイ内の前記第２のオフセットアドレスからデータを読み出し、前記第１のアレイ内の前記第１のオフセットアドレスからの前記データを用いたＥＣＣ復号のために前記第２のアレイ内の前記第２のオフセットアドレスからのデータを前記ＥＣＣ回路に送信するための手段と、を備えるシステム。
誤り訂正符号（ＥＣＣ）回路と、
複数の不揮発性メモリセルを含む第１のアレイであって、各不揮発性メモリセルはプログラム可能な抵抗素子を備える、第１のアレイと、
ターゲットアドレスに対する、前記メモリコントローラからの読み出しコマンド及び書き込みコマンドに第１のアドレスオフセットを適用して第１のオフセットアドレスを取得し、前記第１のアレイ内の前記第１のオフセットアドレスからデータを読み出し、ＥＣＣ復号のために前記第１のアレイ内の前記第１のオフセットアドレスからのデータを前記ＥＣＣ回路に送信するための手段と、
複数の不揮発性メモリセルを含む第２のアレイであって、各不揮発性メモリセルはプログラム可能な抵抗素子を備える、第２のアレイと、
前記ターゲットアドレスに対する、前記メモリコントローラからの読み出しコマンド及び書き込みコマンドに第２のアドレスオフセットを適用して第２のオフセットアドレスを取得し、前記第２のアレイ内の前記第２のオフセットアドレスからデータを読み出し、前記第１のアレイ内の前記第１のオフセットアドレスからの前記データを用いたＥＣＣ復号のために前記第２のアレイ内の前記第２のオフセットアドレスからのデータを前記ＥＣＣ回路に送信するための手段と、を備えるシステム。
【請求項19】
前記第１のオフセットアドレスは、前記第１のアレイのワード線ドライバ及び／又はビット線ドライバから第１の距離に位置し、前記第２のオフセットアドレスは、前記第２のアレイのワード線ドライバ及び／又はビット線ドライバから第２の距離に位置し、前記第１の距離は前記第２の距離よりも小さい、請求項１８に記載のシステム。
【請求項20】
前記第１のアレイ、及び前記第１のアドレスオフセットを適用するための前記手段は、第１の媒体内に位置し、前記第２のアレイ、及び前記第２のアドレスオフセットを適用するための前記手段は、第２の媒体内に位置し、前記ＥＣＣ回路は、前記第１の媒体、前記第２の媒体、及び追加の媒体に接続されているメモリコントローラダイ内に位置している、請求項１８に記載のシステム。
【発明の詳細な説明】
【技術分野】
【0001】
（優先権の主張）
本出願は、２０２３年５月３１日に出願された、Ｈｏｕｓｓａｍｅｄｄｉｎｅらによる「ＥＲＲＯＲ ＲＡＴＥ ＭＡＮＡＧＥＭＥＮＴ ＩＮ ＮＯＮ－ＵＮＩＦＯＲＭ ＭＥＭＯＲＹ ＡＲＲＡＹＳ」と題する米国仮特許出願第６３／５０５，３００号の優先権を主張するものであり、参照によりその全体が本明細書に組み込まれる。
本出願は、２０２３年５月３１日に出願された、Ｈｏｕｓｓａｍｅｄｄｉｎｅらによる「ＥＲＲＯＲ ＲＡＴＥ ＭＡＮＡＧＥＭＥＮＴ ＩＮ ＮＯＮ－ＵＮＩＦＯＲＭ ＭＥＭＯＲＹ ＡＲＲＡＹＳ」と題する米国仮特許出願第６３／５０５，３００号の優先権を主張するものであり、参照によりその全体が本明細書に組み込まれる。
【背景技術】
【0002】
メモリは、携帯電話、デジタルカメラ、個人情報端末、医療用電子機器、モバイルコンピューティングデバイス、非モバイルコンピューティングデバイス、及びデータサーバなどの様々な電子デバイスに広く使用されている。メモリは、不揮発性メモリ又は揮発性メモリを含み得る。不揮発性メモリにより、不揮発性メモリが電源（例えば、電池）に接続されていないときでも、情報を記憶及び保持することが可能になる。
【0003】
不揮発性メモリの一例として、磁気抵抗ランダムアクセスメモリ（magnetoresistive random access memory、ＭＲＡＭ）があり、これは、データを記憶するために電子電荷を使用するいくつかの他のメモリ技術とは対照的に、記憶されるデータを表すために磁化を使用する。一般に、ＭＲＡＭは、半導体基板上に形成された数多くの磁気メモリセルを含み、そこでは、各メモリセルが、（少なくとも）１ビットのデータを表す。データのビットは、メモリセル内の磁気素子の磁化方向を変化させることによって、メモリセルに書き込まれ、ビットは、メモリセルの抵抗を測定することによって読み出される（低抵抗は、典型的には「０」ビットを表し、高抵抗は、典型的には「１」ビットを表す）。本明細書で使用されるとき、磁化方向とは、磁気モーメントが配向する方向である。
【0004】
ＭＲＡＭは有望な技術であるが、様々な現象がＭＲＡＭに記憶されたデータに誤りを生じさせ得る。そのような誤りを訂正するために誤り訂正符号（Error Correction Code、ＥＣＣ）が使用され得る。ＥＣＣを使用して誤りを訂正することは、かなりのリソースを必要とし、かなりの時間を要し得る。場合によっては、データは、所与のＥＣＣスキームを使用して訂正するには多すぎる誤りを有することがある。そのようなデータは、ＥＣＣによる訂正不可能（Uncorrectable by ECC）、すなわち「ＵＥ」と見なされ得る。ＥＣＣで訂正されたデータが、ＭＲＡＭに記憶されたデータから確実かつ効率的に生成され得るように、効率的な様式で誤りの影響を管理することは、困難である。
【図面の簡単な説明】
【0005】
同様に番号付けされた要素は、異なる図で共通の構成要素を指す。
【図1】ホストに接続されたメモリシステムの一実施形態のブロック図である。
【図2】フロントエンドプロセッサ回路の一実施形態のブロック図である。いくつかの実施形態では、フロントエンドプロセッサ回路は、コントローラの一部である。
【図3】バックエンドプロセッサ回路の一実施形態のブロック図である。いくつかの実施形態では、バックエンドプロセッサ回路は、コントローラの一部である。
【図4】メモリパッケージの一実施形態のブロック図である。
【図5】メモリダイの一実施形態のブロック図である。
【図6A】ウェハ－ウェハ接合を通してメモリ構造に結合された制御回路の一例を示す。
【図6B】ウェハ－ウェハ接合を通してメモリ構造に結合された制御回路の一例を示す。
【図7A】クロスポイントアーキテクチャを形成するメモリアレイの一部分の一実施形態を斜視で示す。
【図7D】クロスポイントアーキテクチャを形成する２レベルメモリアレイの一部分の実施形態を斜視で示す。
【図8】ＭＲＡＭメモリセルの構造の実施形態を示す。
【図9】クロスポイントアレイで実装されるＭＲＡＭメモリセル設計の実施形態をより詳細に示す。
【図10A】スピントルクトランスファー（spin torque transfer、ＳＴＴ）機構を使用することによるＭＲＡＭメモリセルの書き込みを示す。
【図10B】スピントルクトランスファー（spin torque transfer、ＳＴＴ）機構を使用することによるＭＲＡＭメモリセルの書き込みを示す。
【図11A】クロスポイントアーキテクチャを有するＭＲＡＭメモリアレイに閾値切替セレクタを組み込むための実施形態を示す。
【図11B】クロスポイントアーキテクチャを有するＭＲＡＭメモリアレイに閾値切替セレクタを組み込むための実施形態を示す。
【図14】閾値切替セレクタがオフ状態からオン状態に切り替わるときのＭＲＡＭデバイスの電圧の一例を示す。
【図15】閾値切替セレクタがオフ状態からオン状態に切り替わるときのＭＲＡＭデバイスの電流の一例を示す。
【図16】モジュール内の異なる位置にあるメモリセルの例を示す。
【図17A】複数の媒体を含む例示的な構造を示す。
【図17B】複数の媒体を含む例示的な構造を示す。
【図17C】複数の媒体を含む例示的な構造を示す。
【図17D】複数の媒体を含む例示的な構造を示す。
【図18A】共通アドレスを使用して媒体を読み出す例を示す。
【図18B】共通アドレスを使用して媒体を読み出す例を示す。
【図19】各媒体において異なる個々のアドレスオフセットを使用する一例を示す。
【図20】異なる読み出しアドレスを各媒体に送信する一例を示す。
【図21】オフセットを使用して異なる位置で同じ媒体の異なるモジュールを読み出す一例を示す。
【図22】アドレスオフセットを適用してオフセットアドレスを生成することを含む方法の一例を示す。
【図23】第１のオフセットアドレス及び第２のオフセットアドレスからデータの一部を読み出すことを含む方法の一例を示す。
【図24】オフセットアドレスにおいてデータを書き込むことを含む方法の一例を示す。
【発明を実施するための形態】
【0006】
クロスポイント型アーキテクチャを有するメモリアレイでは、第１の組の導電線が基板の表面を横切って延び、第２の組の導電線が第１の組の導電線の上に形成され、第１の組の導電線に垂直な方向に基板上を延びる。メモリセルは、２組の導電線のクロスポイント接合部に配置される。メモリセルの実施形態は、セレクタスイッチと直列に接続された、ＭＲＡＭメモリセルなどのプログラム可能な抵抗素子を含むことができる。ある種類のセレクタスイッチは、トランジスタなど他の切替素子に対して、追加の制御線を必要とせずに少量のエリアに実装することができる、オボニック閾値スイッチなど閾値切替セレクタである。特定のレベル、すなわち閾値電圧を超える電圧が閾値切替セレクタに印加されると、閾値切替セレクタは、導通状態に切り替わる。
【0007】
データは、複数のＭＲＡＭメモリセルから読み出され、復号のためにＥＣＣ回路に送信され得る。そのようなデータでは、多くの理由で誤りが発生し得る。一部の構造のＭＲＡＭメモリセルからのデータは、「スナップバック電流」と呼ばれる比較的高い電流によって引き起こされる「スナップバックディスターブ」の影響を受ける場合がある。スナップバック電流は、ワード線ドライバ及びビット線ドライバからの所与のメモリセルの距離（例えば、メモリセルからワード線ドライバ及びビット線ドライバへの電気接続の長さ）などいくつかの要因によって影響を受けることがあり、これは、スナップバック関連の影響を不均一にすることがある。例えば、ワード線ドライバ及び／又はビット線ドライバにより近いメモリセル（近いセル）は、ワード線ドライバ及び／又はビット線ドライバからより遠いメモリセル（遠いセル）よりも高いスナップバック電流を有し得、スナップバックディスターブの影響をより多く受け得る。結果として、近いメモリセルからのデータは、遠いメモリセルからのデータよりも高い誤り率を有し得る。他の現象も不均一な影響を有し得る。
【0008】
一実施形態では、ＥＣＣで符号化され、（例えば、ＥＣＣ符号語として）合わせて復号されるデータは、異なるアレイ内の異なるそれぞれの位置に（例えば、一部のデータは近いセル内に、一部のデータは遠いセル内に）位置し得、その結果、複数の位置におけるメモリセルの誤り率が組み合わせられ、これによって平均誤り率を提供し得、メモリアレイ内での不均一な誤り率の影響を緩和し得る。これにより、ＵＥのリスクが比較的低くなるように、異なるＥＣＣ符号語にわたって比較的均一な誤り率を提供し得る。例えば、異なる媒体（例えば、異なるメモリダイ）は、各媒体が異なる位置においてそれぞれのメモリアレイにアクセスするように、異なるアドレスオフセットをアドレスに適用し得る。
【0009】
図１は、ホスト１２０に接続されたメモリシステム１００の一実施形態のブロック図である。メモリシステム１００は、誤り率を管理するために本明細書に提示する技術を実施することができる。多くの異なる種類のメモリシステムを、本明細書で提案される技術とともに使用することができる。メモリシステムの例としては、ソリッドステートドライブ（「solid state drive、ＳＳＤ」）、ＤＲＡＭ交換のためのデュアルインラインメモリモジュール（dual in-line memory module、ＤＩＭＭ）を含むメモリカード、及び埋め込みメモリデバイスが挙げられる。しかしながら、他のタイプのメモリシステムも使用することができる。
【0010】
図１のメモリシステム１００は、コントローラ１０２、データを記憶するための不揮発性メモリ１０４、及びローカルメモリ（例えば、ＤＲＡＭ／ＲｅＲＡＭ／ＭＲＡＭ）１０６を備える。コントローラ１０２は、フロントエンドプロセッサ（ＦＥＰ）回路１１０、及び１つ以上のバックエンドプロセッサ（ＢＥＰ）回路１１２を含む。一実施形態では、ＦＥＰ回路１１０は、特定用途向け集積回路（ＡＳＩＣ）上に実装される。一実施形態では、各ＢＥＰ回路１１２は、別個のＡＳＩＣ上に実装される。他の実施形態では、統合コントローラＡＳＩＣは、フロントエンド機能及びバックエンド機能の両方を組み合わせることができる。ＢＥＰ回路１１２及びＦＥＰ回路１１０のそれぞれのＡＳＩＣは、コントローラ１０２がシステムオンチップ（「ＳｏＣ」）として製造されるように、同じ半導体上に実装される。ＦＥＰ回路１１０及びＢＥＰ回路１１２は両方とも、自身のプロセッサを含む。一実施形態では、ＦＥＰ回路１１０及びＢＥＰ回路１１２は、ＦＥＰ回路１１０がマスターであり各ＢＥＰ回路１１２がスレーブである、マスタースレーブ構成として機能する。例えば、ＦＥＰ回路１１０は、メモリ管理（例えば、ガベージコレクション、ウェアレベリングなど）、論理アドレスから物理アドレスへのアドレス変換、ホストとの通信、ＤＲＡＭ（ローカル揮発性メモリ）の管理、及びＳＳＤ（又は他の不揮発性記憶システム）の全体動作の管理を実行する、フラッシュ変換層（ＦＴＬ）又はメディア管理層（ＭＭＬ）を実装する。ＢＥＰ回路１１２は、ＦＥＰ回路１１０の要求時にメモリパッケージ／ダイ内のメモリ動作を管理する。例えば、ＢＥＰ回路１１２は、読み出し、消去、及びプログラミングプロセスを実行することができる。更に、ＢＥＰ回路１１２は、バッファ管理、ＦＥＰ回路１１０が必要とする特定の電圧レベルの設定、エラー訂正（error correction、ＥＣＣ）、メモリパッケージへのトグルモードインターフェースの制御などを行うことができる。一実施形態では、各ＢＥＰ回路１１２は、それ自体のメモリパッケージの組を担当する。
【0011】
一実施形態では、不揮発性メモリ１０４は、複数のメモリパッケージを含む。各メモリパッケージは、１つ以上のメモリダイを含む。したがって、コントローラ１０２は、１つ以上の不揮発性メモリダイに接続される。一実施形態では、メモリパッケージ１０４内の各メモリダイは、ＮＡＮＤフラッシュメモリ（２次元ＮＡＮＤフラッシュメモリ及び／又は３次元ＮＡＮＤフラッシュメモリを含む）を利用する。他の実施形態では、メモリパッケージは、抵抗性ランダムアクセスメモリ（ＲｅＲＡＭ、ＭＲＡＭ、ＦｅＲＡＭ又はＲＲＡＭなど）又は相変化メモリ（ＰＣＭ）に基づくストレージクラスメモリ（ＳＣＭ）などの他のタイプのメモリを含むことができる。他の実施形態では、ＢＥＰ又はＦＥＰは、メモリダイ上に含まれ得る。
【0012】
コントローラ１０２は、例えば、ＮＶＭ Ｅｘｐｒｅｓｓ（NVM Express、ＮＶＭｅ）又はＰＣＩ Ｅｘｐｒｅｓｓ （PCI Express、ＰＣＩｅ）にわたってＣｏｍｐｕｔｅ Ｅｘｐｒｅｓｓ Ｌｉｎｋ（ＣＸＬ）などのプロトコルを実装するインターフェース１３０を介して、又はＤＤＲ５若しくはＬＰＤＤＲ５などのＪＥＤＥＣ規格のＤｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ若しくはＬｏｗ－Ｐｏｗｅｒ Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ（ＤＤＲ若しくはＬＰＤＤＲ）インターフェースを使用して、ホスト１２０と通信する。メモリシステム１００と協働するために、ホスト１２０は、バス１２８に沿って接続されたホストプロセッサ１２２と、ホストメモリ１２４と、ＰＣＩｅインターフェース１２６とを含む。ホストメモリ１２４は、ホストの物理メモリであり、ＤＲＡＭ、ＳＲＡＭ、ＭＲＡＭ、不揮発性メモリ、又は別の種類のストレージであり得きる。ホスト１２０は、メモリシステム１００の外部にあり、メモリシステム１００とは別個である。一実施形態では、メモリシステム１００はホスト１２０内に埋め込まれる。
【0013】
図２は、ＦＥＰ回路１１０の一実施形態のブロック図である。図２は、ホスト１２０と通信するＰＣＩｅインターフェース１５０と、そのＰＣＩｅインターフェースと通信するホストプロセッサ１５２とを示す。ホストプロセッサ１５２は、実装に好適な、当該技術分野において既知の任意のタイプのプロセッサであり得る。ホストプロセッサ１５２は、ネットワークオンチップ（network-on-chip、ＮＯＣ）１５４と通信している。ＮＯＣは、典型的にはＳｏＣ内のコア間の、集積回路上の通信サブシステムである。ＮＯＣは、同期及び非同期クロックドメインにまたがるか、又はロックされていない非同期論理を使用することができる。ＮＯＣ技術は、ネットワーキング理論及び方法をオンチップ通信に適用し、従来のバス及びクロスバー相互接続に顕著な改善をもたらす。ＮＯＣは、他の設計と比較して、ＳｏＣのスケーラビリティ及び複雑なＳｏＣの電力効率を向上させる。ＮＯＣのワイヤ及びリンクは、多くの信号によって共有される。ＮＯＣ内の全てのリンクが異なるデータパケット上で同時に動作することができるため、高レベルの並列性が達成される。したがって、統合サブシステムの複雑性が増大し続けると、ＮＯＣは、以前の通信アーキテクチャ（例えば、専用のポイントツーポイント信号ワイヤ、共有バス、又はブリッジを有するセグメント化バス）と比較して、向上した性能（スループットなど）及びスケーラビリティをもたらす。メモリプロセッサ１５６、ＳＲＡＭ１６０、及びＤＲＡＭコントローラ１６２はＮＯＣ１５４に接続され、これと通信している。ＤＲＡＭコントローラ１６２は、ＤＲＡＭ（例えば、ＤＲＡＭ１０６）を動作させこれと通信するために使用される。ＳＲＡＭ１６０は、メモリプロセッサ１５６によって使用されるローカルＲＡＭメモリである。メモリプロセッサ１５６は、ＦＥＰ回路を動作させ、様々なメモリ動作を実行するために使用される。また、ＮＯＣと通信するのは、２つのＰＣＩｅインターフェース１６４、１６６である。図２の実施形態では、ＳＳＤコントローラは、２つのＢＥＰ回路１１２を含む。したがって、２つのＰＣＩｅインターフェース１６４／１６６が存在する。各ＰＣＩｅインターフェースは、ＢＥＰ回路１１２のうちの１つと通信する。他の実施形態では、２つより多い又は少ないＢＥＰ回路１１２が存在し得る。したがって、３つ以上のＰＣＩｅインターフェースが存在し得る。
【0014】
ＦＥＰ回路１１０はまた、メモリ管理（例えば、ガベージコレクション、ウェアレベリング、負荷バランシングなど）、論理アドレスから物理アドレスへのアドレス変換、ホストとの通信、ＤＲＡＭ（ローカル揮発性メモリ）の管理、及びＳＳＤ（又は他の不揮発性記憶システム）の全体動作の管理を実行する、フラッシュ変換層（ＦＴＬ）、又はより一般的にはメディア管理層（ＭＭＬ）１５８を含むことができる。メディア管理層ＭＭＬ１５８は、メモリエラー、及びホストとのインターフェースを処理することができるメモリ管理の一部として統合することができる。具体的には、ＭＭＬは、ＦＥＰ回路１１０内のモジュールであってもよく、メモリ管理の内部を担当してもよい。具体的には、ＭＭＬ１５８は、ホストからの書き込みをダイのメモリ構造（例えば、以下の図５及び図６の５０２／６０２）への書き込みに変換するメモリデバイスファームウェア内のアルゴリズムを含むことができる。ＭＭＬ１５８は、１）メモリの耐久性が限られている場合があること、２）メモリ構造がページの倍数単位でのみ書き込むことができること、及び／又は３）メモリ構造はブロックとして消去されない限り書き込むことができないことを理由に必要とされ得る。ＭＭＬ１５８は、ホストにとって可視でない可能性がある、メモリ構造のこれらの潜在的制約を理解する。したがって、ＭＭＬ１５８は、ホストからの書き込みをメモリ構造内への書き込みに変換しようと試みる。
【0015】
図３は、ＢＥＰ回路１１２の一実施形態のブロック図である。図３は、ＦＥＰ回路１１０と通信する（例えば、図２のＰＣＩｅインターフェース１６４及び１６６のうちの１つと通信する）ためのＰＣＩｅインターフェース２００を示す。ＰＣＩｅインターフェース２００は、２つのＮＯＣ２０２及び２０４と通信している。一実施形態では、２つのＮＯＣを、１つの大きなＮＯＣに組み合わせることができる。各ＮＯＣ（２０２／２０４）は、ＸＯＲエンジン（２２４／２５４）及びＥＣＣエンジン（２２６／２５６）を介して、ＳＲＡＭ（２３０／２６０）、バッファ（２３２／２６２）、プロセッサ（２２０／２５０）、及びデータ経路コントローラ（２２２／２５２）に接続される。ＥＣＣエンジン２２６／２５６は、当該技術分野において既知のように、エラー訂正を実行するために使用される。ＸＯＲエンジン２２４／２５４は、データをＸＯＲ演算するために使用され、その結果、データは、プログラミングエラーがある場合に復元することができる方法で組み合わされ、記憶され得る。データ経路コントローラ２２２は、４つのチャネルを介してメモリパッケージと通信するためのインターフェースモジュールに接続される。したがって、上部ＮＯＣ２０２は、メモリパッケージと通信するための４つのチャネルのためのインターフェース２２８に関連付けられ、下部ＮＯＣ２０４は、メモリパッケージと通信するための４つの追加のチャネルのためのインターフェース２５８と関連付けられる。各インターフェース２２８／２５８は、４つのトグルモードインターフェース（ＴＭインターフェース）、４つのバッファ、及び４つのスケジューラを含む。チャネルのそれぞれについて、１つのスケジューラ、バッファ、及びＴＭインターフェースが存在する。プロセッサは、当該技術分野において既知の任意の標準的プロセッサであり得る。データ経路コントローラ２２２／２５２は、プロセッサ、ＦＰＧＡ、マイクロプロセッサ、又は他のタイプのコントローラであり得る。ＸＯＲエンジン２２４／２５４及びＥＣＣエンジン２２６／２５６は、ハードウェアアクセラレータとして知られる専用ハードウェア回路である。他の実施形態では、ＸＯＲエンジン２２４／２５４及びＥＣＣエンジン２２６／２５６は、ソフトウェアで実装され得る。スケジューラ、バッファ、及びＴＭインターフェースは、ハードウェア回路である。
【0016】
図４は、メモリバス（データ線及びチップイネーブル線）２９４に接続された複数のメモリダイ２９２を含むメモリパッケージ１０４の一実施形態のブロック図である。メモリバス２９４は、ＢＥＰ回路１１２のＴＭインターフェースと通信するためのトグルモードインターフェース２９６に接続する（例えば、図３を参照）。いくつかの実施形態では、メモリパッケージは、メモリバス及びＴＭインターフェースに接続された小型コントローラを含むことができる。メモリパッケージは、１つ以上のメモリダイを有することができる。一実施形態では、各メモリパッケージは、８つ又は１６個のメモリダイを含むが、他の数のメモリダイもまた実装することができる。別の実施形態では、トグルインターフェースは、その代わりに、緩和された時間の組又はより小さいページサイズなどの変動を伴うか又は伴わない、ＪＥＤＥＣ標準のＤＤＲ又はＬＰＤＤＲである。本明細書に記載の技術は、特定の数のメモリダイに限定されない。
【0017】
図５は、本明細書に記載される技術を実装することができるメモリシステム５００の一例を描写するブロック図である。メモリシステム５００は、以下に説明するメモリセルのうちのいずれかを含むことができるメモリアレイ５０２を含む。メモリアレイ５０２のアレイ分界線は、行として編成されたワード線の様々な層、及び列として編成されたビット線の様々な層を含む。しかしながら、他の配向もまた、実装することができる。メモリシステム５００は、行制御回路５２０を含み、その出力５０８は、メモリアレイ５０２のそれぞれのワード線に接続される。行制御回路５２０は、Ｍ行アドレス信号のグループ、及びシステム制御ロジック回路５６０からの１つ以上の様々な制御信号を受信し、典型的には、行デコーダ５２２、アレイ終端ドライバ５２４（例えば、ワード線ドライバ）、及びブロック選択回路５２６のような回路を、読み出し動作及び書き込み動作の両方に対して含むことができる。メモリシステム５００はまた、列制御回路５１０も含み、その入力／出力５０６は、メモリアレイ５０２のそれぞれのビット線に接続される。メモリアレイ５０２に対して単一のブロックのみが示されているが、メモリダイは、個別にアクセスすることができる複数のアレイ、すなわち「タイル」を含むことができる。列制御回路５１０は、Ｎ列アドレス信号のグループ、及びシステム制御ロジック５６０からの１つ以上の様々な制御信号を受信し、典型的には、列デコーダ５１２、アレイ終端受信器又はドライバ５１４（例えば、ビット線ドライバ）、ブロック選択回路５１６、並びに読み出し／書き込み回路及びＩ／Ｏマルチプレクサなどの回路を含むことができる。
【0018】
システム制御ロジック５６０は、ホストからのデータ及び命令を受信し、ホストに出力データ及びステータスを提供する。他の実施形態では、システム制御ロジック５６０は、別個のコントローラ回路からデータ及び命令を受信し、出力データをそのコントローラ回路に提供し、コントローラ回路がホストと通信する。いくつかの実施形態では、システム制御ロジック５６０は、メモリ動作のダイレベル制御を提供するステートマシンを含むことができる。一実施形態では、ステートマシンは、ソフトウェアによってプログラム可能である。他の実施形態では、ステートマシン１１２は、ソフトウェアを使用せず、ハードウェア（例えば電気回路）内に完全に実装される。別の実施形態では、ステートマシンはマイクロコントローラによって置き換えられ、マイクロコントローラはメモリチップをオン／オフのいずれかにする。システム制御ロジック５６０はまた、メモリ動作中にメモリアレイ５０２の行及び列に供給される電力及び電圧を制御する電力制御モジュールを含むことができ、調整電圧を生成するためのチャージポンプ及びレギュレータ回路を含むことができる。システム制御ロジック５６０は、メモリシステム５００の動作を制御するために１つ以上のステートマシン、レジスタ、及び他の制御ロジックを含んでもよい。図５は、例えば、メモリアレイ５０２のメモリセルにアクセス（例えば、読み出し又は書き込み）するときに使用され得るオフセットなどデータを記憶するために使用され得る、そのようなレジスタを５６１で示す。いくつかの実施形態では、システム制御ロジック５６０を含むメモリシステム５００の要素の全ては、単一ダイの一部として形成することができる。他の実施形態では、システム制御ロジック５６０の一部又は全ては、異なるダイ上に形成され得る。
【0019】
本明細書の目的のために、「１つ以上の制御回路」という語句は、コントローラ、ステートマシン、マイクロコントローラ、及び／又はシステム制御ロジック５６０によって表される他の制御回路、又は不揮発性メモリを制御するために使用される他の類似の回路を含むことができる。
【0020】
一実施形態では、メモリ構造５０２は、ウェハなどの単一の基板上に複数のメモリレベルが形成される不揮発性メモリセルの３次元メモリアレイを含む。メモリ構造は、シリコン（又は他の種類の）基板上に配置された活性エリアを有するメモリセルの１つ以上の物理的レベルに、モノリシックに形成される任意の種類の不揮発性メモリを含み得る。一実施例では、不揮発性メモリセルは、電荷トラップを有する垂直ＮＡＮＤストリングを含む。
【0021】
別の実施形態では、メモリ構造５０２は、不揮発性メモリセルの２次元メモリアレイを含む。一実施例では、不揮発性メモリセルは、浮遊ゲートを利用するＮＡＮＤフラッシュメモリセルである。他の種類のメモリセル（例えば、ＮＯＲ型フラッシュメモリ）も使用することができる。
【0022】
メモリ構造５０２に含まれるメモリアレイアーキテクチャ又はメモリセルの正確な種類は、上記の例に限定されない。多くの異なる種類のメモリアレイアーキテクチャ又はメモリ技術を使用して、メモリ構造３２６を形成することができる。本明細書で提案される新たに特許請求される実施形態の目的には、特定の不揮発性メモリ技術は必要とされない。メモリ構造５０２のメモリセルに適した技術の他の例として、ＲｅＲＡＭメモリ（抵抗ランダムアクセスメモリ）、磁気抵抗メモリ（例えば、ＭＲＡＭ、スピントランスファートルクＭＲＡＭ、スピン軌道トルクＭＲＡＭ）、ＦｅＲＡＭ、相変化メモリ（例えば、ＰＣＭ）などが挙げられる。メモリ構造５０２のメモリセルアーキテクチャに適した技術の例として、２次元アレイ、３次元アレイ、クロスポイントアレイ、積層型２次元アレイ、垂直ビット線アレイなどが挙げられる。
【0023】
ＲｅＲＡＭクロスポイントメモリの一例として、Ｘ線及びＹ線（例えば、ワード線及びビット線）によってアクセスされるクロスポイントアレイに配置された可逆抵抗切替素子が挙げられる。別の実施形態では、メモリセルは、導電性ブリッジメモリ素子を含み得る。導電性ブリッジメモリ素子はまた、プログラム可能なメタライゼーションセルと呼ばれ得る。導電性ブリッジメモリ素子は、固体電解質内のイオンの物理的再配置に基づく状態変化素子として使用され得る。場合によっては、導電性ブリッジメモリ素子は、２つの電極間に固体電解質薄膜を有する、２つの固体金属電極を含んでもよく、一方は、比較的不活性であり（例えば、タングステン）、他方は、電気化学的に活性である（例えば、銀又は銅）。温度が上昇すると、イオンの移動度も増加し、導電性ブリッジメモリセルのプログラミング閾値が低下する。したがって、導電性ブリッジメモリ素子は、温度に対して広範囲のプログラミング閾値を有し得る。
【0024】
別の例は、磁気記憶素子を使用してデータを記憶する磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）である。素子は、薄い絶縁層によって分離された、各々が磁化を保持することができる２つの強磁性層から形成される。２つの層のうちの１つは、特定の極性に設定された永久磁石である。他方の層の磁化は、メモリを記憶するために外場の磁化と一致するように変更することができる。メモリデバイスは、このようなメモリセルのグリッドから構築される。プログラミングのための一実施形態では、各メモリセルは、互いに直角に、セルに平行に、一方はセルの上に、かつ一方はセルの下に配置された一対の書き込み線の間にある。電流がそれらを通過すると、誘導磁場が生成される。ＭＲＡＭベースのメモリ実施形態について、以下でより詳細に論じる。
【0025】
相変化メモリ（phase change memory、ＰＣＭ）は、カルコゲナイドガラスのユニークな挙動を利用する。一実施形態は、ＧｅＴｅ－Ｓｂ２Ｔｅ３超格子を使用して、単にプログラミング電流パルスでゲルマニウム原子の調整状態を変化させることにより、非熱位相変化を達成する。本書では「パルス」の使用には方形パルスを必要としないが、（連続的又は非連続的な）音の振動若しくはバースト、電流、電圧光、又はその他の波を含む。個々の選択可能なメモリセル又はビット内のこのメモリ素子は、オボニック閾値スイッチ又は金属絶縁体基板などのセレクタである更なる直列要素を含んでもよい。
【0026】
当業者であれば、本明細書に記載されるこの技術は単一の特定のメモリ構造、メモリ構築又は材料組成に限定されず、本明細書に記載され、当業者によって理解されるように、技術の趣旨及び範囲内で、多くの関連するメモリ構造をカバーすることを、理解するであろう。
【0027】
図５の素子は、メモリセルのメモリ構造５０２の構造と、他の素子の全てを含む周辺回路との２つの部分にグループ化することができる。メモリ回路の重要な特性はその容量であり、これは、メモリ構造５０２に与えられるメモリシステム５００のメモリダイの面積を増加させることによって増加させることができるが、しかし、これにより、周辺回路に利用可能なメモリダイの面積が減少する。これは、これらの周辺素子に非常に厳しい制限を課す可能性がある。例えば、利用可能なエリア内にセンス増幅器回路を収める必要性は、センス増幅器設計アーキテクチャに対する著しい制限となり得る。システム制御ロジック５６０に関して、エリアの利用可能性の減少は、オンチップで実装することができる利用可能な機能を制限する可能性がある。したがって、メモリシステム５００のためのメモリダイの設計における基本的なトレードオフは、メモリ構造５０２に費やされる面積の量及び周辺回路に費やされる面積の量である。
【0028】
メモリ構造５０２及び周辺回路がしばしば対立する別のエリアは、これらの領域の形成に関与するプロセスに含まれるが、これは、これらの領域が異なるプロセス技術を含むことが多く、単一のダイに異なる技術を有することのトレードオフであるためである。例えば、メモリ構造５０２がＮＡＮＤフラッシュである場合、これはＮＭＯＳ構造であるが、周辺回路はＣＭＯＳベースであることが多い。例えば、このような感知増幅器回路、チャージポンプ、ステートマシン内の論理素子、及びシステム制御ロジック５６０内の他の周辺回路などの素子は、ＰＭＯＳデバイスを使用することが多い。ＣＭＯＳダイを製造するためのプロセス動作は、多くの態様において、ＮＭＯＳフラッシュＮＡＮＤメモリ又は他のメモリセル技術に関して最適化されたプロセス動作とは異なる。
【0029】
これらの制限を改善するために、以下に記載される実施形態は、図５の素子を別個に形成されたダイ上に分離することができ、その後、ダイは互いに接合される。より具体的には、メモリ構造５０２を、１つのダイ上に形成することができ、１つ以上の制御回路を含む周辺回路素子の一部又は全てを、別個のダイ上に形成することができる。例えば、メモリダイは、フラッシュＮＡＮＤメモリ、ＭＲＡＭメモリ、ＰＣＭメモリ、ＲｅＲＡＭメモリ、又は他のメモリタイプのメモリセルのアレイなどのメモリ素子のみで形成することができる。周辺回路の一部又は全部は、デコーダ及びセンス増幅器などの素子を含む場合であっても、その後、別個のダイに移され得る。これにより、メモリダイの各々をその技術に従って個別に最適化することが可能になる。例えば、ＮＡＮＤメモリダイは、ＣＭＯＳプロセスのために最適化することができる別個の周辺回路ダイ上に移されたＣＭＯＳ素子を気にすることなく、ＮＭＯＳベースのメモリアレイ構造のために最適化することができる。これにより、周辺素子のためのより多くの空間が可能になり、これで、メモリセルアレイを保持する同じダイのマージンに制限されていたならば容易に組み込むことができなかった、追加の機能を組み込むことができる。次いで、２つのダイを、接合されたマルチダイメモリ回路内で互いに接合することができ、一方のダイ上のアレイは、他方のメモリ回路上の周辺素子に接続される。以下では、１つのメモリダイ及び１つの周辺回路ダイの接合メモリ回路に焦点を当てるが、他の実施形態は、例えば２つのメモリダイ及び１つの周辺回路ダイなどのより多くのダイを使用することができる。
【0030】
図６Ａ及び図６Ｂは、メモリシステム６００のための接合ダイ対を提供するためにウェハ－ウェハ接合を使用して実装され得る、図５の代替的な配置を示す。図６Ａは、メモリダイ６０１内に形成されたメモリ構造６０２に結合された、周辺回路又は制御ダイ６１１に形成された制御回路を含む周辺回路の例を示す。図５の５０２と同様に、メモリダイ６０１は、複数の独立してアクセス可能なアレイ又は「タイル」を含むことができる。共通の構成要素は、図５と同様にラベル付けされている（例えば、５０２はここでは６０２であり、５１０はここでは６１０であり、以下同様である）。システム制御ロジック６５９、行制御回路６２０、及び列制御回路６１０（ＣＭＯＳプロセスによって形成され得る）は、制御ダイ６１１内に位置することが分かる。コントローラ１０２からの機能などの追加の要素もまた、制御ダイ６１１内に移動させることができる。システム制御ロジック６５９、行制御回路６２０、及び列制御回路６１０は、一般的なプロセス（例えば、ＣＭＯＳプロセス）によって形成され得、これにより、メモリコントローラ１０２上により典型的に見られる追加要素及び機能は、追加のプロセスステップ（すなわち、コントローラ１０２を製造するために使用される同じプロセスステップを使用して、システム制御ロジック６５９、行制御回路６２０、及び列制御回路６１０を作製し得る）をわずかに必要とするか、全く必要としなくてもよい。したがって、メモリシステム５００のメモリダイなどのダイからそのような回路を移動させる間、そのようなダイを製造するために必要とされるステップの数を減らすことができ、制御ダイ６１１などのダイにそのような回路を追加することは、任意の追加のプロセスステップを必要としなくてもよい。
【0031】
図６Ａは、電気経路６０６を介してメモリダイ６０１上のメモリ構造６０２に結合された制御ダイ６１１上の列制御回路６１０を示す。例えば、電気経路６０６は、列デコーダ６１２、ドライバ回路６１４、及びブロック選択部６１６とメモリ構造６０２のビット線との間の電気的接続を提供し得る。電気経路は、メモリ構造６０２のビット線に接続された、メモリダイ６０１の対応するパッドに接合された制御ダイ６１１上のパッドを介して制御ダイ６１１内の列制御回路６１０から延在してもよい。メモリ構造６０２の各ビット線は、列制御回路６１０に接続する、一対の接合されたパッドを含む、電気経路６０６内の対応する電気経路を有してもよい。同様に、行デコーダ６２２、アレイドライバ６２４、及びブロック選択６２６を含む、行制御回路６２０は、電気経路６０８を介してメモリ構造６０２に結合される。各電気経路６０８は、ワード線、ダミーワード線、又は選択ゲート線に対応し得る。更に、制御ダイ６１１とメモリダイ６０１との間に追加の電気経路が設けられてもよい。
【0032】
図６Ｂは、接合されたダイ対によって形成された統合メモリアセンブリ６００の一実施形態の構成についてより詳細を示すブロック図である。メモリダイ６０１は、メモリセルのアレイ６０２を含む。メモリダイ６０１は、追加のアレイ（例えば、アレイをそれぞれ含む、複数のモジュール）を有し得る。アレイ６０２に対して、１つの代表的なビット線（ＢＬ）及び代表的なワード線（ＷＬ）６６６が示されている。アレイ６０２ごとに数千又は数万のそのようなビット線が存在し得る。一実施形態では、アレイは、切れ目のないワード線及び切れ目のないビット線の共通の組を共有する、接続されたメモリセルのグループを表す。
【0033】
制御ダイ６１１は、いくつかのビット線ドライバ６５０を含む。各ビット線ドライバ６５０は、１つのビット線に接続されるか、又はいくつかの実施形態では、複数のビット線に接続されてもよい。制御ダイ６１１は、いくつかのワード線ドライバ６６０（１）～６６０（ｎ）を含む。ワード線ドライバ６６０は、ワード線に電圧を提供するように構成されている。この例では、アレイ又は平面メモリセル当たり「ｎ」個のワード線が存在する。メモリ動作がプログラム又は読み出しである場合、一実施形態では、選択されたブロック内の１つのワード線がメモリ動作のために選択される。メモリ動作が消去である場合、一実施形態では、選択されたブロック内のワード線の全てが消去のために選択される。ワード線ドライバ６６０は、メモリダイ６０１内のワード線に電圧を提供する。図６Ａに関して上述したように、制御ダイ６１１はまた、ワード線ドライバ６６０及び／又はビット線ドライバ６５０に電圧を提供するために使用され得る、図６Ｂには示されていないチャージポンプ、電圧発生器などを含み得る。
【0034】
メモリダイ６０１は、メモリダイ６０１の第１の主面６８２上に、いくつかのボンドパッド６７０ａ、６７０ｂを有する。対応する「ｎ」個のワード線ドライバ６６０（１）～６６０（ｎ）から電圧を受け取るために、「ｎ」個のボンドパッド６７０ａが存在し得る。アレイ６０２に関連付けられた各ビット線に対して１つのボンドパッド６７０ｂが存在し得る。参照番号６７０は、一般に、主面６８２上のボンドパッドを参照するために使用される。
【0035】
いくつかの実施形態では、符号語の各データビット及び各パリティビットは、異なるボンドパッドペア６７０ｂ、６７４ｂを通して転送される。符号語のビットは、ボンドパッドペア６７０ｂ、６７４ｂを通して並列に転送され得る。これは、例えば、メモリコントローラ１０２と統合メモリアセンブリ６００との間でデータを転送することに関して、非常に効率的なデータ転送を提供する。例えば、メモリコントローラ１０２と統合メモリアセンブリ６００との間のデータバスは、例えば、８ビット、１６ビット、又は３２ビット以上を並列に転送することができる。しかしながら、メモリコントローラ１０２と統合メモリアセンブリ６００との間のデータバスは、これらの実施例に限定されない。このようなＥＣＣは、いくつかの実施形態では、メモリダイ上に実装されてもよい。
【0036】
制御ダイ６１１は、制御ダイ６１１の第１の主面６８４上に、いくつかのボンドパッド６７４ａ、６７４ｂを有する。対応する「ｎ」個のワード線ドライバ６６０（１）～６６０（ｎ）からメモリダイ６０１に電圧を送達するために、「ｎ」個のボンドパッド６７４ａが存在し得る。アレイ６０２に関連付けられた各ビット線に対して１つのボンドパッド６７４ｂが存在し得る。参照番号６７４は、一般に、主面６８２上のボンドパッドを参照するために使用される。ボンドパッドペア６７０ａ／６７４ａ及びボンドパッドペア６７０ｂ／６７４ｂが存在し得ることに留意されたい。一部の実施形態では、ボンドパッド６７０及び／又は６７４は、フリップチップボンドパッドである。
【0037】
一実施形態では、ボンドパッド６７０のパターンは、ボンドパッド６７４のパターンと一致する。ボンドパッド６７０はボンドパッド６７４に接合（例えば、フリップチップ接合）される。このため、ボンドパッド６７０、６７４は、メモリダイ６０１を制御ダイ６１１に電気的かつ物理的に結合する。また、ボンドパッド６７０、６７４は、メモリダイ６０１と制御ダイ６１１との間の内部信号転送を可能にする。したがって、メモリダイ６０１及び制御ダイ６１１は、ボンドパッドによって一緒に接合される。図６Ａは、１つのメモリダイ６０１に接合された１つの制御ダイ６１１を示しているが、別の実施形態では、１つの制御ダイ６１１が複数のメモリダイ６０１に接合される。
【0038】
本明細書では、「内部信号転送」は、制御ダイ６１１とメモリダイ６０１との間の信号転送を意味する。内部信号転送は、制御ダイ６１１上の回路がメモリダイ６０１内のメモリ動作を制御することを可能にする。したがって、ボンドパッド６７０、６７４は、メモリ動作信号転送のために使用され得る。本明細書では、「メモリ動作信号転送」は、メモリダイ６０１内のメモリ動作に関係する任意の信号を指す。メモリ動作信号転送は、電圧を提供すること、電流を提供すること、電圧を受け取ること、電流を受け取ること、電圧を感知すること、及び／又は電流を感知することを含み得るが、これらに限定されない。
【0039】
ボンドパッド６７０、６７４は、例えば、銅、アルミニウム、及びこれらの合金から形成されてもよい。ボンドパッド６７０～６７４と主面（６８２～６８４）との間にライナーが存在してもよい。ライナーは、例えば、チタン／窒化チタンスタックで形成されてもよい。ボンドパッド６７０、６７４及びライナーは、蒸着及び／又はめっき技術によって適用されてもよい。ボンドパッド及びライナーは合わせて７２０ｎｍの厚さを有してもよいが、更なる実施形態では、この厚さはより大きくても小さくてもよい。
【0040】
金属相互接続及び／又はビアは、ダイ内の様々な素子をボンドパッド６７０～６７４に電気的に接続するために使用され得る。金属相互接続及び／又はビアによって実装され得るいくつかの導電経路が示されている。例えば、センス増幅器は、経路６６４によってボンドパッド６７４ｂに電気的に接続され得る。図６Ａに関して、電気経路６０６は、経路６６４、ボンドパッド６７４ｂ、及びボンドパッド６７０ｂに対応し得る。数千のそのようなセンス増幅器、経路、及びボンドパッドが存在し得る。ＢＬは、ボンドパッド６７０ｂへの直接接続を必ずしも行わないことに留意されたい。ワード線ドライバ６６０は、経路６６２によってボンドパッド６７４ａに電気的に接続され得る。図６Ａに関連して、電気経路６０８は、経路６６２、ボンドパッド６７４ａ、及びボンドパッド６７０ａに対応し得る。経路６６２は、各ワード線ドライバ６６０（１）～６６０（ｎ）に対して別個の導電経路を含み得ることに留意されたい。同様に、各ワード線ドライバ６６０（１）～６６０（ｎ）に対して別個のボンドパッド６７４ａが存在し得る。メモリダイ６０１のブロック２内のワード線は、経路６６４によってボンドパッド６７０ａに電気的に接続され得る。図６Ｂでは、ブロック内の対応する「ｎ」個のワード線に対して「ｎ」個の経路６６４が存在する。各経路６６４に対して、ボンドパッド６７０ａ、６７４ａの別個の対が存在し得る。
【0041】
図５を参照すると、図６Ａのオンダイ制御回路はまた、その論理素子内に追加機能を含むことができ、メモリコントローラ１０２及び一部のＣＰＵ機能で典型的に見られるものよりも一般的な能力も、アプリケーション固有の機能も含むことができる。
【0042】
以下では、システム制御ロジック５６０／６６０、列制御回路５１０／６１０、行制御回路５２０／６２０、及び／又はコントローラ１０２（又は同等に機能する回路）は、図５に示される他の回路、又は図６Ａの制御ダイ６１１及び図５の同様の素子の全て又はサブセットと組み合わせて、本明細書に記載の機能を実行する１つ以上の制御回路の一部と見なすことができる。制御回路は、ハードウェアのみ、又はハードウェアとソフトウェア（ファームウェアを含む）との組み合わせを含むことができる。例えば、本明細書に記載する機能を実行するためにファームウェアによってプログラムされたコントローラは、制御回路の一例である。制御回路は、プロセッサ、ＦＧＡ、ＡＳＩＣ、集積回路、又は他の種類の回路を含むことができる。
【0043】
以下の説明では、図５及び図６Ａのメモリアレイ５０２／６０２は、主としてクロスポイントアーキテクチャの文脈で論じられるが、説明の多くはより一般的に適用することができる。クロスポイントアーキテクチャでは、下にある基板に対して第１の方向に走る、ワード線などの導電線又はワイヤの第１のセットと、下にある基板に対して第２の方向に走る、ビット線などの導電線又はワイヤの第２のセットと、を含む。メモリセルは、ワード線とビット線との交点に配置される。これらのクロスポイントにおけるメモリセルは、上述のものを含むいくつかの技術のいずれかに従って形成することができる。以下の説明は、主に、ＭＲＡＭメモリセルを使用したクロスポイントアーキテクチャに基づく実施形態に焦点を当てる。
【0044】
図７Ａは、クロスポイントアーキテクチャを形成するメモリアレイの一部分の一実施形態を斜視で示す。図７Ａのメモリアレイ５０２／６０２は、図５のメモリアレイ５０２又は図６Ａのメモリアレイ６０２の実装形態の一例であり、メモリダイは、複数のそのようなアレイ構造を含むことができる。ビット線ＢＬ１～ＢＬ５は、ダイの下にある基板（図示せず）に対して第１の方向（ページ内へと延びるものとして表される）に配置され、ワード線ＷＬ１～ＷＬ５は、第１の方向に垂直な第２の方向（ページを横切る）に配置される。図７Ａは、ワード線ＷＬ１～ＷＬ５及びＢＬ１～ＢＬ５が両方とも基板に対して水平方向に延び、一方で、それらうちの２つが７０１において示されているメモリセルが、メモリセルを通る電流（Ｉｃｅｌｌにおいて示されるような）が垂直方向に延びるように配向されている水平クロスポイント構造の例である。図７Ｄに関して以下に説明するような、メモリセルの追加層を有するメモリアレイでは、ビット線及びワード線の対応する追加層が存在する。
【0045】
図７Ａに示すように、メモリアレイ５０２／６０２は、複数のメモリセル７０１を含む。メモリセル７０１は、ＲｅＲＡＭ、ＭＲＡＭ、ＰＣＭ、ＦｅＲＡＭ、又はプログラム可能な抵抗を有する他の材料を使用して実装することができるような書き換え可能メモリセルを含んでもよい。以下の説明はＭＲＡＭメモリセルに焦点を当てているが、説明の大部分は、より一般的に適用することができる。第１のメモリレベルのメモリセル内の電流は、矢印Ｉｃｅｌｌによって示されるように上方に流れるものとして示されているが、電流は、以下でより詳細に説明するように、いずれの方向にも流れることができる。
【0046】
図７Ｂ及び図７Ｃは、図７Ａのクロスポイント構造の側面図及び上面図をそれぞれ示す。図７Ｂの側面図は、１つの下部ワイヤ、すなわちワード線ＷＬ１、及び上部ワイヤすなわちビット線ＢＬ１～ＢＬｎを示す。各上部ワイヤと下部ワイヤとの間のクロスポイントは、ＭＲＡＭメモリセルであるが、ＰＣＭ、ＦｅＲＡＭ、ＲｅＲＡＭ、又は他の技術を使用することができる。図７Ｃは、Ｍ本の下部ワイヤＷＬ１～ＷＬＭ及びＮ本の上部ワイヤＢＬ１～ＢＬＮのクロスポイント構造を示す上面図である。バイナリ実施形態では、各クロスポイントにおけるＭＲＡＭセルは、高低の２つの抵抗状態のうちの１つにプログラムすることができる。ＭＲＡＭメモリセル設計の実施形態及びそれらのプログラミングのための技術について、以下により詳細に説明する。
【0047】
図７Ａのクロスポイントアレイは、ワード線及びビット線の１つの層を有する実施形態を示し、ＭＲＡＭ又は他のメモリセルは、２組の導電線の交差部に配置される。メモリダイの記憶密度を高めるために、そのようなメモリセル及び導電線の複数の層を形成することができる。２層の例を図７Ｄに示す。
【0048】
図７Ｄは、クロスポイントアーキテクチャを形成する２レベルメモリアレイの一部分の実施形態を斜視で示す。図７Ａと同様に、図７Ｄは、ワード線ＷＬ１、１～ＷＬ１、４及びビット線ＢＬ１～ＢＬ５の第１の層のクロスポイントで接続されたアレイ５０２／６０２のメモリセル７０１の第１の層７１８を示す。メモリセル７２０の第２の層は、ビット線ＢＬ１～ＢＬ５の上、及びこれらのビット線とワード線ＷＬ２、１～ＷＬ２、４の第２の組との間に形成される。図７Ｄは、メモリセルの２つの層７１８及び７２０を示しているが、この構造は、ワード線及びビット線の追加の交互する層を通って上方に拡張することができる。実施形態に応じて、図７Ｄのアレイのワード線及びビット線は、各層内の電流がワード線層からビット線層に、又はその逆の方向に流れるように、読み出し又はプログラム動作のためにバイアスをかけられ得る。２つの層は、所与の動作のために各層内で同じ方向に電流の流れを有するように、例えば、読み出しのためのビット線からワード線への電流の流れを有するように、又は、例えば、層１の読み出しのためのワード線からビット線へ、及び層２の読み出しのためのビット線からワード線への電流の流れを有するように構造化することができる。
【0049】
クロスポイントアーキテクチャの使用は、設置面積の小さいアレイを可能にし、そのようなアレイのいくつかを単一のダイ上に形成することができる。各クロスポイントにおいて形成されたメモリセルは、抵抗タイプのメモリセルであってもよく、データ値は、異なる抵抗レベルとして符号化される。実施形態に応じて、メモリセルは、低抵抗状態又は高抵抗状態のいずれか一方を有するバイナリ値であってもよく、又は低抵抗状態と高抵抗状態の中間の追加の抵抗を有することができるマルチレベルセル（multi-level cell、ＭＬＣ）であってもよい。本明細書に記載のクロスポイントアレイは、図４のメモリダイ２９２として使用することができ、ローカルメモリ１０６と置き換えるために使用することができ、又はその両方として使用することができる。抵抗タイプのメモリセルは、ＲｅＲＡＭ、ＦｅＲＡＭ、ＰＣＭ又はＭＲＡＭなど、上記の技術の多くに従って形成することができる。以下の説明は、主に、バイナリ値ＭＲＡＭメモリセルを有するクロスポイントアーキテクチャを使用するメモリアレイの文脈で提示されるが、説明の多くはより一般的に適用することができる。
【0050】
図８は、ＭＲＡＭメモリセルの構造の実施形態を示す。メモリセルの対応するワード線とビット線との間にメモリセルに印加される電圧は、電圧ソースＶａｐｐ８１３として表される。メモリセルは、下部電極８０１と、この例では酸化マグネシウム（ＭｇＯ）８０５の分離層又はトンネル層によって分離された一対の磁性層（基準層８０３及び自由層８０７）と、次いでスペーサ８０９によって自由層８０７から分離された上部電極８１１とを含む。メモリセルの状態は、基準層８０３及び自由層８０７の磁化の相対的な配向に基づいており、２つの層が同じ方向に磁化されている場合、メモリセルは平行（Ｐ）低抵抗状態（low resistance state、ＬＲＳ）であり、２つの層が反対の配向を有する場合、メモリセルは逆平行（anti-parallel、ＡＰ）高抵抗状態（high resistance state、ＨＲＳ）である。ＭＬＣの実施形態は、追加の中間状態を含む。基準層８０３の配向は固定され、図１５の例では上向きに配向される。基準層８０３はまた、固定層又はピンド層としても知られている。
【0051】
データは、自由層８０７を同じ配向又は反対の配向のいずれかにプログラミングすることによってＭＲＡＭメモリセルに書き込まれる。基準層８０３は、自由層８０７をプログラミングする際にその配向を維持するように形成される。基準層８０３は、合成反強磁性層及び追加の基準層を含む、より複雑な設計を有することができる。簡潔にするために、図及び説明は、これらの追加の層を省略し、セル内のトンネル磁気抵抗に主に関与する固定された磁性層にのみ焦点を当てる。
【0052】
図９は、クロスポイントアレイで実装されるＭＲＡＭメモリセル設計の実施形態をより詳細に示す。クロスポイントアレイに配置されるとき、ＭＲＡＭメモリセルの上部及び下部電極は、アレイの隣接するワイヤの層のうちの２つ、例えば、２レベル又は２デッキアレイの上部及び下部ワイヤのうちの２つである。本明細書に示される実施形態では、下部電極はワード線９０１であり、上部電子はメモリセルのビット線９１１であるが、いくつかの実施形態では、メモリ素子の向きを反転させることによって反転させることができる。ワード線９０１とビット線９１１との間には、基準層９０３及び自由層９０７があり、これらもＭｇＯバリア９０５によって分離されている。図９に示される実施形態では、ＭｇＯキャップ９０８はまた自由層９０７の上部にも形成され、導電性スペーサ９０９が、ビット線９１１とＭｇＯキャップ９０８との間に形成される。基準層９０３は、別の導電性スペーサ９０２によってワード線９０１から分離されている。メモリセル構造の両側にはライナー９２１及び９２３があり、これらは同じ構造の一部であり得るが、図９の断面では分離して見える。ライナー９２１、９２３の両側には、クロスポイント構造のそうしないと空である領域を充填するために使用される充填材料９２５、９２７の一部が示されている。
【0053】
自由層設計９０７に関して、実施形態は約１～２ｎｍ程度の厚さを有するＣｏＦｅ又はＣｏＦｅＢ合金を含み、Ｉｒ層は、ＭｇＯバリア９０５に近い自由層内に散在させることができ、自由層９０７は、Ｔａ、Ｗ、又はＭｏでドープすることができる。基準層９０３の実施形態は、Ｉｒ又はＲｕスペーサ９０２と結合されたＣｏＦｅＢ及びＣｏＰｔ多層の二重層を含み得る。ＭｇＯキャップ９０８は任意選択であるが、自由層９０７の異方性を高めるために使用することができる。導電性スペーサは、とりわけ、Ｔａ、Ｗ、Ｒｕ、ＣＮ、ＴｉＮ、及びＴａＮなどの導電性金属であり得る。
【0054】
ＭＲＡＭに記憶されたデータ状態を感知するために、メモリセル全体にＶａｐｐによって表される電圧が印加されて、その抵抗状態を決定する。ＭＲＡＭメモリセルを読み出すために、電圧差Ｖａｐｐをいずれかの方向に印加することができるが、ＭＲＡＭメモリセルには方向性があるので、状況によっては、一方の方向の読み出しが他方の方向よりも優先される。例えば、ＡＰ（高抵抗状態、ＨＲＳ）にビットを書き込むための最適な電流振幅は、５０％以上Ｐ（低抵抗状態）に書き込むよりも大きくてもよく、それにより、ＡＰ（２ＡＰ）への読み出しの場合にビットエラー率（読み出しディスターブ）が起こりにくくなる。これらの状況の一部及び結果として得られる読み出しの方向性について、以下に説明する。図１０Ａ及び図１０Ｂに関して更に説明するように、バイアスの方向性は、特にＭＲＡＭメモリセルのプログラミングのためのいくつかの実施形態の一部となる。
【0055】
以下の説明は、主に、垂直なスピントランスファートルクＭＲＡＭメモリセルに関して行われ、図８及び図９の自由層８０７／９０７は、自由層の平面に垂直な、切替可能な磁化方向を含む。スピントランスファートルク（spin transfer torque、「ＳＴＴ」）は、磁気トンネル接合内の磁気層の配向が、スピン偏極電流を使用して変更され得る効果である。電荷キャリア（電子など）は、キャリアに固有のわずかな量の角運動量であるスピンとして知られる特性を有する。電流は、一般に、非偏極である（例えば、５０％のスピン上向き電子及び５０％のスピン下向き電子からなる）。スピン偏極電流は、どちらかのスピンの電子がより多い電流である（例えば、過半量のスピン上向き電子、又は過半量のスピン下向き電子）。電流を厚い磁気層（通常、基準層と呼ばれる）に流すことによって、スピン偏極電流が生成され得る。このスピン偏極電流が、第２の磁気層（自由層）に方向付けられた場合、角運動量は、この第２の磁気層に伝達され、第２の磁気層の磁化方向を変化させることができる。これは、スピントランスファートルクと呼ばれる。図１０Ａ及び図１０Ｂは、ＭＲＡＭメモリへのプログラム又は書き込みのためのスピントランスファートルクの使用を示す。スピントランスファートルク磁気ランダムアクセスメモリ（spin transfer torque magnetic random access memory、ＳＴＴ ＭＲＡＭ）は、トグルＭＲＡＭなどのＭＲＡＭ変種よりも低い電力消費及び良好なスケーラビリティという利点を有する。他のＭＲＡＭ実装と比較して、ＳＴＴ切替技術は、相対的に低い電力を必要とし、隣接するビットの乱れの問題を実質的に排除し、より高いメモリセル密度（ＭＲＡＭセルサイズの低減）のためのより良好なスケーリングを有する。後者の課題もまた、自由層磁化及び基準層磁化が、平面内ではなく、膜面に対して垂直に配向されているＳＴＴ ＭＲＡＭに有利である。
【0056】
ＳＴＴ現象が電子挙動に関してより容易に説明されるため、図１０Ａ及び図１０Ｂ並びにそれらの考察は、電子の流れに関して与えられ、ここで、書き込み電流の方向は電子の流れの方向として定義される。したがって、図１０Ａ及び図１０Ｂを参照して、用語「書き込み電流」は、電子電流を指す。電子は負に帯電しているので、電子電流は、従来定義された電流とは反対の方向になり、電子電流は、従来の電流の流れのようにより高い電圧レベルからより低い電圧レベルに流れるのではなく、より低い電圧レベルからより高い電圧レベルに流れる。
【0057】
図１０Ａ及び図１０Ｂは、ＳＴＴ機構を使用することによるＭＲＡＭメモリセルの書き込みを示し、基準層及び自由層両方の磁化が垂直方向にある、ＳＴＴ切替ＭＲＡＭメモリセル１０００の一例の簡略化された概略図を示す。メモリセル１０００は、上部強磁性層１０１０、下部強磁性層１０１２、及びそれら２つの強磁性層の間の絶縁層としてのトンネルバリア（tunnel barrier、ＴＢ）１０１４を含む磁気トンネル接合（ＭＴＪ）１００２を含む。この例では、上部強磁性層１０１０は、自由層ＦＬであり、その磁化方向は、切替可能である。下部強磁性層１０１２は、基準（又は固定）層ＲＬであり、その磁化方向は、切替不可能である。自由層１０１０内の磁化が基準層ＲＬ１０１２内の磁化に対して平行である場合、メモリセル１０００の両端間抵抗は、相対的に低い。自由層ＦＬ１０１０内の磁化が基準層ＲＬ１０１２内の磁化に対して逆平行である場合、メモリセル１０００の両端間抵抗は、相対的に高い。メモリセル１０００内のデータ（「０」又は「１」）は、メモリセル１０００の抵抗を測定することによって読み出される。その際、メモリセル１０００に取り付けられた導電体１００６／１００８を利用してＭＲＡＭデータを読み出す。設計によって、平行及び逆平行の両方の構成は、静穏状態及び／又は読み取り動作中において（十分に低い読み取り電流で）安定した状態を保つ。
【0058】
基準層ＲＬ１０１２及び自由層ＦＬ１０１０の両方について、磁化方向は、垂直方向にある（すなわち、自由層によって画定された平面に対して垂直であり、基準層によって画定された平面に対して垂直である）。図１０Ａ及び図１０Ｂは、基準層ＲＬ１０１２の磁化方向を上向きとして示し、自由層ＦＬ１０１０の磁化方向を、これも平面に対して垂直である上向きと下向きとの間で切替可能であるものとして示している。
【0059】
一実施形態では、トンネルバリア１０１４は、酸化マグネシウム（ＭｇＯ）で作製されているが、他の材料もまた、使用され得る。自由層１０１０は、強磁性金属であり、その磁化方向を変化／切替を行う能力を所有する。Ｃｏ、Ｆｅなどの遷移金属、及びそれらの合金に基づく多層を使用して、自由層１０１０を形成することができる。一実施形態では、自由層１０１０は、コバルト、鉄、及びホウ素の合金を含む。基準層１０１２は、コバルト及び白金、並びに／又はコバルト及び鉄の合金の複数層を含む、多くの異なる種類の材料であり得る（ただし、これらに限定されない）。
【0060】
図１０Ａに描写されているように、ＭＲＡＭメモリセルビット値を「設定する」（すなわち、自由層の磁化方向を選択する）ために、電子書き込み電流１０５０が、導体１００８から導体１００６に印加される。電子の負電荷により、電子書き込み電流１０５０を生成するために、上部導体１００６は、下部導体１００８よりも高い電圧レベルに置かれる。電子書き込み電流１０５０内の電子は、基準層１０１２が強磁性金属であるため、その電子が基準層１０１２を通過するとき、スピン偏極される。スピン偏極電子がトンネルバリア１０１４両端間をトンネルするとき、角運動量保存により、結果として、自由層１０１０及び基準層１０１２の両方にスピントランスファートルクを与えることができるが、このトルクは、基準層１０１２の磁化方向に影響を及ぼすには、（設計上）不十分である。対照的に、自由層１０１０の初期磁化配向が基準層１０１２に対して逆平行（ＡＰ）である場合、このスピントランスファートルクは、基準層１０１２の磁化配向に対して平行（Ｐ）になるように、自由層１０１０内の磁化配向を切り替えるには（設計によって）十分であり、これは逆平行－平行（ＡＰ２Ｐ）書き込みと呼ばれる。次いで、平行である磁化は、このような電子書き込み電流がオフになる前後では、安定したままの状態である。
【0061】
対照的に、自由層１０１０磁化及び基準層１０１２磁化が、初期に平行である場合、自由層１０１０の磁化方向は、前述の場合とは反対方向の電子書き込み電流の印加によって、基準層１０１２に対して逆平行になるように切り替えられ得る。例えば、電子書き込み電流１０５２は、図１０Ｂに示すように、より高い電圧レベルを下部導体１００８上に配置することによって、導体１００６から導体１００８に印加される。これは、Ｐ状態の自由層１０１０をＡＰ状態に書き込み、平行－逆平行（Ｐ２ＡＰ）書き込みと呼ばれる。したがって、同じＳＴＴ物理特性によって、自由層１０１０の磁化方法は、電子書き込み電流方向（極性）の賢明な選択によって、２つの安定した配向のうちのいずれかに、確定的に設定されることができる。
【0062】
メモリセル１０００内のデータ（「０」又は「１」）は、メモリセル１０００の抵抗を測定することによって読み取ることができる。低抵抗は、典型的には「０」ビットを表し、高抵抗は、典型的には「１」ビットを表すが、入れ替わりの規則が発生することもある。読み出し電流は、導体１００８から導体１００６に、図１０Ａの１０５０について示されるように流れる（「ＡＰ２Ｐ方向」）電子読み出し電流を印加することによってメモリセルにわたって（例えば、磁気トンネル接合１００２にわたって）印加することができ、あるいは、電子読み出し電流は、導体１００６から導体１００８に、図１０Ｂの１０５２に示されるように流れる（「Ｐ２ＡＰ方向」）ように印加することができる。読み出し動作では、電子書き込み電流が高すぎると、メモリセルに記憶されたデータをディスターブし、その状態を変更する可能性がある。例えば、電子読み出し電流が図１０ＢのＰ２ＡＰ方向を使用する場合、電流又は電圧レベルの高すぎると、低抵抗Ｐ状態の任意のメモリセルを高抵抗ＡＰ状態に切り替える可能性がある。その結果、ＭＲＡＭメモリセルはいずれの方向にも読み取られ得るが、書き込み動作の方向性は、ビットをその方向に書き込むためにより多くの電流が必要であるため、一方の読み出し方向を他の方向（様々な実施形態では、Ｐ２ＡＰ方向）よりも好ましくさせる場合がある。
【0063】
【0064】
図７Ａ～図７Ｄのアレイ構造内の選択されたメモリセルを読み出すか書き込むかにかかわらず、選択されたメモリセルに対応するビット線及びワード線は、図１０Ａ又は図１０Ｂに関して示されるように、選択されたメモリセルにわたって電圧を印加し、電子の流れを誘導するようにバイアスをかけられる。これはまた、アレイの選択されていないメモリセルにわたっても電圧を印加し、選択されていないメモリセルに電流を誘導する可能性がある。この浪費された電力消費は、高抵抗状態及び低抵抗状態の両方に対して比較的高い抵抗レベルを有するようにメモリセルを設計することによってある程度軽減することができるが、これは依然として電流及び電力消費の増加をもたらし、メモリセル及びアレイの設計に更なる設計上の制約を課す。
【0065】
この不必要な電流漏れに対処する１つのアプローチは、各ＭＲＡＭ又は他の抵抗性の（例えば、ＲｅＲＡＭ、ＰＣＭ、及びＦｅＲＡＭ）メモリセルと直列にセレクタ素子を配置することである。例えば、選択トランジスタを、図７Ａ～図７Ｄの各抵抗メモリセル素子と直列に配置することができ、これにより、要素７０１は、セレクタとプログラム可能な抵抗との複合体となる。しかしながら、トランジスタの使用は、選択されたメモリセルの対応するトランジスタをオンにすることができる追加の制御線の導入を必要とする。加えて、トランジスタは、多くの場合、抵抗メモリ素子と同じようにはスケーリングされないので、メモリアレイがより小さいサイズに変わるにつれて、トランジスタベースのセレクタの使用が制限要因となり得る。
【0066】
セレクタ素子への代替的なアプローチは、プログラム可能な抵抗素子と直列の閾値スイッチングセレクタデバイスの使用である。閾値スイッチングセレクタは、その閾値電圧よりも低い電圧にバイアスされると高い抵抗を有し（オフ又は非導通状態にある）、その閾値電圧よりも高い電圧にバイアスされると低い抵抗を有する（オン又は導通状態にある）。閾値切替セレクタは、その電流が保持電流未満に低下させられるか、又は電圧が保持電圧未満に低下させられるまで、オンのままである。これが起こると、閾値切替セレクタはオフ状態に戻る。したがって、メモリセルをクロスポイントでプログラムするために、関連する閾値スイッチングセレクタをオンにしてメモリセルを設定又はリセットするのに十分な電圧又は電流が印加され、メモリセルを読み出すために、メモリセルの抵抗状態を判定することができる前に、閾値スイッチングセレクタがオンにされることによって、同様に起動されなければならない。閾値切替セレクタの一例は、オボニック閾値スイッチ（ＯＴＳ）のオボニック閾値切替材料である。
【0067】
図１１Ａ及び図１１Ｂは、クロスポイントアーキテクチャを有するＭＲＡＭメモリアレイに閾値切替セレクタを組み込むための実施形態を示す。図１１Ａ及び図１１Ｂの実施例は、図７Ｄに示されるような２層クロスポイントアレイにおける２つのＭＲＡＭセルを側面図で示す。図１１Ａ及び図１１Ｂは、ワード線１ １１００である下部の第１の導電線、ワード線２ １１２０である上部の第１の導電線、及びビット線１１１０である中間の第２の導電線を示す。これらの図では、提示を容易にするために、これらの線の全てがページを横切って左から右に延びるように示されており、クロスポイント配列では、これらは図７Ｄの斜視図に表されるより正確に表されており、ワード線又は第１の導電線又はワイヤは、下にある基板の表面に平行な１つの方向に延び、ビット線又は第２の導電線又はワイヤは、第１の方向にほぼ直交する基板の表面に平行な第２の方向に延びる。ＭＲＡＭメモリセルはまた、基準層、自由層、及び中間トンネルバリアのみを示す単純化された形態で表されるが、実際の実装では、典型的には、図９に関して上述した追加の構造を含む。
【0068】
自由層１１０１、トンネルバリア１１０３、及び基準層１１０５を含むＭＲＡＭセル１１０２は、閾値切替セレクタ１１０９の上に形成され、ＭＲＡＭデバイス１１０２と閾値切替セレクタ１１０９とのこの直列結合は、ビット線１１１０とワード線１ １１００との間に層１セルを一緒に形成する。ＭＲＡＭデバイス１１０２と閾値切替セレクタ１１０９との直列結合は、閾値切替セレクタ１１０９がオンにされたときに、閾値切替セレクタ１１０９にわたるいくらかの電圧降下を除いて、ほぼ図１０Ａ及び１０Ｂに関して上述したように動作する。しかしながら、最初に、閾値スイッチングセレクタ１１０９は、閾値スイッチングセレクタ１１０９の閾値電圧Ｖｔｈを上回る電圧を印加することによってオンにされる必要がある。次いで、バイアス電流又は電圧は、それが後続の読み出し又は書き込み動作中にオンになるように、閾値スイッチングセレクタ１１０９の保持電流又は保持電圧よりも十分に高く維持される必要がある。
【0069】
第２の層では、ＭＲＡＭセル１１１２は、自由層１１１１、トンネルバリア１１１３を含み、基準層１１１５は、閾値切替セレクタ１１１９の上方に形成され、ＭＲＡＭデバイス１１１２と閾値切替セレクタ１１１９との直列結合により、ビット線１１１０とワード線２ １１２０との間に層２セルが形成される。層２セルは、層１セルについて動作するが、下部導体はビット線１１１０に対応し、上部導体はここではワード線であって、ワード線２ １１２０である。
【0070】
図１１Ａの実施形態では、閾値切替セレクタ１１０９／１１１９はＭＲＡＭデバイス１１０２／１１１２の下に形成されるが、代替実施形態では、閾値切替セレクタは、１つ又は両方の層のＭＲＡＭデバイスの上に形成され得る。図１０Ａ及び図１０Ｂに関して論じたように、ＭＲＡＭメモリセルは指向性である。図１１Ａでは、ＭＲＡＭデバイス１１０２及び１１１２は同じ配向を有し、自由層１１０１／１１１１は（図示されていない基板に対して）基準層１１０５／１１１５の上にある。同じ構造を有する導電線間に層を形成することは、特に２つの層の各々、並びにより多くの層を有する実施形態における後続の層が同じプロセスシーケンスに従って形成され得るため、プロセスに関していくつかの利点を有することができる。
【0071】
図１１Ｂは、図１１Ａと同様に配置された代替の実施形態を示しているが、層２のセルにおいて、基準層及び自由層の位置が逆になっている。より具体的には、図１１Ａのようにワード線１ １１５０とビット線１１６０との間に、層セル１は、トンネルバリア１１５３の上に形成された自由層１１５１を有するＭＲＡＭ構造１１５２を含み、トンネルバリア１１５３は基準層１１５５の上に形成され、ＭＲＡＭ構造１１５２は、閾値切替セレクタ１１５９の上に形成されている。図１１Ｂの実施形態の第２の層は、やはり、ビット線１１６０とワード線２ １１７０との間の閾値切替セレクタ１１６９の上に形成されたＭＲＡＭデバイス１１６２を有するが、図１１Ａと比較すると、ＭＲＡＭデバイス１１６２を反転させた状態で、ここではトンネルバリア１１６３の上に形成された基準層１１６１と、ここではトンネルバリア１１６３の下に形成された自由層１１６５とを有する。
【0072】
図１１Ｂの実施形態は、層を形成するための異なるプロセスシーケンスを必要とするが、いくつかの実施形態では利点を有することができる。具体的には、（基準及び自由層に関して）同じ方向での書き込み又は読み出し時には、ビット線は下部層及び上部層の両方に対して同じようにバイアスをかけられ、両方のワード線が同じようにバイアスをかけられるため、ＭＲＡＭ構造の方向性は、図１１Ｂの実施形態を魅力的にすることができる。例えば、層１及び層２のメモリセルの両方がＰ２ＡＰ方向（基準層及び自由層に関して）で感知される場合、ビット線層１１６０はＰ２ＡＰ方向などへとバイアスをかけられ、ビット線１１６０は、上部セル及び下部セルの両方に対して低く（例えば、０Ｖ）バイアスをかけられ、ワード線１ １１５０及びワード線２ １１７０は両方ともより高い電圧レベルへとバイアスをかけられる。同様に、書き込みに関して、高抵抗ＡＰ状態に書き込むために、ビット線１１６０は、上部セル及び下部セルの両方に対して低く（例えば、０Ｖ）バイアスをかけられ、ワード線１ １１５０及びワード線２ １１７０は両方ともより高い電圧レベルへとバイアスをかけられ、低抵抗Ｐ状態に書き込むために、ビット線１１６０は高電圧レベルへとバイアスをかけられ、ワード線１ １１５０及びワード線２ １１７０は両方とも低電圧レベルへとバイアスをかけられる。対照的に、図１１Ａの実施形態では、下部レベルに対して上部レベルでこれらの動作のいずれかを実行するために、ビット線及びワード線はそれらのバイアスレベルを反転させる必要がある。
【0073】
ＭＲＡＭメモリセルからデータを読み出し又は書き込みするためには、メモリセルに電流を通過させることを伴う。閾値切替セレクタがＭＲＡＭデバイスと直列に配置される実施形態では、電流がＭＲＡＭデバイスを通過し得る前に、閾値切替セレクタ及びＭＲＡＭデバイスの直列結合にわたって十分な電圧を印加することによって、閾値切替セレクタをオンにする必要がある。図１２及び図１３は、読み出し動作の文脈において、閾値スイッチングセレクタのこのアクティブ化をより詳細に考慮する。
【0074】
図１２及び図１３は、それぞれ、読み出し動作における図１１Ａ及び図１１Ｂの層１セルの電流及び電圧の波形のセットの実施形態であり、図１２及び図１３の時間軸は、同じスケールで整列される。読み出し動作のための本実施形態では、読み出しはＰ２ＡＰ方向に実行され、ワード線１ １１００／１１５０は高くバイアスをかけられ、ビット線１１１０／１１６０は低く（例えば、０Ｖ）設定され、それによって、（従来の）電流は、自由層１１０１／１１５１を通過する前に基準層１１０５／１１５５を通過して上方に流れる。（従来の電流とは対照的に、電子電流に関しては、電子流は、図１０Ｂに示す通りである。）
【0075】
図１２及び図１３の実施形態では、強制電流アプローチが使用され、メモリは、基準層側から、その線の駆動回路内の電流源からの読み出し電流Ｉｒｅａｄで駆動される。実線１２０１によって図１２に示されるように、電流はＩｒｅａｄの値まで上昇し、電流読み出し動作の持続時間にわたってそこに保持される。この電流は、図１１Ａ及び図１１Ｂの層１メモリセルのワード線１ １１００／１１５０などの選択されたメモリセルに電流を供給する線を移動させ、また経路内の漏れも支持する。図１３の１２５１に示すように、閾値切替セレクタと抵抗ＭＲＡＭ素子との並列の組み合わせにわたる電圧は、閾値切替セレクタがオフ状態にあるときに上昇する。閾値切替セレクタにわたる電圧が、１２５３において閾値切替セレクタの閾値電圧Ｖｔｈに達すると、閾値切替セレクタはオンになり、低抵抗状態に切り替わる。
【0076】
いったん閾値切替セレクタがオン状態になると、Ｉｒｅａｄ電流は選択されたメモリセルを通って流れる。これは、図１２の破線１２０３によって示されており、閾値スイッチングセレクタスイッチが１２５３でオンに切り替わったときに、電流がメモリセルを通って再送信され、ゼロからＩｒｅａｄにジャンプする。電流レベルがＩｒｅａｄで固定されて保持されると、メモリセルにわたる電圧は、ＭＲＡＭデバイスの直列抵抗及び閾値切替セレクタのオン状態抵抗に依存するレベルに低下する。バイナリ実施形態では、メモリセルは、高抵抗逆平行状態及び低抵抗平行状態を有する。高抵抗状態（ＨＲＳ）及び低抵抗状態（ＬＲＳ）に対するＩｒｅａｄ電流に応答して、直列接続されたＭＲＡＭデバイスと閾値スイッチングセレクタ、及びＮ本のワード線のうちの１本及びＮ本のビット線のうちの１本に電流を導く直列復号トランジスタにわたって結果として得られた電圧は、それぞれ１２５５及び１２５３として示される。次いで、結果として得られた電圧差をセンス増幅器によって測定して、メモリセルに記憶されたデータ状態を決定することができる。本明細書での考察は、閾値スイッチングセレクタと直列に配置されているＭＲＡＭベースメモリセルの文脈であるが、この読み出し技術は、ＰＣＭ、ＦｅＲＡＭ、又はＲｅＲＡＭデバイスなどの他のプログラム可能な抵抗メモリセルに同様に適用することができる。
【0077】
図１３は、電圧が、１２５３においてＶｔｈに達するまで１２５１において上昇し、次いで、１２５５において高抵抗状態（ＨＲＳ）レベル又は１２５３において低抵抗状態（ＬＲＳ）のいずれかに降下するまでを示す。実際のデバイスでは、抵抗及び静電容量により、１２５３における電圧スパイクが１２５５又は１２５３のいずれかに低下するにつれていくらかの遅延が生じる。これは、低抵抗状態の例についての図１４によって示される。
【0078】
図１４は、閾値切替セレクタがオフ状態からオン状態に切り替わるときのＭＲＡＭデバイスにわたる電圧の一例を示す。図１３と比較して、図１４は、ＭＲＡＭデバイスのみにわたる電圧ＶＭＲＡＭを示し、図１３は、閾値スイッチングセレクタ及びＭＲＡＭデバイスとの直列の組み合わせにわたる電圧を表す。最初に、閾値切替セレクタがオンになる前に、印加電圧がＶｔｈ電圧まで上昇すると、ＭＲＡＭデバイスにわたる電圧はゼロになる。いったん閾値切替セレクタがオンになると、電流がＭＲＡＭデバイスを通って流れ始め、ＭＲＡＭデバイスにわたる電圧はＶｔｈから閾値切替セレクタにわたって降下する電圧Ｖｈｏｌｄを差し引いたレベルにスパイクする。その結果、ＶＭＲＡＭは、０ＶからΔＶ＝（Ｖｔｈ－Ｖｈｏｌｄ）にジャンプし、その後、印加されたＩｒｅａｄ、ＶＭＲＡＭ（ＬＲＳ）に応答して、低抵抗状態のＭＲＡＭデバイスにわたる電圧降下まで減衰する。
【0079】
ＶＭＲＡＭ電圧が漸近線ＶＭＲＡＭ（ＬＲＳ）レベル付近まで低下する速度は、（Ｖｔｈ－Ｖｈｏｌｄ）とＶＭＲＡＭ（ＬＲＳ）との間の差である「スナップバック電圧」ΔＶからのスパイクの大きさ、並びに、電荷がデバイスから流出することができる速度であって、セレクタがオンにされるときのＭＲＡＭ及びセレクタの内部抵抗、メモリセル及びそれが接続される線（例えば、ワード線ドライバからメモリセルへのワード線、及びビット線ドライバからメモリセルへのビット線）のＲ－Ｃ特性に依存する、速度に依存する。損失は、より低い容量及びより低い抵抗に対してより速くなる。この挙動は、メモリセルの動作に関するいくつかの実際的な結果をもたらす。
【0080】
第１の結果は、図１４に示すように、低抵抗状態及び高抵抗状態の両方が減衰することであり、図１４は低抵抗状態を示す。高抵抗状態は、同様の挙動を示すが、より高い漸近状態Ｖｆｉｎａｌが経路抵抗×Ｉｒｅａｄによって決定される。これら２つの状態を区別するために、十分なマージンで分離する必要があり、そのため、２つの状態が明確に区別可能な電圧レベルを有するために十分な時間が経過するまで感知動作を実行することができない。
【0081】
別の結果として、スパイクは、メモリセルに記憶されたデータをディスターブし得ることである。図１０Ａ及び図１０Ｂに関して説明したように、ＭＲＡＭメモリの状態は、メモリセルに電流を流すことによって変更することができ、その結果、メモリセルにわたる電圧及び／又はメモリセルを通る電流が十分に長い間十分に高い場合、これは、電流の方向に応じて、図１０Ｂに示すように、平行状態を逆平行状態（Ｐ２ＡＰ書き込み）に変更し、又は図１０Ａに示すように、逆平行状態を平行状態（ＡＰ２Ｐ書き込み）に変更する。例えば、図１２及び図１３の読み出しプロセスは、Ｐ２ＡＰ方向で実行されるものとして説明されており、それにより、図１４の波形によるディスターブが、データ状態を記憶することができる前に低抵抗状態メモリセルを高抵抗状態に切り替えることができる。
【0082】
図１５は、閾値切替セレクタがオフ状態からオン状態に切り替わるときのＭＲＡＭデバイスを流れる電流Ｉｃｅｌｌの一例を示す（図１４の電圧プロットに対応する電流プロット）。図１２に対して、図１４は、ＭＲＡＭデバイスのみを流れる電流を示し、図１２は、ドライバから要求される電流（例えば、ワード線、ビット線、閾値切り替えセレクタ、及びＭＲＡＭデバイスの直列の組み合わせを流れる通る電流）を表す。最初に、閾値切替セレクタがオンになる前に、印加電圧がＶｔｈ電圧まで上昇すると、ＭＲＡＭデバイスを流れる電流はゼロ（又はゼロ付近）になる。メモリセルへのワード線及び／又はビット線は、この時間中に充電され得る。閾値切替セレクタがオンになると、ワード線及び／又はビット線の間に形成された寄生コンデンサが放電するので、「スナップバック電流」又は「Ｉｓｂ」と呼ばれることがある比較的高い電流がＭＲＡＭデバイスを流れる。放電速度は、メモリセルに接続されたワード線及び／又はビット線の抵抗及び容量などいくつかの要因に依存し得る。
【0083】
図１５は、同じメモリアレイ内の異なるメモリセルが経験する、異なるスナップバック電流に対応する２つの曲線を示す。第１の曲線１５６２は、第１のスナップバック電流Ｉｓｂ１を示し、第２の曲線１５６０は、Ｉｓｂ１よりも小さい第２のスナップバック電流Ｉｓｂ２を示す。また、第１の曲線１５６２は、第２の曲線１５６２の減衰時間（ｔ２）よりも遅い減衰時間（ｔ１）を示す。スナップバック電流及び対応するスナップバック電流減衰時間は、同じアレイ内のメモリセル間で異なり得、これにより、特定の結果を有し得る。例えば、より高いスナップバック電流及びより長い電流減衰時間（例えば、第１の曲線１５６２）は、より低いスナップバック電流及びより短い減衰時間（例えば、第２の曲線１５６０）を有するメモリセルよりも、より多くのディスターブ及びより多くの誤り（例えば、より高いビット誤り率、すなわち「ＢＥＲ」）を引き起こし得る。
【0084】
スナップバック電流及び減衰時間は、メモリセルをそれぞれのドライバに接続する線の寸法など様々な要因によって影響され得る。例えば、線（例えば、ワード線及び／又はビット線）は、それらの寸法に依存する（例えば、長さに比例して増加し得る）直列抵抗を有する。線（例えば、ワード線及び／又はビット線）はまた、長さとともに増加し得るいくらかの容量（例えば、隣接する線とともに形成される寄生コンデンサ）を有する。ワード線ドライバ及びビット線ドライバは、異なる長さの線によってアレイ内の異なるメモリセルに接続され得る（例えば、一部のメモリセル（近いセル）は、他のメモリセル（遠いセル）よりもワード線ドライバ及び／又はビット線ドライバに近い）。そのような線の異なる幾何形状は、アレイ内の異なるメモリセルのスナップバック電流及びスナップバック電流減衰時間に影響し得、それによって誤り率に影響し得る。
【0085】
図１６は、メモリ構造６０２、並びに対応するワード線ドライバ６６０及びビット線ドライバ６５０の一例を示す（ワード線ドライバ６６０及びビット線ドライバ６５０は、メモリ構造６０２を有するメモリダイ上にあり得るか、又はメモリ構造６０２を含むメモリダイに接続されている、別個のダイ上にあり得る）。２本のビット線ＢＬ０及びＢＬｎ、並びに２本のワード線ＷＬ０及びＷＬｎは、第１のメモリセル１６７０及び第２のメモリセル１６７２とともに示されている（追加の線及びメモリセルは、明確にするために省略されている）。第１のメモリセル１６７０（近いメモリセル）は、ワード線ドライバ６６０及びビット線ドライバ６５０の両方に比較的近い。第１のメモリセル１６７０は、ＢＬｎによってビット線ドライバ６５０に接続されており（有効ビット線長はＢＬｍｉｎである）、ＷＬ０によってワード線ドライバ６６０に接続されている（有効ワード線長はＷＬｍｉｎである）。これは、ＢＬｍｉｎ＋ＷＬｍｉｎの電気的総距離（有効ワード線及びビット線の合わされた長さ）を与える。第２のメモリセル１６７２（遠いメモリセル）は、ワード線ドライバ６６０及びビット線ドライバ６５０の両方から比較的遠い。第２のメモリセル１６７２は、ＢＬ０によってビット線ドライバ６５０に接続されており（有効ビット線長ＢＬｍａｘを有する）、ＷＬｎによってワード線ドライバ６６０に接続されている（有効ワード線長ＷＬｍａｘを有する）。これは、ＢＬｍａｘ＋ＷＬｍａｘの電気的総距離（有効ワード線及びビット線の合わされた長さ）を与える。異なる電気的距離並びにそれらの関連する抵抗及び容量のために、第１のメモリセル１６７０及び第２のメモリセル１６７２は、異なるスナップバック電流Ｉｓｂ及び異なるスナップバック電流減衰時間を有し得る（例えば、第１のメモリセル１６７０は、第２の曲線１５６０のような特性を有し得る第２のメモリセル１６７２と比較して、第１の曲線１５６２のように、より高いスナップバック電流及びより長いスナップバック電流減衰時間を有し得る）。これらの差異の結果として、及び／又は任意の他の理由のために、第１のメモリセル１６７０及び第２のメモリセル１６７２から読み出されたデータは、異なる誤り率を有し得る（例えば、第１のメモリセル１６７０からのデータは、第２のメモリセル１６７２からのデータよりも高いＢＥＲを有し得る）。いくつかの例はスナップバック関連の影響を緩和することに言及し得るが、本技術の態様はそのような適用例に限定されず、本技術は他の影響（例えば、ダイにわたって不均一である誤りを生成し得る影響）を緩和するために適用され得る。
【0086】
第１のメモリセル１６７０及び第２のメモリセル１６７２は、ビット線ドライバ及びワード線ドライバに対するメモリ構造６０２のメモリセルの可能な電気的距離の範囲の両端にある場合を表す。他のメモリセルは、この範囲内のいずれかの電気的距離を有し得、対応するスナップバック電流及びスナップバック電流減衰時間は、第１のメモリセル１６７０と第２のメモリセル１６７２のスナップバック電流及びスナップバック電流減衰時間の間であり、これにより、第１のメモリセル１６７０及び第２のメモリセル１６７２の誤り率の間の誤り率をもたらし得る。一部又は全てのメモリセルに対するスナップバック電流の影響は、メモリセルの電気的距離に基づいて（例えば、ワード線ドライバ及びビット線ドライバまでのそれぞれの距離に基づいて）少なくとも部分的に予測可能であり得る。
【0087】
いくつかのメモリシステムでは、（例えば、異なるメモリダイ上の）異なるアレイからのデータは、並列に読み出され得、ＥＣＣ復号のために組み合わされ得る。そのような並列動作は、高スループットを提供し、ＥＣＣ符号語が複数のアレイに分散されることを可能にし得る。
【0088】
図１７Ａは、ＥＣＣエンジン１７８２を含むメモリコントローラ１７８０に接続された５個の媒体、媒体１～媒体５を含む構成の一例を示す。例えば、媒体１～５のそれぞれは、コントローラに接続されたメモリパッケージ１０４（例えば、図１に示されるような）、メモリダイ２９２（図４に示されるような）、又は集積メモリアセンブリ６００（例えば、図６Ａ～図６Ｂに示されるような）であり得る。図１７Ａの例では、媒体１～５は、アドレス通信チャネル１７８４及びデータ通信チャネル１７８６（例えば、メモリバス２９４のチャネル）など通信チャネルを介してメモリコントローラ１７８０に接続されている。アドレス通信チャネル１７８４は、媒体１～５によって共有され（共通通信チャネル）、データ通信チャネル１７８６は専用通信チャネルであり、媒体ごとに１つのデータ通信チャネル（例えば、ｘビット幅、ここで、ｘは、１６、３２、６４、１２８、又はそれ以上などの任意の適切な数であり得る）を有する。
【0089】
読み出し動作の一例では、メモリコントローラ１７８０は、アドレス通信チャネル１７８４を介して読み出しアドレスを媒体１～５に送信し、読み出されるアドレス（ターゲットアドレス）を指定する。アドレス通信チャネル１７８４は媒体１～５に共通であるので、媒体１～５のそれぞれが同じアドレスを受信する。媒体１～５は、読み出しコマンドに応答してデータを読み出し、データ通信チャネル１７８６を介して、メモリコントローラ１７８０内のＥＣＣエンジン１７８２（例えば、ＥＣＣエンジン２２６／２５６）にデータを送信し得る。この例では、各媒体は一度にｘビットを送信する。媒体１～５は、ＥＣＣエンジン１７８２が５ｘビットのデータ（例えば、４ｘビットのユーザデータ及びｘビットのＥＣＣデータ）を並列に受信するように、データを並列に読み出し、送信し得る。ＥＣＣエンジン１７８２は、受信した５ｘビットに対して一緒にＥＣＣ訂正を実行し得る（例えば、ＥＣＣエンジン１７８２は、５ｘビットの符号語サイズを有するように構成され得る）。他の例では、異なる量のデータが異なる数の媒体（例えば、５より多い又は少ない）から送信され得、ＥＣＣエンジン１７８２は、適切なサイズの符号語を使用して符号化／復号するように構成され得る。
【0090】
書き込み動作の一例では、メモリコントローラ１７８０は、アドレス通信チャネル１７８４を介して、書き込みアドレスを媒体１～５に送信し、書き込まれるアドレス（ターゲットアドレス）を指定する。ＥＣＣエンジン１７８２は、５ｘビットのＥＣＣ符号語を生成し得（例えば、４ｘビットのユーザデータを受信し、５ｘビットの符号語を生成し得る）、データ通信チャネル１７８６を介して媒体１～５のそれぞれにｘビットを送信し得る。それに応答して、媒体１～５は、それぞれのｘビットをそれぞれ書き込み得る。
【0091】
図１７Ｂ～図１７Ｄは、媒体１７８８（例えば、媒体１～５のいずれか）の例示的な構造を示す。図１７Ｂは、Ｋ個のバンク（１～Ｋ、ここでＫは、８、１６、３２、６４又はそれ以上など任意の適切な数であり得る）を含む媒体１７８８を示す。
【0092】
図１７Ｃは、例示的なモジュール１７９２（影付き）などｘ個のアクティブモジュールを含むバンク１７９０（例えば、図１７Ｂのバンク１～Ｋのいずれか）の例示的な構造を示す。モジュールは、並列に読み出され、並列にデータを送信するために、選択されたバンクのモジュールからのｘビットの並列読み出し及び並列送信を可能にするように構成されている。
【0093】
図１７Ｄは、例えば、先に図７Ａ～図７Ｄに示したような構成において、ｎ本のビット線（２組のｎ／２本のビット線「ｎ／２ ＢＬ」）及びｎ本のワード線（２組のｎ／２本のビット線それぞれ「ｎ／２ ＷＬ」）を含むモジュール１７９２の例示的な構造を示す。図１６及びこの例では、ワードビット線及びワード線の数が等しい（ｎ本のビット線及びｎ本のワード線）が、他の例では、これらの数は異なり得る。モジュール１７９２はまた、ドライバ回路１７９４（例えば、ワード線ドライバ回路６６０及び／又はビット線ドライバ回路６５０）を含み、この例では、ドライバ回路１７９４がモジュール１７９２の中央に位置し、メモレイアレイ部分が両側に示されている。場合によっては、ドライバ回路がメモリアレイの下方に位置し得る。場合によっては、ドライバ回路は、複数の位置に存在する（例えば、一部のドライバ回路は、メモリアレイの下方に位置し、一部は、メモリアレイ部分の間又はアレイの周辺エリアに位置する）。ドライバ回路とアレイ構成要素（例えば、ワード線及びビット線）との間の金属接続は、水平方向及び／又は垂直方向に延在し得る。場合によっては、ドライバ回路は、メモリダイとは別個のダイ上に（例えば、集積メモリアセンブリ内に）位置する。本技術は、任意の特定の位置にあるドライバ回路に限定されない。ドライバ回路に関連するいくつかの論理回路は、ドライバ回路とともに位置し得る（例えば、モジュール１７９２は、ドライバ回路１７９４を制御するためのいくつかの論理回路を含み得る）。
【0094】
図１８Ａは、Ｎ個の媒体（例えば、図１７Ａの媒体１～５）を対象とする読み出し動作の第１の例を示す。読み出しコマンドは、選択されたバンク１７９０及び選択されたメモリセル（例えば、選択されたワード線と選択されたビット線との交点）を指定し得る。各媒体において、選択されたバンク１７９０の各モジュールの指定されたメモリセルが並列に読み出される。図１８Ａの例では、指定されたメモリセルは、媒体１～Ｎのそれぞれの選択されたバンク１７９０内の各モジュール０～ｘの右下角（影付き）に示されている。この位置は、これらのメモリセルから読み出されたデータが比較的高い誤り率を有し得るように、図１６に示される第１のメモリセル１６７０（近いメモリセル）の位置に対応し得る。図１８Ａの例で読み出されたデータビット１８９４（媒体１～Ｎのそれぞれからのｘビット）は、ＥＣＣ回路（例えば、ＥＣＣエンジン１７８２）に並列に送信され得、そこで、それらは、比較的高い誤り率、したがって、比較的高いＵＥの確率を有し得る単位（ＥＣＣ符号語）として一緒に復号される。
【0095】
図１８Ｂは、図１８ＡのＮ個の媒体を対象とする読み出し動作の別の例を示す。この例では、読み出しコマンドは、異なるメモリセル（異なるワード線とビット線との交点）を指定する。各媒体において、選択されたバンク１７９０の各モジュールの指定されたメモリセルが並列に読み出される。図１８Ｂの例では、指定されたメモリセルは、媒体１～Ｎのそれぞれの選択されたバンク１７９０内の各モジュール０～ｘの左上角（影付き）に示されている。この位置は、これらのメモリセルから読み出されたデータが比較的低い誤り率を有し得るように、図１６に示される第２のメモリセル１６７２（遠いメモリセル）の位置に対応し得る。図１８Ｂの例で読み出されたデータビット１８９６（媒体１～Ｎのそれぞれからのｘビット）は、ＥＣＣ回路（例えば、ＥＣＣエンジン１７８２）に並列に送信され得、そこで、それらは、比較的低い誤り率、したがって、比較的低いＵＥの確率を有し得る単位（ＥＣＣ符号語）として一緒に復号される。
【0096】
本技術の態様は、一緒に読み出され、一緒にＥＣＣ復号化を受けるデータの任意の部分における誤り率（例えば、ＢＥＲ）及びＵＥの確率によってＥＣＣの不均一性（例えば、図１８Ａの例に示される不均一性）を緩和させるように、ＭＲＡＭ構造のデータにアクセスすることを対象とする。例えば、ユニットとしてＥＣＣ復号されるべきデータが記憶され、その後、異なる媒体内の異なるそれぞれの位置から、及び／又は媒体の異なるモジュール内の異なる位置から、及び／又はそうでなければ不均一である位置から読み出され得る。
【0097】
図１９は、媒体１～Ｎのそれぞれの制御回路（例えば、システム制御ロジック５６０／６５９）が、アドレス通信チャネル１７８４を介して受信した読み出しアドレスに異なるオフセットを適用して、それぞれのオフセットアドレスを生成する読み出し動作の例を示す（媒体の数Ｎは、任意の適切な数、例えば、２、４、８、１６又はそれ以上であり得る）。例えば、媒体１は、選択されたバンク１７９０のメモリモジュール１～ｘの右下のメモリセルの読み出し（図１８Ａと同様）を引き起こす第１のオフセット（オフセット１）を適用して、データ１９０２を取得し得る（全てのモジュール１～ｘは、同じそれぞれの位置で並列に読み出される）。媒体Ｎは、選択されたバンク１７９０のメモリモジュール１～ｘの左上のメモリセルの読み出し（図１８Ｂと同様）を引き起こすＮ番目のオフセット（オフセットＮ）を適用して、データ１９０４を取得し得る。媒体２～媒体Ｎ－１は他のオフセットを適用して、中間位置におけるメモリセルの読み出しを引き起こして、追加データを取得し得る（例えば、媒体２ではオフセット２を適用してデータ１９０６を取得する）。各媒体で使用される個々のアドレスオフセットは、異なる位置における異なる媒体のモジュールの読み出しを引き起こすワード線オフセット及び／又はビット線オフセットのうちの少なくとも１つを含み得る（この例では、任意の所与の媒体で選択されたバンクのモジュールは、共通オフセットアドレスにおいて読み出される）。全ての媒体１～Ｎからのデータ（データ１９０２、１９０４、及び１９０６など）は、並列に読み出され得、並列にＥＣＣ回路に送信され得、そこで復号される。データは、異なる媒体内の異なるそれぞれの位置から得られるので、組み合わされたデータは、中間（例えば、図１８Ａ及び図１８Ｂの例の誤り率の中間）の誤り率を有し得、アレイにわたって異なる位置の平均誤り率を表し得る。誤り率は、ＵＥの確率が比較的低くなるように、異なる符号語にわたって比較的均一であり得る（例えば、図１８Ａ～図１８Ｂのように全媒体中の同じ位置から符号語の全データを読み出す場合と比較して）。
【0098】
図１９は読み出し動作の一例を示すが、書き込み動作は、ＥＣＣ符号化によって生成された符号語が異なる媒体内の異なる位置に拡散されるように、同じオフセットを使用し得る。例えば、データ１９０２、１９０４、１９０６、及び媒体３～Ｎ－１からのデータの任意の追加部分は、並列に示された位置において書き込まれるＥＣＣ符号語の一部であり得る。
【0099】
図１９の方式は、対応する個々のアドレスオフセットを記録するオフセットレジスタを各媒体内に有する制御回路を有することによって実施され得、異なる媒体は、異なるアドレスオフセットを有する（例えば、各媒体１～Ｎは、それぞれの制御回路のレジスタに記憶された、異なるアドレスオフセット値を有する）。オフセットアドレス値は、媒体の数及びモジュール内のメモリセルの数に基づいて選択され得る（例えば、セルの数は、オフセットに、互いから等しく離間された位置で異なる媒体のメモリセルにアクセスさせるように、媒体の数で除され得る）。メモリコントローラ（例えば、コントローラ１０２）は、システム内に存在する媒体（例えば、メモリダイ）の数を決定し得、アドレスを均一に分散させるために（例えば、ダイの数の増加によって、ダイの数の逆数に比例してオフセットを減少させるように）、各ダイのオフセットレジスタを構成し得る。例えば、図１９は、オフセット１を記憶するオフセットレジスタ（例えば、レジスタ５６１）を含む制御回路１９１０を有する媒体１と、オフセット２を記憶するオフセットレジスタを含む制御回路１９１２を有する媒体２と、オフセットＮを記憶するオフセットレジスタを含む制御回路１９１４を有する媒体Ｎと、を示す。アドレスオフセットは、メモリシステムの構成中に１回の動作で設定され得るか、又はメモリシステムの動作寿命中に再構成可能であり得る。媒体１～Ｎの制御回路（制御回路１９１０、１９１２、及び１９１４など）は、メモリコントローラから並列に（例えば、共通アドレス通信チャネル１７８４を介して）読み出しアドレスを受信し、それぞれの個々のアドレスオフセットを読み出しアドレスに適用してそれぞれのオフセットアドレスを生成するために、それぞれのオフセットアドレスからデータの一部（例えば、データ１９０２、１９０６．．．１９０４）を読み出し、オフセットアドレスから読み出したデータをメモリコントローラに送信して、データの一部の誤り訂正符号（ＥＣＣ）復号を実行するように構成され得る。
【0100】
図２０は、データが記憶され、オフセットアドレスから読み出されて、ある範囲の位置からのデータを含むＥＣＣ符号語を提供する、別の読み出し動作を示す。図２０の例では、オフセットが適用され、それぞれのオフセットアドレスがメモリコントローラ１７８０によって生成される。この例では、媒体１～媒体Ｎは、オフセットを適用せず、先の例のようにオフセットレジスタを含まないことがあり得る。各媒体は、メモリコントローラ１７８０から異なるオフセットアドレスを受信する。例えば、媒体１はオフセットアドレス１を受信し、媒体２はオフセットアドレス２を受信し、媒体ＮはオフセットアドレスＮを受信する。この例では、専用通信チャネル２０２０を使用して、異なるオフセットアドレスを各媒体に提供し、それぞれのオフセットアドレス（異なるオフセットアドレスを並列に送信することを可能にするために、媒体ごとに１つのアドレス通信チャネル）からデータを読み出させる。次いで、前と同様にユニットとして復号するために、異なるそれぞれの位置からのデータがＥＣＣエンジンに送信される。
【0101】
別の例では、専用通信チャネル２０２０の代わりに、共通アドレス通信チャネル（例えば、アドレス通信チャネル１７８４）を使用して、異なるアドレスを異なる媒体に（例えば、連続して）送信することができる（例えば、各媒体内の制御回路は、読み出しコマンド又は書き込みコマンドなどのコマンドを解析して、それらがコマンドの宛先であるかどうかを判定することができる）。
【0102】
図２１は、データが記憶され、オフセットアドレスから読み出されて、ある範囲の位置からのデータを含むＥＣＣ符号語を提供する、別の読み出し動作を示す。図２１の例では、オフセットは、各媒体の選択されたバンク内でモジュールごとに適用される。例えば、媒体１では、選択されたバンク１７９０のモジュール０～ｘは、レジスタ２１３０に記憶されたオフセットによって示される異なる位置でアクセスされる。モジュール０の右下のメモリセルは、モジュールｘの左上のメモリセル及びモジュール１～Ｎ－１の中間メモリセルと並列に読み出される。これらのメモリセルから読み出されたデータ２１３２は、ワード線ドライバ及びビット線ドライバに対して異なる位置にあるメモリセルからのものであり、モジュール内の異なる位置の誤り率の平均である誤り率を有し得る。同様に、媒体２～媒体Ｎのそれぞれにおいて、選択されたバンク１７９０内のデータは、異なるモジュール内の異なる位置から読み出され、モジュール内の異なる位置の誤り率の平均である誤り率を有し得る。媒体１からのデータ２１３２、媒体２からのデータ２１３４～媒体Ｎからのデータ２１３６は、並列に読み出され得、一緒に復号するためにＥＣＣエンジンに並列に送信され得る。
【0103】
データは各媒体内のある範囲の位置から読み出されるので、各媒体からのデータは同様の誤り率を有し得る。各媒体は、読み出しパターンが全媒体について同じになるように、同様のオフセットの組を適用し得る。各媒体は、データの書き出し及び読み出し時に適用されるオフセットを記憶するレジスタ２１３０の組を含む。場合によっては、各モジュールにおいて異なるビットがサンプリングされる場合、レジスタ２１３０は不要であり得る。一例では、異なるオフセットが各モジュールに適用される。別の例では、モジュールは、グループごとに異なるオフセットでグループ化される（例えば、ｘ個のモジュールは、それぞれｘ／４個のモジュールの４つのグループにグループ化されて得、各グループは、レジスタ２１３０内の合計４つのオフセットに対するそれぞれのオフセットを有する）。場合によっては、異なる媒体のオフセットは異なり得る（例えば、モジュールごとのオフセットの態様は、媒体ごとのオフセットと組み合わされ得る）。
【0104】
図２２は、本技術の態様による方法の一例を示す。この方法は、読み出しアドレスを複数のメモリダイに送信すること（２２４０）と、複数のアドレスオフセットを読み出しアドレスに適用して、少なくとも第１のメモリダイにおける第１のオフセットアドレス及び第２のメモリダイにおける第２のオフセットアドレスなど複数のそれぞれのオフセットアドレスを複数のメモリダイにおいて生成すること（２２４２）と、を含む。方法は、第１のオフセットアドレスからデータの第１の部分を読み出すこと、及び第２のオフセットアドレスからデータの第２の部分を読み出すことなどメモリダイのそれぞれのオフセットアドレスからデータの一部を読み出すこと（２２４４）と、第１の部分及び第２の部分など複数のメモリダイの全メモリダイのデータの一部を復号すること（２２４６）と、を更に含む。
【0105】
図２２の方法は、本技術の態様によって様々な方法で実施され得る。図２３は、Ｎ個のメモリダイを含む複数のメモリダイに読み出しアドレスを送信することであって、各メモリダイはそれぞれのアレイを含み、読み出しアドレスは、メモリコントローラと複数のメモリダイとの間の共通通信チャネルを介して複数のメモリダイによって並列に受信される（例えば、図１９又は図２１のＮ個の媒体は、アドレス通信チャネル１７８４を介して同じ読み出しアドレスを受信する）、こと（２３５０）と、Ｎ個の異なるアドレスオフセットを読み出しアドレスに適用して、（例えば、図１９～図２０のデータ１９０２、１９０４及び１９０６又は図２１のデータ２１３２、２１３４及び２１３６によって示されるように）データの一部が各メモリダイ内の異なるそれぞれの位置から読み出されるようにすること（２３５２）と、を含む例示的な実装形態を示す。この方法は、第１のオフセットアドレスからデータの第１の部分（例えば、データ１９０２）を読み出し、第２のオフセットアドレスからデータの第２の部分（例えば、データ１９０４）を読み出すことなどメモリダイのそれぞれのオフセットアドレスからデータの一部を読み出すこと（２３５４）と、複数のメモリダイとメモリコントローラとの間の複数の通信チャネル（例えば、図１７Ａの媒体１～５とメモリコントローラ１７８０との間のデータ通信チャネル１７８６）を介して複数のメモリダイからデータの一部を並列に送信すること（２３５６）と、第１の部分及び第２の部分など複数のメモリダイの全メモリダイのデータの一部を一緒に復号すること（２３５８、例えば、ＥＣＣエンジン１７８２が、データ１９０２及び１９０４などデータの一部を一緒に符号語として復号すること）と、を更に含む。
【0106】
オフセット（例えば、個々のダイ固有、モジュール固有、又は他のオフセット）は、（例えば、図２２又は図２３に示されるような）読み出しアクセス及び書き込みアクセスなど全てのメモリアクセスに使用され得る。上記の例は、読み出し動作及びオフセットを使用して読み出されたデータの後続のＥＣＣ復号に関して説明されているが、書き込み動作は、書き込まれるデータがＥＣＣ符号化され、続いてオフセット（例えば、図１９～図２１の例のオフセット）に従って異なる位置において書き込まれるように、オフセットを使用し得る。図２４は、書き込み（例えば、図２２又は図２３に示すように、後に読み出されるデータを書き込む）時にオフセットアドレスを使用する方法の一例を示す。図２４の方法は、任意の好適なメモリシステム、例えば、図１７Ａ～図１７Ｄの例に示されるような複数の媒体を含むメモリシステムにおいて実施され得る。
【0107】
図２４は、複数のメモリダイ（例えば、図１９～図２１の媒体１～Ｎ）によって、書き込みアドレス及び書き込みデータを受信すること（２４６０）と、各メモリダイ（例えば、媒体１～Ｎのそれぞれ）によって、それぞれの個々のアドレスオフセット（例えば、オフセット１～Ｎ）を書き込みアドレスに適用してそれぞれのオフセットアドレスを生成すること（２４６２）と、複数のメモリダイ内のそれぞれのオフセットアドレスにおいて書き込みデータを書き込むこと（２４６４、例えば、図１９～図２０のデータ１９０２、１９０４、及び１９０６、又は図２１のデータ２１３２、２１３４、及び２１３６によって示されるように、データの読み出し時に後で使用され得る同じオフセットアドレスにおいてデータを書き込むこと）と、を含む方法の一例を示す。
【0108】
第１の組の態様によると、装置は、それぞれが複数の不揮発性メモリセルを含むアレイに個々に接続するように構成された複数の制御回路を含む。各不揮発性メモリセルはプログラム可能な抵抗素子を含む。各制御回路は、個々のアドレスオフセットで構成されている。複数の制御回路は、メモリコントローラから読み出しアドレスを並列に受信し、それぞれの個々のアドレスオフセットを読み出しアドレスに適用して、それぞれのオフセットアドレスを生成し、それぞれのオフセットアドレスからデータの一部を読み出し、オフセットアドレスから読み出したデータをメモリコントローラに送信して、データの一部の誤り訂正符号（ＥＣＣ）復号を実行するように構成されている。
【0109】
複数の制御回路は、少なくとも、第１のアレイに接続するように構成された第１の制御回路と、第２のアレイに接続するように構成された第２の制御回路と、を含み得、第１の制御回路は、第１のアドレスオフセットで構成されており、第２の制御回路は、第１のアドレスオフセットを適用することによって生成された第１のオフセットアドレスが、第２のアドレスオフセットを適用することによって生成された第２のオフセットアドレスよりも、ワード線ドライバ又はビット線ドライバのうちの少なくとも１つに近付くように、第２アドレスオフセットで構成されている。第１の制御回路及び第１のアレイは、第１のダイ上に位置し得、第２の制御回路及び第２のアレイは、第２のダイ上に位置し得る。第１の制御回路は、第１のアレイを含む第１のメモリダイに接合されるように構成された第１の制御ダイ上に位置し得、第２の制御回路は、第２のアレイを含む第２のメモリダイに接合されるように構成された第２の制御ダイ上に位置し得る。複数の制御回路は、それぞれのアレイにそれぞれ接続されたＮ個の制御回路を含み得、Ｎ個の制御回路は、Ｎ個の異なるアドレスオフセットを適用する。Ｎ個の異なるアドレスオフセットは、ワード線ドライバ又はビット線ドライバのうちの少なくとも１つに対して異なるそれぞれの位置において各アレイを読み出させるように構成され得る。Ｎ個の異なるアドレスオフセットは、互いから等しく離間された、異なるそれぞれの場所において各アレイを読み出させるように構成され得る。各アレイは複数のバンクを含み得、各バンクは並列に読み出されるように構成されている複数のモジュールを含み得、個々のアドレスオフセットは、共通オフセットアドレスにおいて読み出しコマンドによって示されるバンクの全モジュールを読み出させるワード線オフセット又はビット線オフセットのうちの少なくとも１つを含み得る。各アレイは複数のバンクを含み得、各バンクは並列に読み出されるように構成されている複数のモジュールを含み得、個々のアドレスオフセットは、異なるオフセットアドレスにおいて読み出しコマンドによって示されるバンクの異なるモジュールを読み出させ得る。各制御回路は、対応する個々のアドレスオフセットを記憶するレジスタを含み得る。
【0110】
別の組の態様では、方法は、複数のメモリダイに読み出しアドレスを送信することと、複数のアドレスオフセットを読み出しアドレスに適用して、少なくとも第１のメモリダイにおける第１のオフセットアドレス及び第２のメモリダイにおける第２のオフセットアドレスを含む複数のそれぞれのオフセットアドレスを複数のメモリダイにおいて生成することと、第１のオフセットアドレスからデータの第１の部分を読み出すこと、及び第２のオフセットアドレスからデータの第２の部分を読み出すことを含む、メモリダイのそれぞれのオフセットアドレスからデータの一部を読み出すことと、第１の部分及び第２の部分を一緒に含む複数のメモリダイの全メモリダイのデータの一部を復号することと、を含む。
【0111】
複数のメモリダイはＮ個のメモリダイを含み得、各メモリダイはそれぞれのアレイを含み、Ｎ個のメモリダイは、データの一部が各メモリダイ内の異なるそれぞれの位置から読み出されるように、Ｎ個の異なるアドレスオフセットを適用する。読み出しアドレスは、メモリコントローラと複数のメモリダイとの間の共通通信チャネルを介して、複数のメモリダイによって並列に受信され得る。複数のメモリダイからのデータの一部は、複数のメモリダイとメモリコントローラとの間の複数の通信チャネルを介して並列に送信され得る。方法は、複数のメモリダイによって、書き込みアドレス及び書き込みデータを受信することと、各メモリダイによって、それぞれの個々のアドレスオフセットを書き込みアドレスに適用して、それぞれのオフセットアドレスを生成することと、複数のメモリダイ内のそれぞれのオフセットアドレスにおいて書き込みデータを書き込むことと、を更に含み得る。方法は、メモリダイの数、並びにダイ内のアドレスに対するワード線ドライバ及びビット線ドライバの位置に従って、それぞれの個々のアドレスオフセットを選択することを更に含み得る。それぞれの個々のアドレスオフセットを読み出しアドレスに適用して、複数のメモリダイ内で複数のそれぞれのオフセットアドレスを生成することは、第１のメモリダイ内で異なるアドレスオフセットを適用して、第１のメモリダイの異なるモジュールを並列に読み出すことを含み得る。
【0112】
別の組の態様では、システムは、誤り訂正符号（ＥＣＣ）回路と、複数の不揮発性メモリセルを含む第１のアレイであって、各不揮発性メモリセルはプログラム可能な抵抗素子を備える、第１のアレイと、ターゲットアドレスに対する、メモリコントローラからの読み出しコマンド及び書き込みコマンドに第１のアドレスオフセットを適用して第１のオフセットアドレスを取得し、第１のアレイ内の第１のオフセットアドレスからデータを読み出し、ＥＣＣ復号のために第１のアレイ内の第１のオフセットアドレスからのデータをＥＣＣ回路に送信するための手段と、複数の不揮発性メモリセルを含む第２のアレイであって、各不揮発性メモリセルはプログラム可能な抵抗素子を備える、第２のアレイと、ターゲットアドレスに対する、メモリコントローラからの読み出しコマンド及び書き込みコマンドに第２のアドレスオフセットを適用して第２のオフセットアドレスを取得し、第２のアレイ内の第２のオフセットアドレスからデータを読み出し、第１のアレイ内の第１のオフセットアドレスからのデータを用いたＥＣＣ復号のために第２のアレイ内の第２のオフセットアドレスからのデータをＥＣＣ回路に送信するための手段と、を含む。
【0113】
第１のオフセットアドレスは、第１のアレイのワード線ドライバ及び／又はビット線ドライバから第１の距離に位置し得、第２のオフセットアドレスは、第２のアレイのワード線ドライバ及び／又はビット線ドライバから第２の距離に位置し得、第１の距離は第２の距離よりも小さくてよい。第１のアレイ、及び第１のアドレスオフセットを適用するための手段は、第１の媒体内に位置し得、第２のアレイ、及び第２のアドレスオフセットを適用するための手段は、第２の媒体内に位置し得、ＥＣＣ回路は、第１の媒体、第２の媒体、及び追加の媒体に接続されているメモリコントローラダイ内に位置し得る。
【0114】
本明細書の目的のために、明細書中の「実施形態」、「一実施形態」、「いくつかの実施形態」又は「別の実施形態」に対する言及は、異なる実施形態又は同一の実施形態について記述するために使用されることがある。
【0115】
本明細書の目的のために、接続とは、直接的な接続又は間接的な接続（例えば、１つ以上の他の部分を介して）であり得る。場合によっては、ある要素が別の要素に接続されるか又は結合されると言及される場合、この要素は、他の要素に直接的に接続されてもよく、又は、介在要素を介して他の要素に間接的に接続されてもよい。ある要素が別の要素に直接的に接続されていると言及される場合、この要素と他の要素との間には介在要素は存在しない。２つのデバイスは、それらが互いの間で電子信号を交換することができるように直接的に又は間接的に接続されている場合、「通信状態」にある。
【0116】
本明細書の目的のために、「基づいて」という用語は、「少なくとも部分的に基づいて」と読むことができる。
【0117】
本明細書の目的のために、追加の文脈がない、「第１の」物体、「第２の」物体、及び「第３の」物体などの数値的な用語の使用は、物体の順序を示唆するものではなく、代わりに、異なる物体を識別するための識別目的で使用されることがある。
【0118】
本明細書の目的のために、物体の「組」という用語は、物体のうちの１つ以上の物体の「組」を指すことがある。
【0119】
前述の詳細な説明は、例示及び説明の目的のために提示されている。前述の詳細な説明は、網羅的であること、又は開示された正確な形態に限定することを意図したものではない。多くの修正形態及び変形形態が、上記の教示に鑑みて可能である。説明した実施形態は、提案した技術の原理及びその実際の用途を最もよく説明するために選択されたものであり、それによって、当業者が様々な実施形態で、企図される特定の使用法に適するように様々な修正を伴って、この技術を最も良いように利用することを可能にする。本範囲は、本明細書に添付の請求項によって定義されることが意図されている。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6A】
【図6B】
【図7A】
【図7B】
【図7C】
【図7D】
【図8】
【図9】
【図10A】
【図10B】
【図11A】
【図11B】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17A】
【図17B】
【図17C】
【図17D】
【図18A】
【図18B】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【外国語明細書】