特開 2024-173637 半導体装置及びその製造方法並びに半導体装置を含む電子システム

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024173637

(43)【公開日】2024-12-12

(54)【発明の名称】半導体装置及びその製造方法並びに半導体装置を含む電子システム

(51)【国際特許分類】

   H10B 41/27 20230101AFI20241205BHJP

   H01L 21/336 20060101ALI20241205BHJP

   H01L 29/41 20060101ALI20241205BHJP

   H01L 29/423 20060101ALI20241205BHJP

   H01L 21/768 20060101ALI20241205BHJP

【ＦＩ】

H10B41/27

H01L29/78 371

H01L29/44 S

H01L29/58 G

H01L21/90 B

【審査請求】未請求

【請求項の数】20

【出願形態】ＯＬ

(21)【出願番号】P 2024005355

(22)【出願日】2024-01-17

(31)【優先権主張番号】10-2023-0071090

(32)【優先日】2023-06-01

(33)【優先権主張国・地域又は機関】KR

(71)【出願人】

【識別番号】390019839

【氏名又は名称】三星電子株式会社

【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．

【住所又は居所原語表記】１２９，Ｓａｍｓｕｎｇ－ｒｏ，Ｙｅｏｎｇｔｏｎｇ－ｇｕ，Ｓｕｗｏｎ－ｓｉ，Ｇｙｅｏｎｇｇｉ－ｄｏ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ

(74)【代理人】

【識別番号】110000051

【氏名又は名称】弁理士法人共生国際特許事務所

(72)【発明者】

【氏名】金 俊 亨

(72)【発明者】

【氏名】權 俊 瑛

(72)【発明者】

【氏名】金 志 榮

(72)【発明者】

【氏名】成 錫 江

【テーマコード（参考）】

4M104

5F033

5F083

5F101

【Ｆターム（参考）】

4M104AA01

4M104BB01

4M104BB02

4M104BB04

4M104BB14

4M104BB18

4M104BB30

4M104BB32

4M104CC01

4M104CC05

4M104DD03

4M104DD07

4M104DD10

4M104DD15

4M104EE06

4M104EE14

4M104EE16

4M104EE17

4M104FF11

4M104FF18

4M104GG16

4M104HH20

5F033HH07

5F033HH08

5F033HH11

5F033HH13

5F033HH18

5F033HH19

5F033HH21

5F033NN32

5F033VV16

5F083EP02

5F083EP22

5F083EP33

5F083EP34

5F083EP47

5F083EP48

5F083EP72

5F083EP76

5F083ER03

5F083ER09

5F083ER14

5F083ER19

5F083GA10

5F083JA32

5F083JA36

5F083JA37

5F083JA39

5F083JA40

5F083JA60

5F083KA01

5F083KA05

5F083KA11

5F083LA12

5F083LA16

5F083LA20

5F083MA06

5F083MA16

5F083PR03

5F083PR05

5F083PR25

5F083PR36

5F083ZA28

5F101BA01

5F101BB04

5F101BC02

5F101BD16

5F101BD22

5F101BD30

5F101BD34

5F101BE07

5F101BH13

(57)【要約】

【課題】性能及び信頼性を向上させた半導体装置及びその製造方法並びに半導体装置を含む電子システムを提供する。
【解決手段】本発明の半導体装置は、絶縁部材上に交互に積層された複数のゲート電極と複数の層間絶縁層とを含むゲート積層構造物と、ゲート積層構造物を貫通して絶縁部材に交差する交差方向に延びるチャンネル構造物と、絶縁部材とゲート積層構造物との間でチャンネル構造物に連結され、ドーパントを有するドープされた単結晶半導体層を含む水平導電層と、を備える。
【選択図】図１

【特許請求の範囲】

【請求項1】

絶縁部材上に交互に積層された複数のゲート電極と複数の層間絶縁層とを含むゲート積層構造物と、
前記ゲート積層構造物を貫通して前記絶縁部材に交差する交差方向に延びるチャンネル構造物と、
前記絶縁部材と前記ゲート積層構造物との間で前記チャンネル構造物に連結され、ドーパントを有するドープされた単結晶半導体層を含む水平導電層と、を備えることを特徴とする半導体装置。

【請求項2】

前記ドープされた単結晶半導体層は、ｐ型領域及びｎ型領域を有してｐｎ接合を含むことを特徴とする請求項１に記載の半導体装置。

【請求項3】

前記ドープされた単結晶半導体層は、第１導電型領域、及び前記第１導電型領域とは反対の導電型を有する第２導電型領域を含み、
前記絶縁部材を貫通して前記第１導電型領域に電気的に接続される第１コンタクト部と、
前記絶縁部材を貫通して前記第２導電型領域に電気的に接続される第２コンタクト部と、を更に含むことを特徴とする請求項１に記載の半導体装置。

【請求項4】

前記第１導電型領域は、第１導電型ドーパントを含み、
前記第２導電型領域は、第１導電型ドーパント及び第２導電型ドーパントを含み、前記第２導電型ドーパントが前記第１導電型ドーパントよりも多く含まれることを特徴とする請求項３に記載の半導体装置。

【請求項5】

前記ドープされた単結晶半導体層は、前記第２コンタクト部が連結されて前記第２導電型領域が位置する連結部分と、少なくとも前記ゲート積層構造物の一面に隣接する部分に前記第１導電型領域が位置する水平部分とを含み、
前記連結部分と前記水平部分とが接合されてｐｎ接合を構成することを特徴とする請求項３に記載の半導体装置。

【請求項6】

一方向に前記ゲート積層構造物を貫通する分離構造物を更に含み、
前記連結部分は、前記分離構造物に隣接して位置することを特徴とする請求項５に記載の半導体装置。

【請求項7】

前記ドープされた単結晶半導体層は、前記チャンネル構造物から離隔して位置し、
前記水平導電層は、前記ドープされた単結晶半導体層と前記チャンネル構造物とを連結するドープされた多結晶半導体層を更に含むことを特徴とする請求項１に記載の半導体装置。

【請求項8】

前記ドープされた単結晶半導体層は、前記チャンネル構造物が内部に位置する開口領域を除いた部分に全体的に形成され、
前記ドープされた多結晶半導体層は、少なくとも前記開口領域内で前記チャンネル構造物の側面と前記ドープされた単結晶半導体層の側面とを水平方向に連結する部分を含むことを特徴とする請求項７に記載の半導体装置。

【請求項9】

前記チャンネル構造物は、前記絶縁部材に隣接する部分で前記ゲート積層構造物よりも突出した突出部分を含み、
前記突出部分は、前記ドープされた多結晶半導体層と同じ導電型を有するドープされたチャンネル層を含むことを特徴とする請求項７に記載の半導体装置。

【請求項10】

前記ドープされた多結晶半導体層は、第１導電型を有し、
前記ドープされた単結晶半導体層は、前記ゲート積層構造物の一面に隣接する部分に位置して前記第１導電型を有する領域に構成された水平部分と、前記水平部分に連結されて前記第１導電型とは反対の第２導電型を有する領域で構成された連結部分とを含むことを特徴とする請求項７に記載の半導体装置。

【請求項11】

前記ドープされた多結晶半導体層は、第２導電型を有し、
前記ドープされた単結晶半導体層は、前記ゲート積層構造物の一面に隣接する部分に位置して前記第２導電型とは反対の第１導電型を有する領域及びその表面で前記第２導電型を有する領域を含む水平部分と、前記水平部分に連結されて前記第２導電型を有する領域で構成される連結部分とを含むことを特徴とする請求項７に記載の半導体装置。

【請求項12】

前記ドープされた単結晶半導体層の厚さは、前記ドープされた多結晶半導体層の厚さよりも大きいことを特徴とする請求項７に記載の半導体装置。

【請求項13】

前記ドープされた単結晶半導体層の厚さは、１０ｎｍ～１μｍであることを特徴とする請求項１に記載の半導体装置。

【請求項14】

前記ドープされた単結晶半導体層の厚さは、前記層間絶縁層又は前記ゲート電極の厚さよりも大きいことを特徴とする請求項１に記載の半導体装置。

【請求項15】

前記ドープされた単結晶半導体層は、ドープされた単結晶シリコン層又はドープされた単結晶シリコン－ゲルマニウム層を含むことを特徴とする請求項１に記載の半導体装置。

【請求項16】

前記ゲート積層構造物、前記チャンネル構造物、及び前記水平導電層を含むセル領域は、回路領域上に接合された接合半導体装置として構成されることを特徴とする請求項１に記載の半導体装置。

【請求項17】

半導体基板上に第１導電型を有する第１ドープされた単結晶半導体層を形成するステップと、
前記第１ドープされた単結晶半導体層上に複数の層間絶縁層と複数の犠牲絶縁層とが交互に積層された積層構造体を形成し、前記積層構造体及び前記第１ドープされた単結晶半導体層を貫通するチャンネル構造物、並びに前記積層構造体を貫通して前記第１ドープされた単結晶半導体層の一部を露出する開口部を形成するステップと、
前記開口部を通して露出した前記第１ドープされた単結晶半導体層の一部に第２導電型ドーパントをドーピングして第２導電型領域を形成し、前記第１ドープされた単結晶半導体層の他の一部で構成された第１導電型領域及び前記第２導電型領域を備えるドープされた単結晶半導体層を形成するステップと、
前記複数の犠牲絶縁層を複数のゲート電極に置き換えるステップと、
前記半導体基板を除去するステップと、
前記ドープされた単結晶半導体層、前記チャンネル構造物、及び前記複数のゲート電極からなるゲート積層構造物上にドープされた多結晶半導体層を形成するステップと、を有することを特徴とする半導体装置の製造方法。

【請求項18】

前記第１ドープされた単結晶半導体層を形成するステップは、エピタキシャル工程を利用してシリコン又はシリコン－ゲルマニウムを含む単結晶半導体層を形成する工程を含むことを特徴とする請求項１７に記載の半導体装置の製造方法。

【請求項19】

前記第１ドープされた単結晶半導体層を形成するステップの前に、エピタキシャル工程を利用して前記半導体基板上にエッチング停止層及び半導体層を形成するステップを更に含み、
前記チャンネル構造物を形成するステップで、前記チャンネル構造物の端部が前記半導体層内に位置するように前記チャンネル構造物を形成し、
前記半導体基板を除去するステップと前記ドープされた多結晶半導体層を形成するステップとの間に、前記エッチング停止層及び前記半導体層を除去するステップを更に含むことを特徴とする請求項１７に記載の半導体装置の製造方法。

【請求項20】

メイン基板と、
前記メイン基板上の半導体装置と、
前記メイン基板上で前記半導体装置に電気的に接続されるコントローラーと、を備え、
前記半導体装置は、
絶縁部材上に交互に積層された複数のゲート電極と複数の層間絶縁層とを含むゲート積層構造物と、
前記ゲート積層構造物を貫通して前記絶縁部材に交差する交差方向に延びるチャンネル構造物と、
前記絶縁部材と前記ゲート積層構造物との間で前記チャンネル構造物に連結され、ドーパントを有するドープされた単結晶半導体層を含む水平導電層と、を含むことを特徴とする電子システム。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体装置及びその製造方法並びに半導体装置を含む電子システムに関する。

【背景技術】

【0002】

データ保存を必要とする電子システムにおいて、高容量のデータを保存することができる半導体装置が要求されている。これにより、半導体装置のデータ保存容量を増加させることができる方案が研究されている。例えば、半導体装置のデータ保存容量を増加させるための方法の一つとして、２次元的に配列されるメモリセルの代わりに３次元的に配列されるメモリセルを含む半導体装置が提案されている。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２０２２－３２０４２号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

本発明は、上記従来技術に鑑みてなされたものであって、本発明の目的は、性能及び信頼性を向上させた半導体装置及びその製造方法並びに半導体装置を含む電子システムを提供することにある。

【課題を解決するための手段】

【0005】

上記目的を達成するためになされた本発明の一態様による半導体装置は、絶縁部材上に互いに交互に積層された複数のゲート電極と複数の層間絶縁層とを含むゲート積層構造物と、前記ゲート積層構造物を貫通して前記絶縁部材に交差する交差方向に延びるチャンネル構造物と、前記絶縁部材と前記ゲート積層構造物との間で前記チャンネル構造物に連結され、ドーパントを有するドープされた単結晶半導体層を含む水平導電層と、を備える。

【0006】

本発明の一実施形態による半導体装置の製造方法は、第１ドープされた単結晶半導体層を形成するステップと、積層構造体、チャンネル構造物、及び開口部を形成するステップと、ドープされた単結晶半導体層を形成するステップと、複数の犠牲絶縁層を複数のゲート電極に置き換えるステップと、半導体基板を除去するステップと、ドープされた単結晶半導体層、チャンネル構造物、及びゲート積層構造物上にドープされた多結晶半導体層を形成するステップと、を有する。

【0007】

ここで、第１ドープされた単結晶半導体層を形成するステップでは、半導体基板上に第１導電型を有する第１ドープされた単結晶半導体層を形成する。積層構造体、チャンネル構造物、及び開口部を形成するステップでは、第１ドープされた単結晶半導体層上に複数の層間絶縁層と複数の犠牲絶縁層とが交互に積層された積層構造体を形成し、積層構造体及び第１ドープされた単結晶半導体層を貫通するチャンネル構造物及び積層構造体を貫通して第１ドープされた単結晶半導体層の一部を露出する開口部を形成する。ドープされた単結晶半導体層を形成するステップでは、開口部を通して露出した第１ドープされた単結晶半導体層の一部に第２導電型ドーパントをドーピングして第２導電型領域を形成する。これにより、第１ドープされた単結晶半導体層の他の一部で構成された第１導電型領域及び第２導電型領域を備えるドープされた単結晶半導体層が形成される。

【0008】

本発明の一実施形態による電子システムは、メイン基板と、メイン基板上に位置する上述した半導体装置と、メイン基板上で半導体装置に電気的に接続されるコントローラーと、を備える。

【発明の効果】

【0009】

本発明によれば、水平導電層がドープされた単結晶半導体層を含むことで、漏洩電流を減らすことができ、半導体装置の性能及び信頼性を向上させることができる。この時、バルク消去動作を適用することができ、ゲート電極の数又はメモリセルの数に関係なく、安定した消去動作を行うことができる。

【0010】

また、優れた性能及び信頼性を有する半導体装置を容易且つ安定した工程で形成することができる。

【図面の簡単な説明】

【0011】

【図1】一実施形態による半導体装置を概略的に示した断面図である。

【図2】図１のＡ部分を拡大して示した断面図である。

【図3】図１に含まれる半導体装置のセルアレイ領域を示した部分平面図である。

【図4a】一実施形態による半導体装置の製造方法を示した部分断面図である。

【図4b】一実施形態による半導体装置の製造方法を示した部分断面図である。

【図4c】一実施形態による半導体装置の製造方法を示した部分断面図である。

【図4d】一実施形態による半導体装置の製造方法を示した部分断面図である。

【図4e】一実施形態による半導体装置の製造方法を示した部分断面図である。

【図4f】一実施形態による半導体装置の製造方法を示した部分断面図である。

【図4g】一実施形態による半導体装置の製造方法を示した部分断面図である。

【図4h】一実施形態による半導体装置の製造方法を示した部分断面図である。

【図4i】一実施形態による半導体装置の製造方法を示した部分断面図である。

【図5】変形例による半導体装置の製造方法で使用される第２基板及び第１ドープされた単結晶半導体層を示した部分断面図である。

【図6】他の実施形態による半導体装置を概略的に示した部分断面図である。

【図7】図６に含まれる半導体装置のセルアレイ領域を示した部分平面図である。

【図8a】他の実施形態による半導体装置の製造方法を示した部分断面図である。

【図8b】他の実施形態による半導体装置の製造方法を示した部分断面図である。

【図8c】他の実施形態による半導体装置の製造方法を示した部分断面図である。

【図8d】他の実施形態による半導体装置の製造方法を示した部分断面図である。

【図8e】他の実施形態による半導体装置の製造方法を示した部分断面図である。

【図9】他の実施形態による半導体装置を概略的に示した断面図である。

【図10】一実施形態による半導体装置を含む電子システムを概略的に示した図である。

【図11】一実施形態による半導体装置を含む電子システムを概略的に示した斜視図である。

【図12】一実施形態による半導体パッケージを概略的に示した断面図である。

【発明を実施するための形態】

【0012】

以下、本発明を実施するための形態の具体例を、図面を参照しながら詳細に説明する。本発明の実施形態は様々な形態に実施することができ、ここで説明する実施形態に限定されない。

【0013】

本発明を明確に説明するために説明上不要な部分は省略し、明細書全体に亘って同一又は類似する構成要素については同じ参照符号を使用する。

【0014】

また、図面に示した各構成の大きさ及び厚さは説明の便宜上任意に示したものであって、本発明が図面に限定されるものではない。説明の便宜及び／又は簡単な図示のために一部の層及び領域の厚さを拡大するか又は誇張して示した。

【0015】

また、層、膜、領域、板などの部分が他の部分の「上」又は「の上」にあるという場合、これは他の部分の「直上」にある場合だけでなく、その中間にまた他の部分がある場合も含む。逆に、ある部分が他の部分の「直上」にあるという場合には、中間に他の部分がないことを意味する。また、基準となる部分の「上」又は「の上」にあるというのは、基準となる部分の上又は下に位置することであり、必ずしも重力の反対方向での「上」又は「の上」に位置することを意味するものではない。

【0016】

また、明細書全体において、ある部分が他の構成要素を「含む」とする場合、これは特に反対の記載がない限り、他の構成要素を除くのではなく、他の構成要素を更に含むことがあることを意味する。

【0017】

また、明細書全体で、「平面上」又は「平面から見る時」は、対象部分を上から見た時を意味し、「断面上」又は「断面から見る時」は、対象部分を垂直に切断した断面を側から見た時を意味する。

【0018】

以下、図１～図３、図４ａ～図４ｉを参照して、一実施形態による半導体装置及びその製造方法を詳細に説明する。

【0019】

図１は、一実施形態による半導体装置を概略的に示した断面図であり、図２は、図１のＡ部分を拡大して示した断面図である。簡略な図示及び明確な説明のために、図１、図２、及び図４ｉでは、第１コンタクト部１１６を、分離構造物１４６に隣接するチャンネル構造物（ＣＨ）に隣接するように任意に示したが、第１コンタクト部１１６の位置は様々に変形され得る。

【0020】

図１及び図２を参照すると、本実施形態による半導体装置１０は、メモリセル構造物が備えられるセル領域１００と、メモリセル構造物の動作を制御する周辺回路構造物が備えられる回路領域２００とを含む。この時、セル領域１００と回路領域２００とは、ウェハーボンディング方式（例えば、ハイブリッド接合）で接合されたチップ－ツー－チップ（ｃｈｉｐ ｔｏ ｃｈｉｐ：Ｃ２Ｃ）構造の接合半導体装置である。一例として、回路領域２００及びセル領域１００は、それぞれ図１０に示した電子システム１０００に含まれる半導体装置１１００の第１構造物１１００Ｆ及び第２構造物１１００Ｓに該当する部分である。或いは、回路領域２００及びセル領域１００がそれぞれ図１２に示した半導体チップ２２００の第１構造物４１００及び第２構造物４２００を含む部分である。

【0021】

ここで、回路領域２００は第１基板２１０上に形成される周辺回路構造物を含み、セル領域１００はメモリセル構造物に絶縁部材１１０ｉのセルアレイ領域１０２上に形成されるゲート積層構造物１２０及びチャンネル構造物（ＣＨ）を備える。回路領域２００に周辺回路構造物に電気的に接続される第１配線部２３０が備えられ、セル領域１００にメモリセル構造物に電気的に接続される第２配線部１８０が備えられる。

【0022】

本実施形態において、回路領域２００上にセル領域１００が位置する。これにより、回路領域２００に該当する面積をセル領域１００とは別々に確保しなくても良いため、半導体装置１０の面積を減少させることができる。しかし、実施形態は、これに限定されるものではなく、様々な変形が可能である。

【0023】

回路領域２００は、第１基板２１０と、第１基板２１０上に形成された回路素子２２０及び第１配線部２３０と、これらの上でセル領域１００に対向する面に位置する第１接合構造物２４０とを含む。そして、第１基板２１０、回路素子２２０、第１配線部２３０などを覆う第１絶縁層２５０を更に含む。

【0024】

第１基板２１０は、半導体物質を含む半導体基板である。例えば、第１基板２１０は、半導体物質で構成される半導体基板であり、ベース基板上に半導体層が形成された半導体基板である。一例として、第１基板２１０は、単結晶又は多結晶シリコン、エピタキシャルシリコン、ゲルマニウム、又はシリコン－ゲルマニウム、シリコン－オン－絶縁体（ｓｉｌｉｃｏｎ ｏｎ ｉｎｓｕｌａｔｏｒ、ＳＯＩ）、ゲルマニウム－オン－絶縁体（ｇｅｒｍａｎｉｕｍ ｏｎ ｉｎｓｕｌａｔｏｒ、ＧＯＩ）などで構成される。

【0025】

第１基板２１０上に形成される回路素子２２０は、セル領域１００に設けられたメモリセル構造物の動作を制御する様々な回路素子を含む。一例として、回路素子２２０は、デコーダ回路（図１０の参照符号１１１０）、ページバッファー（図１０の参照符号１１２０）、ロジック回路（図１０の参照符号１１３０）などの周辺回路構造物を構成する。回路素子２２０は、例えばトランジスタを含むが、これに限定されるものではない。例えば、回路素子２２０は、トランジスタなどの能動素子（ａｃｔｉｖｅ ｅｌｅｍｅｎｔ）だけではなく、キャパシタ（ｃａｐａｃｉｔｏｒ）、レジスター（ｒｅｓｉｓｔｏｒ）、インダクタ（ｉｎｄｕｃｔｏｒ）などの受動素子（ｐａｓｓｉｖｅ ｅｌｅｍｅｎｔ）を含む。

【0026】

第１基板２１０上に位置する第１配線部２３０が回路素子２２０と第１接合構造物２４０とを電気的に接続する。本実施形態において、第１配線部２３０は、第１絶縁層２５０を間において離隔され、コンタクトビア２３４によって望む経路を形成するように接続される複数の配線層２３６を含む。配線層２３６又はコンタクトビア２３４は、様々な導電性物質を含み、第１絶縁層２５０は、シリコン酸化物、シリコン硝酸塩などのような様々な絶縁物質を含む。第１絶縁層２５０は、一つ又は複数の絶縁層で構成される。

【0027】

セル領域１００は、セルアレイ領域１０２及び連結領域１０４を含む。セルアレイ領域１０２で絶縁部材１１０ｉ上にゲート積層構造物１２０及びチャンネル構造物（ＣＨ）が位置する。連結領域１０４はセルアレイ領域１０２の周辺に配置される。連結領域１０４に、セルアレイ領域１０２に形成されたゲート積層構造物１２０及び／又はチャンネル構造物（ＣＨ）を回路領域２００又は外部回路に連結するための構造物又は配線が位置する。

【0028】

本明細書において、別途の記載がない場合、上部又は下部は製造工程上における上部又は下部を意味する。例えば、別途の記載がない場合、ゲート積層構造物１２０、チャンネル構造物（ＣＨ）などに対して、上部は絶縁部材１１０ｉから遠くに位置する部分を意味し、下部は絶縁部材１１０ｉに近くに位置する部分を意味する。或いは、別途の記載がない場合、ドープされた多結晶半導体層１１４及び絶縁部材１１０ｉに対して、上部は図１及び図２における上部として回路領域２００から遠くに位置する部分を意味し、下部は図１及び図２における下部として回路領域２００に近くに位置する部分を意味する。

【0029】

絶縁部材１１０ｉは、絶縁物質を含む部材又は絶縁層である。例えば、絶縁部材１１０ｉは、シリコン酸化物、シリコン硝酸塩、シリコン窒酸化物、又はこれらの組み合わせを含む。一実施形態において、絶縁部材１１０ｉは、ゲート積層構造物１２０の一面１２０ｐ上に位置する半導体基板（図４ａの参照符号１１０）などを除去し、水平導電層（１１２、１１４）を形成した後に形成される。これについては、後ほど更に詳細に説明する。ここで、ゲート積層構造物１２０の一面１２０ｐは、製造工程上でゲート積層構造物１２０の下部面であり、或いは図１及び図２で水平導電層（１１２、１１４）が位置するゲート積層構造物１２０の上部面である。

【0030】

絶縁部材１１０ｉの上に（更に具体的には、絶縁部材１１０ｉ上に位置する水平導電層（１１２、１１４）上に）ゲート積層構造物１２０が位置する。ゲート積層構造物１２０は、交互に積層された複数のセル絶縁層１３２と複数のゲート電極１３０とを含む。

【0031】

セル絶縁層１３２は、ゲート積層構造物１２０内で隣接する二つのゲート電極１３０の間に位置する層間絶縁層１３２ｍ、及びゲート積層構造物１２０の上部（図１での下部）側に位置する上部絶縁層（１３２ａ、１３２ｂ）を含む。簡略な図示のために、図１では、連結領域１０４でセル絶縁層１３２及び接続配線１９０ａが位置する部分を除いて、境界なしに一つに設けられたものを例示した。しかし、連結領域１０４に位置するセル絶縁層１３２は一つ又は複数の絶縁層を含む様々な構造を有することができ、実施形態はこれに限定されない。

【0032】

ゲート電極１３０は、様々な導電性物質を含む。例えば、ゲート電極１３０は、タングステン（Ｗ）、銅（Ｃｕ）、アルミニウム（Ａｌ）などのような金属物質、多結晶シリコン、金属硝酸塩（例えば、窒化チタン（ＴｉＮ）、タンタル硝酸塩（ＴａＮ）など）、又はこれらの組み合わせを含む。図２の拡大図に示したように、ゲート電極１３０の外側に絶縁物質で構成されるブロッキング層１５６の一部（例えば、第１ブロッキング層１５６ａ）が位置する。セル絶縁層１３２は、様々な絶縁物質を含む。例えば、セル絶縁層１３２は、シリコン酸化物、シリコン硝酸塩、シリコン窒酸化物、シリコン酸化物よりも誘電率が小さい低誘電率物質、又はこれらの組み合わせを含む。

【0033】

ゲート積層構造物１２０を貫通し、絶縁部材１１０ｉに交差（一例として、垂直）する交差方向（図面のＺ軸方向）に延びるチャンネル構造物（ＣＨ）を形成する。チャンネル構造物（ＣＨ）は柱形状を有する。一例として、チャンネル構造物（ＣＨ）は、断面から見る時、縦横比により絶縁部材１１０ｉに近いほど幅が狭くなるように傾斜した側面を有する。しかし、実施形態は、これに限定されるものではなく、チャンネル構造物（ＣＨ）の構造、形態などは様々に変形され得る。

【0034】

チャンネル構造物（ＣＨ）は、それぞれ一つのメモリセルストリングをなし、平面上で複数のチャンネル構造物（ＣＨ）が行と列をなし、互いに離隔して配置される。例えば、平面上で複数のチャンネル構造物（ＣＨ）は、格子状、ジグザグ状などの様々な形態に配置される。しかし、実施形態は、これに限定されるものではなく、チャンネル構造物（ＣＨ）の配置、形態などは様々に変形され得る。

【0035】

チャンネル構造物（ＣＨ）は、チャンネル層１４０と、ゲート電極１３０とチャンネル層１４０との間でチャンネル層１４０上に位置するゲート誘電層１５０とを含む。チャンネル構造物（ＣＨ）は、チャンネル層１４０の内部（例えば、中央領域）に位置するコア絶縁層１４２を更に含むが、他の例としてコア絶縁層１４２が具備されない場合もある。ゲート電極１３０とチャンネル層１４０との間に位置するゲート誘電層１５０は、チャンネル層１４０上に順次形成されるトンネリング層１５２、電荷保存層１５４、及びブロッキング層１５６を含む。一実施形態において、チャンネル構造物（ＣＨ）は、チャンネル層１４０に連結されるドープされたチャンネル層１４０ａ及び／又はチャンネルパッド１４４を含む。

【0036】

チャンネル層１４０は、半導体物質、例えば多結晶シリコンを含む。コア絶縁層１４２は、様々な絶縁物質を含む。例えば、コア絶縁層１４２は、シリコン酸化物、シリコン硝酸塩、シリコン窒酸化物、又はこれらの組み合わせを含む。トンネリング層１５２は、電荷のトンネリングが可能な絶縁物質を含む。例えば、トンネリング層１５２は、シリコン酸化物、シリコン窒酸化物などを含む。電荷保存層１５４は、データ保存領域で利用され、多結晶シリコン、シリコン硝酸塩などを含む。ブロッキング層１５６は、望ましくないゲート電極１３０に電荷が流入する現象を防止する絶縁物質を含む。例えば、ブロッキング層１５６は、シリコン酸化物、シリコン硝酸塩、シリコン窒酸化物、シリコン酸化物よりも高い誘電率を有する高誘電率物質、又はこれらの組み合わせを含む。一実施形態において、ブロッキング層１５６は、ゲート電極１３０に沿って水平に延びる部分を含む第１ブロッキング層１５６ａと、第１ブロッキング層１５６ａと電荷保存層１５４との間で垂直に延びる第２ブロッキング層１５６ｂとを含む。

【0037】

しかし、チャンネル層１４０、コア絶縁層１４２、及びゲート誘電層１５０の物質、積層構造などは様々に変形され、実施形態はこれに限定されるものではない。

【0038】

一実施形態において、チャンネル構造物（ＣＨ）は、ゲート積層構造物１２０の一面１２０ｐから絶縁部材１１０ｉの外面に向かって（図２で上部に向かって）突出した突出部分（ＣＨＰ）を含む。突出部分（ＣＨＰ）は、ゲート誘電層１５０なしにドープされたチャンネル層１４０ａ及び／又はコア絶縁層１４２が設けられた部分である。突出部分（ＣＨＰ）にゲート誘電層１５０が備えられないため、チャンネル構造物（ＣＨ）の突出部分（ＣＨＰ）ではドープされたチャンネル層１４０ａがゲート積層構造物１２０の外部に露出した状態である。

【0039】

突出部分（ＣＨＰ）に位置するドープされたチャンネル層１４０ａは、チャンネル層１４０の一部にドーパントをドーピングして形成された領域である。より具体的には、ゲート積層構造物１２０の一面１２０ｐから突出した突出部分（ＣＨＰ）で露出したチャンネル層１４０部分にドーパントをドーピングし、ドープされたチャンネル層１４０ａを形成する。これにより、ドープされたチャンネル層１４０ａは、チャンネル層１４０に連結される連続的な層で構成される。ドープされたチャンネル層１４０ａは、ｐ型又はｎ型ドーパントがドーピングされた半導体層を含む。例えば、ドープされたチャンネル層１４０ａは、ドープされた多結晶半導体層１１４と同じ導電型のドーパントがドーピングされた半導体層（例えば、多結晶シリコン層）で構成される。ドーパントがドーピングされたドープされたチャンネル層１４０ａを介して電流が安定的に流れる。

【0040】

一例として、突出部分（ＣＨＰ）からゲート誘電層１５０が除去された面はゲート積層構造物１２０の一面１２０ｐと同一平面上に位置する。これは製造工程でゲート積層構造物１２０の一面１２０ｐを基準にゲート誘電層１５０を除去したためである。そして、ドープされたチャンネル層１４０ａとチャンネル層１４０との境界は、ゲート積層構造物１２０の一面１２０ｐと同一平面上に位置する。これは、ゲート誘電層１５０が除去された突出部分（ＣＨＰ）に位置するチャンネル層１４０部分にドーパントを拡散して、ドープされたチャンネル層１４０ａを形成したためである。しかし、実施形態はこれに限定されるものではない。ゲート誘電層１５０が除去された面及び／又はドープされたチャンネル層１４０ａとチャンネル層１４０との境界はゲート積層構造物１２０の一面１２０ｐよりも高いか又は低く位置することもできる。

【0041】

チャンネル構造物（ＣＨ）の上部でチャンネル層１４０に連結されるチャンネルパッド１４４は、例えばコア絶縁層１４２の上部に位置し、チャンネル層１４０に連結されるように配置される。チャンネルパッド１４４は、導電性物質、例えば不純物がドーピングされた多結晶シリコンを含むが、これに限定されるものではない。

【0042】

本実施形態において、ゲート積層構造物１２０は絶縁部材１１０ｉ上に順次積層される複数のゲート積層構造物（１２０ａ、１２０ｂ）を含み、チャンネル構造物（ＣＨ）は、複数のゲート積層構造物（１２０ａ、１２０ｂ）を貫通する複数のチャンネル構造物（ＣＨ１、ＣＨ２）を含む。これにより、積層されるゲート電極１３０の数を増加させることができ、安定した構造でメモリセルの数を増加させることができる。図面はゲート積層構造物１２０を二つ備えるものを例示したが、実施形態はこれに限定されるものではない。従って、ゲート積層構造物１２０は、一つのゲート積層構造物で構成されるか、或いは三つ以上のゲート積層構造物を含むこともできる。

【0043】

一つのチャンネル構造物（ＣＨ）を構成する複数のチャンネル構造物（ＣＨ１、ＣＨ２）は、互いに連結された形態を有する。複数のチャンネル構造物（ＣＨ１、ＣＨ２）は、それぞれ断面から見る時、縦横比により、絶縁部材１１０ｉに近いほど幅が狭くなるように傾斜した側面を有する。そして、図２に示したように、第１チャンネル構造物（ＣＨ１）と第２チャンネル構造物（ＣＨ２）とが連結される部分で、幅の差によって折曲部が設けられる。他の例として、複数のチャンネル構造物（ＣＨ１、ＣＨ２）が折曲部なしに連続的につながる傾斜した側面を備えることもできる。

【0044】

図２では、複数のチャンネル構造物（ＣＨ１、ＣＨ２）のゲート誘電層１５０、チャンネル層１４０、及びコア絶縁層１４２が互いに延びて形成された一体の構造（ｉｎｔｅｇｒａｌ ｓｔｒｕｃｔｕｒｅ）を有するものを例示した。しかし、実施形態はこれに限定されるものではなく、複数のチャンネル構造物（ＣＨ１、ＣＨ２）のゲート誘電層１５０、チャンネル層１４０、及びコア絶縁層１４２は、互いに別個に形成されて電気的に接続され得る。そして、別途のチャンネルパッドが複数のチャンネル構造物（ＣＨ１、ＣＨ２）の連結部分に更に備えられ得る。このように、実施形態は複数のチャンネル構造物（ＣＨ１、ＣＨ２）の形態に限定されるものではない。

【0045】

一実施形態において、ゲート積層構造物１２０は、絶縁部材１１０ｉに交差（一例として、垂直）する方向（図面のＺ軸方向）に延び、ゲート積層構造物１２０を貫通する分離構造物１４６によって平面上で複数に区画される。そして、ゲート積層構造物１２０において、回路領域２００に隣接する部分に上部分離領域１４８が形成される。平面上で、分離構造物１４６及び／又は上部分離領域１４８は、第１方向（図面のＹ軸方向）に延び、これに交差する第２方向（図面のＸ軸方向）に互いに所定間隔をおいて離隔されるように複数備えられる。

【0046】

例えば、分離構造物１４６はゲート積層構造物１２０を貫通して一面１２０ｐまで延び、上部分離領域１４８は複数のゲート電極１３０のうちの一つ又は一部だけを互いに分離する。上部分離領域１４８は、分離構造物１４６の間に位置する。

【0047】

一例として、分離構造物１４６は、高い縦横比によって、断面から見ると、絶縁部材１１０ｉ又はゲート積層構造物１２０の一面１２０ｐに向かうにつれて幅が漸進的に減少する傾斜した側面を有するものを例示したが、実施形態はこれに限定されない。分離構造物１４６の側面は、絶縁部材１１０ｉに垂直であるか、或いは複数のゲート積層構造物（１２０ａ、１２０ｂ）の連結部分で折曲部を備え得る。

【0048】

分離構造物１４６又は上部分離領域１４８は、様々な絶縁物質で満たされる。例えば、分離構造物１４６又は上部分離領域１４８は、シリコン酸化物、シリコン硝酸塩、又はシリコン窒酸化物などの絶縁物質を含む。他の例として、分離構造物１４６は、半導体物質、金属物質などを更に含む。この場合には、分離構造物１４６、絶縁物質を含むスペーサ層、及びスペーサ層上に形成されて半導体物質、金属物質などを含む部分を含む。しかし、実施形態はこれに限定されるものではなく、分離構造物１４６又は上部分離領域１４８の構造、形状、物質などは様々に変形可能である。

【0049】

本実施形態では、セルアレイ領域１０２で、絶縁部材１１０ｉとゲート積層構造物１２０との間に水平導電層（１１２、１１４）を備える。一実施形態において、水平導電層（１１２、１１４）は、チャンネル構造物（ＣＨ）に連結され、共通ソースラインとして機能する。例えば、水平導電層（１１２、１１４）は、チャンネル構造物（ＣＨ）の突出部分（ＣＨＰ）の側面上でドープされたチャンネル層１４０ａに連結（一例として、直接連結）される。水平導電層（１１２、１１４）は、第１コンタクト部１１６及び／又は第２コンタクト部１１８に電気的に接続される。

【0050】

水平導電層（１１２、１１４）は、ドーパントを有するドープされた単結晶半導体層１１２を含む。この時、ドープされた単結晶半導体層１１２は、チャンネル構造物（ＣＨ）から離隔して位置する。水平導電層（１１２、１１４）はドープされた単結晶半導体層１１２とチャンネル構造物（ＣＨ）とを連結するドープされた多結晶半導体層１１４を更に含む。

【0051】

ここで、ドープされた単結晶半導体層１１２及び／又はドープされた多結晶半導体層１１４は、ｐ型又はｎ型ドーパントを含む。ｐ型ドーパントは３族元素を含み、ｎ型ドーパントは５族元素を含む。例えば、ｐ型ドーパントにホウ素（Ｂ）、アルミニウム（Ａｌ）、インジウム（Ｉｎ）、ガリウム（Ｇａ）などが使用され、ｎ型ドーパントにリン（Ｐ）、砒素（Ａｓ）、アンチモン（Ｓｂ）などが使用される。この中でホウ素、リン、又は砒素をｐ型又はｎ型ドーパントとして使用すると、イオン化エネルギーが低く、キャリアを簡単に発生させることができる。しかし、実施形態は、これに限定されるものではなく、ｐ型又はｎ型ドーパントとして、上述した物質又は３族又は５族元素以外の様々な物質又は元素を使用することができる。

【0052】

ドープされた単結晶半導体層１１２は、エピタキシャル（ｅｐｉｔａｘｉａｌ）工程によって形成されたドープされた単結晶シリコン層又はドープされた単結晶シリコン－ゲルマニウム層を含む。水平導電層（１１２、１１４）は、ドープされた単結晶半導体層１１２を含むことで、漏洩電流を減らして性能及び信頼性を向上させることができる。

【0053】

この時、ドープされた単結晶半導体層１１２は、第１導電型を有する第１導電型領域１１２ａ、及び第１導電型とは反対の第２導電型を有する第２導電型領域１１２ｂを含む。例えば、第１導電型領域１１２ａは半導体装置１０の消去動作（例えば、バルク－消去（ｂｕｌｋ－ｅｒａｓｅ）動作）のための領域であり、第２導電型領域１１２ｂは半導体装置１０のリード動作などのための領域である。一例として、第１導電型領域１１２ａはｐ型を有するｐ型領域であり、第２導電型領域１１２ｂはｎ型を有するｎ型領域である。

【0054】

第１導電型領域１１２ａに消去動作のための電圧印加用の第１コンタクト部１１６が電気的に接続され、第２導電型領域１１２ｂにリード動作などのための電圧印加用の第２コンタクト部１１８が電気的に接続される。第１コンタクト部１１６及び第２コンタクト部１１８については、後ほど更に詳細に説明する。

【0055】

一実施形態において、第１導電型領域１１２ａは、第１導電型ドーパントを備えた領域であり、一例として第２導電型ドーパントを備えない。第２導電型領域１１２ｂは、第１導電型ドーパント及び第２導電型ドーパントの両方を備え、第１導電型ドーパントよりも第２導電型ドーパントの含有量、ドーピング濃度などが高い。即ち、第２導電型領域１１２ｂは、第１導電型ドーパントを含む第２導電型ドーパントが第１導電型ドーパントよりも多く含まれるように過ドーピング（ｏｖｅｒｄｏｐｉｎｇ）された第２導電型を有する。

【0056】

ドープされた単結晶半導体層１１２は、第２コンタクト部１１８が連結される部分であり、第２導電型領域１１２ｂが位置する連結部分１１２ｊと、少なくともゲート積層構造物１２０の一面１２０ｐに隣接する部分に第１導電型領域１１２ａが位置する水平部分１１２ｈとを含む。ここで、連結部分１１２ｊに含まれる第２導電型領域１１２ｂと水平部分１１２ｈに含まれる第１導電型領域１１２ａとが接合される部分はｐｎ接合を構成する。

【0057】

このようにドープされた単結晶半導体層１１２にｐｎ接合が備えられると、オフ電流（ｏｆｆ ｃｕｒｒｅｎｔ）による漏洩電流（ｓｕｂ－ｔｈｒｅｓｈｏｌｄ ｌｅａｋａｇｅ ｃｕｒｒｅｎｔ）を減少させることができ、半導体装置１０の性能及び信頼性を向上させることができる。

【0058】

例えば、連結部分１１２ｊは、分離構造物１４６が位置する部分から分離構造物１４６に隣接して位置する。一例として、平面上で見た時、連結部分１１２ｊは、分離構造物１４６が形成された部分に重なるように位置する。更に具体的に、平面上で見た時、連結部分１１２ｊは、分離構造物１４６が形成された部分を全体的に含む。分離構造物１４６を形成するための開口部（図４ｂの参照符号１４６ａ）を形成した後、開口部１４６ａを用いた局部的なドーピングによって連結部分１１２ｊを構成する第２導電型領域１１２ｂを形成したためである。これにより、連結部分１１２ｊの形成を容易な工程で形成することができ、分離構造物１４６が形成された空間を活用することで、第２コンタクト部１１８が位置する別途の空間が要求されない。

【0059】

連結部分１１２ｊは、第２コンタクト部１１８が連結される部分であり、リード動作などのために備えられる領域である。例えば、リード動作時に、ドープされた多結晶半導体層１１４、ドープされた単結晶半導体層１１２の水平部分１１２ｈの少なくとも一部（ゲート積層構造物１２０の一面１２０ｐ及びチャンネル構造物（ＣＨ）に隣接する部分）、及び／又はドープされたチャンネル層１４０ａに空乏（ｄｅｐｌｅｔｉｏｎ）領域（反転（ｉｎｖｅｒｓｅｄ）領域）が形成される。リード動作時には、空乏領域を通して電子が流れて連結部分１１２ｊに到達する。

【0060】

水平部分１１２ｈは、第１コンタクト部１１６が連結される部分であり、消去動作時に第１コンタクト部１１６から加えられた電圧によって消去動作を行うための部分である。水平部分１１２ｈは、連結部分１１２ｊが形成された部分を除いた部分で全体的にゲート積層構造物１２０の一面１２０ｐに位置（一例として、接触）して広い面積を有するように形成される。これにより、消去動作を安定的に行うことができる。

【0061】

ドープされた単結晶半導体層１１２は、チャンネル構造物（ＣＨ）が内部に位置する第１開口領域１１２ｄを備えるが、これについては、後ほど更に詳細に説明する。

【0062】

ゲート積層構造物１２０の一面１２０ｐ及びドープされた単結晶半導体層１１２上にドープされた多結晶半導体層１１４が位置する。ドープされた多結晶半導体層１１４は、第１導電型又は第２導電型を有する。例えば、ドープされた多結晶半導体層１１４はｐ型又はｎ型を有する。一実施形態において、ドープされた多結晶半導体層１１４は第１導電型又はｐ型を有する第１ドープされた多結晶半導体層１１４ａで構成され、これについては、後ほど詳細に説明する。

【0063】

チャンネル構造物（ＣＨ）、ドープされた単結晶半導体層１１２、及びドープされた多結晶半導体層１１４上に絶縁部材１１０ｉが形成される。第１コンタクト部１１６は絶縁部材１１０ｉを貫通して第１導電型領域１１２ａに電気的に接続され、第２コンタクト部１１８は絶縁部材１１０ｉを貫通して第２導電型領域１１２ｂに電気的に接続される。

【0064】

第１コンタクト部１１６及び／又は第２コンタクト部１１８は、様々な物質で構成される。例えば、第１コンタクト部１１６及び／又は第２コンタクト部１１８は、バリア層（１１６ｂ、１１８ｂ）及び金属層（１１６ａ、１１８ａ）を含む。バリア層（１１６ｂ、１１８ｂ）は導電性物質（例えば、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）など）を含み、金属層（１１６ａ、１１８ａ）は金属物質（例えば、タングステン（Ｗ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、チタン（Ｔｉ）、又はこれを含む合金）を含む。しかし、実施形態はこれに限定されるものではない。

【0065】

第１コンタクト部１１６及び／又は第２コンタクト部１１８でドープされた単結晶半導体層１１２及び／又はドープされた多結晶半導体層１１４に接触する部分には、凹部（ｒｅｃｅｓｓ）が形成される。しかし、実施形態は、これに限定されるものではなく、凹部が形成されない場合もある。図面に示していないが、第１コンタクト部１１６及び／又は第２コンタクト部１１８でドープされた単結晶半導体層１１２及び／又はドープされた多結晶半導体層１１４に接触する部分には、ケイ化物（ｓｉｌｉｃｉｄｅ）層が形成される。例えば、チタンケイ化物（ＴｉＳｉ）などを含むケイ化物層が形成される。しかし、実施形態は、これに限定されるものではなく、様々な変形が可能である。

【0066】

上述したように、リード動作などで、ドープされた単結晶半導体層１１２、ドープされた多結晶半導体層１１４、及び／又はドープされたチャンネル層１４０ａに空乏領域が形成される。一例として、ドープされた多結晶半導体層１１４は、ゲート積層構造物１２０の一面１２０ｐ、チャンネル構造物（ＣＨ）の突出部分（ＣＨＰ）、及びドープされた単結晶半導体層１１２を覆うように形成される。これにより、ドープされた多結晶半導体層１１４の外部側一面（図２の上部面）は、ドープされた単結晶半導体層１１２の外部側一面（図２の上部面）よりも高く位置する。これにより、ドープされた単結晶半導体層１１２で空乏領域が安定的に形成される厚さを有することで、ドープされた多結晶半導体層１１４にも空乏領域が安定的に形成される。

【0067】

一例として、ドープされた単結晶半導体層１１２の厚さは１０ｎｍ～１μｍである。

【0068】

ドープされた単結晶半導体層１１２の厚さが１０ｎｍ以上である場合、空乏領域が安定的に形成される。ドープされた単結晶半導体層１１２の厚さが１μｍを超える場合、工程時間が長くなり、工程費用が上昇する可能性がある。しかし、実施形態はこれに限定されるものではなく、ドープされた単結晶半導体層１１２の厚さは様々に変化することができる。

【0069】

例えば、ドープされた単結晶半導体層１１２の厚さは互いに隣接する二つのゲート電極１３０の間に位置するセル絶縁層１３２（即ち、層間絶縁層１３２ｍ）の厚さよりも大きく、ドープされた単結晶半導体層１１２の厚さはゲート電極１３０の厚さよりも大きい。これにより、リード動作時に、ドープされた単結晶半導体層１１２及び／又はドープされた多結晶半導体層１１４で空乏領域が安定的に形成される。しかし、実施形態はこれに限定されるものではない。従って、ドープされた単結晶半導体層１１２の厚さは層間絶縁層１３２ｍ及び／又はゲート電極１３０の厚さと同じか又はこれよりも小さくあり得る。

【0070】

例えば、ドープされた単結晶半導体層１１２の厚さはドープされたチャンネル層１４０ａの厚さよりも大きく、ドープされた単結晶半導体層１１２の厚さはドープされた多結晶半導体層１１４の厚さよりも大きい。これにより、リード動作時に、ドープされた単結晶半導体層１１２及び／又はドープされた多結晶半導体層１１４で空乏領域が安定的に形成される。しかし、実施形態はこれに限定されるものではない。従って、ドープされた単結晶半導体層１１２の厚さはドープされたチャンネル層１４０ａの厚さ及び／又はドープされた多結晶半導体層１１４の厚さと同じか又はこれよりも小さくあり得る。

【0071】

一例として、ドープされた多結晶半導体層１１４の厚さはドープされたチャンネル層１４０ａの厚さよりも大きい。これにより、ドープされた多結晶半導体層１１４を介して安定的に電流が流れ、チャンネル構造物（ＣＨ）の突出部分（ＣＨＰ）による屈曲を安定的に覆うことができる。そして、ドープされた多結晶半導体層１１４に第１コンタクト部１１６が連結される場合に、第１コンタクト部１１６との連結特性を向上させることができる。しかし、実施形態はこれに限定されるものではない。従って、ドープされた多結晶半導体層１１４の厚さはドープされたチャンネル層１４０ａの厚さと同じか又はこれよりも小さくあり得る。

【0072】

例えば、ドープされた多結晶半導体層１１４のドーピング濃度は、ドープされたチャンネル層１４０ａのドーピング濃度よりも大きく、ドープされた単結晶半導体層１１２で同じ導電型を有する領域のドーピング濃度よりも大きい。しかし、実施形態はこれに限定されるものではない。ドープされた多結晶半導体層１１４のドーピング濃度はドープされたチャンネル層１４０ａ及び／又はドープされた単結晶半導体層１１２で同じ導電型を有する領域のドーピング濃度と同じか又はこれよりも小さくあり得る。

【0073】

上述したように、本実施形態で、ドープされた多結晶半導体層１１４は第１導電型（例えば、ｐ型）を有する第１ドープされた多結晶半導体層１１４ａで構成される。

【0074】

この時、チャンネル構造物（ＣＨ）の突出部分（ＣＨＰ）に設けられたドープされたチャンネル層１４０ａは第１ドープされた多結晶半導体層１１４ａと同じ第１導電型（例えば、ｐ型）を有する。ドープされた単結晶半導体層１１２では、連結部分１１２ｊが第２導電型領域１１２ｂで構成され、水平部分１１２ｈが第１導電型領域１１２ａで構成される。即ち、ドープされた単結晶半導体層１１２の連結部分１１２ｊでは、厚さ方向に全体的に第２導電型領域１１２ｂが位置する。ドープされた単結晶半導体層１１２の水平部分１１２ｈでは、厚さ方向に全体的に第１導電型領域１１２ａが位置する。これにより、第１ドープされた多結晶半導体層１１４ａはドープされた単結晶半導体層１１２の水平部分１１２ｈで第１導電型領域１１２ａに隣接（一例として、接触）して位置する。

【0075】

一例として、水平部分１１２ｈでは、第１導電型ドーパントのドーピング濃度が内部よりも表面で更に高い。これはドープされたチャンネル層１４０ａを形成する工程で、水平部分１１２ｈの表面に第１導電型ドーパントが更にドーピングされたためである。しかし、実施形態はこれに限定されるものではなく、連結部分１１２ｊ及び／又は水平部分１１２ｈのドーピングプロファイルなどは様々に変形され得る。

【0076】

一実施形態で、同じ第１導電型ドーパントを有する第１ドープされた多結晶半導体層１１４ａ、ドープされたチャンネル層１４０ａ、及び第１導電型領域１１２ａのうちの少なくとも二つは第１導電型ドーパントに同じ物質又は元素を有する。例えば、第１ドープされた多結晶半導体層１１４ａ、ドープされたチャンネル層１４０ａ、及び第１導電型領域１１２ａのうちの少なくとも二つの第１導電型ドーパントは互いに同じ物質又は元素である。

【0077】

他の実施形態で、第１ドープされた多結晶半導体層１１４ａ、ドープされたチャンネル層１４０ａ、及び第１導電型領域１１２ａのうちの少なくとも二つは第１導電型ドーパントで他の物質又は元素を有する。或いは、第１導電型領域１１２ａを構成する水平部分１１２ｈに含まれる第１導電型ドーパントは複数の物質又は複数の元素を含む。例えば、水平部分１１２ｈの内部に含まれる第１導電型ドーパントとは異なる物質又は元素で構成された第１導電型ドーパントは水平部分１１２ｈの表面に備えられる。これは第１ドープされた多結晶半導体層１１４ａを形成するために使用した第１導電型ドーパント、ドープされたチャンネル層１４０ａを形成するために使用した第１導電型ドーパント、第１ドープされた単結晶半導体層（図４ａの参照符号１１２ｐ）に設けられた第１導電型ドーパントのうちの少なくとも二つが互いに異なる場合があるからである。

【0078】

以下、図１及び図２と共に図３を参照して、ドープされた単結晶半導体層１１２、第１ドープされた多結晶半導体層１１４ａ、第１コンタクト部１１６、及び第２コンタクト部１１８の平面形状、平面配置などを更に詳細に説明する。図３は、図１に含まれる半導体装置１０のセルアレイ領域１０２を示した部分平面図である。図３の（ａ）は、ドープされた単結晶半導体層１１２が位置する面を基準に示した。図３の（ｂ）は、ドープされた多結晶半導体層１１４が位置する面を基準に示し、第１コンタクト部１１６及び第２コンタクト部１１８の位置を示した。

【0079】

図３の（ａ）を参照すると、平面で見た時、ドープされた単結晶半導体層１１２は、チャンネル構造物（ＣＨ）が内部に位置する第１開口領域１１２ｄを除いた部分に全体的に形成される。即ち、ドープされた単結晶半導体層１１２は、複数のチャンネル構造物（ＣＨ）（一例として、複数の突出部分（ＣＨＰ））がそれぞれ内部に位置する複数の第１開口領域１１２ｄを除いた部分で全体的に水平方向に形成された単一部分で構成される。ここで、第１開口領域１１２ｄは、チャンネル構造物（ＣＨ）の突出部分（ＣＨＰ）よりも大きい面積を有し、チャンネル構造物（ＣＨ）の突出部分（ＣＨＰ）の外部面から一定間隔を有しながら全体的に離隔される。図３の（ａ）では、第１開口領域１１２ｄが円形であるものを例示したが、第１開口領域１１２ｄの形状は、楕円形、多角形、不規則な形状など様々に変形され得る。

【0080】

この時、分離構造物１４６に対応する領域又は分離構造物１４６を含む領域に第２導電型領域１１２ｂで構成される連結部分１１２ｊが位置し、連結部分１１２ｊを除いた領域に第１導電型領域１１２ａで構成される水平部分１１２ｈが位置する。連結部分１１２ｊは、分離構造物１４６のように第１方向（図面のＹ軸方向）に長く延び、第２方向（図面のＸ軸方向）に互いに所定間隔をおいて離隔されるように複数備える。そして、水平部分１１２ｈは互いに隣接する二つの連結部分１１２ｊの間で複数の第１開口領域１１２ｄを除いた部分に全体的に形成される。

【0081】

これにより、第１方向（図面のＹ軸方向）に延びる分離構造物１４６の両側周縁に隣接して第１方向に沿って延びるｐｎ接合が備えられる。

【0082】

図２及び図３の（ｂ）を参照すると、第１ドープされた多結晶半導体層１１４ａは、少なくとも第１開口領域１１２ｄ内に位置し、ゲート積層構造物１２０の一面１２０ｐ上で互いに離隔するチャンネル構造物（ＣＨ）（例えば、突出部分（ＣＨＰ）のドープされたチャンネル層１４０ａ）の側面とドープされた単結晶半導体層１１２の側面とを水平方向に連結する連結部分１１４２を含む。更に具体的に、連結部分１１４２は、突出部分（ＣＨＰ）からゲート誘電層１５０が除去されて形成された第１開口領域１１２ｄ内を満たしながら、ゲート積層構造物１２０の一面１２０ｐ上に位置（一例として、接触）する。一例として、連結部分１１４２は、第１開口領域１１２ｄ内でドープされたチャンネル層１４０ａの側面及びドープされた単結晶半導体層１１２の側面に接触する。

【0083】

そして、第１ドープされた多結晶半導体層１１４ａは、チャンネル構造物（ＣＨ）の突出部分（ＣＨＰ）を覆うように突出部分（ＣＨＰ）の側面及び底面（図２の上部面）上に位置（一例として、接触）し、絶縁部材１１０ｉの外部面（図２の上部面）に向かって突出する突出部分１１４４と、ドープされた単結晶半導体層１１２上に位置（一例として、接触）する水平部分１１４６とを更に含む。

【0084】

この時、第１ドープされた多結晶半導体層１１４ａは、第１導電型領域１１２ａ又は水平部分１１２ｈ、そしてドープされたチャンネル層１４０ａに連結（一例として、接触）されて、第２導電型領域１１２ｂ又は連結部分１１２ｊから離隔して位置する。

【0085】

一実施形態において、第１ドープされた多結晶半導体層１１４ａは、第２コンタクト部１１８が内部に位置する第２開口領域１１４ｄを除いた部分に全体的に形成される。これにより、互いに隣接する二つの第２開口領域１１４ｄ又は二つの分離構造物１４６との間に第１ドープされた多結晶半導体層１１４ａが全体的に形成された単一部分で構成される。しかし、実施形態はこれに限定されるものではない。第１ドープされた多結晶半導体層１１４ａ又はドープされた多結晶半導体層１１４が隣接する二つの第２開口領域１１４ｄ又は二つの分離構造物１４６との間で互いに離隔する複数部分を含むことができる。これについては、後ほど図９を参照して詳細に説明する。

【0086】

図３では、一例として、第２開口領域１１４ｄが分離構造物１４６又は連結部分１１２ｊに沿って第１方向（図面のＹ軸方向）に長く延びる直線形状を有し、一つの第２開口領域１１４ｄに複数の第２コンタクト部１１８が位置するものを例示した。これにより、第２開口領域１１４ｄを形成するパターニング工程を容易に行うことができる。しかし、実施形態はこれに限定されるものではない。従って、第２開口領域１１４ｄは、それぞれの第２コンタクト部１１８に対応するように設けられ得、その他の様々な変形が可能である。

【0087】

一実施形態において、第１コンタクト部１１６は、第１ドープされた多結晶半導体層１１４ａに連結（直接連結）され、第１導電型領域１１２ａ又は水平部分１１２ｈに電気的に接続される。これにより、第１コンタクト部１１６の連結構造を単純化することができ、第１コンタクト部１１６が位置するための別途の空間が必要ないため、空間側面から有利である。第２コンタクト部１１８は、ドープされた単結晶半導体層１１２の連結部分１１２ｊに設けられた第２導電型領域１１２ｂに連結（一例として、直接連結）される。

【0088】

図１及び図２では、第１コンタクト部１１６が複数のチャンネル構造物（ＣＨ）に含まれる複数の突出部分（ＣＨＰ）の間で、第１ドープされた多結晶半導体層１１４ａの水平部分１１４６及び突出部分１１４４上に位置（一例として、これらに接触）するものを例示した。即ち、第１コンタクト部１１６が複数のチャンネル構造物（ＣＨ）に含まれる複数の突出部分（ＣＨＰ）を覆う第１ドープされた多結晶半導体層１１４ａの間に位置する空間を満たすように形成されたものを例示した。これにより、第１コンタクト部１１６と第１ドープされた多結晶半導体層１１４ａとの接触面積を増やして電気的特性を向上させることができる。

【0089】

しかし、実施形態はこれに限定されるものではない。従って、第１コンタクト部１１６は、突出部分１１４４上だけに設けられ得、その他の様々な変形が可能である。

【0090】

図３では、第１コンタクト部１１６及び／又は第２コンタクト部１１８が第１方向（図面のＹ軸方向）に長軸を有し、第２方向（図面のＸ軸方向）に短軸を有する楕円状を有するものを例示した。これにより、パターニング工程を容易に行うことができる、第１コンタクト部１１６と第１ドープされた多結晶半導体層１１４ａの連結面積、及び／又は第２コンタクト部１１８と第２導電型領域１１２ｂとの連結面積を十分に確保することができる。しかし、実施形態は、これに限定されるものではなく、第１コンタクト部１１６及び／又は第２コンタクト部１１８は様々な形状を有することができる。例えば、第１コンタクト部１１６及び／又は第２コンタクト部１１８の長軸方向などが異なる場合がある。或いは、第１コンタクト部１１６及び／又は第２コンタクト部１１８は、円形、多角形、日付形状、不規則な形状などの様々な形状を有することができる。

【0091】

再び図１を参照すると、セルアレイ領域１０２に設けられたゲート積層構造物１２０及び／又はチャンネル構造物（ＣＨ）を回路領域２００又は外部回路に連結するため、連結領域１０４及び第２配線部１８０が備えられる。そして、第２配線部１８０上で回路領域２００に対向する面に第２接合構造物１９２及び第２絶縁層１９０が設けられる。

【0092】

ここで、第２配線部１８０は、ゲート電極１３０、チャンネル構造物（ＣＨ）などを回路領域２００又は外部回路に電気的に接続する部材を全て含む。例えば、第２配線部１８０は、ビットライン１８２、ゲートコンタクト部１８４、入出力パッド１９８、入出力接続配線１８８、及びこれらにそれぞれ連結されるコンタクトビア１８０ａを含む。実施形態により、ビットライン１８２、ゲートコンタクト部１８４、及び／又は入出力接続配線１８８に連結される接続配線１９０ａを更に含む。

【0093】

ビットライン１８２は、セルアレイ領域１０２に形成されたゲート積層構造物１２０のセル絶縁層１３２の上に位置する。ビットライン１８２は、ゲート電極１３０が延びる第１方向（図面のＹ軸方向）に交差する第２方向（図面のＸ軸方向）に延びる。ビットライン１８２は、コンタクトビア１８０ａ、例えばビットラインコンタクトビアを介してチャンネル構造物（ＣＨ）、例えばチャンネルパッド１４４に電気的に接続される。

【0094】

連結領域１０４は、セルアレイ領域１０２の周辺に配置し、第２配線部１８０の一部が位置する。

【0095】

連結領域１０４は、ゲート電極１３０及び回路領域２００の連結のための部材が備えられる。一実施形態において、連結領域１０４で第１方向（図面のＹ軸方向）に複数のゲート積層構造物１２０のゲート電極１３０及び層間絶縁層１３２ｍが延びて位置する。例えば、セルアレイ領域１０２から遠くなる方向で、複数のゲート電極１３０の長さが絶縁部材１１０ｉに向かって順次長くなる階段形状を有する。この時、複数のゲート電極１３０は、一つの方向又は複数の方向で階段形状を有する。

【0096】

図面では、ゲートコンタクト部１８４がゲート電極１３０と接続配線１９０ａとを連結するようにゲート電極１３０と接続配線１９０ａとの間に位置するものを例示した。しかし、実施形態はこれに限定されるものではなく、ゲートコンタクト部１８４は複数のゲート電極１３０を貫通して形成される。この時、ゲートコンタクト部１８４は、一つの連結ゲート電極に電気的に接続され、残りのゲート電極とは絶縁パターンによって離隔される。

【0097】

その他、連結領域１０４に入出力パッド１９８及び入出力接続配線１８８が位置する。例えば、入出力接続配線１８８は入出力パッド１９８及び第２接合構造物１９２のうちの少なくとも一つに連結される。入出力パッド１９８は、例えば絶縁部材１１０ｉの外部面よりも上に位置する。実施形態により、回路領域２００に電気的に接続される別途の入出力パッドが備えられる。

【0098】

図１では、断面から見る時、ゲートコンタクト部１８４が絶縁部材１１０ｉに近づくほど幅が狭くなるように傾斜した側面を有し、入出力接続配線１８８が絶縁部材１１０ｉに近づくほど幅が広くなるように傾斜した側面を有するものを例示した。しかし、実施形態はこれに限定されるものではなく、ゲートコンタクト部１８４及び／又は入出力接続配線１８８は垂直な側面を有することもできる。図１では、ゲートコンタクト部１８４が複数のゲート積層構造物（１２０ａ、１２０ｂ）の境界部で折曲部が設けられたものを例示した。しかし、実施形態はこれに限定されるものではない。ゲートコンタクト部１８４は複数のゲート積層構造物（１２０ａ、１２０ｂ）の境界部で折曲部を設けないことも可能である。その他の様々な変形が可能である。

【0099】

セル領域１００に隣接する回路領域２００の一面は、セル領域１００との接合面であり、第１接合構造物２４０及びその周辺に位置する第１絶縁層２５０で構成される。回路領域２００に隣接するセル領域１００の一面は、回路領域２００との接合面であり、第２接合構造物１９２及びその周辺に位置する第２絶縁層１９０で構成される。第１接合構造物２４０は第１配線部２３０上に位置して第１配線部２３０に電気的に接続され、第２接合構造物１９２は第２配線部１８０上に位置して第２配線部１８０に電気的に接続される。

【0100】

セル領域１００の一面と回路領域２００の一面とがハイブリッド接合によって接合される。更に具体的には、回路領域２００の第１接合構造物２４０とセル領域１００の第２接合構造物１９２とが直接接触した状態で接合されて金属接合を構成する。そして、第１接合構造物２４０及び第２接合構造物１９２の周辺では、回路領域２００の一面に位置する第１絶縁層２５０と、セル領域１００の一面に位置する第２絶縁層１９０とが直接接触した状態で接合されて絶縁層接合を構成する。

【0101】

例えば、第１接合構造物２４０及び／又は第２接合構造物１９２は、銅、アルミニウム、タングステン、ニッケル、金、スズ、マンガン、コバルト、チタン、タンタル、ルテニウム、又はこれを含む合金である。一例として、第１接合構造物２４０及び／又は第２接合構造物１９２は、少なくとも接合面に銅を含み、回路領域２００とセル領域１００との金属接合が銅対銅（ｃｏｐｐｅｒ－ｔｏ－ｃｏｐｐｅｒ）接合で構成される。一実施形態で、接合面において、第１絶縁層２５０及び第２絶縁層１９０は互いに同じ絶縁物質を含む。例えば、第１絶縁層２５０及び／又は第２絶縁層１９０は少なくとも接合面にシリコン炭化硝酸塩を含む層を設ける。しかし、実施形態は、第１接合構造物２４０、第２接合構造物１９２、第１絶縁層２５０、及び第２絶縁層１９０の物質に限定されるものではない。

【0102】

このように回路領域２００の第１接合構造物２４０と、セル領域１００の第２接合構造物１９２とが接合され、回路領域２００とセル領域１００との間の電気的な連結経路を提供する。例えば、第２配線部１８０及び第１配線部２３０によって、チャンネル構造物（ＣＨ）に連結されたビットライン１８２及びゲート電極１３０は回路領域２００の回路素子２２０に電気的に接続される。

【0103】

本実施形態によると、水平導電層（１１２、１１４）がドープされた単結晶半導体層１１２を含むことにより、漏洩電流を減らすことができ、半導体装置１０の性能及び信頼性を向上させることができる。この時、水平導電層（１１２、１１４）又はドープされた単結晶半導体層１１２は、第１導電型領域１１２ａ及び第２導電型領域１１２ｂを含み、第１導電型領域１１２ａを利用してバルク消去動作を行い、第２導電型領域１１２ｂを利用してリード動作などを行う。このようにバルク消去動作によると、ゲート電極１３０の数又はメモリセルの数に関係なく、安定した消去動作を行うことができる。

【0104】

上述した半導体装置１０の製造方法の一例を図１～図３と共に図４ａ～図４ｉを参照して詳細に説明する。既に説明した部分については詳細な説明を省略し、説明していない部分を詳細に説明する。

【0105】

図４ａ～図４ｉは、一実施形態による半導体装置の製造方法を示した部分断面図である。図４ａ～図４ｉでは、セルアレイ領域１０２の一部を示した。下記で半導体装置１０の製造方法は、セル領域１００に形成された水平導電層（１１２、１１４）、ゲート積層構造物１２０、チャンネル構造物（ＣＨ）、分離構造物１４６などを中心に説明する。

【0106】

図４ａに示したように、半導体基板１１０上に第１ドープされた単結晶半導体層１１２ｐを形成する。例えば、半導体基板１１０上に第１エッチング停止層１１０ａ、半導体層１１０ｓ、第２エッチング停止層１１０ｂ、そして第１ドープされた単結晶半導体層１１２ｐを順次形成する。ここで、半導体基板１１０、第１エッチング停止層１１０ａ、半導体層１１０ｓ、及び第２エッチング停止層１１０ｂを第２基板と称する。

【0107】

半導体基板１１０は、半導体物質を含む半導体基板である。例えば、半導体基板１１０は、半導体物質で構成される半導体基板であり、ベース基板上に半導体層が形成された半導体基板である。例えば、半導体基板１１０は、単結晶半導体基板又は単結晶半導体層を含む。これにより、エピタキシャル工程を利用して、半導体基板１１０上に単結晶半導体層を容易に形成することができる。一例として、半導体基板１１０は、単結晶シリコン、単結晶シリコン－ゲルマニウム、シリコン－オン－絶縁体、又はゲルマニウム－オン－絶縁体などで構成される。しかし、実施形態は半導体基板１１０の物質などに限定されるものではない。

【0108】

第１エッチング停止層１１０ａ、半導体層１１０ｓ、第２エッチング停止層１１０ｂ、及び第１ドープされた単結晶半導体層１１２ｐは、エピタキシャル工程によって形成される単結晶半導体層又はエピタキシャル半導体層である。ここで、第１エッチング停止層１１０ａ、半導体層１１０ｓ、第２エッチング停止層１１０ｂ、及び第１ドープされた単結晶半導体層１１２ｐは、同じ物質を共通に含むが、第１及び第２エッチング停止層（１１０ａ、１１０ｂ）は半導体基板１１０及び半導体層１１０ｓとは別の物質で構成される。

【0109】

第１エッチング停止層１１０ａ、半導体層１１０ｓ、第２エッチング停止層１１０ｂ、そして第１ドープされた単結晶半導体層１１２ｐは、同じ物質を共通に含み、エピタキシャル工程で使用される気体を変更するリン－シチュ（ｉｎ－ｓｉｔｕ）工程によって順次形成される。これにより、工程を単純化することができる。しかし、実施形態はこれに限定されるものではない。他の例として、第１エッチング停止層１１０ａ、半導体層１１０ｓ、第２エッチング停止層１１０ｂ、及び第１ドープされた単結晶半導体層１１２ｐのうちの少なくとも一部は別に行われる工程によって形成される。

【0110】

第１及び第２エッチング停止層（１１０ａ、１１０ｂ）は、半導体基板１１０及び半導体層１１０ｓとは別の物質を含み、異なるエッチング選択比を有し、選択的なエッチングを可能にする。これにより、後続工程で第１及び第２エッチング停止層（１１０ａ、１１０ｂ）を利用して半導体基板１１０及び半導体層１１０ｓを除去する工程でチャンネル構造物（図４ｂの参照符号ＣＨ）を保護することができる。

【0111】

例えば、第１エッチング停止層１１０ａ及び／又は第２エッチング停止層１１０ｂはシリコン－ゲルマニウムを含み、半導体基板１１０、半導体層１１０ｓ、第１ドープされた単結晶半導体層１１２ｐはシリコンを含む。しかし、実施形態はこれに限定されるものではなく、第１エッチング停止層１１０ａ、半導体層１１０ｓ、第２エッチング停止層１１０ｂ、そして第１ドープされた単結晶半導体層１１２ｐは様々な物質を含むこともできる。

【0112】

第１ドープされた単結晶半導体層１１２ｐは、第１導電型ドーパント（例えば、ｐ型ドーパント）を含む。第１ドープされた単結晶半導体層１１２ｐを形成する工程において、第１導電型ドーパントが第１ドープされた単結晶半導体層１１２ｐに含まれるようにする。しかし、実施形態はこれに限定されるものではない。他の例として、アンドープされた単結晶半導体層を形成した後、アンドープされた単結晶半導体層に第１導電型ドーパントをドーピングして第１ドープされた単結晶半導体層１１２ｐを形成することもできる。

【0113】

一方、半導体基板１１０、第１及び第２エッチング停止層（１１０ａ、１１０ｂ）、半導体層１１０ｓは、ドーパントを含まないアンドープされた単結晶半導体層又は真性単結晶半導体層である。

【0114】

図４ａでは、半導体層１１０ｓの厚さが第１及び／又は第２エッチング停止層（１１０ａ、１１０ｂ）の厚さよりも大きいものを例示した。これにより、チャンネル構造物（ＣＨ）の端部は半導体層１１０ｓ内に安定的に位置することができる。しかし、実施形態はこれに限定されるものではなく、半導体層１１０ｓの厚さは第１及び／又は第２エッチング停止層（１１０ａ、１１０ｂ）の厚さと同じか又はこれよりも小さくあり得る。

【0115】

続いて、図４ｂに示したように、第１ドープされた単結晶半導体層（図４ａの参照符号１１２ｐ、以下、同一）の上に積層構造体１２０ｓを形成し、積層構造体１２０ｓ及び第１ドープされた単結晶半導体層１１２ｐを貫通するチャンネル構造物（ＣＨ）、及び積層構造体１２０ｓを貫通して第１ドープされた単結晶半導体層１１２ｐの一部を露出する開口部１４６ａを形成する。そして、開口部１４６ａを介して露出した第１ドープされた単結晶半導体層１１２ｐの一部に第２導電型ドーパントをドーピングして第２導電型領域１１２ｂを形成する。これにより、第１導電型領域１１２ａ及び第２導電型領域１１２ｂを含むドープされた単結晶半導体層１１２が形成される。

【0116】

先ず、第１ドープされた単結晶半導体層１１２ｐ上に複数の犠牲絶縁層１３０ｓと複数のセル絶縁層１３２とを交互に積層して積層構造体１２０ｓを形成する。セル絶縁層１３２は、層間絶縁層１３２ｍ、上部絶縁層（１３２ａ、１３２ｂ）などを含む。ここで、犠牲絶縁層１３０ｓは、後続工程を通してゲート電極（図４ｃの参照符号１３０、以下、同一）に交替される層である。これにより、犠牲絶縁層１３０ｓは、ゲート電極１３０が形成される部分に対応するように形成される。

【0117】

犠牲絶縁層１３０ｓは、セル絶縁層１３２とは異なる物質で形成される。例えば、セル絶縁層１３２は、シリコン酸化物、シリコン硝酸塩、シリコン窒酸化物、低誘電率物質などを含み、犠牲絶縁層１３０ｓは、シリコン、シリコン酸化物、シリコン炭化物、シリコン硝酸塩などを含み、セル絶縁層１３２とは異なる物質で形成される。

【0118】

続いて、チャンネル構造物（ＣＨ）が形成される部分に対応して積層構造体１２０ｓを貫通する貫通部を形成し、貫通部にチャンネル構造物（ＣＨ）を形成する。即ち、貫通部を満たすようにゲート誘電層１５０、チャンネル層１４０、コア絶縁層１４２を順次形成し、チャンネル層１４０に連結されるチャンネルパッド１４４を形成してチャンネル構造物（ＣＨ）を形成する。この時、ゲート誘電層１５０の中の第１ブロッキング層（図２の参照符号１５６ａ、以下、同一）は、形成されずに、追って他の工程で形成される。

【0119】

一実施形態において、積層構造体１２０ｓは第１ドープされた単結晶半導体層１１２ｐ上に交互に積層される複数の積層構造体（１２０ｄ、１２０ｅ）を含み、チャンネル構造物（ＣＨ）は複数の積層構造体（１２０ｄ、１２０ｅ）を貫通する複数のチャンネル構造物（ＣＨ１、ＣＨ２）を含む。

【0120】

この時、チャンネル構造物（ＣＨ）の端部が半導体層１１０ｓ内に位置するように貫通部及びチャンネル構造物（ＣＨ）を形成する。これにより、チャンネル構造物（ＣＨ）は第１ドープされた単結晶半導体層１１２ｐを安定的に貫通する。以下、チャンネル構造物（ＣＨ）の側面上に水平導電層（図４ｉの参照符号１１２、１１４）が安定的に位置する。即ち、工程マージンを確保することができる。チャンネル構造物（ＣＨ）において、積層構造体１２０ｓの一面１２０ｐから突出する部分は、チャンネル構造物（ＣＨ）の突出部分（ＣＨＰ）を構成する部分である。

【0121】

本実施形態において、第２積層構造体１２０ｅの一部に上部分離領域（図１の参照符号１４８、以下、同一）を形成する。上部分離領域１４８は、マスク層を利用してエッチング工程によって上部分離用開口部を形成し、上部分離用開口部内に絶縁物質を蒸着して形成する。しかし、上部分離領域１４８が形成されない場合もある。また、上部分離領域１４８が分離構造物（図４ｃの参照符号１４６、以下、同一）の形成後に形成されるなど、上部分離領域１４８の形成順序が異なる場合もある。

【0122】

そして、積層構造体１２０ｓを貫通して第１ドープされた単結晶半導体層１１２ｐの一部を露出する開口部１４６ａを形成する。開口部１４６ａは、分離構造物１４６が形成される部分に対応して形成される。一例として、チャンネル構造物（ＣＨ）及び上部分離領域１４８を覆うようにセル絶縁層１３２を更に形成した後、開口部１４６ａを形成するが、実施形態はこれに限定されるものではない。

【0123】

続いて、開口部１４６ａを通して露出したドープされた単結晶半導体層１１２の一部に第２導電型ドーパント（例えば、ｎ型ドーパント）をドーピングして、当該領域に第２導電型領域１１２ｂを形成する。第２導電型領域１１２ｂが形成されない第１ドープされた単結晶半導体層１１２ｐの他の一部は、残留して第１導電型領域１１２ａを構成する。これにより、第１導電型領域１１２ａ及び第２導電型領域１１２ｂを備えたドープされた単結晶半導体層１１２が形成される。

【0124】

この時、第２導電型ドーパントを一部領域にドーピングする工程としては、イオンインプラント工程が使用される。以下、開口部１４６ａによって露出した第１ドープされた単結晶半導体層１１２ｐの一部領域に局部的に第２導電型ドーパントをドーピングする。この時、第１ドープされた単結晶半導体層１１２ｐに含まれる第１導電型ドーパントよりも第２導電型ドーパントを多量にドーピングし、即ち過ドーピングして第２導電型領域１１２ｂを形成する。

【0125】

本実施形態において、分離構造物１４６を形成するための開口部１４６ａを利用することで連結部分（図４ｉの参照符号１１２ｊ、以下、同一）を構成する第２導電型領域１１２ｂを容易に形成することができる。また、連結部分１１２ｊ及びこれに連結される第２コンタクト部（図４ｉの参照符号１１８）を形成するための空間を別途に追加する必要がない。

【0126】

続いて、図４ｃに示したように、複数の犠牲絶縁層（図４ｂの参照符号１３０ｓ、以下、同一）を複数のゲート電極１３０に置換し、分離構造物１４６、第２配線部１８０、第２接合構造物１９２、第２絶縁層１９０などを更に形成して、予備セル領域１００ａを形成する。そして、予備セル領域１００ａを回路領域２００に接合する。

【0127】

更に具体的には、開口部（図４ｂの参照符号１４６ａ、以下、同一）を通したエッチング工程（例えば、湿式エッチング工程）により、犠牲絶縁層１３０ｓを選択的に除去する。そして、犠牲絶縁層１３０ｓが除去された部分にゲート電極１３０を構成する導電性物質を埋め込んでゲート電極１３０を形成する。これにより、犠牲絶縁層１３０ｓが位置した領域をゲート電極１３０に交換して、複数のゲート積層構造物（１２０ａ、１２０ｂ）を含むゲート積層構造物１２０を形成する。この時、ゲート電極１３０を構成する導電性物質を埋め込む工程の前に、第１ブロッキング層（図２の参照符号１５６ａ）を形成する工程を更に行う。

【0128】

続いて、開口部１４６ａ内に絶縁物質、半導体物質、金属物質などを満たして分離構造物１４６を形成する。そして、第２配線部１８０、第２接合構造物１９２、第２絶縁層１９０などを形成して予備セル領域１００ａを形成する。予備セル領域１００ａは、水平導電層（１１２、１１４）及び第１及び第２コンタクト部（１１６、１１８）の形成が完了する前のセル領域を意味する。

【0129】

続いて、回路領域２００上に予備セル領域１００ａを接合する。例えば、回路領域２００上に予備セル領域１００ａの上部面（図４ｃの下部面）を接合する。

【0130】

回路領域２００と予備セル領域１００ａとの接合工程では、回路領域２００の上に予備セル領域１００ａが上下反転した状態で接合される。回路領域２００と予備セル領域１００ａとは、第１接合構造物２４０と第２接合構造物１９２とが接合された金属接合、そして第１絶縁層２５０と第２絶縁層１９０とが接合された絶縁層接合を含むハイブリッド接合によって接合される。例えば、回路領域２００と予備セル領域１００ａとが互いに接触した状態でアニーリング工程を行ってハイブリッド接合を行う。

【0131】

続いて、図４ｄに示したように、半導体基板（図４ｃの参照符号１１０、以下、同一）及び第１エッチング停止層（図４ｃの参照符号１１０ａ、以下、同一）を除去する。半導体基板１１０及び第１エッチング停止層１１０ａを除去する工程としては、エッチング工程、化学機械的研磨工程、剥離工程などの様々な工程が適用される。

【0132】

例えば、半導体基板１１０は、化学機械的研磨工程を行った後に、半導体基板１１０をエッチングするエッチング物質を使用した湿式エッチング工程を行って除去する。半導体基板１１０のエッチング物質は、第１エッチング停止層１１０ａを構成する物質をエッチングすることが困難であるか、又は第１エッチング停止層１１０ａのエッチング速度が低い物質である。第１エッチング停止層１１０ａにより、半導体基板１１０を除去する工程でチャンネル構造物（ＣＨ）を保護することができる。

【0133】

例えば、第１エッチング停止層１１０ａは、第１エッチング停止層１１０ａをエッチングするエッチング物質を使用した湿式エッチング工程、乾式エッチング工程などを利用した様々な方法で除去される。

【0134】

続いて、図４ｅに示したように、半導体層（図４ｄの参照符号１１０ｓ、以下、同一）及び第２エッチング停止層（図４ｄの参照符号１１０ｂ、以下、同一）を除去してドープされた単結晶半導体層１１２を露出する。そして、チャンネル構造物（ＣＨ）の突出部分（ＣＨＰ）でゲート誘電層１５０を除去する。半導体層１１０ｓ及び第２エッチング停止層１１０ｂを除去する工程、ゲート誘電層１５０を除去する工程としては、エッチング工程などの様々な工程が適用される。

【0135】

例えば、半導体層１１０ｓは、半導体層１１０ｓをエッチングするエッチング物質を用いた湿式エッチング工程などを利用して除去される。半導体層１１０ｓのエッチング物質は、第２エッチング停止層１１０ｂを構成する物質をエッチングすることが困難であるか、又は第２エッチング停止層１１０ｂのエッチング速度が低い物質である。第２エッチング停止層１１０ｂによって半導体層１１０ｓを除去する工程でドープされた単結晶半導体層１１２を保護することができる。

【0136】

例えば、第２エッチング停止層１１０ｂは、第２エッチング停止層１１０ｂをエッチングするエッチング物質を用いた湿式エッチング工程、乾式エッチング工程などを利用した様々な方法で除去される。

【0137】

続いて、チャンネル構造物（ＣＨ）の突出部分（ＣＨＰ）に位置するゲート誘電層１５０を部分的に除去する。ゲート誘電層１５０を除去する工程は、ゲート誘電層１５０をエッチングするエッチング物質を用いた湿式エッチング工程によって行うことができる。ゲート誘電層１５０のエッチング物質は、チャンネル層１４０及びドープされた単結晶半導体層１１２をエッチングすることが困難であるか、又はチャンネル層１４０及びドープされた単結晶半導体層１１２のエッチング速度が低い物質である。一例として、ゲート誘電層１５０のエッチング物質はフッ素系物質であるが、実施形態はこれに限定されるものではない。

【0138】

ゲート誘電層１５０が除去されると、ドープされた単結晶半導体層１１２の側面とチャンネル構造物（ＣＨ）の突出部分（ＣＨＰ）とに設けられたチャンネル層１４０の側面の間に第１開口領域１１２ｄが形成される。これにより、ドープされた単結晶半導体層１１２の側面とチャンネル層１４０の側面とが互いに離隔される。

【0139】

続いて、図４ｆに示したように、チャンネル構造物（ＣＨ）の突出部分（ＣＨＰ）に位置するチャンネル層１４０部分をドーピングし、ドープされたチャンネル層１４０ａを形成する。ドーピング工程には知られた様々な工程が行われるが、実施形態はこれに限定されるものではない。

【0140】

例えば、チルト（ｔｉｌｔ）状態で行われるイオンインプラント工程によって、ドープされたチャンネル層１４０ａを形成する。即ち、半導体装置を傾けた状態で回転させながらイオンインプラント工程を行う。これにより、チャンネリング現象なしに突出部分（ＣＨＰ）に位置するチャンネル層１４０に安定的にドーパントをドーピングすることができる。或いは、プラズマドーピング工程によって、ドープされたチャンネル層１４０ａを形成することができる。プラズマドーピング工程によっても突出部分（ＣＨＰ）に位置するチャンネル層１４０に安定的にドーパントをドーピングすることができる。

【0141】

一例として、ドーピング工程で突出部分（ＣＨＰ）のチャンネル層１４０に第１導電型ドーパントをドーピングすることで、ドープされたチャンネル層１４０ａは第１導電型を有する。この時、ドープされた単結晶半導体層１１２の表面にも、第１導電型ドーパントがドーピングされる。一例として、水平部分（図４ｉの参照符号１１２ｈ、以下、同一）における第１導電型領域１１２ａに含まれる第１導電型ドーパントのドーピング濃度は内部よりも表面で更に高い。

【0142】

そして、連結部分１１２ｊに設けられた第２導電型領域１１２ｂの表面から、真性又は第１導電型を有する遷移領域１１２ｔが形成される。しかし、実施形態は、これに限定されるものではなく、遷移領域１１２ｔが形成されない場合もある。

【0143】

続いて、図４ｇに示したように、ドープされた単結晶半導体層１１２及びチャンネル構造物（ＣＨ）の突出部分（ＣＨＰ）、そしてこれらの間に露出するゲート積層構造物１２０の一面１２０ｐ上にドープされた多結晶半導体層１１４を形成する。そして、アニーリング工程を更に行う。

【0144】

ドープされた多結晶半導体層１１４を形成する工程は、蒸着などを利用して行われる。蒸着には、化学気相蒸着、原子層蒸着などが利用される。しかし、実施形態は、これに限定されるものではなく、様々な工程によってドープされた多結晶半導体層１１４を形成することができる。一例として、ドープされた多結晶半導体層１１４は第１導電型ドーパントを備えた第１ドープされた多結晶半導体層１１４ａで構成される。

【0145】

第１ドープされた多結晶半導体層１１４ａを形成する工程において、第１導電型ドーパントが第１ドープされた多結晶半導体層１１４ａに含まれるようにする。しかし、実施形態はこれに限定されるものではない。他の例として、アンドープされた多結晶半導体層を形成した後、アンドープ多結晶半導体層に第１導電型ドーパントをドーピングして第１ドープされた多結晶半導体層１１４ａを形成することもできる。

【0146】

アニーリング工程を行って、第１ドープされた多結晶半導体層１１４ａの特性を向上させてドープされたチャンネル層１４０ａにドーピングされたドーパントを活性化（ａｃｔｉｖａｔｉｏｎ）する。しかし、実施形態はこれに限定されるものではない。

【0147】

続いて、図４ｈに示したように、ドープされた多結晶半導体層１１４をパターニングして、第２コンタクト部（図４ｉの参照符号１１８、以下、同一）が連結される部分に第２開口領域１１４ｄを形成する。第２開口領域１１４ｄを形成する工程において、連結部分１１２ｊを構成する第２導電型領域１１２ｂの上に形成された遷移領域（図４ｇの参照符号１１２ｔ）を共に除去する。

【0148】

第２開口領域１１４ｄを形成する工程としては、様々な工程が適用される。例えば、フォトリソグラフィ工程及びエッチング工程が利用される。しかし、実施形態はこれに限定されるものではない。

【0149】

続いて、図４ｉに示したように、水平導電層（１１２、１１４）を覆うように絶縁部材１１０ｉを形成し、第１コンタクト部１１６及び第２コンタクト部１１８を形成する。

【0150】

絶縁部材１１０ｉは知られた様々な方法、例えば蒸着によって形成される。絶縁部材１１０ｉを貫通する第１貫通部及び第２貫通部を形成した後に、第１貫通部及び第２貫通部にそれぞれ導電性物質を埋め込んで第１コンタクト部１１６及び第２コンタクト部１１８を形成する。一例として、第１貫通部は第１ドープされた多結晶半導体層１１４ａを露出するように形成され、第２貫通部は連結部分１１２ｊ又は第２導電型領域１１２ｂを露出するように形成される。

【0151】

本実施形態において、ドープされた多結晶半導体層１１４が第１ドープされた多結晶半導体層１１４ａを含むため、第１コンタクト部１１６は第１ドープされた多結晶半導体層１１４ａに連結（一例として、接触）される。第２コンタクト部１１８は、連結部分１１２ｊ又は第２導電型領域１１２ｂに連結（一例として、接触）される。

【0152】

上述した製造方法は、ドープされた単結晶半導体層１１２がシリコン層を含むものを例示した。以下、図５を参照してドープされた単結晶半導体層１１２がシリコン－ゲルマニウム層を含む場合の半導体装置の製造方法を詳細に説明する。既に説明した部分と同一又は極めて類似する部分については詳細な説明を省略し、他の部分について詳細に説明する。

【0153】

図５は、変形例による半導体装置の製造方法で使用される第２基板及び第１ドープされた単結晶半導体層を示した部分断面図である。

【0154】

図５に示したように、半導体基板１１０上に第１ドープされた単結晶半導体層１１２ｐを形成する。例えば、半導体基板１１０上に第１エッチング停止層１１０ａ、半導体層１１０ｓ、そして第１ドープされた単結晶半導体層１１２ｐを形成する。ここで、半導体基板１１０、第１エッチング停止層１１０ａ、及び半導体層１１０ｓを第２基板と称する。

【0155】

半導体基板１１０は、半導体物質を含む半導体基板である。

【0156】

第１エッチング停止層１１０ａ、半導体層１１０ｓ、及び第１ドープされた単結晶半導体層１１２ｐは、エピタキシャル工程によって形成される単結晶半導体層又はエピタキシャル半導体層である。ここで、第１エッチング停止層１１０ａ、半導体層１１０ｓ、及び第１ドープされた単結晶半導体層１１２ｐは同じ物質を共通に含むが、第１エッチング停止層１１０ａ及び／又は第１ドープされた単結晶半導体層１１２ｐは半導体基板１１０及び半導体層１１０ｓとは異なる物質で構成される。

【0157】

例えば、第１エッチング停止層１１０ａ及び第１ドープされた単結晶半導体層１１２ｐはシリコン－ゲルマニウムを含み、半導体基板１１０及び半導体層１１０ｓはシリコンを含む。しかし、実施形態は、これに限定されるものではなく、第１エッチング停止層１１０ａ、半導体層１１０ｓ、そして第１ドープされた単結晶半導体層１１２ｐは他の物質を含むこともできる。

【0158】

第１ドープされた単結晶半導体層１１２ｐは、第１導電型ドーパント（例えば、ｐ型ドーパント）を含む。第１ドープされた単結晶半導体層１１２ｐを形成する工程において、第１導電型ドーパントが第１ドープされた単結晶半導体層１１２ｐに含まれるようにする。しかし、実施形態はこれに限定されるものではない。他の例として、アンドープされた単結晶半導体層を形成した後、アンドープ単結晶半導体層に第１導電型ドーパントをドーピングし、第１ドープされた単結晶半導体層１１２ｐを形成することもできる。

【0159】

上述のように、第１ドープされた単結晶半導体層１１２ｐがシリコン－ゲルマニウムを含む場合には、第２エッチング停止層（図４ａの参照符号１１０ｂ）を設けずに、半導体層１１０ｓの上に第１ドープされた単結晶半導体層１１２ｐが位置（一例として、接触）する。これは第１ドープされた単結晶半導体層１１２ｐは、シリコン－ゲルマニウムを含み、一種のエッチング停止層として利用することができるためである。これにより、第２エッチング停止層１１０ｂを形成する必要がないため、工程を単純化することができる。

【0160】

このような第２基板及び第１ドープされた単結晶半導体層１１２ｐを使用する場合には、半導体層１１０ｓを除去する工程で、第１ドープされた単結晶半導体層１１２ｐをエッチング停止層として、エッチングを停止することができる。

【0161】

本実施形態によると、優れた性能及び信頼性を有する半導体装置１０を簡単且つ安定した工程で形成することができる。

【0162】

以下、図６、図７、図８ａ～図８ｅ、そして図９を参照して、上述した実施形態と他の実施形態による半導体装置及びその製造方法を更に詳細に説明する。既に説明した部分と同一又は極めて類似する部分については、詳細な説明を省略し、他の部分についてのみ詳細に説明する。

【0163】

図６は、他の実施形態による半導体装置を概略的に示した断面図であり、図７は、図６に含まれる半導体装置のセルアレイ領域を示した部分平面図である。図６には、図２に対応する部分を示し、図７は、ドープされた多結晶半導体層１１４が位置する面を基準に示し、第１コンタクト部１１６及び第２コンタクト部１１８の位置を示した。

【0164】

図６及び図７を参照すると、本実施形態による半導体装置では、ドープされた多結晶半導体層１１４が第２導電型（一例として、ｎ型）を有する第２ドープされた多結晶半導体層１１４ｂで構成される。

【0165】

この時、チャンネル構造物（ＣＨ）の突出部分に設けられたドープされたチャンネル層１４０ｂは、第２ドープされた多結晶半導体層１１４ｂと同じ第２導電型（一例として、ｎ型）を有する。ドープされた単結晶半導体層１１２では、連結部分１１２ｊが第２導電型領域１１２ｂで構成され、水平部分１１２ｈが第１導電型領域１１２ａ及び第２導電型領域１１２ｂを含む。即ち、ドープされた単結晶半導体層１１２の連結部分１１２ｊでは、厚さ方向で全体的に第２導電型領域１１２ｂが位置する。ドープされた単結晶半導体層１１２の水平部分１１２ｈは、ゲート積層構造物１２０の一面に隣接（一例として、接触）する部分に位置する第１導電型領域１１２ａと、第１導電型領域１１２ａの表面に形成される第２導電型領域１１２ｂとを含む。これにより、第２ドープされた多結晶半導体層１１４ｂは連結部分１１２ｊ及び水平部分１１２ｈで第２導電型領域１１２ｂに隣接（一例として、接触）して位置する。

【0166】

一実施形態において、水平部分１１２ｈに設けられた第１導電型領域１１２ａは、第１導電型ドーパントを備えた領域であり、一例として第２導電型ドーパントを備えない領域である。しかし、実施形態はこれに限定されるものではない。第１導電型領域１１２ａは、第１導電型ドーパント及び第２導電型ドーパントの両方を備え、第２導電型ドーパントよりも第１導電型ドーパントが多く含まれ得る。一例として、水平部分１１２ｈの第１導電型領域１１２ａに設けられた第２導電型ドーパントは、水平部分１１２ｈの第２導電型領域１１２ｂから拡散されたものである。

【0167】

一実施形態において、連結部分１１２ｊ及び水平部分１１２ｈに設けられた第２導電型領域１１２ｂは、第１導電型ドーパント及び第２導電型ドーパントの両方を備え、第１導電型ドーパントよりも第２導電型ドーパントの含有量、ドーピング濃度などが高い。即ち、連結部分１１２ｊ及び水平部分１１２ｈに設けられた第２導電型領域１１２ｂは、第１導電型ドーパントを含む第２導電型ドーパントが第１導電型ドーパントよりも多く含まれるように過ドーピングされて第２導電型を有する。

【0168】

この時、連結部分１１２ｊにおいて、第２導電型領域１１２ｂに含まれる第２導電型ドーパントのドーピング濃度が内部よりも表面で更に高い。そして、水平部分１１２ｈの表面に位置する第２導電型領域１１２ｂのドーピング濃度よりも連結部分１１２ｊの表面に位置する第２導電型領域１１２ｂのドーピング濃度が更に高い。水平部分１１２ｈの表面に位置する第２導電型領域１１２ｂは、ドープされたチャンネル層１４０ｂを形成する工程におけるドーピング工程によって形成された領域である。連結部分１１２ｊに含まれる第２導電型領域１１２ｂの内部は、連結部分１１２ｊを形成するためのドーピング工程によって形成された領域である。連結部分１１２ｊに含まれる第２導電型領域１１２ｂの表面は、連結部分１１２ｊを形成するためのドーピング工程と、ドープされたチャンネル層１４０ｂを形成する工程におけるドーピング工程とが一緒に行われて形成された領域である。これにより、第２導電型領域１１２ｂは上述したドーピングプロファイルを有する。

【0169】

一実施形態において、同じ第２導電型ドーパントを有する第２ドープされた多結晶半導体層１１４ｂ、ドープされたチャンネル層１４０ｂ、及び第２導電型領域１１２ｂのうちの少なくとも二つが第２導電型ドーパントとして同じ物質又は元素を有する。例えば、第２ドープされた多結晶半導体層１１４ｂ、ドープされたチャンネル層１４０ｂ、及び第２導電型領域１１２ｂのうちの少なくとも二つの第２導電型ドーパントは互いに同じ物質又は元素である。

【0170】

他の実施形態において、第２ドープされた多結晶半導体層１１４ｂ、ドープされたチャンネル層１４０ｂ、及び第２導電型領域１１２ｂのうちの少なくとも二つは第２導電型ドーパントとして他の物質又は元素を有する。或いは、水平部分１１２ｐに含まれる第２導電型ドーパントとは異なる物質又は元素を有する第２導電型ドーパントが連結部分１１２ｊに含まれる。これは、第２ドープされた多結晶半導体層１１４ｂを形成するために用いた第２導電型ドーパント、ドープされたチャンネル層１４０ｂ、及び／又は水平部分１１２ｈの表面に位置する第２導電型領域１１２ｂを形成するために用いた第２導電型ドーパント、連結部分１１２ｊを形成するために用いた第２導電型ドーパントのうちの少なくとも二つが互いに異なる場合があるからである。

【0171】

平面で見る時、ドープされた単結晶半導体層１１２は、チャンネル構造物（ＣＨ）が内部に位置する第１開口領域１１２ｄを除いた部分に全体的に形成される。この時、連結領域１１２ｊに設けられた第２導電型領域１１２ｂと、水平部分１１２ｈに設けられた第１導電型領域１１２ａとが接合されてｐｎ接合が形成される。このようなｐｎ接合は、第１方向（図面のＹ軸方向）に延びる分離構造物１４６の両側周縁に隣接して、第１方向に沿って延びる。これと共に、水平部分１１２ｈを構成する第１導電型領域１１２ａと第２導電型領域１１２ｂとが接合されて、ｐｎ接合を構成する。

【0172】

第２ドープされた多結晶半導体層１１４ｂは、少なくとも第１開口領域１１２ｄ内に位置し、ゲート積層構造物１２０の一面１２０ｐ上で互いに離隔するチャンネル構造物（ＣＨ）（例えば、突出部分（ＣＨＰ）のドープされたチャンネル層１４０ｂ）の側面と、ドープされた単結晶半導体層１１２の側面とを水平方向に連結する連結部分１１４２を含む。更に具体的に、連結部分１１４２は、突出部分（ＣＨＰ）からゲート誘電層１５０が除去されて形成された第１開口領域１１２ｄ内を満たし、ゲート積層構造物１２０の一面１２０ｐ上に位置（一例として、接触）する。一例として、連結部分１１４２は、第１開口領域１１２ｄ内でドープされたチャンネル層１４０ａの側面及びドープされた単結晶半導体層１１２の側面に接触する。

【0173】

そして、第２ドープされた多結晶半導体層１１４ｂは、チャンネル構造物（ＣＨ）の突出部分（ＣＨＰ）を覆うように突出部分（ＣＨＰ）の側面及び底面（図６の上部面）上に位置（一例として、接触）し、絶縁部材１１０ｉの外部面（図６の上部面）に向かって突出する突出部分１１４４と、ドープされた単結晶半導体層１１２上に位置（一例として、接触）する水平部分１１４６とを更に含む。

【0174】

そして、第２ドープされた多結晶半導体層１１４ｂが連結部分１１２ｊ上に位置し、スリット部１１４ｅによって水平部分１１２ｈ側に位置する連結部分１１４２、突出部分１１４４、及び水平部分１１４６から離隔して位置するコンタクト部分１１４８を更に含む。コンタクト部分１１４８は、ドープされた単結晶半導体層１１２の連結部分１１２ｊと共に、第２コンタクト部１１８に連結（一例として、接触）される部分である。

【0175】

スリット部１１４ｅは、第２ドープされた多結晶半導体層１１４ｂが除去された部分であり、コンタクト部分１１４８を第２ドープされた多結晶半導体層１１４ｂの他の部分から分離する部分である。一例として、スリット部１１４ｅによって、ドープされた単結晶半導体層１１２の水平部分１１２ｈの表面に設けられた第２導電型領域１１２ｂが一緒に除去される。

【0176】

スリット部１１４ｅにより、リード動作などで空乏領域及び連結部分１１２ｊの第２導電型領域１１２ｂを通して安定的に電流が流れるようにすることができる。一例として、スリット部１１４ｅは、第１方向（図面のＹ軸方向）に沿って長く連結される形状を有するが、実施形態はこれに限定されるものではない。或いは、第２ドープされた多結晶半導体層１１４ｂは、コンタクト部分１１４８を設けず、図３に示したように、第２ドープされた多結晶半導体層１１４ｂに第２開口領域１１４ｄを備えることも可能である。その他の様々な変形が可能である。

【0177】

この時、第２ドープされた多結晶半導体層１１４ｂは、第２導電型領域１１２ｂ、又は連結部分１１２ｊ及び水平部分１１２ｈ、そしてドープされたチャンネル層１４０ｂに連結（一例として、接触）され、第１導電型領域１１２ａから離隔して位置する。

【0178】

一実施形態において、第２ドープされた多結晶半導体層１１４ｂ及び水平部分１１２ｈの表面に位置する第２導電型領域１１２ｂには、第１コンタクト部１１６と水平部分１１２ｈに設けられた第１導電型領域１１２ａとの電気的な接続のための第３開口領域１１４ｆが設けられる。第３開口領域１１４ｆは、第２ドープされた多結晶半導体層１１４ｂ及びこれに隣接する第２導電型領域１１２ｂが除去された部分である。例えば、第３開口領域１１４ｆは互いに隣接する二つの第２開口領域１１４ｄ又は二つの分離構造物１４６の間で第２方向（図面のＸ軸方向）に延びる。第３開口領域１１４ｆは、第１方向（図面のＹ軸方向）に一定間隔をおいて複数位置する。

【0179】

図７では、一例として、一つの第３開口領域１１４ｆに複数の第１コンタクト部１１６が位置するものを例示した。これにより、第３開口領域１１４ｆを形成するパターニング工程を容易に行うことができる。しかし、実施形態はこれに限定されるものではない。従って、第３開口領域１１４ｆは、それぞれの第１コンタクト部１１６に対応するように備えられ、その他の様々な変形が可能である。そして、図７では、第２ドープされた多結晶半導体層１１４ｂはスリット部１１４ｅ及び第３開口領域１１４ｆを除いた部分に全体的に形成される。これにより、互いに隣接する二つの分離構造物１４６及び互いに隣接する二つの第３開口領域１１４ｆの間に第２ドープされた多結晶半導体層１１４ｂが全体的に形成された単一部分で構成される。しかし、実施形態はこれに限定されるものではない。第２ドープされた多結晶半導体層１１４ｂ又はドープされた多結晶半導体層１１４は互いに隣接する二つの分離構造物１４６及び互いに隣接する二つの第３開口領域１１４ｆの間で互いに離隔する複数部分を含むこともできる。これについては、後ほど図９を参照して詳細に説明する。

【0180】

一例として、第１コンタクト部１１６は、第２ドープされた多結晶半導体層１１４ｂ及びドープされた単結晶半導体層１１２の水平部分１１２ｈに設けられた第２導電型領域１１２ｂを貫通するが、これらから離隔される。第１コンタクト部１１６は、ドープされた単結晶半導体層１１２の水平部分１１２ｈに設けられた第１導電型領域１１２ａに連結（一例として、直接連結）される。第２コンタクト部１１８は、第２ドープされた多結晶半導体層１１４ｂ及び／又はドープされた単結晶半導体層１１２の連結部分１１２ｊに設けられた第２導電型領域１１２ｂに連結（一例として、直接連結）される。

【0181】

図７では、第１コンタクト部１１６が、第２方向（図面のＸ軸方向）に長軸を有し、第１方向（図面のＹ軸方向）に短軸を有する楕円形の形状を有し、第２コンタクト部１１８が、第１方向に長軸を有し、第２方向に短軸を有する楕円形の形状を有するものを例示した。これにより、パターニング工程を容易に行うことができ、第１コンタクト部１１６と第１導電型領域１１２ａとの連結面積、及び／又は第２コンタクト部１１８と第２導電型領域１１２ｂとの連結面積を十分に確保することができる。しかし、実施形態はこれに限定されるものではなく、第１コンタクト部１１６及び／又は第２コンタクト部１１８は様々な形状を有することができる。例えば、第１コンタクト部１１６及び／又は第２コンタクト部１１８の長軸方向などが変わる。或いは、第１コンタクト部１１６及び／又は第２コンタクト部１１８は、円形、多角形、直線形状、不規則な形状などの様々な形状を有することができる。

【0182】

本実施形態によると、水平導電層（１１２、１１４）がドープされた単結晶半導体層１１２を含み、漏洩電流を減らすことができ、半導体装置の性能及び信頼性を向上させることができる。この時、バルク消去動作を適用することができ、ゲート電極１３０の数又はメモリセルの数とは関係なく、安定した消去動作を行うことができる。

【0183】

上述した半導体装置を製造する製造方法の一例を、図６及び図７と共に図８ａ～図８ｅを参照して詳細に説明する。既に説明した部分については詳細な説明を省略し、説明されない部分を詳細に説明する。

【0184】

図８ａ～図８ｅは、他の実施形態による半導体装置の製造方法を示した部分断面図である。図８ａ～図８ｅは、セルアレイ領域の一部を示した。以下、半導体装置の製造方法は、セル領域に形成された水平導電層（１１２、１１４）、ゲート積層構造物１２０、チャンネル構造物（ＣＨ）、分離構造物１４６などを中心に説明する。

【0185】

図８ａに示したように、予備セル領域１００ａを形成して回路領域２００に接合し、第２基板を除去し、チャンネル構造物（ＣＨ）の突出部分（ＣＨＰ）でゲート誘電層１５０を除去する。予備セル領域１００ａを形成する工程、回路領域２００に接合する工程、第２基板を除去する工程、及びゲート誘電層１５０を除去する工程については、図４ａ～図４ｅ、図５、及びこれを参照した説明がそのまま適用される。この時、第２基板には、図４ａに示した第２基板が使用され、図５に示したように、第２エッチング停止層（図４ａの参照符号１１０ｂ）を設けない第２基板を使用することもできる。

【0186】

続いて、図８ｂに示したように、チャンネル構造物（ＣＨ）の突出部分（ＣＨＰ）に位置するチャンネル層１４０部分をドーピングし、ドープされたチャンネル層１４０ｂを形成する。ドーピング工程には知られた様々な工程が行われるが、実施形態はこれに限定されるものではない。

【0187】

例えば、チルト状態で行われるイオンインプラント工程、又はプラズマドーピング工程によって、ドープされたチャンネル層１４０ｂを形成する。

【0188】

一例として、ドーピング工程で、突出部分（ＣＨＰ）のチャンネル層１４０に第２導電型ドーパントをドーピングすることで、ドープされたチャンネル層１４０ｂは第２導電型を有する。この時、ドープされた単結晶半導体層１１２の表面にも第２導電型ドーパントがドーピングされる。一例として、連結部分（図６の参照符号１１２ｊ、以下、同一）で第２導電型領域１１２ｂに含まれる第２導電型ドーパントのドーピング濃度は内部よりも表面で更に高い。そして、水平部分１１２ｈで第１導電型領域１１２ａの表面に第２導電型領域１１２ｂが形成される。水平部分１１２ｈの表面に位置する第２導電型領域１１２ｂのドーピング濃度よりも連結部分１１２ｊの表面に位置する第２導電型領域１１２ｂのドーピング濃度は更に高い。

【0189】

続いて、図８ｃに示したように、ドープされた単結晶半導体層１１２及びチャンネル構造物（ＣＨ）の突出部分（ＣＨＰ）、そしてこれらの間に露出するゲート積層構造物１２０の一面１２０ｐ上にドープされた多結晶半導体層１１４を形成する。そして、アニーリング工程を更に行う。

【0190】

ドープされた多結晶半導体層１１４を形成する工程は、蒸着などを利用して行われる。蒸着には、化学気相蒸着、原子層蒸着などが利用される。しかし、実施形態は、これに限定されるものではなく、様々な工程によってドープされた多結晶半導体層１１４を形成することができる。一例として、ドープされた多結晶半導体層１１４は第２導電型ドーパントを設けた第２ドープされた多結晶半導体層１１４ｂで構成される。

【0191】

第２ドープされた多結晶半導体層１１４ｂを形成する工程において、第２導電型ドーパントが第２ドープされた多結晶半導体層１１４ｂに含まれるようにする。しかし、実施形態はこれに限定されるものではない。他の例として、アンドープされた多結晶半導体層を形成した後、アンドープ多結晶半導体層に第２導電型ドーパントをドーピングして、第２ドープされた多結晶半導体層１１４ｂを形成することもできる。

【0192】

アニーリング工程を行って、第２ドープされた多結晶半導体層１１４ｂの特性を向上させ、ドープされたチャンネル層１４０ｂにドーピングされたドーパントを活性化する。しかし、実施形態はこれに限定されるものではない。

【0193】

続いて、図８ｄに示したように、ドープされた多結晶半導体層１１４及び／又は水平部分１１２ｈに設けられた第２導電型領域１１２ｂをパターニングし、スリット部１１４ｅ及び第３開口領域１１４ｆを形成する。スリット部１１４ｅ及び第３開口領域１１４ｆを形成する工程には、様々な工程が適用される。例えば、フォトリソグラフィ工程及びエッチング工程が利用される。しかし、実施形態はこれに限定されるものではない。

【0194】

続いて、図８ｅに示したように、水平導電層（１１２、１１４）を覆うように絶縁部材１１０ｉを形成し、第１コンタクト部（図７の参照符号１１６）及び第２コンタクト部１１８を形成する。

【0195】

絶縁部材１１０ｉは、知られた様々な方法、例えば蒸着によって形成される。絶縁部材１１０ｉを貫通する第１貫通部及び第２貫通部を形成した後、第１貫通部及び第２貫通部にそれぞれ導電性物質を埋め込み、第１コンタクト部１１６及び第２コンタクト部１１８を形成する。一例として、第１貫通部は水平部分１１２ｈに設けられた第１導電型領域１１２ａを露出するように形成され、第２貫通部は連結部分１１２ｊに設けられた第２導電型領域１１２ｂを露出するように形成される。これにより、第１コンタクト部１１６は水平部分１１２ｈに設けられた第１導電型領域１１２ａに連結（一例として、接触）され、第２コンタクト部１１８は連結部分１１２ｊに設けられた第２導電型領域１１２ｂに連結（一例として、接触）される。

【0196】

本実施形態によると、優れた性能及び信頼性を有する半導体装置を容易且つ安定した工程で形成することができる。

【0197】

図９は、他の実施形態による半導体装置を概略的に示した断面図である。

【0198】

図９を参照すると、本実施形態では、ドープされた多結晶半導体層１１４の水平部分１１４６の一部が除去された分離部１１４６ａを形成する。分離部１１４６ａは、ドープされた多結晶半導体層１１４及び／又は水平部分１１２ｈに設けられた第２導電型領域１１２ｂが隣接する二つの分離構造物１４６の間で互いに離隔する複数のパターンを有するようにする。分離部１１４６ａは、第２開口領域（図３の参照符号１１４ｄ）、スリット部（図７の参照符号１１４ｅ）、第３開口領域（図７の参照符号１１４ｆ）をパターニングする工程で形成される。これにより、パターニング工程で使用されるマスクの安定性を向上させることができる。

【0199】

一例として、ドープされた多結晶半導体層１１４が第２ドープされた多結晶半導体層１１４ｂで構成された場合、隣接する二つの分離構造物１４６及び隣接する二つの第３開口領域（図７の参照符号１１４ｆ）との間で第２ドープされた多結晶半導体層１１４ｂが互いに離隔される複数のパターンを有する。分離部１１４６ａは第１方向（図面のＹ軸方向）又は第２方向（図面のＸ軸方向）に延びるが、実施形態はこれに限定されるものではない。

【0200】

図９では、図６に示した実施形態に分離部１１４６ａが設けられる例を示したが、図２に示した実施形態に分離部１１４６ａが設けられてもよい。即ち、ドープされた多結晶半導体層１１４が第１ドープされた多結晶半導体層１１４ａで構成された場合、隣接する二つの分離構造物１４６又は隣接する二つの第２開口領域（図３の参照符号１１４ｄ）の間で第１ドープされた多結晶半導体層１１４ａは互いに離隔される複数のパターンを有する。分離部１１４６ａは第１方向（図面のＹ軸方向）又は第２方向（図面のＸ軸方向）に延びるが、実施形態はこれに限定されるものではない。

【0201】

上述したような半導体装置を含む電子システムの一例を詳細に説明する。

【0202】

図１０は、一実施形態による半導体装置を含む電子システムを概略的に示した図である。

【0203】

図１０を参照すると、本実施形態による電子システム１０００は、半導体装置１１００、及び半導体装置１１００に電気的に接続されるコントローラー１２００を含む。電子システム１０００は、一つ又は複数の半導体装置１１００を含むストレージ装置（ｓｔｏｒａｇｅ ｄｅｖｉｃｅ）、又はストレージ装置を含む電子装置（ｅｌｅｃｔｒｏｎｉｃ ｄｅｖｉｃｅ）である。例えば、電子システム１０００は、一つ又は複数の半導体装置１１００を含むＳＳＤ装置（ｓｏｌｉｄ ｓｔａｔｅ ｄｒｉｖｅ ｄｅｖｉｃｅ）、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）、コンピューティングシステム、医療装置、又は通信装置である。

【0204】

半導体装置１１００は、非揮発性メモリ装置であり、例えば図１～図３、図４ａ～図４ｉ、図５～図７、図８ａ～図８ｅ、そして図９を参照して説明したＮＡＮＤフラッシュメモリ装置である。半導体装置１１００は、第１構造物１１００Ｆ、及び第１構造物１１００Ｆ上の第２構造物１１００ｓを含む。一実施形態において、第１構造物１１００Ｆは、第２構造物１１００ｓの隣に配置される。第１構造物１１００Ｆは、デコーダ回路１１１０、ページバッファー１１２０、及びロジック回路１１３０を含む周辺回路構造物である。第２構造物１１００ｓは、ビットラインＢＬ、共通ソースラインＣＳＬ、ワードラインＷＬ、第１及び第２ゲート上部ライン（ＵＬ１、ＵＬ２）、第１及び第２ゲート下部ライン（ＬＬ１、ＬＬ２）、及びビットラインＢＬと共通ソースラインＣＳＬとの間のメモリセルストリングＣＳＴＲを含むメモリセル構造物である。

【0205】

第２構造物１１００ｓにおいて、それぞれのメモリセルストリングＣＳＴＲは、共通ソースラインＣＳＬに隣接する下部トランジスタ（ＬＴ１、ＬＴ２）、ビットラインＢＬに隣接する上部トランジスタ（ＵＴ１、ＵＴ２）、及び下部トランジスタ（ＬＴ１、ＬＴ２）と上部トランジスタ（ＵＴ１、ＵＴ２）との間に配置される複数のメモリセルトランジスタＭＣＴを含む。下部トランジスタ（ＬＴ１、ＬＴ２）の数及び上部トランジスタ（ＵＴ１、ＵＴ２）の数は実施形態により様々に変形され得る。

【0206】

一実施形態において、下部トランジスタ（ＬＴ１、ＬＴ２）は接地選択トランジスタを含み、上部トランジスタ（ＵＴ１、ＵＴ２）はストリング選択トランジスタを含む。第１及び第２ゲート下部ライン（ＬＬ１、ＬＬ２）は、それぞれ下部トランジスタ（ＬＴ１、ＬＴ２）のゲート電極である。ワードラインＷＬはメモリセルトランジスタＭＣＴのゲート電極であり、ゲート上部ライン（ＵＬ１、ＵＬ２）はそれぞれ上部トランジスタ（ＵＴ１、ＵＴ２）のゲート電極である。

【0207】

共通ソースラインＣＳＬ、第１及び第２ゲート下部ライン（ＬＬ１、ＬＬ２）、ワードラインＷＬ、及び第１及び第２ゲート上部ライン（ＵＬ１、ＵＬ２）は、第１構造物１１００Ｆ内から第２構造物１１００ｓまで延びる第１接続配線１１１５を通じてデコーダ回路１１１０に電気的に接続される。ビットラインＢＬは、第１構造物１１００Ｆ内から第２構造物１１００ｓまで延びる第２接続配線１１２５を通じてページバッファー１１２０に電気的に接続される。

【0208】

第１構造物１１００Ｆにおいて、デコーダ回路１１１０及びページバッファー１１２０は、複数のメモリセルトランジスタＭＣＴから選択される少なくとも一つのメモリセルトランジスタに対して制御動作を実行する。デコーダ回路１１１０及びページバッファー１１２０は、ロジック回路１１３０によって制御される。半導体装置１１００は、ロジック回路１１３０に電気的に接続される入出力パッド１１０１を通じてコントローラー１２００と通信する。入出力パッド１１０１は、第１構造物１１００Ｆ内から第２構造物１１００ｓまで延びる入出力接続配線１１３５を通じてロジック回路１１３０に電気的に接続される。

【0209】

コントローラー１２００は、プロセッサー１２１０、ＮＡＮＤコントローラー１２２０、及びホストインターフェース１２３０を含む。実施形態により、電子システム１０００は、複数の半導体装置１１００を含み、この場合、コントローラー１２００は、複数の半導体装置１１００を制御する。

【0210】

プロセッサー１２１０は、コントローラー１２００を含む電子システム１０００全般の動作を制御する。プロセッサー１２１０は、所定のファームウェアに従って動作し、ＮＡＮＤコントローラー１２２０を制御して半導体装置１１００にアクセスする。ＮＡＮＤコントローラー１２２０は、半導体装置１１００との通信を処理するＮＡＮＤインターフェース１２２１を含む。ＮＡＮＤインターフェース１２２１を通じて、半導体装置１１００を制御するための制御命令、半導体装置１１００のメモリセルトランジスタＭＣＴに記録しようとするデータ、半導体装置１１００のメモリセルトランジスタＭＣＴから読み込もうとするデータなどを送信する。ホストインターフェース１２３０は、電子システム１０００と外部ホストとの間の通信機能を提供する。ホストインターフェース１２３０を通じて外部ホストから制御命令を受信すると、プロセッサー１２１０は、制御命令に応答して半導体装置１１００を制御する。

【0211】

図１１は、一実施形態による半導体装置を含む電子システムを概略的に示す斜視図である。

【0212】

図１１を参照すると、本実施形態による電子システム２０００は、メイン基板２００１、メイン基板２００１に実装されるコントローラー２００２、一つ以上の半導体パッケージ２００３、及びＤＲＡＭ２００４を含む。半導体パッケージ２００３及びＤＲＡＭ２００４は、メイン基板２００１に形成された配線パターン２００５によってコントローラー２００２と互いに連結される。

【0213】

メイン基板２００１は、外部ホストに結合される複数のピンを含むコネクタ２００６を含む。コネクタ２００６における複数のピンの数及び配置は、電子システム２０００と外部ホストとの間の通信インターフェースにより変わる。一実施形態で、電子システム２０００は、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）、ＰＣＩ－Ｅｘｐｒｅｓｓ（Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｃｏｎｎｅｃｔ Ｅｘｐｒｅｓｓ）、ＳＡＴＡ（Ｓｅｒｉａｌ Ａｄｖａｎｃｅｄ Ｔｅｃｈｎｏｌｏｇｙ Ａｔｔａｃｈｍｅｎｔ）、ＵＦＳ（Ｕｎｉｖｅｒｓａｌ Ｆｌａｓｈ Ｓｔｏｒａｇｅ）用Ｍ－Ｐｈｙなどのインターフェースのいずれか一つにより外部ホストと通信する。一実施形態において、電子システム２０００は、コネクタ２００６を通じて外部ホストから供給を受ける電源によって動作する。電子システム２０００は、外部ホストから供給を受ける電源をコントローラー２００２及び半導体パッケージ２００３に分配するＰＭＩＣ（Ｐｏｗｅｒ Ｍａｎａｇｅｍｅｎｔ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）を更に含むこともできる。

【0214】

コントローラー２００２は、半導体パッケージ２００３にデータを記録するか又は半導体パッケージ２００３からデータを読み込み、電子システム２０００の動作速度を改善する。

【0215】

ＤＲＡＭ２００４は、データ保存空間の半導体パッケージ２００３と外部ホストとの速度差を緩和するためのバッファーメモリである。電子システム２０００に含まれるＤＲＡＭ２００４は、一種のキャッシュメモリとして動作し、半導体パッケージ２００３に対する制御動作において、臨時にデータを保存するための空間を提供する。電子システム２０００にＤＲＡＭ２００４が含まれる場合、コントローラー２００２は、半導体パッケージ２００３を制御するためのＮＡＮＤコントローラーの他に、ＤＲＡＭ２００４を制御するためのＤＲＡＭコントローラーを更に含む。

【0216】

半導体パッケージ２００３は、互いに離隔された第１及び第２半導体パッケージ（２００３ａ、２００３ｂ）を含む。第１及び第２半導体パッケージ（２００３ａ、２００３ｂ）は、それぞれ複数の半導体チップ２２００を含む半導体パッケージである。第１及び第２半導体パッケージ（２００３ａ、２００３ｂ）のそれぞれは、パッケージ基板２１００、パッケージ基板２１００上の半導体チップ２２００、半導体チップ２２００のそれぞれの下部面に配置される接着層２３００、半導体チップ２２００とパッケージ基板２１００とを電気的に接続する連結構造物２４００、及びパッケージ基板２１００上で半導体チップ２２００及び連結構造物２４００を覆うモールディング層２５００を含む。

【0217】

パッケージ基板２１００は、パッケージ上部パッド２１３０を含むプリント回路基板である。それぞれの半導体チップ２２００は、入出力パッド２２１０を含む。入出力パッド２２１０は、図１０の入出力パッド１１０１に該当する。半導体チップ２２００のそれぞれは、ゲート積層構造物４２１０及びチャンネル構造物４２２０を含む。半導体チップ２２００は、それぞれ図１～図３、図４ａ～図４ｉ、図５～図７、図８ａ～図８ｅ、図９を参照して説明した半導体装置を含む。

【0218】

一実施形態において、連結構造物２４００は、入出力パッド２２１０とパッケージ上部パッド２１３０とを電気的に接続するボンディングワイヤーである。従って、それぞれの第１及び第２半導体パッケージ（２００３ａ、２００３ｂ）において、半導体チップ２２００は、ボンディングワイヤー方式で互いに電気的に接続され、パッケージ基板２１００のパッケージ上部パッド２１３０に電気的に接続される。実施形態により、それぞれの第１及び第２半導体パッケージ（２００３ａ、２００３ｂ）において、半導体チップ２２００は、ボンディングワイヤー方式の連結構造物２４００の代わりに、貫通電極（Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ、ＴＳＶ）を含む連結構造物によって電気的に接続され得る。

【0219】

一実施形態で、コントローラー２００２及び半導体チップ２２００は、一つのパッケージに含まれる。例えば、メイン基板２００１とは別のインタポ－ザ基板にコントローラー２００２及び半導体チップ２２００が実装され、インタポ－ザ基板に形成される配線により、コントローラー２００２と半導体チップ２２００とが互いに接続される。

【0220】

図１２は、一実施形態による半導体パッケージを概略的に示す断面図である。図１２は、図１１の半導体パッケージ２００３の一実施形態を説明し、図１１の半導体パッケージ２００３を切断線Ｉ－Ｉ’に沿って切断した領域を概念的に示す。

【0221】

図１２を参照すると、半導体パッケージ２００３において、パッケージ基板２１００は、プリント回路基板である。パッケージ基板２１００は、パッケージ基板ボディー部２１２０、パッケージ基板ボディー部２１２０の上面に配置されるパッケージ上部パッド２１３０、パッケージ基板ボディー部２１２０の下面に配置されるか又は下面を通して露出する下部パッド２１２５、及びパッケージ基板ボディー部２１２０内部で上部パッド２１３０と下部パッド２１２５とを電気的に接続する内部配線２１３５を含む。上部パッド２１３０は、連結構造物２４００に電気的に接続される。下部パッド２１２５は、導電性連結部２８００を通じて、図１１のように電子システム２０００のメイン基板２００１の配線パターン２００５に連結される。

【0222】

半導体パッケージ２００３において、半導体チップ２２００のそれぞれは、半導体基板４０１０、半導体基板４０１０上の第１構造物４１００、及び第１構造物４１００上で、ウェハーボンディング方式で第１構造物４１００に接合された第２構造物４２００を含む。

【0223】

第１構造物４１００は、周辺配線４１１０及び第１接合構造物４１５０を含む周辺回路領域を含む。第２構造物４２００は、共通ソースライン４２０５、共通ソースライン４２０５と第１構造物４１００との間のゲート積層構造物４２１０、ゲート積層構造物４２１０を貫通するチャンネル構造物４２２０及び分離構造物４２３０、並びにチャンネル構造物４２２０及びゲート積層構造物４２１０のワードライン（図１０の参照符号ＷＬ、以下、同一）にそれぞれ電気的に接続される第２接合構造物４２５０を含む。例えば、第２接合構造物４２５０は、チャンネル構造物４２２０に電気的に接続されるビットライン４２４０及びワードラインＷＬに電気的に接続されるゲート接続配線を通して、それぞれチャンネル構造物４２２０及びワードラインＷＬに電気的に接続される。第１構造物４１００の第１接合構造物４１５０と第２構造物４２００の第２接合構造物４２５０とは、互いに接触して接合される。第１接合構造物４１５０と第２接合構造物４２５０との接合される部分は、例えば銅（Ｃｕ）で形成される。

【0224】

一実施形態において、第２構造物４２００がドープされた単結晶半導体層１１２を含む水平導電層（１１２、１１４）を含むことで、半導体装置の性能及び信頼性を向上させることができる。この時、バルク消去動作を適用することができ、ゲート電極１３０の数又はメモリセルの数とは関係なく、安定した消去動作を行うことができる。

【0225】

半導体チップ２２００のそれぞれは、入出力パッド２２１０及び入出力パッド２２１０下部の入出力接続配線４２６５を更に含む。入出力接続配線４２６５は、第２接合構造物４２５０のうちの一部に電気的に接続される。

【0226】

一実施形態において、半導体パッケージ２００３で、複数の半導体チップ２２００がボンディングワイヤー形態の連結構造物２４００によって互いに電気的に接続される。他の例として、複数の半導体チップ２２００又はこれを構成する複数部分は貫通電極を含む連結構造物によって電気的に接続される。

【0227】

以上、本発明の実施形態について図面を参照しながら詳細に説明したが、本発明は上述の実施形態に限定されるものではなく、本発明の技術的思想から逸脱しない範囲内で多様に変更実施することが可能である。

【符号の説明】

【0228】

１０、１１００ 半導体装置
１００ セル領域
１００ａ 予備セル領域
１０２ セルアレイ領域
１０４ 連結領域
１１０、４０１０ 半導体基板
１１０ａ、１１０ｂ 第１、第２エッチング停止層
１１０ｉ 絶縁部材
１１０ｓ 半導体層
１１２ ドープされた単結晶半導体層（水平導電層）
１１２ａ、１１２ｂ 第１、第２導電型領域
１１２ｄ、１１４ｄ、１１４ｆ 第１、第２、第３開口領域
１１２ｈ 水平部分
１１２ｊ 連結部分
１１２ｐ 第１ドープされた単結晶半導体層
１１２ｔ 遷移領域
１１４ ドープされた多結晶半導体層（水平導電層）
１１４ａ 第１ドープされた多結晶半導体層
１１４ｂ 第２ドープされた多結晶半導体層
１１４ｅ スリット部
１１６、１１８ 第１、第２コンタクト部
１１６ａ、１１８ａ 金属層
１１６ｂ、１１８ｂ バリア層
１２０、１２０ａ、１２０ｂ、４２１０ ゲート積層構造物
１２０ｄ、１２０ｅ、１２０ｓ 積層構造体
１２０ｐ 一面
１３０ ゲート電極
１３２ セル絶縁層
１３２ａ、１３２ｂ 上部絶縁層
１３２ｍ 層間絶縁層
１３０ｓ 犠牲絶縁層
１４０ チャンネル層
１４０ａ、１４０ｂ ドープされたチャンネル層
１４２ コア絶縁層
１４４ チャンネルパッド
１４６、４２３０ 分離構造物
１４６ａ 開口部
１４８ 上部分離領域
１５０ ゲート誘電層
１５２ トンネリング層
１５４ 電荷保存層
１５６ ブロッキング層
１５６ａ、１５６ｂ 第１、第２ブロッキング層
１８０、２３０ 第２、第１配線部
１８０ａ、２３４ コンタクトビア
１８２、４２４０ ビットライン
１８４ ゲートコンタクト部
１８８、４２６５ 入出力接続配線
１９０、２５０ 第２、第１絶縁層
１９０ａ 接続配線
１９２、４２５０ 第２接合構造物
１９８、１１０１、２２１０ 入出力パッド
２００ 回路領域
２１０ 第１基板
２２０ 回路素子
２３６ 配線層
２４０、４１５０ 第１接合構造物
１０００、２０００ 電子システム
１１００Ｆ、１１００Ｓ 第１、第２構造物
１１１０ デコーダ回路
１１１５、１１２５ 第１、第２接続配線
１１２０ ページバッファー
１１３０ ロジック回路
１１３５ 入出力接続配線
１１４２ 連結部分
１１４４ 突出部分
１１４６ 水平部分
１１４６ａ 分離部
１１４８ コンタクト部分
１２００、２００２ コントローラー
１２１０ プロセッサー
１２２０ ＮＡＮＤコントローラー
１２２１ ＮＡＮＤインターフェース
１２３０ ホストインターフェース
２００１ メイン基板
２００３ 半導体パッケージ
２００３ａ、２００３ｂ 第１、第２半導体パッケージ
２００４ ＤＲＡＭ
２００５ 配線パターン
２００６ コネクタ
２１００ パッケージ基板
２１２０ パッケージ基板ボディー部
２１２５、２１３０ 下部、上部パッド
２１３５ 内部配線
２２００ 半導体チップ
２３００ 接着層
２４００ 連結構造物
２５００ モールディング層
２８００ 導電性連結部
４１００、４２００ 第１、第２構造物
４１１０ 周辺配線
４２０５ 共通ソースライン
４２２０ チャンネル構造物
ＢＬ ビットライン
ＣＨ、ＣＨ１、ＣＨ２ チャンネル構造物
ＣＨＰ 突出部分
ＣＳＬ 共通ソースライン
ＣＳＴＲ メモリセルストリング
ＬＬ１、ＬＬ２ 第１、第２ゲート下部ライン
ＬＴ１、ＬＴ２ 下部トランジスタ
ＭＣＴ メモリセルトランジスタ
ＵＬ１、ＵＬ２ 第１、第２ゲート上部ライン
ＵＴ１、ＵＴ２ 上部トランジスタ
ＷＬ ワードライン

【図1】

【図2】

【図3】

【図4a】

【図4b】

【図4c】

【図4d】

【図4e】

【図4f】

【図4g】

【図4h】

【図4i】

【図5】

【図6】

【図7】

【図8a】

【図8b】

【図8c】

【図8d】

【図8e】

【図9】

【図10】

【図11】

【図12】