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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024173730
(43)【公開日】2024-12-12
(54)【発明の名称】半導体装置
(51)【国際特許分類】
H01L 27/146 20060101AFI20241205BHJP
【ＦＩ】
H01L27/146 A
H01L27/146 D
【審査請求】未請求
【請求項の数】20
【出願形態】ＯＬ
(21)【出願番号】P 2024082481
(22)【出願日】2024-05-21
(31)【優先権主張番号】10-2023-0070478
(32)【優先日】2023-05-31
(33)【優先権主張国・地域又は機関】KR
(71)【出願人】
【識別番号】390019839
【氏名又は名称】三星電子株式会社
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】１２９，Ｓａｍｓｕｎｇ－ｒｏ，Ｙｅｏｎｇｔｏｎｇ－ｇｕ，Ｓｕｗｏｎ－ｓｉ，Ｇｙｅｏｎｇｇｉ－ｄｏ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ
(74)【代理人】
【識別番号】100107766
【弁理士】
【氏名又は名称】伊東 忠重
(74)【代理人】
【識別番号】100229448
【弁理士】
【氏名又は名称】中槇 利明
(72)【発明者】
【氏名】高 聖勳
(72)【発明者】
【氏名】金 宰浩
(72)【発明者】
【氏名】李 旭
【テーマコード（参考）】
4M118
【Ｆターム（参考）】
4M118AA05
4M118AB01
4M118BA14
4M118CA03
4M118CA04
4M118CA07
4M118CA09
4M118CA34
4M118DD04
4M118FA06
4M118FA27
4M118FA28
4M118FA33
4M118FA38
4M118GA02
4M118GB07
4M118GB09
4M118GB11
4M118GC08
4M118GC14
4M118GD04
4M118HA25
4M118HA30
(57)【要約】 （修正有）
【課題】デュアル転送ゲートに順次オフ電圧を印加されることにより、浮遊拡散領域から光電変換部に電子が戻るバックフロー（ｂａｃｋｆｌｏｗ）現象を遮断するメージセンサーなどの半導体装置を提供する。
【解決手段】複数の単位画素を含むイメージセンサー５０３において、複数の単位画素ＵＰのそれぞれは、一つの対をなす第１転送ゲートＴＧ１及び第２転送ゲートＴＧ２と、光電変換部ＰＤと、光電変換部と離隔して位置する浮遊拡散領域ＦＤと、を含み、第１転送ゲートと第２転送ゲートは、光電変換部と浮遊拡散領域に対して互いに非対称に配置されている。
【選択図】図５
【解決手段】複数の単位画素を含むイメージセンサー５０３において、複数の単位画素ＵＰのそれぞれは、一つの対をなす第１転送ゲートＴＧ１及び第２転送ゲートＴＧ２と、光電変換部ＰＤと、光電変換部と離隔して位置する浮遊拡散領域ＦＤと、を含み、第１転送ゲートと第２転送ゲートは、光電変換部と浮遊拡散領域に対して互いに非対称に配置されている。
【選択図】図５
【特許請求の範囲】
【請求項1】
複数の単位画素を含む半導体装置において、
前記複数の単位画素のそれぞれは、
一つの対をなす第１転送ゲート及び第２転送ゲート、
光電変換部、及び
前記光電変換部と離隔して位置する浮遊拡散領域、
を含み、
前記第１転送ゲートと前記第２転送ゲートは、前記光電変換部と前記浮遊拡散領域に対して互いに非対称に配置されている、半導体装置。
前記複数の単位画素のそれぞれは、
一つの対をなす第１転送ゲート及び第２転送ゲート、
光電変換部、及び
前記光電変換部と離隔して位置する浮遊拡散領域、
を含み、
前記第１転送ゲートと前記第２転送ゲートは、前記光電変換部と前記浮遊拡散領域に対して互いに非対称に配置されている、半導体装置。
【請求項2】
前記第１転送ゲートと前記第２転送ゲートは、前記光電変換部と前記浮遊拡散領域との間を連結する電子転送経路中心断面を基準に、互いに向かい合って配置されている、請求項１に記載の半導体装置。
【請求項3】
前記第１転送ゲートは、前記浮遊拡散領域より前記光電変換部にさらに近く位置し、前記第２転送ゲートは、前記浮遊拡散領域に前記第１転送ゲートよりさらに近く位置する、請求項１に記載の半導体装置。
【請求項4】
前記第２転送ゲートは、前記光電変換部より前記浮遊拡散領域にさらに近く位置する、請求項３に記載の半導体装置。
【請求項5】
前記複数の単位画素のそれぞれは、平面図上長方形であり、
前記浮遊拡散領域は、前記複数の単位画素それぞれの四つの角のうち一つに位置する、請求項１に記載の半導体装置。
前記浮遊拡散領域は、前記複数の単位画素それぞれの四つの角のうち一つに位置する、請求項１に記載の半導体装置。
【請求項6】
前記第１転送ゲートは、平面図上前記光電変換部と少なくとも一部重なり、前記浮遊拡散領域とは離隔しており、
前記第２転送ゲートは、平面図上前記光電変換部と少なくとも一部重なり、前記浮遊拡散領域とは接する、請求項５に記載の半導体装置。
前記第２転送ゲートは、平面図上前記光電変換部と少なくとも一部重なり、前記浮遊拡散領域とは接する、請求項５に記載の半導体装置。
【請求項7】
前記第１転送ゲートは、前記光電変換部と上下に接し、
前記第２転送ゲートは、前記浮遊拡散領域と左右に接する、請求項６に記載の半導体装置。
前記第２転送ゲートは、前記浮遊拡散領域と左右に接する、請求項６に記載の半導体装置。
【請求項8】
前記第２転送ゲートは、前記光電変換部と上下に接する、請求項７に記載の半導体装置。
【請求項9】
前記第１転送ゲートと前記第２転送ゲートを電子転送経路中心断面に投影すると、前記第１転送ゲートと前記第２転送ゲートが少なくとも一部重なる、請求項７に記載の半導体装置。
【請求項10】
前記第１転送ゲートは、平面図上前記光電変換部と少なくとも一部重なり、前記浮遊拡散領域とは離隔しており、
前記第２転送ゲートは、平面図上前記光電変換部と少なくとも一部重なり、前記浮遊拡散領域とは接する、請求項１に記載の半導体装置。
前記第２転送ゲートは、平面図上前記光電変換部と少なくとも一部重なり、前記浮遊拡散領域とは接する、請求項１に記載の半導体装置。
【請求項11】
前記第１転送ゲートは、前記光電変換部と上下に接し、
前記第２転送ゲートは、前記浮遊拡散領域と左右に接する、請求項１０に記載の半導体装置。
前記第２転送ゲートは、前記浮遊拡散領域と左右に接する、請求項１０に記載の半導体装置。
【請求項12】
前記第２転送ゲートは、前記光電変換部と上下に接する、請求項１１に記載の半導体装置。
【請求項13】
前記第１転送ゲートと前記第２転送ゲートを電子転送経路中心断面に投影すると、前記第１転送ゲートと前記第２転送ゲートが少なくとも一部重なる、請求項１１に記載の半導体装置。
【請求項14】
前記複数の単位画素のうち少なくとも一部は、ソースフォロワゲートと選択ゲートをさらに含む、請求項１に記載の半導体装置。
【請求項15】
前記複数の単位画素のうち少なくとも一部は、リセットゲートをさらに含む、請求項１４に記載の半導体装置。
【請求項16】
前記ソースフォロワゲートと前記選択ゲートを含む単位画素と前記リセットゲートを含む単位画素は互いに異なる、請求項１５に記載の半導体装置。
【請求項17】
半導体装置であって、
第１面とこれに反対となる第２面を有し、複数の単位画素を含む画素アレイ領域と周縁領域を含む第１基板、
前記第２面上に配置される反射防止構造体、
前記第１基板に配置され、前記複数の単位画素を分離する画素分離部、
前記反射防止構造体上に配置されるカラーフィルター、
前記カラーフィルター上に配置されるマイクロレンズアレイ、
前記第１基板の前記第１面上に配置される第１層間絶縁膜、
前記第１層間絶縁膜内に配置される第１配線層、
前記第１層間絶縁膜の下に配置される第２層間絶縁膜、
前記第２層間絶縁膜内に配置される第２配線層、及び
前記第２層間絶縁膜の下に配置される第２基板、
を含み、
前記複数の単位画素のそれぞれは、
一つの対をなすの第１転送ゲート及び第２転送ゲート、
光電変換部、
前記光電変換部と離隔して位置する浮遊拡散領域
を含み、
前記第１転送ゲートと前記第２転送ゲートは、前記光電変換部と前記浮遊拡散領域に対して互いに非対称に配置されている、半導体装置。
第１面とこれに反対となる第２面を有し、複数の単位画素を含む画素アレイ領域と周縁領域を含む第１基板、
前記第２面上に配置される反射防止構造体、
前記第１基板に配置され、前記複数の単位画素を分離する画素分離部、
前記反射防止構造体上に配置されるカラーフィルター、
前記カラーフィルター上に配置されるマイクロレンズアレイ、
前記第１基板の前記第１面上に配置される第１層間絶縁膜、
前記第１層間絶縁膜内に配置される第１配線層、
前記第１層間絶縁膜の下に配置される第２層間絶縁膜、
前記第２層間絶縁膜内に配置される第２配線層、及び
前記第２層間絶縁膜の下に配置される第２基板、
を含み、
前記複数の単位画素のそれぞれは、
一つの対をなすの第１転送ゲート及び第２転送ゲート、
光電変換部、
前記光電変換部と離隔して位置する浮遊拡散領域
を含み、
前記第１転送ゲートと前記第２転送ゲートは、前記光電変換部と前記浮遊拡散領域に対して互いに非対称に配置されている、半導体装置。
【請求項18】
前記第１転送ゲートは、前記浮遊拡散領域より前記光電変換部にさらに近く位置し、前記第２転送ゲートは、前記浮遊拡散領域に前記第１転送ゲートよりさらに近く位置する、請求項１７に記載の半導体装置。
【請求項19】
半導体装置であって、
第１面とこれに反対となる第２面を有し、複数の単位画素のアレイ領域と周縁領域を含む第１基板、
前記第２面上に配置される反射防止構造体、
前記第１基板に配置され、前記複数の単位画素を分離する画素分離部、
前記反射防止構造体上に配置されるカラーフィルター、
前記カラーフィルター上に配置されるマイクロレンズアレイ、
前記第１基板の前記第１面上に配置される第１層間絶縁膜、及び
前記第１層間絶縁膜内に配置される第１配線層、
を含む第１サブチップと、
前記第１層間絶縁膜の下に配置される第２基板、
前記第２基板の下に配置される第２層間絶縁膜、及び
前記第２層間絶縁膜内に配置される第２配線層
を含む第２サブチップと、
前記第２層間絶縁膜の下に配置される第３層間絶縁膜、
前記第３層間絶縁膜内に配置される第３配線層、及び
前記第３層間絶縁膜の下に配置される第３基板
を含む第３サブチップと、
を含み、
前記複数の単位画素のそれぞれは、
一つの対をなす第１転送ゲート及び第２転送ゲート、
光電変換部、
前記光電変換部と離隔して位置する浮遊拡散領域
を含み、
前記第１転送ゲートと前記第２転送ゲートは、前記光電変換部と前記浮遊拡散領域に対して互いに非対称に配置されている、半導体装置。
第１面とこれに反対となる第２面を有し、複数の単位画素のアレイ領域と周縁領域を含む第１基板、
前記第２面上に配置される反射防止構造体、
前記第１基板に配置され、前記複数の単位画素を分離する画素分離部、
前記反射防止構造体上に配置されるカラーフィルター、
前記カラーフィルター上に配置されるマイクロレンズアレイ、
前記第１基板の前記第１面上に配置される第１層間絶縁膜、及び
前記第１層間絶縁膜内に配置される第１配線層、
を含む第１サブチップと、
前記第１層間絶縁膜の下に配置される第２基板、
前記第２基板の下に配置される第２層間絶縁膜、及び
前記第２層間絶縁膜内に配置される第２配線層
を含む第２サブチップと、
前記第２層間絶縁膜の下に配置される第３層間絶縁膜、
前記第３層間絶縁膜内に配置される第３配線層、及び
前記第３層間絶縁膜の下に配置される第３基板
を含む第３サブチップと、
を含み、
前記複数の単位画素のそれぞれは、
一つの対をなす第１転送ゲート及び第２転送ゲート、
光電変換部、
前記光電変換部と離隔して位置する浮遊拡散領域
を含み、
前記第１転送ゲートと前記第２転送ゲートは、前記光電変換部と前記浮遊拡散領域に対して互いに非対称に配置されている、半導体装置。
【請求項20】
前記第１転送ゲートは、前記浮遊拡散領域より前記光電変換部にさらに近く位置し、前記第２転送ゲートは、前記浮遊拡散領域に前記第１転送ゲートよりさらに近く位置する、請求項１９に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、イメージセンサーなどの半導体装置に関する。
【背景技術】
【0002】
イメージセンサーは、光学映像（Ｏｐｔｉｃａｌ ｉｍａｇｅ）を電気信号に変換する半導体素子である。イメージセンサーは、ＣＣＤ（Ｃｈａｒｇｅ ｃｏｕｐｌｅｄ ｄｅｖｉｃｅ）型及びＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型に分類される。ＣＭＯＳ型イメージセンサーは、ＣＩＳ（ＣＭＯＳ ｉｍａｇｅ ｓｅｎｓｏｒ）と略称される。ＣＩＳは、２次元的に配列された複数の画素を備える。画素のそれぞれは、フォトダイオード（ｐｈｏｔｏｄｉｏｄｅ）、浮遊拡散領域、転送ゲートを含む。フォトダイオードは、入射される光を電気信号に変換する役割を果たす。浮遊拡散領域は、フォトダイオードが変換した電気信号を臨時保存する役割を果たす。転送ゲートは、フォトダイオードと浮遊拡散領域との間の電気的接続を制御する役割を果たす。
【発明の概要】
【発明が解決しようとする課題】
【0003】
一実施例が解決しようとする課題は、転送ゲートの機能を強化することである。
【0004】
一実施例が解決しようとする他の課題は、転送ゲートによる不良を減少することである。
【0005】
一実施例解決しようとする課題は、以上で言及した課題に限定されず、言及されていない他の課題は、下記の記載から当業者に明確に理解されるであろう。
【課題を解決するための手段】
【0006】
一実施例に係る半導体装置は、複数の単位画素を含み、複数の単位画素のそれぞれは、一対の第１転送ゲート及び第２転送ゲート；光電変換部；及び光電変換部と離隔して位置する浮遊拡散領域を含み、第１転送ゲートと第２転送ゲートは、光電変換部と浮遊拡散領域に対して互いに非対称に配置することができる。
【0007】
一実施例に係る半導体装置は、第１面とこれに反対となる第２面を有し、複数の単位画素を含む画素アレイ領域と周縁領域を含む第１基板；第２面上に配置される反射防止構造体；第１基板に配置されて複数の単位画素を分離する画素分離部；反射防止構造体上に配置されるカラーフィルター；カラーフィルター上に配置されるマイクロレンズアレイ；第１基板の第１面上に配置される第１層間絶縁膜；第１層間絶縁膜内に配置される第１配線層；第１層間絶縁膜の下に配置される第２層間絶縁膜；第２層間絶縁膜内に配置される第２配線層；及び第２層間絶縁膜の下に配置される第２基板を含み、複数の単位画素のそれぞれは、一つの対をなす第１転送ゲート及び第２転送ゲート、光電変換部、光電変換部と離隔して位置する浮遊拡散領域を含み、第１転送ゲートと第２転送ゲートは、光電変換部と浮遊拡散領域に対して互いに非対称に配置することができる。
【0008】
一実施例に係る半導体装置は、第１面とこれに反対となる第２面を有し、複数の単位画素アレイ領域と周縁領域を含む第１基板；第２面上に配置される反射防止構造体；第１基板に配置されて複数の単位画素を分離する画素分離部；反射防止構造体上に配置されるカラーフィルター；カラーフィルター上に配置されるマイクロレンズアレイ；第１基板の第１面上に配置される第１層間絶縁膜；及び第１層間絶縁膜内に配置される第１配線層を含む第１サブチップ；第１層間絶縁膜の下に配置される第２基板；第２基板の下に配置される第２層間絶縁膜；及び第２層間絶縁膜内に配置される第２配線層を含む第２サブチップ；そして第２層間絶縁膜の下に配置される第３層間絶縁膜；第３層間絶縁膜内に配置される第３配線層；及び第３層間絶縁膜の下に配置される第３基板を含む第３チップを含み、複数の単位画素のそれぞれは、一つの対をなす第１転送ゲート及び第２転送ゲート、光電変換部、光電変換部と離隔して位置する浮遊拡散領域を含み、第１転送ゲートと第２転送ゲートは、光電変換部と浮遊拡散領域に対して互いに非対称に配置することができる。
【発明の効果】
【0009】
一実施例によると、デュアル転送ゲートに順次オフ電圧を印加されることにより、浮遊拡散領域から光電変換部に電子が戻るバックフロー（ｂａｃｋｆｌｏｗ）現象を遮断することができる。
【0010】
一実施例によると、デュアル転送ゲートのうち一つを浮遊拡散領域から分離して配置することにより、固定された点パターンが現れる不良（ｐｏｉｎｔ ｆｉｘｅｄ ｐａｔｔｅｒｎ ｎｏｉｓｅ）を減少することができる。
【図面の簡単な説明】
【0011】
【図1】一実施例に係るイメージセンサーを説明するためのブロック図である。
【図2】一実施例に係るイメージセンサーのアクティブピクセルセンサーアレイの回路図である。
【図3】一実施例に係るイメージセンサーの平面図である。
【図8】実施例に係るイメージセンサーからデュアル転送ゲートにオフ電圧を順次印加することによりバックフロー現象が防止されることを説明する概念図である。
【図9】一実施例に係るイメージセンサーの部分平面図である。
【図10】一実施例に係るイメージセンサーの平面断面図である。
【発明を実施するための形態】
【0012】
以下、添付図面を参照して本発明の実施例について、本発明が属する技術分野で通常の知識を有する者が容易に実施できるように詳しく説明する。しかし、本発明は、様々な相異する形態に実施することができ、ここで説明する実施例に限定されない。
【0013】
図面及び説明は、本質的に例示的なものと見なされるべきであり、限定されるものではない。明細書全体を通して同じ参照番号は同じ構成要素を示す。
【0014】
図面において、各構成要素の大きさ及び厚さは、説明の便宜のために任意に図示することができ、本発明が必ずしも図面に示されたものに限定されない。図面において、層、フィルム、板、領域などの厚さは、明確性のために誇張して表現することができる。図面では、説明の便宜のために一部の層及び領域の厚さを誇張して表現したものである場合がある。
【0015】
本明細書に使用された単数形は、文脈上明らかに異なる表示がない限り、複数形も含むことを意図する。
【0016】
明細書及び請求範囲において、「及び／または」という用語は、その意味及び解釈のために、「及び」及び「または」という用語の任意の組み合わせを含むように意図している。例えば、「Ａ及び／またはＢ」は「Ａ、Ｂ、またはＡ及びＢ」を意味するものと理解することができる。
【0017】
明細書及び特許請求範囲において、「～のうち少なくとも一つ」という文句は、その意味及び解釈のために「～の群から選択された少なくとも一つ」の意味を含むように意図されている。例えば、「ＡとＢのうち少なくとも一つ」は、「Ａ、Ｂ、またはＡとＢ」を意味するものと理解することができる。
【0018】
第１、第２などの用語が、様々な構成要素を説明するために本明細書で使用することができるが、このような構成要素は、このような用語によって限定されるものではない。このような用語は、ある要素を他の要素と区別するためにのみ使用される。例えば、本発明の権利範囲を逸脱することなく、第１構成要素は第２構成要素と命名することができ、同様に第２構成要素も第１構成要素に命名することができる。
【0019】
層、フィルム、領域または基板などの要素が他の要素「の上に」あるものとして言及される場合、これは他の要素の上に直接ある場合もあれば、中間要素も存在する場合もある。対照的に、要素が他の要素の「直接上に」ある記載されている場合は、中間要素が存在しない。また、明細書全体において、ターゲット要素「の上に」という用語は、ターゲット要素の上または下に位置することを意味し、必ずしも重力の反対方向を基準に「上側に」位置することを意味するものではない。
【0020】
例えば、空間的に相対的な用語である「下」、「上」などは、一つの要素または構成要素と異なる構成要素との関係を図面に示されているように説明しやすくするために使用することができる。空間的に相対的な用語は、図面に示されている方向に加えて、使用または作動中の装置における他の方向も含むように意図されている。例えば、図面に示された装置が反転した場合、他の装置の「の下」に位置する装置が他の装置「の上」に位置することができる。従って、例示的な用語「の下」という下部及び上部位置を全て含むことができる。装置はまた、他の方向を向くことができるため、空間的に相対的な用語は、方向によって異なる解釈をすることができる。
【0021】
要素（または領域、層、部分など）が明細書で他の要素に「接続されている」または「結合されている」と言及される場合、これは前記で言及した他の要素に直接配置、接続または結合されたり、その間に介在要素が配置されている場合がある。
【0022】
「～に接続されている」または「～に結合されている」という用語は、物理的または電気的に接続または結合を含むことができる。
【0023】
特に定義されていない限り、本明細書で使用される全ての用語（技術的、科学的用語含む）は、本発明が属する技術分野で通常の知識を有する者が一般的に理解するのと同じ意味を有する。一般的に使用される辞書に定義されているような用語は、関連技術の文脈での意味と一致する意味を有するものと解釈されるべきであり、ここに明示的に定義されていない限り、理想化されたり、または過度に形式的な意味に解釈されるべきではない。
【0024】
図１は、一実施例に係るイメージセンサーを説明するためのブロック図である。
【0025】
図１を参照すると、イメージセンサーは、アクティブピクセルセンサーアレイ（Ａｃｔｉｖｅ Ｐｉｘｅｌ Ｓｅｎｓｏｒ ａｒｒａｙ；１００１）、行デコーダ（ｒｏｗ ｄｅｃｏｄｅｒ；１００２）、行ドライバー（ｒｏｗ ｄｒｉｖｅｒ；１００３）、列デコーダ（ｃｏｌｕｍｎｄｅｃｏｄｅｒ；１００４）、タイミング発生器（ｔｉｍｉｎｇ ｇｅｎｅｒａｔｏｒ；１００５）、相関二重サンプラー（ＣＤＳ：Ｃｏｒｒｅｌａｔｅｄ Ｄｏｕｂｌｅ Ｓａｍｐｌｅｒ；１００６）、アナログデジタルコンバータ（ＡＤＣ：Ａｎａｌｏｇ ｔｏ Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ；１００７）及び入出力バッファー（Ｉ／Ｏ ｂｕｆｆｅｒ；１００８）を含むことができる。
【0026】
アクティブピクセルセンサーアレイ１００１は、２次元的に配列された複数の単位ピクセルを含み、光信号を電気的信号に変換することができる。アクティブピクセルセンサーアレイ１００１は、行ドライバー１００３からピクセル選択信号、リセット信号及び電荷転送信号などの複数の駆動信号によって駆動することができる。また、変換された電気的信号は、相関二重サンプラー１００６に提供することができる。
【0027】
行ドライバー１００３は、行デコーダ１００２でディコーディングされた結果に応じて、複数の単位ピクセルを駆動するための複数の駆動信号をアクティブピクセルセンサーアレイ１００１に提供することができる。単位ピクセルが行列形態に配列された場合には、各行別に駆動信号が提供されることができる。
【0028】
タイミング発生器１００５は、行デコーダ１００２及び列デコーダ１００４にタイミング（ｔｉｍｉｎｇ）信号及び制御信号を提供することができる。
【0029】
相関二重サンプラー（ＣＤＳ）１００６は、アクティブピクセルセンサーアレイ１００１で生成された電気信号を受信して保持（ｈｏｌｄ）及びサンプリングすることができる。相関二重サンプラー１００６は、特定の雑音レベル（ｎｏｉｓｅ ｌｅｖｅｌ）と電気的信号による信号レベルを二重にサンプリングして、雑音レベルと信号レベルとの差に該当する差レベルを出力することができる。
【0030】
アナログデジタルコンバータ（ＡＤＣ）１００７は、相関二重サンプラー１００６から出力された差レベルに該当するアナログ信号をデジタル信号に変換して出力することができる。
【0031】
入出力バッファー１００８は、デジタル信号をラッチ（ｌａｔｃｈ）し、ラッチされた信号は、列デコーダ１００４でのディコーディング結果に応じて、順次映像信号処理部（図面図示せず）にデジタル信号を出力することができる。
【0032】
図２は、一実施例に係るイメージセンサーのアクティブピクセルセンサーアレイの回路図である。
【0033】
図１及び図２を参照すると、センサーアレイ１００１は、複数の単位画素（ＵＰ）を含み、単位画素（ＵＰ）は、マトリックス状に配列することができる。それぞれの単位画素（ＵＰ）は、転送トランジスタ（ＴＸ）を含むことができる。それぞれの単位画素（ＵＰ）は、ロジックトランジスタ（ＲＸ、ＳＸ、ＤＸ）をさらに含むことができる。ロジックトランジスタは、リセットトランジスタ（ＲＸ）、選択トランジスタ（ＳＸ）、またはソースフォロワートランジスタ（ＤＸ）であってもよい。転送トランジスタ（ＴＸ）は、転送ゲート（ＴＧ）を含むことができる。転送ゲート（ＴＧ）は、二つの転送ゲートが一対になったデュアル転送ゲートであってもよい。それぞれの単位画素（ＵＰ）は、光電変換部（ＰＤ）及び浮遊拡散領域（ＦＤ）をさらに含むことができる。ロジックトランジスタ（ＲＸ、ＳＸ、ＤＸ）は、複数の単位画素（ＵＰ）間に互いに共有することができる。
【0034】
光電変換部（ＰＤ）は、外部から入射された光の量に比例して光電荷を生成及び蓄積することができる。光電変換部（ＰＤ）は、フォトダイオード、フォトトランジスタ、フォトゲート、ピンドフォトダイオード及びこれらの組み合わせを含むことができる。転送トランジスタ（ＴＸ）は、光電変換部（ＰＤ）で生成された電荷を浮遊拡散領域（ＦＤ）に転送することができる。浮遊拡散領域（ＦＤ）は、光電変換部（ＰＤ）で生成された電荷を転送して累積的に保存することができる。浮遊拡散領域（ＦＤ）に蓄積された光電荷の量により、ソースフォロワートランジスタ（ＤＸ）を制御することができる。
【0035】
リセットトランジスタ（ＲＸ）は、浮遊拡散領域（ＦＤ）に蓄積された電荷を周期的にリセットすることができる。リセットトランジスタ（ＲＸ）のドレイン電極は、浮遊拡散領域（ＦＤ）と接続され、ソース電極は電源電圧（ＶＤＤ）に接続されることができる。リセットトランジスタ（ＲＸ）がターンオン（ｔｕｒｎ－ｏｎ）されると、リセットトランジスタ（ＲＸ）のソース電極と接続された電源電圧（ＶＤＤ）が浮遊拡散領域（ＦＤ）に印加されることができる。従って、リセットトランジスタ（ＲＸ）がターンオンされると、浮遊拡散領域（ＦＤ）に蓄積された電荷が排出され、浮遊拡散領域（ＦＤ）がリセットすることができる。
【0036】
ソースフォロワゲート電極（ＳＦ）を含むソースフォロワートランジスタ（ＤＸ）は、ソースフォロワーバッファー増幅器（ｓｏｕｒｃｅ ｆｏｌｌｏｗｅｒ ｂｕｆｆｅｒ ａｍｐｌｉｆｉｅｒ）役割を果たすことができる。ソースフォロワートランジスタ（ＤＸ）は、浮遊拡散領域（ＦＤ）での電位変化を増幅し、これを出力ライン（Ｖｏｕｔ）に出力することができる。
選択ゲート電極（ＳＥＬ）を含む選択トランジスタ（ＳＸ）は、行単位で読み出す単位画素（ＵＰ）を選択することができる。選択トランジスタ（ＳＸ）がターンオンされると、電源電圧（ＶＤＤ）がソースフォロワートランジスタ（ＤＸ）のドレイン電極に印加されることができる。
選択ゲート電極（ＳＥＬ）を含む選択トランジスタ（ＳＸ）は、行単位で読み出す単位画素（ＵＰ）を選択することができる。選択トランジスタ（ＳＸ）がターンオンされると、電源電圧（ＶＤＤ）がソースフォロワートランジスタ（ＤＸ）のドレイン電極に印加されることができる。
【0037】
図３は、一実施例に係るイメージセンサーの平面図である。図４は、図３のＡ－Ａ’線に沿って切断した断面図である。図５は、図３のイメージセンサーの部分平面図である。図６は、図５のＢ－Ｂ’線に沿って切断した断面に第１及び第２転送ゲートを投影した断面図である。図７は、図５のＢ－Ｂ’線に沿って切断した断面にデュアル転送ゲートを投影した断面図であり、他の実施例に係る図面である。図８は、実施例に係るイメージセンサーからデュアル転送ゲートにオフ電圧を順次印加することにより、バックフロー現象が防止されることを説明する概念図である。
【0038】
図３及び図４を参照すると、一実施例に係るイメージセンサー５００は、第１及び第２サブチップ等（ＣＨ１、ＣＨ２）がボンディングされた構造を有することができる。第２サブチップ（ＣＨ２）上に第１サブチップ（ＣＨ１）が配置されることができる。第１サブチップ（ＣＨ１）は、第１基板１を含む。第１基板１は、例えば、シリコン単結晶ウェハー、シリコンエピタキシャル層またはＳＯＩ（ｓｉｌｉｃｏｎ ｏｎ ｉｎｓｕｌａｔｏｒ）基板であってもよい。第１基板１は、例えば、第１導電型の不純物でドーピングすることができる。例えば、第１導電型はＰ型であってもよい。第１基板１は互いに反対となる前面１ａと後面１ｂを含む。本明細書において、前面１ａは第１面１ａ、後面１ｂは第２面１ｂと命名することができる。第１基板１は、画素アレイ領域（ＡＰＳ）、光学ブラック領域（ＯＢ）と周縁領域（ＥＲ）を含むことができる。
【0039】
画素アレイ領域（ＡＰＳ）と光学ブラック領域（ＯＢ）は、それぞれ複数の単位画素（ＵＰ）を含むことができる。光学ブラック領域（ＯＢ）は、画素アレイ領域（ＡＰＳ）を囲むことができる。周縁領域（ＥＲ）は、画素アレイ領域（ＡＰＳ）と光学ブラック領域（ＯＢ）を囲むことができる。周縁領域（ＥＲ）は、コンタクト領域（ＢＲ１）、ビア領域（ＢＲ２）及びパッド領域（ＰＲ）を含むことができる。ビア領域（ＢＲ２）は、コンタクト領域（ＢＲ１）とパッド領域（ＰＲ）の間に位置することができる。パッド領域（ＰＲ）は、周縁領域（ＥＲ）のうち最も外郭に位置することができる。
【0040】
画素アレイ領域（ＡＰＳ）と光学ブラック領域（ＯＢ）における第１基板１内に第１画素分離部（ＤＴＩ１）が配置され、単位画素（ＵＰ）を分離／限定することができる。第１画素分離部（ＤＴＩ１）は、周縁領域（ＥＲ）のコンタクト領域（ＢＲ１）まで延びることができる。第１画素分離部（ＤＴＩ１）は平面的に網目状を有することができる。
【0041】
周縁領域（ＥＲ）における第１基板１の後面１ｂには、後面コンタクト（ＢＣＡ）、後面ビア（ＢＶＳ）及び後面導電パッド（ＰＡＤ）が配置されることができる。後面ビア（ＢＶＳ）は、第１後面ビア（ＢＶＳ（１））と第２後面ビア（ＢＶＳ（２））を含むことができる。
【0042】
第１画素分離部（ＤＴＩ１）と第２画素分離部（ＤＴＩ２）は、それぞれ第１基板１の前面１ａから後面１ｂに向かって形成された深いトレンチ２２内に位置する。第１画素分離部（ＤＴＩ１）と第２画素分離部（ＤＴＩ２）は、ＦＤＴＩ（Ｆｒｏｎｔｓｉｄｅ Ｄｅｅｐ ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ）であってもよい。第１画素分離部（ＤＴＩ１）と第２画素分離部（ＤＴＩ２）は、それぞれ埋め込み絶縁パターン１２、分離絶縁パターン１４及び分離導電パターン１６を含むことができる。埋め込み絶縁パターン１２は、分離導電パターン１６と第１層間絶縁膜（ＩＬ）との間に介在されることができる。分離絶縁パターン１４は、分離導電パターン１６と第１基板１との間、そして埋め込み絶縁パターン１２と第１基板１との間に介在することができる。
【0043】
埋め込み絶縁パターン１２、分離絶縁パターン１４は、第１基板１と異なる屈折率を有する絶縁物質で形成することができる。埋め込み絶縁パターン１２、分離絶縁パターン１４は、例えば、シリコン酸化物を含むことができる。分離導電パターン１６は、第１基板１と離隔することができる。分離導電パターン１６は、不純物がドーピングされたポリシリコン膜やシリコンゲルマニウム膜を含むことができる。ポリシリコンやシリコンゲルマニウム膜にドーピングされた不純物は、例えば、ホウ素、リン、ヒ素のうち一つであることができる。または、分離導電パターン１６は金属膜を含むことができる。
【0044】
第１画素分離部（ＤＴＩ１）と第２画素分離部（ＤＴＩ２）は、それぞれ図４のように第１基板１の前面１ａから後面１ｂに向かってますます狭くなる水平断面積を有する。第２画素分離部（ＤＴＩ２）は「基板分離部」とも命名することができる。
【0045】
単位画素（ＵＰ）において、第１基板１内には光電変換部（ＰＤ）がそれぞれ配置されることができる。光電変換部（ＰＤ）は、第１導電型と反対となる第２導電型の不純物でドーピングすることができる。第２導電型は、例えば、Ｎ型であってもよい。光電変換部（ＰＤ）にドーピングされたＮ型の不純物は、周辺の第１基板１にドーピングされたＰ型の不純物とＰＮ接合をなしてフォトダイオードを提供することができる。
【0046】
第１基板１内には、前面１ａに隣接する素子分離部（ＳＴＩ）が配置されることができる。素子分離部（ＳＴＩ）は、第１画素分離部（ＤＴＩ１）によって貫通することができる。素子分離部（ＳＴＩ）は、各単位画素（ＵＰ）において、前面１ａに隣接する活性領域（ＡＣＴ）を限定することができる。活性領域（ＡＣＴ）は、図２のトランジスタ（ＴＸ、ＲＸ、ＤＸ、ＳＸ）のために提供することができる。
【0047】
図４及び図５を参照すると、各単位画素（ＵＰ）において、第１基板１の前面１ａ上には、デュアル転送ゲートを構成する第１及び第２転送ゲート（ＴＧ１、ＴＧ２）が配置されることができる。第１及び第２転送ゲート（ＴＧ１、ＴＧ２）の一部は、第１基板１内に延びることができる。第１及び第２転送ゲート（ＴＧ１、ＴＧ２）は、バーチカル（Ｖｅｒｔｉｃａｌ）タイプであってもよい。または、第１及び第２転送ゲート（ＴＧ１、ＴＧ２）は、第１基板１内に延びず、平坦な形態のプラナ（Ｐｌａｎａｒ）タイプであってもよい。第１及び第２転送ゲート（ＴＧ１、ＴＧ２）と第１基板１との間には、ゲート絶縁膜（Ｇｏｘ）が介在することができる。第１及び第２転送ゲート（ＴＧ１、ＴＧ２）の一側において、第１基板１内には浮遊拡散領域（ＦＤ）が配置されることができる。浮遊拡散領域（ＦＤ）には、例えば、第２導電型の不純物がドーピングされることができる。
【0048】
図５及び図６を参照すると、第１転送ゲート（ＴＧ１）と第２転送ゲート（ＴＧ２）は、光電変換部（ＰＤ）と浮遊拡散領域（ＦＤ）に対して互いに非対称に配置することができる。例えば、第１転送ゲート（ＴＧ１）は、光電変換部（ＰＤ）には接し、浮遊拡散領域（ＦＤ）とは離隔して配置することができる。一方、第２転送ゲート（ＴＧ２）は、光電変換部（ＰＤ）と浮遊拡散領域（ＦＤ）両方に接するように配置することができる。または、図７に示すように、第１転送ゲート（ＴＧ１）は、光電変換部（ＰＤ）には接し、浮遊拡散領域（ＦＤ）とは離隔するように配置され、第２転送ゲート（ＴＧ２）は、光電変換部（ＰＤ）とは離隔し、浮遊拡散領域（ＦＤ）には接するように配置することができる。光電変換部（ＰＤ）から浮遊拡散領域（ＦＤ）に電子が伝達される経路（ｔｒａｎｓｆｅｒ ｐａｓｓ）の中心に沿って垂直に切断した断面（Ｂ－Ｂ’線に沿って切断した断面、以下、「電子転送経路中心断面」という。）の両側に第１転送ゲート（ＴＧ１）と第２転送ゲート（ＴＧ２）がそれぞれ配置されることができる。第１転送ゲート（ＴＧ１）と第２転送ゲート（ＴＧ２）は、電子転送経路中心断面に対して互いに非対称に配置することができる。
【0049】
再び図５を参照すると、平面図上第１転送ゲート（ＴＧ１）は、光電変換部（ＰＤ）とは重なり、浮遊拡散領域（ＦＤ）とは重ならないことができる。平面図上第２転送ゲート（ＴＧ２）は、光電変換部（ＰＤ）と浮遊拡散領域（ＦＤ）両方と重なることができる。または、平面図上第２転送ゲート（ＴＧ２）は、光電変換部（ＰＤ）と重なり、浮遊拡散領域（ＦＤ）の側面と接することができる。
【0050】
図６及び図７を参照すると、電子転送経路中心断面（Ｂ－Ｂ’断面）上に第１転送ゲート（ＴＧ１）と第２転送ゲート（ＴＧ２）を投影した時、第１転送ゲート（ＴＧ１）と第２転送ゲート（ＴＧ２）は、互いに一部重なることができる。第１転送ゲート（ＴＧ１）は、光電変換部（ＰＤ）と上下に接することができる。第２転送ゲート（ＴＧ２）は、浮遊拡散領域（ＦＤ）と左右に接することができる。第２転送ゲート（ＴＧ２）は、光電変換部（ＰＤ）とも上下に接することもできる。
【0051】
このような第１転送ゲート（ＴＧ１）と第２転送ゲート（ＴＧ２）には、それぞれ別々にオン－オフ（ｏｎ－ｏｆｆ）電圧が印加されることができる。
【0052】
このように、第１転送ゲート（ＴＧ１）と第２転送ゲート（ＴＧ２）を光電変換部（ＰＤ）と浮遊拡散領域（ＦＤ）に対して互いに非対称に配置し、第１転送ゲート（ＴＧ１）と第２転送ゲート（ＴＧ２）にそれぞれ別々にオン－オフ（ｏｎ－ｏｆｆ）電圧を印加することにより、浮遊拡散領域（ＦＤ）から光電変換部（ＰＤ）に電子が戻るバックフロー（ｂａｃｋｆｌｏｗ）現象を遮断することができる。これについて図８を参照して説明する。
【0053】
図８を参照すると、浮遊拡散領域（ＦＤ）は、光電変換部（ＰＤ）に比べてエネルギー準位が低い。従って、第１転送ゲート（ＴＧ１）と第２転送ゲート（ＴＧ２）にオン（ｏｎ）電圧を印加してエネルギー障壁を下げると、光電変換部（ＰＤ）から浮遊拡散領域（ＦＤ）に電子が流れ、浮遊拡散領域（ＦＤ）に蓄積される。その後、第２転送ゲート（ＴＧ２）にオン電圧を印加した状態で、光電変換部（ＰＤ）と接する第１転送ゲート（ＴＧ１）にオフ（ｏｆｆ）電圧を印加すると、光電変換部（ＰＤ）と接した位置にエネルギー障壁が形成される。従って、その後、第２転送ゲート（ＴＧ２）にオフ電圧を印加して電子転送経路のエネルギー準位が高くなっても、電子転送経路上にあった電子が光電変換部（ＰＤ）に戻ることを防ぐことができる。
【0054】
また、第１転送ゲート（ＴＧ１）を浮遊拡散領域（ＦＤ）から離隔配置したため、固定された点パターンが現れる不良（ｐｏｉｎｔ ｆｉｘｅｄ ｐａｔｔｅｒｎ ｎｏｉｓｅ）が減少することができる。
【0055】
イメージセンサー５００は、後面受光イメージセンサーであってもよい。光は、第１基板１の後面１ｂを介して第１基板１内に入射することができる。入射された光によって、ＰＮ接合で電子－正孔対が生成されることができる。このように生成された電子は、光電変換部（ＰＤ）に移動することができる。第１及び第２転送ゲート（ＴＧ１、ＴＧ２）に電圧を印加すると、電子は浮遊拡散領域（ＦＤ）に移動することができる。
【0056】
図５のように、単位画素（ＵＰ）のいずれかにおいて、前面１ａ上に第１及び第２転送ゲート（ＴＧ１、ＴＧ２）に接してリセットゲート（ＲＧ）が配置されることができる。単位画素（ＵＰ）のうち他の一つにおいて、前面１ａ上に第１及び第２転送ゲート（ＴＧ１、ＴＧ２）に隣接してソースフォロワゲート（ＳＦ）と選択ゲート（ＳＥＬ）が配置されることができる。ゲート（ＴＧ１、ＴＧ２、ＲＧ、ＳＦ、ＳＥＬ）は、それぞれ図２のトランジスタ（ＴＸ、ＲＸ、ＤＸ、ＳＸ）のゲートに対応することができる。ゲート（ＴＧ１、ＴＧ２、ＲＧ、ＳＦ、ＳＥＬ）は、活性領域（ＡＣＴ）と重なることができる。本実施例において、リセットトランジスタ（ＲＸ）、選択トランジスタ（ＳＸ）及びソースフォロワートランジスタ（ＤＸ）は、隣接する２つの単位画素（ＵＰ）間に互いに共有することができる。
【0057】
第１基板１の光学ブラック領域（ＯＢ）には、第１単位画素（ＵＰ１）と第２単位画素（ＵＰ２）が配置されることができる。第１単位画素（ＵＰ１）において、第１基板１内にはブラック光電変換部（ＰＤ’）が提供される。第２単位画素（ＵＰ２）において、第１基板１内にはダミー領域（ＰＤ''）が提供されることができる。ブラック光電変換部（ＰＤ'）は、例えば、第１導電型と異なる第２導電型の不純物をドーピングすることができる。第２導電型は、例えば、Ｎ型であってもよい。画素アレイ領域（ＡＰＳ）は、複数の単位画素（ＵＰ）を含むことができる。ブラック光電変換部（ＰＤ'）は、光電変換部（ＰＤ）と類似する構造を有するが、光電変換部（ＰＤ）と同じ動作（即ち、光を受けて電気的信号を発生させる動作）を行わない場合がある。ダミー領域（ＰＤ''）は、不純物でドーピングされていない場合がある。ダミー領域（ＰＤ''）で発生した信号は、その後のプロセスノイズを除去する情報として使用することができる。
【0058】
第１サブチップ（ＣＨ１）は、前面１ａに配置される第１層間絶縁膜（ＩＬ）をさらに含むことができる。第１層間絶縁膜（ＩＬ）は、シリコン酸化膜、シリコン窒化膜、シリコン酸化窒化膜、多孔性低誘電膜のうち選択される少なくとも一つの膜の多層膜で形成することができる。第１層間絶縁膜（ＩＬ）の間または内側には第１配線１５が配置されることができる。浮遊拡散領域（ＦＤ）は、第１コンタクトプラグ１７によって第１配線１５に接続されることができる。第１コンタクトプラグ１７は、画素アレイ領域（ＡＰＳ）において、第１層間絶縁膜（ＩＬ）のうち、前面１ａに最も近い（最下層の）第１層間絶縁膜（ＩＬ）を貫通することができる。
【0059】
第２サブチップ（ＣＨ２）は、第２基板（ＳＢ２）、その上に配置される周辺トランジスタ（ＰＴＲ）、そしてこれらを覆う第２層間絶縁膜（ＩＬ２））を含むことができる。第２層間絶縁膜（ＩＬ２）内には第２配線２１７が配置されることができる。第２サブチップ（ＣＨ２）は、第１サブチップ（ＣＨ１）で発生された電気的信号を保存するための回路を含むことができる。
【0060】
図４を参照すると、第１基板１の後面１ｂ上には、反射防止構造体（ＡＬ）が配置されることができる。反射防止構造体（ＡＬ）は、順次積層された第１絶縁膜（Ａ１）、導電性膜（Ａ２）、第２絶縁膜（Ａ３）及び第３絶縁膜（Ａ４）を含むことができる。第１絶縁膜（Ａ１）、第２絶縁膜（Ａ３）及び第３絶縁膜（Ａ４）は、それぞれ互いに異なる物質を含むことができる。一実施例において、第１絶縁膜（Ａ１）は、アルミニウム酸化物を含み、第２絶縁膜（Ａ３）はシリコン酸化物を含み、第３絶縁膜（Ａ４）はハフニウム酸化物を含むことができる。導電性膜（Ａ２）は、電気導電性を有する膜であり、チタニウム酸化物を含むことができる。
【0061】
本明細書において、第１絶縁膜（Ａ１）は「第１反射防止膜」と、導電性膜（Ａ２）は「第２反射防止膜」と、第２絶縁膜（Ａ３）は「第３反射防止膜」と、そして第３絶縁膜（Ａ４）は「第４反射防止膜」と命名することができる。
【0062】
第１基板１は、第１屈折率（ｎ１）を有し、第１絶縁膜（Ａ１）は、第２屈折率（ｎ２）を有し、導電性膜（Ａ２）は、第３屈折率（ｎ３）を有し、第２絶縁膜（Ａ３）は、第４屈折率（ｎ４）を有することができる。第２屈折率（ｎ２）と第３屈折率（ｎ３）の平均値{（ｎ２+ｎ３）／２}は、第１屈折率（ｎ１）より小さく、第４屈折率（ｎ４）より大きいことができる。第１屈折率（ｎ１）は、４．０～４．４であることができる。第２屈折率（ｎ２）は、２．０～３．０であることができる。第３屈折率（ｎ３）は、２．２～２．８であることができる。第４屈折率（ｎ４）は、１．０～１．９であることができる。
【0063】
第１絶縁膜（Ａ１）は第１厚さ（Ｔ１）を有し、導電性膜（Ａ２）は第２厚さ（Ｔ２）を有し、第２絶縁膜（Ａ３）は第３厚さ（Ｔ３）を有し、第３絶縁膜（Ａ４）は第４厚さ（Ｔ４）を有することができる。この時、第２厚さ（Ｔ２）は、第１厚さ（Ｔ１）と第４厚さ（Ｔ４）のそれぞれより大きく、第３厚さ（Ｔ３）より小さいことができる。
【0064】
第１厚さ（Ｔ１）は、１０Å～１００Åであることができる。第２厚さ（Ｔ２）は、１００Å～６００Åであることができる。第３厚さ（Ｔ３）は、６００Å～９００Åであることができる。第４厚さ（Ｔ４）は、２０Å～２００Åであることができる。
【0065】
このような屈折率の間の関係及び／または厚さの間の関係により、マイクロレンズ（ＭＬ）に入射された光（Ｌ１）は、反射防止構造体（ＡＬ）の多層構造体を屈折及び通過して、光電変換部（ＰＤ）によく入射することができる。これにより、受光率を増加させて鮮明な画質を有するイメージセンサー５００を提供することができる。
【0066】
一実施例に係るイメージセンサー５００では、反射防止構造体（ＡＬ）がチタニウム酸化物（ＴｉＯ２）からなる導電性膜（Ａ２）を含むことができるが、チタニウム酸化物（ＴｉＯ２）からなる導電性膜（Ａ２）は、全体的に全ての色光の反射度を減少させ、特に青色光の反射度をさらに減少させることができる。これにより、青色画素のＱＥ（Ｑｕａｎｔｕｍ Ｅｆｆｉｃｉｅｎｃｙ）を増加させることができる。
【0067】
第１絶縁膜（Ａ１）は、負の固定電荷膜の役割も果たすことができる。これにより、暗電流とホワイトスポットを改善することができる。
【0068】
また、導電性膜（Ａ２）に所定の負の電位（電圧）を印加して、第１基板１の後面１ｂ付近にホール（ｈ+）が蓄積されるようにすることができる。これにより、暗電流とホワイトスポットを改善する効果をより増大することができる。
【0069】
図３及び図４を参照すると、コンタクト領域（ＢＲ１）において、第１基板１の後面１ｂには後面コンタクト（ＢＣＡ）が配置されることができる。ビア領域（ＢＲ２）における第１基板１の後面１ｂには、第１後面ビア（ＢＶＳ（１））が配置されることができる。パッド領域（ＰＲ）における第１基板１の後面１ｂには、後面導電パッド（ＰＡＤ）と第２後面ビア（ＢＶＳ（２））が配置されることができる。第２後面ビア（ＢＶＳ（２））は、所定の個数同士がグループをなして、後面導電パッド（ＰＡＤ）周辺にそれぞれ配置されることができる。
【0070】
図４を参照すると、後面コンタクト（ＢＣＡ）は、反射防止構造体（ＡＬ）と第１基板１の少なくとも一部を貫通することができる。後面コンタクト（ＢＣＡ）は、第１後面トレンチ４６内に配置されることができる。後面コンタクト（ＢＣＡ）は、第１導電パターン５２ａと第１金属パターン５４ａを含むことができる。第１導電パターン５２ａは、第１後面トレンチ４６の側面と底面をコンフォーマルに覆うことができ、反射防止構造体（ＡＬ）の導電性膜（Ａ２）と接触して電気的に接続することができる。第１導電パターン５２ａは、チタニウム膜、窒化チタン膜、タングステン膜のうち少なくとも一つの単一膜または多重膜構造を有することができる。第１金属パターン５４ａは、例えば、アルミニウムを含むことができる。第１金属パターン５４ａは、第１後面トレンチ４６を埋めることができる。
【0071】
後面コンタクト（ＢＣＡ）は、第１画素分離部（ＤＴＩ１）の分離導電パターン１６と接することができる。後面コンタクト（ＢＣＡ）は、後面接続配線５２ｂを介して第１後面ビア（ＢＶＳ（１））と接続され、所定の負の電位が印加され、これを第１画素分離部（ＤＴＩ１）の分離導電パターン１６に印加することができる。分離導電パターン１６は、共通バイアスラインの役割を果たすことができる。これにより、第１画素分離部（ＤＴＩ１）と接する第１基板１の表面に存在することができる正孔を抑えて暗電流改善効果を増大することができる。
【0072】
第１後面ビア（ＢＶＳ（１））は、第１ホール（Ｈ１）内にそれぞれ配置される。第１後面ビア（ＢＶＳ（１））は、反射防止構造体（ＡＬ）、第１基板１、第１層間絶縁膜（ＩＬ１）及び第２層間絶縁膜（ＩＬ２）を一部貫通することができる。第１後面ビア（ＢＶＳ（１））は、第１サブチップ（ＣＨ１）の第１配線１５のうち一部と第２サブチップ（ＣＨ２）の第２配線２１７のうち一部を接続することができる。第１後面ビア（ＢＶＳ（１））は、第１ホール（Ｈ１）内の内壁と底面をコンフォーマルに埋めることができる。第１後面ビア（ＢＶＳ（１））は、第１導電パターン５２ａと同じ物質を含み、同じ厚さを有することができる。第１後面ビア（ＢＶＳ（１））は、チタニウム膜、窒化チタン膜、タングステン膜のうち少なくとも一つの単一膜または多重膜構造を有することができる。
【0073】
第１後面ビア（ＢＶＳ（１））のうち一つは、後面接続配線５２ｂのうち一つによって、後面コンタクト（ＢＣＡ）のうち一つと電気的に接続することができる。後面接続配線５２ｂは、第１導電パターン５２ａと同じ物質を含み、同じ厚さを有することができる。後面接続配線５２ｂは、チタニウム膜、窒化チタン膜、タングステン膜のうち少なくとも一つの単一膜または多重膜構造を有することができる。
【0074】
後面導電パッド（ＰＡＤ）は、第２後面トレンチ６０内に配置されることができる。後面導電パッド（ＰＡＤ）は、第２導電パターン５２ｃと第２金属パターン５４ｂを含むことができる。第２導電パターン５２ｃは、第２後面トレンチ６０の側面と底面をコンフォーマルに覆うことができる。第２導電パターン５２ｃは、第１導電パターン５２ａと同じ物質を含み、同じ厚さを有することができる。第２導電パターン５２ｃは、チタニウム膜、窒化チタン膜、タングステン膜のうち少なくとも一つの単一膜または多重膜構造を有することができる。第２金属パターン５４ｂは、例えば、アルミニウムを含むことができる。第２金属パターン５４ｂは、第２後面トレンチ６０を埋めることができる。
【0075】
第２後面ビア（ＢＶＳ（２））は、第２ホール（Ｈ２）内にそれぞれ配置される。第２後面ビア（ＢＶＳ（２））は、反射防止構造体（ＡＬ）の第１絶縁膜（Ａ１）、第１基板１、第１層間絶縁膜（ＩＬ１）及び第２層間絶縁膜（ＩＬ２）を一部貫通することができる。第２後面ビア（ＢＶＳ（２））は、第２配線２１７のうち一部と接続される。図示していないが、第２後面ビア（ＢＶＳ（２））は、第１配線１５のうち一部と接続することもできる。第２後面ビア（ＢＶＳ（２））は、第２ホール（Ｈ２）内の内壁と底面をコンフォーマルに埋めることができる。第２後面ビア（ＢＶＳ（２））は、第１導電パターン５２ａと同じ物質を含み、同じ厚さを有することができる。第２後面ビア（ＢＶＳ（２））は、チタニウム膜、窒化チタン膜、タングステン膜のうち少なくとも一つの単一膜または多重膜構造を有することができる。第２後面ビア（ＢＶＳ（２））のうち一つは、後面接続配線５２ｃのうち一つによって、後面導電パッド（ＰＡＤ）のうち一つと電気的に接続することができる。
【0076】
周縁領域（ＥＲ）において、反射防止構造体（ＡＬ）上には第１光学ブラックパターン５２ｐが配置されることができる。第１光学ブラックパターン５２ｐは、第１導電パターン５２ａと同じ物質を含み、同じ厚さを有することができる。第１光学ブラックパターン５２ｐは、チタニウム膜、窒化チタン膜、タングステン膜のうち少なくとも一つの単一膜または多重膜構造を有することができる。
【0077】
画素アレイ領域（ＡＰＳ）における反射防止構造体（ＡＬ）上には、遮光グリッドパターン４８ａが配置されることができる。遮光グリッドパターン４８ａ上には、低屈折グリッドパターン５０ａがそれぞれ配置されることができる。遮光グリッドパターン４８ａと低屈折グリッドパターン５０ａは、第１画素分離部（ＤＴＩ１）と重なり、平面的にグリッド形態を有することができる。遮光グリッドパターン４８ａは、例えば、チタニウムと窒化チタンのうち少なくとも一つを含むことができる。低屈折グリッドパターン５０ａは、全て同じ厚さを有して同一な有機物質を含むことができる。低屈折グリッドパターン５０ａは、カラーフィルター（ＣＦ１、ＣＦ２）より小さい屈折率を有することができる。例えば、低屈折グリッドパターン５０ａは、約１．３以下の屈折率を有することができる。遮光グリッドパターン４８ａと低屈折グリッドパターン５０ａは、隣接する単位画素（ＵＰ）間のクロストークを防止することができる。
【0078】
画素アレイ領域（ＡＰＳ）において、低屈折グリッドパターン５０ａの間にカラーフィルター（ＣＦ１、ＣＦ２）が配置されることができる。カラーフィルター（ＣＦ１、ＣＦ２）は、それぞれ青色、緑色、赤色のうち一つの色を有することができる。他の例として、カラーフィルター（ＣＦ１、ＣＦ２）は、シアン（ｃｙａｎ）、マゼンタ（ｍａｇｅｎｔａ）または黄色（ｙｅｌｌｏｗ）等の他のカラーを含むこともできる。本実施例によるイメージセンサーにおいて、カラーフィルター（ＣＦ１、ＣＦ２）はベイヤー（ｂａｙｅｒ）パターン形態に配列することができる。他の例では、カラーフィルター（ＣＦ１、ＣＦ２）は、２ｘ２配列のテトラ（Ｔｅｔｒａ）パターン、３ｘ３配列のノナ（ｎｏｎａ）パターン、または４ｘ４配列のヘクサデカ（ｈｅｘａｄｅｃａ）パターン形態に配列することができる。
【0079】
第１後面ビア（ＢＶＳ（１））の内部を埋める第１低屈折保護パターン５０ｂ及び第２後面ビア（ＢＶＳ（２））の内部を埋める第２低屈折保護パターン５０ｃ上には、それぞれキャッピングパターン（ＣＦＲ）が配置されることができる。キャッピングパターン（ＣＦＲ）は、例えば、フォトレジスト物質を含むことができる。
【0080】
低屈折グリッドパターン５０ａ、第１導電パターン５２ａ、第１金属パターン５４ａ、第２導電パターン５２ｃ、後面接続配線５２ｂ、第１光学ブラックパターン５２ｐ、キャッピングパターン（ＣＦＲ）、低屈折残余パターン５０ｒの上にはコンフォーマルに保護膜５６が配置されることができる。
【0081】
保護膜５６上には、第２光学ブラックパターン（ＣＦＢ）が配置されることができる。第２光学ブラックパターン（ＣＦＢ）は、例えば、青色のカラーフィルターと同じ物質を含むことができる。
【0082】
画素アレイ領域（ＡＰＳ）におけるカラーフィルター（ＣＦ１、ＣＦ２）上には、マイクロレンズ（ＭＬ）が配置されることができる。マイクロレンズ（ＭＬ）の周縁は互いに接して接続することができる。マイクロレンズ（ＭＬ）は、アレイを構成することができる。マイクロレンズ（ＭＬ）は、「マイクロレンズアレイ」とも命名することができる。
【0083】
周縁領域（ＥＲ）における第２光学ブラックパターン（ＣＦＢ）上には、レンズ残余層（ＭＬＲ）が配置されることができる。レンズ残余層（ＭＬＲ）は、マイクロレンズ（ＭＬ）と同じ物質を含むことができる。パッド領域（ＰＲ）におけるレンズ残余層（ＭＬＲ）と保護膜５６には、後面導電パッド（ＰＡＤ）を露出させる開口部３５が形成されることができる。
【0084】
図９は一実施例に係るイメージセンサーの部分平面図である。
【0085】
各単位画素（ＵＰ）内で第１及び第２転送ゲート（ＴＧ１、ＴＧ２）、光電変換部（ＰＤ）及び浮遊拡散領域（ＦＤ）の配置は様々に変形することができる。図９のように、浮遊拡散領域（ＦＤ）が単位画素（ＵＰ）の角に配置され、光電変換部（ＰＤ）が浮遊拡散領域（ＦＤ）と平面図上所定の間隔離隔しており、その間に第１及び第２転送ゲート（ＴＧ１、ＴＧ２）が配置されることができる。この時、第１転送ゲート（ＴＧ１）は、平面図上光電変換部（ＰＤ）と一部重なり、浮遊拡散領域（ＦＤ）とは離隔することができる。第２転送ゲート（ＴＧ２）は、変換部（ＰＤ）と一部重なり、浮遊拡散領域（ＦＤ）と接することができる。第１及び第２転送ゲート（ＴＧ１、ＴＧ２）、光電変換部（ＰＤ）及び浮遊拡散領域（ＦＤ）の垂直的配置は、図６または図７の構造を有することができる。
【0086】
【0087】
【0088】
第１サブチップ（ＣＨ１）は、好ましくはイメージセンシング機能をすることができる。第１サブチップ（ＣＨ１）は、第１基板１を含むことができる。第１基板１は、例えば、シリコン単結晶ウェハー、シリコンエピタキシャル層またはＳＯＩ（ｓｉｌｉｃｏｎ ｏｎ ｉｎｓｕｌａｔｏｒ）基板であってもよい。第１基板１は、例えば、第１導電型の不純物でドーピングすることができる。例えば、第１導電型はＰ型であることができる。第１基板１は、互いに反対の前面１ａと後面１ｂを含む。本明細書において、前面１ａは第１面１ａ、後面１ｂは第２面１ｂと命名することができる。第１基板１は、画素アレイ領域（ＡＰＳ）、光学ブラック領域（ＯＢ）と周縁領域（ＥＲ）を含むことができる。
【0089】
画素アレイ領域（ＡＰＳ）と光学ブラック領域（ＯＢ）は、それぞれ複数の単位画素（ＵＰ）を含むことができる。光学ブラック領域（ＯＢ）は、画素アレイ領域（ＡＰＳ）を囲むことができる。周縁領域（ＥＲ）は、画素アレイ領域（ＡＰＳ）と光学ブラック領域（ＯＢ）を囲むことができる。周縁領域（ＥＲ）は、パッド領域（ＰＲ）を含むことができる。パッド領域（ＰＲ）は、周縁領域（ＥＲ）のうち最も外郭に位置することができる。
【0090】
画素アレイ領域（ＡＰＳ）と光学ブラック領域（ＯＢ）において、第１基板１内に第１画素分離部（ＤＴＩ１）が配置され、単位画素（ＵＰ）を分離／限定することができる。第１画素分離部（ＤＴＩ１）は、周縁領域（ＥＲ）のコンタクト領域（ＢＲ１）まで延びることができる。第１画素分離部（ＤＴＩ１）は、平面的に網目状を有することができる。周縁領域（ＥＲ）における第1基板１内に第２画素分離部（ＤＴＩ２）が配置されることができる。
【0091】
第１画素分離部（ＤＴＩ１）と第２画素分離部（ＤＴＩ２）は、それぞれ第１基板１の前面１ａから後面１ｂに向かって形成された深いトレンチ２２内に位置する。第１画素分離部（ＤＴＩ１）と第２画素分離部（ＤＴＩ２）は、ＦＤＴＩ（Ｆｒｏｎｔｓｉｄｅ Ｄｅｅｐ ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ）であってもよい。第１画素分離部（ＤＴＩ１）と第２画素分離部（ＤＴＩ２）は、それぞれ埋め込み絶縁パターン１２、分離絶縁パターン１４及び分離導電パターン１６を含むことができる。埋め込み絶縁パターン１２は、分離導電パターン１６と第１層間絶縁膜（ＩＬ１）の間に介在することができる。分離絶縁パターン１４は、分離導電パターン１６と第１基板１の間そして埋め込み絶縁パターン１２と第１基板１の間に介在することができる。
【0092】
埋め込み絶縁パターン１２、分離絶縁パターン１４は第１基板１と他の屈折率を有する絶縁物質で形成することができる。埋め込み絶縁パターン１２、分離絶縁パターン１４は、例えば、シリコン酸化物を含むことができる。分離導電パターン１６は、第１基板１と離隔することができる。分離導電パターン１６は、不純物がドーピングされたポリシリコン膜やシリコンゲルマニウム膜を含むことができる。ポリシリコンやシリコンゲルマニウム膜にドーピングされた不純物は、例えば、ホウ素、リン、ヒ素のうち一つであることができる。または、分離導電パターン１６は、金属膜を含むことができる。
【0093】
第１画素分離部（ＤＴＩ１）と第２画素分離部（ＤＴＩ２）は、それぞれ第１基板１の前面１ａから後面１ｂに向かってますます狭くなる水平断面積を有することができる。第２画素分離部（ＤＴＩ２）は、「基板分離部」にも命名することができる。
【0094】
単位画素（ＵＰ）において、第１基板１内には、光電変換部（ＰＤ）がそれぞれ配置されることができる。光電変換部（ＰＤ）は、第１導電型と反対となる第２導電型の不純物でドーピングすることができる。第２導電型は、例えば、Ｎ型であってもよい。光電変換部（ＰＤ）にドーピングされたＮ型の不純物は、周辺の第１基板１にドーピングされたＰ型の不純物とＰＮ接合をなしてフォトダイオードを提供することができる。
【0095】
第１基板１内には、前面１ａに隣接する第１素子分離部（ＳＴＩ１）が配置されることができる。第１素子分離部（ＳＴＩ１）は、第１画素分離部（ＤＴＩ１）によって貫通することができる。第１素子分離部（ＳＴＩ１）は、各単位画素（ＵＰ）において、前面１ａに隣接する活性領域を限定することができる。活性領域は、図２のトランジスタ（ＴＸ、ＲＸ、ＤＸ、ＳＸ）のために提供することができる。
【0096】
図１０を参照すると、各単位画素（ＵＰ）において、第１基板１の前面１ａ上には、デュアル転送ゲートを構成する第１及び第２転送ゲート（ＴＧ１、ＴＧ２）が配置されることができる。第１及び第２転送ゲート（ＴＧ１、ＴＧ２）の一部は、第１基板１内に延びることができる。第１及び第２転送ゲート（ＴＧ１、ＴＧ２）は、バーチカル（Ｖｅｒｔｉｃａｌ）タイプであってもよい。または、第１及び第２転送ゲート（ＴＧ１、ＴＧ２）は、第１基板１内に延びず、平坦な形態のプラナ（Ｐｌａｎａｒ）タイプであってもよい。第１及び第２転送ゲート（ＴＧ１、ＴＧ２）と第１基板１との間には、ゲート絶縁膜（Ｇｏｘ）が介在することができる。第１及び第２転送ゲート（ＴＧ１、ＴＧ２）の一側において、第１基板１内には浮遊拡散領域（ＦＤ）が配置されることができる。浮遊拡散領域（ＦＤ）には、例えば、第２導電型の不純物がドーピングされることができる。
【0097】
図１１を参照すると、第１サブチップ（ＣＨ１）に配置されている各単位画素（ＵＰ）内には、第１及び第２転送ゲート（ＴＧ１、ＴＧ２）、光電変換部（ＰＤ）及び浮遊拡散領域（ＦＤ）だけ配置されることができる。図５の実施例とは異なり、選択ゲート（ＳＥＬ）、ソースフォロワゲート（ＳＦ）、リセットゲート（ＲＧ）などは第１サブチップ（ＣＨ１）に配置されず、第２サブチップ（ＣＨ２）に配置されることができる。
【0098】
図１１を参照すると、第１転送ゲート（ＴＧ１）と第２転送ゲート（ＴＧ２）は、光電変換部（ＰＤ）と浮遊拡散領域（ＦＤ）に対して互いに非対称に配置することができる。第１及び第２転送ゲート（ＴＧ１、ＴＧ２）、光電変換部（ＰＤ）及び浮遊拡散領域（ＦＤ）の垂直的配置は、図６または図７の構造を有することができる。例えば、第１転送ゲート（ＴＧ１）は、光電変換部（ＰＤ）には接し、浮遊拡散領域（ＦＤ）とは離隔して配置されることができる。一方、第２転送ゲート（ＴＧ２）は、光電変換部（ＰＤ）と浮遊拡散領域（ＦＤ）の両方に接するように配置されることができる。第１転送ゲート（ＴＧ１）は、光電変換部（ＰＤ）には接し、浮遊拡散領域（ＦＤ）とは離隔するように配置され、第２転送ゲート（ＴＧ２）は、光電変換部（ＰＤ）とは離隔し、浮遊拡散領域（ＦＤ）には接するように配置されることができる。平面図上第１転送ゲート（ＴＧ１）は、光電変換部（ＰＤ）の範囲内に位置し、浮遊拡散領域（ＦＤ）とは離隔することができる。平面図上第２転送ゲート（ＴＧ２）は、光電変換部（ＰＤ）と一部重なり、浮遊拡散領域（ＦＤ）には接することができる。
【0099】
図１１において、電子転送経路中心断面（ＴＰＣ線に沿って切断した断面）の両側に第１転送ゲート（ＴＧ１）と第２転送ゲート（ＴＧ２）がそれぞれ配置されることができる。第１転送ゲート（ＴＧ１）と第２転送ゲート（ＴＧ２）は、電子転送経路中心断面に対して互いに非対称に配置することができる。
【0100】
図６及び図７を参照すると、転送経路中心断面（ＴＰＣ）上に第１転送ゲート（ＴＧ１）と第２転送ゲート（ＴＧ２）を投影した時、第１転送ゲート（ＴＧ１）と第２転送ゲート（ＴＧ２）は、互いに一部重なることができる。第１転送ゲート（ＴＧ１）は、光電変換部（ＰＤ）と上下に接することができる。第２転送ゲート（ＴＧ２）は、浮遊拡散領域（ＦＤ）と左右に接することができる。第２転送ゲート（ＴＧ２）は、光電変換部（ＰＤ）とも上下に接することもできる。
【0101】
このような第１転送ゲート（ＴＧ１）と第２転送ゲート（ＴＧ２）には、それぞれ別々にオン－オフ（ｏｎ－ｏｆｆ）電圧が印加されることができる。
【0102】
このように、第１転送ゲート（ＴＧ１）と第２転送ゲート（ＴＧ２）を光電変換部（ＰＤ）と浮遊拡散領域（ＦＤ）に対して互いに非対称に配置し、第１転送ゲート（ＴＧ１）と第２転送ゲート（ＴＧ２）にそれぞれ別々にオン－オフ（ｏｎ－ｏｆｆ）電圧を印加することにより、浮遊拡散領域（ＦＤ）から光電変換部（ＰＤ）に電子が戻るバックフロー（ｂａｃｋｆｌｏｗ）現象を遮断することができる。また、第１転送ゲート（ＴＧ１）を浮遊拡散領域（ＦＤ）から離隔配置したため、固定された点パターンが現れる不良（ｐｏｉｎｔ ｆｉｘｅｄ ｐａｔｔｅｒｎ ｎｏｉｓｅ）が減少することができる。
【0103】
イメージセンサー５０３は、後面受光イメージセンサーであってもよい。光は、第１基板１の後面１ｂを介して第１基板１内に入射することができる。入射された光によって、ＰＮ接合で電子－正孔対が生成されることができる。このように生成された電子は、光電変換部（ＰＤ）に移動することができる。転送ゲート（ＴＧ）に電圧を印加すると、電子は浮遊拡散領域（ＦＤ）に移動することができる。
【0104】
第１サブチップ（ＣＨ１）は、第１基板１の前面１ａ上に第１及び第２転送ゲート（ＴＧ１、ＴＧ２）と、これを覆う第１層間絶縁膜（ＩＬ１）を含むことができる。第１基板１には第１素子分離部（ＳＴＩ１）が配置され、活性領域を定義することができる。第１サブチップ（ＣＨ１）は、内部接続コンタクト１７ａをさらに含むことができる。内部接続コンタクト１７ａのうち少なくとも一つは、周縁領域（ＥＲ）で第１画素分離部（ＤＴＩ１）の埋め込み絶縁パターン１２を貫通し、第１配線１５のうち一部と第１画素分離部（ＤＴＩ１）の分離導電パターン１６を接続し、分離導電パターン１６に負のバイアス電圧を印加することができる。内部接続コンタクト１７ａのうち少なくとも他の一つは、後面導電パッド（ＰＡＤ）の下の第２画素分離部（ＤＴＩ２）の埋め込み絶縁パターン１２を貫通し、第１配線１５のうち一部と第２画素分離部（ＤＴＩ２）の分離導電パターン１６を接続することができる。最下層の第１層間絶縁膜（ＩＬ１）内には、第１導電パッド（ＣＰ１）が配置されることができる。第１導電パッド（ＣＰ１）は銅を含むことができる。
【0105】
第２サブチップ（ＣＨ２）は、第２基板（ＳＢ２）、第２基板（ＳＢ２）の前面２ａ上に配置される選択ゲート（ＳＥＬ）、ソースフォロワゲート（ＳＦ）及びリセットゲート（図示せず）、そしてこれらを覆う第２層間絶縁膜（ＩＬ２）を含むことができる。第２基板（ＳＢ２）には、第２素子分離部（ＳＴＩ２）が配置されて活性領域を定義することができ、活性領域には追加的浮遊拡散領域（図示せず）が配置されることができる。第２基板（ＳＢ２）には複数の貫通口が配置され、各貫通口内には貫通ビア２２２が配置されることができる。貫通ビア２２２の上には第２導電パッド（ＣＰ２）が配置され、第２基板（ＳＢ２）の後面２ｂ側を通して露出することができる。第２導電パッド（ＣＰ２）は、第１サブチップ（ＣＨ１）の第１導電パッド（ＣＰ１）と接することができる。貫通ビア２２２と第２導電パッド（ＣＰ２）の周囲には、貫通口絶縁膜１１１が埋め込むことができる。貫通口絶縁膜１１１は、第２基板（ＳＢ２）の前面２ａ上にコンフォーマルに配置されることができる。貫通口絶縁膜１１１と第２層間絶縁膜（ＩＬ２）内には、ソースフォロワゲート（ＳＦ）と接続するビア２２１と、第２基板（ＳＢ２）の活性領域と接続するビア２２３を含む第２配線２１７と、第３導電パッド（ＣＰ３）が配置されることができる。ソースフォロワゲート（ＳＦ）は、貫通ビア２２２及び第２導電パッド（ＣＰ２）を介して第１サブチップ（ＣＨ１）の浮遊拡散領域（ＦＤ）とそれぞれ接続することができる。
【0106】
図１０を参照すると、第２基板（ＳＢ２）を貫通する貫通口内に貫通ビア２２２が配置され、貫通ビア２２２の上には第２導電パッド（ＣＰ２）が配置されることができる。貫通ビア２２２と第２導電パッド（ＣＰ２）の周囲には、貫通口絶縁膜１１１が満たされて、第２基板（ＳＢ２）と貫通ビア２２２及び第２導電パッド（ＣＰ２）の間を絶縁することができる。貫通ビア２２２の下端は第２配線２１７と接続することができる。貫通ビア２２２は、第２導電パッド（ＣＰ２）から遠くなるほど断面の幅が増加することができ、第２導電パッド（ＣＰ２）は、貫通ビア２２２から遠くなるほど断面の幅が増加することができる。第２導電パッド（ＣＰ２）と第２配線２１７は、銅を含むことができ、貫通ビア２２２はタングステンを含むことができる。
【0107】
図１０を参照すると、第３サブチップ（ＣＨ３）は、第３基板（ＳＢ３）、この上に配置される周辺トランジスタ（ＰＴＲ）、そしてこれらを覆う第３層間絶縁膜（ＩＬ３）を含むことができる。第３基板（ＳＢ３）には第３素子分離部（ＳＴＩ３）が配置され、活性領域を定義することができる。第３層間絶縁膜（ＩＬ３）内には、第３配線３１７及び第４導電パッド（ＣＰ３）が配置されることができる。第３層間絶縁膜（ＩＬ３）の最上層は、第２層間絶縁膜（ＩＬ２）の最上層と接する。第３サブチップ（ＣＨ３）は、第１及び／または第２サブチップ（ＣＨ１、ＣＨ２）を駆動したり、第１及び／または第２サブチップ（ＣＨ１、ＣＨ２）で発生した電気的信号を保存するための回路を含むことができる。
【0108】
図１０を参照すると、第１基板１の後面１ｂ上には、反射防止構造体（ＡＬ）が配置されることができる。反射防止構造体（ＡＬ）は、順次積層された第１絶縁膜（Ａ１）、導電性膜（Ａ２）、第２絶縁膜（Ａ３）及び第３絶縁膜（Ａ４）を含むことができる。第１絶縁膜（Ａ１）、第２絶縁膜（Ａ３）及び第３絶縁膜（Ａ４）は、それぞれ互いに異なる物質を含むことができる。一実施例において、第１絶縁膜（Ａ１）はアルミニウム酸化物を含み、第２絶縁膜（Ａ３）はシリコン酸化物を含み、第３絶縁膜（Ａ４）はハフニウム酸化物を含むことができる。導電性膜（Ａ２）は、電気導電性を有する膜であり、チタニウム酸化物を含むことができる。
【0109】
本明細書において、第１絶縁膜（Ａ１）は、「第１反射防止膜」と、導電性膜（Ａ２）は、「第２反射防止膜」と、第２絶縁膜（Ａ３）は、「第３反射防止膜」と、そして第３絶縁膜（Ａ４）は、「第４反射防止膜」と命名することができる。
【0110】
第１基板１は第１屈折率（ｎ１）を有し、第１絶縁膜（Ａ１）は第２屈折率（ｎ２）を有し、導電性膜（Ａ２）は第３屈折率（ｎ３）を有し、第２絶縁膜（Ａ３）は第４屈折率（ｎ４）を有することができる。第２屈折率（ｎ２）と第３屈折率（ｎ３）の平均値{（ｎ２+ｎ３）／２}は、第１屈折率（ｎ１）より小さく、第４屈折率（ｎ４）より大きいことができる。第１屈折率（ｎ１）は、４．０～４．４であることができる。第２屈折率（ｎ２）は、２．０～３．０であることができる。第３屈折率（ｎ３）は、２．２～２．８であることができる。第４屈折率（ｎ４）は、１．０～１．９であることができる。
【0111】
第１絶縁膜（Ａ１）は第１厚さ（Ｔ１）を有し、導電性膜（Ａ２）は第２厚さ（Ｔ２）を有し、第２絶縁膜（Ａ３）は第３厚さ（Ｔ３）を有し、第３絶縁膜（Ａ４）は第４厚さ（Ｔ４）を有することができる。この時、第２厚さ（Ｔ２）は、第１厚さ（Ｔ１）と第４厚さ（Ｔ４）のそれぞれより大きく、第３厚さ（Ｔ３）より小さくすることもできる。
【0112】
第１厚さ（Ｔ１）は、１０Å～１００Åであることができる。第２厚さ（Ｔ２）は、１００Å～６００Åであることができる。第３厚さ（Ｔ３）は、６００Å～９００Åであることができる。第４厚さ（Ｔ４）は２０Å～２００Åであることができる。
【0113】
このような屈折率の間の関係及び／または厚さの間の関係によって、マイクロレンズ（ＭＬ）に入射された光は、反射防止構造体（ＡＬ）の多層構造体を屈折及び通過して、光電変換部（ＰＤ）によく入射することができる。これにより、受光率を増加させて鮮明な画質を有するイメージセンサー５０３を提供することができる。
【0114】
一実施例に係るイメージセンサー５０３では、反射防止構造体（ＡＬ）がチタニウム酸化物（ＴｉＯ２）からなる導電性膜（Ａ２）を含むことができ、チタニウム酸化物（ＴｉＯ２）からなる導電性膜（Ａ２）は、全体的に全ての色光の反射度を減少させ、特に青色光の反射度をより減少させることができる。これにより、青色画素のＱＥ（Ｑｕａｎｔｕｍ Ｅｆｆｉｃｉｅｎｃｙ）を増加させることができる。
【0115】
第１絶縁膜（Ａ１）は、負の固定電荷膜の役割も果たすことができる。これにより、暗電流とホワイトスポットを改善することができる。
【0116】
また、導電性膜（Ａ２）に所定の負の電位（電圧）を印加して、第１基板１の後面１ｂ付近にホール（ｈ+）が蓄積するようにすることができる。これにより、暗電流とホワイトスポット改善効果をより増大することができる。
【0117】
反射防止構造体（ＡＬ）上には、第１光学ブラックパターン５２ｐが配置されることができる。第１光学ブラックパターン５２ｐは、チタニウム膜、窒化チタン膜、タングステン膜のうち少なくとも一つの単一膜または多重膜構造を有することができる。
【0118】
画素アレイ領域（ＡＰＳ）において、反射防止構造体（ＡＬ）上には遮光グリッドパターン４８ａが配置されることができる。遮光グリッドパターン４８ａ上には、低屈折グリッドパターン５０ａがそれぞれ配置されることができる。遮光グリッドパターン４８ａと低屈折グリッドパターン５０ａは、第１画素分離部（ＤＴＩ１）と重なり、平面的にグリッド形態を有することができる。遮光グリッドパターン４８ａは、例えば、チタニウムと窒化チタンのうち少なくとも一つを含むことができる。低屈折グリッドパターン５０ａは、全て同じ厚さを有し、同じ有機物質を含むことができる。低屈折グリッドパターン５０ａは、カラーフィルター（ＣＦ１、ＣＦ２）より小さい屈折率を有することができる。例えば、低屈折グリッドパターン５０ａは、約１．３以下の屈折率を有することができる。遮光グリッドパターン４８ａと低屈折グリッドパターン５０ａは、隣接する単位画素（ＵＰ）間のクロストークを防止することができる。
【0119】
第１光学ブラックパターン５２ｐ、遮光グリッドパターン４８ａ及び低屈折グリッドパターン５０ａ上には、コンフォーマルに保護膜５６が配置されることができる。
【0120】
画素アレイ領域（ＡＰＳ）において、保護膜５６上に低屈折グリッドパターン５０aの間にカラーフィルター（ＣＦ１、ＣＦ２）が配置されることができる。カラーフィルター（ＣＦ１、ＣＦ２）は、それぞれ青色、緑色、赤色のうち一つの色を有することができる。他の例として、カラーフィルター（ＣＦ１、ＣＦ２）は、シアン（ｃｙａｎ）、マゼンタ（ｍａｇｅｎｔａ）または黄色（ｙｅｌｌｏｗ）などの他のカラーを含むこともできる。本実施例によるイメージセンサーにおいて、カラーフィルター（ＣＦ１、ＣＦ２）は、ベイヤー（ｂａｙｅｒ）パターン形態に配列することができる。他の例において、カラーフィルター（ＣＦ１、ＣＦ２）は２ｘ２配列のテトラ（Ｔｅｔｒａ）パターン、３ｘ３配列のノナ（ｎｏｎａ）パターンまたは４ｘ４配列のヘクサデカ（ｈｅｘａｄｅｃａ）パターン形態に配列することができる。
【0121】
画素アレイ領域（ＡＰＳ）におけるカラーフィルター（ＣＦ１、ＣＦ２）上には、マイクロレンズ（ＭＬ）が配置されることができる。マイクロレンズ（ＭＬ）の周縁は、互いに接して接続することができる。マイクロレンズ（ＭＬ）はアレイを構成することができる。マイクロレンズ（ＭＬ）は、「マイクロレンズアレイ」にも命名することができる。
【0122】
以上、添付図面を参照して本発明の実施例を説明したが、本発明が属する技術分野で通常の知識を有する者は本発明がその技術的な思想や必須の特徴を変更せず、他の具体的な形態に実施できることを理解できるであろう。従って、以上で説明した実施例は、全ての面で例示的なものであり、限定的ではないと理解されるべきである。
【符号の説明】
【0123】
光電変換部（ＰＤ）
浮遊拡散領域（ＦＤ）
第１及び第２転送ゲート（ＴＧ１、ＴＧ２）
転送トランジスタ（ＴＸ）
リセットトランジスタ（ＲＸ）、
選択トランジスタ（ＳＸ）、
ソースフォロワートランジスタ（ＤＸ）
浮遊拡散領域（ＦＤ）
第１及び第２転送ゲート（ＴＧ１、ＴＧ２）
転送トランジスタ（ＴＸ）
リセットトランジスタ（ＲＸ）、
選択トランジスタ（ＳＸ）、
ソースフォロワートランジスタ（ＤＸ）
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】