特開 2024-173759 半導体素子

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024173759

(43)【公開日】2024-12-12

(54)【発明の名称】半導体素子

(51)【国際特許分類】

   H01L 21/336 20060101AFI20241205BHJP

【ＦＩ】

H01L29/78 301X

H01L29/78 301S

H01L29/78 301Y

【審査請求】未請求

【請求項の数】10

【出願形態】ＯＬ

(21)【出願番号】P 2024085288

(22)【出願日】2024-05-27

(31)【優先権主張番号】10-2023-0071091

(32)【優先日】2023-06-01

(33)【優先権主張国・地域又は機関】KR

(71)【出願人】

【識別番号】390019839

【氏名又は名称】三星電子株式会社

【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．

【住所又は居所原語表記】１２９，Ｓａｍｓｕｎｇ－ｒｏ，Ｙｅｏｎｇｔｏｎｇ－ｇｕ，Ｓｕｗｏｎ－ｓｉ，Ｇｙｅｏｎｇｇｉ－ｄｏ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ

(74)【代理人】

【識別番号】100107766

【弁理士】

【氏名又は名称】伊東 忠重

(74)【代理人】

【識別番号】100229448

【弁理士】

【氏名又は名称】中槇 利明

(72)【発明者】

【氏名】▲ゆ▼ 烋旻

(72)【発明者】

【氏名】姜 明吉

(72)【発明者】

【氏名】金 洞院

(72)【発明者】

【氏名】金 鍾守

(72)【発明者】

【氏名】盧 昶佑

(72)【発明者】

【氏名】朴 範▲ちん▼

(72)【発明者】

【氏名】鄭 秀眞

(72)【発明者】

【氏名】崔 佑碩

【テーマコード（参考）】

5F140

【Ｆターム（参考）】

5F140AA30

5F140AA39

5F140AB03

5F140AB04

5F140AC01

5F140AC36

5F140BA01

5F140BA05

5F140BA06

5F140BA10

5F140BB05

5F140BC15

5F140BD11

5F140BD12

5F140BE09

5F140BE10

5F140BF05

5F140BF06

5F140BF07

5F140BF10

5F140BG04

5F140BG10

5F140BG12

5F140BG14

5F140BG28

5F140BG36

5F140BH06

5F140BH27

5F140BH47

5F140BK09

5F140BK18

5F140CB04

(57)【要約】

【課題】性能が改善された半導体素子を提供する。
【解決手段】半導体素子は、基板上に位置する活性パターン；活性パターン上に位置するソース／ドレインパターン；ソース／ドレインパターンの間を接続し、互いに離隔して積層された半導体パターンを含むチャンネルパターン；ソース／ドレインパターンの間を横断し、チャンネルパターンを囲み、メインゲート部分及びサブゲート部分を有するゲートパターン；そしてサブゲート部分とソース／ドレインパターンの間に位置する内部ゲートスペーサを含み、サブゲート部分を通る互いに隣接するソース／ドレインパターンの間の距離は、半導体パターンを通る互いに隣接するソース／ドレインパターンの間の距離より大きい。
【選択図】図１

【特許請求の範囲】

【請求項1】

基板上に位置する活性パターン；
前記活性パターンの上に位置するソース／ドレインパターン；
前記ソース／ドレインパターンの間を接続し、互いに離隔して積層された半導体パターンを含むチャンネルパターン；
前記ソース／ドレインパターンの間を横断し、前記チャンネルパターンを囲み、メインゲート部分及びサブゲート部分を有するゲートパターン；そして
前記サブゲート部分と前記ソース／ドレインパターンとの間に位置する第１部分、及び前記サブゲート部分と前記半導体パターンとの間に位置する第２部分を有する内部ゲートスペーサを含み、
前記サブゲート部分を通る互いに隣接する前記ソース／ドレインパターンの間の距離は、前記半導体パターンを通る互いに隣接する前記ソース／ドレインパターンの間の距離より大きい、半導体素子。

【請求項2】

前記半導体パターンは、前記ソース／ドレインパターンと接する面が前記ソース／ドレインパターンに向かって凹状の形状を有する、請求項１に記載の半導体素子。

【請求項3】

前記半導体パターンの前記ソース／ドレインパターンが接する面の凹状の断面形状は、半円、半楕円、三角形、正方形、多角形、またはこれらの組み合わせである、請求項２に記載の半導体素子。

【請求項4】

前記ソース／ドレインパターンが前記活性パターンと接する面の断面形状が、前記活性パターンに向かって尖った（ｓｈａｒｐ）形状、丸い形状、または平坦な形状を有する、請求項１に記載の半導体素子。

【請求項5】

前記内部ゲートスペーサは、前記ソース／ドレインパターンと接する面が前記ソース／ドレインパターンに向かって凹状または平坦な形状を有する、請求項１に記載の半導体素子。

【請求項6】

前記内部ゲートスペーサの前記第１部分と前記第２部分は接続され、前記サブゲート部分を囲む、請求項１に記載の半導体素子。

【請求項7】

前記内部ゲートスペーサの前記第１部分を通る前記サブゲート部分と前記ソース／ドレインパターンとの間の距離の前記第１部分の厚さは、
前記内部ゲートスペーサの前記第２部分を通る前記サブゲート部分と前記半導体パターンとの間の距離の前記第２部分の厚さよりも大きい、請求項１に記載の半導体素子。

【請求項8】

前記内部ゲートスペーサの前記第１部分の厚さと前記内部ゲートスペーサの前記第２部分の厚さの比率は、１：１未満である、請求項７に記載の半導体素子。

【請求項9】

基板上に位置する活性パターン；
前記活性パターンの上に位置するソース／ドレインパターン；
前記ソース／ドレインパターンの間を接続し、互いに離隔して積層された半導体パターンを含むチャンネルパターン；
前記ソース／ドレインパターンの間を横断し、前記チャンネルパターンを囲み、メインゲート部分及びサブゲート部分を有するゲートパターン；そして
前記サブゲート部分と前記ソース／ドレインパターンとの間に位置する内部ゲートスペーサを含み、
前記内部ゲートスペーサは、前記ソース／ドレインパターンと接する面が前記ソース／ドレインパターンに向かって凹状または平坦な形状を有し、
前記サブゲート部分を通る互いに隣接する前記ソース／ドレインパターンの間の距離は、前記半導体パターンを通る互いに隣接する前記ソース／ドレインパターンの間の距離より大きい、半導体素子。

【請求項10】

基板上に位置する活性パターン；
前記活性パターンの上に位置するソース／ドレインパターン；
前記ソース／ドレインパターンの間を接続し、互いに離隔して積層された半導体パターンを含むチャンネルパターン；
前記ソース／ドレインパターンの間を横断し、前記チャンネルパターンを囲み、メインゲート部分及びサブゲート部分を有するゲートパターン；そして
前記サブゲート部分と前記ソース／ドレインパターンとの間に位置する第１部分、及び前記サブゲート部分と前記チャンネルパターンとの間に位置する第２部分を有する内部ゲートスペーサを含み、
前記内部ゲートスペーサは、前記ソース／ドレインパターンと接する面が前記ソース／ドレインパターンに向かって凹状または平坦な形状を有し、
前記半導体パターンは、前記ソース／ドレインパターンと接する面が前記ソース／ドレインパターンに向かって凹状の形状を有し、
前記サブゲート部分を通る互いに隣接する前記ソース／ドレインパターンの間の距離は、前記半導体パターンを通る互いに隣接する前記ソース／ドレインパターンの間の距離より大きい、半導体素子。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、半導体素子及びその製造方法に関する。

【背景技術】

【0002】

半導体は、導体と不導体の中間領域に属する物質で、所定の条件下で電気が通じる物質を意味する。このような半導体物質を利用して様々な半導体素子を製造することができ、例えば、メモリ素子などを製造することができる。このような半導体素子は、様々な電子装置に使用することができる。

【0003】

電子産業が高度に発展するにつれて、半導体素子の特性に対する要求がますます高まっている。例えば、半導体素子に対する高信頼性、高速化及び／または多機能化などに対する要求がますます高まっている。このような要求特性を満たすために、半導体素子内の構造はますます複雑化、集積化されている。

【発明の概要】

【発明が解決しようとする課題】

【0004】

本開示の一側面は、漏洩電流を減少させながらソース／ドレインパターンのエピタキシー（ＥＰＩ）形成時の散布を改善し、短いチャンネル長さ及びチャンネルの側面の高いドーピング濃度を通じてチャンネル抵抗を改善し、均一な仕事関数（ｗｏｒｋ ｆｕｎｃｔｉｏｎ）を確保することにより、性能が改善された半導体素子を提供することができる。

【0005】

一側面による半導体素子は、基板上に位置する活性パターン；活性パターン上に位置するソース／ドレインパターン；ソース／ドレインパターンの間を接続し、互いに離隔して積層された半導体パターンを含むチャンネルパターン；ソース／ドレインパターンの間を横断し、チャンネルパターンを囲み、メインゲート部分及びサブゲート部分を有するゲートパターン；そしてサブゲート部分とソース／ドレインパターンの間に位置する第１部分、及びサブゲート部分と半導体パターンの間に位置する第２部分を有する内部ゲートスペーサを含み、サブゲート部分を通る互いに隣接するソース／ドレインパターンの間の距離は、半導体パターンを通る互いに隣接するソース／ドレインパターンの間の距離より大きい。

【0006】

他側面による半導体素子は、基板上に位置する活性パターン；活性パターンの上に位置するソース／ドレインパターン；ソース／ドレインパターンの間を接続し、互いに離隔して積層された半導体パターンを含むチャンネルパターン；ソース／ドレインパターンの間を横断し、チャンネルパターンを囲み、メインゲート部分及びサブゲート部分を有するゲートパターン；そしてサブゲート部分とソース／ドレインパターンの間に位置する内部ゲートスペーサを含み、内部ゲートスペーサは、ソース／ドレインパターンと接する面がソース／ドレインパターンに向かって凹状または平坦な形状を有し、サブゲート部分を通る互いに隣接するソース／ドレインパターンの間の距離は、半導体パターンを通る互いに隣接するソース／ドレインパターンの間の距離より大きい。

【0007】

また他の側面による半導体素子は、基板上に位置する活性パターン；活性パターン上に位置するソース／ドレインパターン；ソース／ドレインパターンの間を接続し、互いに離隔して積層された半導体パターンを含むチャンネルパターン；ソース／ドレインパターンの間を横断し、チャンネルパターンを囲み、メインゲート部分及びサブゲート部分を有するゲートパターン；そしてサブゲート部分とソース／ドレインパターンの間に位置する第１部分、及びサブゲート部分とチャンネルパターンの間に位置する第２部分を有する内部ゲートスペーサを含み、内部ゲートスペーサは、ソース／ドレインパターンと接する面がソース／ドレインパターンに向かって凹状または平坦な形状を有し、半導体パターンは、ソース／ドレインパターンと接する面がソース／ドレインパターンに向かって凹状の形状を有し、サブゲート部分を通る互いに隣接するソース／ドレインパターンの間の距離は、半導体パターンを通る互いに隣接するソース／ドレインパターンの間の距離より大きい。

【0008】

実施例によれば、漏洩電流を減少させながらソース／ドレインパターンのエピタキシー形成時の散布を改善し、短いチャンネル長さ及びチャンネルの側面の高いドーピング濃度を通してチャンネル抵抗を改善し、均一な仕事関数を確保することによって、半導体素子の性能を改善することができる。

【図面の簡単な説明】

【0009】

【図1】一実施例に係る半導体素子を示す平面図である。

【図2】図１のＡ－Ａ’に沿って切断した断面図である。

【図3】図１のＢ－Ｂ’に沿って切断した断面図である。

【図4】図２のＰ１領域を拡大して示した拡大図である。

【図5】一実施例に係る半導体素子を示す、図２に対応する平面図である。

【図6】一実施例に係る半導体素子を示す、図２に対応する平面図である。

【図7】一実施例に係る半導体素子の製造方法の中間段階を示す断面図である。

【図8】一実施例に係る半導体素子の製造方法の中間段階を示す断面図である。

【図9】一実施例に係る半導体素子の製造方法の中間段階を示す断面図である。

【図10】一実施例に係る半導体素子の製造方法の中間段階を示す、図９に対応する平面図である。

【図11】一実施例に係る半導体素子の製造方法の中間段階を示す、図９に対応する平面図である。

【図12】一実施例に係る半導体素子の製造方法の中間段階を示す断面図である。

【図13】一実施例に係る半導体素子の製造方法の中間段階を示す断面図である。

【図14】一実施例に係る半導体素子の製造方法の中間段階を示す断面図である。

【図15】一実施例に係る半導体素子の製造方法の中間段階を示す断面図である。

【図16】一実施例に係る半導体素子の製造方法の中間段階を示す断面図である。

【発明を実施するための形態】

【0010】

以下、添付図面を参照して様々な実施例について、本技術分野で通常の知識を有する者が容易に実施できるように詳しく説明する。実施例は様々な形態に実施することができ、ここで説明する実施例に限定されない。

【0011】

本開示を明確に説明するために説明上不要な部分は省略し、明細書全体にわたって同一または類似する構成要素については同じ参照符号を使用する。

【0012】

また、図面に示した各構成の大きさ及び厚さは説明の便宜上任意に示したもので、本開示が図面に限定されるものではない。説明の便宜及び／または簡単な図示のために一部層及び領域の厚さを拡大したり誇張して示した。

【0013】

また、層、膜、領域、板など部分が他の部分の「上」または「の上」にあるという時、これは他の部分の「直上」にある場合だけでなく、その中間にまた他の部分がある場合も含む。逆に、ある部分が他の部分の「直上」にあるという時には、中間に他の部分がないことを意味する。また、基準となる部分の「上」または「の上」にあるというのは、基準となる部分の上または下に位置することであり、必ず重力反対方向での「上」または「の上」に位置することを意味するのではない。

【0014】

また、明細書全体において、ある部分が他の構成要素を「含む」とする時、これは特に反対の記載がない限り、他の構成要素を除くのではなく、他の構成要素をさらに含むことができることを意味する。

【0015】

また、明細書全体で、「平面上」または「平面から見る時」は、対象部分を上から見た時を意味し、「断面上」または「断面から見る時」は、対象部分を垂直に切断した断面をそばから見た時を意味することができる。

【0016】

一実施例に係る半導体素子に関する図面では、例として、ナノワイヤーまたはナノシートを含むトランジスタ、ＭＢＣＦＥＴ^ＴＭ（Ｍｕｌｔｉ－Ｂｒｉｄｇｅ Ｃｈａｎｎｅｌ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）、フィン型パターン形状のチャンネル領域を含むフィン型トランジスタ（ＦｉｎＦＥＴ）を示したが、これに限定されるものではない。いくつかの実施例に係る半導体素子は、トンネリングトランジスタ（ｔｕｎｎｅｌｉｎｇ ＦＥＴ）、３ＤＳＦＥＴ（３Ｄ Ｓｔａｃｋ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）、またはＣＦＥＴ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）などを含むことができることはもちろんである。

【0017】

図１～図４を参照すると、一実施例に係る半導体素子１０は、基板１００、基板１００上に位置する活性パターン（ＡＰ）、活性パターン（ＡＰ）上に位置するソース／ドレインパターン１５０、ソース／ドレインパターン１５０の間に位置するチャンネルパターン（ＣＰ）、そして、ソース／ドレインパターン１５０の間を横断し、チャンネルパターン（ＣＰ）を囲むゲートパターン（ＧＳ）を含む。

【0018】

選択的に、半導体素子１０は、ゲートスペーサ１４０、キャッピング層１４５、エッチング停止膜１８５、及び層間絶縁膜１９０をさらに含むことができる。

【0019】

基板１００は、バルクシリコンまたはＳＯＩ（ｓｉｌｉｃｏｎ－ｏｎ－ｉｎｓｕｌａｔｏｒ）を含むことができる。これとは異なり、基板１００は、シリコン基板を含むことができ、または他の物質、例えば、シリコンゲルマニウム（ＳｉＧｅ）、ＳＧＯＩ（ｓｉｌｉｃｏｎ ｇｅｒｍａｎｉｕｍ ｏｎ ｉｎｓｕｌａｔｏｒ）、アンチモン化インジウム、鉛テルル化合物、インジウム砒素、インジウムリン化物、ガリウム砒素、またはアンチモン化ガリウムを含むことができる。

【0020】

基板１００の上面は、第１方向（Ｄ１方向）、及び第１方向（Ｄ１方向）と交差する第２方向（Ｄ２方向）に平行な平面で構成することができる。

【0021】

基板１００は、活性パターン（ＡＰ）を定義するトレンチを有し、トレンチ内にはフィールド絶縁膜１０５が位置することができる。

【0022】

活性パターン（ＡＰ）は、シート（ｓｈｅｅｔ）またはフィン（ｆｉｎ）形状を有することができる。活性パターン（ＡＰ）は、第１方向（Ｄ１方向）に沿って延びることができ、第２方向（Ｄ２方向）に沿って互いに離隔して配置することができる。

【0023】

一例として、活性パターン（ＡＰ）は、ＮＭＯＳが形成される領域に位置することができる。他の例として、活性パターン（ＡＰ）は、ＰＭＯＳが形成される領域に位置することができる。

【0024】

活性パターン（ＡＰ）は、基板１００の一部をエッチングして形成されたものであることができ、基板１００から成長したエピ層（ｅｐｉｔａｘｉａｌ ｌａｙｅｒ）を含むことができる。活性パターン（ＡＰ）は、元素半導体物質のシリコン（Ｓｉ）またはゲルマニウム（Ｇｅ）を含むことができる。また、活性パターン（ＡＰ）は、化合物半導体を含むことができ、例えば、ＩＶ－ＩＶ族化合物半導体またはＩＩＩ－Ｖ族化合物半導体を含むことができる。

【0025】

ＩＶ－ＩＶ族化合物半導体は、例えば、炭素（Ｃ）、ケイ素（Ｓｉ）、ゲルマニウム（Ｇｅ）、スズ（Ｓｎ）のうち少なくとも２つ以上を含む二元系化合物（ｂｉｎａｒｙ ｃｏｍｐｏｕｎｄ）、または三元系化合物（ｔｅｒｎａｒｙ ｃｏｍｐｏｕｎｄ）であってもよい。

【0026】

ＩＩＩ－Ｖ族化合物半導体は、例えば、ＩＩＩ族元素にアルミニウム（Ａｌ）、ガリウム（Ｇａ及びインジウム（Ｉｎ）のうち少なくとも一つとＶ族元素のリン（Ｐ）、砒素（Ａｓ）及びアンチモン（Ｓｂ）のうち一つが結合して形成される二元系化合物、三元系化合物または四元系化合物のうち一つであってもよい。

【0027】

フィールド絶縁膜１０５は、基板１００上に位置することができる。フィールド絶縁膜１０５は、トレンチ内を満たすように配置されることができる。

【0028】

一例として、フィールド絶縁膜１０５は、活性パターン（ＡＰ）の側壁上に位置することができる。フィールド絶縁膜１０５は、活性パターン（ＡＰ）の上面上に位置しない。フィールド絶縁膜１０５は、活性パターン（ＡＰ）の側面を全体的に覆うことができる。このような場合、活性パターン（ＡＰ）の一部は、フィールド絶縁膜１０５の上面より第３方向（Ｄ３方向）に突出される。または、フィールド絶縁膜１０５は、活性パターン（ＡＰ）の側壁の一部を覆うこともできる。

【0029】

フィールド絶縁膜１０５は、絶縁物質を含むことができ、例えば、酸化物、窒化物、酸窒化物またはこれらの組み合わせを含むことができる。フィールド絶縁膜１０５は、単一膜であると示したが、説明の便宜のためのものであり、これに限定されるものではない。

【0030】

チャンネルパターン（ＣＰ）は、活性パターン（ＡＰ）上に位置することができる。チャンネルパターン（ＣＰ）は、活性パターン（ＡＰ）と第３方向（Ｄ３方向）に離隔することができる。ここで、第３方向（Ｄ３方向）は、第１方向（Ｄ１方向）及び第２方向（Ｄ２方向）と交差する方向としうる。例えば、第３方向（Ｄ３方向）は基板１００の厚さ方向であってもよい。

【0031】

チャンネルパターン（ＣＰ）は、半導体パターン（ＳＰ１、ＳＰ２、ＳＰ３）を含むことができる。一例として、チャンネルパターン（ＣＰ）は、第１半導体パターン（ＳＰ１）、第２半導体パターン（ＳＰ２）、及び第３半導体パターン（ＳＰ３）を含むことができる。第１半導体パターン（ＳＰ１）、第２半導体パターン（ＳＰ２）、及び第３半導体パターン（ＳＰ３）は、フィールド絶縁膜１０５の上面より高く位置することができる。

【0032】

第１半導体パターン（ＳＰ１）上に第２半導体パターン（ＳＰ２）が位置することができ、第２半導体パターン（ＳＰ２）上に第３半導体パターン（ＳＰ３）が位置することができる。第２半導体パターン（ＳＰ２）は、第１半導体パターン（ＳＰ１）及び第３半導体パターン（ＳＰ３）と第３方向（Ｄ３方向）に離隔している。半導体パターン（ＳＰ１、ＳＰ２、ＳＰ３）の間の離隔距離は、実質的に同じこともある。但し、これに限定されるものではなく、半導体パターン（ＳＰ１、ＳＰ２、ＳＰ３）の間の離隔距離は異なる場合もある。

【0033】

半導体パターン（ＳＰ１、ＳＰ２、ＳＰ３）の厚さは、実質的に同じであってもよいが、但し、これに限定されるものではなく、半導体パターン（ＳＰ１、ＳＰ２、ＳＰ３）のうち少なくともいずれか一つの厚さが異なる場合もある。

【0034】

図２には、３つの半導体パターン（ＳＰ１、ＳＰ２、ＳＰ３）が第３方向（Ｄ３方向）に沿って離隔して積層されていることが示されているが、これは説明の便宜のためのものあり、これに限定されるものではない。例えば、４つ以上の半導体パターンが第３方向（Ｄ３方向）に沿って離隔して積層されることもできる。

【0035】

半導体パターン（ＳＰ１、ＳＰ２、ＳＰ３）は、元素半導体物質のシリコン（Ｓｉ）またはシリコンゲルマニウム（ＳｉＧｅ）、ＩＶ－ＩＶ族化合物半導体、またはＩＩＩ－Ｖ族化合物半導体のうち一つを含むことができる。それぞれの半導体パターン（ＳＰ１、ＳＰ２、ＳＰ３）は、活性パターン（ＡＰ）と同じ物質を含むことができ、活性パターン（ＡＰ）と他の物質を含むこともできる。

【0036】

ゲートパターン（ＧＳ）は、基板１００上に位置することができる。ゲートパターン（ＧＳ）は、第２方向（Ｄ２方向）に延びることができる。ゲートパターン（ＧＳ）は、第１方向（Ｄ１方向）に離隔して位置することができる。

【0037】

一例として、ゲートパターン（ＧＳ）は、活性パターン（ＡＰ）の上に位置し、活性パターン（ＡＰ）を横切ることができる。ゲートパターン（ＧＳ）の下部は、活性パターン（ＡＰ）の上部と交差することができる。ゲートパターン（ＧＳ）は、それぞれの半導体パターン（ＳＰ１、ＳＰ２、ＳＰ３）を包むことができる。

【0038】

ゲートパターン（ＧＳ）は、サブゲート部分（Ｓ_ＧＳ１、Ｓ_ＧＳ２、Ｓ_ＧＳ３）及びメインゲート部分（Ｍ_ＧＳ）を有することができる。サブゲート部分（Ｓ_ＧＳ１、Ｓ_ＧＳ２、Ｓ_ＧＳ３）は、第３方向（Ｄ３方向）に隣接する半導体パターン（ＳＰ１、ＳＰ２、ＳＰ３）の間、及び活性パターン（ＡＰ）と半導体パターン（ＳＰ１、ＳＰ２、ＳＰ３）の間に位置することができる。メインゲート部分（Ｍ_ＧＳ）は、第３方向（Ｄ３方向）に最上部に位置する半導体パターン（ＳＰ１、ＳＰ２、ＳＰ３）の上と、第２方向（Ｄ２方向）に互いに離隔した半導体パターン（ＳＰ１、ＳＰ２、ＳＰ３）の間に位置することができる。

【0039】

チャンネルパターン（ＣＰ）が複数の半導体パターン（ＳＰ１、ＳＰ２、ＳＰ３）を含むことによって、ゲートパターン（ＧＳ）は、複数のサブゲート部分（Ｓ_ＧＳ１、Ｓ_ＧＳ２、Ｓ_ＧＳ３）を含むことができる。サブゲート部分（Ｓ_ＧＳ１、Ｓ_ＧＳ２、Ｓ_ＧＳ３）の数は、チャンネルパターン（ＣＰ）に含まれている半導体パターン（ＳＰ１、ＳＰ２、ＳＰ３）の数に比例することができる。例えば、サブゲート部分（Ｓ_ＧＳ１、Ｓ_ＧＳ２、Ｓ_ＧＳ３）の数は、半導体パターン（ＳＰ１、ＳＰ２、ＳＰ３）の数と同じであることができる。

【0040】

サブゲート部分（Ｓ_ＧＳ１、Ｓ_ＧＳ２、Ｓ_ＧＳ３）は、第１サブゲート部分（Ｓ_ＧＳ１）、第２サブゲート部分（Ｓ_ＧＳ２）、及び第３サブゲート部分（Ｓ_ＧＳ３）を含むことができる。第３サブゲート部分（Ｓ_ＧＳ３）、第２サブゲート部分（Ｓ_ＧＳ２）、及び第１サブゲート部分（Ｓ_ＧＳ１）は、活性パターン（ＡＰ）上に第３方向（Ｄ３方向）に順次離隔して積層することができる。以下の説明は、サブゲート部分（Ｓ_ＧＳ１、Ｓ_ＧＳ２、Ｓ_ＧＳ３）の数が３つの場合について説明する。但し、これに限定されるものではなく、２つまたはその以下のサブゲート部分を含んだり、４つまたはそれ以上のサブゲート部分を含むこともできる。

【0041】

一例として、第３サブゲート部分（Ｓ_ＧＳ３）は、活性パターン（ＡＰ）の上面及び第１半導体パターン（ＳＰ１）の下面の間に位置することができ、第２サブゲート部分（Ｓ_ＧＳ２）は、第１半導体パターン（ＳＰ１）の上面及び第２半導体パターン（ＳＰ２）の下面の間に位置することができ、第１サブゲート部分（Ｓ_ＧＳ１）は、第２半導体パターン（ＳＰ２）の上面及び第３半導体パターン（ＳＰ３）の下面の間に位置することができる。

【0042】

サブゲート部分（Ｓ_ＧＳ１、Ｓ_ＧＳ２、Ｓ_ＧＳ３）は、この後に説明されるソース／ドレインパターン１５０の間に位置することができる。この時、サブゲート部分（Ｓ_ＧＳ１、Ｓ_ＧＳ２、Ｓ_ＧＳ３）とソース／ドレインパターン１５０の間には、内部ゲートスペーサ２１０が位置することができる。

【0043】

サブゲート部分（Ｓ_ＧＳ１、Ｓ_ＧＳ２、Ｓ_ＧＳ３）のそれぞれは、サブゲート電極１２０、及びゲート絶縁膜１３２を含むことができる。

【0044】

サブゲート電極１２０は、金属、金属合金、導電性金属窒化物、金属シリサイド、ドーピングされた半導体物質、導電性金属酸化物、または導電性金属酸窒化物を含むことができる。サブゲート電極１２０は、例えば、窒化チタン（ＴｉＮ）、タンタル炭化物（ＴａＣ）、タンタル窒化物（ＴａＮ）、チタンシリコン窒化物（ＴｉＳｉＮ）、タンタルシリコン窒化物（ＴａＳｉＮ）、タンタル窒化チタン（ＴａＴｉＮ）、チタンアルミニウム窒化物（ＴｉＡｌＮ）、タンタルアルミニウム窒化物（ＴａＡｌＮ）、タングステン窒化物（ＷＮ）、ルテニウム（Ｒｕ）、チタンアルミニウム（ＴｉＡｌ）、チタンアルミニウム炭窒化物（ＴｉＡｌＣ－Ｎ）、チタンアルミニウム炭化物（ＴｉＡｌＣ）、チタン炭化物（ＴｉＣ）、タンタル炭窒化物（ＴａＣＮ）、タングステン（Ｗ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、コバルト（Ｃｏ）、チタン（Ｔｉ）、タンタル（Ｔａ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、ニッケル白金（Ｎｉ－Ｐｔ）、ニオビウム（Ｎｂ）、ニオビウム窒化物（ＮｂＮ）、ニオビウム炭化物（ＮｂＣ）、モリブデン（Ｍｏ）、モリブデン窒化物（ＭｏＮ）、モリブデン炭化物（ＭｏＣ）、タングステン炭化物（ＷＣ）、ロジウム（Ｒｈ）、パラジウム（Ｐｄ）、イリジウム（Ｉｒ）、オスミウム（Ｏｓ）、銀（Ａｇ）、金（Ａｕ）、亜鉛（Ｚｎ）、バナジウム（Ｖ）、またはこれらの組み合わせを含むことができるが、これに限定されるものではない。導電性金属酸化物及び導電性金属酸窒化物は、上述した物質が酸化された形態を含むことができるが、これに限定されるものではない。

【0045】

この時、内部ゲートスペーサ２１０がサブゲート部分（Ｓ_ＧＳ１、Ｓ_ＧＳ２、Ｓ_ＧＳ３）とソース／ドレインパターン１５０の間に位置する。

【0046】

内部ゲートスペーサ２１０は、低誘電率物質を含むことができる。低誘電率物質は、シリコン酸化物、またはシリコン酸化物より誘電率が低い物質を含むことができる。例えば、低誘電率物質は、シリコン酸化物、フッ素または炭素がドーピングされたシリコン酸化物、多孔性シリコン酸化物（ｐｏｒｏｕｓ ｓｉｌｉｃｏｎ ｏｘｉｄｅ）、または有機ポリマー誘電体（ｏｒｇａｎｉｃ ｐｏｌｙｍｅｒｉｃ ｄｉｅｌｅｃｔｒｉｃ）を含むことができる。但し、これに限定されるものではなく、内部ゲートスペーサ２１０は、例えば、シリコン窒化物（ＳｉＮ）、シリコン酸窒化物（ＳｉＯＮ）、シリコン酸化物（ＳｉＯ_２）、シリコン炭酸窒化物（ＳｉＯＣＮ）、シリコンホウ素窒化物（ＳｉＢＮ）、シリコン酸窒化ケイ素（ＳｉＯＢＮ）、炭化ケイ素（ＳｉＯＣ）、またはこれらの組み合わせを含むことができる。

【0047】

一例として、内部ゲートスペーサ２１０は、サブゲート部分（Ｓ_ＧＳ１、Ｓ_ＧＳ２、Ｓ_ＧＳ３）とソース／ドレインパターン１５０の間に位置する第１部分２１１、及びサブゲート部分（Ｓ_ＧＳ１、Ｓ_ＧＳ２、Ｓ_ＧＳ３）と半導体パターン（ＳＰ１、ＳＰ２、ＳＰ３）の間に位置する第２部分２１２を有することができる。また、内部ゲートスペーサ２１０は、サブゲート部分（Ｓ_ＧＳ１、Ｓ_ＧＳ２、Ｓ_ＧＳ３）と活性パターン（ＡＰ）の間に位置する第３部分２１３を有することができる。

【0048】

但し、これに限定されるものではなく、内部ゲートスペーサ２１０は、第１部分２１１だけを有し、第２部分２１２または第３部分２１３を有しない場合がある。即ち、内部ゲートスペーサ２１０は、サブゲート部分（Ｓ_ＧＳ１、Ｓ_ＧＳ２、Ｓ_ＧＳ３）とソース／ドレインパターン１５０の間にだけ位置し、サブゲート部分（Ｓ_ＧＳ１、Ｓ_ＧＳ２、Ｓ_ＧＳ３）と半導体パターン（ＳＰ１、ＳＰ２、ＳＰ３）の間またはサブゲート部分（Ｓ_ＧＳ１、Ｓ_ＧＳ２、Ｓ_ＧＳ３）と活性パターン（ＡＰ）の間には位置することができない場合がある。

【0049】

内部ゲートスペーサ２１０の第１部分２１１と第２部分２１２は互いに接続し、サブゲート部分（Ｓ_ＧＳ１、Ｓ_ＧＳ２、Ｓ_ＧＳ３）を囲むことができる。一例として、サブゲート部分（Ｓ_ＧＳ１、Ｓ_ＧＳ２、Ｓ_ＧＳ３）でメインゲート部分（Ｍ_ＧＳ）と接続しない面、例えば４つの面は、内部ゲートスペーサ２１０によって囲まれることができる。

【0050】

後述する図９に示すように、一実施例に係る半導体素子１０の製造方法は、ソース／ドレイン凹部（１５０Ｒ）を形成した後、ソース／ドレイン凹部（１５０Ｒ）の内部にソース／ドレインパターン１５０を形成する前に内部ゲートスペーサ２１０を形成するのではなく、図１５に示すように、犠牲層（ＳＣ_Ｌ）を除去した後、サブゲート電極１２０を形成する前に内部ゲートスペーサ２１０を形成することにより、内部ゲートスペーサ２１０は、サブゲート部分（Ｓ_ＧＳ１、Ｓ_ＧＳ２、Ｓ_ＧＳ３）とソース／ドレインパターン１５０の間に位置する第１部分２１１、及びサブゲート部分（Ｓ_ＧＳ１、Ｓ_ＧＳ２、Ｓ_ＧＳ３）と半導体パターン（ＳＰ１、ＳＰ２、ＳＰ３）の間に位置する第２部分２１２または選択的にサブゲート部分（Ｓ_ＧＳ１、Ｓ_ＧＳ２、Ｓ_ＧＳ３）と活性パターン（ＡＰ）の間に位置する第３部分２１３を有することができる。

【0051】

また、後述する図１５及び図１６に示すように、内部ゲートスペーサ２１０を形成した後、エッチング工程を通して内部ゲートスペーサ２１０の厚さを減らすことにより、サブゲート電極１２０が形成される十分な空間を確保する。これにより、内部ゲートスペーサ２１０の第１部分２１１の厚さは、内部ゲートスペーサ２１０の第２部分２１２の厚さより大きいことができる。

【0052】

ここで、内部ゲートスペーサ２１０の第１部分２１１の厚さ（Ｔ３）は、内部ゲートスペーサ２１０の第１部分２１１が有する第１方向（Ｄ１方向）における最小厚さを意味することができる。例えば、内部ゲートスペーサ２１０の第１部分２１１の厚さ（Ｔ３）は、サブゲート部分（Ｓ_ＧＳ１、Ｓ_ＧＳ２、Ｓ_ＧＳ３）とソース／ドレインパターン１５０の間の第１方向（Ｄ１方向）の最短距離を意味することができる。内部ゲートスペーサ２１０の第２部分２１２の厚さ（Ｔ４）は、内部ゲートスペーサ２１０の第２部分２１２が有する第３方向（Ｄ３方向）における最小厚さを意味することができる。例えば、内部ゲートスペーサ２１０の第２部分２１２の厚さ（Ｔ４）は、サブゲート部分（Ｓ_ＧＳ１、Ｓ_ＧＳ２、Ｓ_ＧＳ３）と半導体パターン（ＳＰ１、ＳＰ２、ＳＰ３）の間の第３方向（Ｄ３方向）の最短距離を意味することができる。

【0053】

一例として、内部ゲートスペーサ２１０の第１部分２１１の厚さ（Ｔ３）及び第２部分２１２の厚さ（Ｔ４）は、いずれかの半導体パターン（ＳＰ１、ＳＰ２、ＳＰ３）の第２方向（Ｄ２方向）の中間地点（１／２地点）から第１方向（Ｄ１方向）及び第３方向（Ｄ３方向）に平行に切断した断面（即ち、図２）上で走査電子顕微鏡（ＳＥＭ）または走査透過電子顕微鏡（ＳＴＥＭ）などによって観察することによって測定することができる。

【0054】

例えば、内部ゲートスペーサ２１０の第１部分２１１の厚さ（Ｔ３）と第２部分２１２の厚さ（Ｔ４）の比率は、１：０超過から１：１未満、１：０．９未満、１：０．８未満、１：０．７未満、１：０．６未満、１：０．５未満、１：０．４未満、１：０．３未満、１：０．２未満、または１：０．１未満の範囲であることができる。

【0055】

また、内部ゲートスペーサ２１０は、サブゲート電極１２０と接する面がサブゲート電極１２０に向かっておおよそ凹状または平坦な形状を有することができる。これは、内部ゲートスペーサ２１０が、犠牲層（ＳＣ_Ｌ）が除去されたゲートトレンチ１２０ｔ内に形成されるためである。

【0056】

例えば、サブゲート部分（Ｓ_ＧＳ１、Ｓ_ＧＳ２、Ｓ_ＧＳ３）の中心軸から第１面までの第１距離は、第２距離より小さいこともできる。サブゲート部分（Ｓ_ＧＳ１、Ｓ_ＧＳ２、Ｓ_ＧＳ３）の中心軸は、サブゲート部分（Ｓ_ＧＳ１、Ｓ_ＧＳ２、Ｓ_ＧＳ３）を第１方向（Ｄ１方向）に二等分し、第３方向（Ｄ３方向）と平行な線分であってもよい。第１面は、内部ゲートスペーサ２１０の第１部分２１１がサブゲート部分（Ｓ_ＧＳ１、Ｓ_ＧＳ２、Ｓ_ＧＳ３）と第１方向（Ｄ１方向）に接する面を意味することができる。

【0057】

ここで、第１距離及び第２距離は、いずれかのゲートパターン（ＧＳ）の第２方向（Ｄ２方向）の中間地点（１／２地点）から第１方向（Ｄ１方向）及び第３方向（Ｄ３方向）に平行に切断した断面（即ち、図２）上で走査電子顕微鏡（ＳＥＭ）または走査透過電子顕微鏡（ＳＴＥＭ）などによって観察することによって測定することができる。

【0058】

サブゲート部分（Ｓ_ＧＳ１、Ｓ_ＧＳ２、Ｓ_ＧＳ３）の中心軸から第１面までの距離として、内部ゲートスペーサ２１０の上面または下面から測定した距離が第１距離であることができる。また、サブゲート部分（Ｓ_ＧＳ１、Ｓ_ＧＳ２、Ｓ_ＧＳ３）の中心軸から第１面までの距離として、内部ゲートスペーサ２１０の上面と下面の中間地点（１／２地点）から測定した距離が第２距離であることができる。

【0059】

第１距離と第２距離は、それぞれサブゲート部分（Ｓ_ＧＳ１、Ｓ_ＧＳ２、Ｓ_ＧＳ３）の中心軸から第１面まで第１方向（Ｄ１方向）に沿って測定した距離であることができる。例えば、第１距離は、サブゲート部分（Ｓ_ＧＳ１、Ｓ_ＧＳ２、Ｓ_ＧＳ３）の上面から測定した距離として、サブゲート部分（Ｓ_ＧＳ１、Ｓ_ＧＳ２、Ｓ_ＧＳ３）の中心軸から第１面までの距離のうち、最短距離であることができる。また、第２距離は、サブゲート部分（Ｓ_ＧＳ１、Ｓ_ＧＳ２、Ｓ_ＧＳ３）を第３方向（Ｄ３方向）に二等分する平面上で測定した距離であり、サブゲート部分（Ｓ_ＧＳ１、Ｓ_ＧＳ２、Ｓ_ＧＳ３）の中心軸から第１面までの距離のうち最短距離であることができる。

【0060】

図４に示したように、サブゲート部分（Ｓ_ＧＳ１、Ｓ_ＧＳ２、Ｓ_ＧＳ３）の中心軸から第１面までの距離は、活性パターン（ＡＰ）から第３方向（Ｄ３方向）に遠くなるにつれて増加し、ほぼ中間地点を過ぎた後に減少することができる。

【0061】

また、内部ゲートスペーサ２１０は、ソース／ドレインパターン１５０と接する面がソース／ドレインパターン１５０に向かっておおよそ凹状または平坦な形状を有することができる。例えば、サブゲート部分（Ｓ_ＧＳ１、Ｓ_ＧＳ２、Ｓ_ＧＳ３）の中心軸から第２面までの第３距離は、第４距離より大きいこともできる。一例として、第２面は、内部ゲートスペーサ２１０の第１部分２１１がソース／ドレインパターン１５０と接する面を意味することができる。または、第２面は、内部ゲートスペーサ２１０の第１方向（Ｄ１方向）の最外郭面を意味することができる。

【0062】

ここで、第３距離及び第４距離は、いずれかのサブゲート部分（Ｓ_ＧＳ１、Ｓ_ＧＳ２、Ｓ_ＧＳ３）の第２方向（Ｄ２方向）の中間地点（１／２地点）から第１方向（Ｄ１方向）及び第３方向（Ｄ３方向）に平行に切断した断面（即ち、図２）上で走査電子顕微鏡（ＳＥＭ）または走査透過電子顕微鏡（ＳＴＥＭ）などによって観察することによって測定することができる。

【0063】

サブゲート部分（Ｓ_ＧＳ１、Ｓ_ＧＳ２、Ｓ_ＧＳ３）の中心軸から第２面までの距離として、内部ゲートスペーサ２１０の上面または下面で測定した距離が第３距離であることができる。また、サブゲート部分（Ｓ_ＧＳ１、Ｓ_ＧＳ２、Ｓ_ＧＳ３）の中心軸から第２面までの距離として、内部ゲートスペーサ２１０の上面と下面の中間地点（１／２地点）から測定した距離が第４距離であることができる。

【0064】

第３距離と第４距離は、それぞれサブゲート部分（Ｓ_ＧＳ１、Ｓ_ＧＳ２、Ｓ_ＧＳ３）の中心軸から第２面まで第１方向（Ｄ１方向）を沿って測定した距離であることができる。例えば、第３距離は、内部ゲートスペーサ２１０の上面から測定した距離として、サブゲート部分（Ｓ_ＧＳ１、Ｓ_ＧＳ２、Ｓ_ＧＳ３）の中心軸から第２面までの距離のうち、最短距離であることができる。また、第４距離は、サブゲート部分（Ｓ_ＧＳ１、Ｓ_ＧＳ２、Ｓ_ＧＳ３）を第３方向（Ｄ３方向）に二等分する平面上から測定した距離として、サブゲート部分（Ｓ_ＧＳ１、Ｓ_ＧＳ２、Ｓ_ＧＳ３）の中心軸から第２面までの距離のうち、最短距離であることができる。

【0065】

図４に示されたように、サブゲート部分（Ｓ_ＧＳ１、Ｓ_ＧＳ２、Ｓ_ＧＳ３）の中心軸から第２面までの距離は、活性パターン（ＡＰ）から第３方向（Ｄ３方向）に遠くなるにつれて減少し、ほぼ中間地点を過ぎた後に増加することができる。

【0066】

一例として、内部ゲートスペーサ２１０の第１部分２１１の上部から下部に行くほど、第１部分２１１の第１方向（Ｄ１方向）への厚さは減少した後、再び増加することができる。即ち、第１部分２１１の上部及び下部の厚さは、第３方向（Ｄ３方向）で第１部分２１１の中心部分の厚さより大きいことができる。

【0067】

一方、半導体パターン（ＳＰ１、ＳＰ２、ＳＰ３）も、ソース／ドレインパターン１５０と接する面がソース／ドレインパターン１５０に向かって凹状の形状を有することができる。例えば、半導体パターン（ＳＰ１、ＳＰ２、ＳＰ３）の中心軸から第３面までの第５距離は、第６距離より小さいことができる。半導体パターン（ＳＰ１、ＳＰ２、ＳＰ３）の中心軸は、半導体パターン（ＳＰ１、ＳＰ２、ＳＰ３）を第１方向（Ｄ１方向）に二等分し、第３方向（Ｄ３方向）と平行な線分であってもよい。一例として、第３面は、半導体パターン（ＳＰ１、ＳＰ２、ＳＰ３）がソース／ドレインパターン１５０と第１方向（Ｄ１方向）に接する面を意味することができる。または、第３面は、半導体パターン（ＳＰ１、ＳＰ２、ＳＰ３）の第１方向（Ｄ１方向）の最外郭面を意味することができる。

【0068】

ここで、第５距離及び第６距離は、いずれかのゲートパターン（ＧＳ）の第２方向（Ｄ２方向）中間地点（１／２地点）から第１方向（Ｄ１方向）及び第３方向（Ｄ３方向）に平行に切断した断面（即ち、図２）上で走査電子顕微鏡（ＳＥＭ）または走査透過電子顕微鏡（ＳＴＥＭ）などにより観察することにより測定することができる。

【0069】

半導体パターン（ＳＰ１、ＳＰ２、ＳＰ３）の中心軸から第３面までの距離として、半導体パターン（ＳＰ１、ＳＰ２、ＳＰ３）の上面または下面から測定した距離が第５距離であることができる。また、半導体パターン（ＳＰ１、ＳＰ２、ＳＰ３）の中心軸から第３面までの距離として、半導体パターン（ＳＰ１、ＳＰ２、ＳＰ３）の上面と下面の中間地点（１／２地点）から測定した距離が第６距離であることができる。

【0070】

第５距離と第６距離は、それぞれ半導体パターン（ＳＰ１、ＳＰ２、ＳＰ３）の中心軸から第３面まで第１方向（Ｄ１方向）に沿って測定した距離であることができる。例えば、第５距離は、半導体パターン（ＳＰ１、ＳＰ２、ＳＰ３）の上面から測定した距離であり、半導体パターン（ＳＰ１、ＳＰ２、ＳＰ３）の中心軸から第３面までの距離のうち、最短距離であることができる。また、第６距離は、半導体パターン（ＳＰ１、ＳＰ２、ＳＰ３）を第３方向（Ｄ３方向）に二等分する平面上で測定した距離であり、半導体パターン（ＳＰ１、ＳＰ２、ＳＰ３）の中心軸から第３面までの距離のうち、最短距離であることができる。

【0071】

図４に示されたように、半導体パターン（ＳＰ１、ＳＰ２、ＳＰ３）の中心軸から第３面までの距離は、サブゲート部分（Ｓ_ＧＳ１、Ｓ_ＧＳ２、Ｓ_ＧＳ３）と接する面から第３方向（Ｄ３方向）に遠くなるにつれて減少し、ほぼ中間地点を過ぎた後に増加することができる。

【0072】

一例として、半導体パターン（ＳＰ１、ＳＰ２、ＳＰ３）がソース／ドレインパターン１５０と接する面の凹状の断面形状は、後述する図９に示すように、半導体パターン（ＳＰ１、ＳＰ２、ＳＰ３）に対するインデント（ｉｎｄｅｎｔ）工程によって、内部ゲートスペーサ２１０がソース／ドレインパターン１５０と接する面の凹状の断面形状に比べて、より深く尖った（ｓｈａｒｐ）形状を有することができる。例えば、半導体パターン（ＳＰ１、ＳＰ２、ＳＰ３）がソース／ドレインパターン１５０と接する面の凹状の断面形状は、半円またはラウンド（ｒｏｕｎｄ）；半楕円；三角形、シグマ（ｓｉｇｍａ）形または部分シグマ（ｐａｒｔｉａｌ ｓｉｇｍａ）形；正方形またはボックス（ｂｏｘ）形；多角形；またはこれらの組み合わせであることができる。

【0073】

一実施例に係る半導体素子１０において、サブゲート部分（Ｓ_ＧＳ１、Ｓ_ＧＳ２、Ｓ_ＧＳ３）を通る互いに隣接するソース／ドレインパターン１５０の間の距離（Ｔ２）は、半導体パターン（ＳＰ１、ＳＰ２、ＳＰ３）を通る互いに隣接するソース／ドレインパターン１５０の間の距離（Ｔ１）より大きいことができる。

【0074】

この時、サブゲート部分（Ｓ_ＧＳ１、Ｓ_ＧＳ２、Ｓ_ＧＳ３）を通る互いに隣接するソース／ドレインパターン１５０の間の距離（Ｔ２）は、サブゲート部分（Ｓ_ＧＳ１、Ｓ_ＧＳ２、Ｓ_ＧＳ３）を通る互いに隣接するソース／ドレインパターン１５０の間の距離のうち、最短距離を意味することができ、半導体パターン（ＳＰ１、ＳＰ２、ＳＰ３）を通る互いに隣接するソース／ドレインパターン１５０の間の距離（Ｔ１）は、半導体パターン（ＳＰ１、ＳＰ２、ＳＰ３）を通る互いに隣接するソース／ドレインパターン１５０の間の距離のうち最短距離を意味することができる。

【0075】

以下、サブゲート部分（Ｓ_ＧＳ１、Ｓ_ＧＳ２、Ｓ_ＧＳ３）を通る互いに隣接するソース／ドレインパターン１５０の間の距離（Ｔ２）は、サブゲート部分（Ｓ_ＧＳ１、Ｓ_ＧＳ２、Ｓ_ＧＳ３）での距離（Ｔ２）とし、半導体パターン（ＳＰ１、ＳＰ２、ＳＰ３）を通る互いに隣接するソース／ドレインパターン１５０の間の距離（Ｔ１）は、半導体パターン（ＳＰ１、ＳＰ２、ＳＰ３）での距離（Ｔ１）とする。

【0076】

一例として、サブゲート部分（Ｓ_ＧＳ１、Ｓ_ＧＳ２、Ｓ_ＧＳ３）からの距離（Ｔ２）と、半導体パターン（ＳＰ１、ＳＰ２、ＳＰ３）からの距離（Ｔ１）は、いずれかのソース／ドレインパターン１５０の第２方向（Ｄ２方向）の中間地点（１／２地点）から第１方向（Ｄ１方向）及び第３方向（Ｄ３方向）に平行に切断した断面（即ち、図２）上で走査電子顕微鏡（ＳＥＭ）または走査透過電子顕微鏡（ＳＴＥＭ）などで観察することによって測定することができる。

【0077】

サブゲート部分（Ｓ_ＧＳ１、Ｓ_ＧＳ２、Ｓ_ＧＳ３）からの距離（Ｔ２）と、半導体パターン（ＳＰ１、ＳＰ２、ＳＰ３）からの距離（Ｔ１）を測定する時、サブゲート部分（Ｓ_ＧＳ１、Ｓ_ＧＳ２、Ｓ_ＧＳ３）と半導体パターン（ＳＰ１、ＳＰ２、ＳＰ３）は、互いに隣接して位置することができる。例えば、第３サブゲート部分（Ｓ_ＧＳ３）からの距離（Ｔ２）は、第１半導体パターン（ＳＰ１）からの距離（Ｔ１）より大きいことができ、第２サブゲート部分（Ｓ_ＧＳ２）からの距離（Ｔ２）は、第２半導体パターン（ＳＰ２）からの距離（Ｔ１）より大きいことができ、第１サブゲート部分（Ｓ_ＧＳ１）からの距離（Ｔ２）は、第３半導体パターン（ＳＰ３）からの距離（Ｔ１）より大きいことができる。

【0078】

図４に示すように、サブゲート部分（Ｓ_ＧＳ１、Ｓ_ＧＳ２、Ｓ_ＧＳ３）からの距離（Ｔ２）は、サブゲート部分（Ｓ_ＧＳ１、Ｓ_ＧＳ２、Ｓ_ＧＳ３）の第１方向（Ｄ１方向）の長さと内部ゲートスペーサ２１０の第１方向（Ｄ１方向）の長さを合わせた長さであってもよい。

【0079】

後述する図８に示すように、一実施例に係る半導体素子１０の製造方法は、ソース／ドレイン凹部（１５０Ｒ）を形成する時に、半導体層（ＡＣＴ_Ｌ）に対するエッチングレートが相対的に高いエッチング液を利用してエッチングすることにより、半導体層（ＡＣＴ_Ｌ）がソース／ドレイン凹部（１５０Ｒ）によって露出された犠牲層（ＳＣ_Ｌ）よりもさらにエッチングされるようにするのではなく、犠牲層（ＳＣ_Ｌ）に対するエッチングレートが相対的に高いエッチング液を利用してエッチングし、犠牲層（ＳＣ_Ｌ）が半導体層（ＡＣＴ_Ｌ）よりもエッチングされるようにした後、後述する図９に示すように、半導体パターン（ＳＰ１、ＳＰ２、ＳＰ３）に対するインデント（ｉｎｄｅｎｔ）工程を進行して、半導体パターン（ＳＰ１、ＳＰ２、ＳＰ３）の第１方向（Ｄ１方向）の長さをさらに短くすることで、内部ゲートスペーサ２１０がソース／ドレインパターン１５０と接する面がソース／ドレインパターン１５０に向かっておおよそ凹状または平坦な形状を有することができる。また、半導体パターン（ＳＰ１、ＳＰ２、ＳＰ３）もソース／ドレインパターン１５０と接する面がソース／ドレインパターン１５０に向かって凹状の形状を有することができる。また、サブゲート部分（Ｓ_ＧＳ１、Ｓ_ＧＳ２、Ｓ_ＧＳ３）からの距離（Ｔ２）は、半導体パターン（ＳＰ１、ＳＰ２、ＳＰ３）からの距離（Ｔ１）よりも大きいことができる。

【0080】

一方、メインゲート部分（Ｍ_ＧＳ）は、活性パターン（ＡＰ）と交差する領域では上部面の第３半導体パターン（ＳＰ３）の上に位置し、活性パターン（ＡＰ）と交差しない領域ではフィールド絶縁膜１０５上に位置することができる。

【0081】

これにより、ゲートパターン（ＧＳ）は、チャンネルパターン（ＣＰ）を囲むことができる。一例として、半導体パターン（ＳＰ１、ＳＰ２、ＳＰ３）においてソース／ドレインパターン１５０と接続しない面、例えば４つの面は、ゲートパターン（ＧＳ）によって囲まれることができる。即ち、サブゲート部分（Ｓ_ＧＳ１、Ｓ_ＧＳ２、Ｓ_ＧＳ３）は、半導体パターン（ＳＰ１、ＳＰ２、ＳＰ３）の上部と下部を包み、メインゲート部分（Ｍ_ＧＳ）は、半導体パターン（ＳＰ１、ＳＰ２、ＳＰ３）の側面及び上部を包むことができる。

【0082】

メインゲート部分（Ｍ_ＧＳ）は、メインゲート電極１２０Ｍ、界面絶縁膜（図示せず）、及びゲート絶縁膜１３２を含むことができる。

【0083】

メインゲート電極１２０Ｍは、金属、金属合金、導電性金属窒化物、金属シリサイド、ドーピングされた半導体物質、導電性金属酸化物、導電性金属酸窒化物、またはこれらの組み合わせを含むことができる。

【0084】

界面絶縁膜は、半導体パターン（ＳＰ１、ＳＰ２、ＳＰ３）の上面及び活性パターン（ＡＰ）の上面に沿って延びることができる。界面絶縁膜は、後に説明するゲートスペーサ１４０の側面に沿って延びない場合がある。但し、これに限定されるものではなく、界面絶縁膜は、ゲートスペーサ１４０の側面に沿って延びることもできる。

【0085】

界面絶縁膜は、例えば、シリコン酸化物（ＳｉＯ_２）を含むことができる。ゲート絶縁膜１３２は、例えば、高誘電率物質を含むことができる。高誘電率物質は、ハフニウム酸化物（ＨｆＯ）、アルミニウム酸化物（ＡｌＯ）、またはタンタル酸化物（ＴａＯ）のようなシリコン酸化物（ＳｉＯ_２）より誘電率が大きい物質を含むことができる。

【0086】

ゲート絶縁膜１３２は、メインゲート電極１２０Ｍの側面と下面に沿って延びることができる。ゲート絶縁膜１３２は、ゲートスペーサ１４０の側面に沿って延びることができる。また、ゲート絶縁膜１３２は、半導体パターン（ＳＰ１、ＳＰ２、ＳＰ３）を包むことができる。ゲート絶縁膜１３２は、半導体パターン（ＳＰ１、ＳＰ２、ＳＰ３）の周囲に沿って位置することができる。ゲート絶縁膜１３２は、サブゲート電極１２０と内部ゲートスペーサ２１０の間に介在することができる。

【0087】

ゲート絶縁膜１３２は、例えば、高誘電率物質を含むことができる。高誘電率物質は、ハフニウム酸化物（ＨｆＯ）、アルミニウム酸化物（ＡｌＯ）、またはタンタル酸化物（ＴａＯ）のようにシリコン酸化物（ＳｉＯ_２）より誘電率が大きい物質を含むことができる。

【0088】

ゲートスペーサ１４０は、メインゲート電極１２０Ｍの側面に位置することができる。ゲートスペーサ１４０は、活性パターン（ＡＰ）及び半導体パターン（ＳＰ１、ＳＰ２、ＳＰ３）の間に配置されない。ゲートスペーサ１４０は、第３方向（Ｄ３方向）に隣接する半導体パターン（ＳＰ１、ＳＰ２、ＳＰ３）の間に配置されない。

【0089】

ゲートスペーサ１４０は、例えば、シリコン窒化物（ＳｉＮ）、シリコン酸窒化物（ＳｉＯＮ）、シリコン酸化物（ＳｉＯ_２）、シリコン炭酸窒化物（ＳｉＯＣＮ）、シリコンホウ素窒化物（ＳｉＢＮ）、シリコン酸窒化ケイ素（ＳｉＯＢＮ）、炭化ケイ素（ＳｉＯＣ）、またはこれらの組み合わせを含むことができる。ゲートスペーサ１４０は、単一膜であるものと示したが、説明の便宜のためのものであり、これに限定されるものではない。

【0090】

キャッピング層１４５は、メインゲート部分（Ｍ_ＧＳ）及びゲートスペーサ１４０の上に位置することができる。キャッピング層１４５の上面は、層間絶縁膜１９０の上面と同一平面に配置することができる。示されたものとは異なり、キャッピング層１４５は、ゲートスペーサ１４０の間に位置することができる。

【0091】

キャッピング層１４５は、例えば、シリコン窒化物（ＳｉＮ）、シリコン酸窒化物（ＳｉＯＮ）、シリコン炭窒化物（ＳｉＣＮ）、シリコン炭酸窒化物（ＳｉＯＣＮ）、またはこれらの組み合わせを含むことができる。キャッピング層１４５は、層間絶縁膜１９０に対するエッチング選択比を有する物質を含むことができる。

【0092】

ソース／ドレインパターン１５０は、活性パターン（ＡＰ）の上に位置することができる。

【0093】

ソース／ドレインパターン１５０は、第３方向（Ｄ３方向）に延びるソース／ドレイン凹部（１５０Ｒ）内に位置することができる。ソース／ドレインパターン１５０は、ソース／ドレイン凹部（１５０Ｒ）を満たすことができる。ソース／ドレイン凹部（１５０Ｒ）の底面は、活性パターン（ＡＰ）によって定義することができる。ソース／ドレイン凹部（１５０Ｒ）の側面は、半導体パターン（ＳＰ１、ＳＰ２、ＳＰ３）及びサブゲート部分（Ｓ_ＧＳ１、Ｓ_ＧＳ２、Ｓ_ＧＳ３）によって定義することができる。

【0094】

ソース／ドレインパターン１５０は、サブゲート部分（Ｓ_ＧＳ１、Ｓ_ＧＳ２、Ｓ_ＧＳ３）の側面に位置することができる。例えば、ソース／ドレインパターン１５０は、サブゲート部分（Ｓ_ＧＳ１、Ｓ_ＧＳ２、Ｓ_ＧＳ３）の内部ゲートスペーサ２１０の側面と接触することができる。ソース／ドレインパターン１５０は、第１方向（Ｄ１方向）に隣接するサブゲート部分（Ｓ_ＧＳ１、Ｓ_ＧＳ２、Ｓ_ＧＳ３）の間に位置することができる。例えば、ソース／ドレインパターン１５０は、サブゲート部分（Ｓ_ＧＳ１、Ｓ_ＧＳ２、Ｓ_ＧＳ３）の両側に位置することができる。

【0095】

ソース／ドレインパターン１５０は、チャンネルパターン（ＣＰ）の半導体パターン（ＳＰ１、ＳＰ２、ＳＰ３）の側面に位置することができる。例えば、ソース／ドレインパターン１５０は、半導体パターン（ＳＰ１、ＳＰ２、ＳＰ３）の側面と接触することができる。ソース／ドレインパターン１５０は、第１方向（Ｄ１方向）に隣接する半導体パターン（ＳＰ１、ＳＰ２、ＳＰ３）の間に位置することができる。

【0096】

ソース／ドレインパターン１５０の側面は、凸凹のあるウエービー（ｗａｖｙ）形状を有することができる。例えば、サブゲート部分（Ｓ_ＧＳ１、Ｓ_ＧＳ２、Ｓ_ＧＳ３）と隣接するソース／ドレインパターン１５０の側面は、サブゲート部分（Ｓ_ＧＳ１、Ｓ_ＧＳ２、Ｓ_ＧＳ３）に向かって凸状を有し、半導体パターン（ＳＰ１、ＳＰ２、ＳＰ３）と隣接するソース／ドレインパターン１５０の側面は、半導体パターン（ＳＰ１、ＳＰ２、ＳＰ３）に向かって凸状を有することができる。

【0097】

ソース／ドレインパターン１５０は、活性パターン（ＡＰ）をシードに利用する選択的エピタキシャル成長工程によって形成されたエピタキシャルパターンとしうる。ソース／ドレインパターン１５０は、一例として、シリコン（Ｓｉ）及びシリコンゲルマニウム（ＳｉＧｅ）のうち少なくとも一つを含むことができる。半導体パターン（ＳＰ１、ＳＰ２、ＳＰ３）は、ソース／ドレインパターン１５０の間に延びた活性パターン（ＡＰ）の一部であることができる。ソース／ドレインパターン１５０は、半導体パターン（ＳＰ１、ＳＰ２、ＳＰ３）をチャンネル領域として使用するトランジスタのソース／ドレインの役割を果たすことができる。

【0098】

ソース／ドレインパターン１５０は、第１ソース／ドレインパターン１５１及び第２ソース／ドレインパターン１５２を含むことができる。第１ソース／ドレインパターン１５１は、第２ソース／ドレインパターン１５２の側面及び下面を囲む形態を有することができる。半導体パターン（ＳＰ１、ＳＰ２、ＳＰ３）は、第１ソース／ドレインパターン１５１と接することができ、第２ソース／ドレインパターン１５２とは接することができない場合がある。従って、半導体パターン（ＳＰ１、ＳＰ２、ＳＰ３）と第２ソース／ドレインパターン１５２の間には第１ソース／ドレインパターン１５１が位置することができる。但し、これに限定されるものではなく、半導体パターン（ＳＰ１、ＳＰ２、ＳＰ３）の少なくとも一部が第２ソース／ドレインパターン１５２と接することもできる。また、ソース／ドレインパターン１５０が第１ソース／ドレインパターン１５１及び第２ソース／ドレインパターン１５２で区分されず、単一層で構成されることもできる。

【0099】

ソース／ドレインパターン１５０は、ＳｉＧｅを含むことができる。第１ソース／ドレインパターン１５１のＧｅ含有量は、第２ソース／ドレインパターン１５２のＧｅ含有量と異なる場合がある。第１ソース／ドレインパターン１５１は、低濃度のＧｅを含むＳｉＧｅからなることができ、第２ソース／ドレインパターン１５２は、高濃度のＧｅを含むＳｉＧｅからなることができる。但し、ソース／ドレインパターン１５０の物質がこれに限定されるものではなく、様々に変更することができる。

【0100】

再び図２を参照すると、エッチング停止膜１８５は、ゲートスペーサ１４０の側面上と、ソース／ドレインパターン１５０の上面上に位置することができる。エッチング停止膜１８５は、この後に説明する層間絶縁膜１９０に対してエッチング選択比を有する物質を含むことができる。エッチング停止膜１８５は、例えば、シリコン窒化物（ＳｉＮ）、シリコン酸窒化物（ＳｉＯＮ）、シリコン炭酸窒化物（ＳｉＯＣＮ）、シリコンホウ素窒化物（ＳｉＢＮ）、シリコン酸窒化ケイ素（ＳｉＯＢＮ）、炭化ケイ素（ＳｉＯＣ）、またはこれらの組み合わせを含むことができる。

【0101】

層間絶縁膜１９０は、エッチング停止膜１８５上に位置することができる。層間絶縁膜１９０は、ソース／ドレインパターン１５０上に位置することができる。層間絶縁膜１９０は、キャッピング層１４５の上面を覆わないことができる。

【0102】

層間絶縁膜１９０は、例えば、シリコン酸化物（ＳｉＯ_２）、シリコン窒化物（ＳｉＮ）、シリコン酸窒化物（ＳｉＯＮ）、または低誘電率物質のうち少なくとも一つを含むことができる。低誘電率物質は、例えば、Ｆｌｕｏｒｉｎａｔｅｄ ＴｅｔｒａＥｔｈｙｌＯｒｔｈｏＳｉｌｉｃａｔｅ（ＦＴＥＯＳ）、Ｈｙｄｒｏｇｅｎ ＳｉｌｓｅｓＱｕｉｏｘａｎｅ（ＨＳＱ）、Ｂｉｓ－ｂｅｎｚｏＣｙｃｌｏＢｕｔｅｎｅ（ＢＣＢ）、ＴｅｔｒａＭｅｔｈｙｌＯｒｔｈｏＳｉｌｉｃａｔｅ（ＴＭＯＳ）、ＯｃｔａＭｅｔｈｙｌｅｙＣｌｏＴｅｔｒａＳｉｌｏｘａｎｅ（ＯＭＣＴＳ）、ＨｅｘａＭｅｔｈｙｌＤｉＳｉｌｏｘａｎｅ（ＨＭＤＳ）、ＴｒｉＭｅｔｈｙｌＳｉｌｙｌ Ｂｏｒａｔｅ（ＴＭＳＢ）、ＤｉＡｃｅｔｏｘｙＤｉｔｅｒｔｉａｒｙＢｕｔｏＳｉｌｏｘａｎｅ（ＤＡＤＢＳ）、ＴｒｉＭｅｔｈｙｌＳｉｌｉｌ Ｐｈｏｓｐｈａｔｅ（ＴＭＳＰ）、ＰｏｌｙＴｅｔｒａＦｌｕｏｒｏＥｔｈｙｌｅｎｅ（ＰＴＦＥ）、ＴＯＳＺ（ＴｏｎｅｎＳｉｌａＺｅｎ）、ＦＳＧ（Ｆｌｕｏｒｉｄｅ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）、ｐｏｌｙｐｒｏｐｙｌｅｎｅ ｏｘｉｄｅのようなｐｏｌｙｉｍｉｄｅ ｎａｎｏｆｏａｍｓ、ＣＤＯ（Ｃａｒｂｏｎ Ｄｏｐｅｄ ｓｉｌｉｃｏｎ Ｏｘｉｄｅ）、ＯＳＧ（Ｏｒｇａｎｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）、ＳｉＬＫ、Ａｍｏｒｐｈｏｕｓ Ｆｌｕｏｒｉｎａｔｅｄ Ｃａｒｂｏｎ、ｓｉｌｉｃａ ａｅｒｏｇｅｌｓ、ｓｉｌｉｃａ ｘｅｒｏｇｅｌｓ、ｍｅｓｏｐｏｒｏｕｓ ｓｉｌｉｃａ、またはこれらの組み合わせを含むことができるが、これに限定されるものではない。

【0103】

以下、図５を参照して一実施例に係る半導体素子１０について説明する。

【0104】

図５は、一実施例に係る半導体素子１０を示す、図２に対応する平面図である。

【0105】

図５に示された実施例は、図１～図４に示された実施例と同じ部分が該当するので、これに対する説明は省略し、差異点を中心に説明する。

【0106】

図２では、ソース／ドレインパターン１５０が活性パターン（ＡＰ）と接する面の断面形状が活性パターン（ＡＰ）に向かって、即ち、第３方向（Ｄ３方向）に深く尖った（ｓｈａｒｐ）形状を有するものとして示したが、図５では、ソース／ドレインパターン１５０が活性パターン（ＡＰ）と接する面の断面形状が活性パターン（ＡＰ）に向かっておおよそ平坦な形状を有するものとして示されている。

【0107】

後述する図９に示すように、一実施例に係る半導体素子１０の製造方法において、半導体パターン（ＳＰ１、ＳＰ２、ＳＰ３）に対するインデント（ｉｎｄｅｎｔ）工程時に十分なエッチング液（ｅｃｈａｎｔ）を使用する場合、図２のようにソース／ドレインパターン１５０が活性パターン（ＡＰ）と接する面の断面形状が深く尖った（ｓｈａｒｐ）形状を持つようになる。

【0108】

一方、後述する図１０に示すように、十分なエッチング液を使用しない場合、エッチング液が活性パターン（ＡＰ）の１１１面と会うとエッチングが止まったり、エッチング停止膜を使用することにより、図５のようにソース／ドレインパターン１５０が活性パターン（ＡＰ）と接する面の断面形状がおおよそ平坦になる。

【0109】

図６は、一実施例に係る半導体素子１０を示す、図２に対応する平面図である。

【0110】

図６に示された実施例は、図１～図４に示された実施例と同じ部分が該当するので、これに対する説明は省略し、差異点を中心に説明する。

【0111】

図２では、半導体パターンのソース／ドレインパターン１５０が接する面の凹状の断面形状が三角形であると示されているが、図６では、半導体パターンのソース／ドレインパターン１５０が接する面の凹状の断面形状が半円またはラウンド（ｒｏｕｎｄ）に示されている。

【0112】

また、図２では、ソース／ドレインパターン１５０が活性パターン（ＡＰ）と接する面の断面形状が活性パターン（ＡＰ）に向かって、即ち、第３方向（Ｄ３方向）に深く尖った（ｓｈａｒｐ）形状を有するものとして示されているが、図６では、ソース／ドレインパターン１５０が活性パターン（ＡＰ）と接する面の断面形状が活性パターン（ＡＰ）に向かっておおよそ丸い形状を有するものとして示されている。

【0113】

後述する図９に示すように、一実施例に係る半導体素子１０の製造方法において、半導体パターン（ＳＰ１、ＳＰ２、ＳＰ３）に対するインデント（ｉｎｄｅｎｔ）工程時に湿式エッチング方法を使用する場合、図２のように半導体パターン（ＳＰ１、ＳＰ２、ＳＰ３）のソース／ドレインパターン１５０が接する面の凹状の断面形状が三角形であることもあり、ソース／ドレインパターン１５０が活性パターン（ＡＰ）と接する面の断面形状が活性パターン（ＡＰ）に向かって深く尖った（ｓｈａｒｐ）形状を持つことができる。

【0114】

一方、後述する図１１に示すように、乾式エッチング方法を使用する場合、図６のように半導体パターン（ＳＰ１、ＳＰ２、ＳＰ３）のソース／ドレインパターン１５０が接する面の凹状の断面形状が半円またはラウンド（ｒｏｕｎｄ）であり、ソース／ドレインパターン１５０が活性パターン（ＡＰ）と接する面の断面形状が活性パターン（ＡＰ）に向かっておおよそ丸い形状を有することができる。

【0115】

以下、図７～図１６を参照して一実施例に係る半導体素子１０の製造方法について説明する。

【0116】

図７～図９及び図１２～図１６は、一実施例に係る半導体素子１０の製造方法の中間段階を示す断面図である。図１０及び図１１は、一実施例に係る半導体素子１０の製造方法の中間段階を示す、図９に対応する平面図である。

【0117】

図７に示すように、基板１００上に活性パターン（ＡＰ）及び上部パターン（Ｕ_ＡＰ）を形成する。

【0118】

上部パターン（Ｕ_ＡＰ）は、活性パターン（ＡＰ）の上に位置することができる。上部パターン（Ｕ_ＡＰ）は、活性パターン（ＡＰ）の上に交互に積層された犠牲層（ＳＣ_Ｌ）と、半導体層（ＡＣＴ_Ｌ）を含むことができる。例えば、犠牲層（ＳＣ_Ｌ）は、シリコンゲルマニウム（ＳｉＧｅ）を含むことができ、半導体層（ＡＣＴ_Ｌ）は、シリコン（Ｓｉ）を含むことができる。

【0119】

続いて、上部パターン（Ｕ_ＡＰ）の上に、予備ゲート絶縁膜１３０Ｐ、予備メインゲート電極１２０ＭＰ及び予備キャッピング層（１２０_ＨＭ）を形成する。予備ゲート絶縁膜１３０Ｐは、例えば、シリコン酸化物を含むことができるが、これに限定されるものではない。予備メインゲート電極１２０ＭＰは、例えば、ポリシリコンを含むことができるが、これに限定されるものではない。予備キャッピング層（１２０_ＨＭ）は、例えば、シリコン窒化物を含むことができるが、これに限定されるものではない。

【0120】

予備メインゲート電極１２０ＭＰの両側面上に、予備ゲートスペーサ１４０ｐを形成することができる。

【0121】

図８に示すように、予備メインゲート電極１２０ＭＰ及び予備ゲートスペーサ１４０Ｐをマスクとして利用し、上部パターン（Ｕ_ＡＰ）の少なくとも一部をエッチングしてソース／ドレイン凹部（１５０Ｒ）を形成する。ソース／ドレイン凹部（１５０Ｒ）の一部は、活性パターン（ＡＰ）内に形成することができる。

【0122】

ソース／ドレイン凹部（１５０Ｒ）が形成されることによって、半導体層（ＡＣＴ_Ｌ）が分離され、半導体パターン（ＳＰ１、ＳＰ２、ＳＰ３）が形成されることができ、ソース／ドレイン凹部（１５０Ｒ）の間に半導体パターン（ＳＰ１、ＳＰ２、ＳＰ３）が位置することができる。半導体パターン（ＳＰ１、ＳＰ２、ＳＰ３）と犠牲層（ＳＣ_Ｌ）は、第３方向（Ｄ３方向）に交互に積層することができる。この時、それぞれの半導体パターン（ＳＰ１、ＳＰ２、ＳＰ３）の長さは異なる場合もあれば、同じ場合もある。

【0123】

上部パターン（Ｕ_ＡＰ）の少なくとも一部をエッチングしてソース／ドレイン凹部（１５０Ｒ）を形成する過程は、犠牲層（ＳＣ_Ｌ）に対するエッチングレートが相対的に高いエッチング液を利用してエッチング工程を進めることができる。例えば、犠牲層（ＳＣ_Ｌ）がシリコンゲルマニウム（ＳｉＧｅ）を含み、半導体パターン（ＳＰ１、ＳＰ２、ＳＰ３）がシリコン（Ｓｉ）を含む場合、シリコンゲルマニウム（ＳｉＧｅ）に対するエッチングレートが相対的に高いエッチング液を利用してエッチング工程を進めることができる。

【0124】

従って、ソース／ドレイン凹部（１５０Ｒ）によって露出した半導体パターン（ＳＰ１、ＳＰ２、ＳＰ３）は、ソース／ドレイン凹部（１５０Ｒ）によって露出した犠牲層（ＳＣ_Ｌ）より少なくエッチングされ、半導体パターン（ＳＰ１、ＳＰ２、ＳＰ３）は、ソース／ドレイン凹部（１５０Ｒ）を向かって突出した形状を有し、犠牲層（ＳＣ_Ｌ）は、ソース／ドレイン凹部（１５０Ｒ）に向かって凹状の形状を有することができる。

【0125】

図９に示すように、半導体パターン（ＳＰ１、ＳＰ２、ＳＰ３）に対するインデント（ｉｎｄｅｎｔ）工程を行う。

【0126】

インデント（ｉｎｄｅｎｔ）工程では、湿式エッチングまたは乾式エッチング方法を利用して半導体パターン（ＳＰ１、ＳＰ２、ＳＰ３）をエッチングすることによって、半導体パターン（ＳＰ１、ＳＰ２、ＳＰ３）の第１方向（Ｄ１方向）の長さをさらに短くする。これにより、半導体パターン（ＳＰ１、ＳＰ２、ＳＰ３）もソース／ドレインパターン１５０と接する面がソース／ドレインパターン１５０に向かって凹状の形状を持つようになる。

【0127】

一例として、湿式エッチング方法を利用する場合、例えば、アンモニア水などのエッチング液を使用することができる。

【0128】

半導体パターン（ＳＰ１、ＳＰ２、ＳＰ３）に対するインデント（ｉｎｄｅｎｔ）工程時に十分なエッチング液（ｅｃｈａｎｔ）を使用する場合、図９のようにソース／ドレインパターン１５０が活性パターン（ＡＰ）と接する面の断面形状が深くて尖った（ｓｈａｒｐ）形状を持つようになり、十分なエッチング液を使用しない場合、エッチング液が活性パターン（ＡＰ）の１１１面と接するとエッチングが止まるようになったり、エッチング停止膜を使用することにより、図１０のようにソース／ドレインパターン１５０が活性パターン（ＡＰ）と接する面の断面形状がおおよそ平坦になる。

【0129】

また、半導体パターン（ＳＰ１、ＳＰ２、ＳＰ３）に対するインデント（ｉｎｄｅｎｔ）工程時に湿式エッチング方法を使用する場合、図９のように半導体パターン（ＳＰ１、ＳＰ２、ＳＰ３）のソース／ドレインパターン１５０が接する面の凹状の断面形状が三角形であることもでき、ソース／ドレインパターン１５０が活性パターン（ＡＰ）と接する面の断面形状が活性パターン（ＡＰ）に向かって深く尖った（ｓｈａｒｐ）形状を有し、乾式エッチング方法を使用する場合、図１１のように半導体パターン（ＳＰ１、ＳＰ２、ＳＰ３）のソース／ドレインパターン１５０が接する面の凹状の断面形状が半円またはラウンド（ｒｏｕｎｄ）であることができ、ソース／ドレインパターン１５０が活性パターン（ＡＰ）と接する面の断面形状が活性パターン（ＡＰ）に向かっておおよそ丸い形状を有することができる。

【0130】

図１２に示すように、ソース／ドレイン凹部（１５０Ｒ）内にソース／ドレインパターン１５０を形成する。

【0131】

ソース／ドレインパターン１５０は、エピタキシャル成長法を利用して形成することができる。この時、ソース／ドレイン凹部（１５０Ｒ）の内壁がシード（ｓｅｅｄ）として利用することができる。ソース／ドレイン凹部（１５０Ｒ）の内壁は、半導体パターン（ＳＰ１、ＳＰ２、ＳＰ３）、犠牲層（ＳＣ_Ｌ）の側面、及び活性パターン（ＡＰ）の上面で構成されている。

【0132】

ソース／ドレインパターン１５０は、第１ソース／ドレインパターン１５１及び第２ソース／ドレインパターン１５２を含むことができる。まず、ソース／ドレイン凹部（１５０Ｒ）内に第１ソース／ドレインパターン１５１を形成した後、第１ソース／ドレインパターン１５１の上に第２ソース／ドレインパターン１５２を形成することができる。第１ソース／ドレインパターン１５１は、半導体パターン（ＳＰ１、ＳＰ２、ＳＰ３）、犠牲層（ＳＣ_Ｌ）、及び活性パターン（ＡＰ）と直接的に接することができる。第２ソース／ドレインパターン１５２は、半導体パターン（ＳＰ１、ＳＰ２、ＳＰ３）、犠牲層（ＳＣ_Ｌ）、及び活性パターン（ＡＰ）と直接的に接することができない場合がある。第２ソース／ドレインパターン１５２と半導体パターン（ＳＰ１、ＳＰ２、ＳＰ３）の間には、第１ソース／ドレインパターン１５１が位置することができる。第２ソース／ドレインパターン１５２と犠牲層（ＳＣ_Ｌ）の間には、第１ソース／ドレインパターン１５１が位置することができる。第２ソース／ドレインパターン１５２と活性パターン（ＡＰ）の間には、第１ソース／ドレインパターン１５１が位置することができる。

【0133】

ソース／ドレインパターン１５０は、ＳｉＧｅを含むことができる。第１ソース／ドレインパターン１５１のＧｅ含有量は、第２ソース／ドレインパターン１５２のＧｅ含有量と異なる場合がある。第１ソース／ドレインパターン１５１は、低濃度のＧｅを含むＳｉＧｅで構成することができ、第２ソース／ドレインパターン１５２は、高濃度のＧｅを含むＳｉＧｅで構成することができる。第１ソース／ドレインパターン１５１のＧｅ含有量は、第２ソース／ドレインパターン１５２のＧｅ含有量より低いことができる。第１ソース／ドレインパターン１５１のＧｅ含有量と第２ソース／ドレインパターン１５２のＧｅ含有量の差は、約２０％以上であることができる。但し、ソース／ドレインパターン１５０の物質がこれに限定されるものではなく、様々に変更することができる。

【0134】

このように、インデント（ｉｎｄｅｎｔ）工程で半導体パターン（ＳＰ１、ＳＰ２、ＳＰ３）の第１方向（Ｄ１方向）の長さをさらに短くすることにより、半導体パターン（ＳＰ１、ＳＰ２、ＳＰ３）側面に高いドーピング濃度を有する第２ソース／ドレインパターン１５２をより近く位置させてチャンネル抵抗を改善して均一な仕事関数を確保することができる。

【0135】

また、ソース／ドレインパターン１５０形成時に内部ゲートスペーサ２１０を形成するのではなく、犠牲層（ＳＣ_Ｌ）を除去した後、サブゲート電極１２０を形成する前に内部ゲートスペーサ２１０を形成することにより、ソース／ドレインパターン１５０のエピタキシー形成時の散布を改善しながら、内部ゲートスペーサ２１０によって漏洩電流を減少させることができる。

【0136】

続いて、図１３に示すように、ソース／ドレインパターン１５０の上にエッチング停止膜１８５及び層間絶縁膜１９０を順次形成する。

【0137】

続いて、層間絶縁膜１９０の一部と、エッチング停止膜１８５の一部と、予備キャッピング層（１２０_ＨＭ）を除去して、予備メインゲート電極１２０ＭＰの上面を露出させる。予備メインゲート電極１２０ＭＰの上面が露出する間、ゲートスペーサ１４０を形成することができる。

【0138】

図１４に示すように、露出されている予備メインゲート電極１２０ＭＰをエッチング工程を利用して除去する。予備メインゲート電極１２０ＭＰが除去されると、犠牲層（ＳＣ_Ｌ）が他部に露出することができ、犠牲層（ＳＣ_Ｌ）も一緒に除去することができる。

【0139】

犠牲層（ＳＣ_Ｌ）及び予備メインゲート電極１２０ＭＰは、半導体パターン（ＳＰ１、ＳＰ２、ＳＰ３）及びソース／ドレインパターン１５０との選択比が大きい物質で構成される。例えば、犠牲層（ＳＣ_Ｌ）及び予備メインゲート電極１２０ＭＰは、シリコン酸化物で構成することができ、半導体パターン（ＳＰ１、ＳＰ２、ＳＰ３）はＳｉで構成することができ、ソース／ドレインパターン１５０はＳｉＧｅで構成することができる。シリコン酸化物に対するエッチングレートが相対的に高いエッチング液を利用してエッチング工程を進めることができる。従って、予備メインゲート電極１２０ＭＰ及び犠牲層（ＳＣ_Ｌ）は除去され、半導体パターン（ＳＰ１、ＳＰ２、ＳＰ３）及びソース／ドレインパターン１５０は残るようになる。

【0140】

図１５に示すように、犠牲層（ＳＣ_Ｌ）が除去された空間内に内部ゲートスペーサ２１０を形成する。

【0141】

内部ゲートスペーサ２１０は、犠牲層（ＳＣ_Ｌ）が除去された空間によって露出された表面上に形成することができる。内部ゲートスペーサ２１０は、半導体パターン（ＳＰ１、ＳＰ２、ＳＰ３）の露出した表面上に位置することができる。また、内部ゲートスペーサ２１０は、ソース／ドレインパターン１５０の露出した表面上に位置することができる。これにより、内部ゲートスペーサ２１０は、サブゲート電極１２０と接する面がサブゲート電極１２０に向かっておおよそ凹状または平坦な形状を有し、内部ゲートスペーサ２１０は、ソース／ドレインパターン１５０と接する面がソース／ドレインパターン１５０に向かっておおよそ凹状または平坦な形状を有することができる。

【0142】

内部ゲートスペーサ２１０は、原子層堆積（ＡＬＤ）工程、化学気相成長（ＣＶＤ）工程、物理気相成長（ＰＶＤ）工程を利用して形成することができる。

【0143】

内部ゲートスペーサ２１０は、低誘電率物質を含むことができる。低誘電率物質は、シリコン酸化物またはシリコン酸化物より誘電率が低い物質を含むことができる。例えば、低誘電率物質は、シリコン酸化物、フッ素または炭素がドーピングされたシリコン酸化物、多孔性シリコン酸化物（ｐｏｒｏｕｓ ｓｉｌｉｃｏｎ ｏｘｉｄｅ）、有機ポリマー誘電体（ｏｒｇａｎｉｃ ｐｏｌｙｍｅｒｉｃ ｄｉｅｌｅｃｔｒｉｃ）、またはこれらの組み合わせを含むことができる。

【0144】

選択的に、図１６に示すように、エッチング工程を通して内部ゲートスペーサ２１０の厚さを減らすことができる。これにより、サブゲート電極１２０が形成される十分な空間を確保することができる。これにより、前述のように、内部ゲートスペーサ２１０の第１部分２１１の厚さは、内部ゲートスペーサ２１０の第２部分２１２の厚さより大きいことができる。

【0145】

続いて、図２に示すように、予備メインゲート電極１２０ＭＰ及び犠牲層（ＳＣ_Ｌ）が除去された空間内にゲート絶縁膜１３２を形成し、ゲート絶縁膜１３２の上にメインゲート電極１２０Ｍ及びサブゲート電極１２０を形成する。この時、犠牲層（ＳＣ_Ｌ）が除去された空間内には内部ゲートスペーサ２１０が形成されており、ゲート絶縁膜１３２は内部ゲートスペーサ２１０の上に形成される。

【0146】

ゲート絶縁膜１３２は、原子層堆積（ＡＬＤ）工程、化学気相成長（ＣＶＤ）工程、物理気相成長（ＰＶＤ）工程を利用して形成することができる。ゲート絶縁膜１３２は、酸化物、窒化物、または高誘電率（ｈｉｇｈ－ｋ）物質を含むことができる。ゲート絶縁膜１３２は、単一層またはこれらの物質の組み合わせで構成することができる多重層構造を有することができる。高誘電率物質は、約１０～２５の誘電率を有することができる。例えば、高誘電率物質は、ハフニウム酸化物（ｈａｆｎｉｕｍ ｏｘｉｄｅ）、ハフニウム酸窒化物（ｈａｆｎｉｕｍ ｏｘｙｎｉｔｒｉｄｅ）、ハフニウムシリコン酸化物（ｈａｆｎｉｕｍ ｓｉｌｉｃｏｎ ｏｘｉｄｅ）、ランタン酸化物（ｌａｎｔｈａｎｕｍ ｏｘｉｄｅ）、ランタンアルミニウム酸化物（ｌａｎｔｈａｎｕｍ ａｌｕｍｉｎｕｍ ｏｘｉｄｅ）、ジルコニウム酸化物（ｚｉｒｃｏｎｉｕｍ ｏｘｉｄｅ）、ジルコニウムシリコン酸化物（ｚｉｒｃｏｎｉｕｍ ｓｉｌｉｃｏｎ ｏｘｉｄｅ）、タンタル酸化物（ｔａｎｔａｌｕｍ ｏｘｉｄｅ）、チタン酸化物（ｔｉｔａｎｉｕｍ ｏｘｉｄｅ）、バリウムストロンチウムチタン酸化物（ｂａｒｉｕｍ ｓｔｒｏｎｔｉｕｍ ｔｉｔａｎｉｕｍ ｏｘｉｄｅ）、バリウムチタン酸化物（ｂａｒｉｕｍ ｔｉｔａｎｉｕｍ ｏｘｉｄｅ）、ストロンチウムチタン酸化物（ｓｔｒｏｎｔｉｕｍ ｔｉｔａｎｉｕｍ ｏｘｉｄｅ）、イットリウム酸化物（ｙｔｔｒｉｕｍ ｏｘｉｄｅ）、アルミニウム酸化物（ａｌｕｍｉｎｕｍ ｏｘｉｄｅ）、鉛スカンジウムタンタル酸化物（ｌｅａｄ ｓｃａｎｄｉｕｍ ｔａｎｔａｌｕｍ ｏｘｉｄｅ）、及び鉛亜鉛ニオブ酸塩（ｌｅａｄ ｚｉｎｃ ｎｉｏｂａｔｅ）、またはこれらの組み合わせを含むことができる。但し、これは例示に過ぎず、ゲート絶縁膜１３２の物質がこれに限定されるものではない。

【0147】

続いて、ゲート絶縁膜１３２の上にメインゲート電極１２０Ｍ及びサブゲート電極１２０を形成する。

【0148】

サブゲート電極１２０は、犠牲層（ＳＣ_Ｌ）が除去された空間内に位置することになる。サブゲート電極１２０は、ゲート絶縁膜１３２の上に位置することになり、空間内を満たすように形成される。

【0149】

メインゲート電極１２０Ｍは、予備メインゲート電極１２０ＭＰが除去された空間内に位置することになる。メインゲート電極１２０Ｍは、ゲート絶縁膜１３２の上に位置することになり、空間内を満たすように形成される。メインゲート電極１２０Ｍとゲートスペーサ１４０の間には、ゲート絶縁膜１３２が位置することができる。

【0150】

ゲートパターン（ＧＳ）は、原子層堆積（ＡＬＤ）工程、化学気相成長（ＣＶＤ）工程などを利用して形成することができる。ゲートパターン（ＧＳ）は、ドーピングされたポリシリコン、金属、導電性金属窒化物、導電性金属炭化物、またはこれらの組み合わせを含むことができる。但し、これは例示に過ぎず、ゲートパターン（ＧＳ）の物質がこれに限定されるものではない。

【0151】

以上、本発明の実施例について詳細に説明したが、本発明の権利範囲はこれに限定されるものではなく、次の請求範囲で定義している本発明の基本概念を用いた当業者の様々な変形及び改良形態も、本発明の権利範囲に属するものである。

【符号の説明】

【0152】

１０ 半導体素子
１００ 基板
１０５ フィールド絶縁膜
ＡＰ 活性パターン
ＣＰ チャンネルパターン
ＳＰ１、ＳＰ２、ＳＰ３ 半導体パターン
ＧＳ ゲートパターン
Ｍ_ＧＳ メインゲート部分
Ｓ_ＧＳ１、Ｓ_ＧＳ２、Ｓ_ＧＳ３ サブゲート部分
１２０Ｍ メインゲート電極
１２０ サブゲート電極
１３２ ゲート絶縁膜
１４０ ゲートスペーサ
１４５ キャッピング層
１５０ ソース／ドレインパターン
１５１ 第１ソース／ドレインパターン
１５２ 第２ソース／ドレインパターン
１５０Ｒ ソース／ドレイン凹部
２１０ 内部ゲートスペーサ
２１１ 第１部分
２１２ 第２部分
１８５ エッチング停止膜
１９０ 層間絶縁膜
Ｕ_ＡＰ 上部パターン（上部パターン構造体）
ＳＣ_Ｌ 犠牲層
ＡＣＴ_Ｌ 半導体層
１２０ＭＰ 予備メインゲート電極
１２０_ＨＭ 予備キャッピング層
１３０Ｐ 予備ゲート絶縁膜
１４０Ｐ 予備ゲートスペーサ
１５０Ｒ ソース／ドレイン凹部

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】