特開 2024-173769 電流制限回路及び電流制限装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024173769

(43)【公開日】2024-12-12

(54)【発明の名称】電流制限回路及び電流制限装置

(51)【国際特許分類】

   H02J 1/00 20060101AFI20241205BHJP

   H03K 17/082 20060101ALI20241205BHJP

   G05F 1/56 20060101ALI20241205BHJP

   H03K 17/08 20060101ALN20241205BHJP

   H03K 17/687 20060101ALN20241205BHJP

【ＦＩ】

H02J1/00 309R

H03K17/082

G05F1/56 320C

H03K17/08 C

H03K17/687 A

【審査請求】未請求

【請求項の数】10

【出願形態】ＯＬ

(21)【出願番号】P 2024086027

(22)【出願日】2024-05-28

(31)【優先権主張番号】P 2023089610

(32)【優先日】2023-05-31

(33)【優先権主張国・地域又は機関】JP

(71)【出願人】

【識別番号】715010864

【氏名又は名称】エイブリック株式会社

(72)【発明者】

【氏名】冨岡 勉

【テーマコード（参考）】

5G165

5H430

5J055

【Ｆターム（参考）】

5G165BB05

5G165DA04

5G165HA07

5G165LA01

5H430BB01

5H430BB09

5H430BB12

5H430EE06

5H430FF07

5H430FF13

5H430GG11

5H430HH03

5H430JJ07

5H430LA07

5J055AX34

5J055AX55

5J055BX16

5J055CX23

5J055DX13

5J055DX22

5J055DX61

5J055DX72

5J055EX07

5J055EY01

5J055EY03

5J055EY21

5J055EY24

5J055EZ00

5J055EZ03

5J055EZ04

5J055EZ09

5J055EZ10

5J055EZ16

5J055FX04

5J055FX13

5J055GX01

5J055GX04

(57)【要約】

【課題】電流抑制とスイッチオフの速度を両立可能な電流制限回路及び電流制限装置を提供する。
【解決手段】電流制限回路１０Ａは、制御端を含み、電流を所定値以下に制御可能なスイッチ２を介して、入力端子Ｔinと出力端子Ｔoutを接続する経路の電流を制限する回路であって、第１の信号が伝送される第１の経路と第２の信号が伝送される第２の経路との接続点を含み、第１の信号の供給を受ける入力端５０ｃと、第１の信号と第２の信号とを結合した制御信号をスイッチ２の制御端へ供給する出力端５０ｄとを有するゲート制御回路５０と、スイッチ２と出力端子Ｔoutとの間に設けられるノードＮ１との間に容量６が接続されると、容量６を介してノードＮ１に結合される入力端と、入力端と接続される出力端とを有する負帰還回路３０Ａとを備える。
【選択図】図１

【特許請求の範囲】

【請求項1】

制御端を含み、電流を所定値以下に制御可能なスイッチを介して、入力端子と出力端子を接続する経路の電流を制限する回路であって、
第１の信号が伝送される第１の経路と第２の信号が伝送される第２の経路との接続点を含み、前記第１の信号の供給を受ける第１入力端と、前記第１の信号と前記第２の信号とを結合した制御信号を前記スイッチの制御端へ供給する出力端とを有する制御回路と、
前記スイッチと前記出力端子との間に設けられる第１のノードとの間に容量が接続されると、当該容量を介して前記第１のノードに結合される入力端と、前記制御回路の第１入力端と接続される出力端とを有する負帰還回路と、
を備えることを特徴とする電流制限回路。

【請求項2】

前記負帰還回路は、前記制御回路の第１入力端と第１の電源電圧が供給される第２のノードとの間に接続され、前記負帰還回路の入力端の電圧が閾値電圧よりも高い場合に、前記負帰還回路の入力端の電圧と前記閾値電圧との差電圧に基づく電流に変換する電圧電流変換回路と、
前記負帰還回路の入力端と、前記第２のノードとの間に接続され、前記負帰還回路の入力端の電圧を、前記第１の電源電圧又は前記第１の電源電圧よりも高く前記閾値電圧よりも低い所定電圧にクランプするクランプ回路と、
を備える請求項１に記載の電流制限回路。

【請求項3】

前記クランプ回路は、
前記負帰還回路の入力端と接続される第１端と、前記第２のノードに接続される第２端とを含む第１の定電流源、及び
前記負帰還回路の入力端と接続される第１端と、前記第２のノードに接続される第２端とを含む抵抗体、
の何れか１個を有する請求項２に記載の電流制限回路。

【請求項4】

前記第１の定電流源は、ソースとゲートが接続されたデプレッション型のＦＥＴを有する請求項３に記載の電流制限回路。

【請求項5】

前記第１の定電流源は、前記負帰還回路の入力端と接続されるドレインと、前記第２のノードに接続されるソースと、ゲートとを含む第１のＦＥＴと、
前記第１のＦＥＴのゲートと接続されるドレインと、前記第２のノードに接続されるソースと、前記第１のＦＥＴのゲート及び自己のドレインと接続されるゲートと、を含む第２のＦＥＴと、
前記第２のＦＥＴのドレインに定電流を供給する第２の定電流源と、を備える請求項３に記載の電流制限回路。

【請求項6】

前記クランプ回路は、前記負帰還回路の入力端、前記クランプ回路及び前記電圧電流変換回路を接続するノードに前記所定電圧を供給するバイアス回路を有する請求項３に記載の電流制限回路。

【請求項7】

前記電圧電流変換回路は、
前記クランプ回路の第１端と接続されるゲートを含み、前記接続点と第２のノードとの間に接続されるＦＥＴ、及び
前記クランプ回路の第１端と接続される第１入力端と、前記閾値電圧の供給を受ける第２入力端と、前記接続点と接続される出力端とを含み、前記第１入力端の電圧が前記第２入力端に供給される前記閾値電圧との差電圧に基づく電流を自己の出力端に供給する増幅回路のうち、何れか一方を有する請求項２に記載の電流制限回路。

【請求項8】

前記制御回路は、
前記第１のノードと接続される第２入力端と、
前記スイッチと前記入力端子との間に設けられる第３のノードと接続される第３入力端と、
前記制御回路の第２入力端と接続される第１入力端と、前記制御回路の第３入力端と接続される第２入力端と、複数の信号レベルを含み自己の第１入力端及び第２入力端にそれぞれ受ける電圧の電圧差に基づく信号を前記第２の信号として出力する出力端と、を有する電圧検出回路と、
前記電圧検出回路の出力端と前記接続点を介して接続される出力端と、
を有する請求項１に記載の電流制限回路。

【請求項9】

前記接続点と前記制御回路の出力端との間に接続される出力回路をさらに有し、
前記出力回路は、前記接続点の電圧をゲートに受けるＦＥＴを含むソース接地増幅回路又はソースフォロワ回路である請求項８に記載の電流制限回路。

【請求項10】

前記入力端子と、
前記出力端子と、
前記スイッチと、
前記容量と、
請求項１から９の何れか一項に記載の電流制限回路と、
を備える電流制限装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、電流制限回路及び電流制限装置に関する。

【背景技術】

【0002】

電流を負荷へ供給するにあたり、過大な突入電流が生じる場合がある。例えば、電流供給側と負荷側とを接続する電流経路（以下、単に「経路」とする）に設けられたいわゆるハイサイドスイッチにおいて、出力端子に容量性の負荷や誘導性の負荷が接続されている場合、起動時や出力端子の地絡からの復帰時等の出力電圧が低い状態からの電圧上昇過程で突入電流が流れてしまう。この突入電流が過大な場合、経路にあるデバイスが損傷又は損壊し得るため、電流の突入を抑制する電流制限回路が適用される（例えば、特許文献１参照）。

【0003】

特許文献１に記載される突入電流抑制回路のように、抵抗及び容量によって形成されるローパスフィルタをハイサイドスイッチの制御端であるＦＥＴのゲートに接続した従前の電流制限回路では、ゲート電圧を緩やかに制御することができる。ゲート電圧を緩やかに下降させることができるので、突入電流が生じた場合にもハイサイドスイッチを緩やかにオンさせることができる。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開２００５－３３８６９号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

しかしながら、上述したような従前の電流制限回路では、スイッチをオンさせたい場合のみならずオフさせたい場合においても、ゲート電圧が緩やかに変化してしまう。そのため、素早いスイッチオフが必要な場面においても、素早いオフ動作が阻害されてしまう。すなわち、突入電流の抑制とスイッチオフ速度にトレードオフが生じていた。

【0006】

本発明は、上述した事情に鑑みてなされたものであり、電流抑制とスイッチオフの速度を両立可能な電流制限回路及び電流制限装置を提供することを目的とする。

【課題を解決するための手段】

【0007】

本発明に係る電流制限回路は、制御端を含み、電流を所定値以下に制御可能なスイッチを介して、入力端子と出力端子を接続する経路の電流を制限する回路であって、第１の信号が伝送される第１の経路と第２の信号が伝送される第２の経路との接続点を含み、前記第１の信号の供給を受ける第１入力端と、前記第１の信号と前記第２の信号とを結合した制御信号を前記スイッチの制御端へ供給する出力端とを有する制御回路と、前記スイッチと前記出力端子との間に設けられる第１のノードとの間に容量が接続されると、当該容量を介して前記第１のノードに結合される入力端と、前記制御回路の第１入力端と接続される出力端とを有する負帰還回路と、を備えることを特徴とする。

【0008】

本発明に係る電流制限装置は、前記入力端子と、前記出力端子と、前記スイッチと、前記容量と、上述した電流制限回路と、を備えることを特徴とする。

【発明の効果】

【0009】

本発明によれば、電流抑制とスイッチオフの速度を両立させることができる。

【図面の簡単な説明】

【0010】

【図1】本発明の第１の実施形態に係る電流制限回路及び電流制限装置の適用例を概略的に示したブロック図である。

【図2】第１の実施形態に係る電流制限回路が備えるゲート制御回路の第１構成例を示した概略図である。

【図3】第１の実施形態に係る電流制限回路が備えるクランプ回路の第１構成例を示した概略図である。

【図4】（Ａ）は第１の実施形態に係る電流制限回路が備えるクランプ回路が有する定電流源の第１構成例を示した概略図、（Ｂ）は第２構成例を示した概略図である。

【図5】第１の実施形態に係る電流制限回路が備える電圧電流変換回路の第１構成例を示した概略図である。

【図6】横軸を時間、縦軸を電圧として、第１の実施形態に係る電流制限回路における出力電圧及び負帰還回路の入力端の電圧の時間推移を表したグラフである。

【図7】第１の実施形態に係る電流制限回路が備える電圧電流変換回路の変形例（第２構成例）を示した概略図である。

【図8】本発明の第２の実施形態に係る電流制限回路及び電流制限装置の適用例を概略的に示したブロック図である。

【図9】第２の実施形態に係る電流制限回路が備える電圧電流変換回路の第１構成例を示した概略図である。

【図10】第２の実施形態に係る電流制限回路が備える電圧電流変換回路のより詳細な構成例を示した概略図である。

【図11】第２の実施形態に係る電流制限回路が備える電圧電流変換回路の電圧源の第１構成例を示した概略図である。

【図12】横軸を時間、縦軸を電圧として、第２の実施形態に係る電流制限回路における出力電圧及び負帰還回路の入力端の電圧の時間推移を表したグラフである。

【図13】本実施形態に係る電流制限回路が備える電圧電流変換回路の電圧源の変形例（第２構成例）を示した概略図である。

【図14】本実施形態に係る電流制限回路が備える電圧電流変換回路の電圧源の変形例（第３構成例）を示した概略図である。

【図15】本実施形態に係る電流制限回路が備える電圧電流変換回路の電圧源の変形例（第４構成例）を示した概略図である。

【図16】本実施形態に係る電流制限回路が備えるゲート制御回路の変形例（第２構成例）を示した概略図である。

【図17】本実施形態に係る電流制限回路が備えるゲート制御回路の他の変形例（第３構成例）を示した概略図である。

【図18】（Ａ）は本実施形態に係る電流制限回路が備えるクランプ回路の変形例（第２構成例）を示した概略図、（Ｂ）は他の変形例（第３構成例）を示した概略図である。

【発明を実施するための形態】

【0011】

以下、本発明の実施形態に係る電流制限回路及び電流制限装置について、図面を参照して説明する。なお、説明の便宜上、一部の構成の図示を省略したり、縮尺を変更したりしている場合がある。

【0012】

［第１の実施形態］
図１は、本発明の第１の実施形態に係る電流制限回路及び電流制限装置の一例である電流制限回路１０Ａ及び電流制限装置１Ａの適用例を概略的に示したブロック図である。図中のＧ、Ｄ及びＳは、それぞれ、Ｎ型のＭＯＳＦＥＴ（以下、「ＮＭＯＳＦＥＴ」とする）２１，２２のゲート、ドレイン及びソースを表している。

【0013】

電流制限装置１Ａは、入力端子Ｔinと、出力端子Ｔoutと、スイッチ２と、容量６と、電流制限回路１０Ａと、を備え、スイッチ２によって、入力端子Ｔinと出力端子Ｔoutを接続する経路の電流を制限する装置である。出力端子Ｔoutには、接地電圧ＧＮＤを供給するＧＮＤ端子３との間に、負荷４と、出力容量５が接続されている。

【0014】

スイッチ２は、少なくとも、入力端子Ｔin側から出力端子Ｔout側へ向かう方向の電流を制限する電流制限素子である電流制限トランジスタを有して構成される。スイッチ２は、電流制限トランジスタの一例であるＮＭＯＳＦＥＴ２１と、逆流防止トランジスタ一例であるＮＭＯＳＦＥＴ２２と、を有し、ＮＭＯＳＦＥＴ２１のソースとＮＭＯＳＦＥＴ２２のソースとが接続されている。

【0015】

ＮＭＯＳＦＥＴ２１のドレインは入力端子Ｔinに接続されている。ＮＭＯＳＦＥＴ２１のソースはＮＭＯＳＦＥＴ２２のソース及びバルクと接続されている。ＮＭＯＳＦＥＴ２１のゲートは、ＮＭＯＳＦＥＴ２２のゲートと接続されている。ＮＭＯＳＦＥＴ２２のドレインは出力端子Ｔoutに接続されている。ＮＭＯＳＦＥＴ２２のソースはバルクと接続されている。ここで、ＮＭＯＳＦＥＴ２１のソース、ＮＭＯＳＦＥＴ２２のソース、及びバルクとの接続点をノードＮ２と呼称する。

【0016】

電流制限回路１０Ａは、入力端１０ａ，１０ｂ，１０ｃ，１０ｅと、出力端１０ｄと、制御回路としてのゲート制御回路５０と、クランプ回路３１、電圧電流変換回路（以下、Ｖ／Ｉ変換回路とする）３３及び出力端を有する負帰還回路３０Ａとを備えている。入力端１０ａは、スイッチ２と出力端子Ｔoutとの間に設けられるノードＮ１と接続される。
入力端１０ｂは、スイッチ２と入力端子Ｔinとの間に設けられるノードＮ３と接続される。入力端１０ｃは、容量６の一端が接続される。入力端１０ｅは、ＧＮＤ端子３に接続される。

【0017】

制御回路としてのゲート制御回路５０は、３個の入力端５０ａ，５０ｂ，５０ｃと、１個の出力端５０ｄと、を有している。入力端５０ａは入力端１０ａと接続されている。入力端５０ｂは入力端１０ｂと接続されている。出力端５０ｄは出力端１０ｄと接続されている。

【0018】

負帰還回路３０Ａでは、電流制限回路１０Ａの入力端１０ｃが負帰還回路３０Ａの入力端に相当している。また、Ｖ／Ｉ変換回路３３の出力端３３２が、負帰還回路３０Ａの出力端に相当しており、ゲート制御回路５０の出力端５０ｄと接続されている。負帰還回路３０Ａは、ノードＮ１との間に容量６が接続されると、入力端１０ｃ（負帰還回路３０Ａの入力端に相当）が容量６を介してノードＮ１に結合される。この結果、電流制限回路１０Ａでは、容量６、負帰還回路３０Ａ及びゲート制御回路５０を介してノードＮ１からスイッチ２の制御端となるＮＭＯＳＦＥＴ２１，２２のゲートまでの負帰還ループが形成される。

【0019】

クランプ回路３１は、ＧＮＤ端子３と接続される入力端１０ｅと同一のノードであるノードＮ５と、電流制限回路１０Ａの入力端１０ｃに相当する負帰還回路３０Ａの入力端と同一のノードであるノードＮ４との間に接続され、ノードＮ４の電圧Ｖsscを接地電圧ＧＮＤにクランプする回路である。

【0020】

Ｖ／Ｉ変換回路３３は、負帰還回路３０Ａの入力端、すなわちノードＮ４の電圧Ｖsscを受ける入力端３３１と、変換した電流Ｉ1が流れる出力端３３２と、を有している。入力端３３１は、すなわち負帰還回路３０Ａの入力端と同一のノードであるノードＮ４に接続されている。出力端３３２は、ゲート制御回路５０の入力端５０ｃと接続されている。

【0021】

Ｖ／Ｉ変換回路３３は、入力端３３１から受ける電圧、すなわちノードＮ４の電圧Ｖsscが閾値電圧Ｖthよりも高い場合に、電圧Ｖsscと閾値電圧Ｖthとの差電圧Ｖod（＝Ｖssc－Ｖth）に基づき電流Ｉ1に変換する回路である。Ｖ／Ｉ変換回路３３の相互コンダクタンスＧmと、差電圧Ｖodとを用いれば、Ｖ／Ｉ変換回路３３が変換して得る電流Ｉ1は、相互コンダクタンスＧmと、差電圧Ｖodと積（＝Ｇm×Ｖod）で表すことができる。なお、出力端子Ｔoutの電圧（以下、「出力電圧」とする）Ｖoutが電圧上昇なく安定している状態（以下、「定常時」とする）におけるノードＮ４の電圧Ｖsscは、閾値電圧Ｖthを超えない電圧値に設定される。

【0022】

このように構成される電流制限回路１０Ａでは、Ｖ／Ｉ変換回路３３が電流Ｉ1を流す際に、ゲート制御回路５０から供給される制御信号の電圧が低下するように設計されており、出力電圧Ｖoutが急峻に上昇した際に、ＮＭＯＳＦＥＴ２１のゲート電圧を低下させ、ＮＭＯＳＦＥＴ２１の出力電流Ｉoutを低下させることができる。

【0023】

続いて、電流制限回路１０Ａにおける個々の回路について、より具体的に説明する。
図２は、ゲート制御回路５０（第１構成例）を示した概略図である。

【0024】

制御回路としてのゲート制御回路５０は、３個の入力端５０ａ，５０ｂ，５０ｃと、１個の出力端５０ｄと、電圧検出回路５１と、を有している。

【0025】

電圧検出回路５１は、電圧降下Ｖbを発生させる電圧源５２を介して入力端５０ｂと接続される非反転入力端（＋）と、入力端５０ａと接続される反転入力端（－）と、出力端５１ａを含み、非反転入力端（＋）及び反転入力端（－）にそれぞれ受ける電圧の電圧差に基づく信号を出力する回路である。

【0026】

ゲート制御回路５０には、入力端５０ｃとノードＮ７とを接続し、負帰還回路３０Ａからの負帰還信号が伝送される経路Ｐ１と、ノードＮ７を介して出力端５１ａと出力端５０ｄとを接続し、電圧検出回路５１からの出力信号である電圧検出信号が伝送される経路Ｐ２とが形成されている。第１の経路としての経路Ｐ１と第２の経路としての経路Ｐ２は、ノードＮ７で接続されている。ゲート制御回路５０は、ノードＮ７を含むので、第１の信号としての負帰還信号と第２の信号としての電圧検出信号とが、ノードＮ７で結合され、結合された信号が制御信号として出力端５０ｄからスイッチ２へ供給される。

【0027】

図３は、クランプ回路３１（第１構成例）を示した概略図である。

【0028】

クランプ回路３１は、例えば、ノードＮ４からノードＮ５へ向かう定電流（電流値Ｉssc）を供給する定電流源３１０を有して構成されている。定電流源３１０は、外付けされる容量６と相俟って、直流成分をカットするＤＣカットフィルタ７０を構成している。

【0029】

図４（Ａ）は定電流源３１０の第１構成例を示した概略図である。図４（Ｂ）は定電流源３１０の第２構成例を示した概略図である。

【0030】

第１の定電流源としての定電流源３１０は、例えば、ソースとゲートが接続されたデプレッション型のＦＥＴとしてのデプレッション型ＮＭＯＳＦＥＴ３１１を有し、デプレッション型ＮＭＯＳＦＥＴ３１１のドレインに電流値Ｉsscの定電流を流すように構成される。

【0031】

また、定電流源３１０は、第１のＦＥＴとしてのＮＭＯＳＦＥＴ３１２１と、第２のＦＥＴとしてのＮＭＯＳＦＥＴ３１２２とを接続して構成されたカレントミラー回路３１２と、ＮＭＯＳＦＥＴ３１２２のドレインに定電流Ｉsscbを流す第２の定電流源としての定電流源３１３と、を有して構成することもできる。カレントミラー回路３１２及び定電流源３１３を有する定電流源３１０では、ＮＭＯＳＦＥＴ３１２２のドレイン電流である定電流Ｉsscbに基づいて、ＮＭＯＳＦＥＴ３１２１のドレイン、すなわちノードＮ４に電流値Ｉsscの定電流を生成して流すことができる。図４（Ｂ）に示されるＶＤＤ端子９は、ＧＮＤ端子３とは異なる電源端子であり、接地電圧ＧＮＤとは異なる電源電圧ＶＤＤを供給する電源端子である。

【0032】

図５は、Ｖ／Ｉ変換回路３３（第１構成例）を示した概略図である。
Ｖ／Ｉ変換回路３３は、出力端３３２と接続されるドレインと、入力端３３１と接続されるゲートと、ＧＮＤ端子３と接続されるソースとを含むＮＭＯＳＦＥＴ３３３を有して構成されている。ＮＭＯＳＦＥＴ３３３を有するＶ／Ｉ変換回路３３では、閾値電圧ＶthはＮＭＯＳＦＥＴ３３３の閾値電圧とすればよい。

【0033】

次に、電流制限回路１０Ａを備える電流制限装置１Ａの動作及び効果について説明する。

【0034】

電流制限回路１０Ａは、入力端子Ｔinと出力端子Ｔoutとの間に接続されたＮＭＯＳＦＥＴ２１及びＮＭＯＳＦＥＴ２２のオン抵抗（抵抗値）を制御することによって、負荷４へ供給する電流を制御する。ゲート制御回路５０は、入力端子Ｔin側のノードＮ３と、出力端子Ｔout側のノードＮ１の電圧に基づく電圧検出信号と、負帰還回路３０Ａからの負帰還信号とを結合させた制御信号を生成する。ゲート制御回路５０は、生成した制御信号を、スイッチ２の制御端としてのＮＭＯＳＦＥＴ２１，２２のゲートに供給することによって、ＮＭＯＳＦＥＴ２１，２２のオン抵抗（抵抗値）を制御する。

【0035】

定常時においては、電圧Ｖsscと閾値電圧Ｖthとの差電圧Ｖod（＝Ｖssc－Ｖth）が０［Ｖ］になるので、経路Ｐ１を流れる電流Ｉ1は０［Ａ］となり、経路Ｐ２から伝送される電圧検出信号が支配的となっている。すなわち、定常時においては、経路Ｐ２から伝送される電圧検出信号が事実上の制御信号となって、ＮＭＯＳＦＥＴ２１とＮＭＯＳＦＥＴ２２のオン抵抗（抵抗値）が制御される。

【0036】

続いて、出力電圧Ｖoutが上昇している非定常時における電流制限回路１０Ａの動作について説明する。

【0037】

図６は、電流制限回路１０Ａにおける出力電圧Ｖout（線ＰＬ２）及び負帰還回路３０Ａの入力端１０ｃ、すなわちノードＮ４の電圧Ｖssc（線ＰＬ１）の時間推移を、横軸を時間ｔ、縦軸を電圧Ｖとして表したグラフである。

【0038】

説明に際して、時間ｔ＝０［秒］で出力電圧Ｖoutが上昇を開始し、時間ｔ＝ｔ1で電圧Ｖsscが閾値電圧Ｖthに至り、時間ｔ＝ｔ2で出力電圧Ｖoutの上昇が終了したものとする。また、定常時におけるノードＮ４の電圧Ｖsscは、Ｖssc＝ＧＮＤ＝０［Ｖ］とする。さらに、図６に示される線ＰＬ１及び線ＰＬ２は、それぞれ、電圧Ｖssc及び出力電圧Ｖoutを表している。

【0039】

出力電圧Ｖoutが上昇を開始すると（時間ｔ＝０［秒］）、容量６の上端には正の電荷が、下端には負の電荷が蓄積される。容量６における電荷の移動は、容量６を流れる電流Ｉcと捉えることができる。電流Ｉcは、容量６の容量値Ｃsscと、出力電圧Ｖoutとを用いて、次式（１）
Ｉc＝Ｃssc×ｄＶout／ｄｔ ---（１）
で表すことができる。

【0040】

この容量６を流れる電流Ｉcが、定電流源３１０が供給する定電流の電流値Ｉsscよりも大きい場合、電圧Ｖssc（線ＰＬ１）は、上昇する。また、出力電圧Ｖout（線ＰＬ２）は、電圧Ｖssc（線ＰＬ１）が閾値電圧Ｖthに至る時間ｔ＝ｔ1までの期間Ｔ０１においては、負帰還がかからずに上昇する。

【0041】

電圧Ｖsscが閾値電圧Ｖthを超えると、Ｖ／Ｉ変換回路３３が差電圧Ｖod（＝Ｖssc－Ｖth）に比例する電流Ｉ1を発生させる。電流Ｉ1が発生すると、ＮＭＯＳＦＥＴ２１のゲート電圧を低下させる方向の制御、すなわち負帰還がかかり、Ｖ／Ｉ変換回路３３は、入力端３３１の電圧を、バーチャルショート(Ｖod≒０［Ｖ］)となるように制御する。したがって、電圧Ｖsscは閾値電圧Ｖthとほぼ等しい電圧値（Ｖssc≒Ｖth）に制御される。

【0042】

電圧Ｖsscは閾値電圧Ｖthとほぼ等しい電圧値（Ｖssc≒Ｖth）に制御されると、容量６を流れる電流Ｉcは電流値Ｉsscに制限されるため、Ｖssc≒Ｖthに到達した後の出力電圧Ｖoutの傾きは一定になる。この現象は容量を介した負帰還回路のスルーレートＳＲとして知られており、電流制限回路１０Ａでは、次式（２）
ｄＶout/ｄｔ＝ＳＲ≒Ｉssc／Ｃssc ---（２）
で表すことができる。

【0043】

このように、出力電圧Ｖoutは、ＤＣカットフィルタ７０を介した交流（ＡＣ）的な負帰還によって、単位時間における電圧上昇（＝グラフの傾き）がＤＣカットフィルタ７０のスルーレートＳＲに制限される。この状態は、出力電圧Ｖoutの上昇が終了する時間ｔ＝ｔ2迄の期間Ｔ０２において継続する。

【0044】

さらに、時間ｔ＝ｔ2において、出力電圧Ｖoutの上昇が終了すると、時間ｔ＝ｔ2より後の期間Ｔ０３では、電圧Ｖsscは閾値電圧Ｖthから定常時の電圧である０［Ｖ］に向けて低下する。一方、出力電圧Ｖoutは、入力端子Ｔinの電圧である入力電圧Ｖinとほぼ等しくなるため、一定値となる。

【0045】

このように、電流制限回路１０Ａによれば、期間Ｔ０２における線ＰＬ２の傾きである出力電圧Ｖoutの単位時間における電圧上昇は、期間Ｔ０１における線ＰＬ２の傾きを期間Ｔ０２まで延長した想像線ＩＬに対して小さく抑えられている。

【0046】

なお、電流制限回路１０Ａ及び電流制限装置１Ａでは、出力電圧ＶoutのＳＲと出力容量５の容量値Ｃoutによって、出力容量５を流れる電流が決定される。ここで、説明を簡潔化するため、出力容量５を、軽負荷状態で出力電流Ｉoutが全て出力容量５に流れ込むとすると、出力電流Ｉoutは次式（３）
Ｉout≒Ｉssc・Ｃout／Ｃssc ---（３）
で表すことができる。式（３）は、出力容量５を流れる突入電流を、容量６の容量値Ｃsscと、定電流源３１０が供給する定電流の電流値Ｉsscと、出力容量５の容量値Ｃoutの３個の定数によって決まる電流値に制御できることを意味している。

【0047】

以上、電流制限回路１０Ａ及び電流制限回路１０Ａを備える電流制限装置１Ａによれば、ＮＭＯＳＦＥＴ２１及びＮＭＯＳＦＥＴ２２のゲート電圧の変化を緩やかにさせるための容量が接続されていないので、スイッチ２のスイッチオフの速度が阻害されない。一方、急激な出力電圧Ｖoutの上昇場面では、外付けされる容量６と相俟って構成されるＤＣカットフィルタ７０によって、出力電圧Ｖoutの単位時間における上昇（傾き）をＤＣカットフィルタ７０のスルーレートＳＲに制限することができる。このように、電流制限回路１０Ａ及び電流制限回路１０Ａを備える電流制限装置１Ａによれば、スイッチオフの速度を低下させることなく、出力電圧Ｖoutが上昇する場面ではその上昇を制限することができる。すなわち、電流抑制とスイッチオフの速度との間にトレードオフが無く、電流抑制とスイッチオフの速度を両立することができる。

【0048】

また、電流制限回路１０Ａ及び電流制限回路１０Ａを備える電流制限装置１Ａによれば、スイッチ２が電流制限トランジスタであるＮＭＯＳＦＥＴ２１及び逆流防止トランジスタであるＮＭＯＳＦＥＴ２２を含む場合においても、各トランジスタのゲートに個別の制御信号を供給する必要がなく、同じ制御信号を供給して動作させることができる。したがって、電流制限回路１０Ａ及び電流制限回路１０Ａを備える電流制限装置１Ａでは、電流制限トランジスタを動作させるゲート制御回路と逆流防止トランジスタを動作させるゲート制御回路とを個別に配設する必要はなく、ゲート制御回路５０を１個に集約することができる。

【0049】

さらに、電流制限回路１０Ａ及び電流制限回路１０Ａを備える電流制限装置１Ａによれば、出力容量５を流れる突入電流である出力電流Ｉoutが、上述したように、電流制限回路１０Ａの外部の構成要素である出力容量５及び容量６の各容量値の比（Ｃout／Ｃssc）を含む定数によって決まるので（式（３）参照）、回路設計の自由度が高い回路及び装置を提供することができる。

【0050】

なお、本実施形態において、Ｖ／Ｉ変換回路３３は、ＮＭＯＳＦＥＴ３３３を有する例を説明したが、上述した例に限られない。例えば、後述するような変形例であるＶ／Ｉ変換回路３３（図７に例示）を採用してもよい。

【0051】

図７は、Ｖ／Ｉ変換回路３３の変形例であるＶ／Ｉ変換回路３３Ａを示した概略図である。

【0052】

Ｖ／Ｉ変換回路３３Ａは、Ｖ／Ｉ変換回路３３のＮＭＯＳＦＥＴ３３３の代わりに、いわゆるＯＴＡ（Operational Transconductance Amplifier）３３４を有している点で相違するが、その他の点では実質的に相違しない。ＯＴＡ３３４は、相互コンダクタンスＧmを持ち、非反転入力端（＋）と反転入力端（－）との差電圧Ｖodが正となる場合（差電圧Ｖod＞０）に、差電圧Ｖodと相互コンダクタンスＧmとの積に等しい電流Ｉ1を出力端３３４ａに流す増幅回路である。ＯＴＡ３３４の非反転入力端（＋）は、入力端３３１と接続されている。反転入力端（－）は、閾値電圧Ｖthを基準電圧として供給する基準電圧源３３５の出力端と接続されている。出力端３３４ａは出力端３３２と接続されている。

【0053】

［第２の実施形態］
図８は、本発明の第２の実施形態に係る電流制限回路及び電流制限装置の一例である電流制限回路１０Ｂ及び電流制限装置１Ｂの適用例を概略的に示したブロック図である。

【0054】

電流制限装置１Ｂは、電流制限装置１Ａに対して、電流制限回路１０Ａの代わりに、電流制限回路１０Ｂを備える点で相違する。電流制限回路１０Ｂは、電流制限回路１０Ａに対して、Ｖ／Ｉ変換回路３３を有する負帰還回路３０Ａの代わりに、Ｖ／Ｉ変換回路３４を有する負帰還回路３０Ｂを備える点で相違するが、その他の点では実質的に相違しない。そこで、本実施形態の説明では、電流制限回路１０Ａ及び電流制限装置１Ａに対する相違を中心に説明し、実質的に相違しない構成については、同じ符号を付して説明を省略する。

【0055】

電流制限装置１Ｂは、入力端子Ｔinと、出力端子Ｔoutと、スイッチ２と、容量６と、電流制限回路１０Ｂと、を備えている。電流制限回路１０Ｂは、入力端１０ａ，１０ｂ，１０ｃ，１０ｅと、出力端１０ｄと、制御回路としてのゲート制御回路５０と、クランプ回路３１、Ｖ／Ｉ変換回路３４及び出力端を有する負帰還回路３０Ｂとを備えている。入力端１０ａは、スイッチ２と出力端子Ｔoutとの間に設けられる第１のノードとしてのノードＮ１と接続される。入力端１０ｂは、スイッチ２と入力端子Ｔinとの間に設けられる第３のノードとしてのノードＮ３と接続される。入力端１０ｃは、容量６の一端が接続される。入力端１０ｅは、ＧＮＤ端子３に接続される。

【0056】

負帰還回路３０Ｂでは、電流制限回路１０Ｂの入力端１０ｃが負帰還回路３０Ｂの入力端に相当している。また、Ｖ／Ｉ変換回路３４の出力端３４２が、負帰還回路３０Ｂの出力端に相当しており、ゲート制御回路５０の入力端５０ｃと接続されている。負帰還回路３０Ｂは、ノードＮ１との間に容量６が接続されると、入力端１０ｃ（負帰還回路３０Ｂの入力端に相当）が容量６を介してノードＮ１に結合される。この結果、電流制限回路１０Ｂでは、容量６、負帰還回路３０Ｂ及びゲート制御回路５０を介してノードＮ１からスイッチ２の制御端となるＮＭＯＳＦＥＴ２１，２２のゲートまでの負帰還ループが形成される。

【0057】

Ｖ／Ｉ変換回路３４は、負帰還回路３０Ｂの入力端、すなわちノードＮ４の電圧Ｖsscを受ける入力端３４１と、変換した電流Ｉ1が流れる出力端３４２と、を有している。入力端３４１は、すなわち負帰還回路３０Ｂの入力端と同一のノードであるノードＮ４に接続されている。出力端３４２は、ゲート制御回路５０の入力端５０ｃと接続されている。

【0058】

Ｖ／Ｉ変換回路３４は、入力端３４１から受ける電圧、すなわちノードＮ４の電圧Ｖsscが閾値電圧Ｖthよりも高い場合に、電圧Ｖsscと閾値電圧Ｖthとの差電圧Ｖod（＝Ｖssc－Ｖth）に基づき電流Ｉ1及び電流Ｉ2に変換する回路である。Ｖ／Ｉ変換回路３４の相互コンダクタンスＧm1及びＧm2と差電圧Ｖodとを用いれば、Ｖ／Ｉ変換回路３４が変換して得る電流Ｉ1及び電流Ｉ2は、それぞれ、各相互コンダクタンスＧm1，Ｇm2と差電圧Ｖodとの積（Ｉ1＝Ｇm1×Ｖod、Ｉ2＝Ｇm2×Ｖod）で表すことができる。なお、出力端子Ｔoutの電圧（以下、「出力電圧」とする）Ｖoutが電圧上昇なく安定している状態（以下、「定常時」とする）におけるノードＮ４の電圧Ｖsscは、閾値電圧Ｖthを超えない電圧値に設定される。

【0059】

このように構成される電流制限回路１０Ｂでは、Ｖ／Ｉ変換回路３４が電流Ｉ1を流す際に、ゲート制御回路５０から供給される制御信号の電圧が低下するように設計されており、出力電圧Ｖoutが急峻に上昇した際に、ＮＭＯＳＦＥＴ２１のゲート電圧を低下させ、ＮＭＯＳＦＥＴ２１の出力電流Ｉoutを低下させることができる。

【0060】

図９は、Ｖ／Ｉ変換回路３４（基本構成例）を示した概略図である。
Ｖ／Ｉ変換回路３４は、入力端３４１及び出力端３４２の他、いわゆるＯＴＡ（Operational Transconductance Amplifier）８０と、制御端９０ｂから受ける切替信号に基づいて２個の異なる閾値電圧Ｖthを切り替えて出力端９０ａから出力可能な電圧源９０と、切替信号生成回路としての電流比較回路１００と、を有している。

【0061】

増幅回路としてのＯＴＡ８０は、非反転入力端（＋）及び反転入力端（－）を含む２個の入力端と、２個の出力端８０ａ，８０ｂと、を有する２入力２出力回路として構成される。ＯＴＡ８０は、２個の異なる相互コンダクタンスＧm1とＧm2とを持ち、非反転入力端（＋）と反転入力端（－）との差電圧Ｖodが正となる場合（差電圧Ｖod＞０）に、差電圧Ｖodと相互コンダクタンスＧm1との積に等しい電流Ｉ１を出力端８０ａに流す一方、差電圧Ｖodと相互コンダクタンスＧm2との積に等しい電流Ｉ2を出力端８０ｂに流す回路である。ＯＴＡ８０の非反転入力端（＋）は、入力端３４１と接続されている。反転入力端（－）は、閾値電圧Ｖthを供給する電圧源９０の出力端９０ａと接続されている。出力端８０ａは出力端３４２と接続されている。

【0062】

電圧源９０は、出力端９０ａと、制御端９０ｂとを有し、制御端９０ｂから入力される切替信号に基づいて２個の異なる閾値電圧（以下、電圧の低い方を閾値電圧「ＶthL」とし、電圧の高い方を閾値電圧「ＶthH」とする）から一方を閾値電圧Ｖthとして選択して出力可能な可変電圧源である。

【0063】

電流比較回路１００は、入力端１００ａと、出力端１００ｂとを有し、入力端１００ａから入力される電流Ｉ2が基準電流に対して大きいか小さいかに対応する信号を、閾値電圧Ｖthの切替信号として出力端１００ｂから出力可能に構成されている。

【0064】

図１０は、Ｖ／Ｉ変換回路３４のうち、ＯＴＡ８０及び電流比較回路１００をより詳細に図示することによってＶ／Ｉ変換回路３４のより詳細な構成例を示した概略図である。

【0065】

ＯＴＡ８０は、差動対を構成する一対のＮＭＯＳトランジスタ８１ａ，８１ｂと、定電流Ｉb1を供給する定電流源８２と、ミラー比ｋ（ｋは正数）のカレントミラー回路を構成するＰＭＯＳトランジスタ８３，８４と、を有して構成される。

【0066】

ＮＭＯＳトランジスタ８１ａは、入力端３４１と接続され、ＯＴＡ８０の非反転入力端（＋）に相当するゲートと、出力端３４２と接続され、ＯＴＡ８０の出力端８０ａに相当するドレインと、ソースとを含んでいる。ＮＭＯＳトランジスタ８１ｂは、出力端９０ａと接続され、ＯＴＡ８０の反転入力端（－）に相当するゲートと、ドレインと、ＮＭＯＳトランジスタ８１ａのソースと接続されるソースとを含んでいる。定電流源の８２は、ＮＭＯＳトランジスタ８１ａのソース及びＮＭＯＳトランジスタ８１ｂのソースに接続される第１端と、ＧＮＤ端子３と接続されている第２端とを含んでいる。

【0067】

ＰＭＯＳトランジスタ８３のゲート及びドレインは、ＰＭＯＳトランジスタ８４のゲートと接続されている。ＰＭＯＳトランジスタ８３，８４の各ソースは、ＶＤＤ端子９と接続されている。ＰＭＯＳトランジスタ８３のドレインは、ＮＭＯＳトランジスタ８１ｂのドレインと接続されている。ＰＭＯＳトランジスタ８４のドレインは、電流比較回路１００（より詳細には、入力端１００ａ）と接続されており、ＯＴＡ８０の出力端８０ｂに相当する。

【0068】

電流比較回路１００は、入力端１００ａ及び出力端１００ｂの他、入力される電流Ｉ2と比べる際の基準電流である定電流Ｉb2を供給する定電流源１０１と、入力端１００ａと定電流源１０１との接続点であるノードＮ８に接続される入力端と、電流比較回路１００の出力端１００ｂと接続される出力端を含むインバータ１０２と、インバータ１０２の出力端に接続される入力端と、電流比較回路１００の出力端１００ｂと接続される出力端とを含むインバータ１０３とを有している。

【0069】

ここで、定電流Ｉb2は、電圧Ｖsscが上昇して閾値電圧ＶthHを上回ること又は電圧Ｖsscが下降して閾値電圧ＶthLを下回ることに呼応して、電流Ｉ2との大小関係が逆転するように設定される。すなわち、電流比較回路１００は、電圧Ｖsscが閾値電圧ＶthHを上に超えると、出力端１００ｂから出力する閾値電圧Ｖthの切替信号の信号レベルをローレベルからハイレベルに遷移し、電圧Ｖsscが閾値電圧ＶthLを下に超えると、出力端１００ｂから出力する閾値電圧Ｖthの切替信号の信号レベルがハイレベルからローレベルに遷移するように構成されている。

【0070】

また、出力端１００ｂは、インバータ１０３からの出力信号を出力する出力端と接続される第１出力端１０４と、インバータ１０２からの出力信号を出力する出力端と接続される第２出力端１０５と、を含んでいる。すなわち、出力端１００ｂは、インバータ１０２からの出力信号及びインバータ１０３からの出力信号の独立した２個の信号を出力可能に構成されている。

【0071】

図１１は、Ｖ／Ｉ変換回路３４のうち、電圧源９０の構成例をより詳細に示した概略図である。

【0072】

電圧源９０は、基準電圧Ｖrefを供給する基準電圧源９１と、バッファ回路９２と、バッファ回路９２から出力される電圧を分圧して閾値電圧ＶthH及び閾値電圧ＶthLを得る分圧回路９３と、電流比較回路１００から供給される信号の信号レベルに応じて、供給される閾値電圧ＶthH及び閾値電圧ＶthLのうち一方を閾値電圧Ｖthとして出力するセレクタ９４と、を有している。

【0073】

バッファ回路９２は、例えば、ボルテージフォロワで構成されている。分圧回路９３は、例えば、３個の抵抗素子９３１，９３２，９３３を直列に接続して構成されており、直列接続された３個の抵抗素子の一端と接続される第１入力端子９３５と、他端と接続される第２入力端子９３６と、抵抗素子９３１，９３２の接続点と接続される第１出力端子９３７と、抵抗素子９３２，９３３の接続点と接続される第２出力端子９３８と、を有している。第１入力端子９３５は、バッファ回路９２の出力端と同一ノードであるノードＮ９と接続されている。第２入力端子９３６は、ＧＮＤ端子３と接続されている。

【0074】

セレクタ９４は、第１入力端９４１と、第２入力端９４２と、出力端９４３と、第１入力端９４１と出力端９４３とを開閉可能に接続するスイッチ９４４と、第２入力端９４２と出力端９４３とを開閉可能に接続するスイッチ９４５と、スイッチ９４４の制御端９４６と、スイッチ９４５の制御端９４７と、を有している。ここで、スイッチ９４４及びスイッチ９４５は、制御端９４６及び制御端９４７に、ハイレベルの信号が供給されると閉じ、ローレベルの信号が供給されると開くスイッチである。セレクタ９４は、スイッチ９４４及びスイッチ９４５の一方が開状態、他方が閉状態となるように開閉制御されることによって、供給される閾値電圧ＶthH及び閾値電圧ＶthLのうち一方を閾値電圧Ｖthとして出力可能に構成されている。

【0075】

分圧回路９３は、セレクタ９４に対して、第１出力端子９３７が第１入力端９４１と接続され、第２出力端子９３８が第２入力端９４２と接続されている。セレクタ９４において、出力端９４３は、電圧源９０の出力端９０ａと接続されている。セレクタ９４の制御端９４６は電圧源９０の制御端９０ｂに含まれる第１制御端９００と接続されている。第１制御端９００は、電流比較回路１００の出力端１００ｂに含まれる第１出力端１０４と接続されている。セレクタ９４の制御端９４７は制御端９０ｂに含まれる第２制御端９０１と接続されている。第２制御端９０１は、出力端１００ｂに含まれる第２出力端１０５と接続されている。

【0076】

次に、電流制限回路１０Ｂを備える電流制限装置１Ｂの動作及び効果について説明する。

【0077】

電流制限回路１０Ｂは、入力端子Ｔinと出力端子Ｔoutとの間に接続されたＮＭＯＳＦＥＴ２１及びＮＭＯＳＦＥＴ２２のオン抵抗（抵抗値）を制御することによって、負荷４へ供給する電流を制御する。ゲート制御回路５０は、入力端子Ｔin側のノードＮ３と、出力端子Ｔout側のノードＮ１の電圧に基づく電圧検出信号と、負帰還回路３０Ｂからの負帰還信号とを結合させた制御信号を生成する。ゲート制御回路５０Ｂは、生成した制御信号を、スイッチ２の制御端としてのＮＭＯＳＦＥＴ２１，２２のゲートに供給することによって、ＮＭＯＳＦＥＴ２１，２２のオン抵抗（抵抗値）を制御する。

【0078】

負帰還回路３０Ｂにおいて、負帰還信号である電流Ｉ1は、上述したように、ＯＴＡ８０（図１０）の相互コンダクタンスＧm1と差電圧Ｖodとの積（＝Ｇm1×Ｖod）で表すことができる。また、電流比較回路１００（図９及び図１０）に供給される電流Ｉ2は、ＯＴＡ８０の相互コンダクタンスＧm2と差電圧Ｖodとの積（＝Ｇm2×Ｖod）で表すことができる。

【0079】

ここで、差動対を構成する一対のＮＭＯＳトランジスタ８１ａ，８１ｂ（図１０）のドレイン電流である電流Ｉ1，Ｉ3の関係（Ｉ1＝－Ｉ3）と、ＰＭＯＳトランジスタ８３，８４（図１０）で構成されるカレントミラー回路（ミラー比ｋ）との関係（Ｉ2＝ｋ×Ｉ3）を考慮すると、電流Ｉ1と電流Ｉ2との関係は、次式（４）
Ｉ2＝ｋ×Ｉ3
＝ｋ×（－Ｉ1）
＝－ｋ×Ｉ1 ---（４）
で表すことができる。

【0080】

電流比較回路１００（図１０）に電流Ｉ2が供給されると、電流比較回路１００は、電流Ｉ2と定電流Ｉb2との大小を比べて、電流Ｉ2が定電流Ｉb2よりも大きい場合、電圧が高い方の閾値電圧ＶthHが選択され、電流Ｉ2が定電流Ｉb2よりも小さい場合、電圧が低い方の閾値電圧ＶthLが選択される。なお、起動直後の出力電圧Ｖout≒０［Ｖ］の場合、電流比較回路１００は、高い方の閾値電圧ＶthHを選択する閾値電圧Ｖthの切替信号を出力するように設定されている。

【0081】

このように動作する電流制限回路１０Ｂは、電流Ｉ2が定電流Ｉb2よりも大きいか否か、換言すれば、電圧Ｖsscと閾値電圧Ｖthとの差電圧Ｖod（＝Ｖssc－Ｖth）が所定の電圧よりも大きいか否かによって、閾値電圧Ｖthを、閾値電圧ＶthH又は閾値電圧ＶthLに切り替えて負帰還を作用させる。

【0082】

電流制限回路１０Ｂは、定常時においては、電圧Ｖsscが０［Ｖ］であるため、電圧Ｖsscと閾値電圧Ｖth（＞０）との差電圧Ｖodは負電圧になり（Ｖod＜０）、経路Ｐ１に電流Ｉ１は流れない（Ｉ１＝０）。したがって、電流制限回路１０Ｂは、定常時において、経路Ｐ２から伝送される電圧検出信号が支配的となっている。すなわち、定常時においては、経路Ｐ２から伝送される電圧検出信号が事実上の制御信号となって、ＮＭＯＳＦＥＴ２１とＮＭＯＳＦＥＴ２２のオン抵抗（抵抗値）が制御される。

【0083】

続いて、出力電圧Ｖoutが上昇している非定常時における電流制限回路１０Ｂの動作について説明する。

【0084】

図１２は、電流制限回路１０Ｂにおける出力電圧Ｖout（線ＰＬ１）及び負帰還回路３０Ｂの入力端１０ｃ、すなわちノードＮ４の電圧Ｖssc（線ＰＬ２）の時間推移を、横軸を時間ｔ、縦軸を電圧Ｖとして表したグラフである。

【0085】

説明に際して、時間ｔ＝０［秒］で出力電圧Ｖoutが上昇を開始し、時間ｔ＝ｔ1で電圧Ｖsscが閾値電圧ＶthHに至り、時間ｔ＝ｔ2で出力電圧Ｖoutの上昇が終了したものとする。また、定常時におけるノードＮ４の電圧Ｖsscは、Ｖssc＝ＧＮＤ＝０［Ｖ］とする。さらに、図１２に示される線ＰＬ１及び線ＰＬ２は、それぞれ、電圧Ｖssc及び出力電圧Ｖoutを表している。

【0086】

出力電圧Ｖoutが上昇を開始すると（時間ｔ＝０［秒］）、容量６の上端には正の電荷が、下端には負の電荷が蓄積される。容量６における電荷の移動は、容量６を流れる電流Ｉcと捉えることができる。電流Ｉcは、容量６の容量値Ｃsscと、出力電圧Ｖoutとを用いて、次式（５）
Ｉc＝Ｃssc×ｄＶout／ｄｔ ---（５）
で表すことができる。

【0087】

この容量６を流れる電流Ｉcが、定電流源３１０が供給する定電流の電流値Ｉsscよりも大きい場合、電圧Ｖssc（線ＰＬ２）は、上昇する。また、出力電圧Ｖout（線ＰＬ１）は、電圧Ｖssc（線ＰＬ２）が閾値電圧ＶthHに至る時間ｔ＝ｔ1までの期間Ｔ０１においては、負帰還がかからずに上昇する。

【0088】

時間ｔ＝ｔ1において、電圧Ｖsscが閾値電圧ＶthHを超えると、Ｖ／Ｉ変換回路３４は差電圧Ｖod（＝Ｖssc－ＶthH）に比例する電流Ｉ1を発生させる。上述したように、ゲート制御回路５０は、電流Ｉ1が流れる際に出力端５０ｄの電圧が低下するため、ゲート制御回路５０がＮＭＯＳＦＥＴ２１のゲート電圧を低下させ、ＮＭＯＳＦＥＴ２１の出力電流Ｉoutを低下させる。すなわち、電流制限回路１０Ｂは、電圧Ｖsscが閾値電圧ＶthHを超えると、負帰還がかかる。

【0089】

電流比較回路１００（図１０）において、電圧Ｖsscが上昇していく段階で閾値電圧ＶthHの近傍では、ＮＭＯＳトランジスタ８１ａのドレインを流れる電流Ｉ1は増大する一方、ＮＭＯＳトランジスタ８１ｂのドレインを流れる電流Ｉ3及びＰＭＯＳトランジスタ８４のドレインを流れる電流Ｉ2は減少する。電流Ｉ2が減少していくと、やがて電流Ｉ2は定電流Ｉb2を下回る。電流Ｉ2が定電流Ｉb2を下回ると、電流比較回路１００は、閾値電圧Ｖthの切替信号の信号レベルを反転させて、閾値電圧Ｖthを閾値電圧ＶthLに切り替える。閾値電圧Ｖthが閾値電圧ＶthLに切り替わることで、差電圧Ｖod及び電流Ｉ1が大きくなり、時間ｔ＝ｔ1（図１２）以降で出力電流Ｉoutと出力電圧Ｖoutの上昇傾きが０に近づく。

【0090】

また、時間ｔ＝ｔ1（図１２）から、容量６の電荷は定電流源３１０によって放電され、電圧Ｖsscは低下していく。電流比較回路１００（図１０）において、電圧Ｖsscが下降していく段階で閾値電圧ＶthLの近傍では、ＮＭＯＳトランジスタ８１ａのドレインを流れる電流Ｉ1は減少する一方、ＮＭＯＳトランジスタ８１ｂのドレインを流れる電流Ｉ3及びＰＭＯＳトランジスタ８４のドレインを流れる電流Ｉ2は増大する。電流Ｉ2が増大していき、時間ｔ＝ｔ11において、電流Ｉ2が定電流Ｉb2を上回ると、電圧Ｖsscは閾値電圧Ｖth＝ＶthLまで低下する。

【0091】

電流比較回路１００は、電圧Ｖsscが閾値電圧Ｖth＝ＶthLまで低下すると、閾値電圧Ｖthの切替信号の信号レベルを反転させて、閾値電圧Ｖthを閾値電圧ＶthHに切り替える。閾値電圧Ｖthが閾値電圧ＶthHに切り替わることで、差電圧Ｖod及び電流Ｉ1が小さくなる。時間ｔ＝ｔ11（図１２）以降では、期間Ｔ０１と同様に負帰還がかからないので、出力電流Ｉoutが増大し、出力電圧Ｖoutが上昇する。その後、時間ｔ＝ｔ12において、電圧Ｖsscが閾値電圧ＶthHを超えると、Ｖ／Ｉ変換回路３４は差電圧Ｖodに比例する電流Ｉ1を発生させる。時間ｔ＝ｔ12以降は、時間ｔ＝ｔ1以降t12まで（t1≦ｔ＜t12）の動作を繰り返す。

【0092】

負帰還回路３０Ｂ（より詳細にはＶ／Ｉ変換回路３４）は、電圧Ｖsscの上昇及び下降の際に異なる閾値電圧Ｖthに切り替えるヒステリシス動作を繰り返すことによって、出力電圧Ｖoutの上昇を、緩やかな階段状に抑制する。負帰還回路３０Ｂのヒステリシス動作は、出力電圧Ｖoutの上昇が終了する時間ｔ＝ｔ2迄の期間Ｔ０２において継続する。

【0093】

さらに、時間ｔ＝ｔ2において、出力電圧Ｖout（線ＰＬ１）の上昇が終了すると、時間ｔ＝ｔ2より後の期間Ｔ０３では、電圧Ｖssc（線ＰＬ２）は定常時の電圧である０［Ｖ］に向けて低下する。一方、出力電圧Ｖoutは、入力端子Ｔinの電圧である入力電圧Ｖinとほぼ等しくなるため、一定値となる。

【0094】

このように、電流制限回路１０Ｂによれば、期間Ｔ０２における線ＰＬ２の傾きである出力電圧Ｖoutの単位時間における電圧上昇は、期間Ｔ０１における線ＰＬ２の傾きを期間Ｔ０２まで延長した想像線ＩＬに対して小さく抑えられている。

【0095】

以上、電流制限回路１０Ｂ及び電流制限回路１０Ｂを備える電流制限装置１Ｂによれば、ＮＭＯＳＦＥＴ２１及びＮＭＯＳＦＥＴ２２のゲート電圧の変化を緩やかにさせるための容量が接続されていないので、スイッチ２のスイッチオフの速度が阻害されない。一方、急激な出力電圧Ｖoutの上昇場面では、負帰還回路３０Ｂが負帰還をかけるオン状態と負帰還をかけないオフ状態とを繰り返すことによって、出力電圧Ｖoutの上昇を階段状に抑制、すなわち想像線ＩＬに対して緩やかな上昇に制限することができる。したがって、電流制限回路１０Ｂ及び電流制限回路１０Ｂを備える電流制限装置１Ｂによれば、急激な出力電圧Ｖoutの上昇場面において、突入電流を制限することができる。

【0096】

出力電圧Ｖoutが上昇する際の階段状の特性は、主に電圧源９０の閾値電圧Ｖthのヒステリシスと、例えば、容量６の容量値Ｃssc及び定電流源３１０が供給する電流値Ｉssc等のＤＣカットフィルタ７０の定数によって決まるため、設計自由度が高い。さらに、上述した出力電圧Ｖoutの制限制御は、出力電圧Ｖoutが下降するＦＥＴのオフ制御には関与しないため、素早いオフ制御の阻害要因にはならない。

【0097】

このように、電流制限回路１０Ｂ及び電流制限回路１０Ｂを備える電流制限装置１Ｂによれば、電流制限回路１０Ａ及び電流制限装置１Ａと同様に、スイッチオフの速度を低下させることなく、出力電圧Ｖoutが上昇する場面ではその上昇を制限することができる。すなわち、電流抑制とスイッチオフの速度との間にトレードオフが無く、電流抑制とスイッチオフの速度を両立することができる。

【0098】

電流制限回路１０Ｂ及び電流制限回路１０Ｂを備える電流制限装置１Ｂによれば、電流制限回路１０Ａ及び電流制限装置１Ａと同様に、電流制限トランジスタを動作させるゲート制御回路と逆流防止トランジスタを動作させるゲート制御回路とを個別に配設する必要はなく、ゲート制御回路５０を１個に集約できる。

【0099】

電流制限回路１０Ｂ及び電流制限回路１０Ｂを備える電流制限装置１Ｂによれば、主に電圧源９０の閾値電圧Ｖthのヒステリシスと、ＤＣカットフィルタ７０の定数によって決まるため、設計自由度が高い回路及び装置を提供することができる。

【0100】

なお、本実施形態において、Ｖ／Ｉ変換回路３４における電圧源９０は、上述した構成に限られない。Ｖ／Ｉ変換回路３４は、電圧源９０の代わりに、電圧源９０Ａ、電圧源９０Ｂ又は電圧源９０Ｃを有していてもよい。続いて、電圧源９０Ａ、電圧源９０Ｂ及び電圧源９０Ｃについて説明する。

【0101】

図１３、図１４及び図１５は、それぞれ、電圧源９０Ａ、電圧源９０Ｂ及び電圧源９０Ｃの構成例をより詳細に示した概略図である。

【0102】

電圧源９０Ａ（図１３）は、電圧源９０（図１１）に対して、基準電圧源９１及びバッファ回路９２の代わりに、基準電圧回路を構成する定電流源９５及びＮＭＯＳトランジスタ９７と、分圧回路９３を負荷とするソースフォロワを構成するＮＭＯＳトランジスタ９６と、を有する点で相違するが、その他の点は実質的に相違しない。そこで、定電流源９５、ＮＭＯＳトランジスタ９６及びＮＭＯＳトランジスタ９７を中心に説明し、電圧源９０と重複する構成である分圧回路９３及びセレクタ９４については、同じ符号を付して重複する説明を省略する。

【0103】

定電流源９５は、一端がＶＤＤ端子９に接続されている。ＮＭＯＳトランジスタ９７は、ＧＮＤ端子３と接続されるソースと、分圧回路９３の第１入力端子９３５と接続されるゲートと、定電流源９５の他端と接続されるドレインとを含んでいる。ＮＭＯＳトランジスタ９６は、ＶＤＤ端子９に接続されるドレインと、定電流源９５の他端とＮＭＯＳトランジスタ９７のドレインとの接続点、すなわちノードＮ１０に接続されるゲートと、分圧回路９３の第１入力端子９３５と接続されるソースとを含んでいる。

【0104】

このように構成される電圧源９０Ａでは、ノードＮ１０に発生する基準電圧Ｖrefが分圧回路９３の第１入力端子９３５に供給される。分圧回路９３によって得られる分圧電圧のうち、閾値電圧ＶthHは第１出力端子９３７からセレクタ９４の第１入力端９４１に供給され、閾値電圧ＶthLは第２出力端子９３８からセレクタ９４の第２入力端９４２に供給される。なお、ＮＭＯＳトランジスタ９７のゲートには、分圧回路９３の第１入力端子９３５の電圧、すなわち、ＮＭＯＳトランジスタ９６のソースの電圧が供給される。セレクタ９４の動作は、電圧源９０と同様である。

【0105】

電圧源９０Ｂ（図１４）及び電圧源９０Ｃ（図１５）は、電圧源９０Ａ（図１３）に対して、分圧回路９３の第１入力端子９３５、第１出力端子９３７及び第２出力端子９３８の接続先が、それぞれ異なるものの、構成される素子は同一である。電圧源９０Ｂでは、第１入力端子９３５、第１出力端子９３７及び第２出力端子９３８の接続先が、それぞれ、第１入力端９４１、第２入力端９４２及びＮＭＯＳトランジスタ９７のゲートである。電圧源９０Ｃでは、第１入力端子９３５、第１出力端子９３７及び第２出力端子９３８の接続先が、それぞれ、第１入力端９４１、ＮＭＯＳトランジスタ９７のゲート及び第２入力端９４２である。

【0106】

なお、本発明は上述した実施形態そのままに限定されるものではなく、実施段階では、上述した実施例以外にも様々な形態で実施することが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、追加、置き換え又は変更することができる。例えば、上述したスイッチ２は、電流制限トランジスタであるＮＭＯＳＦＥＴ２１と、逆流防止トランジスタであるＮＭＯＳＦＥＴ２２との複数のトランジスタを有する構成を例に挙げて説明したが、この例に限定されない。

【0107】

スイッチ２を構成する電流制限トランジスタ及び逆流防止トランジスタは、Ｐ型のＭＯＳＦＥＴ（以下、「ＰＭＯＳＦＥＴ」とする）でもよい。また、スイッチ２は、ＮＭＯＳＦＥＴ２１等の電流制限トランジスタを有していればよく、逆流防止トランジスタは省略されてもよい。さらに、スイッチ２を構成する電流制限トランジスタ及び逆流防止トランジスタは、少なくとも１個のトランジスタであれば、その種類を問わない。すなわち、電流制限トランジスタは、ＭＯＳＦＥＴの他にも、接合型ＦＥＴ（ＪＦＥＴ）や金属絶縁膜半導体型ＦＥＴ（ＭＩＳＦＥＴ）等の他の電界効果トランジスタ、又はバイポーラトランジスタから適宜選択してもよい。

【0108】

上述した電流制限回路１０Ａ，１０Ｂでは、入力端１０ｅがＧＮＤ端子３に接続されている場合を説明したが、入力端１０ｅの接続先となる電源端子は、ＧＮＤ端子３に限定されるものではなく、接地電圧ＧＮＤとは異なる電源電圧を供給する他の電源端子（図示省略）でもよい。

【0109】

さらに、電流制限装置１Ａ，１Ｂ及び電流制限回路１０Ａ，１０Ｂにおいて、ゲート制御回路５０及びクランプ回路３１は、上述した構成に限らず、ゲート制御回路５０及びクランプ回路３１の少なくとも何れかの回路について後述するような変形例を採用してもよい。すなわち、電流制限回路１０Ａ，１０Ｂは、ゲート制御回路５０の代わりに、ゲート制御回路５０Ａ又はゲート制御回路５０Ｂを備えてもよい。電流制限回路１０Ａ，１０Ｂは、クランプ回路３１の代わりに、クランプ回路３１Ａ又はクランプ回路３１Ｂを備えてもよい。

【0110】

ここで、ゲート制御回路５０とクランプ回路３１の各変形例であるゲート制御回路５０Ａ及びゲート制御回路５０Ｂと、クランプ回路３１Ａ及びクランプ回路３１Ｂについて説明する。

【0111】

図１６及び図１７は、それぞれ、ゲート制御回路５０の変形例であるゲート制御回路５０Ａ及びゲート制御回路５０Ｂを示した概略図である。

【0112】

ゲート制御回路５０Ａは、ゲート制御回路５０に対して、ノードＮ７と出力端５０ｄとの間に接続される出力回路としてのソースフォロワ回路５３をさらに備えている点で相違するが、その他の点では実質的に相違しない。ソースフォロワ回路５３は、ＮＭＯＳＦＥＴ５３１と、定電流源５３２とを有している。

【0113】

ソースフォロワ回路５３は、ゲート制御回路５０に対して、出力インピーダンスを低下させるためのバッファとして動作する。ここで、ＶREG端子７は電圧調整された電源電圧ＶREGを供給する電源端子の一つであり、ＧＮＤ端子３及びＶＤＤ端子９とは異なる電源端子である。また、ＶN2端子８は、ノードＮ２の電圧ＶN2を供給する電源端子の一つであり、ＧＮＤ端子３、ＶＤＤ端子９、及びＶREG端子７とは異なる電源端子である。

【0114】

ゲート制御回路５０Ｂは、ゲート制御回路５０に対して、ＰＭＯＳＦＥＴ５５１とＰＭＯＳＦＥＴ５５２とを接続して構成されたカレントミラー回路５５と、ノードＮ７と出力端５０ｄとの間に接続される出力回路としてのソース接地増幅回路５４をさらに有している点で相違するが、その他の点では実質的に相違しない。

【0115】

カレントミラー回路５５は、ＰＭＯＳＦＥＴ５５１のゲート及びドレインとＰＭＯＳＦＥＴ５５２のゲートが接続されている。ソース接地増幅回路５４は、ＰＭＯＳＦＥＴ５４１と、定電流源５４２とを有し、ゲート制御回路５０に対して、ゲインを増加させる。

【0116】

なお、上述した電圧検出回路５１は、一般的な差動入力アンプの他、差動入力コンパレータを適用してもよい。ゲート制御回路５０,５０Ａ，５０Ｂがコンパレータで構成される電圧検出回路５１を備える場合、二つの信号レベルのうち一方の信号レベル（例えばハイレベル）の制御信号でオンし、他方の信号レベル（例えばローレベル）の制御信号でオフするように、スイッチ２及び周辺回路を構成すればよい。

【0117】

上述した電圧源５２は、入力端５０ｂと非反転入力端（＋）との間に接続される例を説明しているが、電圧源５２は、入力端５０ａと反転入力端（－）との間に接続されていてもよい。また、電圧源５２の電圧降下Ｖbは正の場合に限定されず、電圧降下Ｖb＝０［Ｖ］や負の場合も含まれる。すなわち、電圧源５２を省略したり、正負の向きを逆にしたりしてもよい。

【0118】

ＮＭＯＳＦＥＴ２１及びＮＭＯＳＦＥＴ２２をオンさせるに際して、昇圧回路を用いて、入力端子Ｔinよりも高い電圧でスイッチング動作可能に構成してもよい。

【0119】

図１８（Ａ）及び図１８（Ｂ）は、クランプ回路３１の変形例であるクランプ回路３１Ａ及びクランプ回路３１Ｂを示した概略図である。

【0120】

クランプ回路３１Ａは、クランプ回路３１に対して、定電流源３１０の第１端、すなわちノードＮ４と同一のノードに所定電圧を供給するバイアス回路３１５をさらに有している点で相違するが、その他の点では実質的に相違しない。バイアス回路３１５は、例えば、ＮＭＯＳＦＥＴ３１５１と、電圧ＶosをＮＭＯＳＦＥＴ３１５１のゲートに供給する基準電圧源３１５２と、を有するソースフォロワ回路によって構成されている。バイアス回路３１５は、ノードＮ４に所定電圧をバイアス電圧として供給する。

【0121】

バイアス回路３１５は、定常時におけるノードＮ４の電圧ＶsscがＶ／Ｉ変換回路３３及び後述するＶ／Ｉ変換回路３３Ａの閾値電圧Ｖthを超えないように設定すれば、定常時に電流Ｉ1は流れない。一方、ノードＮ４と同一のノードに所定電圧をバイアス電圧として供給すれば、バイアス電圧を供給しない場合と比べて小さい出力電圧ＶOUTの変化でも電流Ｉ1が流れるようにすることができる。

【0122】

ここで、ＮＭＯＳＦＥＴ３１５１のゲート・ソース間電圧を電圧Ｖgsとすると、ノードＮ４の電圧Ｖsscは、Ｖssc＝Ｖos－Ｖgsであるから、定常時におけるノードＮ４の電圧Ｖsscが閾値電圧Ｖthを超えないように設定するためには、Ｖos－Ｖgs＜Ｖthを満たすように、ＮＭＯＳＦＥＴ３１５１及び基準電圧源３１５２を選択すればよい。

【0123】

図１８（Ｂ）に例示のクランプ回路３１Ｂは、クランプ回路３１の定電流源３１０の代わりに、抵抗体３１６を有している点で相違するが、その他の点では実質的に相違しない。ここで、抵抗体３１６は、抵抗素子、ダイオード素子、及びダイオード接続されたＦＥＴのオン抵抗から選択される何れか一つを含む、所定の抵抗値を有する構成要素である。なお、クランプ回路３１Ｂは、クランプ回路３１Ａに対しても適用可能である。すなわち、クランプ回路３１Ａにおいて、定電流源３１０の代わりに抵抗体３１６を有するクランプ回路３１Ａとしてもよい。

【0124】

上述したこれら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

【符号の説明】

【0125】

１Ａ，１Ｂ 電流制限装置
２ スイッチ
６ 容量
１０Ａ，１０Ｂ 電流制限回路
３０Ａ，３０Ｂ 負帰還回路
３１，３１Ａ，３１Ｂ クランプ回路
３１０ 定電流源（第１の定電流源）
３１１ デプレッション型ＮＭＯＳＦＥＴ（デプレッション型のＦＥＴ）
３１２１ ＮＭＯＳＦＥＴ（第１のＦＥＴ）
３１２２ ＮＭＯＳＦＥＴ（第２のＦＥＴ）
３１３ 定電流源（第２の定電流源）
３１５ バイアス回路
３１６ 抵抗体
３３，３３Ａ 電圧電流変換回路
３３４ ＯＴＡ（増幅回路）
５０，５０Ａ，５０Ｂ ゲート制御回路
５０ｃ 入力端（第１入力端）
Ｎ１ ノード（第１のノード）
Ｎ５ ノード（第２のノード）
Ｎ３ ノード（第３のノード）
Ｎ７ ノード（第１の経路と第２の経路との接続点）
Ｔin 入力端子
Ｔout 出力端子

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】