特開 2024-174047 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024174047

(43)【公開日】2024-12-13

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H01L 29/78 20060101AFI20241206BHJP

   H01L 29/12 20060101ALI20241206BHJP

【ＦＩ】

H01L29/78 652F

H01L29/78 652T

H01L29/78 652J

H01L29/78 653A

H01L29/78 652Q

【審査請求】有

【請求項の数】18

【出願形態】ＯＬ

(21)【出願番号】P 2024166787

(22)【出願日】2024-09-25

(62)【分割の表示】P 2020110963の分割

【原出願日】2020-06-26

(71)【出願人】

【識別番号】000005234

【氏名又は名称】富士電機株式会社

(74)【代理人】

【識別番号】110003889

【氏名又は名称】弁理士法人酒井総合特許事務所

(72)【発明者】

【氏名】奥村 啓樹

(57)【要約】

【課題】ゲートパッド領域でアバランシェ電流の集中をなくして、ゲートパッド領域の信頼性を向上できる半導体装置を提供する。
【解決手段】半導体装置は、活性部４０とゲートパッド部５０とを有する第１導電型の半導体基板１と、第１導電型の第１半導体層２と、第２導電型の第２半導体層６と、を有する。活性部４０は、第１導電型の第１半導体領域７と、第１トレンチ１６ａと、ゲート絶縁膜９と、第１ゲート電極１０と、層間絶縁膜１１と、第２導電型の第２半導体領域３と、を備える。ゲートパッド部５０は、第２トレンチ１６ｂと、絶縁膜９ｂと、第２ゲート電極１０ｂと、第２導電型の第４半導体領域３ｂと、ゲート電極パッド１４と、を備える。ゲート電極パッド１４と半導体基板１との間には、多結晶シリコン膜が設けられる。
【選択図】図２

【特許請求の範囲】

【請求項1】

活性部とゲートパッド部とを含む半導体装置であって、
第１導電型の第１半導体層と、
前記第１半導体層のおもて面上に選択的に設けられた第２導電型の第２半導体層と、
を備え、
前記活性部は、
前記第２半導体層の表面に設けられたソース電極と、
前記ソース電極の下部に設けられ、第１方向に延在する第１トレンチと、
前記第２半導体層の表面層に選択的に設けられ、前記第１トレンチの側壁の一部に接する第１導電型のソース領域と、
を備え、
前記ゲートパッド部は、
前記第２半導体層の上方に設けられたゲート電極パッドと、
前記ゲート電極パッドの下部に設けられ、前記第１方向に延在する第２トレンチと、
前記第２トレンチの底面に接するように設けられた第２導電型の第１ベース領域と、
を備え、
前記第２トレンチは、前記第１トレンチとつながっており、
前記第２半導体層は、前記活性部から前記ゲートパッド部にかけて連続して設けられることを特徴とする半導体装置。

【請求項2】

前記第２トレンチの側壁に、前記第２トレンチと前記第１ベース領域とをつなぐ、第２導電型の第２ベース領域をさらに備えることを特徴とする請求項１に記載の半導体装置。

【請求項3】

前記第２ベース領域は、前記第２トレンチの両側の側壁に設けられていることを特徴とする請求項２に記載の半導体装置。

【請求項4】

前記第２ベース領域は、前記第１方向に複数設けられていることを特徴とする請求項２に記載の半導体装置。

【請求項5】

前記第２ベース領域は、前記第２トレンチの一方の側壁に連続して設けられていることを特徴とする請求項２に記載の半導体装置。

【請求項6】

前記第１トレンチの底部に接するように設けられた第２導電型の第３ベース領域をさらに備えることを特徴とする請求項１または２に記載の半導体装置。

【請求項7】

前記第３ベース領域は前記第１ベース領域と連続につながっていることを特徴とする請求項６に記載の半導体装置。

【請求項8】

前記第１トレンチの側壁に、前記第１トレンチと前記第３ベース領域とをつなぐ、第２導電型の第４ベース領域をさらに備えることを特徴とする請求項６に記載の半導体装置。

【請求項9】

前記第４ベース領域は、前記第１方向に複数設けられていることを特徴とする請求項８に記載の半導体装置。

【請求項10】

前記ソース電極は、上面視で、前記第１方向において前記ゲート電極パッドを挟んでいることを特徴とする請求項１に記載の半導体装置。

【請求項11】

前記第２トレンチは両端ともに前記第１トレンチにつながっていることを特徴とする請求項１または１０に記載の半導体装置。

【請求項12】

前記ゲート電極パッドに接続されるワイヤーを備えることを特徴とする請求項１に記載の半導体装置。

【請求項13】

前記ワイヤーは、前記第１の方向と実質的に平行であることを特徴とする請求項１２に記載の半導体装置。

【請求項14】

前記第１トレンチの内部に絶縁膜を介して設けられた第１電極と、
前記第２トレンチの内部に絶縁膜を介して設けられた第２電極と、
前記ゲートパッド部において、隣り合う前記第２電極を覆う層間絶縁膜と、
を備えることを特徴とする請求項１または２に記載の半導体装置。

【請求項15】

前記ゲート電極パッドの直下には必ず前記層間絶縁膜があることを特徴とする請求項１４に記載の半導体装置。

【請求項16】

前記第１電極および前記第２電極は、ゲート電極であることを特徴とする請求項１４に記載の半導体装置。

【請求項17】

前記第１電極および前記第２電極は多結晶シリコン膜であることを特徴とする請求項１４に記載の半導体装置。

【請求項18】

前記第１電極および前記第２電極は高融点金属を含むことを特徴とする請求項１４に記載の半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

この発明は、半導体装置に関する。

【背景技術】

【0002】

炭化珪素（ＳｉＣ）は、シリコン（Ｓｉ）に代わる次世代の半導体材料として期待されている。炭化珪素を半導体材料に用いた半導体素子（以下、炭化珪素半導体装置とする）は、シリコンを半導体材料に用いた従来の半導体素子と比較して、オン状態における素子の抵抗を数百分の１に低減可能であることや、より高温（２００℃以上）の環境下で使用可能なこと等、様々な利点がある。これは、炭化珪素のバンドギャップがシリコンに対して３倍程度大きく、シリコンよりも絶縁破壊電界強度が１桁近く大きいという材料自体の特長による。

【0003】

炭化珪素半導体装置としては、現在までに、ショットキーバリアダイオード（ＳＢＤ：Ｓｃｈｏｔｔｋｙ Ｂａｒｒｉｅｒ Ｄｉｏｄｅ）、プレーナゲート構造やトレンチゲート構造の縦型ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型電界効果トランジスタ）が製品化されている。

【0004】

プレーナゲート構造は、半導体基板のおもて面上に平板状にＭＯＳゲートを設けたＭＯＳゲート構造である。トレンチゲート構造は、半導体基板（半導体チップ）のおもて面に形成したトレンチ内にＭＯＳゲートを埋め込んだＭＯＳゲート構造であり、トレンチの側壁に沿って半導体基板のおもて面と直交する方向にチャネル（反転層）が形成される。このため、半導体基板のおもて面に沿ってチャネルが形成されるプレーナゲート構造と比べて、単位面積当たりの単位セル（素子の構成単位）密度を増やすことができ、単位面積当たりの電流密度を増やすことができるため、コスト面で有利である。

【0005】

従来の炭化珪素半導体装置の構造について、トレンチ型ＭＯＳＦＥＴを例に説明する。図１５は、従来の炭化珪素半導体装置の活性領域の構造を示す断面図である。図１５では、オン時に電流の流れる活性領域１４０の構造を示す。図１５に示すように、トレンチ型ＭＯＳＦＥＴ１７０では、ｎ⁺型炭化珪素基板１０１のおもて面にｎ^-型炭化珪素エピタキシャル層１０２が堆積される。ｎ^-型炭化珪素エピタキシャル層１０２のｎ⁺型炭化珪素基板１０１側に対して反対側の表面側は、ｎ型高濃度領域１０５が設けられている。ｎ^-型炭化珪素エピタキシャル層１０２には、トレンチ１１６の底面全体を覆うように第１ｐ⁺型ベース領域１０３が選択的に設けられている。

【0006】

また、ＭＯＳ構造部として、ｐ型炭化珪素エピタキシャル層１０６、ｎ⁺型ソース領域１０７、ｐ⁺型コンタクト領域１０８、ゲート絶縁膜１０９、ゲート電極１１０、層間絶縁膜１１１、ソース電極１１２、裏面電極１１３、トレンチ１１６、ソース電極パッド（不図示）およびドレイン電極パッド（不図示）が設けられている。ソース電極１１２は、ｎ⁺型ソース領域１０７、ｐ型炭化珪素エピタキシャル層１０６上に設けられ、ソース電極１１２上にソース電極パッドが設けられている。

【0007】

トレンチ１１６の底面に、第１ｐ⁺型ベース領域１０３を設けることで、トレンチ１１６の底面に電界が集中することを防ぎ、ゲート絶縁膜１０９を保護している。一方、耐圧を保持するためには、第１ｐ⁺型ベース領域１０３をフローティングではなく、ソース電極１１２と設置して、同電位にする必要がある。このため、トレンチ１１６のチャネルの側壁の一部に第２ｐ⁺型ベース領域１０４を選択的に設ける構造が知られている。これにより、パンチスルーを防ぎ、耐圧を保持できる。第２ｐ⁺型ベース領域１０４は、トレンチ１１６のｍ面の側壁に設けることで、移動度が高いａ面をチャネルに使用することができる。さらに、第２ｐ⁺型ベース領域１０４に設けることでトレンチ１１６の間にｐ型領域を設ける必要がなくなり、セルピッチを縮小させることができる。

【0008】

また、ゲートトレンチの底面に接するように電界緩和領域を設けることで、半導体装置がオフ状態のときにゲートトレンチ底面に印加される電界を緩和できる半導体装置が知られている（下記、特許文献１参照）。また、非素子領域には、底面がドリフト層に達する第２トレンチを設け、第２トレンチ内に内面絶縁膜を介して低抵抗領域を設けることにより容量が形成され、高速スイッチング時に、第２トレンチ下方の第２緩和領域を通過する変位電流が低抵抗領域に分岐され、変位電流に起因した電位降下の大きさを抑制できる半導体装置が知られている（下記、特許文献２参照）。

【先行技術文献】

【特許文献】

【0009】

【特許文献1】特開２０１９－１９５０８１号公報

【特許文献2】国際公開２０１９／１５９３５１号

【発明の概要】

【発明が解決しようとする課題】

【0010】

図１６は、従来の炭化珪素半導体装置のゲートパッド領域の第１の構造を示す断面図である。また、図１７は、従来の炭化珪素半導体装置のゲートパッド領域の第２の構造を示す断面図である。ゲートパッド領域１５０では、活性領域１４０と同様に、ｎ⁺型炭化珪素基板１０１のおもて面上に、ｎ^-型炭化珪素エピタキシャル層１０２およびｐ型炭化珪素エピタキシャル層１０６が設けられている。ｐ型炭化珪素エピタキシャル層１０６上に層間絶縁膜１１１を介して、ゲート電極パッド１１４が設けられている。図１７のように、層間絶縁膜１１１中にゲート電極配線１１５が設けられてもよい。ｎ⁺型炭化珪素基板１０１の裏面には裏面電極１１３が設けられている。

【0011】

図１６および図１７に示すように、従来のトレンチ構造では、ゲートパッド領域１５０には、トレンチ構造が設けられていない。このため、第１ｐ⁺型ベース領域１０３および第２ｐ⁺型ベース領域１０４を設けることができない。これにより、ゲートパッド領域１５０では、ｐ型炭化珪素エピタキシャル層１０６とｎ^-型炭化珪素エピタキシャル層１０２とのｐｎ界面は、活性領域１４０より、ｐ型炭化珪素エピタキシャル層１０６の表面から浅い位置になり、ゲートパッド領域１５０のｐｎ界面に電界が集中するようになる。このため、ゲートパッド領域１５０でアバランシェ降伏し、耐圧が保持できず、ゲートパッド領域１５０の信頼性が悪化するという課題がある。

【0012】

この発明は、上述した従来技術による問題点を解消するため、ゲートパッド領域でアバランシェ電流の集中をなくして、ゲートパッド領域の信頼性を向上できる半導体装置を提供することを目的とする。

【課題を解決するための手段】

【0013】

上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。半導体装置は、活性部とゲートパッド部とを含む半導体装置であって、第１導電型の第１半導体層と、前記第１半導体層のおもて面上に選択的に設けられた第２導電型の第２半導体層と、を備える。前記活性部は、前記第２半導体層の表面に設けられたソース電極と、前記ソース電極の下部に設けられ、第１方向に延在する第１トレンチと、前記第２半導体層の表面層に選択的に設けられ、前記第１トレンチの側壁の一部に接する第１導電型のソース領域と、を備える。前記ゲートパッド部は、前記第２半導体層の上方に設けられたゲート電極パッドと、前記ゲート電極パッドの下部に設けられ、前記第１方向に延在する第２トレンチと、前記第２トレンチの底面に接するように設けられた第２導電型の第１ベース領域と、を備える。前記第２トレンチは、前記第１トレンチとつながっており、前記第２半導体層は、前記活性部から前記ゲートパッド部にかけて連続して設けられる。

【0014】

上述した発明によれば、ゲートパッド領域にもトレンチおよびトレンチの底面を覆う第１ｐ⁺型ベース領域（第２導電型の第２半導体領域）が設けられている。これにより、活性領域とゲートパッド領域とで、ｎ^-型炭化珪素エピタキシャル層（第１導電型の第１半導体層）と第１ｐ⁺型ベース領域とのｐｎ界面が、炭化珪素半導体基体の表面から同じ深さになる。このため、ゲートパッド領域にアバランシェ電流が集中することがなくなり、ゲートパッド領域の耐圧を保持できるようになり、ゲート絶縁膜の信頼性を向上することができる。

【発明の効果】

【0015】

本発明にかかる半導体装置によれば、ゲートパッド領域でアバランシェ電流の集中をなくして、ゲートパッド領域の信頼性を向上できるという効果を奏する。

【図面の簡単な説明】

【0016】

【図1】実施の形態１にかかる炭化珪素半導体装置の活性領域の構造を示す断面図である。

【図2】実施の形態１にかかる炭化珪素半導体装置のゲートパッド領域の第１の構造を示す断面図である。

【図3】実施の形態１にかかる炭化珪素半導体装置のゲートパッド領域の第２の構造を示す断面図である。

【図4】実施の形態１にかかる炭化珪素半導体装置のゲートパッド領域の第３の構造を示す断面図である。

【図5】実施の形態１にかかる炭化珪素半導体装置のゲートパッド領域の第４の構造を示す断面図である。

【図6】実施の形態１にかかる炭化珪素半導体装置のゲートパッド領域の第５の構造を示す断面図である。

【図7】実施の形態１にかかる炭化珪素半導体装置の構造を示す上面図である。

【図8】実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その１）。

【図9】実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その２）。

【図10】実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その３）。

【図11】実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その４）。

【図12】実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その５）。

【図13】実施の形態２にかかる炭化珪素半導体装置の活性領域とゲートパッド領域の構造を示す断面図である。

【図14】実施の形態２にかかる炭化珪素半導体装置の構造を示す上面図である。

【図15】従来の炭化珪素半導体装置の活性領域の構造を示す断面図である。

【図16】従来の炭化珪素半導体装置のゲートパッド領域の第１の構造を示す断面図である。

【図17】従来の炭化珪素半導体装置のゲートパッド領域の第２の構造を示す断面図である。

【発明を実施するための形態】

【0017】

以下に添付図面を参照して、この発明にかかる半導体装置の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および－は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。また、本明細書では、ミラー指数の表記において、“－”はその直後の指数につくバーを意味しており、指数の前に“－”を付けることで負の指数をあらわしている。そして、同じまたは同等との記載は製造におけるばらつきを考慮して５％以内まで含むとするのがよい。

【0018】

（実施の形態１）
本発明にかかる半導体装置は、ワイドバンドギャップ半導体を用いて構成される。実施の形態１においては、ワイドバンドギャップ半導体として例えば炭化珪素（ＳｉＣ）を用いて作製（製造）された炭化珪素半導体装置について、トレンチ型ＭＯＳＦＥＴ７０を例に説明する。図１は、実施の形態１にかかる炭化珪素半導体装置の活性領域の構造を示す断面図である。

【0019】

実施の形態１にかかる炭化珪素半導体装置は、主電流が流れる活性領域４０の外周部に、活性領域４０の周囲を囲んで耐圧を保持するエッジ終端領域やゲート電極と接続されるゲートパッド領域５０が設けられている。図１では、トレンチ型ＭＯＳＦＥＴ７０の活性領域４０のみを示している。

【0020】

図１に示すように、トレンチ型ＭＯＳＦＥＴ７０は、半導体基板のおもて面（後述するｐ型炭化珪素エピタキシャル層６側の面）側にトレンチゲート構造のＭＯＳゲートを備えている。炭化珪素半導体基体は、炭化珪素からなるｎ⁺型炭化珪素基板（第１導電型の半導体基板）１上にｎ^-型炭化珪素エピタキシャル層（第１導電型の第１半導体層）２を順にエピタキシャル成長させてなる。また、ｎ型高濃度領域５をｎ型炭化珪素エピタキシャル層２上にエピタキシャル成長させてもよい。

【0021】

トレンチゲート構造のＭＯＳゲートは、ｐ型炭化珪素エピタキシャル層（第２導電型の第２半導体層）６、ｎ⁺型ソース領域（第１導電型の第１半導体領域）７、ｐ⁺型コンタクト領域８、トレンチ（第１トレンチ）１６ａ、ゲート絶縁膜９およびゲート電極（第１ゲート電極）１０で構成される。なおｐ⁺型コンタクト領域８は設けられなくてもよい。

【0022】

具体的には、トレンチ１６ａは、半導体基板のおもて面から深さ方向ｙにｐ型炭化珪素エピタキシャル層６を貫通して、ｎ型高濃度領域５（ｎ型高濃度領域５が設けられていない場合は、ｎ^-型炭化珪素エピタキシャル層２、以下（２）と称する）に達する。深さ方向ｙとは、半導体基板のおもて面から裏面へ向かう方向である。トレンチ１６ａは、ストライプ状に配置されている（図７参照）。

【0023】

トレンチ１６ａの内部には、トレンチ１６ａの内壁に沿ってゲート絶縁膜９が設けられ、ゲート絶縁膜９上にトレンチ１６ａの内部に埋め込むようにゲート電極１０が設けられている。１つのトレンチ１６ａ内のゲート電極１０と、当該ゲート電極１０を挟んで隣り合うメサ領域１７ａ（隣り合うトレンチ１６ａ間の領域）と、でメイン半導体素子の１つの単位セルが構成される。図１では、３つのトレンチＭＯＳ構造のみを図示しているが、さらに多くのトレンチ構造のＭＯＳゲート（金属－酸化膜－半導体からなる絶縁ゲート）構造が並列に配置されていてもよい。

【0024】

ｎ^-型炭化珪素エピタキシャル層２のソース側（後述するソース電極１２側）の表面層に、ｐ型炭化珪素エピタキシャル層６に接するようにｎ型領域（以下、ｎ型高濃度領域とする）５が設けられていてもよい。ｎ型高濃度領域５は、キャリアの広がり抵抗を低減させる、いわゆる電流拡散層（Ｃｕｒｒｅｎｔ Ｓｐｒｅａｄｉｎｇ Ｌａｙｅｒ：ＣＳＬ）である。このｎ型高濃度領域５は、例えば、トレンチ１６ａの内壁を覆うように、基板おもて面（半導体基板のおもて面）に平行な方向に一様に設けられている。ｎ型高濃度領域５は、ｐ型炭化珪素エピタキシャル層６との界面から、トレンチ１６ａの底面に達しない位置まで設けられている。ｎ型高濃度領域５は、トレンチ１６ａの底面よりも深く、かつ後述する第１ｐ⁺型ベース領域３の底面よりも浅い位置まで設けてもよい。

【0025】

ｎ^-型炭化珪素エピタキシャル層２の内部には、第１ｐ⁺型ベース領域（第２導電型の第２半導体領域）３が選択的に設けられていてもよい。第１ｐ⁺型ベース領域３は、トレンチ１６ａの底面および底面コーナー部のうち少なくとも底面を覆う。トレンチ１６ａの底面コーナー部とは、トレンチ１６ａの底面と側壁との境界である。

【0026】

第１ｐ⁺型ベース領域３とｎ^-型炭化珪素エピタキシャル層２とのｐｎ接合は、トレンチ１６ａの底面よりもドレイン側に深い位置に形成されている。第１ｐ⁺型ベース領域３のドレイン側端部の深さ位置は、第１ｐ⁺型ベース領域３とｎ^-型炭化珪素エピタキシャル層２とのｐｎ接合がトレンチ１６ａの底面よりもドレイン側に深い位置にあればよく、設計条件に合わせて種々変更可能である。第１ｐ⁺型ベース領域３により、トレンチ１６ａの底面に沿った部分でゲート絶縁膜９に高電界が印加されることを防止することができる。

【0027】

トレンチ１６ａの延在方向に平行な第１の方向（ｚ方向）と直交する第２の方向（ｘ方向）における少なくとも一方のトレンチ側壁に接するようにｎ^-型炭化珪素エピタキシャル層２（ｎ型高濃度領域５が設けられている場合は、ｎ^-型炭化珪素エピタキシャル層２およびｎ型高濃度領域５、以下（２、５）と称する）内に、第２ｐ⁺型ベース領域（第２導電型の第３半導体領域）４が設けられていてもよい。一方のトレンチ側壁は、ｍ面であってもよく、ａ面であってもよい。

【0028】

第２ｐ⁺型ベース領域（第２導電型の第３半導体領域）４は、ｐ型炭化珪素エピタキシャル層６と第１ｐ⁺型ベース領域３と接するように設けられる。図１のように、第２ｐ⁺型ベース領域４は、底面が第１ｐ⁺型ベース領域３と同じ深さで、ｎ^-型炭化珪素エピタキシャル層２と接し、上面は、後述するｎ⁺型ソース領域７に接していてもよい。第２ｐ⁺型ベース領域４により、第１ｐ⁺型ベース領域３とｐ型炭化珪素エピタキシャル層６とを電気的に接続して、第１ｐ⁺型ベース領域３をフローティングではなく、ソース電極１２と同電位にしている。これにより、パンチスルーを防ぎ、耐圧を保持できる。

【0029】

第２ｐ⁺型ベース領域４は、ｎ^-型炭化珪素エピタキシャル層２（２、５）内で、トレンチ１６ａの延在方向に平行な第１の方向に間隔を空けて複数設けられる形態でもよい。この場合、第１の方向でトレンチ１６ａの一方の側壁は、第２ｐ⁺型ベース領域４とｎ^-型炭化珪素エピタキシャル層２（２、５）と交互に接するようになる。

【0030】

また、第２ｐ⁺型ベース領域４は、間隔を空けずに、トレンチ１６ａの一方の側壁に一つ設けてもよい。この場合、第１の方向でトレンチ１６ａの一方の側壁は、第２ｐ⁺型ベース領域４に接するようになる。

【0031】

ｐ型炭化珪素エピタキシャル層６の内部には、ｎ⁺型ソース領域７とｐ⁺型コンタクト領域８が選択的に設けられている。ｎ⁺型ソース領域７は、トレンチ１６ａの側壁のゲート絶縁膜９に接し、トレンチ１６ａの側壁のゲート絶縁膜９を介してゲート電極１０に対向する。

【0032】

層間絶縁膜１１は、ゲート電極１０を覆うように、半導体基板のおもて面全面に設けられている。層間絶縁膜１１には、層間絶縁膜１１を深さ方向ｙに貫通して基板おもて面に達するコンタクトホールが開口されている。

【0033】

ソース電極（第１電極）１２は、層間絶縁膜１１に開口されたコンタクトホール内において半導体基板（ｎ⁺型ソース領域７）にオーミック接触し、かつ層間絶縁膜１１によりゲート電極１０と電気的に絶縁されている。ソース電極１２上に、ソース電極パッド（不図示）が設けられている。ソース電極１２はｎ⁺型ソース領域７とｐ⁺型コンタクト領域８とオーミック接触する。ｐ⁺型コンタクト領域８が設けられていない場合、ソース電極１２はｎ⁺型ソース領域７とｐ型炭化珪素エピタキシャル層６とオーミック接触する。

【0034】

半導体基板の裏面に、ドレイン電極となる裏面電極（第２電極）１３が設けられている。裏面電極１３上には、ドレイン電極パッド（不図示）が設けられている。

【0035】

図２は、実施の形態１にかかる炭化珪素半導体装置のゲートパッド領域の第１の構造を示す断面図である。ゲートパッド領域５０では、活性領域４０と同様に、ｎ⁺型炭化珪素基板１のおもて面上に、ｎ^-型炭化珪素エピタキシャル層２およびｐ型炭化珪素エピタキシャル層６が設けられている。ゲートパッド領域５０でのｎ⁺型炭化珪素基板１、ｎ^-型炭化珪素エピタキシャル層２、ｐ型炭化珪素エピタキシャル層６のそれぞれの厚さ、不純物濃度は、活性領域のｎ⁺型炭化珪素基板１、ｎ^-型炭化珪素エピタキシャル層２、ｐ型炭化珪素エピタキシャル層６と同じである。また、ゲートパッド領域５０のｐ型炭化珪素エピタキシャル層６は、活性領域４０のｐ型炭化珪素エピタキシャル層６とつながっている。

【0036】

実施の形態１では、ゲートパッド領域５０に、トレンチ（第２トレンチ）１６ｂ、ゲート絶縁膜（絶縁膜）９ｂおよびゲート電極（第２ゲート電極）１０ｂで構成されるトレンチゲート構造が設けられている。ゲートパッド領域５０でのトレンチ１６ｂの幅、深さは、活性領域４０でのトレンチ１６ａの幅、深さと同じである。また、ゲートパッド領域５０においては、隣り合うトレンチ１６ｂの間のメサ領域１７ｂの、半導体基板の表面にもゲート絶縁膜１６ｂが設けられている。

【0037】

また、ｎ^-型炭化珪素エピタキシャル層２の内部には、第１ｐ⁺型ベース領域（第２導電型の第４半導体領域）３ｂが選択的に設けられていてもよい。第１ｐ⁺型ベース領域３ｂは、活性領域４０と同様に、トレンチ１６ｂの底面および底面コーナー部のうち少なくとも底面を覆う。ゲートパッド領域５０での第１ｐ⁺型ベース領域３ｂの幅、深さは、活性領域４０での第１ｐ⁺型ベース領域３の幅、深さと同じである。

【0038】

層間絶縁膜１１は、ゲート絶縁膜９ｂを介して半導体基板のおもて面全面に設けられ、層間絶縁膜１１上に、ゲート電極１０と電気的に接続するゲート電極パッド１４が設けられている。半導体基板の裏面に、ドレイン電極となる裏面電極１３が設けられている。裏面電極１３上には、ドレイン電極パッド（不図示）が設けられている。また、ｎ^-型炭化珪素エピタキシャル層２のソース側の表面層に、ｐ型炭化珪素エピタキシャル層６に接するようにｎ型高濃度領域５が設けられていてもよい。

【0039】

このように、実施の形態１では、ゲートパッド領域５０にもトレンチ１６ｂが設けられ、トレンチ１６ｂの底面を覆う第１ｐ⁺型ベース領域３ｂが設けられている。これにより、活性領域４０とゲートパッド領域５０とで、ｎ^-型炭化珪素エピタキシャル層２と第１ｐ⁺型ベース領域３、３ｂとのｐｎ界面が、炭化珪素半導体基体の表面から同じ深さになる。このため、ゲートパッド領域５０にアバランシェ電流が集中することがなくなり、ゲートパッド領域５０の耐圧を保持できるようになり、ゲート絶縁膜９の信頼性を向上することができる。

【0040】

ここで、ゲートパッド領域５０のトレンチ１６ｂは、活性領域４０のトレンチ１６ａとつながっていても、つながっていなくともよい。トレンチ１６ｂをトレンチ１６ａとつなげる場合、第１ｐ⁺型ベース領域３ｂを活性領域４０の第１ｐ⁺型ベース領域３とつなげることで、簡単に第１ｐ⁺型ベース領域３ｂをソース電極１２と同電位にすることができる。トレンチ１６ｂをトレンチ１６ａとつなげない場合、トレンチ１６ｂの幅や深さをトレンチ１６ａよりも大きくすることができる。また、第１ｐ⁺型ベース領域３ｂの不純物濃度を、活性領域４０の第１ｐ⁺型ベース領域３よりも高くすることができる。これによりトレンチ１６ｂにホールが集中しやすくなり、ホールの制御が容易になる。

【0041】

図３は、実施の形態１にかかる炭化珪素半導体装置のゲートパッド領域の第２の構造を示す断面図である。図３に示すように、ゲートパッド領域５０で、層間絶縁膜１１Ａは、ｐ型炭化珪素エピタキシャル層６を覆うように、ゲート絶縁膜９ｂを介して半導体基体のおもて面全面に設けられている。層間絶縁膜１１Ａには、層間絶縁膜１１Ａを深さ方向ｙに貫通して基板おもて面に達するコンタクトホールが開口されている。ゲートパッド領域５０において、半導体基体のおもて面全面に、多結晶シリコン（Ｐｏｌｙ－Ｓｉ）により構成されるゲート電極配線（多結晶シリコン膜）１５が設けられる。ゲート電極配線１５は、多結晶シリコン以外に、チタンやタングステンなどの高融点金属やそのシリサイド、窒化物、およびこれらの積層膜を用いてもよい。ゲート電極配線１５は、層間絶縁膜１１Ａに設けられたコンタクトホール内においてゲート電極１０にオーミック接触し、かつ層間絶縁膜１１Ａによりｐ型炭化珪素エピタキシャル層６と電気的に絶縁されている。

【0042】

ゲート電極配線１５上に、層間絶縁膜１１Ｂを介して、ゲート電極パッド１４が設けられている。つまり、ゲート電極パッド１４とｎ⁺型炭化珪素基板１との間に、ゲート電極配線１５として多結晶シリコン膜が全面に設けられている。ゲート電極配線１５とゲート電極パッド１４は、電気的に接続される。図３では、ゲートパッド領域５０の層間絶縁膜１１Ｂにはコンタクトホールを設けずに、ゲートパッド領域５０以外の部分でゲート電極配線１５とゲート電極パッド１４とが接続されている。この場合、ゲート電極パッド１４にワイヤーを接合する際の接合面積が減少することがないというメリットがある。さらに、ゲート電極パッド１４の直下には必ず層間絶縁膜１１Ｂがあるため、下部の素子構造に対するダメージが少ない。また、ゲートパッド領域５０の層間絶縁膜１１Ｂにコンタクトホールを設け、コンタクトホールを介して、ゲート電極配線１５とゲート電極パッド１４とが電気的に接続することも可能である。この場合、ゲート電極パッド１４とゲート電極配線１５との間の層間絶縁膜１１Ｂを大きく開口することができ、ゲート電極パッド１４とゲート電極配線１５との間のコンタクト抵抗を下げることができる。

【0043】

このように、ゲートパッド領域５０において、ゲート電極パッド１４の下部全面にゲート電極配線１５を設けることで、ゲート電極パッド１５の表面を平らにすることができ、ゲート電極パッド１４にワイヤーを接合する際の接合面積を増やすことができる。さらに、ゲート電極パッド１４下のゲート電極配線１５の断面積が大きくなるためゲート抵抗（Ｒｇ）を下げることができる。

【0044】

図４は、実施の形態１にかかる炭化珪素半導体装置のゲートパッド領域の第３の構造を示す断面図である。図４に示すように、ゲートパッド領域５０でも、トレンチ１６ｂの側壁の一部に第２ｐ⁺型ベース領域（第２導電型の第５半導体領域）４ｂが選択的に設けられている。第２ｐ⁺型ベース領域４ｂは、ｐ型炭化珪素エピタキシャル層６と第１ｐ⁺型ベース領域３ｂと接するように設けられる。ゲートパッド領域５０での第２ｐ⁺型ベース領域４ｂの幅、深さは、活性領域４０での第２ｐ⁺型ベース領域４の幅、深さと同じである。

【0045】

ゲートパッド領域５０のｐ型炭化珪素エピタキシャル層６は、第１の方向（ｚ方向）において、活性領域４０のｐ型炭化珪素エピタキシャル層６まで連続してつながっている（図７参照）。このため、活性領域４０と同様に、第２ｐ⁺型ベース領域４ｂにより、第１ｐ⁺型ベース領域３ｂとｐ型炭化珪素エピタキシャル層６と電気的に接続して、第１ｐ⁺型ベース領域３ｂをフローティングではなく、ソース電極１２と同電位にしている。これにより、パンチスルーを防ぎ、耐圧を保持できる。

【0046】

活性領域４０と同様に、第２ｐ⁺型ベース領域４ｂは、ｎ^-型炭化珪素エピタキシャル層２内で、トレンチ１６ｂの延在方向に平行な第１の方向に間隔を空けて複数設けられる形態でもよい。この場合、第１の方向でトレンチ１６ｂの一方の側壁は、第２ｐ⁺型ベース領域４ｂとｎ^-型炭化珪素エピタキシャル層２と交互に接するようになる。また、第２ｐ⁺型ベース領域４ｂは、間隔を空けずに、トレンチ１６ｂの一方の側壁に一つ設けてもよい。この場合、第１の方向でトレンチ１６ｂの一方の側壁は、第２ｐ⁺型ベース領域４ｂに接するようになる。

【0047】

図５は、実施の形態１にかかる炭化珪素半導体装置のゲートパッド領域の第４の構造を示す断面図である。図５に示すように、ゲートパッド領域５０において、半導体基体のおもて面全面にゲート電極配線１５が設けられ、トレンチ１６ｂの側壁の一部に第２ｐ⁺型ベース領域４ｂが選択的に設けられている。このように、第４の構造は、第２の構造と第３の構造の特徴を有しており、第２の構造と第３の構造の両方の効果を有している。

【0048】

図６は、実施の形態１にかかる炭化珪素半導体装置のゲートパッド領域の第５の構造を示す断面図である。図６に示すように、トレンチ１６ｂの側壁の両側に第２ｐ⁺型ベース領域４ｂが選択的に設けられている。ゲートパッド領域５０のトレンチ１６ｂは、ＭＯＳゲートとして機能せず、チャネルを形成する必要がなく、側壁の両側に第２ｐ⁺型ベース領域４ｂを設けることができる。これにより、図４の第３の構造よりも、パンチスルーを防ぎ、耐圧を保持できる。また、図示をしていないが、図６の構造でも、ゲートパッド領域５０において、半導体基体のおもて面全面にゲート電極配線１５を設けることも可能である。

【0049】

図７は、実施の形態１にかかる炭化珪素半導体装置の構造を示す上面図である。図７において、ソース電極１２の下部の領域が活性領域４０であり、ゲート電極パッド１４の下部の領域がゲートパッド領域５０となる。また、ゲートパッド領域５０のｐ型炭化珪素エピタキシャル層６は、活性領域４０のｐ型炭化珪素エピタキシャル層６とつながっている。図７のように、ゲートパッド領域５０のトレンチ１６ｂの延在方向（ｘ方向）は、活性領域４０のトレンチ１６ａの延在方向と同一向きで設けられていることが好ましい。また、ゲートパッド領域５０でのトレンチ１６ｂの延在方向は、ゲート電極パッド１４に接続されるワイヤーと平行な方向であることが好ましい。例えば、このワイヤーの一端は、トレンチ型ＭＯＳＦＥＴ７０のｘ方向の外側の位置Ａにあり、位置Ａとゲート電極パッド１４とがワイヤーで接続される。これにより、ゲート電極パッド１４にワイヤーを接合する際に、層間絶縁膜１１が破壊される等のシェルクラックが発生することを防止できる。

【0050】

（実施の形態１にかかる炭化珪素半導体装置の製造方法）
次に、実施の形態１にかかる炭化珪素半導体装置の製造方法について説明する。図８～図１２は、実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。

【0051】

まず、ｎ型の炭化珪素でできたｎ⁺型炭化珪素基板１を用意する。そして、このｎ⁺型炭化珪素基板１のおもて面上に、ｎ型の不純物、例えば窒素原子をドーピングしながら炭化珪素でできた下部ｎ^-型炭化珪素エピタキシャル層２ａをエピタキシャル成長させる。ここまでの状態が図８に示されている。

【0052】

次に、下部ｎ^-型炭化珪素エピタキシャル層２ａの表面上に、フォトリソグラフィ技術によって所定の開口部を有するイオン注入用マスクを例えば酸化膜で形成する。そして、アルミニウム等のｐ型の不純物を、酸化膜の開口部に注入し、第１ｐ⁺型ベース領域３、３ｂを形成する。

【0053】

次に、下部ｎ^-型炭化珪素エピタキシャル層２ａの表面上に、窒素等のｎ型の不純物をドーピングしながら炭化珪素でできた上部ｎ^-型炭化珪素エピタキシャル層２ｂをエピタキシャル成長させる。下部ｎ^-型炭化珪素エピタキシャル層２ａと上部ｎ^-型炭化珪素エピタキシャル層２ｂとを併せて、ｎ^-型炭化珪素エピタキシャル層２となる。

【0054】

次に、イオン注入用マスクの一部を除去し、開口部に窒素等のｎ型の不純物をイオン注入し、ｎ^-型炭化珪素エピタキシャル層２の表面領域の一部に、ｎ型高濃度領域５を形成してもよい。ただし、このｎ型高濃度領域５が基板全面に形成される場合と、形成されない場合がある。ここまでの状態が図９に示されている。

【0055】

次にｎ^-型炭化珪素エピタキシャル層２の表面上に、エピタキシャル成長によりｐ型炭化珪素エピタキシャル層６を形成する。ｐ型炭化珪素エピタキシャル層６をエピタキシャル成長により形成した後、ｐ型炭化珪素エピタキシャル層６にさらにアルミニウム等のｐ型の不純物を、ｐ型炭化珪素エピタキシャル層６のチャネル領域にイオン注入を行ってもよい。

【0056】

次に、ｐ型炭化珪素エピタキシャル層６の表面上に、フォトリソグラフィによって所定の開口部を有するイオン注入用マスクを例えば酸化膜で形成する。この開口部に窒素（Ｎ）、リン（Ｐ）等のｎ型の不純物をイオン注入し、ｐ型炭化珪素エピタキシャル層６の表面の一部にｎ⁺型ソース領域７を形成する。ｎ⁺型ソース領域７は活性領域４０のみに形成する。次に、ｎ⁺型ソース領域７の形成に用いたイオン注入用マスクを除去する。新たなイオン注入用マスクを形成し、アルミ（Ａｌ）やボロン（Ｂ）などのｐ型の不純物をイオン注入することで、隣り合うｎ⁺型ソース領域７の間にｐ⁺型コンタクト領域８を形成する。ｐ⁺型コンタクト領域８は活性領域４０のみに形成する。ここまでの状態が図１０に示されている。

【0057】

次に、ｐ型炭化珪素エピタキシャル層６の表面上に、フォトリソグラフィによって所定の開口部を有するトレンチ形成用マスクを例えば酸化膜で形成する。次に、ドライエッチングによってｐ型炭化珪素エピタキシャル層６を貫通し、ｎ^-型炭化珪素エピタキシャル層２に達するトレンチ１６ａ、１６ｂを形成する。トレンチ１６ａ、１６ｂの底部はｎ^-型炭化珪素エピタキシャル層２に形成された第１ｐ⁺型ベース領域３に達する。トレンチ１６ａは活性領域４０に、トレンチ１６ｂはゲートパッド領域５０に形成する。次に、トレンチ形成用マスクを除去する。

【0058】

次に、アルミニウム等のｐ型の不純物を、トレンチ１６ａの開口部から斜めイオン注入し、トレンチ１６ａの側壁の一部に第２ｐ⁺型ベース領域４を形成する。トレンチ１６ｂの側壁に第２ｐ⁺型ベース領域４ｂを同時に形成してもよい。

【0059】

次に、１７００℃程度の不活性ガス雰囲気で熱処理（アニール）を行い、第１ｐ⁺型ベース領域３，３ｂ、第２ｐ⁺型ベース領域４、ｐ⁺型コンタクト領域８およびｎ⁺型ソース領域７の活性化処理を実施する。なお、上述したように１回の熱処理によって各イオン注入領域をまとめて活性化させてもよいし、イオン注入を行うたびに熱処理を行って活性化させてもよい。ここまでの状態が図１１に示されている。

【0060】

次に、ｎ⁺型ソース領域７の表面と、トレンチ１６ａ、１６ｂの底部および側壁と、に沿ってゲート絶縁膜９を形成する。このゲート絶縁膜９は、酸素雰囲気中において１０００℃程度の温度の熱酸化によって形成してもよい。また、このゲート絶縁膜９は高温酸化（Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ：ＨＴＯ）等のような化学反応によって堆積する方法で形成してもよい。

【0061】

次に、ゲート絶縁膜９上に、例えばリン原子がドーピングされた多結晶シリコン膜を設ける。この多結晶シリコン膜はトレンチ１６ａ、１６ｂ内を埋めるように形成してもよい。この多結晶シリコン膜をフォトリソグラフィによりパターニングし、トレンチ１６ａ、１６ｂ内部に残すことによって、ゲート電極１０を形成する。ここまでの状態が図１２に示されている。

【0062】

次に、ゲート絶縁膜９およびゲート電極１０を覆うように、例えばリンガラスを１μｍ程度の厚さで成膜し、層間絶縁膜１１を形成する。層間絶縁膜１１およびゲート絶縁膜９をフォトリソグラフィによりパターニングしｎ⁺型ソース領域７およびｐ型炭化珪素エピタキシャル層６を露出させたコンタクトホールを形成する。その後、熱処理（リフロー）を行って層間絶縁膜１１を平坦化する。また、層間絶縁膜１１にコンタクトホールを形成した後に、チタン（Ｔｉ）または窒化チタン（ＴｉＮ）またはチタンと窒化チタンの積層からなるバリアメタルを形成してもよい。この場合、バリアメタルにもｎ⁺型ソース領域７を露出させるコンタクトホールが設けられる。ゲート配線電極１５を形成する場合、例えばリン原子がドーピングされた多結晶シリコン膜と、層間絶縁膜１１Ｂとして例えばリンガラスを１μｍ程度の厚さで形成する工程がこの後に追加される。

【0063】

次に、層間絶縁膜１１に設けられたコンタクトホール内および層間絶縁膜１１上にソース電極１２となる導電性の膜を形成する。導電性の膜は、例えばニッケル（Ｎｉ）膜である。その後、例えば９７０℃程度の温度で熱処理を行って、コンタクトホール内部のニッケル膜をシリサイド化してソース電極１２とする。その後、未反応のニッケル膜を選択的に除去して、例えばコンタクトホール内にのみソース電極１２を残す。

【0064】

次に、コンタクトホールを埋め込むようにソース電極パッド（不図示）を形成する。ソース電極パッドを形成するために堆積した金属層の一部をゲート電極パッド１４としてもよい。ｎ⁺型炭化珪素基板１の裏面には、裏面電極１３のコンタクト部にスパッタ蒸着などを用いてニッケル（Ｎｉ）膜、チタン（Ｔｉ）膜などの金属膜を形成する。この金属膜は、Ｎｉ膜、Ｔｉ膜を複数組み合わせて積層してもよい。その後、金属膜がシリサイド化してオーミックコンタクトを形成するように、高速熱処理（ＲＴＡ：Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）などのアニールを施す。その後、例えばＴｉ膜、Ｎｉ膜、金（Ａｕ）を順に積層した積層膜などの厚い膜を電子ビーム（ＥＢ：Ｅｌｅｃｔｒｏｎ Ｂｅａｍ）蒸着などで形成し、裏面電極１３を形成する。

【0065】

上述したエピタキシャル成長およびイオン注入においては、ｎ型不純物（ｎ型ドーパント）として、例えば、炭化珪素に対してｎ型となる窒素（Ｎ）やリン（Ｐ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）などを用いればよい。ｐ型不純物（ｐ型ドーパント）として、例えば、炭化珪素に対してｐ型となるホウ素（Ｂ）やアルミニウム（Ａｌ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）、タリウム（Ｔｌ）などを用いればよい。このようにして、図１に示すトレンチ型ＭＯＳＦＥＴ７０が完成する。ここでは、ゲートパッド領域５０として、第２の構造の場合の例を示したが、他の構造も同様に形成することができる。

【0066】

以上、説明したように、実施の形態１によれば、ゲートパッド領域にもトレンチおよびトレンチの底面を覆う第１ｐ⁺型ベース領域が設けられている。これにより、活性領域とゲートパッド領域とで、ｎ^-型炭化珪素エピタキシャル層と第１ｐ⁺型ベース領域とのｐｎ界面が、炭化珪素半導体基体の表面から同じ深さになる。このため、ゲートパッド領域にアバランシェ電流が集中することがなくなり、ゲートパッド領域の耐圧を保持できるようになり、ゲート絶縁膜の信頼性を向上することができる。

【0067】

（実施の形態２）
図１３は、実施の形態２にかかる炭化珪素半導体装置の活性領域とゲートパッド領域の構造を示す断面図である。図１４は、実施の形態２にかかる炭化珪素半導体装置の構造を示す上面図である。図１３は、図１４のＡ－Ａ’断面の断面図である。実施の形態２にかかる炭化珪素半導体装置が実施の形態１にかかる炭化珪素半導体装置と異なるのは、ゲートパッド領域５０のトレンチ１６ｂの幅は、活性領域４０のトレンチ１６ａの幅よりも広く、ゲートパッド領域５０にトレンチ１６ｂが１つのみ設けられていることである。

【0068】

ゲートパッド領域５０のトレンチ１６ｂでは、トレンチ１６ｂの大きさはゲート電極パッド１４よりも一回り大きい。つまり、トレンチ１６ｂの幅はゲート電極パッド１４の幅よりも少し広く、トレンチ１６ｂの奥行き（ｚ方向の長さ）はゲート電極パッド１４の奥行きよりも少し長い。そしてゲート電極パッド１４の裏面電極１３側には、層間絶縁膜１１を介してトレンチ１６ｂ内のゲート電極１０として多結晶シリコン膜が全面に広がっている。ゲート電極１０は、ゲート電極パッド１４よりも１回り小さくともよい。例えば、ゲート電極１０の各辺がゲート電極パッド１４よりも１０％小さい程度であれば、実質上、多結晶シリコン膜がゲート電極パッド１４の下部の全面に広がっていると見なすことができる。ゲート電極１０には、多結晶シリコンの他、チタンやタングステンなどの高融点金属やそのシリサイド、窒化物、およびこれらの積層膜を用いることができる。ここで、層間絶縁膜１１にコンタクトホールが設けられ、トレンチ１６ｂ内のゲート電極１０とゲート電極パッド１４とが電気的に接続されていてもよい。これにより、トレンチ１６ｂの下部での第１ｐ⁺型ベース領域３とのコンタクトが容易になり、実施の形態１よりも、ゲートパッド領域５０でのゲート絶縁膜９の保護能力が高くなっている。ゲートパッド領域５０のトレンチ１６ｂでも、実施の形態１の第３の構造のように、一方の側壁に第２ｐ⁺型ベース領域４が選択的に設けられていてもよい。また、実施の形態１の第５の構造のように、両方の側壁に第２ｐ⁺型ベース領域４が選択的に設けられていてもよい。

【0069】

また、活性領域４０の最外周のトレンチ１６ａは、ゲートパッド領域４０側にｎ⁺型ソース領域７が設けられておらず、ｐ型炭化珪素エピタキシャル層６と接触している。これにより、ゲートパッド領域５０の第１ｐ⁺型ベース領域３からホール（正孔）を容易に引き抜くことができる。

【0070】

トレンチ１６ｂの底面の全域に第１ｐ⁺型ベース領域３ｂが設けられている。トレンチ１６ｂの幅が広いことより、トレンチ１６ｂの下に形成される第１ｐ⁺型ベース領域３ｂは、活性領域４０のトレンチ１６ａの下に形成される第１ｐ⁺型ベース領域３より不純物濃度が高くなる。これは、トレンチ１６ｂをトレンチ１６ａと同じ製法で形成しても、イオン注入により注入される不純物がマスクの側壁に吸収される割合が低いためである。さらに、トレンチ１６ｂの幅が広いことより、トレンチ１６ａより深く形成されるようになる。このように、不純物濃度が高く、深さが深い第１ｐ⁺型ベース領域３ｂを設けることより、トレンチ１６ｂにホールが集中しやすくなり、ホールの制御が容易になる。例えば、図１３では、幅の広いトレンチ１６ｂが１つだけであるが、幅の広いトレンチ１６ｂが２つ以上であってもよい。この場合、トレンチ１６ｂの間の領域に、ホールを引き抜く構造を設けることができ、ホールの制御を行うことができる。

【0071】

（実施の形態２にかかる炭化珪素半導体装置の製造方法）
実施の形態２にかかる炭化珪素半導体装置は、実施の形態１にかかる炭化珪素半導体装置の製造方法において、ゲートパッド領域５０でトレンチ１６ｂを形成する際、活性領域４０のトレンチ１６ａの幅よりも広く、１つまたは２つ以上形成することで、製造することが可能である。また、図９におけるイオン注入で第１ｐ⁺型ベース領域３ｂを形成する工程に替えて、トレンチ１６ａ、１６ｂの形成後にトレンチ１６ａ、１６ｂの底面にイオン注入することで、不純物濃度が高く、深さが深い第１ｐ⁺型ベース領域３ｂを形成することが可能である。

【0072】

以上、説明したように、実施の形態２によれば、実施の形態１と同様の効果を得ることができる。さらに、実施の形態２では、ゲートパッド領域では、トレンチの幅は、活性領域のトレンチの幅より広く設けられている。これにより、トレンチの下部での第１ｐ⁺型ベース領域とのコンタクトが容易になり、実施の形態１よりも、ゲートパッド領域でのゲート絶縁膜の保護能力が高くなっている。

【0073】

以上において本発明は本発明の趣旨を逸脱しない範囲で種々変更可能であり、上述した各実施の形態において、例えば各部の寸法や不純物濃度等は要求される仕様等に応じて種々設定される。また、上述した各実施の形態では、ワイドバンドギャップ半導体として炭化珪素を用いた場合を例に説明しているが、炭化珪素以外の例えば窒化ガリウム（ＧａＮ）などのワイドバンドギャップ半導体にも適用可能である。また、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）等のワイドバンドギャップ半導体以外の半導体にも適用可能である。また、各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。

【産業上の利用可能性】

【0074】

以上のように、本発明にかかる炭化珪素半導体装置および炭化珪素半導体装置の製造方法は、インバータなどの電力変換装置や種々の産業用機械などの電源装置や自動車のイグナイタなどに使用されるパワー半導体装置に有用である。

【符号の説明】

【0075】

１、１０１ ｎ⁺型炭化珪素基板
２、１０２ ｎ^-型炭化珪素エピタキシャル層
２ａ 下部ｎ^-型炭化珪素エピタキシャル層
２ｂ 上部ｎ^-型炭化珪素エピタキシャル層
３、３ｂ、１０３ 第１ｐ⁺型ベース領域
４、４ｂ、１０４ 第２ｐ⁺型ベース領域
５、１０５ ｎ型高濃度領域
６、１０６ ｐ型炭化珪素エピタキシャル層
７、１０７ ｎ⁺型ソース領域
８、１０８ ｐ⁺型コンタクト領域
９、９ｂ、１０９ ゲート絶縁膜
１０、１０ｂ、１１０ ゲート電極
１１、１１１ 層間絶縁膜
１２、１１２ ソース電極
１３、１１３ 裏面電極
１４、１１４ ゲート電極パッド
１５、１１５ ゲート電極配線
１６ａ、１６ｂ、１１６ トレンチ
４０ １４０ 活性領域
５０ １５０ ゲートパッド領域
７０、１７０ トレンチ型ＭＯＳＦＥＴ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】