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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024174626
(43)【公開日】2024-12-17
(54)【発明の名称】半導体装置、半導体装置の製造方法及び電子装置
(51)【国際特許分類】
H01L 21/338 20060101AFI20241210BHJP
【ＦＩ】
H01L29/80 H
H01L29/80 F
【審査請求】未請求
【請求項の数】10
【出願形態】ＯＬ
(21)【出願番号】P 2023092545
(22)【出願日】2023-06-05
(71)【出願人】
【識別番号】000005223
【氏名又は名称】富士通株式会社
(74)【代理人】
【識別番号】110002918
【氏名又は名称】弁理士法人扶桑国際特許事務所
(72)【発明者】
【氏名】鎌田 陽一
【テーマコード（参考）】
5F102
【Ｆターム（参考）】
5F102FA01
5F102GB01
5F102GC01
5F102GD01
5F102GD10
5F102GJ02
5F102GJ03
5F102GJ04
5F102GJ10
5F102GK04
5F102GL04
5F102GM04
5F102GM08
5F102GQ01
5F102GR07
5F102GT01
5F102GV08
5F102HC01
5F102HC02
5F102HC15
(57)【要約】
【課題】優れた信頼性を有する高性能の半導体装置を実現する。
【解決手段】半導体装置１は、ドレイン電極４０側に、電子走行層２２と電子供給層２４とを含む半導体積層構造２０に設けられてドレイン電極４０が接続される半導体層７０ｂを備える。半導体層７０ｂは、半導体積層構造２０の電子供給層２４側の面２０ａから電子走行層２２に達し、ｎ型不純物を含有する。ドレイン電極４０は、半導体層７０ｂと、半導体層７０ｂに隣接する面２０ａの部位２０ａｂとを覆う。これにより、半導体層７０ｂと面２０ａに設けられる絶縁膜６０とが接する界面の形成が回避され、当該界面の電子トラップ及びそれに起因した性能低下が抑えられる。更に、ドレイン電極４０と電子走行層２２との間の電流密度の上昇及びそれに起因したエレクトロマイグレーションによる信頼性低下が抑えられる。
【選択図】図４
【解決手段】半導体装置１は、ドレイン電極４０側に、電子走行層２２と電子供給層２４とを含む半導体積層構造２０に設けられてドレイン電極４０が接続される半導体層７０ｂを備える。半導体層７０ｂは、半導体積層構造２０の電子供給層２４側の面２０ａから電子走行層２２に達し、ｎ型不純物を含有する。ドレイン電極４０は、半導体層７０ｂと、半導体層７０ｂに隣接する面２０ａの部位２０ａｂとを覆う。これにより、半導体層７０ｂと面２０ａに設けられる絶縁膜６０とが接する界面の形成が回避され、当該界面の電子トラップ及びそれに起因した性能低下が抑えられる。更に、ドレイン電極４０と電子走行層２２との間の電流密度の上昇及びそれに起因したエレクトロマイグレーションによる信頼性低下が抑えられる。
【選択図】図４
【特許請求の範囲】
【請求項1】
電子走行層と電子供給層とを含む半導体積層構造と、
前記半導体積層構造に設けられ、前記半導体積層構造の前記電子供給層側の第１面から前記電子走行層に達し、ｎ型不純物を含有する第１半導体層と、
前記第１半導体層と接続され、前記第１半導体層を覆い、前記半導体積層構造の前記第１面の、前記第１半導体層に隣接する第１部位と接する第１電極と、
を含む、半導体装置。
前記半導体積層構造に設けられ、前記半導体積層構造の前記電子供給層側の第１面から前記電子走行層に達し、ｎ型不純物を含有する第１半導体層と、
前記第１半導体層と接続され、前記第１半導体層を覆い、前記半導体積層構造の前記第１面の、前記第１半導体層に隣接する第１部位と接する第１電極と、
を含む、半導体装置。
【請求項2】
前記第１電極は、前記第１部位を覆う、請求項１に記載の半導体装置。
【請求項3】
前記半導体積層構造の前記第１面に設けられ、前記第１面の、前記第１電極で覆われる前記第１部位とは異なる第２部位を覆う絶縁膜を更に含む、請求項１又は２に記載の半導体装置。
【請求項4】
前記絶縁膜は、前記半導体積層構造の前記第１面における前記第２部位と、前記第１部位を覆う前記第１電極とに接する、請求項３に記載の半導体装置。
【請求項5】
前記第１半導体層は、前記第１面と平行な方向の幅が、前記第１面から前記電子走行層に向かって狭くなる、テーパー形状を有する、請求項１又は２に記載の半導体装置。
【請求項6】
前記第１半導体層は、前記半導体積層構造の前記第１面における、前記第１電極で覆われる前記第１部位の、前記第１電極の端よりも内側の一部を覆う、請求項２に記載の半導体装置。
【請求項7】
前記半導体積層構造に、前記第１半導体層から分離されて設けられ、前記第１面から前記電子走行層に達し、ｎ型不純物を含有する第２半導体層と、
前記第１電極から分離されて設けられ、前記第２半導体層と接続される第２電極と、
を更に含む、請求項１又は２に記載の半導体装置。
前記第１電極から分離されて設けられ、前記第２半導体層と接続される第２電極と、
を更に含む、請求項１又は２に記載の半導体装置。
【請求項8】
前記第２電極は、前記第２半導体層と、前記半導体積層構造の前記第１面の、前記第２半導体層に隣接する第３部位とを覆う、請求項７に記載の半導体装置。
【請求項9】
電子走行層と電子供給層とを含む半導体積層構造を形成する工程と、
前記半導体積層構造に、前記半導体積層構造の前記電子供給層側の第１面から前記電子走行層に達し、ｎ型不純物を含有する第１半導体層を形成する工程と、
前記第１半導体層と接続され、前記第１半導体層を覆い、前記半導体積層構造の前記第１面の、前記第１半導体層に隣接する第１部位と接する第１電極を形成する工程と、
を含む、半導体装置の製造方法。
前記半導体積層構造に、前記半導体積層構造の前記電子供給層側の第１面から前記電子走行層に達し、ｎ型不純物を含有する第１半導体層を形成する工程と、
前記第１半導体層と接続され、前記第１半導体層を覆い、前記半導体積層構造の前記第１面の、前記第１半導体層に隣接する第１部位と接する第１電極を形成する工程と、
を含む、半導体装置の製造方法。
【請求項10】
電子走行層と電子供給層とを含む半導体積層構造と、
前記半導体積層構造に設けられ、前記半導体積層構造の前記電子供給層側の第１面から前記電子走行層に達し、ｎ型不純物を含有する第１半導体層と、
前記第１半導体層と接続され、前記第１半導体層を覆い、前記半導体積層構造の前記第１面の、前記第１半導体層に隣接する第１部位と接する第１電極と、
を含む半導体装置を備える、電子装置。
前記半導体積層構造に設けられ、前記半導体積層構造の前記電子供給層側の第１面から前記電子走行層に達し、ｎ型不純物を含有する第１半導体層と、
前記第１半導体層と接続され、前記第１半導体層を覆い、前記半導体積層構造の前記第１面の、前記第１半導体層に隣接する第１部位と接する第１電極と、
を含む半導体装置を備える、電子装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置、半導体装置の製造方法及び電子装置に関する。
【背景技術】
【0002】
半導体装置の一例として、窒化ガリウム系の窒化物半導体を用いた高電子移動度トランジスタ（High Electron Mobility Transistor；ＨＥＭＴ）が知られている。
例えば、窒化ガリウム層及びその上の電荷誘導層の一部に形成した凹部に、Ｎ＋ドープしたソース／ドレイン構造を再成長し、そのソース／ドレイン構造の上にソース／ドレイン接点を設ける窒化ガリウムトランジスタが知られている（特許文献１）。
例えば、窒化ガリウム層及びその上の電荷誘導層の一部に形成した凹部に、Ｎ＋ドープしたソース／ドレイン構造を再成長し、そのソース／ドレイン構造の上にソース／ドレイン接点を設ける窒化ガリウムトランジスタが知られている（特許文献１）。
【0003】
また、キャリア走行層上方の、キャリア供給層を含む化合物半導体層と、その上に設けられるオーミック電極の、ゲート電極側の端部から離間した部分との間に、ｎ型のＡｌｘＧａ１－ｘＮ（０≦ｘ＜１）を設ける化合物半導体装置が知られている（特許文献２）。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】国際公開第２０１６／０６８９３５号パンフレット
【特許文献2】特開２０１７－２２２１４号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
ＨＥＭＴに関し、電子走行層及び電子供給層を含む半導体積層構造に、電子走行層に達する凹部を設け、その凹部に、ｎ型不純物を含有する半導体層を再成長し、その半導体層に、電子走行層に対してオーミック接続される電極を接続する技術が知られている。電子走行層と電極との間に、ｎ型不純物を含有する半導体層が設けられることで、二次元電子ガス（Tow Dimensional Electron Gas；２ＤＥＧ）領域が生成される電子走行層と電極との間のコンタクト抵抗が低減される。
【0006】
しかし、このように低コンタクト抵抗化のためにｎ型の半導体層を設けるＨＥＭＴでは、当該半導体層とそれに接続される電極との配置によっては、半導体装置の性能及び信頼性の低下が生じる場合があった。
【0007】
１つの側面では、本発明は、優れた信頼性を有する高性能の半導体装置を実現することを目的とする。
【課題を解決するための手段】
【0008】
１つの態様では、電子走行層と電子供給層とを含む半導体積層構造と、前記半導体積層構造に設けられ、前記半導体積層構造の前記電子供給層側の第１面から前記電子走行層に達し、ｎ型不純物を含有する第１半導体層と、前記第１半導体層と接続され、前記第１半導体層を覆い、前記半導体積層構造の前記第１面の、前記第１半導体層に隣接する第１部位と接する第１電極と、を含む、半導体装置が提供される。
【0009】
また、別の態様では、上記のような半導体装置の製造方法、上記のような半導体装置を備える電子装置が提供される。
【発明の効果】
【0010】
１つの側面では、優れた信頼性を有する高性能の半導体装置を実現することが可能になる。
【図面の簡単な説明】
【0011】
【図1】半導体装置の第１例について説明する図である。
【図2】半導体装置の第２例について説明する図である。
【図3】半導体装置の第２例の構成について更に説明する図である。
【図4】第１実施形態に係る半導体装置の一例について説明する図である。
【図5】第１実施形態に係る半導体装置の特性例について説明する図である。
【図6】第１実施形態に係る半導体装置の第１構成例について説明する図である。
【図7】比較例に係る半導体装置の電流密度について説明する図である。
【図8】第１実施形態の第１構成例に係る半導体装置の電流密度について説明する図である。
【図9】第１実施形態に係る半導体装置の第２構成例について説明する図である。
【図10】第１実施形態の第２構成例に係る半導体装置の電流密度について説明する図である。
【図11】第１実施形態に係る半導体装置の製造方法の一例について説明する図（その１）である。
【図12】第１実施形態に係る半導体装置の製造方法の一例について説明する図（その２）である。
【図13】第１実施形態に係る半導体装置の製造方法の一例について説明する図（その３）である。
【図14】第２実施形態に係る半導体装置の一例について説明する図である。
【図15】第３実施形態に係る半導体装置の一例について説明する図である。
【図16】第４実施形態に係る半導体パッケージの一例について説明する図である。
【図17】第５実施形態に係る力率改善回路の一例について説明する図である。
【図18】第６実施形態に係る電源装置の一例について説明する図である。
【図19】第７実施形態に係る増幅器の一例について説明する図である。
【発明を実施するための形態】
【0012】
はじめに、半導体装置の例について説明する。
半導体装置の一例として、窒化物半導体を用いたものが知られている。例えば、窒化ガリウム（ＧａＮ）等を電子走行層に用い、窒化アルミニウムガリウム（ＡｌＧａＮ）等を電子供給層に用いたＨＥＭＴ、いわゆるＧａＮ系ＨＥＭＴが知られている。尚、電子走行層は、走行層、キャリア走行層、チャネル層等とも称される。電子供給層は、供給層、キャリア供給層、バリア層等とも称される。ＨＥＭＴは、電子供給層が積層される電子走行層に２ＤＥＧ領域が生成され、その２ＤＥＧ領域によって大電流が流れる構造となっている。ＨＥＭＴは、防衛システムや遠距離通信システム等に向けた高周波且つ高出力のトランジスタとしての応用が期待されている。近年では、更なる大電流化に向けて、電子供給層にインジウム（Ｉｎ）を含有する窒化物半導体、例えば、窒化インジウムアルミニウムガリウム（ＩｎＡｌＧａＮ）や窒化インジウムアルミニウム（ＩｎＡｌＮ）等を用いたＨＥＭＴも提案されている。
半導体装置の一例として、窒化物半導体を用いたものが知られている。例えば、窒化ガリウム（ＧａＮ）等を電子走行層に用い、窒化アルミニウムガリウム（ＡｌＧａＮ）等を電子供給層に用いたＨＥＭＴ、いわゆるＧａＮ系ＨＥＭＴが知られている。尚、電子走行層は、走行層、キャリア走行層、チャネル層等とも称される。電子供給層は、供給層、キャリア供給層、バリア層等とも称される。ＨＥＭＴは、電子供給層が積層される電子走行層に２ＤＥＧ領域が生成され、その２ＤＥＧ領域によって大電流が流れる構造となっている。ＨＥＭＴは、防衛システムや遠距離通信システム等に向けた高周波且つ高出力のトランジスタとしての応用が期待されている。近年では、更なる大電流化に向けて、電子供給層にインジウム（Ｉｎ）を含有する窒化物半導体、例えば、窒化インジウムアルミニウムガリウム（ＩｎＡｌＧａＮ）や窒化インジウムアルミニウム（ＩｎＡｌＮ）等を用いたＨＥＭＴも提案されている。
【0013】
図１は半導体装置の第１例について説明する図である。図１（Ａ）には、半導体装置の一例の要部断面図を模式的に示している。図１（Ｂ）には、半導体装置の一例の電流－電圧特性を模式的に示している。図１（Ｃ）には、半導体装置の一例の入出力特性を模式的に示している。
【0014】
図１（Ａ）に示す半導体装置１００Ａは、ＨＥＭＴの一例である。半導体装置１００Ａは、基板１１０、半導体積層構造１２０、ソース電極１３０、ドレイン電極１４０、ゲート電極１５０及び絶縁膜１６０を含む。
【0015】
基板１１０には、シリコンカーバイド（ＳｉＣ）基板、ＧａＮ基板、シリコン（Ｓｉ）基板、サファイア基板等、各種基板が用いられる。所定の基板１１０上に、有機金属気相エピタキシー（Metal Organic Vapor Phase Epitaxy；ＭＯＶＰＥ）法等を用いて、半導体積層構造１２０が設けられる。
【0016】
半導体積層構造１２０は、例えば、バッファ層１２１、電子走行層１２２、スペーサ層１２３及び電子供給層１２４を含む。バッファ層１２１、電子走行層１２２、スペーサ層１２３及び電子供給層１２４の各層には、窒化物半導体が用いられる。バッファ層１２１には、例えば、窒化アルミニウム（ＡｌＮ）が用いられる。電子走行層１２２には、例えば、ＧａＮが用いられる。スペーサ層１２３には、例えば、ＡｌＮ又はＡｌＧａＮが用いられる。電子供給層１２４には、例えば、ＡｌＧａＮ、ＩｎＡｌＧａＮ又はＩｎＡｌＮが用いられる。基板１１０上に、ＭＯＶＰＥ法等を用いて、バッファ層１２１、電子走行層１２２、スペーサ層１２３及び電子供給層１２４が順次積層される。半導体積層構造１２０の、電子供給層１２４が積層される電子走行層１２２に、２ＤＥＧ領域１８０が生成される。
【0017】
ソース電極１３０及びドレイン電極１４０は、半導体積層構造１２０の電子供給層１２４側の面１２０ａ上に設けられる。ソース電極１３０及びドレイン電極１４０は、対向する位置に、互いに分離されて、設けられる。ソース電極１３０及びドレイン電極１４０には、タンタル（Ｔａ）、アルミニウム（Ａｌ）等の金属材料が用いられる。ソース電極１３０及びドレイン電極１４０は、オーミック電極として機能するように設けられる。
【0018】
ゲート電極１５０は、半導体積層構造１２０の面１２０ａ上であって、ソース電極１３０とドレイン電極１４０との間に、設けられる。ゲート電極１５０は、ソース電極１３０及びドレイン電極１４０から分離されて、設けられる。ゲート電極１５０には、ニッケル（Ｎｉ）、金（Ａｕ）等の金属材料が用いられる。ゲート電極１５０は、例えば、ショットキー電極として機能するように設けられる。或いは、ゲート電極１５０は、半導体積層構造１２０の面１２０ａ上に、ゲート絶縁膜（図示せず）を介して設けられ、ＭＩＳ（Metal Insulator Semiconductor）型ゲート構造とされてもよい。
【0019】
絶縁膜１６０は、ソース電極１３０及びドレイン電極１４０並びにゲート電極１５０が設けられる半導体積層構造１２０の面１２０ａ上に設けられる。絶縁膜１６０には、窒化シリコン（ＳｉＮ）等の絶縁材料が用いられる。絶縁膜１６０は、半導体積層構造１２０を保護する。絶縁膜１６０は、保護膜、パッシベーション膜等とも称される。
【0020】
半導体装置１００Ａの動作時には、例えば、ソース電極１３０に対してドレイン電極１４０が高電位となるように電圧が印加されると共に、ゲート電極１５０に所定の電圧が印加される。ゲート電極１５０に印加される電圧による電界効果により、ソース電極１３０とドレイン電極１４０との間のゲート電極１５０直下の２ＤＥＧ領域１８０を通過する電荷量が制御され、出力のドレイン電流の大きさが制御される。
【0021】
半導体装置１００Ａでは、ソース電極１３０及びドレイン電極１４０と電子走行層１２２との間に、電子供給層１２４等の層が介在する。そのため、半導体装置１００Ａでは、ソース電極１３０及びドレイン電極１４０と、２ＤＥＧ領域１８０が生成される電子走行層１２２との間のコンタクト抵抗Ｒｃが比較的高くなる。
【0022】
ここで、図１（Ｂ）は、半導体装置１００Ａのドレイン電圧Ｖｄとドレイン電流Ｉｄとの関係の一例を模式的に示したものである。
図１（Ｂ）の「w/o pulse」は、所定のゲート電圧にて、ドレイン電圧Ｖｄ＝０Ｖを初期バイアス点とし、当該初期バイアス点からパルス的に所定のドレイン電圧Ｖｄを印加していく条件で測定した時の、ドレイン電流Ｉｄの推移を示したものである。尚、「w/o」は“without”の意である。この「w/o pulse」の測定条件は、半導体装置１００Ａにドレイン電圧Ｖｄをスイープさせながら印加した時の動作（「スイープ動作」とも言う）をＤＣ（Direct Current）で疑似的に再現したものである。
図１（Ｂ）の「w/o pulse」は、所定のゲート電圧にて、ドレイン電圧Ｖｄ＝０Ｖを初期バイアス点とし、当該初期バイアス点からパルス的に所定のドレイン電圧Ｖｄを印加していく条件で測定した時の、ドレイン電流Ｉｄの推移を示したものである。尚、「w/o」は“without”の意である。この「w/o pulse」の測定条件は、半導体装置１００Ａにドレイン電圧Ｖｄをスイープさせながら印加した時の動作（「スイープ動作」とも言う）をＤＣ（Direct Current）で疑似的に再現したものである。
【0023】
図１（Ｂ）の「w/ pulse」は、所定のゲート電圧にて、０Ｖよりも大きい所定の正のドレイン電圧Ｖｄを初期バイアス点とし、当該初期バイアス点からパルス的に所定のドレイン電圧Ｖｄを印加していく条件で測定した時の、ドレイン電流Ｉｄの推移を示したものである。尚、「w/」は“with”の意である。この「w/ pulse」の測定条件は、半導体装置１００Ａに高周波（Radio Frequency；ＲＦ）パルスでドレイン電圧Ｖｄを印加した時の動作（「ＲＦパルス動作」とも言う）をＤＣで疑似的に再現したものである。
【0024】
コンタクト抵抗Ｒｃが比較的高くなる半導体装置１００Ａでは、図１（Ｂ）の「w/o pulse」に示すように、スイープ動作の測定条件の場合、ドレイン電流Ｉｄ及びその最大ドレイン電流Ｉｍａｘが、「理想特性」に対して低下してしまう。半導体装置１００Ａのドレイン電流Ｉｄ及びその最大ドレイン電流Ｉｍａｘは、図１（Ｂ）の「w/ pulse」に示すように、ＲＦパルス動作の測定条件の場合、「w/o pulse」の場合よりも更に低下してしまう。図１（Ｂ）に示すように、半導体装置１００Ａでは、コンタクト抵抗Ｒｃが比較的高いことで、それを抵抗成分とするソース電極１３０とドレイン電極１４０との間のオン抵抗Ｒｏｎも、「理想特性」に対して高くなってしまう。
【0025】
図１（Ｃ）は、半導体装置１００Ａの入力電力Ｐｉｎと出力電力Ｐｏｕｔとの関係の一例を模式的に示したものである。半導体装置１００Ａでは、ドレイン電流Ｉｄ及びその最大ドレイン電流Ｉｍａｘの低下並びにオン抵抗Ｒｏｎの増加の結果、図１（Ｃ）の「実特性」に示すように、出力電力Ｐｏｕｔ及びその飽和出力電力Ｐｓａｔが、「理想特性」に対して低下してしまう。
【0026】
このように半導体装置１００Ａでは、ＨＥＭＴの特性を活かした十分な性能を実現することができない場合がある。
上記のような半導体装置１００Ａに対し、次の図２に示すような半導体装置が提案されている。
上記のような半導体装置１００Ａに対し、次の図２に示すような半導体装置が提案されている。
【0027】
図２は半導体装置の第２例について説明する図である。図２（Ａ）には、半導体装置の一例の要部断面図を模式的に示している。図２（Ｂ）には、半導体装置の一例の電流－電圧特性を模式的に示している。図２（Ｃ）には、半導体装置の一例の入出力特性を模式的に示している。
【0028】
図２（Ａ）に示す半導体装置１００Ｂは、ＨＥＭＴの一例である。半導体装置１００Ｂは、ソース電極１３０及びドレイン電極１４０と電子走行層１２２との間に、半導体層１７０ａ及び半導体層１７０ｂがそれぞれ設けられた構成を有する。ソース電極１３０は、半導体層１７０ａと接続される。ドレイン電極１４０は、半導体層１７０ｂと接続される。半導体装置１００Ｂは、このような構成を有する点で、上記半導体装置１００Ａ（図１）と相違する。
【0029】
半導体層１７０ａ及び半導体層１７０ｂは、半導体積層構造１２０の面１２０ａから電子走行層１２２に達するように設けられる。半導体層１７０ａ及び半導体層１７０ｂには、窒化物半導体が用いられる。半導体層１７０ａ及び半導体層１７０ｂは、ｎ型不純物を含有する。半導体層１７０ａ及び半導体層１７０ｂには、例えば、ｎ型不純物としてＳｉを含有するｎ型ＧａＮが用いられる。半導体層１７０ａ及び半導体層１７０ｂはそれぞれ、半導体積層構造１２０の面１２０ａから電子走行層１２２に達するように設けられた凹部１２５ａ及び凹部１２５ｂに、ＭＯＶＰＥ法等を用いて成長（再成長）される。半導体層１７０ａ及び半導体層１７０ｂは、再成長層等とも称される。
【0030】
半導体装置１００Ｂでは、ｎ型の半導体層１７０ａ及び半導体層１７０ｂが設けられることで、上記半導体装置１００Ａに比べて、ソース電極１３０及びドレイン電極１４０と、２ＤＥＧ領域１８０が生成される電子走行層１２２との間のコンタクト抵抗が低減される。
【0031】
ここで、図２（Ｂ）は、半導体装置１００Ｂのドレイン電圧Ｖｄとドレイン電流Ｉｄとの関係の一例を模式的に示したものである。図２（Ｂ）に示す「w/o pulse」及び「w/ pulse」の測定条件はそれぞれ、上記図１（Ｂ）について述べたのと同様の測定条件である。
【0032】
ｎ型の半導体層１７０ａ及び半導体層１７０ｂが設けられる半導体装置１００Ｂでは、ソース電極１３０及びドレイン電極１４０と電子走行層１２２との間のコンタクト抵抗が低減される。半導体装置１００Ｂは、このようにコンタクト抵抗が低減されることで、図２（Ｂ）の「w/o pulse」に示すように、スイープ動作の測定条件の場合、ドレイン電流Ｉｄの推移が、「理想特性」と同等又は「理想特性」に近くなる。しかし、半導体装置１００Ｂのドレイン電流Ｉｄは、図２（Ｂ）の「w/ pulse」に示すように、ＲＦパルス動作の測定条件の場合、「理想特性」及び「w/o pulse」の場合よりも低下してしまう。即ち、半導体装置１００Ｂは、ＲＦパルスでドレイン電圧Ｖｄが印加される動作条件では、ドレイン電圧Ｖｄが高くなるとドレイン電流Ｉｄが低下し、電流コラプスが増加してしまう。
【0033】
図２（Ｃ）は、半導体装置１００Ｂの入力電力Ｐｉｎと出力電力Ｐｏｕｔとの関係の一例を模式的に示したものである。半導体装置１００Ｂでは、電流コラプスの増加の結果、図２（Ｃ）の「実特性」に示すように、出力電力Ｐｏｕｔ及びその飽和出力電力Ｐｓａｔが、「理想特性」に対して低下してしまう。
【0034】
半導体装置１００Ｂについて更に述べる。
図３は半導体装置の第２例の構成について更に説明する図である。図３には、図２（Ａ）のドレイン電極側Ｑ０部の拡大断面図を模式的に示している。図３には、電流の流れを矢印で模式的に示している。
図３は半導体装置の第２例の構成について更に説明する図である。図３には、図２（Ａ）のドレイン電極側Ｑ０部の拡大断面図を模式的に示している。図３には、電流の流れを矢印で模式的に示している。
【0035】
上記のように、半導体装置１００Ｂは、電子走行層１２２及び電子供給層１２４等を含む半導体積層構造１２０を含み、ドレイン電極１４０側に、半導体積層構造１２０の面１２０ａから電子走行層１２２に達しｎ型不純物を含有する半導体層１７０ｂを含む。半導体層１７０ｂ上にドレイン電極１４０が設けられる。ドレイン電極１４０は、例えば、図３に示すように、半導体層１７０ｂの一部の上に設けられる。即ち、この例では、半導体層１７０ｂの、ゲート電極１５０（図２（Ａ））側の端部１７１は、ドレイン電極１４０によっては覆われない構成となっている。ドレイン電極１４０で覆われない半導体層１７０ｂの端部１７１と、半導体積層構造１２０の面１２０ａとを覆うように、パッシベーション膜としてＳｉＮ等の絶縁膜１６０が設けられる。
【0036】
半導体装置１００Ｂの動作時には、図３に矢印で示すように、ドレイン電極１４０から半導体層１７０ｂを通じて電子走行層１２２に電流１９０が流れる。電子走行層１２２に流れた電流１９０は、電子走行層１２２内を、２ＤＥＧ領域１８０に沿って、ソース電極１３０（図２（Ａ））側に向かって流れる。
【0037】
ここで、図３に示すように配置される半導体層１７０ｂ及びドレイン電極１４０を含む半導体装置１００Ｂでは、半導体層１７０ｂの端部１７１を覆うようにパッシベーション膜の絶縁膜１６０が設けられることで、次のようなことが起こり得る。
【0038】
即ち、半導体装置１００Ｂでは、半導体層１７０ｂの端部１７１とそれを覆う絶縁膜１６０との界面に、電子トラップ（電子捕獲）の準位が形成され得る。例えば、半導体層１７０ｂを再成長するプロセスの不安定性のために、このような電子トラップの準位が形成され得る。よって、半導体層１７０ｂの端部１７１と絶縁膜１６０との界面には、図３に示すように、電子１９１がトラップされ得る。例えば、高電圧動作時に電子走行層１２２の２ＤＥＧ領域１８０の準位から飛び出した電子が、半導体層１７０ｂの端部１７１と絶縁膜１６０との界面に、電子１９１としてトラップされ得る。或いは、ゲートリーク電流による電子が、半導体層１７０ｂの端部１７１と絶縁膜１６０との界面に、電子１９１としてトラップされ得る。
【0039】
半導体層１７０ｂの端部１７１と絶縁膜１６０との界面に電子１９１がトラップされると、トラップされた電子１９１の影響により、その直下の領域ＡＲ０（図３に点線枠で図示）の電子走行層１２２が空乏化され、当該領域ＡＲ０における電子濃度が低下する。半導体装置１００Ｂでは、このような電子１９１のトラップに起因した電子走行層１２２の電子濃度の低下により、上記図２（Ｂ）及び図２（Ｃ）に示したように、電流コラプスが増加し、出力電力が低下して、高周波特性が低下する恐れがある。
【0040】
更に、図３に示すように、半導体装置１００Ｂにおいて、ドレイン電極１４０から流れる電流１９０は、半導体層１７０ｂ内を、比較的電子濃度が高い２ＤＥＧ領域１８０に向かって流れ易い。そのため、半導体装置１００Ｂでは、電流１９０がドレイン電極１４０から半導体層１７０ｂを通じて電子走行層１２２に流れる際の電流密度が上昇し易い。電流密度の上昇は、電流１９０が流れる電流経路上のドレイン電極１４０、半導体層１７０ｂ及び電子走行層１２２の間の元素移動を引き起こすエレクトロマイグレーションを招く恐れがある。尚、図３ではドレイン電極１４０側を例にするが、ソース電極１３０側についても同様に、電子走行層１２２から半導体層１７０ａに流れる電流の電流密度が上昇し、それによりエレクトロマイグレーションが生じる恐れがある。エレクトロマイグレーションは、半導体装置１００Ｂの性能及び信頼性を低下させる恐れがある。
【0041】
このように半導体装置１００Ｂでは、ＨＥＭＴの特性を活かした十分な性能を実現すること、更には、十分な性能を高い信頼性で実現することができない場合がある。
以上のような点に鑑み、ここでは以下に実施の形態として示すような構成を採用し、優れた信頼性を有する高性能の半導体装置を実現する。
以上のような点に鑑み、ここでは以下に実施の形態として示すような構成を採用し、優れた信頼性を有する高性能の半導体装置を実現する。
【0042】
【0043】
図４に示す半導体装置１は、ＨＥＭＴの一例である。半導体装置１は、基板１０、半導体積層構造２０、半導体層７０ａ、半導体層７０ｂ、ソース電極３０、ドレイン電極４０、ゲート電極５０及び絶縁膜６０を含む。
【0044】
基板１０には、ＳｉＣ基板、ＧａＮ基板、Ｓｉ基板、サファイア基板等、各種基板が用いられる。基板１０は、導電性であってもよいし、絶縁性であってもよいし、半絶縁性であってもよい。所定の基板１０上に、ＭＯＶＰＥ法等を用いて、半導体積層構造２０が設けられる。
【0045】
半導体積層構造２０は、例えば、バッファ層２１、電子走行層２２、スペーサ層２３及び電子供給層２４を含む。バッファ層２１、電子走行層２２、スペーサ層２３及び電子供給層２４の各層には、窒化物半導体が用いられる。バッファ層２１には、例えば、ＡｌＮが用いられる。電子走行層２２には、例えば、ＧａＮが用いられる。スペーサ層２３には、例えば、ＡｌＮ又はＡｌＧａＮが用いられる。電子供給層２４には、例えば、ＡｌＧａＮ、ＩｎＡｌＧａＮ又はＩｎＡｌＮが用いられる。基板１０上に、ＭＯＶＰＥ法等を用いて、バッファ層２１、電子走行層２２、スペーサ層２３及び電子供給層２４が順次積層される。バッファ層２１の厚さは、例えば、その上層に電子走行層２２をはじめとする各層が順次形成可能となる所定の厚さに設定される。電子走行層２２の厚さは、例えば、３μｍに設定される。スペーサ層２３の厚さは、例えば、１ｎｍに設定される。電子供給層２４の厚さは、例えば、１０ｎｍに設定される。半導体積層構造２０の、電子供給層２４が積層される電子走行層２２、この例では、スペーサ層２３を介して電子供給層２４が積層される電子走行層２２に、２ＤＥＧ領域８０が生成される。
【0046】
半導体積層構造２０において、電子供給層２４には、電子走行層２２に用いられる窒化物半導体よりもバンドギャップの大きい窒化物半導体が用いられる。半導体積層構造２０では、電子供給層２４に用いられる窒化物半導体の自発分極、及び、電子走行層２２に用いられる窒化物半導体との格子定数差に起因した歪みによって電子供給層２４に発生するピエゾ分極により、電子走行層２２に２ＤＥＧ領域８０が生成される。ここで、ＩｎＡｌＧａＮやＩｎＡｌＮ等のＩｎを含有する窒化物半導体は、比較的高いＡｌ組成が実現可能な窒化物半導体の一種である。Ａｌ組成を高めたＩｎＡｌＧａＮやＩｎＡｌＮ等は、非常に強い自発分極を有する。従って、電子供給層２４に、このようなＩｎを含有するＩｎＡｌＧａＮやＩｎＡｌＮ等を用いると、Ｉｎを含有しないＡｌＧａＮ等を用いる場合に比べて、より高濃度の２ＤＥＧ領域８０の生成が可能になる。
【0047】
半導体積層構造２０では、スペーサ層２３を省略し、電子走行層２２上に直接電子供給層２４を形成することもできる。また、バッファ層２１を基板１０の一部（その表層部）と見なすこともできる。
【0048】
尚、電子走行層２２に含まれる窒化物半導体を、「第１窒化物半導体」とも言う。電子供給層２４に含まれる窒化物半導体を、「第２窒化物半導体」とも言う。
半導体層７０ａ及び半導体層７０ｂは、半導体積層構造２０に設けられる。半導体層７０ａ及び半導体層７０ｂは、半導体積層構造２０の電子供給層２４側の面２０ａから電子走行層２２に達するように設けられる。半導体層７０ａ及び半導体層７０ｂは、ソース電極３０及びドレイン電極４０が形成される領域内にそれぞれ設けられる。半導体層７０ａ及び半導体層７０ｂは、対向する位置に、互いに分離されて、設けられる。半導体層７０ａ及び半導体層７０ｂには、窒化物半導体が用いられる。半導体層７０ａ及び半導体層７０ｂは、ｎ型不純物を含有する。半導体層７０ａ及び半導体層７０ｂには、例えば、ｎ型不純物としてＳｉを含有するｎ型ＧａＮが用いられる。半導体層７０ａ及び半導体層７０ｂはそれぞれ、半導体積層構造２０の面２０ａから電子走行層２２に達するように設けられた凹部２５ａ及び凹部２５ｂに、ＭＯＶＰＥ法等を用いて成長（再成長）される。半導体層７０ａ及び半導体層７０ｂは、例えば、半導体積層構造２０の面２０ａと平行な方向の幅が、面２０ａから電子走行層２２に向かって狭くなる、テーパー形状を有する。半導体層７０ａ及び半導体層７０ｂは、再成長層、コンタクト層、低抵抗層等とも称される。
半導体層７０ａ及び半導体層７０ｂは、半導体積層構造２０に設けられる。半導体層７０ａ及び半導体層７０ｂは、半導体積層構造２０の電子供給層２４側の面２０ａから電子走行層２２に達するように設けられる。半導体層７０ａ及び半導体層７０ｂは、ソース電極３０及びドレイン電極４０が形成される領域内にそれぞれ設けられる。半導体層７０ａ及び半導体層７０ｂは、対向する位置に、互いに分離されて、設けられる。半導体層７０ａ及び半導体層７０ｂには、窒化物半導体が用いられる。半導体層７０ａ及び半導体層７０ｂは、ｎ型不純物を含有する。半導体層７０ａ及び半導体層７０ｂには、例えば、ｎ型不純物としてＳｉを含有するｎ型ＧａＮが用いられる。半導体層７０ａ及び半導体層７０ｂはそれぞれ、半導体積層構造２０の面２０ａから電子走行層２２に達するように設けられた凹部２５ａ及び凹部２５ｂに、ＭＯＶＰＥ法等を用いて成長（再成長）される。半導体層７０ａ及び半導体層７０ｂは、例えば、半導体積層構造２０の面２０ａと平行な方向の幅が、面２０ａから電子走行層２２に向かって狭くなる、テーパー形状を有する。半導体層７０ａ及び半導体層７０ｂは、再成長層、コンタクト層、低抵抗層等とも称される。
【0049】
尚、半導体積層構造２０の電子供給層２４側の面２０ａを、「第１面」とも言う。半導体層７０ａ及び半導体層７０ｂ、又は、それらのうちの一方（例えば半導体層７０ｂ）に含まれる窒化物半導体を、「第３窒化物半導体」とも言う。
【0050】
ソース電極３０及びドレイン電極４０はそれぞれ、半導体積層構造２０に設けられる半導体層７０ａ及び半導体層７０ｂ並びに面２０ａの一部の上に設けられる。ソース電極３０及びドレイン電極４０は、対向する位置に、互いに分離されて、設けられる。ソース電極３０は、半導体層７０ａと接続される。ドレイン電極４０は、半導体層７０ｂと接続される。ソース電極３０は、半導体層７０ａと、半導体積層構造２０の面２０ａの、半導体層７０ａに隣接する部位２０ａａとを覆うように、設けられる。この部位２０ａａは、半導体層７０ａの、対向する半導体層７０ｂ側に隣接する部位である。ドレイン電極４０は、半導体層７０ｂと、半導体積層構造２０の面２０ａの、半導体層７０ｂに隣接する部位２０ａｂとを覆うように、設けられる。この部位２０ａｂは、半導体層７０ｂの、対向する半導体層７０ａ側に隣接する部位である。ソース電極３０及びドレイン電極４０には、Ｔａ、Ａｌ等の金属材料が用いられる。ソース電極３０及びドレイン電極４０は、オーミック電極として機能するように設けられる。
【0051】
尚、半導体積層構造２０に設けられ、ドレイン電極４０と接続されて且つドレイン電極４０で覆われる半導体層７０ｂを、「第１半導体層」とも言う。半導体積層構造２０の面２０ａの、半導体層７０ｂに隣接し且つドレイン電極４０で覆われる部位２０ａｂを、「第１部位」とも言う。半導体積層構造２０に設けられ、ソース電極３０と接続されて且つソース電極３０で覆われる半導体層７０ａを、「第２半導体層」とも言う。半導体積層構造２０の面２０ａの、半導体層７０ａに隣接し且つソース電極３０で覆われる部位２０ａａを、「第３部位」とも言う。
【0052】
ゲート電極５０は、半導体積層構造２０の面２０ａ上であって、ソース電極３０とドレイン電極４０との間に、設けられる。ゲート電極５０は、ソース電極３０及びドレイン電極４０から分離されて、設けられる。ゲート電極５０には、Ｎｉ、Ａｕ等の金属材料が用いられる。ゲート電極５０は、例えば、ショットキー電極として機能するように設けられる。或いは、ゲート電極５０は、半導体積層構造２０の面２０ａ上に、ゲート絶縁膜（図示せず）を介して設けられ、ＭＩＳ型ゲート構造とされてもよい。ゲート電極５０は、高耐圧化のため、ドレイン電極４０よりもソース電極３０の方に近付けた、いわゆる非対称配置とされてもよい。
【0053】
尚、ドレイン電極４０を、「第１電極」とも言う。ソース電極３０を、「第２電極」とも言う。ゲート電極５０を、「第３電極」とも言う。
絶縁膜６０は、ソース電極３０及びドレイン電極４０並びにゲート電極５０が設けられる半導体積層構造２０の面２０ａ上に設けられる。絶縁膜６０は、少なくとも、半導体積層構造２０の面２０ａの、ソース電極３０及びドレイン電極４０並びにゲート電極５０から露出する部位２０ａｄを覆うように、設けられる。即ち、絶縁膜６０は、半導体積層構造２０の面２０ａのうち、ソース電極３０で覆われる部位２０ａａ、ドレイン電極４０で覆われる部位２０ａｂ、及び、ゲート電極５０で覆われる部位２０ａｃを除いた、面２０ａの部位２０ａｄを覆うように、設けられる。絶縁膜６０は、半導体積層構造２０の面２０ａの部位２０ａｄと、部位２０ａａを覆うソース電極３０とに接し、ソース電極３０で覆われる半導体層７０ａからは分離される。絶縁膜６０は、半導体積層構造２０の面２０ａの部位２０ａｄと、部位２０ａｂを覆うドレイン電極４０とに接し、ドレイン電極４０で覆われる半導体層７０ｂからは分離される。絶縁膜６０には、ＳｉＮ等の絶縁材料が用いられる。絶縁膜６０は、半導体積層構造２０を、水分、外気、外力等から保護する。絶縁膜６０は、パッシベーション膜としての機能を有する。絶縁膜６０は、半導体積層構造２０の面２０ａの部位２０ａｄのほか、ソース電極３０及びドレイン電極４０を覆うように設けられてもよい。
絶縁膜６０は、ソース電極３０及びドレイン電極４０並びにゲート電極５０が設けられる半導体積層構造２０の面２０ａ上に設けられる。絶縁膜６０は、少なくとも、半導体積層構造２０の面２０ａの、ソース電極３０及びドレイン電極４０並びにゲート電極５０から露出する部位２０ａｄを覆うように、設けられる。即ち、絶縁膜６０は、半導体積層構造２０の面２０ａのうち、ソース電極３０で覆われる部位２０ａａ、ドレイン電極４０で覆われる部位２０ａｂ、及び、ゲート電極５０で覆われる部位２０ａｃを除いた、面２０ａの部位２０ａｄを覆うように、設けられる。絶縁膜６０は、半導体積層構造２０の面２０ａの部位２０ａｄと、部位２０ａａを覆うソース電極３０とに接し、ソース電極３０で覆われる半導体層７０ａからは分離される。絶縁膜６０は、半導体積層構造２０の面２０ａの部位２０ａｄと、部位２０ａｂを覆うドレイン電極４０とに接し、ドレイン電極４０で覆われる半導体層７０ｂからは分離される。絶縁膜６０には、ＳｉＮ等の絶縁材料が用いられる。絶縁膜６０は、半導体積層構造２０を、水分、外気、外力等から保護する。絶縁膜６０は、パッシベーション膜としての機能を有する。絶縁膜６０は、半導体積層構造２０の面２０ａの部位２０ａｄのほか、ソース電極３０及びドレイン電極４０を覆うように設けられてもよい。
【0054】
尚、半導体積層構造２０の面２０ａの、絶縁膜６０で覆われる部位２０ａｄを、「第２部位」とも言う。
半導体装置１の動作時には、例えば、ソース電極３０に対してドレイン電極４０が高電位となるように電圧が印加されると共に、ゲート電極５０に所定の電圧が印加される。ゲート電極５０に印加される電圧による電界効果により、ソース電極３０とドレイン電極４０との間のゲート電極５０直下の２ＤＥＧ領域８０を通過する電荷量が制御され、出力のドレイン電流の大きさが制御される。
半導体装置１の動作時には、例えば、ソース電極３０に対してドレイン電極４０が高電位となるように電圧が印加されると共に、ゲート電極５０に所定の電圧が印加される。ゲート電極５０に印加される電圧による電界効果により、ソース電極３０とドレイン電極４０との間のゲート電極５０直下の２ＤＥＧ領域８０を通過する電荷量が制御され、出力のドレイン電流の大きさが制御される。
【0055】
上記のような構成を有する半導体装置１では、ソース電極３０と電子走行層２２との間に、ｎ型不純物を含有する半導体層７０ａが設けられる。これにより、ソース電極３０と、２ＤＥＧ領域８０が生成される電子走行層２２との間のコンタクト抵抗が低減される。半導体装置１では、ドレイン電極４０と電子走行層２２との間に、ｎ型不純物を含有する半導体層７０ｂが設けられる。これにより、ドレイン電極４０と、２ＤＥＧ領域８０が生成される電子走行層２２との間のコンタクト抵抗が低減される。
【0056】
更に、半導体装置１では、半導体層７０ａと、それに隣接する半導体積層構造２０の面２０ａの部位２０ａａとが、ソース電極３０で覆われる。半導体層７０ｂと、それに隣接する半導体積層構造２０の面２０ａの部位２０ａｂとが、ドレイン電極４０で覆われる。絶縁膜６０は、半導体積層構造２０の面２０ａにおける、ソース電極３０及びドレイン電極４０でそれぞれ覆われる部位２０ａａ及び部位２０ａｂとは異なる部位２０ａｄを覆うように設けられる。そのため、絶縁膜６０は、半導体層７０ａ及び半導体層７０ｂからは分離される。よって、半導体装置１では、絶縁膜６０と、半導体層７０ａ及び半導体層７０ｂとが接する界面の形成が回避される。
【0057】
このような界面の形成が回避されることで、半導体装置１の動作時に比較的高電圧が印加されるドレイン電極４０側において、半導体層７０ｂ上の電子トラップの発生が抑えられ、当該電子トラップに起因した電子走行層２２の電子濃度の低下が抑えられる。これにより、半導体装置１では、電流コラプスの増加、出力電力の低下が抑えられる。この点について更に述べる。
【0058】
図５は第１実施形態に係る半導体装置の特性例について説明する図である。図５（Ａ）には、半導体装置の一例の電流－電圧特性を模式的に示している。図５（Ｂ）には、半導体装置の一例の入出力特性を模式的に示している。
【0059】
図５（Ａ）は、半導体装置１のドレイン電圧Ｖｄとドレイン電流Ｉｄとの関係の一例を模式的に示したものである。図５（Ａ）に示す「w/o pulse」及び「w/ pulse」の測定条件はそれぞれ、上記図１（Ｂ）及び図２（Ｂ）について述べたのと同様の測定条件である。
【0060】
半導体装置１では、ｎ型の半導体層７０ａ及び半導体層７０ｂが設けられ、ソース電極３０及びドレイン電極４０と電子走行層２２との間のコンタクト抵抗が低減される。半導体装置１では、このようにコンタクト抵抗が低減されることで、図５（Ａ）の「w/o pulse」に示すように、スイープ動作の測定条件の場合、ドレイン電流Ｉｄの推移が、「理想特性」と同等又は「理想特性」に近くなる。
【0061】
更に、半導体装置１では、ドレイン電極４０側において、半導体層７０ｂとそれに隣接する面２０ａの部位２０ａｂとがドレイン電極４０で覆われる。パッシベーション膜の絶縁膜６０が設けられる場合、半導体層７０ｂは絶縁膜６０からは分離される。これにより、絶縁膜６０と半導体層７０ｂとが接する界面の形成が回避される。よって、半導体装置１の動作時に比較的高電圧がドレイン電極４０側に印加される際にも、半導体層７０ｂ上の電子トラップの発生が抑えられ、当該電子トラップに起因した電子走行層２２の電子濃度の低下、電流コラプスの増加が抑えられる。そのため、半導体装置１では、コンタクト抵抗の低減に加えて、電流コラプスの増加が抑えられることで、図５（Ａ）の「w/ pulse」に示すように、ＲＦパルス動作の測定条件の場合にも、ドレイン電流Ｉｄの推移が、「理想特性」及び「w/o pulse」の場合に近付く。
【0062】
図５（Ｂ）は、半導体装置１の入力電力Ｐｉｎと出力電力Ｐｏｕｔとの関係の一例を模式的に示したものである。半導体装置１では、コンタクト抵抗が低減され、且つ、電流コラプスの増加が抑えられることで、図５（Ｂ）の「実特性」に示すように、出力電力Ｐｏｕｔ及びその飽和出力電力Ｐｓａｔが、「理想特性」と同等又は「理想特性」に近くなる。
【0063】
上記のように、半導体装置１では、半導体積層構造２０に半導体層７０ｂが設けられ、半導体層７０ｂとそれに隣接する面２０ａの部位２０ａｂとを覆うようにドレイン電極４０が設けられる。このような構成が採用されることで、半導体層７０ｂと絶縁膜６０とが接する界面の形成が回避され、当該界面の電子トラップ、それに起因した電子走行層２２の電子濃度の低下、電流コラプスの増加が抑えられる。これにより、高性能の半導体装置１が実現される。
【0064】
また、半導体装置１では、例えばドレイン電極４０側において、半導体層７０ｂ及びそれに隣接する部位２０ａｂがドレイン電極４０で覆われる。そのため、電流は、ドレイン電極４０から半導体層７０ｂに流れるほか、部位２０ａｂから電子供給層２４にも流れ、電子走行層２２に流れる。これにより、ドレイン電極４０から電子走行層２２に流れる電流の電流密度が緩和される。電流密度が緩和されることで、電流経路上に存在する元素のエレクトロマイグレーションが抑えられ、半導体装置１の性能及び信頼性の低下が抑えられる。
【0065】
ここで、半導体装置１の構成例及び電流密度の緩和について更に述べる。
まず、第１構成例について説明する。
図６は第１実施形態に係る半導体装置の第１構成例について説明する図である。図６には、図４のドレイン電極側Ｑ１部の第１構成例の拡大断面図を模式的に示している。
まず、第１構成例について説明する。
図６は第１実施形態に係る半導体装置の第１構成例について説明する図である。図６には、図４のドレイン電極側Ｑ１部の第１構成例の拡大断面図を模式的に示している。
【0066】
上記のように、半導体装置１は、電子走行層２２及び電子供給層２４等を含む半導体積層構造２０を含み、ドレイン電極４０側に、半導体積層構造２０の面２０ａから電子走行層２２に達しｎ型不純物を含有する半導体層７０ｂを含む。半導体層７０ｂとそれに隣接する面２０ａの部位２０ａｂとを覆うように、ドレイン電極４０が設けられる。面２０ａの、ドレイン電極４０で覆われる部位２０ａｂとは異なる部位２０ａｄが、パッシベーション膜の絶縁膜６０で覆われる。
【0067】
半導体装置１において、半導体層７０ｂは、図６に示すように、そのゲート電極５０（図４）側の端部７１が、半導体積層構造２０の面２０ａの部位２０ａｂを部分的に覆うように、設けられてもよい。例えば、半導体層７０ｂは、ドレイン電極４０で覆われる部位２０ａｂの、ドレイン電極４０の端４１よりも内側の一部を覆うように、設けられる。半導体層７０ｂは、ドレイン電極４０で覆われる部位２０ａｂの、ドレイン電極４０の端４１よりも内側の一部を覆うように、端部７１が部位２０ａｂ上に乗り上げた形状を有しているとも言える。
【0068】
尚、ここではドレイン電極４０側を例にするが、半導体装置１では、ソース電極３０側についても同様に、半導体層７０ａの端部が面２０ａの部位２０ａａ上に乗り上げた形状とされてよい。半導体層７０ａ及び半導体層７０ｂを形成（再成長）する際、このように面２０ａに乗り上げる形状となるようにすると、凹部２５ａ及び凹部２５ｂがそれぞれ半導体層７０ａ及び半導体層７０ｂで十分に充填されるようになる。これにより、凹部２５ａの半導体層７０ａによる充填不足及び凹部２５ｂの半導体層７０ｂによる充填不足、それらによって形成される窪みの基板（ウェハ）面内分布が抑えられる。その結果、例えば、ウェハ上に更に形成される各種層のパターニング精度の低下や形状の不均一化等が抑えられる。
【0069】
この図６に示すような構成を採用した半導体装置１における電流密度の緩和について、次の図７及び図８を参照して説明する。
図７は比較例に係る半導体装置の電流密度について説明する図である。図８は第１実施形態の第１構成例に係る半導体装置の電流密度について説明する図である。図７（Ａ）には、上記図２及び図３に示した半導体装置１００Ｂのドレイン電極側要部断面図を電流の流れと共に模式的に示している。図７（Ｂ）には、上記図２及び図３に示した半導体装置１００Ｂのドレイン電極側電流密度［Ａ／ｃｍ２］の分布を模式的に示している。また、図８（Ａ）には、上記図４及び図６に示した半導体装置１のドレイン電極側要部断面図を電流の流れと共に模式的に示している。図８（Ｂ）には、上記図４及び図６に示した半導体装置１のドレイン電極側電流密度［Ａ／ｃｍ２］の分布を模式的に示している。
図７は比較例に係る半導体装置の電流密度について説明する図である。図８は第１実施形態の第１構成例に係る半導体装置の電流密度について説明する図である。図７（Ａ）には、上記図２及び図３に示した半導体装置１００Ｂのドレイン電極側要部断面図を電流の流れと共に模式的に示している。図７（Ｂ）には、上記図２及び図３に示した半導体装置１００Ｂのドレイン電極側電流密度［Ａ／ｃｍ２］の分布を模式的に示している。また、図８（Ａ）には、上記図４及び図６に示した半導体装置１のドレイン電極側要部断面図を電流の流れと共に模式的に示している。図８（Ｂ）には、上記図４及び図６に示した半導体装置１のドレイン電極側電流密度［Ａ／ｃｍ２］の分布を模式的に示している。
【0070】
図７（Ａ）に示すように、比較例の半導体装置１００Ｂでは、半導体積層構造１２０に設けられた半導体層１７０ｂ上に、ドレイン電極１４０が設けられる。ドレイン電極１４０は、位置ａ１から位置ｂ１の範囲に延びる半導体層１７０ｂ上に、位置ｂ１からゲート電極１５０（図２）側にはみ出ないように、設けられる。即ち、ドレイン電極１４０は、半導体層１７０ｂの端部１７１を覆わないように、設けられる。ドレイン電極１４０で覆われない半導体層１７０ｂの端部１７１を覆うように、半導体積層構造１２０の面１２０ａに、パッシベーション膜の絶縁膜１６０が設けられる。尚、位置ａ１は、例えば、ドレイン電極１４０の端、又は、半導体装置１の電界効果トランジスタ構造が形成される活性領域（素子領域）の端、或いは、活性領域とその外側に形成される素子分離領域との境界の位置である。
【0071】
この図７（Ａ）のような構成を採用した半導体装置１００Ｂでは、ドレイン電極１４０から電子走行層１２２に流れる電流１９０の電流密度が、例えば、図７（Ｂ）に示すような分布となる。尚、図７（Ｂ）には、半導体装置１００Ｂの電流密度分布を「Ｔｒ０」で示している。半導体層１７０ｂの端部１７１がドレイン電極１４０で覆われない半導体装置１００Ｂでは、端部１７１とそれに接する絶縁膜１６０との界面における電子トラップにより、端部１７１直下の電子走行層１２２の電子濃度が低下し得る。ドレイン電極１４０が半導体層１７０ｂの位置ｂ１からはみ出ない半導体装置１００Ｂでは、ドレイン電極１４０から流れる電流１９０が、半導体層１７０ｂ内を、電子走行層１２２の比較的電子濃度が高い２ＤＥＧ領域１８０に向かって流れ易い。そのため、半導体装置１００Ｂでは、位置ｂ１から位置ａ１側の一定幅Ｗ１の領域に電流１９０が集中し易くなり、電流密度が高くなる。例えば、位置ｂ１から位置ａ１側の幅Ｗ１が５μｍ程度までの領域に電流密度のピークが現れ、そのピークの電流密度Ｊ０が５×１０６Ａ／ｃｍ２程度といった極めて高い値を示し得る。
【0072】
これに対し、図８（Ａ）に示す半導体装置１では、半導体積層構造２０に半導体層７０ｂが設けられ、その半導体層７０ｂ上と、それに隣接する半導体積層構造２０の面２０ａの部位２０ａｂ上とに、ドレイン電極４０が設けられる。半導体層７０ｂは、位置ａ１から位置ｄ１の範囲に延びる。半導体層７０ｂは、位置ｂ１から位置ｃ１の範囲が、テーパー状に幅が変化する部位であり、位置ｃ１から位置ｄ１の範囲が、半導体積層構造２０の面２０ａに乗り上げる部位である。面２０ａの、位置ｃ１から位置ｅ１の範囲が、半導体層７０ｂに隣接する部位２０ａｂである。ドレイン電極４０は、半導体層７０ｂとそれに隣接する部位２０ａｂとを覆うように、設けられる。半導体積層構造２０の面２０ａの、部位２０ａｂとは異なる部位２０ａｄに、パッシベーション膜の絶縁膜６０が設けられる。尚、位置ａ１は、例えば、ドレイン電極４０の端、又は、電界効果トランジスタ構造が形成される活性領域（素子領域）の端、或いは、活性領域とその外側の素子分離領域との境界の位置である。
【0073】
この図８（Ａ）のような構成を採用した半導体装置１では、ドレイン電極４０から電子走行層２２に流れる電流９０の電流密度が、例えば、図８（Ｂ）に示すような分布となる。尚、図８（Ｂ）には、図８（Ａ）の構成を採用した半導体装置１の電流密度分布を「Ｔｒ１」（実線）で示している。図８（Ｂ）には比較のため、図７（Ａ）の構成を採用した半導体装置１００Ｂの電流密度分布を「Ｔｒ０」（鎖線）で併せて示している。半導体層７０ｂとそれに隣接する部位２０ａｂとがドレイン電極４０で覆われる半導体装置１（Ｔｒ１）では、半導体層７０ｂと絶縁膜６０とが接する界面の形成が回避される。よって、当該界面における電子トラップの発生、それによる電子走行層２２の電子濃度の低下が抑えられる。半導体層７０ｂとそれに隣接する部位２０ａｂとがドレイン電極４０で覆われる半導体装置１（Ｔｒ１）では、ドレイン電極４０から流れる電流９０が、半導体層７０ｂに流れるほか、部位２０ａｂから電子供給層２４にも流れ、電子走行層２２に流れる。これにより、ドレイン電極４０から電子走行層２２に流れる電流９０の電流密度が緩和される。
【0074】
例えば、図８（Ｂ）に示すように、半導体装置１（Ｔｒ１）の電流密度は、半導体層７０ｂが存在する、位置ｂ１から位置ａ１側の一定幅の領域に、ピークが現れる。この半導体装置１（Ｔｒ１）のピークの電流密度Ｊ１は、半導体装置１００Ｂ（Ｔｒ０）のピークの電流密度Ｊ０に比べて、大幅に低減される。そして、半導体装置１（Ｔｒ１）の電流密度は、半導体層７０ｂの幅がテーパー状に変化する、位置ｂ１から位置ｃ１の領域で、ピークの電流密度Ｊ１から徐々に減少する。半導体装置１（Ｔｒ１）では、半導体層７０ｂに隣接する部位２０ａｂの、位置ｃ１から位置ｅ１の領域にも、一定電流密度で電流９０が流れる。
【0075】
図８（Ａ）の構成を採用した半導体装置１では、ピーク電流密度が低減されると共に、半導体層７０ｂとそれに隣接する部位２０ａｂとを含むより広い領域が電流経路となることで、ドレイン電極４０から電子走行層２２に流れる電流９０の電流密度が緩和される。電流密度が緩和されることで、電流経路上に存在する元素のエレクトロマイグレーションが抑えられ、半導体装置１の性能及び信頼性の低下が抑えられる。
【0076】
尚、ここではドレイン電極４０側を例にするが、半導体装置１では、ソース電極３０側についても同様に、半導体層７０ａとそれに隣接する部位２０ａａとを覆うようにソース電極３０が設けられる。これにより、電流密度に関し、上記ドレイン電極４０側について述べたのと同様の効果が得られる。即ち、半導体層７０ａとそれに隣接する部位２０ａａとを含むより広い領域が電流経路となることで、電子走行層２２からソース電極３０に流れる電流の電流密度が緩和される。電流密度が緩和されることで、電流経路上に存在する元素のエレクトロマイグレーションが抑えられ、半導体装置１の性能及び信頼性の低下が抑えられる。
【0077】
【0078】
半導体装置１において、半導体層７０ｂは、図９に示すように、その端部が半導体積層構造２０の面２０ａを部分的に覆わない形状、即ち、隣接する部位２０ａｂ上に乗り上げない形状を有していてもよい。半導体層７０ｂは、その上面が半導体積層構造２０の面２０ａと同一平面内に位置する形状を有しているとも言える。図９の例では、半導体積層構造２０の凹部２５ｂ内に、半導体層７０ｂが設けられ、半導体層７０ｂとそれに隣接する面２０ａの部位２０ａｂとを覆うように、ドレイン電極４０が設けられる。面２０ａの、ドレイン電極４０で覆われる部位２０ａｂとは異なる部位２０ａｄが、パッシベーション膜の絶縁膜６０で覆われる。
【0079】
尚、ここではドレイン電極４０側を例にするが、半導体装置１では、ソース電極３０側についても同様に、半導体層７０ａの端部が面２０ａの部位２０ａａ上に乗り上げない形状、或いは、半導体層７０ｂの上面が面２０ａと同一平面内に位置する形状とされてよい。半導体層７０ａ及び半導体層７０ｂを形成（再成長）する際、このように半導体層７０ａ及び半導体層７０ｂが面２０ａに乗り上げない形状となるようにすると、基板（ウェハ）の平坦性が向上する。その結果、例えば、ウェハ上に更に形成される各種層のパターニング精度の低下や形状の不均一化等が抑えられる。
【0080】
この図９に示すような構成を採用した半導体装置１における電流密度の緩和について、次の図１０を参照して説明する。
図１０は第１実施形態の第２構成例に係る半導体装置の電流密度について説明する図である。図１０（Ａ）には、上記図４及び図９に示した半導体装置１のドレイン電極側要部断面図を電流の流れと共に模式的に示している。図１０（Ｂ）には、上記図４及び図９に示した半導体装置１のドレイン電極側電流密度［Ａ／ｃｍ２］の分布を模式的に示している。
図１０は第１実施形態の第２構成例に係る半導体装置の電流密度について説明する図である。図１０（Ａ）には、上記図４及び図９に示した半導体装置１のドレイン電極側要部断面図を電流の流れと共に模式的に示している。図１０（Ｂ）には、上記図４及び図９に示した半導体装置１のドレイン電極側電流密度［Ａ／ｃｍ２］の分布を模式的に示している。
【0081】
図１０（Ａ）に示す半導体装置１において、半導体層７０ｂは、位置ａ１から位置ｃ１の範囲に延びる。半導体層７０ｂは、位置ｂ１から位置ｃ１の範囲が、テーパー状に幅が変化する部位である。面２０ａの、位置ｃ１から位置ｅ１の範囲が、半導体層７０ｂに隣接する部位２０ａｂである。ドレイン電極４０は、半導体層７０ｂとそれに隣接する部位２０ａｂとを覆うように、設けられる。半導体積層構造２０の面２０ａの、部位２０ａｂとは異なる部位２０ａｄに、パッシベーション膜の絶縁膜６０が設けられる。尚、位置ａ１は、例えば、ドレイン電極４０の端、又は、半導体装置１の電界効果トランジスタ構造が形成される活性領域（素子領域）の端、或いは、活性領域とその外側に形成される素子分離領域との境界の位置である。
【0082】
この図１０（Ａ）のような構成を採用した半導体装置１では、ドレイン電極４０から電子走行層２２に流れる電流９０の電流密度が、例えば、図１０（Ｂ）に示すような分布となる。尚、図１０（Ｂ）には、図１０（Ａ）の構成を採用した半導体装置１の電流密度分布を「Ｔｒ２」（実線）で示している。図１０（Ｂ）には比較のため、図７（Ａ）の構成を採用した半導体装置１００Ｂの電流密度分布を「Ｔｒ０」（鎖線）で、また、図８（Ａ）の構成を採用した半導体装置１の電流密度分布を「Ｔｒ１」（点線）で、併せて示している。半導体層７０ｂとそれに隣接する部位２０ａｂとがドレイン電極４０で覆われる半導体装置１（Ｔｒ２）では、半導体層７０ｂと絶縁膜６０とが接する界面の形成が回避される。よって、当該界面における電子トラップの発生、それによる電子走行層２２の電子濃度の低下が抑えられる。半導体層７０ｂとそれに隣接する部位２０ａｂとがドレイン電極４０で覆われる半導体装置１（Ｔｒ２）では、ドレイン電極４０から流れる電流９０が、半導体層７０ｂに流れるほか、部位２０ａｂから電子供給層２４にも流れ、電子走行層２２に流れる。これにより、ドレイン電極４０から電子走行層２２に流れる電流９０の電流密度が緩和される。
【0083】
例えば、図１０（Ｂ）に示すように、半導体装置１（Ｔｒ２）の電流密度は、半導体層７０ｂが存在する、位置ｂ１から位置ａ１側の一定幅の領域に、ピークが現れる。この半導体装置１（Ｔｒ２）のピークの電流密度Ｊ２は、半導体装置１００Ｂ（Ｔｒ０）のピークの電流密度Ｊ０に比べて、大幅に低減される。そして、半導体装置１（Ｔｒ２）の電流密度は、半導体層７０ｂの幅がテーパー状に変化する、位置ｂ１から位置ｃ１の領域で、ピークの電流密度Ｊ２から徐々に減少する。半導体装置１（Ｔｒ２）では、半導体層７０ｂに隣接する部位２０ａｂの、位置ｃ１から位置ｅ１の領域にも、一定電流密度で電流９０が流れる。
【0084】
図１０（Ａ）の構成を採用した半導体装置１（Ｔｒ２）では、図８（Ａ）の構成を採用した半導体装置１（Ｔｒ１）に比べて、半導体層７０ｂが存在する、位置ｂ１から位置ａ１側の一定幅の領域におけるピークの電流密度Ｊ２が低くなる。そして、半導体層７０ｂの幅がテーパー状に変化する、位置ｂ１から位置ｃ１の領域では、ピークの電流密度Ｊ２からの減少が緩やかとなり、半導体層７０ｂに隣接する部位２０ａｂの、位置ｃ１から位置ｅ１の領域では、電流密度が高くなる。部位２０ａｂ上に乗り上げた端部７１を有しない半導体装置１（Ｔｒ２）では、そのような端部７１を有する半導体装置１（Ｔｒ１）に比べて、半導体層７０ｂを通じて電子走行層２２に流れる電流９０が減少する。その一方、半導体装置１（Ｔｒ２）では、半導体装置１（Ｔｒ１）に比べて、部位２０ａｂから電子供給層２４を通じて電子走行層２２に流れる電流９０が増加する。
【0085】
図１０（Ａ）の構成を採用した半導体装置１でも、ピーク電流密度が低減されると共に、半導体層７０ｂとそれに隣接する部位２０ａｂとを含むより広い領域が電流経路となることで、ドレイン電極４０から電子走行層２２に流れる電流９０の電流密度が緩和される。電流密度が緩和されることで、電流経路上に存在する元素のエレクトロマイグレーションが抑えられ、半導体装置１の性能及び信頼性の低下が抑えられる。
【0086】
尚、ここではドレイン電極４０側を例にするが、半導体装置１では、ソース電極３０側についても同様に、半導体層７０ａとそれに隣接する部位２０ａａとを覆うようにソース電極３０が設けられる。これにより、電流密度に関し、ドレイン電極４０側について述べたのと同様の効果が得られる。即ち、半導体層７０ａとそれに隣接する部位２０ａａとを含むより広い領域が電流経路となることで、電子走行層２２からソース電極３０に流れる電流の電流密度が緩和される。電流密度が緩和されることで、電流経路上に存在する元素のエレクトロマイグレーションが抑えられ、半導体装置１の性能及び信頼性の低下が抑えられる。
【0087】
上記のように、半導体装置１では、半導体積層構造２０に半導体層７０ｂが設けられ、半導体層７０ｂとそれに隣接する面２０ａの部位２０ａｂとを覆うようにドレイン電極４０が設けられる構成が採用される。これにより、半導体層７０ｂと絶縁膜６０とが接する界面の形成が回避され、当該界面の電子トラップ、それに起因した電子走行層２２の電子濃度の低下が抑えられる。更に、ドレイン電極４０から電子走行層２２に流れる電流の電流密度が緩和され、エレクトロマイグレーションが抑えられる。また、半導体装置１では、半導体積層構造２０に半導体層７０ａが設けられ、半導体層７０ａとそれに隣接する面２０ａの部位２０ａａとを覆うようにソース電極３０が設けられる構成が採用される。これにより、電子走行層２２からソース電極３０に流れる電流の電流密度が緩和され、エレクトロマイグレーションが抑えられる。上記のような構成が採用されることで、優れた信頼性を有する高性能の半導体装置１が実現される。
【0088】
尚、半導体装置１において、半導体層７０ａ及び半導体層７０ｂは、例えば、半導体積層構造２０の面２０ａと平行な方向の幅が、面２０ａから電子走行層２２に向かって狭くなるようなテーパー形状を有する。例えば、半導体層７０ｂをテーパー形状とすると、半導体層７０ｂを通じて電子走行層２２に流れる電流９０の電流密度と、部位２０ａｂの電子供給層２４を通じて電子走行層２２に流れる電流９０の電流密度との間の変化が急峻になることが抑えられる。即ち、図８（Ａ）及び図８（Ｂ）の位置ｂ１から位置ｃ１の範囲、或いは、図１０（Ａ）及び図１０（Ｂ）の位置ｂ１から位置ｃ１の範囲に見られるように、ピーク電流密度から一定電流密度まで減少する電流密度の変化（勾配）が緩やかになる。また、半導体層７０ａをテーパー形状とする場合も同様に、電子走行層２２から半導体層７０ａに流れる電流の電流密度と、電子走行層２２から部位２０ａａの電子供給層２４に流れる電流の電流密度との間の変化（勾配）が急峻になることが抑えられる。
【0089】
但し、半導体層７０ａ及び半導体層７０ｂは、必ずしもテーパー形状を有していることを要しない。半導体層７０ａ及び半導体層７０ｂは、半導体積層構造２０の面２０ａと平行な方向の幅が、面２０ａから電子走行層２２まで一定幅となるような形状を有してもよい。半導体装置１では、例えば、半導体層７０ｂが一定幅の形状とされる場合にも、半導体層７０ｂとそれに隣接する面２０ａの部位２０ａｂとを覆うようにドレイン電極４０が設けられる構成が採用されることで、高い性能及び信頼性が実現される。即ち、半導体層７０ｂと絶縁膜６０との界面の電子トラップに起因した電子走行層２２の電子濃度の低下が抑えられ、更に、ドレイン電極４０から電子走行層２２に流れる電流の電流密度の上昇が抑えられ、半導体装置１の高い性能及び信頼性が実現される。また、半導体装置１では、例えば、半導体層７０ａが一定幅の形状とされる場合にも、半導体層７０ａとそれに隣接する面２０ａの部位２０ａａとを覆うようにソース電極３０が設けられる構成が採用されることで、高い性能及び信頼性が実現される。即ち、電子走行層２２からソース電極３０に流れる電流の電流密度の上昇が抑えられ、半導体装置１の高い性能及び信頼性が実現される。
【0090】
半導体装置１において、半導体層７０ｂに隣接しドレイン電極４０で覆われる部位２０ａｂは、半導体層７０ｂと対向する半導体層７０ａ側（又はソース電極３０側）に隣接する部位である。半導体装置１において、半導体層７０ａに隣接しソース電極３０で覆われる部位２０ａａは、半導体層７０ａと対向する半導体層７０ｂ側（又はドレイン電極４０側）に隣接する部位である。半導体装置１において、電流９０は、ドレイン電極４０からソース電極３０に向かって流れる。従って、ドレイン電極４０からソース電極３０に向かって電流９０が流れていく側の部位２０ａｂがドレイン電極４０で覆われることで、電子トラップに起因した電子濃度の低下、及び、電流密度の上昇が効果的に抑えられるようになる。ドレイン電極４０からソース電極３０に向かって電流９０が流れてくる側の部位２０ａａがソース電極３０で覆われることで、電流密度の上昇が効果的に抑えられるようになる。これにより、半導体装置１の高い性能及び信頼性が実現される。
【0091】
尚、ドレイン電極４０が、半導体層７０ｂを覆い、半導体積層構造２０の面２０ａの半導体層７０ｂに隣接する部位２０ａｂと接する構成であれば、電子トラップ及びそれに起因した電子濃度の低下の抑制並びに電流密度の上昇の抑制に対し一定の効果が得られる。
【0092】
次に、上記のような半導体装置１の製造方法について説明する。
図１１から図１３は第１実施形態に係る半導体装置の製造方法の一例について説明する図である。図１１（Ａ）、図１１（Ｂ）、図１２（Ａ）、図１２（Ｂ）、図１３（Ａ）及び図１３（Ｂ）にはそれぞれ、半導体装置製造工程の一例の要部断面図を模式的に示している。
図１１から図１３は第１実施形態に係る半導体装置の製造方法の一例について説明する図である。図１１（Ａ）、図１１（Ｂ）、図１２（Ａ）、図１２（Ｂ）、図１３（Ａ）及び図１３（Ｂ）にはそれぞれ、半導体装置製造工程の一例の要部断面図を模式的に示している。
【0093】
はじめに、図１１（Ａ）に示すような基板１０及び半導体積層構造２０が準備される。まず、所定の基板１０が準備され、その基板１０上に、例えば、ＭＯＶＰＥ法を用いて、半導体積層構造２０のバッファ層２１、電子走行層２２、スペーサ層２３及び電子供給層２４が順次形成される。例えば、基板１０としてＳｉＣ基板が用いられ、その上に、ＡｌＮのバッファ層２１、ＧａＮの電子走行層２２、ＡｌＮのスペーサ層２３、及び、ＩｎＡｌＧａＮの電子供給層２４が、順次形成される。バッファ層２１の厚さは、例えば、その上層に電子走行層２２をはじめとする各層が順次成長可能となる所定の厚さに設定される。電子走行層２２の厚さは、例えば、３μｍに設定される。スペーサ層２３の厚さは、例えば、１ｎｍに設定される。電子供給層２４の厚さは、例えば、１０ｎｍに設定される。電子供給層２４が積層される電子走行層２２、この例では、スペーサ層２３を介して電子供給層２４が積層される電子走行層２２に、２ＤＥＧ領域８０が生成される。
【0094】
半導体積層構造２０の形成後、図１１（Ｂ）に示すように、半導体層７０ａ及び半導体層７０ｂを形成する領域に、凹部２５ａ及び凹部２５ｂがそれぞれ形成される。例えば、リソグラフィ技術及びエッチング技術が用いられ、半導体積層構造２０の所定の領域に、凹部２５ａ及び凹部２５ｂが形成される。凹部２５ａ及び凹部２５ｂは、半導体積層構造２０の電子供給層２４側の面２０ａからスペーサ層２３を貫通して電子走行層２２に達するように、形成される。凹部２５ａ及び凹部２５ｂの形成には、例えば、ドライエッチングが用いられる。凹部２５ａ及び凹部２５ｂは、ドライエッチングにより、面２０ａと平行な方向の幅が電子走行層２２に向かって狭くなるようなテーパー形状に形成され得る。凹部２５ａ及び凹部２５ｂは、ドライエッチング時のエッチング条件が調整されることで、テーパー形状に形成されてもよい。凹部２５ａ及び凹部２５ｂは、ドライエッチング時のエッチング条件が調整されることで、テーパー形状に形成される際の、その傾斜角度が調整されてもよい。凹部２５ａ及び凹部２５ｂの形成には、ドライエッチングに代えて、或いは、ドライエッチングと共に、ウェットエッチングが用いられてもよい。
【0095】
凹部２５ａ及び凹部２５ｂの形成後、図１２（Ａ）に示すように、凹部２５ａ及び凹部２５ｂにそれぞれ、半導体層７０ａ及び半導体層７０ｂが形成される。例えば、半導体層７０ａ及び半導体層７０ｂを形成する領域を除く領域に、ＳｉＮ等（図示せず）を形成し、それをマスクとして、例えば、ＭＯＶＰＥ法を用いて、半導体層７０ａ及び半導体層７０ｂが形成（再成長）される。半導体層７０ａ及び半導体層７０ｂとして、例えば、ｎ型不純物であるＳｉをドープしたｎ型ＧａＮが形成される。これにより、半導体積層構造２０の凹部２５ａに、ｎ型不純物を含有する半導体層７０ａが形成される。半導体積層構造２０の凹部２５ｂに、ｎ型不純物を含有する半導体層７０ｂが形成される。例えば、半導体層７０ａ及び半導体層７０ｂの形成後、マスクとして用いたＳｉＮ等は除去される。
【0096】
凹部２５ａに形成される半導体層７０ａは、その端部が半導体積層構造２０の面２０ａの一部に乗り上げる形状となるように、形成されてもよい。凹部２５ｂに形成される半導体層７０ｂは、その端部が半導体積層構造２０の面２０ａの一部に乗り上げる形状となるように、形成されてもよい。半導体層７０ａ及び半導体層７０ｂがこのように形成されることで、上記図６等で述べたような形状を有する半導体層７０ａ及び半導体層７０ｂが得られる。半導体層７０ａ及び半導体層７０ｂをこのように形成することで、凹部２５ａ及び凹部２５ｂがそれぞれ半導体層７０ａ及び半導体層７０ｂで十分に充填され、凹部２５ａ及び凹部２５ｂの充填不足によって形成される窪みの基板面内分布が抑えられる。
【0097】
凹部２５ａに形成される半導体層７０ａは、その上面が半導体積層構造２０の面２０ａと同一平面内に位置する形状（即ち面２０ａに乗り上げない形状）となるように、形成されてもよい。凹部２５ｂに形成される半導体層７０ｂは、その上面が半導体積層構造２０の面２０ａと同一平面内に位置する形状（即ち面２０ａに乗り上げない形状）となるように、形成されてもよい。半導体層７０ａ及び半導体層７０ｂがこのように形成されることで、上記図９等で述べたような形状を有する半導体層７０ａ及び半導体層７０ｂが得られる。また、半導体層７０ａ及び半導体層７０ｂをこのように形成することで、基板平坦性が向上する。
【0098】
半導体層７０ａ及び半導体層７０ｂの形成後、図１２（Ｂ）に示すように、ソース電極３０及びドレイン電極４０が形成される。例えば、リソグラフィ技術、蒸着技術及びリフトオフ技術が用いられ、ソース電極３０及びドレイン電極４０を形成する領域に電極用金属材料が形成される。例えば、電極用金属材料として、ＴａとＡｌとの積層体又はＡｌ含有金属が形成される。電極用金属材料は、半導体層７０ａとそれに隣接する半導体積層構造２０の面２０ａの部位２０ａａとを覆うように、形成される。電極用金属材料は、半導体層７０ｂとそれに隣接する半導体積層構造２０の面２０ａの部位２０ａｂとを覆うように、形成される。電極用金属材料の形成後、窒素雰囲気中、４００℃から１０００℃の範囲の温度、例えば、６００℃で熱処理が行われ、電極用金属材料のオーミック接続が確立される。これにより、図１２（Ｂ）に示すように、半導体層７０ａとそれに隣接する部位２０ａａとを覆うソース電極３０、及び、半導体層７０ｂとそれに隣接する部位２０ａｂとを覆うドレイン電極４０が形成される。ソース電極３０及びドレイン電極４０は、オーミック電極として機能する。
【0099】
ソース電極３０及びドレイン電極４０の形成後、図１３（Ａ）に示すように、パッシベーション膜としての絶縁膜６０が形成される。例えば、まず、半導体積層構造２０の面２０ａにおける、少なくともソース電極３０及びドレイン電極４０から露出する部位２０ａｄを覆うように、絶縁膜６０に用いるＳｉＮ等の絶縁材料が形成される。尚、絶縁材料は、部位２０ａｄのほか、ソース電極３０及びドレイン電極４０を覆うように形成されてもよい。絶縁材料の形成後、リソグラフィ技術及びエッチング技術が用いられ、ゲート電極５０を形成する領域（面２０ａの部位２０ａｃ）に開口部６１が形成される。これにより、図１３（Ａ）に示すような絶縁膜６０、即ち、半導体積層構造２０の面２０ａの部位２０ａｄを覆い、開口部６１から面２０ａの部位２０ａｃが露出する、絶縁膜６０が形成される。絶縁膜６０は、面２０ａの部位２０ａｄ並びにソース電極３０及びドレイン電極４０に接し、半導体層７０ａ及び半導体層７０ｂからは分離される。
【0100】
開口部６１を有する絶縁膜６０の形成後、図１３（Ｂ）に示すように、ゲート電極５０が形成される。例えば、リソグラフィ技術、蒸着技術及びリフトオフ技術が用いられ、ゲート電極５０を形成する領域、即ち、半導体積層構造２０の面２０ａの部位２０ａｃに、電極用金属材料が形成される。例えば、電極用金属材料として、ＮｉとＡｕとの積層体が形成される。このような電極用金属材料が形成され、ゲート電極５０が形成される。ゲート電極５０は、ショットキー電極として機能する。尚、ゲート電極５０は、半導体積層構造２０の面２０ａの部位２０ａｃ上と共に、絶縁膜６０の上面の一部（開口部６１の縁部）に形成し、断面Ｔ字形状としてもよい。また、電極用金属材料の形成前に、面２０ａの部位２０ａｃ上に、酸化物、窒化物又は酸窒化物等が用いられたゲート絶縁膜を形成し、ＭＩＳ型のゲート電極５０としてもよい。ゲート電極５０は、ドレイン電極４０よりもソース電極３０の方に近付けた非対称配置とされてもよい。
【0101】
例えば、以上のような工程により、図１３（Ｂ）（及び図４、図６、図９等）に示すような半導体装置１が製造される。半導体装置１では、半導体積層構造２０に半導体層７０ｂが設けられ、半導体層７０ｂとそれに隣接する面２０ａの部位２０ａｂとを覆うドレイン電極４０が設けられる構成が採用される。半導体装置１では更に、半導体積層構造２０に半導体層７０ａが設けられ、半導体層７０ａとそれに隣接する面２０ａの部位２０ａａとを覆うソース電極３０が設けられる構成が採用される。これにより、優れた信頼性を有する高性能の半導体装置１が実現される。
【0102】
尚、半導体装置１のソース電極３０及びドレイン電極４０並びにゲート電極５０に用いる金属材料の種類及び層構造は上記の例に限定されるものではなく、それらの形成方法も上記の例に限定されるものではない。ソース電極３０及びドレイン電極４０並びにゲート電極５０にはそれぞれ、単層構造が用いられてもよいし、積層構造が用いられてもよい。ソース電極３０及びドレイン電極４０の形成時には、それらの電極用金属材料の形成によってオーミック接続が実現されれば、必ずしも上記のような熱処理が行われることを要しない。ゲート電極５０の形成時には、その電極用金属材料の形成後、更に熱処理が行われてもよい。
【0103】
ここでは基板１０にＳｉＣ基板を用いる例を示したが、電界効果トランジスタの機能を持つ構造部に窒化物半導体が用いられていれば、他の基板材料が用いられてもよい。基板１０には、導電性基板が用いられてもよいし、絶縁性基板が用いられてもよいし、半絶縁性基板が用いられてもよい。基板１０には、その全部又は一部に、ＳｉＣ基板、ＧａＮ基板、Ｓｉ基板、サファイア基板、ダイヤモンド基板等を用いることができる。
【0104】
また、半導体積層構造２０に含まれるバッファ層２１、電子走行層２２、スペーサ層２３及び電子供給層２４の各層に用いられる窒化物半導体は、上記の例に限定されるものではない。半導体装置１がＨＥＭＴとして機能すれば、半導体積層構造２０の各層には、各種窒化物半導体が用いられてもよい。また、半導体積層構造２０では、スペーサ層２３を省略し、電子走行層２２上に直接電子供給層２４を形成することもできる。
【0105】
【0106】
図１４に示す半導体装置１Ａは、ＨＥＭＴの一例である。半導体装置１Ａは、ソース電極３０が半導体層７０ａの一部の上に設けられ、半導体層７０ａの端部７２がソース電極３０で覆われない構成を有する。半導体装置１Ａは、このような構成を有する点で、上記第１実施形態で述べた半導体装置１と相違する。半導体装置１Ａでは、ソース電極３０で覆われない半導体層７０ａの端部７２がパッシベーション膜の絶縁膜６０と接する構成となる。
【0107】
半導体装置１Ａの動作時には、ドレイン電極４０に対して低電位となるようにソース電極３０に電圧が印加される。比較的低電位とされるソース電極３０側では、半導体層７０ａと絶縁膜６０との界面における電子トラップが比較的生じ難い。そのため、端部７２の直下における電子走行層２２の空乏化、それによる電子濃度の低下が抑えられる。一方、比較的高電位とされるドレイン電極４０は、半導体層７０ｂとそれに隣接する面２０ａの部位２０ａｂとを覆うように設けられる。部位２０ａｂとは異なる部位２０ａｄに、絶縁膜６０が設けられる。これにより、半導体層７０ｂと絶縁膜６０とが接する界面の形成が回避され、当該界面の電子トラップ、それに起因した電子走行層２２の電子濃度の低下が抑えられる。更に、ドレイン電極４０側では、ドレイン電極４０から電子走行層２２に流れる電流の電流密度が緩和され、エレクトロマイグレーションが抑えられる。
【0108】
この図１４に示すような構成によっても、優れた信頼性を有する高性能の半導体装置１Ａが実現される。
尚、半導体装置１Ａにおいて、半導体積層構造２０のスペーサ層２３は、省略することもできる。また、半導体装置１Ａにおいて、半導体層７０ａ及び半導体層７０ｂは、半導体積層構造２０の面２０ａから電子走行層２２に向かって幅が狭くなるテーパー形状とされてもよいし、面２０ａから電子走行層２２まで一定幅の形状とされてもよい。
尚、半導体装置１Ａにおいて、半導体積層構造２０のスペーサ層２３は、省略することもできる。また、半導体装置１Ａにおいて、半導体層７０ａ及び半導体層７０ｂは、半導体積層構造２０の面２０ａから電子走行層２２に向かって幅が狭くなるテーパー形状とされてもよいし、面２０ａから電子走行層２２まで一定幅の形状とされてもよい。
【0109】
【0110】
図１５に示す半導体装置１Ｂは、ＨＥＭＴの一例である。半導体装置１Ｂは、半導体積層構造２０が、その面２０ａ側に設けられたキャップ層２６を含む構成を有する。キャップ層２６の上面が、半導体積層構造２０の面２０ａとなる。半導体装置１Ｂは、このような構成を有する点で、上記第１実施形態で述べた半導体装置１と相違する。
【0111】
キャップ層２６には、窒化物半導体が用いられる。キャップ層２６には、例えば、ＧａＮ、ＡｌＮ等が用いられる。半導体装置１Ｂでは、キャップ層２６、電子供給層２４及びスペーサ層２３を貫通し電子走行層２２に達する凹部２５ａ及び凹部２５ｂに、それぞれ半導体層７０ａ及び半導体層７０ｂが設けられる。半導体装置１Ｂでは、半導体層７０ａとそれに隣接する面２０ａ（キャップ層２６の上面）の部位２０ａａとを覆うように、ソース電極３０が設けられる。半導体装置１Ｂでは、半導体層７０ｂとそれに隣接する面２０ａ（キャップ層２６の上面）の部位２０ａｂとを覆うように、ドレイン電極４０が設けられる。部位２０ａａ及び部位２０ａｂとは異なる部位２０ａｄに、パッシベーション膜の絶縁膜６０が設けられる。
【0112】
半導体積層構造２０が、このようなキャップ層２６を含むような場合にも、上記第１実施形態で述べた半導体装置１の例に従い、半導体層７０ａ及びソース電極３０、並びに、半導体層７０ｂ及びドレイン電極４０を設けることができる。これにより、半導体装置１について述べたのと同様の効果を得ることができる。
【0113】
この図１５に示すような構成によっても、優れた信頼性を有する高性能の半導体装置１Ｂが実現される。
尚、半導体装置１Ｂにおいて、半導体積層構造２０のスペーサ層２３は、省略することもできる。また、半導体装置１Ｂにおいて、半導体層７０ａ及び半導体層７０ｂは、半導体積層構造２０の面２０ａから電子走行層２２に向かって幅が狭くなるテーパー形状とされてもよいし、面２０ａから電子走行層２２まで一定幅の形状とされてもよい。また、半導体装置１Ｂにおいて、ソース電極３０側には、上記第２実施形態で述べた半導体装置１Ａの例に従い、半導体層７０ａの端部がソース電極３０で覆われないような構成が採用されてもよい。
尚、半導体装置１Ｂにおいて、半導体積層構造２０のスペーサ層２３は、省略することもできる。また、半導体装置１Ｂにおいて、半導体層７０ａ及び半導体層７０ｂは、半導体積層構造２０の面２０ａから電子走行層２２に向かって幅が狭くなるテーパー形状とされてもよいし、面２０ａから電子走行層２２まで一定幅の形状とされてもよい。また、半導体装置１Ｂにおいて、ソース電極３０側には、上記第２実施形態で述べた半導体装置１Ａの例に従い、半導体層７０ａの端部がソース電極３０で覆われないような構成が採用されてもよい。
【0114】
以上、第１から第３実施形態について説明した。
以上述べた半導体装置１、１Ａ、１Ｂ等は、各種電子装置に適用することができる。一例として、上記のような構成を有する半導体装置を、半導体パッケージ、力率改善回路、電源装置及び増幅器に適用する場合について、以下に説明する。
以上述べた半導体装置１、１Ａ、１Ｂ等は、各種電子装置に適用することができる。一例として、上記のような構成を有する半導体装置を、半導体パッケージ、力率改善回路、電源装置及び増幅器に適用する場合について、以下に説明する。
【0115】
［第４実施形態］
ここでは、上記のような構成を有する半導体装置の、半導体パッケージへの適用例を、第４実施形態として説明する。
ここでは、上記のような構成を有する半導体装置の、半導体パッケージへの適用例を、第４実施形態として説明する。
【0116】
図１６は第４実施形態に係る半導体パッケージの一例について説明する図である。図１６には、半導体パッケージの一例の要部平面図を模式的に示している。
図１６に示す半導体パッケージ２００は、ディスクリートパッケージの一例である。半導体パッケージ２００は、例えば、上記第１実施形態で述べたような半導体装置１（図４等）、半導体装置１が搭載されたリードフレーム２１０、及びそれらを封止する樹脂２２０を含む。
図１６に示す半導体パッケージ２００は、ディスクリートパッケージの一例である。半導体パッケージ２００は、例えば、上記第１実施形態で述べたような半導体装置１（図４等）、半導体装置１が搭載されたリードフレーム２１０、及びそれらを封止する樹脂２２０を含む。
【0117】
半導体装置１は、例えば、リードフレーム２１０のダイパッド２１０ａ上にダイアタッチ材等（図示せず）を用いて搭載される。半導体装置１には、上記ゲート電極５０と接続されたパッド５０ａ、ソース電極３０と接続されたパッド３０ａ、及びドレイン電極４０と接続されたパッド４０ａが設けられる。パッド５０ａ、パッド３０ａ及びパッド４０ａはそれぞれ、Ａｕ、Ａｌ等のワイヤ２３０を用いてリードフレーム２１０のゲートリード２１１、ソースリード２１２及びドレインリード２１３に接続される。ゲートリード２１１、ソースリード２１２及びドレインリード２１３の各一部が露出するように、リードフレーム２１０とそれに搭載された半導体装置１及びそれらを接続するワイヤ２３０が、樹脂２２０で封止される。
【0118】
半導体装置１の、ゲート電極５０と接続されたパッド５０ａ及びドレイン電極４０と接続されたパッド４０ａが設けられる面とは反対側の面に、ソース電極３０と接続された外部接続用電極が設けられてもよい。当該外部接続用電極を、ソースリード２１２に繋がるダイパッド２１０ａに、半田等の導電性接合材を用いて接続してもよい。
【0119】
例えば、上記第１実施形態で述べたような半導体装置１が用いられ、このような構成を有する半導体パッケージ２００が得られる。
上記のように、半導体装置１では、半導体積層構造２０に半導体層７０ｂが設けられ、半導体層７０ｂとそれに隣接する面２０ａの部位２０ａｂとを覆うようにドレイン電極４０が設けられる構成が採用される。これにより、半導体層７０ｂと絶縁膜６０とが接する界面の形成が回避され、当該界面の電子トラップ、それに起因した電子走行層２２の電子濃度の低下が抑えられる。更に、ドレイン電極４０から電子走行層２２に流れる電流の電流密度が緩和され、エレクトロマイグレーションが抑えられる。また、半導体装置１では、半導体積層構造２０に半導体層７０ａが設けられ、半導体層７０ａとそれに隣接する面２０ａの部位２０ａａとを覆うようにソース電極３０が設けられる構成が採用される。これにより、電子走行層２２からソース電極３０に流れる電流の電流密度が緩和され、エレクトロマイグレーションが抑えられる。上記のような構成が採用されることで、優れた信頼性を有する高性能の半導体装置１が実現される。このような半導体装置１が用いられ、高性能の半導体パッケージ２００が実現される。
上記のように、半導体装置１では、半導体積層構造２０に半導体層７０ｂが設けられ、半導体層７０ｂとそれに隣接する面２０ａの部位２０ａｂとを覆うようにドレイン電極４０が設けられる構成が採用される。これにより、半導体層７０ｂと絶縁膜６０とが接する界面の形成が回避され、当該界面の電子トラップ、それに起因した電子走行層２２の電子濃度の低下が抑えられる。更に、ドレイン電極４０から電子走行層２２に流れる電流の電流密度が緩和され、エレクトロマイグレーションが抑えられる。また、半導体装置１では、半導体積層構造２０に半導体層７０ａが設けられ、半導体層７０ａとそれに隣接する面２０ａの部位２０ａａとを覆うようにソース電極３０が設けられる構成が採用される。これにより、電子走行層２２からソース電極３０に流れる電流の電流密度が緩和され、エレクトロマイグレーションが抑えられる。上記のような構成が採用されることで、優れた信頼性を有する高性能の半導体装置１が実現される。このような半導体装置１が用いられ、高性能の半導体パッケージ２００が実現される。
【0120】
ここでは、半導体装置１を例にしたが、他の半導体装置１Ａ、１Ｂ等を用いて同様に半導体パッケージを得ることが可能である。
［第５実施形態］
ここでは、上記のような構成を有する半導体装置の、力率改善回路への適用例を、第５実施形態として説明する。
［第５実施形態］
ここでは、上記のような構成を有する半導体装置の、力率改善回路への適用例を、第５実施形態として説明する。
【0121】
図１７は第５実施形態に係る力率改善回路の一例について説明する図である。図１７には、力率改善回路の一例の等価回路図を示している。
図１７に示す力率改善（Power Factor Correction；ＰＦＣ）回路３００は、スイッチ素子３１０、ダイオード３２０、チョークコイル３３０、コンデンサ３４０、コンデンサ３５０、ダイオードブリッジ３６０及び交流電源３７０（ＡＣ）を含む。
図１７に示す力率改善（Power Factor Correction；ＰＦＣ）回路３００は、スイッチ素子３１０、ダイオード３２０、チョークコイル３３０、コンデンサ３４０、コンデンサ３５０、ダイオードブリッジ３６０及び交流電源３７０（ＡＣ）を含む。
【0122】
ＰＦＣ回路３００において、スイッチ素子３１０のドレイン電極と、ダイオード３２０のアノード端子及びチョークコイル３３０の一端子とが接続される。スイッチ素子３１０のソース電極と、コンデンサ３４０の一端子及びコンデンサ３５０の一端子とが接続される。コンデンサ３４０の他端子とチョークコイル３３０の他端子とが接続される。コンデンサ３５０の他端子とダイオード３２０のカソード端子とが接続される。また、スイッチ素子３１０のゲート電極には、ゲートドライバが接続される。コンデンサ３４０の両端子間には、ダイオードブリッジ３６０を介して交流電源３７０が接続され、コンデンサ３５０の両端子間から直流電源（ＤＣ）が取り出される。
【0123】
例えば、このような構成を有するＰＦＣ回路３００のスイッチ素子３１０に、上記半導体装置１、１Ａ、１Ｂ等が用いられる。
上記のように、半導体装置１、１Ａ、１Ｂ等では、半導体積層構造２０に半導体層７０ｂが設けられ、半導体層７０ｂとそれに隣接する面２０ａの部位２０ａｂとを覆うようにドレイン電極４０が設けられる構成が採用される。これにより、半導体層７０ｂと絶縁膜６０とが接する界面の形成が回避され、当該界面の電子トラップ、それに起因した電子走行層２２の電子濃度の低下が抑えられる。更に、ドレイン電極４０から電子走行層２２に流れる電流の電流密度が緩和され、エレクトロマイグレーションが抑えられる。また、例えば半導体装置１のように、半導体積層構造２０に半導体層７０ａが設けられ、半導体層７０ａとそれに隣接する面２０ａの部位２０ａａとを覆うようにソース電極３０が設けられる構成が採用されてよい。これにより、電子走行層２２からソース電極３０に流れる電流の電流密度が緩和され、エレクトロマイグレーションが抑えられる。上記のような構成が採用されることで、優れた信頼性を有する高性能の半導体装置１、１Ａ、１Ｂ等が実現される。このような半導体装置１、１Ａ、１Ｂ等が用いられ、高性能のＰＦＣ回路３００が実現される。
上記のように、半導体装置１、１Ａ、１Ｂ等では、半導体積層構造２０に半導体層７０ｂが設けられ、半導体層７０ｂとそれに隣接する面２０ａの部位２０ａｂとを覆うようにドレイン電極４０が設けられる構成が採用される。これにより、半導体層７０ｂと絶縁膜６０とが接する界面の形成が回避され、当該界面の電子トラップ、それに起因した電子走行層２２の電子濃度の低下が抑えられる。更に、ドレイン電極４０から電子走行層２２に流れる電流の電流密度が緩和され、エレクトロマイグレーションが抑えられる。また、例えば半導体装置１のように、半導体積層構造２０に半導体層７０ａが設けられ、半導体層７０ａとそれに隣接する面２０ａの部位２０ａａとを覆うようにソース電極３０が設けられる構成が採用されてよい。これにより、電子走行層２２からソース電極３０に流れる電流の電流密度が緩和され、エレクトロマイグレーションが抑えられる。上記のような構成が採用されることで、優れた信頼性を有する高性能の半導体装置１、１Ａ、１Ｂ等が実現される。このような半導体装置１、１Ａ、１Ｂ等が用いられ、高性能のＰＦＣ回路３００が実現される。
【0124】
［第６実施形態］
ここでは、上記のような構成を有する半導体装置の、電源装置への適用例を、第６実施形態として説明する。
ここでは、上記のような構成を有する半導体装置の、電源装置への適用例を、第６実施形態として説明する。
【0125】
図１８は第６実施形態に係る電源装置の一例について説明する図である。図１８には、電源装置の一例の等価回路図を示している。
図１８に示す電源装置４００は、一次側回路４１０及び二次側回路４２０、並びに一次側回路４１０と二次側回路４２０との間に設けられるトランス４３０を含む。
図１８に示す電源装置４００は、一次側回路４１０及び二次側回路４２０、並びに一次側回路４１０と二次側回路４２０との間に設けられるトランス４３０を含む。
【0126】
一次側回路４１０には、上記第５実施形態で述べたようなＰＦＣ回路３００、及びＰＦＣ回路３００のコンデンサ３５０の両端子間に接続されたインバータ回路、例えば、フルブリッジインバータ回路４４０が含まれる。フルブリッジインバータ回路４４０には、複数、ここでは一例として４つのスイッチ素子４４１、スイッチ素子４４２、スイッチ素子４４３及びスイッチ素子４４４が含まれる。
【0127】
二次側回路４２０には、複数、ここでは一例として３つのスイッチ素子４２１、スイッチ素子４２２及びスイッチ素子４２３が含まれる。
例えば、このような構成を有する電源装置４００の、一次側回路４１０に含まれるＰＦＣ回路３００のスイッチ素子３１０、及びフルブリッジインバータ回路４４０のスイッチ素子４４１－４４４に、上記半導体装置１、１Ａ、１Ｂ等が用いられる。例えば、電源装置４００の、二次側回路４２０のスイッチ素子４２１、４２２、４２３には、Ｓｉを用いた通常のＭＩＳ型電界効果トランジスタが用いられる。
例えば、このような構成を有する電源装置４００の、一次側回路４１０に含まれるＰＦＣ回路３００のスイッチ素子３１０、及びフルブリッジインバータ回路４４０のスイッチ素子４４１－４４４に、上記半導体装置１、１Ａ、１Ｂ等が用いられる。例えば、電源装置４００の、二次側回路４２０のスイッチ素子４２１、４２２、４２３には、Ｓｉを用いた通常のＭＩＳ型電界効果トランジスタが用いられる。
【0128】
上記のように、半導体装置１、１Ａ、１Ｂ等では、半導体積層構造２０に半導体層７０ｂが設けられ、半導体層７０ｂとそれに隣接する面２０ａの部位２０ａｂとを覆うようにドレイン電極４０が設けられる構成が採用される。これにより、半導体層７０ｂと絶縁膜６０とが接する界面の形成が回避され、当該界面の電子トラップ、それに起因した電子走行層２２の電子濃度の低下が抑えられる。更に、ドレイン電極４０から電子走行層２２に流れる電流の電流密度が緩和され、エレクトロマイグレーションが抑えられる。また、例えば半導体装置１のように、半導体積層構造２０に半導体層７０ａが設けられ、半導体層７０ａとそれに隣接する面２０ａの部位２０ａａとを覆うようにソース電極３０が設けられる構成が採用されてよい。これにより、電子走行層２２からソース電極３０に流れる電流の電流密度が緩和され、エレクトロマイグレーションが抑えられる。上記のような構成が採用されることで、優れた信頼性を有する高性能の半導体装置１、１Ａ、１Ｂ等が実現される。このような半導体装置１、１Ａ、１Ｂ等が用いられ、高性能の電源装置４００が実現される。
【0129】
［第７実施形態］
ここでは、上記のような構成を有する半導体装置の、増幅器への適用例を、第７実施形態として説明する。
ここでは、上記のような構成を有する半導体装置の、増幅器への適用例を、第７実施形態として説明する。
【0130】
図１９は第７実施形態に係る増幅器の一例について説明する図である。図１９には、増幅器の一例の等価回路図を示している。
図１９に示す増幅器５００は、デジタルプレディストーション回路５１０、ミキサー５２０、ミキサー５３０及びパワーアンプ５４０を含む。
図１９に示す増幅器５００は、デジタルプレディストーション回路５１０、ミキサー５２０、ミキサー５３０及びパワーアンプ５４０を含む。
【0131】
デジタルプレディストーション回路５１０は、入力信号の非線形歪みを補償する。ミキサー５２０は、非線形歪みが補償された入力信号ＳＩと交流信号とをミキシングする。パワーアンプ５４０は、入力信号ＳＩが交流信号とミキシングされた信号を増幅する。増幅器５００では、例えば、スイッチの切り替えにより、出力信号ＳＯをミキサー５３０で交流信号とミキシングしてデジタルプレディストーション回路５１０に送出することができる。増幅器５００は、高周波増幅器、高出力増幅器として使用することができる。
【0132】
このような構成を有する増幅器５００のパワーアンプ５４０に、上記半導体装置１、１Ａ、１Ｂ等が用いられる。
上記のように、半導体装置１、１Ａ、１Ｂ等では、半導体積層構造２０に半導体層７０ｂが設けられ、半導体層７０ｂとそれに隣接する面２０ａの部位２０ａｂとを覆うようにドレイン電極４０が設けられる構成が採用される。これにより、半導体層７０ｂと絶縁膜６０とが接する界面の形成が回避され、当該界面の電子トラップ、それに起因した電子走行層２２の電子濃度の低下が抑えられる。更に、ドレイン電極４０から電子走行層２２に流れる電流の電流密度が緩和され、エレクトロマイグレーションが抑えられる。また、例えば半導体装置１のように、半導体積層構造２０に半導体層７０ａが設けられ、半導体層７０ａとそれに隣接する面２０ａの部位２０ａａとを覆うようにソース電極３０が設けられる構成が採用されてよい。これにより、電子走行層２２からソース電極３０に流れる電流の電流密度が緩和され、エレクトロマイグレーションが抑えられる。上記のような構成が採用されることで、優れた信頼性を有する高性能の半導体装置１、１Ａ、１Ｂ等が実現される。このような半導体装置１、１Ａ、１Ｂ等が用いられ、高性能の増幅器５００が実現される。
上記のように、半導体装置１、１Ａ、１Ｂ等では、半導体積層構造２０に半導体層７０ｂが設けられ、半導体層７０ｂとそれに隣接する面２０ａの部位２０ａｂとを覆うようにドレイン電極４０が設けられる構成が採用される。これにより、半導体層７０ｂと絶縁膜６０とが接する界面の形成が回避され、当該界面の電子トラップ、それに起因した電子走行層２２の電子濃度の低下が抑えられる。更に、ドレイン電極４０から電子走行層２２に流れる電流の電流密度が緩和され、エレクトロマイグレーションが抑えられる。また、例えば半導体装置１のように、半導体積層構造２０に半導体層７０ａが設けられ、半導体層７０ａとそれに隣接する面２０ａの部位２０ａａとを覆うようにソース電極３０が設けられる構成が採用されてよい。これにより、電子走行層２２からソース電極３０に流れる電流の電流密度が緩和され、エレクトロマイグレーションが抑えられる。上記のような構成が採用されることで、優れた信頼性を有する高性能の半導体装置１、１Ａ、１Ｂ等が実現される。このような半導体装置１、１Ａ、１Ｂ等が用いられ、高性能の増幅器５００が実現される。
【0133】
上記半導体装置１、１Ａ、１Ｂ等を適用した各種電子装置（上記第４から第７実施形態で述べた半導体パッケージ２００、ＰＦＣ回路３００、電源装置４００及び増幅器５００等）は、各種電子機器又は電子装置に搭載することができる。例えば、コンピュータ（パーソナルコンピュータ、スーパーコンピュータ、サーバ等）、スマートフォン、携帯電話、タブレット端末、センサ、カメラ、オーディオ機器、測定装置、検査装置、製造装置、送信器、受信器、レーダー装置といった、各種電子機器又は電子装置に搭載することが可能である。
【0134】
以上説明した実施の形態に関し、更に以下の付記を開示する。
（付記１） 電子走行層と電子供給層とを含む半導体積層構造と、
前記半導体積層構造に設けられ、前記半導体積層構造の前記電子供給層側の第１面から前記電子走行層に達し、ｎ型不純物を含有する第１半導体層と、
前記第１半導体層と接続され、前記第１半導体層を覆い、前記半導体積層構造の前記第１面の、前記第１半導体層に隣接する第１部位と接する第１電極と、
を含む、半導体装置。
（付記１） 電子走行層と電子供給層とを含む半導体積層構造と、
前記半導体積層構造に設けられ、前記半導体積層構造の前記電子供給層側の第１面から前記電子走行層に達し、ｎ型不純物を含有する第１半導体層と、
前記第１半導体層と接続され、前記第１半導体層を覆い、前記半導体積層構造の前記第１面の、前記第１半導体層に隣接する第１部位と接する第１電極と、
を含む、半導体装置。
【0135】
（付記２) 前記第１電極は、前記第１部位を覆う、付記１に記載の半導体装置。
（付記３） 前記半導体積層構造の前記第１面に設けられ、前記第１面の、前記第１電極で覆われる前記第１部位とは異なる第２部位を覆う絶縁膜を更に含む、付記１又は２に記載の半導体装置。
（付記３） 前記半導体積層構造の前記第１面に設けられ、前記第１面の、前記第１電極で覆われる前記第１部位とは異なる第２部位を覆う絶縁膜を更に含む、付記１又は２に記載の半導体装置。
【0136】
（付記４） 前記絶縁膜は、前記半導体積層構造の前記第１面における前記第２部位と、前記第１部位を覆う前記第１電極とに接する、付記３に記載の半導体装置。
（付記５） 前記第１半導体層は、前記第１面と平行な方向の幅が、前記第１面から前記電子走行層に向かって狭くなる、テーパー形状を有する、付記１又は２に記載の半導体装置。
（付記５） 前記第１半導体層は、前記第１面と平行な方向の幅が、前記第１面から前記電子走行層に向かって狭くなる、テーパー形状を有する、付記１又は２に記載の半導体装置。
【0137】
（付記６） 前記第１半導体層は、前記半導体積層構造の前記第１面における、前記第１電極で覆われる前記第１部位の、前記第１電極の端よりも内側の一部を覆う、付記２に記載の半導体装置。
【0138】
（付記７） 前記電子走行層は、ガリウムを含有する第１窒化物半導体を含み、
前記電子供給層は、インジウムと、アルミニウム及びガリウムのうちの少なくとも一方とを含有する第２窒化物半導体を含み、
前記第１半導体層は、ガリウムを含有する第３窒化物半導体を含む、付記１又は２に記載の半導体装置。
前記電子供給層は、インジウムと、アルミニウム及びガリウムのうちの少なくとも一方とを含有する第２窒化物半導体を含み、
前記第１半導体層は、ガリウムを含有する第３窒化物半導体を含む、付記１又は２に記載の半導体装置。
【0139】
（付記８） 前記半導体積層構造は、前記第１面側にキャップ層を更に含む、付記１又は２に記載の半導体装置。
（付記９） 前記半導体積層構造に、前記第１半導体層から分離されて設けられ、前記第１面から前記電子走行層に達し、ｎ型不純物を含有する第２半導体層と、
前記第１電極から分離されて設けられ、前記第２半導体層と接続される第２電極と、
を更に含む、付記１又は２に記載の半導体装置。
（付記９） 前記半導体積層構造に、前記第１半導体層から分離されて設けられ、前記第１面から前記電子走行層に達し、ｎ型不純物を含有する第２半導体層と、
前記第１電極から分離されて設けられ、前記第２半導体層と接続される第２電極と、
を更に含む、付記１又は２に記載の半導体装置。
【0140】
（付記１０） 前記半導体積層構造の前記第１面における前記第１部位は、前記第１半導体層の、前記第２半導体層側に隣接する、付記９に記載の半導体装置。
（付記１１） 前記第２電極は、前記第２半導体層と、前記半導体積層構造の前記第１面の、前記第２半導体層に隣接する第３部位とを覆う、付記９に記載の半導体装置。
（付記１１） 前記第２電極は、前記第２半導体層と、前記半導体積層構造の前記第１面の、前記第２半導体層に隣接する第３部位とを覆う、付記９に記載の半導体装置。
【0141】
（付記１２） 前記半導体積層構造の前記第１面における前記第３部位は、前記第２半導体層の、前記第１半導体層側に隣接する、付記１１に記載の半導体装置。
（付記１３） 前記第１電極と前記第２電極との間に、前記第１電極及び前記第２電極から分離されて設けられる第３電極を更に含む、付記９に記載の半導体装置。
（付記１３） 前記第１電極と前記第２電極との間に、前記第１電極及び前記第２電極から分離されて設けられる第３電極を更に含む、付記９に記載の半導体装置。
【0142】
（付記１４） 電子走行層と電子供給層とを含む半導体積層構造を形成する工程と、
前記半導体積層構造に、前記半導体積層構造の前記電子供給層側の第１面から前記電子走行層に達し、ｎ型不純物を含有する第１半導体層を形成する工程と、
前記第１半導体層と接続され、前記第１半導体層を覆い、前記半導体積層構造の前記第１面の、前記第１半導体層に隣接する第１部位と接する第１電極を形成する工程と、
を含む、半導体装置の製造方法。
前記半導体積層構造に、前記半導体積層構造の前記電子供給層側の第１面から前記電子走行層に達し、ｎ型不純物を含有する第１半導体層を形成する工程と、
前記第１半導体層と接続され、前記第１半導体層を覆い、前記半導体積層構造の前記第１面の、前記第１半導体層に隣接する第１部位と接する第１電極を形成する工程と、
を含む、半導体装置の製造方法。
【0143】
（付記１５） 電子走行層と電子供給層とを含む半導体積層構造と、
前記半導体積層構造に設けられ、前記半導体積層構造の前記電子供給層側の第１面から前記電子走行層に達し、ｎ型不純物を含有する第１半導体層と、
前記第１半導体層と接続され、前記第１半導体層を覆い、前記半導体積層構造の前記第１面の、前記第１半導体層に隣接する第１部位と接する第１電極と、
を含む半導体装置を備える、電子装置。
前記半導体積層構造に設けられ、前記半導体積層構造の前記電子供給層側の第１面から前記電子走行層に達し、ｎ型不純物を含有する第１半導体層と、
前記第１半導体層と接続され、前記第１半導体層を覆い、前記半導体積層構造の前記第１面の、前記第１半導体層に隣接する第１部位と接する第１電極と、
を含む半導体装置を備える、電子装置。
【符号の説明】
【0144】
１、１Ａ、１Ｂ、１００Ａ、１００Ｂ 半導体装置
１０、１１０ 基板
２０、１２０ 半導体積層構造
２０ａ、１２０ａ 面
２０ａａ、２０ａｂ、２０ａｃ、２０ａｄ 部位
２１、１２１ バッファ層
２２、１２２ 電子走行層
２３、１２３ スペーサ層
２４、１２４ 電子供給層
２５ａ、２５ｂ、１２５ａ、１２５ｂ 凹部
２６ キャップ層
３０、１３０ ソース電極
３０ａ、４０ａ、５０ａ パッド
４０、１４０ ドレイン電極
４１ 端
５０、１５０ ゲート電極
６０、１６０ 絶縁膜
６１ 開口部
７０ａ、７０ｂ、１７０ａ、１７０ｂ 半導体層
７１、７２、１７１ 端部
８０、１８０ ２ＤＥＧ領域
９０、１９０ 電流
１９１ 電子
２００ 半導体パッケージ
２１０ リードフレーム
２１０ａ ダイパッド
２１１ ゲートリード
２１２ ソースリード
２１３ ドレインリード
２２０ 樹脂
２３０ ワイヤ
３００ ＰＦＣ回路
３１０、４２１、４２２、４２３、４４１、４４２、４４３、４４４ スイッチ素子
３２０ ダイオード
３３０ チョークコイル
３４０、３５０ コンデンサ
３６０ ダイオードブリッジ
３７０ 交流電源
４００ 電源装置
４１０ 一次側回路
４２０ 二次側回路
４３０ トランス
４４０ フルブリッジインバータ回路
５００ 増幅器
５１０ デジタルプレディストーション回路
５２０、５３０ ミキサー
５４０ パワーアンプ
ａ１、ｂ１、ｃ１、ｄ１、ｅ１ 位置
ＡＲ０ 領域
Ｗ１ 幅
１０、１１０ 基板
２０、１２０ 半導体積層構造
２０ａ、１２０ａ 面
２０ａａ、２０ａｂ、２０ａｃ、２０ａｄ 部位
２１、１２１ バッファ層
２２、１２２ 電子走行層
２３、１２３ スペーサ層
２４、１２４ 電子供給層
２５ａ、２５ｂ、１２５ａ、１２５ｂ 凹部
２６ キャップ層
３０、１３０ ソース電極
３０ａ、４０ａ、５０ａ パッド
４０、１４０ ドレイン電極
４１ 端
５０、１５０ ゲート電極
６０、１６０ 絶縁膜
６１ 開口部
７０ａ、７０ｂ、１７０ａ、１７０ｂ 半導体層
７１、７２、１７１ 端部
８０、１８０ ２ＤＥＧ領域
９０、１９０ 電流
１９１ 電子
２００ 半導体パッケージ
２１０ リードフレーム
２１０ａ ダイパッド
２１１ ゲートリード
２１２ ソースリード
２１３ ドレインリード
２２０ 樹脂
２３０ ワイヤ
３００ ＰＦＣ回路
３１０、４２１、４２２、４２３、４４１、４４２、４４３、４４４ スイッチ素子
３２０ ダイオード
３３０ チョークコイル
３４０、３５０ コンデンサ
３６０ ダイオードブリッジ
３７０ 交流電源
４００ 電源装置
４１０ 一次側回路
４２０ 二次側回路
４３０ トランス
４４０ フルブリッジインバータ回路
５００ 増幅器
５１０ デジタルプレディストーション回路
５２０、５３０ ミキサー
５４０ パワーアンプ
ａ１、ｂ１、ｃ１、ｄ１、ｅ１ 位置
ＡＲ０ 領域
Ｗ１ 幅
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】