特開 2024-174650 信号増幅回路およびこれを備えたセンサ信号処理装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024174650

(43)【公開日】2024-12-17

(54)【発明の名称】信号増幅回路およびこれを備えたセンサ信号処理装置

(51)【国際特許分類】

   H03F 3/34 20060101AFI20241210BHJP

   H03F 3/45 20060101ALI20241210BHJP

【ＦＩ】

H03F3/34 220

H03F3/34 210

H03F3/45

【審査請求】未請求

【請求項の数】10

【出願形態】ＯＬ

(21)【出願番号】P 2023092584

(22)【出願日】2023-06-05

(71)【出願人】

【識別番号】000116024

【氏名又は名称】ローム株式会社

(74)【代理人】

【識別番号】110001933

【氏名又は名称】弁理士法人 佐野特許事務所

(72)【発明者】

【氏名】大田 明宏

【テーマコード（参考）】

5J500

【Ｆターム（参考）】

5J500AA01

5J500AA11

5J500AA51

5J500AC13

5J500AF15

5J500AF18

5J500AH10

5J500AH25

5J500AH29

5J500AH39

5J500AK02

5J500AK05

5J500AK17

5J500AK18

5J500AK33

5J500AK34

5J500AK47

5J500AM13

5J500AM21

5J500AS15

5J500AT01

5J500AT02

5J500AT06

(57)【要約】

【課題】オートゼロ方式のアンプの入力オフセット電圧の補正に関して、さらなる検討の余地があった。
【解決手段】信号増幅回路（Ｘ）は、第１アンプ（１）と、補正回路（２ｘ）と、を備えるオートゼロ方式の信号増幅回路である。第１アンプ（１）は、入力信号（Ｖｉｎ）を増幅するように構成されている。補正回路（２ｘ）は、第１アンプ（１）の第１入力オフセット電圧（Ｖｏｆｓ１）を補正するように構成されている。信号増幅回路（Ｘ）は、第１アンプ（１）の出力信号（Ｖｏｕｔ）の飽和状態を検出して、第１アンプ（１）の第１入力オフセット電圧（Ｖｏｆｓ１）の補正動作を停止するように補正回路（２ｘ）を制御するように構成された補正制御回路（５）を備える。
【選択図】図５

【特許請求の範囲】

【請求項1】

入力信号を増幅するように構成された第１アンプと、
前記第１アンプの第１入力オフセット電圧を補正するように構成された補正回路と、
を備えるオートゼロ方式の信号増幅回路であって、
前記第１アンプの出力信号の飽和状態を検出して、前記第１アンプの前記第１入力オフセット電圧の補正動作を停止するように前記補正回路を制御するように構成された補正制御回路と、
を備える信号増幅回路。

【請求項2】

前記第１アンプは、
前記入力信号を受けて第１内部信号を生成する入力段と、
前記第１内部信号を受けて第２内部信号を生成するように構成された利得段と、
前記第２内部信号を受けて前記出力信号を生成するように構成された出力段と、
を含み、
前記補正制御回路は、前記第２内部信号に基づいて前記出力信号の飽和状態を検出する請求項１に記載の信号増幅回路。

【請求項3】

前記補正制御回路は、
電源基準の前記第２内部信号を受けてグランド基準の第３内部信号を生成するように構成されたレベルシフタと、
前記第３内部信号に基づいて前記出力信号の飽和状態を検出するように構成された飽和状態検出回路と、
を含む請求項２に記載の信号増幅回路。

【請求項4】

前記レベルシフタは、
電圧信号である前記第２内部信号を受けて所定の電流信号を生成するように構成された電圧電流変換回路と、
前記電圧電流変換回路の出力端と接地端との間に接続された抵抗と、
を含み、
前記第３内部信号は、前記電流信号によって前記抵抗の両端間に発生する電圧に応じた信号である請求項３に記載の信号増幅回路。

【請求項5】

前記補正回路は、
第１キャパシタおよび第２キャパシタと、
差動入力信号を受けて、前記第１キャパシタおよび前記第２キャパシタを充放電するように構成された第２アンプと、
前記第１キャパシタおよび前記第２キャパシタの充放電状態を切り換えるように構成されたスイッチ回路と、
を含み、
前記スイッチ回路は、
前記第２アンプの差動入力端を短絡した状態で前記第２アンプの出力により前記第１キャパシタを充放電する第１状態と、
前記第２アンプに前記入力信号を入力した状態で前記第２アンプの出力により前記第２キャパシタを充放電する第２状態と、
を含み、
前記第１アンプは、前記第２キャパシタの充電電圧に応じて前記第１入力オフセット電圧を補正する機能を備え、
前記第２アンプは、前記第１キャパシタの充電電圧に応じて前記第２アンプの第２入力オフセット電圧を補正する機能を備える、請求項１に記載の信号増幅回路。

【請求項6】

前記補正制御回路は、前記出力信号の飽和状態を検出すると、前記第２キャパシタを放電するように前記スイッチ回路を制御する請求項５に記載の信号増幅回路。

【請求項7】

前記補正制御回路は、前記出力信号の飽和状態を検出すると、前記差動入力端を短絡した状態で前記第２アンプの出力により前記第１キャパシタを充放電しつつ、前記第２キャパシタを放電するように前記スイッチ回路を制御する請求項６に記載の信号増幅回路。

【請求項8】

前記スイッチ回路は、前記補正制御回路が前記出力信号の飽和状態を検出していない状態で、前記補正回路の状態を、前記第１状態と前記第２状態とに交互に繰り返し切り替える請求項５から７のいずれかに記載の信号増幅回路。

【請求項9】

前記入力信号は、監視対象電流に応じた電流検出信号である、請求項１から７のいずれかに記載の信号増幅回路。

【請求項10】

前記入力信号を生成するセンサと、
請求項１から７のいずれかに記載の信号増幅回路と、
を含むセンサ信号処理装置。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、信号増幅回路およびこれを備えたセンサ信号処理装置に関する。

【背景技術】

【0002】

従来、信号増幅回路として、オートゼロ方式を採用するものがある。このような信号増幅回路は、メインアンプと、補正用アンプと、複数のコンデンサとを含んで構成されている。

【0003】

オートゼロ方式の信号増幅回路は、補正用アンプと各コンデンサの信号経路を切り替えて各コンデンサを充放電し、各コンデンサの充電電圧によって各アンプの入力オフセット電圧を補正するように構成されている。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開２０２３－００６６３７号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

このようなオートゼロ方式のアンプは、入力オフセット電圧の補正に関して、さらなる検討の余地があった。

【課題を解決するための手段】

【0006】

本明細書中に開示されている信号増幅回路は、第１アンプと、補正回路と、を備えるオートゼロ方式の信号増幅回路である。第１アンプは、入力信号を増幅するように構成されている。補正回路は、第１アンプの第１入力オフセット電圧を補正するように構成されている。信号増幅回路は、第１アンプの出力信号の飽和状態を検出して、第１アンプの第１入力オフセット電圧の補正動作を停止するように補正回路を制御するように構成された補正制御回路を備える。

【0007】

本明細書中に開示されているセンサ信号処理装置は、入力信号を生成するセンサと、上記構成の信号増幅回路と、を含む。

【発明の効果】

【0008】

本明細書中に開示されている信号増幅回路によれば、入力オフセット電圧の補正に関して、より好適なものになる。

【0009】

また、本明細書中に開示されているセンサ信号処理装置によれば、入力オフセット電圧の補正に関して、より好適なセンサ信号処理装置を提供できる。

【図面の簡単な説明】

【0010】

【図1】図１は、第１状態の比較例の信号増幅回路を示すブロック図である。

【図2】図２は、第２状態の比較例の信号増幅回路を示すブロック図である。

【図3】図３は、帰還制御によって差動入力信号に応じて出力信号が変化することを示したグラフである。

【図4】図４は、差動入力信号と、出力信号と、各スイッチの両端間に生じる電圧と、第２キャパシタの充電電圧を示すタイミングチャートである。

【図5】図５は、本開示の信号増幅回路を示すブロック図である。

【図6】図６は、第１アンプの内部の構成を示したブロック図である。

【図7】図７は、差動入力信号と、出力信号と、ハイサイド信号の電圧レベルと、各スイッチの両端間に生じる電圧と、第２キャパシタの充電電圧を示すタイミングチャートである。

【図8】図８は、第２実施形態に係る信号増幅回路の補正制御回路を示すブロック図である。

【図9】図９は、センサモジュールを示すブロック図である。

【図10】図１０は、電流検出アンプの構成を示すブロック図である。

【発明を実施するための形態】

【0011】

＜比較例の信号増幅回路Ｙ＞
初めに、信号増幅回路Ｙについて、本開示の信号増幅回路Ｘとの比較例（＝後出の本開示の実施形態と対比される構成）として図１から図３を用いて説明する。図１は、第１状態の比較例の信号増幅回路Ｙを示すブロック図である。図２は、第２状態の比較例の信号増幅回路Ｙを示すブロック図である。

【0012】

信号増幅回路Ｙは、複数の要素を集積化した集積回路（ＩＣ[Integrated Circuit]）である。図１、図２に示すように、信号増幅回路Ｙは、外部との電気的な接続を確立するための手段として、複数の外部端子（本図に即して述べると、例えば、入力端ＩＮＰ、ＩＮＭ、出力端ＯＵＴ）を有する。

【0013】

信号増幅回路Ｙは、入力端ＩＮＰ、ＩＮＭに供給される差動入力信号Ｖｉｎ（＝入力信号Ｖｉｎｐ、Ｖｉｎｍの差電圧）を反転増幅して出力端ＯＵＴから出力信号Ｖｏｕｔを出力する。

【0014】

信号増幅回路Ｙには、抵抗２０～２３が外付けされている。入力信号Ｖｉｎｐは、抵抗２０を介して入力端ＩＮＰに入力される。入力信号Ｖｉｎｍは、抵抗２１を介して入力端ＩＮＭに入力される。出力端ＯＵＴと入力端ＩＮＭが抵抗２２を介して短絡して、出力信号Ｖｏｕｔに応じた帰還経路を形成している。入力端ＩＮＰには、バイアス電圧として、抵抗２３を介した参照電圧Ｖｒｅｆが入力される。信号増幅回路Ｙについて、詳細には次の通りである。

【0015】

信号増幅回路Ｙは、第１アンプ１と、補正回路２ｙと、を備える。

【0016】

第１アンプ１は、差動入力信号Ｖｉｎを増幅して出力信号Ｖｏｕｔを生成するように構成されたオペアンプである。入力端ＩＮＰが第１アンプ１の非反転入力端（＋）に接続され、入力端ＩＮＭが第１アンプ１の反転入力端（－）に接続されている。第１アンプ１の出力は、出力端ＯＵＴに入力される。

【0017】

第１アンプ１には、入力オフセット電圧が生じている。第１アンプ１の入力オフセット電圧を、第１入力オフセット電圧Ｖｏｆｓ１とする。

【0018】

第１アンプ１は、オフセット調整端子ＰＴ１を有する。第１アンプ１は、オフセット調整端子ＰＴ１に入力される電圧に基づいて、第１入力オフセット電圧Ｖｏｆｓ１を補正する機能を有している。

【0019】

補正回路２ｙは、第１入力オフセット電圧Ｖｏｆｓ１を補正するように構成されている。より詳細には、補正回路２ｙは、第１アンプ１が第１入力オフセット電圧Ｖｏｆｓ１を補正するために必要な電圧を生成して、オフセット調整端子ＰＴ１に入力するように構成されている。具体的には、次の通りである。

【0020】

補正回路２ｙは、第２アンプ３と、第１キャパシタＣ１と、第２キャパシタＣ２と、スイッチ回路４ｙと、スイッチコントローラー１５ｙと、を含んで構成されている。

【0021】

第２アンプ３は、差動入力信号を受けて第１キャパシタＣ１および第２キャパシタＣ２を充放電するように構成されたオペアンプである。第２アンプ３は、オフセット調整端子ＰＴ２を有する。第２アンプ３は、オフセット調整端子ＰＴ２に入力される電圧に応じて自身の入力オフセット電圧を補正する機能を有している。ここでは、第２アンプ３の入力オフセット電圧を第２入力オフセット電圧Ｖｏｆｓ２とし、図１においても第２入力オフセット電圧Ｖｏｆｓ２として模式的に示している。

【0022】

スイッチ回路４ｙは、スイッチ４０～４３を含んでいる。スイッチ回路４ｙは、後述する第１状態と第２状態とに切り替え可能に構成されている。スイッチ４０、４２は、後述するスイッチ制御信号ＳＷ１によってオン／オフを制御される。スイッチ４１、４３は、後述するスイッチ制御信号ＳＷ２によってオン／オフを制御される。

【0023】

第２アンプ３の非反転入力端（＋）は、スイッチ４１を介して入力端ＩＮＰに接続されている。第２アンプ３の反転入力端（－）は、入力端ＩＮＭに接続されている。スイッチ４０は、第２アンプ３の非反転入力端（＋）と、第２アンプ３の反転入力端（－）との間に接続されている。第２アンプ３の出力端は、スイッチ４２を介して第１キャパシタＣ１と、スイッチ４３を介して第２キャパシタＣ２と、に、並列に接続されている。

【0024】

第１キャパシタＣ１の第１端は、オフセット調整端子ＰＴ２に接続されている。第１キャパシタＣ１の第２端は、接地端に接続されている。第２キャパシタＣ２の第１端は、オフセット調整端子ＰＴ１に接続されている。第２キャパシタＣ２の第２端は、接地端に接続されている。

【0025】

ここで、上述した第１状態とは、スイッチ４０、４２がオン、スイッチ４１、４３がオフした状態（図１の状態）である。すなわち、第２アンプ３の非反転入力端（＋）と反転入力端（－）とが短絡し、第２アンプ３の出力が第１キャパシタＣ１に入力される状態である。

【0026】

また、上述した第２状態とは、スイッチ４０、４２がオフ、スイッチ４１、４３がオンした状態（図２の状態）である。第２状態では、第２アンプ３の非反転入力端（＋）に入力信号Ｖｉｎｐが入力され、反転入力端（－）に入力信号Ｖｉｎｍが入力される。換言すると、第２状態での第２アンプ３の差動入力信号は、入力信号Ｖｉｎｐと入力信号Ｖｉｎｐとの差電圧、即ち第１入力オフセット電圧Ｖｏｆｓ１となる。また、第２アンプ３の出力は、第２キャパシタＣ２およびオフセット調整端子ＰＴ１に入力される。

【0027】

スイッチコントローラー１５ｙは、不図示のクロック信号を受けて、スイッチ回路４ｙを第１状態と第２状態とに切り替える。具体的には、スイッチコントローラー１５ｙは、スイッチ制御信号ＳＷ１、ＳＷ２を生成し、スイッチ回路４ｙに入力する。スイッチ制御信号ＳＷ１は、スイッチ４０、４２の両方をオン／オフする信号である。スイッチ制御信号ＳＷ２は、スイッチ４１、４３の両方をオン／オフする信号である。スイッチコントローラー１５ｙは、クロック信号がハイレベルのとき、スイッチ回路４ｙが第１状態になるようスイッチ４０～４３のオン／オフを制御する。反対に、スイッチコントローラー１５ｙは、クロック信号がローレベルのとき、第２状態になるようにスイッチ４０～４３のオン／オフを制御する。

【0028】

上述した通り、第１状態では、第２アンプ３の非反転入力端（＋）と反転入力端（－）とが短絡している。このため、第２アンプ３の差動入力信号は、第２入力オフセット電圧Ｖｏｆｓ２となる。これにより、第２アンプ３は、第２入力オフセット電圧Ｖｏｆｓ２に応じた出力よって第１キャパシタＣ１を充放電する。このときの第１キャパシタＣ１の充電電圧がオフセット調整端子ＰＴ２に入力されることで、第２アンプ３は第２入力オフセット電圧Ｖｏｆｓ２をゼロに近づけるように補正する。第２状態を経た後であれば、第１状態においても、第１アンプ１は第２キャパシタＣ２の充電電圧に応じて第１入力オフセット電圧Ｖｏｆｓ１をゼロに近づけるように補正する。

【0029】

第２状態においても、第１キャパシタＣ１の充電電圧がオフセット調整端子ＰＴ２に入力される。これにより、第２アンプ３は、第２入力オフセット電圧Ｖｏｆｓ２を略ゼロに補正した状態を維持している。このため、第２アンプ３は、第１入力オフセット電圧Ｖｏｆｓ１に応じた出力によって、第２キャパシタＣ２を充放電する。このときの第２キャパシタＣ２の充電電圧がオフセット調整端子ＰＴ１に入力されることで、第１アンプ１は、第１入力オフセット電圧Ｖｏｆｓ１をゼロに近づけるように補正する。

【0030】

このようにスイッチ回路４ｙを第１状態と第２状態とを交互に切り替えて第１アンプ１および第２アンプ３の電流経路を切り換えつつ第１キャパシタＣ１および第２キャパシタＣ２を充放電することで、第１入力オフセット電圧Ｖｏｆｓ１を略ゼロに補正することができる。この、スイッチ回路４ｙを第１状態と第２状態とを切り換えて第１入力オフセット電圧Ｖｏｆｓ１を略ゼロに補正する動作を、以下「オートゼロ動作（補正動作）」とも称する。

【0031】

＜出力飽和状態に関する考察＞
図３は、帰還制御によって差動入力信号Ｖｉｎに応じて出力信号Ｖｏｕｔが変化することを示したグラフである。図３に示すように、差動入力信号Ｖｉｎの電圧レベルが所定の範囲ｒ１内のとき、出力信号Ｖｏｕｔは差動入力信号Ｖｉｎに追従するようにリニアに変化する。差動入力信号Ｖｉｎがゼロのとき、出力信号Ｖｏｕｔが参照電圧Ｖｒｅｆと一致する。

【0032】

差動入力信号Ｖｉｎの電圧値が所定の範囲ｒ１内のとき、出力信号Ｖｏｕｔから入力信号Ｖｉｎｍへ適切に帰還制御される。差動入力信号Ｖｉｎの電圧値が範囲ｒ１内のとき、上述した第１入力オフセット電圧Ｖｏｆｓ１および第２入力オフセット電圧Ｖｏｆｓ２の補正動作も正常になされる。

【0033】

一方、過大な電圧値の差動入力信号Ｖｉｎが信号増幅回路Ｙに入力された場合（差動入力信号Ｖｉｎの電圧レベルが図３に示す範囲ｒ１の外側の範囲ｒ２にある場合）、出力信号Ｖｏｕｔが飽和状態となる。飽和状態とは、差動入力信号Ｖｉｎが変化したとしても出力信号Ｖｏｕｔが変化せずに一定の値となっている状態である。出力信号Ｖｏｕｔが飽和状態になると、帰還制御が適切に成立しなくなる。すなわち、出力信号Ｖｏｕｔがバイアス点（＝参照電圧Ｖｒｅｆ）から乖離してしまい、第１入力オフセット電圧Ｖｏｆｓ１が適切に補正されない状態となる。このため、信号増幅回路Ｙは、出力信号Ｖｏｕｔを正常状態に復帰させるのに時間を要するものとなってしまう。

【0034】

図４は、差動入力信号Ｖｉｎと、出力信号Ｖｏｕｔと、スイッチ制御信号ＳＷ１及びＳＷ２と、第２キャパシタＣ２の充電電圧を示すタイミングチャートである。図４に示すように、差動入力信号Ｖｉｎの電圧レベルは、例えば、第１電圧レベルＶ１と第２電圧レベルＶ２とに交互に切り替わり得る。なお、第１電圧レベルＶ１は、先出の図３に示される範囲ｒ１に属する。一方、第２電圧レベルＶ２は、先出の図３に示される範囲ｒ２（ただしＶｉｎｐ＞Ｖｉｎｍ）に属する。図４では、差動入力信号Ｖｉｎの電圧レベルが第２電圧レベルＶ２の期間（時刻ｔ０～ｔ１、および時刻ｔ４～ｔ５の期間）で、差動入力信号Ｖｉｎが正方向に過大な状態となっている。

【0035】

上述した通り、差動入力信号Ｖｉｎが過大な状態では、出力信号Ｖｏｕｔが飽和状態となっており、帰還制御も適切に成立していない。このため、時刻ｔ１が到来して差動入力信号Ｖｉｎが第１電圧レベルＶ１に立下がった後、時刻ｔ２が到来するまで出力信号Ｖｏｕｔは変化せず一定（＝ハイレベルに張り付いた状態）となっている。さらに、時刻ｔ２が到来すると、出力信号Ｖｏｕｔは低下に転じているが、本来のバイアス点よりも低い電圧値までアンダーシュートしてしまっている。このため、時刻ｔ３において出力信号Ｖｏｕｔがバイアス点で比較的安定化するまで、所定の時間（時刻ｔ１から時刻ｔ３までの時間）を要する。すなわち、出力信号Ｖｏｕｔが飽和状態から正常状態に復帰するまで、比較的長い時間を要するものとなってしまう。なお、本図では、差動入力信号Ｖｉｎが正方向に過大な状態となる例が描写されているが、差動入力信号Ｖｉｎが負方向に過大な状態となる場合にも同様の課題がある。

【0036】

＜本開示の信号増幅回路＞
このような問題に対して、本開示に係る信号増幅回路Ｘによれば、過大な差動入力信号Ｖｉｎが入力されても、オフセット補正動作が正常状態に復帰するまでの時間が長引くのを抑制し、かつ出力信号Ｖｏｕｔに誤差が生じるのを抑制することが可能になる。以下、本開示に係る信号増幅回路Ｘについて、詳細に説明する。なお、上述した信号増幅回路Ｙと共通の構成については、同一符号を付して説明を省略する。

【0037】

先ず、信号増幅回路Ｘの第１実施形態について説明する。図５は、本開示の信号増幅回路Ｘを示すブロック図である。信号増幅回路Ｘは、複数の要素を集積化した集積回路（ＩＣ）である。図５に示すように、信号増幅回路Ｘは、外部との電気的な接続を確立するための手段として、複数の外部端子（本図に即して述べると、例えば、入力端ＩＮＰ、ＩＮＭ、出力端ＯＵＴ）を有する。

【0038】

信号増幅回路Ｘは、入力端ＩＮＰ、ＩＮＭに供給される差動入力信号Ｖｉｎ（＝入力信号Ｖｉｎｐ、Ｖｉｎｍの差電圧）を反転増幅して出力端ＯＵＴから出力信号Ｖｏｕｔを出力する。出力端ＯＵＴと入力端ＩＮＭが短絡して、出力信号Ｖｏｕｔに応じた帰還経路を形成している。

【0039】

信号増幅回路Ｘは、第１アンプ１と、補正回路２ｘと、補正制御回路５と、を備える。

【0040】

図６は、第１アンプ１の内部の構成を示したブロック図である。図６に示すように、第１アンプ１は、入力段６と、利得段７と、出力段８と、を含んでいる。

【0041】

入力段６は、ゲート端子が非反転入力端（＋）に接続されたＰＭＯＳＦＥＴ[P-Channel Metal Oxide Semiconductor Field Effect Transistor]と、ゲート端子が、反転入力端子（－）に接続されたＰＭＯＳＦＥＴとを含んで構成されている。入力段６は、差動入力信号Ｖｉｎを受けて内部信号（＝第１内部信号）を生成し、利得段７に入力する。

【0042】

利得段７は、入力段６からの内部信号を受けて、ハイサイド信号Ｇ１（＝第２内部信号）およびローサイド信号Ｇ２（＝第２内部信号）を生成する。より詳細には、次の通りである。利得段７は、ハイサイドドライバ[high side driver]とローサイドドライバ[low side driver]とを有する。ハイサイドドライバは、後述するＰＭＯＳＦＥＴ９のゲート端子に、ハイサイド信号Ｇ１を入力する。ローサイドドライバは、後述するＮＭＯＳＦＥＴ１０のゲート端子に、ローサイド信号Ｇ２を入力する。

【0043】

出力段８は、ＰＭＯＳＦＥＴ９と、ＮＭＯＳＦＥＴ１０とを含んで構成されている。ＰＭＯＳＦＥＴ９のドレインとＮＭＯＳＦＥＴ１０のドレインは、出力端ＯＵＴに接続されている。出力段８は、ハイサイド信号Ｇ１およびローサイド信号Ｇ２に応じた出力信号Ｖｏｕｔを生成する。

【0044】

図５に戻って、補正回路２ｘは、第２アンプ３と、第１キャパシタＣ１と、第２キャパシタＣ２と、スイッチ回路４ｘと、を含んで構成されている。

【0045】

スイッチ回路４ｘは、スイッチ４０～４４と、スイッチコントローラー１５ｘと、を含んでいる。スイッチ回路４ｘは、第１状態（上述した通り、スイッチ４０、４２がオン、スイッチ４１、４３がオフの状態）と、第２状態（上述した通り、スイッチ４０、４２がオフ、スイッチ４１、４３がオンの状態）と、に切り替え可能に構成されている。

【0046】

スイッチ４４は、第２キャパシタＣ２の両端間に接続されている。スイッチ４４がオンすると、第２キャパシタＣ２の両端が短絡した状態となる。スイッチ４４は、後述するスイッチ制御信号ＳＷ３によってオン／オフを制御される。

【0047】

スイッチコントローラー１５ｘは、不図示のクロック信号を受けて、スイッチ回路４ｘを第１状態と第２状態とに切り替える。具体的には、スイッチコントローラー１５ｘは、スイッチ制御信号ＳＷ１～ＳＷ３を生成し、スイッチ回路４ｘに入力する。スイッチ制御信号ＳＷ３は、スイッチ４４をオン／オフする信号である。より詳細には、次の通りである。

【0048】

まず、後述する補正制御回路５の出力レベルがローレベル（補正制御回路５が出力信号Ｖｏｕｔの飽和状態を検出していない状態）である場合について説明する。この場合、スイッチコントローラー１５ｘは、クロック信号がハイレベルのとき、スイッチ回路４ｘが第１状態になるようにスイッチ４０～４４のオン／オフを制御する。反対に、スイッチコントローラー１５ｘは、クロック信号がローレベルのとき、スイッチ回路４ｘが第２状態になるようにスイッチ４０～４４のオン／オフを制御する。補正制御回路５がローレベルの信号を出力している場合、クロック信号の電圧レベルに関わらず、スイッチコントローラー１５ｘは、スイッチ４４をオフしたままにする。

【0049】

次に、後述する補正制御回路５の出力レベルがハイレベルである場合（補正制御回路５が出力信号Ｖｏｕｔの飽和状態を検出している状態）について説明する。この場合、スイッチコントローラー１５ｘは、第１状態であって、かつスイッチ４４をオンするように、スイッチ４０～４４のオン／オフを制御する。

【0050】

補正制御回路５は、第１アンプ１の出力信号Ｖｏｕｔの飽和状態を検出してオートゼロ動作を停止するように、補正回路２ｘを制御する。具体的には、次の通りである。

【0051】

補正制御回路５は、ハイサイド信号Ｇ１およびローサイド信号Ｇ２を監視することで、出力信号Ｖｏｕｔの飽和状態を検出可能となっている。補正制御回路５は、出力信号Ｖｏｕｔの飽和状態を検出すると、ハイレベルの信号をスイッチコントローラー１５ｘに入力する。補正制御回路５は、出力信号Ｖｏｕｔの飽和状態を検出していないときには、ローレベルの信号をスイッチコントローラー１５ｘに入力する。具体的には、次の通りである。

【0052】

図６に示すように、補正制御回路５は、コンパレータＣＯＭＰ１、ＣＯＭＰ２と、ＯＲゲート１１と、を含んで構成されている。補正制御回路５は、過大な差動入力信号Ｖｉｎが入力された場合（出力信号Ｖｏｕｔが飽和状態となっている場合）、コンパレータＣＯＭＰ１、ＣＯＭＰ２の少なくとも一方がハイレベルの出力を生成し、差動入力信号Ｖｉｎの過大な状態が解消されると、コンパレータＣＯＭＰ１およびコンパレータＣＯＭＰ２の双方がローレベルの出力を生成するように構成されている。ＯＲゲート１１は、コンパレータＣＯＭＰ１、ＣＯＭＰ２の出力を受けて、ハイレベル／ローレベルの出力を生成し、スイッチコントローラー１５ｘに入力する。より詳細には、次の通りである。

【0053】

コンパレータＣＯＭＰ１の非反転入力端（＋）には、電源基準の第１閾値電圧Ｖｔｈ１（例えばＶｃｃ－Ｖｔｈ）が入力される。コンパレータＣＯＭＰ１の反転入力端（－）には、ハイサイド信号Ｇ１が入力される。コンパレータＣＯＭＰ１は、ハイサイド信号Ｇ１と第１閾値電圧Ｖｔｈ１との比較結果に応じてハイレベル／ローレベルの出力を生成する。

【0054】

コンパレータＣＯＭＰ２の非反転入力端（＋）には、ローサイド信号Ｇ２が入力される。コンパレータＣＯＭＰ２の反転入力端（－）には、グランド基準の第２閾値電圧Ｖｔｈ２が入力される。コンパレータＣＯＭＰ２は、ローサイド信号Ｇ２と第２閾値電圧Ｖｔｈ２との比較結果に応じてハイレベル／ローレベルの出力を生成する。

【0055】

例えば、差動入力信号Ｖｉｎが正方向に過大な状態となっている場合、ＰＭＯＳＦＥＴ９がフルオン状態となり、ＮＭＯＳＦＥＴ１０がフルオフ状態となって、出力信号Ｖｏｕｔは飽和状態となっている。このとき、ハイサイド信号Ｇ１は第１閾値電圧Ｖｔｈ１を下回る。その結果、コンパレータＣＯＭＰ１はハイレベルの出力を生成する。

【0056】

反対に、差動入力信号Ｖｉｎが負方向に過大な状態となっている場合、ＰＭＯＳＦＥＴ９がフルオフ状態となり、ＮＭＯＳＦＥＴ１０がフルオン状態となって、出力信号Ｖｏｕｔは飽和状態となっている。このとき、ローサイド信号Ｇ２は第２閾値電圧Ｖｔｈ２を上回る。その結果、コンパレータＣＯＭＰ２はハイレベルの出力を生成する。

【0057】

図７は、差動入力信号Ｖｉｎと、出力信号Ｖｏｕｔと、ハイサイド信号Ｇ１の電圧レベルと、スイッチ制御信号ＳＷ１～ＳＷ３と、第２キャパシタＣ２の充電電圧を示すタイミングチャートである。図７では、差動入力信号Ｖｉｎの電圧レベルが第２電圧レベルＶ２の期間（時刻ｔ０～ｔ１、および時刻ｔ４～ｔ６の期間）で、差動入力信号Ｖｉｎが正方向に過大な状態となっている。

【0058】

時刻ｔ０の時点で、差動入力信号Ｖｉｎは第２電圧レベルＶ２である。すなわち、差動入力信号Ｖｉｎが正方向に過大な状態となっている。このとき、上述したオートゼロ動作は停止し、スイッチ４４はオンした状態となっている。時刻ｔ１が到来すると差動入力信号Ｖｉｎは第１電圧レベルＶ１に立下がる。しかし、時刻ｔ１の時点では、出力信号Ｖｏｕｔはハイレベルのまま飽和状態となっている。

【0059】

時刻ｔ２が到来すると、ハイサイド信号Ｇ１がハイレベルに立ち上がる。すると、補正制御回路５は、ハイサイド信号Ｇ１の立ち上がり（Ｇ１＞Ｖｔｈ１）を検出する。そして、補正制御回路５は、時刻ｔ２から所定のタイムラグ（数μｓ）を挟んだ時刻ｔ３において、オートゼロ動作を再開する。時刻ｔ２から時刻ｔ３の間に出力信号Ｖｏｕｔはバイアス点（＝Ｖｒｅｆ）まで低下する。

【0060】

時刻ｔ３から時刻ｔ４の期間、スイッチ回路４ｘは第１状態と第２状態とに交互に切り替わり、かつスイッチ４４はオフした状態となる。このため、スイッチ４０～４３のそれぞれの両端間の電圧がハイレベル／ローレベルに交互に変化する。

【0061】

時刻ｔ４が到来し、差動入力信号Ｖｉｎが再び第２電圧レベルＶ２に立ち上がって正方向に過大な状態となると、ハイサイド信号Ｇ１がローレベルに立ち下がる。補正制御回路５は、このハイサイド信号Ｇ１の立下り（Ｇ１＜Ｖｔｈ１）を検出すると、時刻t４から所定のタイムラグ（数μｓ）を挟んだ時刻ｔ５において、オートゼロ動作を停止する。すなわち、スイッチ回路４ｘが第１状態となり、スイッチ４４をオンした状態にする。

【0062】

時刻ｔ４からオートゼロ動作が停止する時刻ｔ５までのわずかな期間に、第１キャパシタＣ１の充電電圧が上昇するものの、スイッチ４４がオフすることで、スイッチ４４の充電電圧はグランドレベルまで低下する。そして、時刻ｔ６（次に補正制御回路５がハイサイド信号Ｇ１の立下りを検出し、所定のタイムラグを挟んだタイミング）が到来するまで、オートゼロ動作を停止したままにする。

【0063】

上述した通り、補正制御回路５がハイサイド信号Ｇ１の立ち上がりを検出してから立ち下がりを検出するまでの期間（時刻ｔ０～ｔ１）、オートゼロ動作が停止している。このため、時刻ｔ１において差動入力信号Ｖｉｎの過大な状態が解消されてから、出力信号Ｖｏｕｔが差動入力信号Ｖｉｎに追従してバイアス点に立下がるまでの時間（時刻ｔ１から時刻ｔ３までの期間）を、比較的短いものとすることができる。また、出力信号Ｖｏｕｔは、バイアス点に立下がる際にアンダーシュートを生じにくくなる。このため、出力信号Ｖｏｕｔが正常状態になるまでの時間が比較的短くなり、正常にオフセット補正を速やかに復帰できる。

【0064】

上記実施形態に係る信号増幅回路Ｘによると、出力信号Ｖｏｕｔの飽和状態を検出することで、差動入力信号Ｖｉｎが過大な状態であることを検出することができる。そして、出力信号Ｖｏｕｔの飽和状態を検出したときにオートゼロ動作が停止する。すなわち、過大な差動入力信号Ｖｉｎが入力された場合に、オートゼロ動作が停止する。これにより、オフセット調整端子ＰＴ１に、第１入力オフセット電圧Ｖｏｆｓ１の補正に適さないような補正電圧（＝第２キャパシタＣ２の充電電圧）が入力されるのを抑制できる。従って、差動入力信号Ｖｉｎの過大な状態が解消された後、出力信号Ｖｏｕｔが正常状態（入力信号Ｖｉｎｍへの帰還制御が正常に動作している状態）になるまでの時間を短縮することができる。

【0065】

また、差動入力信号Ｖｉｎの過大な状態が解消されると、オートゼロ動作が再開される。このため、第１入力オフセット電圧Ｖｏｆｓ１をゼロに補正する期間を確保することができる。さらに、出力信号Ｖｏｕｔが正常状態になるまでの時間が短縮されることで、速やかに第１入力オフセット電圧Ｖｏｆｓ１をゼロに補正できる。

【0066】

また、上述した通り、出力信号Ｖｏｕｔが飽和状態になると、スイッチ４４がオンし、第２キャパシタＣ２が放電される。このため、差動入力信号Ｖｉｎが過大な状態となったときに、第２キャパシタＣ２が第２アンプ３によって僅かな期間でも充放電されてしまったとしても、第２キャパシタＣ２の電荷を放出して、第２キャパシタＣ２の充電電圧を低下させることができる。これにより、オフセット調整端子ＰＴ１に不適切な電圧（より詳細には、第１アンプ１が第１入力オフセット電圧Ｖｏｆｓ１を補正するのに適さない電圧）が入力されるのを抑制しつつ、差動入力信号Ｖｉｎの過大な状態が解消された後に、オートゼロ動作の復帰時間を短縮化することができる。

【0067】

また、上述した通り、出力信号Ｖｏｕｔが飽和状態になると、補正回路２ｘは第１状態となる。このため、差動入力信号Ｖｉｎが過大な状態となっていても、第２入力オフセット電圧Ｖｏｆｓ２を補正することができる。このため、差動入力信号Ｖｉｎの過大な状態が解消された後、第２キャパシタＣ２の充放電に要する時間を短縮することができる。なお、本図では、差動入力信号Ｖｉｎが正方向に過大な状態となる例が描写されているが、差動入力信号Ｖｉｎが負方向に過大な状態となる場合にも、出力信号Ｖｏｕｔが正常状態になるまでの時間を短縮することができる。

【0068】

次に、信号増幅回路Ｘの第２実施形態について説明する。なお、以下では、第１実施形態との相違点を述べ、第１実施形態と同様の構成は同じ符号を付して説明を省略している。図８は、第２実施形態に係る信号増幅回路Ｘの補正制御回路５を示すブロック図である。図８に示すように、本実施形態に係る補正制御回路５は、レベルシフタ１６と、飽和状態検出回路１２と、を含んで構成されている。

【0069】

レベルシフタ１６は、電源基準のハイサイド信号Ｇ１を受けて、グランド基準の内部信号Ｇ３（第３内部信号）を生成するように構成されている。具体的には、次の通りである。

【0070】

レベルシフタ１６は、電圧電流変換回路１３と、抵抗１４とを含んで構成されている。電圧電流変換回路１３は、ハイサイド信号Ｇ１を受けて所定の電流信号を生成するように構成されている。抵抗１４は、電圧電流変換回路１３の出力端と接地端との間に接続されている。内部信号Ｇ３は、電圧電流変換回路１３の生成した電流信号によって抵抗１４の両端間に発生する電圧に応じた信号である。

【0071】

飽和状態検出回路１２は、内部信号Ｇ３を監視して、出力信号Ｖｏｕｔの飽和状態を検出するように構成されている。具体的には、次の通りである。

【0072】

飽和状態検出回路１２は、コンパレータＣＯＭＰ３、ＣＯＭＰ４と、ＯＲゲート１１と、を含んで構成されている。コンパレータＣＯＭＰ３、ＣＯＭＰ４は、共にグランド基準で動作する。

【0073】

コンパレータＣＯＭＰ３の非反転入力端（＋）には、内部信号Ｇ３が入力される。コンパレータＣＯＭＰ３の反転入力端（－）には、グランド基準の第２閾値電圧Ｖｔｈ２が入力されている。コンパレータＣＯＭＰ３の出力は、ＯＲゲート１１に入力されている。

【0074】

コンパレータＣＯＭＰ４の非反転入力端（＋）には、ローサイド信号Ｇ２が入力される。コンパレータＣＯＭＰ４の反転入力端（－）には、グランド基準の第２閾値電圧Ｖｔｈ２が入力されている。コンパレータＣＯＭＰ４の出力は、ＯＲゲート１１に入力されている。

【0075】

第２実施形態に係る信号増幅回路Ｘでは、電圧電流変換回路１３の生成する電流信号を十分小さく絞っておくことにより、内部信号Ｇ３も比較的低電圧となる。そして、コンパレータＣＯＭＰ３は、グランド基準で動作する。このため、コンパレータＣＯＭＰ３を低耐圧素子によって構成することができる。従って、補正制御回路５の回路面積の大型化を抑制できる。

【0076】

＜センサ信号処理装置＞
ここで、上記各実施形態に係る信号増幅回路Ｘは、電流検出アンプとして、センサ信号処理装置１００に用いることができる。以下、センサ信号処理装置１００を備えるセンサモジュール２００について説明する。

【0077】

図９は、センサモジュール２００を示すブロック図である。図９に示すように、センサモジュール２００は、センサ１０１と、センサ信号処理装置１００と、を備えている。センサ１０１は、電流センス抵抗を含んで構成される。センサ信号処理装置１００は、センサ１０１により検出される微弱な検出信号を受けて、ＭＰＵ[Micro Processor Unit]で処理できる信号に増幅および変換する回路である。

【0078】

センサ信号処理装置１００は、電流検出アンプ１０３と、Ａ／Ｄ［analog-to-digital］コンバータ６２と、温度センサ６３と、デジタルブロック６４と、Ｄ／Ａ［digital-to-anarog］部６０と、Ｄ／Ａ部６５と、有している。

【0079】

図１０は、電流検出アンプ１０３の構成を示すブロック図である。図１０に示すように、電流検出アンプ１０３は、センサ１０１に接続され、センサ１０１の出力信号を入力される。センサ１０１の出力信号は、電流検出アンプ１０３（より詳細には、信号増幅回路Ｘ）の入力ダイナミックレンジを外れ得る信号である。電流検出アンプ１０３は、センサ１０１の出力電流（監視対象の電流）に応じた電流検出信号を生成する。電流検出信号は、上述した差動入力信号Ｖｉｎに相当する。電流検出アンプ１０３について、具体的には、次の通りである。

【0080】

電流検出アンプ１０３は、前段アンプ１０４と、信号増幅回路Ｘとを含んで構成されている。前段アンプ１０４は、センサ１０１の出力を所定のゲインで増幅して、入力信号Ｖｉｎｐ、Ｖｉｎｍを生成し、信号増幅回路Ｘ（より詳細には、入力端ＩＮＰ、ＩＮＭ）に入力する。信号増幅回路Ｘは、上述した通り、入力端ＩＮＰ、ＩＮＭに供給される差動入力信号Ｖｉｎ（＝入力信号Ｖｉｎｐ、Ｖｉｎｍの差電圧）を反転増幅して出力端ＯＵＴから出力信号Ｖｏｕｔを出力する。

【0081】

図９に戻って、Ａ／Ｄコンバータ６２は、信号増幅回路Ｘから入力されるアナログ信号（＝出力信号Ｖｏｕｔ）をＡ／Ｄ変換して、デジタル信号をデジタルブロック６４へ出力する。デジタルブロック６４は、Ａ／Ｄコンバータ６２から出力されるデジタル信号としての出力信号Ｖｏｕｔを、シリアル信号としてＭＰＵ３１に出力する。

【0082】

Ｄ／Ａ部６５は、デジタルブロック６４から出力されるデジタル信号（出力信号Ｖｏｕｔに基づく信号）をＤ／Ａ変換して、アナログ信号を生成し、このアナログ信号を増幅してＤＣ電圧を出力する。出力されたＤＣ電圧は、ＭＰＵへ入力される。

【0083】

Ｄ／Ａ部６０は、デジタルブロック６４から出力されるデジタル信号をＤ／Ａ変換してアナログ信号を生成し、このアナログ信号を増幅してＤＣ電圧としてセンサ１０１に入力する。

【0084】

その他本発明は、上記各実施形態に限定されず、本発明の趣旨を逸脱しない範囲で種々の変更が可能である。例えば、上記各実施形態では、スイッチコントローラー１５ｘは、不図示のクロック信号がハイレベルのときスイッチ回路４ｘが第１状態に、クロック信号がローレベルのときスイッチ回路４ｘが第２状態になるようにスイッチ４０～４３のオン／オフを制御するとした。しかし、不図示のクロック信号がローレベルのときスイッチ回路４ｘが第１状態に、クロック信号がハイレベルのときスイッチ回路４ｘが第２状態になるようにスイッチ４０～４３のオン／オフを制御してもよい。

【0085】

また、上記では、センサ１０１として電流センス抵抗を含む例が挙げられているが、センサ１０１は、圧力センサ、磁気センサ及び赤外線センサなどに置換され得る。

【0086】

＜付記＞
明細書に開示されている信号増幅回路（Ｘ）は、入力信号（Ｖｉｎ）を増幅するように構成された第１アンプ（１）と、第１アンプ（１）の第１入力オフセット電圧（Ｖｏｆｓ１）を補正するように構成された補正回路（２ｘ）と、を備えるオートゼロ方式の信号増幅回路（Ｘ）であって、第１アンプ（１）の出力信号（Ｖｏｕｔ）の飽和状態を検出して、第１アンプ（１）の第１入力オフセット電圧（Ｖｏｆｓ１）の補正動作を停止するように補正回路（２ｘ）を制御するように構成された補正制御回路（５）と、を備える構成（第１の構成）とされている。

【0087】

なお、第１の構成からなる信号増幅回路（Ｘ）は、第１アンプ（１）は、入力信号（Ｖｉｎ）を受けて第１内部信号を生成する入力段（６）と、第１内部信号を受けて第２内部信号（Ｇ１、Ｇ２）を生成するように構成された利得段（７）と、第２内部信号（Ｇ１、Ｇ２）を受けて出力信号（Ｖｏｕｔ）を生成するように構成された出力段（８）と、を含み、補正制御回路（５）は、第２内部信号（Ｇ１、Ｇ２）に基づいて出力信号（Ｖｏｕｔ）の飽和状態を検出するように構成するとよい（第２の構成）。

【0088】

また、第２の構成からなる信号増幅回路（Ｘ）は、補正制御回路（５）は、電源基準の第２内部信号（Ｇ１、Ｇ２）を受けてグランド基準の第３内部信号を生成するように構成されたレベルシフタ（１６）と、第３内部信号に基づいて出力信号（Ｖｏｕｔ）の飽和状態を検出するように構成された飽和状態検出回路（１２）と、を含むように構成するとよい（第３の構成）。

【0089】

また、第３の構成からなる信号増幅回路（Ｘ）は、レベルシフタ（１６）は、電圧信号である第２内部信号（Ｇ１、Ｇ２）を受けて所定の電流信号を生成するように構成された電圧電流変換回路（１３）と、電圧電流変換回路（１３）の出力端と接地端との間に接続された抵抗（１４）と、を含み、第３内部信号は、電流信号によって抵抗（１４）の両端間に発生する電圧に応じた信号であるように構成するとよい（第４の構成）。

【0090】

また、第１の構成から第４の構成のいずれかの構成に係る信号増幅回路（Ｘ）は、補正回路（２ｘ）は、第１キャパシタ（Ｃ１）および第２キャパシタ（Ｃ２）と、差動入力信号を受けて、第１キャパシタ（Ｃ１）および第２キャパシタ（Ｃ２）を充放電するように構成された第２アンプ（３）と、第１キャパシタ（Ｃ１）および第２キャパシタ（Ｃ２）の充放電状態を切り換えるように構成されたスイッチ回路（４ｘ）と、を含み、スイッチ回路（４ｘ）は、第２アンプ（３）の差動入力端を短絡した状態で第２アンプ（３）の出力により第１キャパシタ（Ｃ１）を充放電する第１状態と、第２アンプ（３）に入力信号（Ｖｉｎ）を入力した状態で第２アンプ（３）の出力により第２キャパシタ（Ｃ２）を充放電する第２状態と、を含み、第１アンプ（１）は、第２キャパシタ（Ｃ２）の充電電圧に応じて第１入力オフセット電圧（Ｖｏｆｓ１）を補正する機能を備え、第２アンプ（３）は、第１キャパシタ（Ｃ１）の充電電圧に応じて第２アンプ（３）の第２入力オフセット電圧（Ｖｏｆｓ２）を補正する機能を備えるように構成するとよい（第５の構成）。

【0091】

また、第５の構成からなる信号増幅回路（Ｘ）は、補正制御回路（５）は、出力信号（Ｖｏｕｔ）の飽和状態を検出すると、第２キャパシタ（Ｃ２）を放電するようにスイッチ回路（４ｘ）を制御するように構成するとよい（第６の構成）。

【0092】

また、第６の構成からなる信号増幅回路（Ｘ）は、補正制御回路（５）は、出力信号（Ｖｏｕｔ）の飽和状態を検出すると、差動入力端を短絡した状態で第２アンプ（３）の出力により第１キャパシタ（Ｃ１）を充放電しつつ、第２キャパシタ（Ｃ２）を放電するようにスイッチ回路（４ｘ）を制御するように構成するとよい（第７の構成）。

【0093】

また、第５の構成から第７の構成のいずれかの構成に係る信号増幅回路（Ｘ）は、スイッチ回路（４ｘ）は、補正制御回路（５）が出力信号（Ｖｏｕｔ）の飽和状態を検出していない状態で、補正回路（２ｘ）の状態を、第１状態と第２状態とに交互に繰り返し切り替えるように構成するとよい（第８の構成）。

【0094】

また、第１の構成から第８の構成のいずれかの構成に係る信号増幅回路（Ｘ）は、入力信号（Ｖｉｎ）は、監視対象電流に応じた電流検出信号であるように構成するとよい（第９の構成）。

【0095】

また、明細書に開示されているセンサ信号処理装置は、入力信号（Ｖｉｎ）を生成するセンサと、第１の構成から第９の構成のいずれかの構成の信号増幅回路（Ｘ）と、を含むように構成するとよい（第１０の構成）。

【0096】

第１の構成に係る信号増幅回路（Ｘ）によると、出力信号（Ｖｏｕｔ）が飽和状態となると、第１入力オフセット電圧（Ｖｏｆｓ１）の補正動作が停止する。このため、入力信号（Ｖｉｎ）が過大な状態であっても、第１入力オフセット電圧（Ｖｏｆｓ１）の補正が不適切なものとなるのを抑制することができる。

【0097】

また、第２の構成に係る信号増幅回路（Ｘ）によると、入力信号（Ｖｉｎ）が過大な状態であることをより好適に検出することができる。

【0098】

また、第３の構成に係る信号増幅回路（Ｘ）によると、電源電圧又は出力電圧が比較的高電圧な場合であっても、補正制御回路（５）を構成する素子を比較的低耐圧のものとすることができる。これにより、補正制御回路（５）の回路面積が大型化するのを抑制することができる。

【0099】

また、第４の構成に係る信号増幅回路（Ｘ）によると、補正制御回路（５）の回路面積が大型化するのを好適に抑制することができる。

【0100】

また、第５の構成に係る信号増幅回路（Ｘ）によると、第１入力オフセット電圧（Ｖｏｆｓ１）の補正が不適切なものとなるのをより好適に抑制することができる。

【0101】

また、第６の構成に係る信号増幅回路（Ｘ）によると、出力電圧が飽和状態になると第２キャパシタ（Ｃ２）を放電する。これにより第２キャパシタ（Ｃ２）の充電電圧が低下する。これにより、第１入力オフセット電圧（Ｖｏｆｓ１）の補正動作をより好適に停止することができる。

【0102】

また、第７の構成に係る信号増幅回路（Ｘ）によると、第１キャパシタ（Ｃ１）は、差動入力が短絡した状態の第２アンプ（３）の出力によって充放電される。また、第２キャパシタ（Ｃ２）が放電されることで、第１入力オフセット電圧（Ｖｏｆｓ１）の補正動作は停止する。このため、第２入力オフセット電圧（Ｖｏｆｓ２）が補正された状態のまま、第１入力オフセット電圧（Ｖｏｆｓ１）の補正動作を停止することができる。これにより、第１入力オフセット電圧（Ｖｏｆｓ１）の補正動作を再開する際に、補正動作の復帰時間を短縮化することができる。

【0103】

また、第８の構成に係る信号増幅回路（Ｘ）によると、オートゼロ動作によって好適に第１入力オフセット電圧（Ｖｏｆｓ１）を補正することができる。

【0104】

また、第９の構成に係る信号増幅回路（Ｘ）によると、電流検出信号が比較的高電圧となった場合でも、第１入力オフセット電圧（Ｖｏｆｓ１）の補正動作の復帰時間を短縮化することができる。

【0105】

また、第１０の構成に係るセンサ信号処理装置によると、センサの生成した入力信号（Ｖｉｎ）の電圧が過大な状態となったとしても、第１入力オフセット電圧（Ｖｏｆｓ１）の補正動作の復帰時間を短縮化することが可能なセンサ信号処理装置を提供できる。

【符号の説明】

【0106】

１ 第１アンプ
２ｘ 補正回路
２ｙ 補正回路
３ 第２アンプ
４ｘ スイッチ回路
４ｙ スイッチ回路
５ 補正制御回路
６ 入力段
７ 利得段
８ 出力段
１１ ＯＲゲート
１２ 飽和状態検出回路
１３ 電圧電流変換回路
１４ 抵抗
１５ｘ スイッチコントローラー
１５ｙ スイッチコントローラー
１６ レベルシフタ
４０～４４ スイッチ
６０ Ｄ／Ａ部
６０ Ｄ／Ａコンバータ
６２ Ａ／Ｄコンバータ
６４ デジタルブロック
６５ Ｄ／Ａ部
１００ センサ信号処理装置
１０１ センサ
１０３ 電流検出アンプ
１０４ 前段アンプ
２００ センサモジュール
Ｃ１ 第１キャパシタ
Ｃ２ 第２キャパシタ
ＣＯＭＰ１ コンパレータ
ＣＯＭＰ２ コンパレータ
ＣＯＭＰ３ コンパレータ
ＣＯＭＰ４ コンパレータ
Ｇ１ ハイサイド信号
Ｇ２ ローサイド信号
Ｇ３ 内部信号
ＩＮＰ、ＩＮＭ 入力端
ＯＵＴ 出力端
ＰＴ１ オフセット調整端子
ＰＴ２ オフセット調整端子
ＳＷ１ スイッチ制御信号
ＳＷ２ スイッチ制御信号
Ｖｉｎ 差動入力信号
Ｖｉｎｐ 入力信号
Ｖｏｆｓ１ 第１入力オフセット電圧
Ｖｏｆｓ２ 第２入力オフセット電圧
Ｖｏｕｔ 出力信号
Ｖｒｅｆ 基準電圧
Ｖｔｈ１ 第１閾値電圧
Ｖｔｈ２ 第２閾値電圧
Ｘ 信号増幅回路
Ｙ 信号増幅回路
ｒ１ 範囲
ｒ２ 範囲

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】