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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024174657
(43)【公開日】2024-12-17
(54)【発明の名称】半導体装置
(51)【国際特許分類】
H01L 25/07 20060101AFI20241210BHJP
H01L 21/60 20060101ALI20241210BHJP
H01L 23/48 20060101ALI20241210BHJP
H02M 7/48 20070101ALI20241210BHJP
【ＦＩ】
H01L25/04 C
H01L21/60 321E
H01L23/48 G
H02M7/48 Z
【審査請求】未請求
【請求項の数】11
【出願形態】ＯＬ
(21)【出願番号】P 2023092595
(22)【出願日】2023-06-05
(71)【出願人】
【識別番号】000004260
【氏名又は名称】株式会社デンソー
(71)【出願人】
【識別番号】000003207
【氏名又は名称】トヨタ自動車株式会社
(71)【出願人】
【識別番号】520124752
【氏名又は名称】株式会社ミライズテクノロジーズ
(74)【代理人】
【識別番号】110001128
【氏名又は名称】弁理士法人ゆうあい特許事務所
(72)【発明者】
【氏名】桑田 和輝
(72)【発明者】
【氏名】石野 寛
(72)【発明者】
【氏名】三瓶 宏和
【テーマコード（参考）】
5H770
【Ｆターム（参考）】
5H770AA22
5H770JA10X
5H770QA04
5H770QA06
5H770QA08
(57)【要約】
【課題】インダクタンスの増加を抑制する半導体装置を提供する。
【解決手段】半導体装置１０は、第１導電板２１と、第２導電板２２と、Ｐ端子３０と、第１半導体素子３１と、第２半導体素子３２と、Ｎ端子４０と、Ｏ端子５０と、第１ターミナル６１と、第１ゲート端子７１と、第２ゲート端子７２と、を備える。第２半導体素子３２は、第１半導体素子３１と一方向Ｄａに対向している。第１ゲート端子７１は、Ｎ端子４０の開口４０５を通過するように延びている。第２ゲート端子７２は、開口４０５を通過するように延びている。また、第１ゲート端子７１および第２ゲート端子７２は、第１半導体素子３１および第２半導体素子３２の間に配置されているとともに、互いに向かい合っている。さらに、Ｐ端子３０、第１導電板２１、第１半導体素子３１、第１ターミナル６１、第２導電板２２、第２半導体素子３２およびＮ端子４０の間にて電流経路が形成されている。
【選択図】図４
【解決手段】半導体装置１０は、第１導電板２１と、第２導電板２２と、Ｐ端子３０と、第１半導体素子３１と、第２半導体素子３２と、Ｎ端子４０と、Ｏ端子５０と、第１ターミナル６１と、第１ゲート端子７１と、第２ゲート端子７２と、を備える。第２半導体素子３２は、第１半導体素子３１と一方向Ｄａに対向している。第１ゲート端子７１は、Ｎ端子４０の開口４０５を通過するように延びている。第２ゲート端子７２は、開口４０５を通過するように延びている。また、第１ゲート端子７１および第２ゲート端子７２は、第１半導体素子３１および第２半導体素子３２の間に配置されているとともに、互いに向かい合っている。さらに、Ｐ端子３０、第１導電板２１、第１半導体素子３１、第１ターミナル６１、第２導電板２２、第２半導体素子３２およびＮ端子４０の間にて電流経路が形成されている。
【選択図】図４
【特許請求の範囲】
【請求項1】
半導体装置であって、
基板（１５）と、
前記基板上に形成されているとともに、導電性を有する第１導電部（２１）と、
前記第１導電部に接続されているとともに、前記第１導電部から前記基板の厚み方向（ＤＴ）と交差する一方向（Ｄａ）に延びている第１端子（３０）と、
前記第１導電部に接続されている第１電極と、第２電極と、印加電圧に基づいて前記第１電極および前記第２電極の間にて電流を流させる第１ゲート電極と、を有する第１素子（３１）と、
前記基板上に形成されているとともに、導電性を有する第２導電部（２２）と、
前記第２電極に接続されているとともに、前記厚み方向および前記一方向と交差する方向に延びていることにより前記第２導電部に接続されているターミナル（６１）と、
前記第２導電部に接続されている第３電極と、第４電極と、印加電圧に基づいて前記第３電極および前記第４電極の間にて電流を流させる第２ゲート電極と、を有する第２素子（３２）と、
前記第４電極に接続されているとともに前記厚み方向および前記一方向と交差する方向に延びている第１延長部（４０１）と、前記第１延長部に接続されているとともに前記第１延長部から前記一方向に延びている第２延長部（４０２）と、前記第１延長部および前記第２延長部によって形成されている開口（４０５）と、を有する第２端子（４０）と、
前記第１ゲート電極に接続されているとともに、前記開口を通過するように延びている第１ゲート端子（７１）と、
前記第２ゲート電極に接続されているとともに、前記開口を通過するように延びている第２ゲート端子（７２）と、
前記第２導電部に接続されているとともに、前記第１素子および前記第２素子のオンオフに応じた電流を出力する出力端子（５０）と、
を備え、
前記第２素子は、前記第１素子と前記一方向に対向しており、
前記第１ゲート端子および前記第２ゲート端子は、前記第１素子および前記第２素子の間に配置されているとともに、互いに向かい合っており、
前記第１端子、前記第１導電部、前記第１素子、前記ターミナル、前記第２導電部、前記第２素子および前記第２端子の間にて電流経路（Ｃｐ）が形成されている半導体装置。
基板（１５）と、
前記基板上に形成されているとともに、導電性を有する第１導電部（２１）と、
前記第１導電部に接続されているとともに、前記第１導電部から前記基板の厚み方向（ＤＴ）と交差する一方向（Ｄａ）に延びている第１端子（３０）と、
前記第１導電部に接続されている第１電極と、第２電極と、印加電圧に基づいて前記第１電極および前記第２電極の間にて電流を流させる第１ゲート電極と、を有する第１素子（３１）と、
前記基板上に形成されているとともに、導電性を有する第２導電部（２２）と、
前記第２電極に接続されているとともに、前記厚み方向および前記一方向と交差する方向に延びていることにより前記第２導電部に接続されているターミナル（６１）と、
前記第２導電部に接続されている第３電極と、第４電極と、印加電圧に基づいて前記第３電極および前記第４電極の間にて電流を流させる第２ゲート電極と、を有する第２素子（３２）と、
前記第４電極に接続されているとともに前記厚み方向および前記一方向と交差する方向に延びている第１延長部（４０１）と、前記第１延長部に接続されているとともに前記第１延長部から前記一方向に延びている第２延長部（４０２）と、前記第１延長部および前記第２延長部によって形成されている開口（４０５）と、を有する第２端子（４０）と、
前記第１ゲート電極に接続されているとともに、前記開口を通過するように延びている第１ゲート端子（７１）と、
前記第２ゲート電極に接続されているとともに、前記開口を通過するように延びている第２ゲート端子（７２）と、
前記第２導電部に接続されているとともに、前記第１素子および前記第２素子のオンオフに応じた電流を出力する出力端子（５０）と、
を備え、
前記第２素子は、前記第１素子と前記一方向に対向しており、
前記第１ゲート端子および前記第２ゲート端子は、前記第１素子および前記第２素子の間に配置されているとともに、互いに向かい合っており、
前記第１端子、前記第１導電部、前記第１素子、前記ターミナル、前記第２導電部、前記第２素子および前記第２端子の間にて電流経路（Ｃｐ）が形成されている半導体装置。
【請求項2】
前記ターミナルおよび前記第２導電部の間における電流経路方向は、前記第２延長部における電流経路方向とは反対方向になっている請求項１に記載の半導体装置。
【請求項3】
前記第２延長部を前記厚み方向に投影したとき、投影した前記第２延長部が前記第２導電部と重なる請求項２に記載の半導体装置。
【請求項4】
前記第２延長部は、前記第２延長部を前記一方向と直交する方向に切断したとき、前記厚み方向および前記一方向と直交する方向を向く延長部両端（４１２）を有し、
前記第２導電部は、前記延長部両端を通って前記第２導電部を前記一方向と直交する方向に切断したとき、前記厚み方向および前記一方向と直交する方向を向く導電部両端（２２２）を有し、
前記延長部両端を前記厚み方向に投影したとき、投影した前記延長部両端が前記導電部両端と重なる請求項２に記載の半導体装置。
前記第２導電部は、前記延長部両端を通って前記第２導電部を前記一方向と直交する方向に切断したとき、前記厚み方向および前記一方向と直交する方向を向く導電部両端（２２２）を有し、
前記延長部両端を前記厚み方向に投影したとき、投影した前記延長部両端が前記導電部両端と重なる請求項２に記載の半導体装置。
【請求項5】
前記第２端子は、前記第２延長部のうち前記第１延長部とは反対側と前記厚み方向および前記一方向と交差する方向に接続されているとともに前記一方向に延びており、前記第１延長部および前記第２延長部とともに前記開口を形成している第３延長部（４０３）を有し、
前記第２延長部および前記第３延長部の間における電流経路方向は、前記ターミナルにおける電流経路方向とは反対方向になっている請求項１または２に記載の半導体装置。
前記第２延長部および前記第３延長部の間における電流経路方向は、前記ターミナルにおける電流経路方向とは反対方向になっている請求項１または２に記載の半導体装置。
【請求項6】
前記第３延長部における電流経路方向は、前記第１端子における電流経路方向とは反対方向になっている請求項５に記載の半導体装置。
【請求項7】
前記第３延長部を前記厚み方向に投影したとき、投影した前記第３延長部が前記第１端子と重なる請求項６に記載の半導体装置。
【請求項8】
前記第３延長部を前記厚み方向に投影したとき、投影した前記第３延長部が前記ターミナルと重なる請求項５に記載の半導体装置。
【請求項9】
前記半導体装置は、
前記第１導電部に接続されている第５電極と、前記ターミナルに接続されている第６電極と、印加電圧に基づいて前記第５電極および前記第６電極の間にて電流を流させる第３ゲート電極と、を有する第３素子（３３）と、
前記第２導電部に接続されている第７電極と、前記第１延長部に接続されている第８電極と、印加電圧に基づいて前記第７電極および前記第８電極の間にて電流を流させる第４ゲート電極と、を有する第４素子（３４）と、
前記第３ゲート電極に接続されているとともに、前記開口を通過するように延びている第３ゲート端子（７３）と、
前記第４ゲート電極に接続されているとともに、前記開口を通過するように延びている第４ゲート端子（７４）と、
を備え、
前記第４素子は、前記第３素子と前記一方向に対向しており、
前記第３ゲート端子および前記第４ゲート端子は、前記第３素子および前記第４素子の間に配置されているとともに、互いに向かい合っており、
前記第１端子、前記第１導電部、前記第３素子、前記ターミナル、前記第２導電部、前記第４素子および前記第２端子の間にて電流経路が形成されている請求項１または２に記載の半導体装置。
前記第１導電部に接続されている第５電極と、前記ターミナルに接続されている第６電極と、印加電圧に基づいて前記第５電極および前記第６電極の間にて電流を流させる第３ゲート電極と、を有する第３素子（３３）と、
前記第２導電部に接続されている第７電極と、前記第１延長部に接続されている第８電極と、印加電圧に基づいて前記第７電極および前記第８電極の間にて電流を流させる第４ゲート電極と、を有する第４素子（３４）と、
前記第３ゲート電極に接続されているとともに、前記開口を通過するように延びている第３ゲート端子（７３）と、
前記第４ゲート電極に接続されているとともに、前記開口を通過するように延びている第４ゲート端子（７４）と、
を備え、
前記第４素子は、前記第３素子と前記一方向に対向しており、
前記第３ゲート端子および前記第４ゲート端子は、前記第３素子および前記第４素子の間に配置されているとともに、互いに向かい合っており、
前記第１端子、前記第１導電部、前記第３素子、前記ターミナル、前記第２導電部、前記第４素子および前記第２端子の間にて電流経路が形成されている請求項１または２に記載の半導体装置。
【請求項10】
前記ターミナルは、前記第２導電部のうち前記第１素子に対して前記第３素子とは反対側に接続されているとともに、前記第２導電部のうち前記第３素子に対して前記第１素子とは反対側に接続されている請求項９に記載の半導体装置。
【請求項11】
半導体装置であって、
基板（１５）と、
前記基板上に形成されているとともに、導電性を有する第１導電部（２１）と、
前記第１導電部に接続されているとともに、前記第１導電部から前記基板の厚み方向（ＤＴ）と交差する一方向（Ｄａ）に延びている第１端子（３０）と、
前記第１導電部に接続されている第１電極と、第２電極と、印加電圧に基づいて前記第１電極および前記第２電極の間にて電流を流させる第１ゲート電極と、を有する第１素子（３１）と、
前記基板上に形成されているとともに、導電性を有する第２導電部（２２）と、
前記第２電極に接続されているとともに、前記一方向とは反対方向に延びていることにより前記第２導電部に接続されている第１ターミナル（６１）と、
前記第２導電部に接続されている第３電極と、第４電極と、印加電圧に基づいて前記第３電極および前記第４電極の間にて電流を流させる第２ゲート電極と、を有する第２素子（３２）と、
前記第１導電部に接続されている第５電極と、第６電極と、印加電圧に基づいて前記第５電極および前記第６電極の間にて電流を流させる第３ゲート電極と、を有する第３素子（３３）と、
前記第６電極に接続されているとともに、前記一方向とは反対方向に延びていることにより前記第２導電部に接続されている第２ターミナル（６３）と、
前記第２導電部に接続されている第７電極と、第８電極と、印加電圧に基づいて前記第７電極および前記第８電極の間にて電流を流させる第４ゲート電極と、を有する第４素子（３４）と、
前記第４電極に接続されているとともに前記一方向に延びている第１延長部（４０１）と、前記第８電極に接続されているとともに前記一方向に延びている第２延長部（４０２）と、前記第１延長部および前記第２延長部によって形成されている開口（４０５）と、を有する第２端子（４０）と、
前記第１ゲート電極に接続されているとともに、前記開口を通過するように延びている第１ゲート端子（７１）と、
前記第２ゲート電極に接続されているとともに、前記開口を通過するように延びている第２ゲート端子（７２）と、
前記第３ゲート電極に接続されているとともに、前記開口を通過するように延びている第３ゲート端子（７３）と、
前記第４ゲート電極に接続されているとともに、前記開口を通過するように延びている第４ゲート端子（７４）と、
前記第２導電部に接続されているとともに、前記第１素子、前記第２素子、前記第３素子および前記第４素子のオンオフに応じた電流を出力する出力端子（５０、５０１、５０２）と、
を備え、
前記第１素子は、前記第３素子と前記厚み方向および前記一方向と交差する方向に対向しており、
前記第２素子は、前記第１素子と前記一方向に対向しているとともに、前記第４素子と前記厚み方向および前記一方向と交差する方向に対向しており、
前記第４素子は、前記第３素子と前記一方向に対向しており、
前記第１ゲート端子および前記第３ゲート端子は、前記第１素子および前記第３素子の間に配置されているとともに、互いに向かい合っており、
前記第２ゲート端子および前記第４ゲート端子は、前記第２素子および前記第４素子の間に配置されているとともに、互いに向かい合っており、
前記第１端子、前記第１導電部、前記第１素子、前記第１ターミナル、前記第２導電部、前記第２素子および前記第２端子の間にて第１電流経路（Ｃｐ１）が形成されており、
前記第１端子、前記第１導電部、前記第３素子、前記第２ターミナル、前記第２導電部、前記第４素子および前記第２端子の間にて第２電流経路（Ｃｐ２）が形成されている半導体装置。
基板（１５）と、
前記基板上に形成されているとともに、導電性を有する第１導電部（２１）と、
前記第１導電部に接続されているとともに、前記第１導電部から前記基板の厚み方向（ＤＴ）と交差する一方向（Ｄａ）に延びている第１端子（３０）と、
前記第１導電部に接続されている第１電極と、第２電極と、印加電圧に基づいて前記第１電極および前記第２電極の間にて電流を流させる第１ゲート電極と、を有する第１素子（３１）と、
前記基板上に形成されているとともに、導電性を有する第２導電部（２２）と、
前記第２電極に接続されているとともに、前記一方向とは反対方向に延びていることにより前記第２導電部に接続されている第１ターミナル（６１）と、
前記第２導電部に接続されている第３電極と、第４電極と、印加電圧に基づいて前記第３電極および前記第４電極の間にて電流を流させる第２ゲート電極と、を有する第２素子（３２）と、
前記第１導電部に接続されている第５電極と、第６電極と、印加電圧に基づいて前記第５電極および前記第６電極の間にて電流を流させる第３ゲート電極と、を有する第３素子（３３）と、
前記第６電極に接続されているとともに、前記一方向とは反対方向に延びていることにより前記第２導電部に接続されている第２ターミナル（６３）と、
前記第２導電部に接続されている第７電極と、第８電極と、印加電圧に基づいて前記第７電極および前記第８電極の間にて電流を流させる第４ゲート電極と、を有する第４素子（３４）と、
前記第４電極に接続されているとともに前記一方向に延びている第１延長部（４０１）と、前記第８電極に接続されているとともに前記一方向に延びている第２延長部（４０２）と、前記第１延長部および前記第２延長部によって形成されている開口（４０５）と、を有する第２端子（４０）と、
前記第１ゲート電極に接続されているとともに、前記開口を通過するように延びている第１ゲート端子（７１）と、
前記第２ゲート電極に接続されているとともに、前記開口を通過するように延びている第２ゲート端子（７２）と、
前記第３ゲート電極に接続されているとともに、前記開口を通過するように延びている第３ゲート端子（７３）と、
前記第４ゲート電極に接続されているとともに、前記開口を通過するように延びている第４ゲート端子（７４）と、
前記第２導電部に接続されているとともに、前記第１素子、前記第２素子、前記第３素子および前記第４素子のオンオフに応じた電流を出力する出力端子（５０、５０１、５０２）と、
を備え、
前記第１素子は、前記第３素子と前記厚み方向および前記一方向と交差する方向に対向しており、
前記第２素子は、前記第１素子と前記一方向に対向しているとともに、前記第４素子と前記厚み方向および前記一方向と交差する方向に対向しており、
前記第４素子は、前記第３素子と前記一方向に対向しており、
前記第１ゲート端子および前記第３ゲート端子は、前記第１素子および前記第３素子の間に配置されているとともに、互いに向かい合っており、
前記第２ゲート端子および前記第４ゲート端子は、前記第２素子および前記第４素子の間に配置されているとともに、互いに向かい合っており、
前記第１端子、前記第１導電部、前記第１素子、前記第１ターミナル、前記第２導電部、前記第２素子および前記第２端子の間にて第１電流経路（Ｃｐ１）が形成されており、
前記第１端子、前記第１導電部、前記第３素子、前記第２ターミナル、前記第２導電部、前記第４素子および前記第２端子の間にて第２電流経路（Ｃｐ２）が形成されている半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、半導体装置に関するものである。
【背景技術】
【0002】
従来、特許文献１に記載されているように、第１金属配線板、第２金属配線板、第３金属配線板、第１半導体素子、第２半導体素子、ゲート用金属配線板、第１ゲート端子および第２ゲート端子を備える半導体モジュールが知られている。この半導体モジュールでは、第１金属配線板は、一端子であるＰ端子を構成する。第２金属配線板は、他端子であるＮ端子を構成する。第３金属配線板は、出力端子を構成する。第１半導体素子は、第１金属配線板の一方の主面にコレクタ電極を向けて配置される。第２半導体素子は、第３金属配線板の一方の主面にコレクタ電極を向けて配置される。ゲート用金属配線板は、第２半導体素子のゲート電極に接続されている。第１ゲート端子は、第１半導体素子のゲート電極から第３金属配線板に向かって立ち上がる。第２ゲート端子は、ゲート用金属配線板から第３金属配線板に向かって立ち上がる。また、第３金属配線板は、第１ゲート端子を挿通可能な第１貫通孔および第２ゲート端子を挿通可能な第２貫通孔を有する。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０２１－５７５４３号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
特許文献１に記載された半導体モジュールでは、第２ゲート端子がゲート用金属配線板を介して第２半導体素子と接続されている。これにより、ゲート用金属配線板がない場合と比較して、第２ゲート端子から第２半導体素子までの電流経路の距離が大きくなる。このため、第２ゲート端子から第２半導体素子までの電流経路におけるインダクタンスが大きくなる。よって、半導体モジュールのインダクタンスが大きくなる。
【0005】
本開示は、インダクタンスの増加を抑制する半導体装置を提供することを目的とする。
【課題を解決するための手段】
【0006】
請求項１に記載の発明は、半導体装置であって、基板（１５）と、基板上に形成されているとともに、導電性を有する第１導電部（２１）と、第１導電部に接続されているとともに、第１導電部から基板の厚み方向（ＤＴ）と交差する一方向（Ｄａ）に延びている第１端子（３０）と、第１導電部に接続されている第１電極と、第２電極と、印加電圧に基づいて第１電極および第２電極の間にて電流を流させる第１ゲート電極と、を有する第１素子（３１）と、基板上に形成されているとともに、導電性を有する第２導電部（２２）と、第２電極に接続されているとともに、厚み方向および一方向と交差する方向に延びていることにより第２導電部に接続されているターミナル（６１）と、第２導電部に接続されている第３電極と、第４電極と、印加電圧に基づいて第３電極および第４電極の間にて電流を流させる第２ゲート電極と、を有する第２素子（３２）と、第４電極に接続されているとともに厚み方向および一方向と交差する方向に延びている第１延長部（４０１）と、第１延長部に接続されているとともに第１延長部から一方向に延びている第２延長部（４０２）と、第１延長部および第２延長部によって形成されている開口（４０５）と、を有する第２端子（４０）と、第１ゲート電極に接続されているとともに、開口を通過するように延びている第１ゲート端子（７１）と、第２ゲート電極に接続されているとともに、開口を通過するように延びている第２ゲート端子（７２）と、第２導電部に接続されているとともに、第１素子および第２素子のオンオフに応じた電流を出力する出力端子（５０）と、を備え、第２素子は、第１素子と一方向に対向しており、第１ゲート端子および第２ゲート端子は、第１素子および第２素子の間に配置されているとともに、互いに向かい合っており、第１端子、第１導電部、第１素子、ターミナル、第２導電部、第２素子および第２端子の間にて電流経路（Ｃｐ）が形成されている半導体装置である。
【0007】
これにより、第１ゲート端子および第２ゲート端子が互いに向かい合っていない場合と比較して、共通の開口を通過する第１ゲート端子および第２ゲート端子から、第１素子および第２素子を駆動させる駆動回路までの電流の経路長さを小さくすることができる。また、第１ゲート端子および第２ゲート端子が互いに向かい合っていない場合と比較して、第１導電部、ターミナル、第２導電部および第２端子等の大きさを小さくできるため、電流経路の長さが小さくなる。したがって、半導体装置内の電流の経路長さが小さくなることから、半導体装置のインダクタンスの増加が抑制される。
【0008】
また、請求項１１に記載の発明は、半導体装置であって、基板（１５）と、基板上に形成されているとともに、導電性を有する第１導電部（２１）と、第１導電部に接続されているとともに、第１導電部から基板の厚み方向（ＤＴ）と交差する一方向（Ｄａ）に延びている第１端子（３０）と、第１導電部に接続されている第１電極と、第２電極と、印加電圧に基づいて第１電極および第２電極の間にて電流を流させる第１ゲート電極と、を有する第１素子（３１）と、基板上に形成されているとともに、導電性を有する第２導電部（２２）と、第２電極に接続されているとともに、一方向とは反対方向に延びていることにより第２導電部に接続されている第１ターミナル（６１）と、第２導電部に接続されている第３電極と、第４電極と、印加電圧に基づいて第３電極および第４電極の間にて電流を流させる第２ゲート電極と、を有する第２素子（３２）と、第１導電部に接続されている第５電極と、第６電極と、印加電圧に基づいて第５電極および第６電極の間にて電流を流させる第３ゲート電極と、を有する第３素子（３３）と、第６電極に接続されているとともに、一方向とは反対方向に延びていることにより第２導電部に接続されている第２ターミナル（６３）と、第２導電部に接続されている第７電極と、第８電極と、印加電圧に基づいて第７電極および第８電極の間にて電流を流させる第４ゲート電極と、を有する第４素子（３４）と、第４電極に接続されているとともに一方向に延びている第１延長部（４０１）と、第８電極に接続されているとともに一方向に延びている第２延長部（４０２）と、第１延長部および第２延長部によって形成されている開口（４０５）と、を有する第２端子（４０）と、第１ゲート電極に接続されているとともに、開口を通過するように延びている第１ゲート端子（７１）と、第２ゲート電極に接続されているとともに、開口を通過するように延びている第２ゲート端子（７２）と、第３ゲート電極に接続されているとともに、開口を通過するように延びている第３ゲート端子（７３）と、第４ゲート電極に接続されているとともに、開口を通過するように延びている第４ゲート端子（７４）と、第２導電部に接続されているとともに、第１素子、第２素子、第３素子および第４素子のオンオフに応じた電流を出力する出力端子（５０、５０１、５０２）と、を備え、第１素子は、第３素子と厚み方向および一方向と交差する方向に対向しており、第２素子は、第１素子と一方向に対向しているとともに、第４素子と厚み方向および一方向と交差する方向に対向しており、第４素子は、第３素子と一方向に対向しており、第１ゲート端子および第３ゲート端子は、第１素子および第３素子の間に配置されているとともに、互いに向かい合っており、第２ゲート端子および第４ゲート端子は、第２素子および第４素子の間に配置されているとともに、互いに向かい合っており、第１端子、第１導電部、第１素子、第１ターミナル、第２導電部、第２素子および第２端子の間にて第１電流経路（Ｃｐ１）が形成されており、第１端子、第１導電部、第３素子、第２ターミナル、第２導電部、第４素子および第２端子の間にて第２電流経路（Ｃｐ２）が形成されている半導体装置である。
【0009】
これにより、各ゲート端子が互いに向かい合っていない場合と比較して、共通の開口を通過する各ゲート端子から、第１素子、第２素子、第３素子および第４素子を駆動させる駆動回路までの電流の経路長さを小さくすることができる。また、各ゲート端子が互いに向かい合っていない場合と比較して、第１導電部、各ターミナル、第２導電部および第２端子等の大きさを小さくできるため、電流経路の長さが小さくなる。したがって、半導体装置内の電流の経路長さが小さくなることから、半導体装置のインダクタンスの増加が抑制される。
【0010】
なお、各構成要素等に付された括弧付きの参照符号は、その構成要素等と後述する実施形態に記載の具体的な構成要素等との対応関係の一例を示すものである。
【図面の簡単な説明】
【0011】
【図1】第１実施形態の半導体装置の斜視図。
【図2】半導体装置の内部斜視図。
【図3】半導体装置の内部上面図。
【図8】半導体装置のＮ端子を除いた内部上面図。
【図9】半導体装置の内部上面図。
【図10】第２実施形態の半導体装置の断面図。
【図11】第３実施形態の半導体装置の内部上面図。
【図12】第４実施形態の半導体装置の内部上面図。
【図13】第５実施形態の半導体装置のＮ端子を除いた内部上面図。
【図14】半導体装置の内部上面図。
【図15】第６実施形態の半導体装置のＮ端子を除いた内部上面図。
【図16】半導体装置の内部上面図。
【図17】第７実施形態の半導体装置のＮ端子を除いた内部上面図。
【図18】半導体装置の内部上面図。
【発明を実施するための形態】
【0012】
以下、実施形態について図面を参照しつつ説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付し、その説明を省略する。
【0013】
（第１実施形態）
本実施形態の半導体装置では、インダクタンスの増加が抑制される。また、半導体装置は、例えば、図示しないモータの制御に用いられる。
本実施形態の半導体装置では、インダクタンスの増加が抑制される。また、半導体装置は、例えば、図示しないモータの制御に用いられる。
【0014】
具体的には、図１～図９に示すように、半導体装置１０は、基板１５、第１導電板２１、Ｐ端子３０、第１半導体素子３１、第１接合材４１および第２導電板２２を備える。また、半導体装置１０は、第１ターミナル６１、第２接合材４２、第３接合材４３、第２半導体素子３２、第４接合材４４、第２ターミナル６２および第５接合材４５を備える。さらに、半導体装置１０は、Ｎ端子４０、第６接合材４６、第１ゲート端子７１、第２ゲート端子７２、Ｏ端子５０、第１引き出し配線８１、第２引き出し配線８２、封止樹脂８５および電流経路Ｃｐを備える。
【0015】
基板１５は、図２～図９に示すように、樹脂等で形成された絶縁性基板である。第１導電板２１は、第１導電部に相当しており、アルミニウム等の金属で板状に形成されている。これにより、第１導電板２１は、導電性を有する。また、第１導電板２１は、基板１５上に形成されている。
【0016】
Ｐ端子３０は、第１端子に相当しており、第１導電板２１と基板１５の厚み方向ＤＴに接続されている。さらに、Ｐ端子３０は、第１導電板２１との境界部から厚み方向ＤＴと直交する一方向Ｄａに延びる板状にアルミニウム等の金属で形成されている。また、Ｐ端子３０は、図示しない電源に接続されている。
【0017】
第１半導体素子３１は、第１素子に相当しており、例えば、ＳｉやＳｉＣを用いたＭＯＳＦＥＴ素子である。なお、ＭＯＳＦＥＴは、Metal-Oxide-Semiconductor Field-Effect Transistorの略である。
【0018】
さらに、第１半導体素子３１は、図６に示すように、第１ドレイン電極３１１、第１ソース電極３１２および図示しない第１ゲート電極を有する。第１ドレイン電極３１１は、第１電極に相当しており、はんだ等の第１接合材４１を介して第１導電板２１と厚み方向ＤＴに接続されている。第１ソース電極３１２は、第２電極に相当しており、はんだ等の第２接合材４２を介して後述の第１ターミナル６１と厚み方向ＤＴに接続されている。第１ゲート電極は、第１ゲート電極への印加電圧に基づいて第１ドレイン電極３１１および第１ソース電極３１２の間にて電流を流させる。
【0019】
第２導電板２２は、第２導電部に相当しており、アルミニウム等の金属で板状に形成されている。これにより、第２導電板２２は、導電性を有する。また、第２導電板２２は、図２～図９に示すように、基板１５上に形成されている。さらに、第２導電板２２は、第１導電板２１と離れていることにより、第１導電板２１とは絶縁されている。また、第２導電板２２は、図６に示すように、導電部両端２２２を有する。導電部両端２２２は、後述の延長部両端４１２を通って第２導電板２２を一方向Ｄａと直交する方向に切断したとき、厚み方向ＤＴおよび一方向Ｄａと直交する方向を向く。
【0020】
第１ターミナル６１は、第２接合材４２を介して第１ソース電極３１２と厚み方向ＤＴに接続されている。また、第１ターミナル６１は、第１ソース電極３１２から厚み方向ＤＴおよび一方向Ｄａと直交する方向であって第２導電板２２に向かう方向に延びる板状にアルミニウム等の金属等で形成されている。これにより、第１ターミナル６１は、はんだ等の第３接合材４３を介して第２導電板２２と厚み方向ＤＴに接続されている。なお、厚み方向ＤＴおよび一方向Ｄａと直交する方向は、厚み方向ＤＴおよび一方向Ｄａと交差する方向に対応する。
【0021】
第２半導体素子３２は、第２素子に相当しており、例えば、ＳｉやＳｉＣを用いたＭＯＳＦＥＴ素子である。さらに、第２半導体素子３２は、図４および図５に示すように、第１半導体素子３１と一方向Ｄａに対向している。第２半導体素子３２および第１半導体素子３１は、一方向Ｄａに順に並んでいる。
【0022】
また、第２半導体素子３２は、図７に示すように、第２ドレイン電極３２１、第２ソース電極３２２および図示しない第２ゲート電極を有する。第２ドレイン電極３２１は、第３電極に相当しており、はんだ等の第４接合材４４を介して第２導電板２２に接続されている。第２ソース電極３２２は、第４電極に相当しており、はんだ等の第５接合材４５を介して、第２ターミナル６２と厚み方向ＤＴに接続されている。第２ゲート電極は、第２ゲート電極への印加電圧に基づいて第２ドレイン電極３２１および第２ソース電極３２２の間にて電流を流させる。なお、第２ターミナル６２は、アルミニウム等の金属で板状に形成されている。
【0023】
【0024】
第１延長部４０１は、図７に示すように、はんだ等の第６接合材４６を介して第２ターミナル６２と厚み方向ＤＴに接続されている。このため、第１延長部４０１は、第６接合材４６、第２ターミナル６２および第５接合材４５を介して第２ソース電極３２２と接続されている。さらに、第１延長部４０１は、厚み方向ＤＴおよび一方向Ｄａと直交する方向に延びている。また、第１延長部４０１を厚み方向ＤＴに投影したとき、投影した第１延長部４０１は、第２導電板２２と重なる。さらに、厚み方向ＤＴにおける第１延長部４０１から第２導電板２２までの最小距離であるＬ１は、例えば、０．２～１．５ｍｍとされている。
【0025】
第２延長部４０２は、図１～図３、図６および図９に示すように、ここでは、２つ形成されている。第２延長部４０２は、第１延長部４０１の両端にそれぞれ接続されている。また、第２延長部４０２は、第１延長部４０１から一方向Ｄａに延びている。さらに、第２延長部４０２は、電源に接続されている。また、第２延長部４０２を厚み方向ＤＴに投影したとき、投影した第２延長部４０２は、第１導電板２１、第２導電板２２および第１ターミナル６１と重なる。さらに、厚み方向ＤＴにおける第２延長部４０２から第１ターミナル６１までの最小距離であるＬ２は、例えば、０．２～１．５ｍｍとされている。なお、第２延長部４０２の数は、２つであることに限定されないで、少なくとも１つあればよい。
【0026】
また、第２延長部４０２は、図６に示すように、延長部両端４１２を有する。延長部両端４１２は、第２延長部４０２を一方向Ｄａと直交する方向に切断したとき、厚み方向ＤＴおよび一方向Ｄａと直交する方向を向く。さらに、ここでは、延長部両端４１２を厚み方向ＤＴに投影したとき、投影した延長部両端４１２が導電部両端２２２と重ならない。
【0027】
開口４０５は、図２～図５および図９に示すように、第１延長部４０１および第２延長部４０２によって形成された空間である。また、ここでは、開口４０５は、角がＲ形状とされた四角形状に形成されている。なお、開口４０５の形状は、四角形状であることに限定されないで、多角形状や円形状等であってもよい。
【0028】
第１ゲート端子７１は、銅等の金属で柱状に形成されている。さらに、第１ゲート端子７１は、厚み方向ＤＴおよび一方向Ｄａと直交する方向に間隔を空けて複数並んでいる。また、第１ゲート端子７１は、図３および図５に示すように、第１接合部７１１、第１引き出し部７１２および第１頂部７１３を有する。
【0029】
第１接合部７１１は、第１半導体素子３１の図示しない配線およびはんだ等を介して、第１ゲート電極と接続されている。第１引き出し部７１２は、第１接合部７１１と接続されている。さらに、第１引き出し部７１２は、第１接合部７１１から厚み方向ＤＴに延びている。これにより、第１ゲート端子７１は、開口４０５を通過するように延びている。第１頂部７１３は、第１引き出し部７１２と接続されている。また、ここでは、第１頂部７１３は、厚み方向ＤＴと交差する方向に延びている。さらに、第１頂部７１３は、第１半導体素子３１および第２半導体素子３２を駆動させる図示しない駆動回路と接続されている。なお、第１頂部７１３は、厚み方向ＤＴと交差する方向に延びていることに限定されないで、厚み方向ＤＴに延びていてもよい。
【0030】
第２ゲート端子７２は、銅等の金属で柱状に形成されている。さらに、第２ゲート端子７２は、第１ゲート端子７１が並ぶ方向に間隔を空けて複数並んでいる。また、第２ゲート端子７２は、図３および図４に示すように、第２接合部７２１、第２引き出し部７２２および第２頂部７２３を有する。
【0031】
第２接合部７２１は、第２半導体素子３２の図示しない配線およびはんだ等を介して、第２ゲート電極と接続されている。第２引き出し部７２２は、第２接合部７２１と接続されている。さらに、第２引き出し部７２２は、第２接合部７２１から厚み方向ＤＴに延びている。これにより、第２ゲート端子７２は、開口４０５を通過するように延びている。このため、第１ゲート端子７１および第２ゲート端子７２は、第１半導体素子３１および第２半導体素子３２の間に配置されているとともに、互いに向かい合っている。第２頂部７２３は、第２引き出し部７２２と接続されている。また、ここでは、第２頂部７２３は、第２引き出し部７２２との境界部から第１頂部７１３に向かう方向に延びている。さらに、第２頂部７２３は、駆動回路と接続されている。なお、第２頂部７２３は、第２引き出し部７２２との境界部から第１頂部７１３に向かう方向に延びていることに限定されないで、厚み方向ＤＴに延びていてもよい。
【0032】
Ｏ端子５０は、出力端子に相当しており、図２～図５、図８および図９に示すように、第２導電板２２と厚み方向ＤＴに接続されている。また、Ｏ端子５０は、第２導電板２２から一方向Ｄａとは反対方向に延びている。さらに、Ｏ端子５０は、図示しないモータに接続されている。また、Ｏ端子５０は、第１半導体素子３１および第２半導体素子３２のオンオフに応じた電流をモータに出力する。
【0033】
第１引き出し配線８１は、図２、図３、図８および図９に示すように、第１ゲート端子７１と同様の形状に形成されている。また、第１引き出し配線８１は、第１ゲート端子７１が並ぶ方向に第１ゲート端子７１とともに並んでいる。さらに、第１引き出し配線８１は、第１導電板２１および駆動回路に接続されている。
【0034】
第２引き出し配線８２は、第２ゲート端子７２と同様の形状に形成されている。また、第２引き出し配線８２は、第２ゲート端子７２が並ぶ方向に第２ゲート端子７２とともに並んでいる。さらに、第２引き出し配線８２は、第２導電板２２および駆動回路に接続されている。
【0035】
封止樹脂８５は、図１に示すように、基板１５と、第１導電板２１と、第１半導体素子３１と、第１接合材４１と、第２導電板２２と、第１ターミナル６１と、第２接合材４２と、第３接合材４３とを覆っている。また、封止樹脂８５は、第２半導体素子３２と、第４接合材４４と、第２ターミナル６２と、第５接合材４５と、第６接合材４６とを覆っている。さらに、封止樹脂８５は、Ｐ端子３０が封止樹脂８５から突き出るように、Ｐ端子３０の一部を覆っている。また、封止樹脂８５は、第１延長部４０１を覆っているとともに、第２延長部４０２が封止樹脂８５から突き出るように、Ｎ端子４０の一部を覆っている。さらに、封止樹脂８５は、Ｏ端子５０が封止樹脂８５から突き出るように、Ｏ端子５０の一部を覆っている。また、封止樹脂８５は、第１頂部７１３の一部が封止樹脂８５の外部に露出するように、第１ゲート端子７１を覆っている。さらに、封止樹脂８５は、第２頂部７２３の一部が封止樹脂８５の外部に露出するように、第２ゲート端子７２を覆っている。また、封止樹脂８５は、第１引き出し配線８１の一部が封止樹脂８５の外部に露出するように、第１引き出し配線８１を覆っている。さらに、封止樹脂８５は、第２引き出し配線８２の一部が封止樹脂８５の外部に露出するように、第２引き出し配線８２を覆っている。
【0036】
【0037】
ここで、例えば、電流経路Ｃｐの方向がＰ端子３０からＮ端子４０に向かう方向であるとする。このとき、第１ターミナル６１および第２導電板２２の間における電流経路方向は、一方向Ｄａとは反対方向である。さらに、第２延長部４０２における電流経路方向は、一方向Ｄａである。したがって、第１ターミナル６１および第２導電板２２の間における電流経路方向は、第２延長部４０２における電流経路方向とは反対方向になっている。
【0038】
以上のように、第１実施形態の半導体装置１０は、構成されている。次に、モータ制御に用いられるときの半導体装置１０の作動について説明する。
【0039】
図示しない制御装置によって、駆動回路から第１ゲート端子７１等を介して第１ゲート電極に印加される電圧、および、駆動回路から第２ゲート端子７２等を介して第２ゲート電極に印加される電圧が制御される。これにより、第１半導体素子３１および第２半導体素子３２がオンオフ制御される。このため、電源、Ｐ端子３０、Ｎ端子４０、Ｏ端子５０およびモータの間における電流が制御される。したがって、モータが制御される。
【0040】
以上のように、半導体装置１０は、モータ制御に用いられる。次に、半導体装置１０では、半導体装置１０のインダクタンスの増加が抑制されることについて説明する。
【0041】
半導体装置１０では、第２半導体素子３２は、第１半導体素子３１と一方向Ｄａに対向している。第１ゲート端子７１は、開口４０５を通過するように延びている。第２ゲート端子７２は、開口４０５を通過するように延びている。また、第１ゲート端子７１および第２ゲート端子７２は、第１半導体素子３１および第２半導体素子３２の間に配置されているとともに、互いに向かい合っている。さらに、Ｐ端子３０、第１導電板２１、第１半導体素子３１、第１ターミナル６１、第２導電板２２、第２半導体素子３２およびＮ端子４０の間にて電流経路Ｃｐが形成されている。
【0042】
これにより、第１ゲート端子７１および第２ゲート端子７２が互いに向かい合っていない場合と比較して、共通の開口４０５を通過する第１ゲート端子７１および第２ゲート端子７２から駆動回路までの電流の経路長さを小さくすることができる。また、第１ゲート端子７１および第２ゲート端子７２が互いに向かい合っていない場合と比較して、第１導電板２１、第１ターミナル６１、第２導電板２２およびＮ端子４０等の大きさを小さくできるため、電流経路Ｃｐの長さが小さくなる。したがって、半導体装置１０内の電流の経路長さが小さくなることから、半導体装置１０のインダクタンスの増加が抑制される。さらに、半導体装置１０のインダクタンスの増加が抑制されるため、第１半導体素子３１および第２半導体素子３２のスイッチング速度の低下が抑制される。よって、第１半導体素子３１および第２半導体素子３２のスイッチング損失が抑制される。
【0043】
また、ここで、特許文献１に記載された半導体モジュールでは、第３金属配線板に第１貫通孔および第２貫通孔が形成されており、第１ゲート端子が第１貫通孔を挿通するとともに、第２ゲート端子が第２貫通孔を挿通している。さらに、第１貫通孔の形状および大きさは、第１ゲート端子の形状および大きさに対応する。また、第２貫通孔の形状および大きさは、第２ゲート端子の形状および大きさに対応する。これにより、第１ゲート端子から第１貫通孔の内面までの距離および第２ゲート端子から第２貫通孔の内面までの距離は、比較的小さい。このため、第１ゲート端子および第２ゲート端子は、第３金属配線板と接触する等の第３金属配線板との機械的干渉が生じやすい。
【0044】
これに対して、本実施形態の半導体装置１０では、Ｎ端子４０は、第１延長部４０１と、第２延長部４０２と、開口４０５とを有する。第１延長部４０１は、厚み方向ＤＴおよび一方向Ｄａと直交する方向に延びている。第２延長部４０２は、第１延長部４０１に接続されているとともに、第１延長部４０１から一方向Ｄａに延びている。開口４０５は、第１延長部４０１および第２延長部４０２によって形成された空間である。また、第１ゲート端子７１および第２ゲート端子７２は、開口４０５を通過するように延びている。
【0045】
これにより、Ｎ端子４０は、第１ゲート端子７１および第２ゲート端子７２と離れる方向であって、迂回する方向に延びている。このため、Ｎ端子４０と、第１ゲート端子７１および第２ゲート端子７２とが接触しにくくなる。したがって、第１ゲート端子７１および第２ゲート端子７２の機械的干渉が抑制される。
【0046】
また、第１実施形態の半導体装置１０では、以下に記載する効果も奏する。
【0047】
［１－１］第１ターミナル６１および第２導電板２２の間における電流経路方向は、第２延長部４０２における電流経路方向とは反対方向になっている。
【0048】
これにより、第１ターミナル６１および第２導電板２２の間を流れる電流による磁界の向きが第２延長部４０２を流れる電流による磁界の向きとは反対方向になる箇所が発生する。このため、第１ターミナル６１および第２導電板２２の間と、第２延長部４０２とは、互いに磁界を打ち消し合う。したがって、第１ターミナル６１および第２導電板２２の間と第２延長部４０２のインダクタンスの増加が抑制されることから、半導体装置１０のインダクタンスの増加が抑制される。
【0049】
［１－２］第２延長部４０２を厚み方向ＤＴに投影したとき、投影した第２延長部４０２が第２導電板２２と重なる。
【0050】
これにより、厚み方向ＤＴに投影した第２延長部４０２が第２導電板２２と重なっていない場合と比較して、第１ターミナル６１および第２導電板２２の間と第２延長部４０２とが近づく。このため、第１ターミナル６１および第２導電板２２の間と、第２延長部４０２とは、互いに磁界を打ち消し合いやすくなる。よって、第１ターミナル６１および第２導電板２２の間と第２延長部４０２のインダクタンスの増加が抑制されることから、半導体装置１０のインダクタンスの増加が抑制される。
【0051】
（第２実施形態）
第２実施形態では、Ｎ端子４０および第２導電板２２の形態が第１実施形態と異なる。具体的には、第１実施形態では、延長部両端４１２を厚み方向ＤＴに投影したとき、投影した延長部両端４１２が導電部両端２２２と重ならない。これに対して、第２実施形態では、図１０に示すように、厚み方向ＤＴに投影した延長部両端４１２は、導電部両端２２２と重なる。これ以外は、第１実施形態と同様である。この第２実施形態においても、第１実施形態と同様の効果を奏する。また、第２実施形態では、以下に記載する効果も奏する。
第２実施形態では、Ｎ端子４０および第２導電板２２の形態が第１実施形態と異なる。具体的には、第１実施形態では、延長部両端４１２を厚み方向ＤＴに投影したとき、投影した延長部両端４１２が導電部両端２２２と重ならない。これに対して、第２実施形態では、図１０に示すように、厚み方向ＤＴに投影した延長部両端４１２は、導電部両端２２２と重なる。これ以外は、第１実施形態と同様である。この第２実施形態においても、第１実施形態と同様の効果を奏する。また、第２実施形態では、以下に記載する効果も奏する。
【0052】
［２］延長部両端４１２を厚み方向ＤＴに投影したとき、投影した延長部両端４１２が導電部両端２２２と重なる。
【0053】
これにより、厚み方向ＤＴに投影した延長部両端４１２と導電部両端２２２とが重ならない場合と比較して、第２延長部４０２および第２導電板２２の重なる部分を最大にしつつ、第２延長部４０２および第２導電板２２の大きさを小さくできる。このため、半導体装置１０の大型化が抑制される。
【0054】
（第３実施形態）
第３実施形態では、Ｎ端子４０の形態が第１実施形態と異なる。これ以外は、第１実施形態と同様である。
第３実施形態では、Ｎ端子４０の形態が第１実施形態と異なる。これ以外は、第１実施形態と同様である。
【0055】
具体的には、図１１に示すように、Ｎ端子４０は、第１延長部４０１、第２延長部４０２および開口４０５に加えて、第３延長部４０３を有する。
【0056】
第３延長部４０３は、第２延長部４０２のうち第１延長部４０１とは反対側と接続されている。また、第３延長部４０３は、第２延長部４０２との境界部から一方向Ｄａに延びている。さらに、第３延長部４０３は、第１延長部４０１および第２延長部４０２とともに開口４０５を形成している。また、第３延長部４０３を厚み方向ＤＴに投影したとき、投影した第３延長部４０３がＰ端子３０と重なる。
【0057】
ここで、例えば、電流経路Ｃｐの方向がＰ端子３０からＮ端子４０に向かう方向であるとする。このとき、第２延長部４０２および第３延長部４０３の間における電流経路方向は、厚み方向ＤＴおよび一方向Ｄａと直交する方向の内向きである。さらに、第１ターミナル６１における電流経路方向は、厚み方向ＤＴおよび一方向Ｄａと直交する方向の外向きである。したがって、第２延長部４０２および第３延長部４０３の間における電流経路方向は、第１ターミナル６１における電流経路方向とは反対方向になっている。
【0058】
また、このとき、第３延長部４０３における電流経路方向は、一方向Ｄａである。さらに、Ｐ端子３０における電流経路方向は、一方向Ｄａとは反対方向である。よって、第３延長部４０３における電流経路方向は、Ｐ端子３０における電流経路方向とは反対方向になっている。
【0059】
以上のように、第３実施形態の半導体装置１０は、構成されている。この第３実施形態においても、第１実施形態と同様の効果を奏する。また、第３実施形態では、以下に記載する効果も奏する。
【0060】
［３－１］第２延長部４０２および第３延長部４０３の間における電流経路方向は、第１ターミナル６１における電流経路方向とは反対方向になっている。
【0061】
これにより、第２延長部４０２および第３延長部４０３の間を流れる電流による磁界の向きが第１ターミナル６１を流れる電流による磁界の向きとは反対方向になる箇所が発生する。このため、第２延長部４０２および第３延長部４０３の間と、第１ターミナル６１とは、互いに磁界を打ち消し合う。したがって、第２延長部４０２および第３延長部４０３の間と第１ターミナル６１のインダクタンスの増加が抑制されることから、半導体装置１０のインダクタンスの増加が抑制される。
【0062】
［３－２］第３延長部４０３における電流経路方向は、Ｐ端子３０における電流経路方向とは反対方向になっている。
【0063】
これにより、第３延長部４０３を流れる電流による磁界の向きがＰ端子３０を流れる電流による磁界の向きとは反対方向になる箇所が発生する。このため、第３延長部４０３と、Ｐ端子３０とは、互いに磁界を打ち消し合う。したがって、第３延長部４０３とＰ端子３０のインダクタンスの増加が抑制されることから、半導体装置１０のインダクタンスの増加が抑制される。
【0064】
［３－３］第３延長部４０３を厚み方向ＤＴに投影したとき、投影した第３延長部４０３がＰ端子３０と重なる。
【0065】
これにより、厚み方向ＤＴに投影した第３延長部４０３がＰ端子３０と重なっていない場合と比較して、第３延長部４０３とＰ端子３０とが近づく。このため、第３延長部４０３と、Ｐ端子３０とは、互いに磁界を打ち消し合いやすくなる。よって、第３延長部４０３とＰ端子３０のインダクタンスの増加が抑制されることから、半導体装置１０のインダクタンスの増加が抑制される。
【0066】
（第４実施形態）
第４実施形態では、第１ターミナル６１およびＮ端子４０の形態が第３実施形態と異なる。具体的には、第３実施形態では、第３延長部４０３を厚み方向ＤＴに投影したとき、投影した第３延長部４０３が第１ターミナル６１と重ならない。これに対して、第４実施形態では、図１２に示すように、厚み方向ＤＴに投影した第３延長部４０３が第１ターミナル６１と重なる。これ以外は、第３実施形態と同様である。この第４実施形態においても、第３実施形態と同様の効果を奏する。また、第４実施形態では、以下に記載する効果も奏する。
第４実施形態では、第１ターミナル６１およびＮ端子４０の形態が第３実施形態と異なる。具体的には、第３実施形態では、第３延長部４０３を厚み方向ＤＴに投影したとき、投影した第３延長部４０３が第１ターミナル６１と重ならない。これに対して、第４実施形態では、図１２に示すように、厚み方向ＤＴに投影した第３延長部４０３が第１ターミナル６１と重なる。これ以外は、第３実施形態と同様である。この第４実施形態においても、第３実施形態と同様の効果を奏する。また、第４実施形態では、以下に記載する効果も奏する。
【0067】
［４］第３延長部４０３を厚み方向ＤＴに投影したとき、投影した第３延長部４０３が第１ターミナル６１と重なる。
【0068】
これにより、厚み方向ＤＴに投影した第３延長部４０３が第１ターミナル６１と重なっていない場合と比較して、第３延長部４０３と第１ターミナル６１とが近づく。このため、第３延長部４０３と、第１ターミナル６１とは、互いに磁界を打ち消し合いやすくなる。よって、第３延長部４０３と第１ターミナル６１のインダクタンスの増加が抑制されることから、半導体装置１０のインダクタンスの増加が抑制される。
【0069】
（第５実施形態）
第５実施形態では、半導体装置１０は、第１半導体素子３１、第２半導体素子３２、第１ゲート端子７１および第２ゲート端子７２に加えて、第３半導体素子３３、第４半導体素子３４、第３ゲート端子７３および第４ゲート端子７４を備える。また、第１ターミナル６１の形態が第１実施形態と異なる。これら以外は、第１実施形態と同様である。
第５実施形態では、半導体装置１０は、第１半導体素子３１、第２半導体素子３２、第１ゲート端子７１および第２ゲート端子７２に加えて、第３半導体素子３３、第４半導体素子３４、第３ゲート端子７３および第４ゲート端子７４を備える。また、第１ターミナル６１の形態が第１実施形態と異なる。これら以外は、第１実施形態と同様である。
【0070】
図１３および図１４に示すように、第３半導体素子３３は、第３素子に相当しており、例えば、ＳｉやＳｉＣを用いたＭＯＳＦＥＴ素子である。さらに、第３半導体素子３３は、第１半導体素子３１と厚み方向ＤＴおよび一方向Ｄａと直交する方向に対向している。
【0071】
また、第３半導体素子３３は、第３ドレイン電極３３１、第３ソース電極３３２および図示しない第３ゲート電極を有する。第３ドレイン電極３３１は、第５電極に相当しており、はんだ等を介して第１導電板２１と厚み方向ＤＴに接続されている。第３ソース電極３３２は、第６電極に相当しており、はんだ等を介して第１ターミナル６１と厚み方向ＤＴに接続されている。第３ゲート電極は、第３ゲート電極への印加電圧に基づいて第３ドレイン電極３３１および第３ソース電極３３２の間にて電流を流させる。
【0072】
第４半導体素子３４は、第４素子に相当しており、例えば、ＳｉやＳｉＣを用いたＭＯＳＦＥＴ素子である。さらに、第４半導体素子３４は、第２半導体素子３２と厚み方向ＤＴおよび一方向Ｄａと直交する方向に対向している。また、第４半導体素子３４は、第３半導体素子３３と一方向Ｄａに対向している。第４半導体素子３４および第３半導体素子３３は、一方向Ｄａに順に並んでいる。
【0073】
また、第４半導体素子３４は、第４ドレイン電極３４１、第４ソース電極３４２および図示しない第４ゲート電極を有する。第４ドレイン電極３４１は、第７電極に相当しており、はんだ等を介して第２導電板２２と厚み方向ＤＴに接続されている。第４ソース電極３４２は、第８電極に相当しており、はんだ等を介して第２ターミナル６２と厚み方向ＤＴに接続されている。第４ゲート電極は、第４ゲート電極への印加電圧に基づいて第４ドレイン電極３４１および第４ソース電極３４２の間にて電流を流させる。
【0074】
第３ゲート端子７３は、銅等の金属で柱状に形成されている。さらに、第３ゲート端子７３は、第１ゲート端子７１が並ぶ方向に間隔を空けて複数並んでいる。また、第３ゲート端子７３は、第３接合部７３１、第３引き出し部７３２および第３頂部７３３を有する。
【0075】
第３接合部７３１は、第３半導体素子３３の図示しない配線およびはんだ等を介して、第３ゲート電極と接続されている。第３引き出し部７３２は、第３接合部７３１と接続されている。さらに、第３引き出し部７３２は、第３接合部７３１から厚み方向ＤＴに延びている。これにより、第３ゲート端子７３は、開口４０５を通過するように延びている。第３頂部７３３は、第３引き出し部７３２と接続されている。また、ここでは、第３頂部７３３は、厚み方向ＤＴと交差する方向に延びている。さらに、第３頂部７３３は、第１半導体素子３１、第２半導体素子３２、第３半導体素子３３および第４半導体素子３４を駆動させる図示しない駆動回路と接続されている。なお、第３頂部７３３は、厚み方向ＤＴと交差する方向に延びていることに限定されないで、厚み方向ＤＴに延びていてもよい。
【0076】
第４ゲート端子７４は、銅等の金属で柱状に形成されている。さらに、第４ゲート端子７４は、第２ゲート端子７２が並ぶ方向に間隔を空けて複数並んでいる。また、第４ゲート端子７４は、第４接合部７４１、第４引き出し部７４２および第４頂部７４３を有する。
【0077】
第４接合部７４１は、第４半導体素子３４の図示しない配線およびはんだ等を介して、第４ゲート電極と接続されている。第４引き出し部７４２は、第４接合部７４１と接続されている。さらに、第４引き出し部７４２は、第４接合部７４１から厚み方向ＤＴに延びている。これにより、第４ゲート端子７４は、開口４０５を通過するように延びている。このため、第３ゲート端子７３および第４ゲート端子７４は、第３半導体素子３３および第４半導体素子３４の間に配置されているとともに、互いに向かい合っている。第４頂部７４３は、第４引き出し部７４２と接続されている。また、ここでは、第４頂部７４３は、第４引き出し部７４２との境界部から第３頂部７３３に向かう方向に延びている。さらに、第４頂部７４３は、駆動回路と接続されている。なお、第４頂部７４３は、第４引き出し部７４２との境界部から第３頂部７３３に向かう方向に延びていることに限定されないで、厚み方向ＤＴに延びていてもよい。また、図１３および図１４において、図の煩雑さを避けるため、第１引き出し配線８１および第２引き出し配線８２の記載は省略されている。
【0078】
第１ターミナル６１は、第２導電板２２のうち第１半導体素子３１に対して第３半導体素子３３とは反対側の部位に接続されている。さらに、第１ターミナル６１は、第２導電板２２のうち第３半導体素子３３に対して第１半導体素子３１とは反対側の部位と接続されている。
【0079】
また、Ｐ端子３０、第１導電板２１、第１半導体素子３１、第１ターミナル６１、第２導電板２２、第２半導体素子３２およびＮ端子４０の間にて電流経路Ｃｐが形成されている。これに加えて、Ｐ端子３０、第１導電板２１、第３半導体素子３３、第１ターミナル６１、第２導電板２２、第４半導体素子３４およびＮ端子４０の間にて電流経路Ｃｐが形成されている。
【0080】
以上のように、第５実施形態の半導体装置１０は、構成されている。この第５実施形態においても、第１実施形態と同様の効果を奏する。また、第５実施形態では、以下に記載する効果も奏する。
【0081】
［５］第１ターミナル６１は、第２導電板２２のうち第１半導体素子３１に対して第３半導体素子３３とは反対側に接続されているとともに、第２導電板２２のうち第３半導体素子３３に対して第１半導体素子３１とは反対側に接続されている。
【0082】
これにより、第１半導体素子３１側の第１ターミナル６１および第２導電板２２の間における電流の経路が形成されるとともに、第３半導体素子３３側の第１ターミナル６１および第２導電板２２の間における電流の経路が形成される。このため、第１半導体素子３１側および第３半導体素子３３側のどちらか一方のみに電流の経路が形成されている場合と比較して、インダクタンスの偏りが抑制される。
【0083】
（第６実施形態）
第６実施形態では、図１５および図１６に示すように、Ｐ端子３０、第１ターミナル６１およびＮ端子４０の形態が第５実施形態と異なる。これ以外は、第５実施形態と同様である。なお、図１５および図１６において、図の煩雑さを避けるため、第１引き出し配線８１および第２引き出し配線８２の記載は省略されている。
第６実施形態では、図１５および図１６に示すように、Ｐ端子３０、第１ターミナル６１およびＮ端子４０の形態が第５実施形態と異なる。これ以外は、第５実施形態と同様である。なお、図１５および図１６において、図の煩雑さを避けるため、第１引き出し配線８１および第２引き出し配線８２の記載は省略されている。
【0084】
Ｐ端子３０は、第１のＰ端子３０１および第２のＰ端子３０２を有する。第１のＰ端子３０１および第２のＰ端子３０２は、第１導電板２１に接続されている。また、第１のＰ端子３０１および第２のＰ端子３０２は、厚み方向ＤＴおよび一方向Ｄａと直交する方向に間隔を空けて並んでいる。さらに、第１のＰ端子３０１は、第１半導体素子３１および第２半導体素子３２と一方向Ｄａに並んでいる。第２のＰ端子３０２は、第３半導体素子３３および第４半導体素子３４と一方向Ｄａに並んでいる。
【0085】
第１ターミナル６１は、第２導電板２２のうち、第１半導体素子３１に対して第３半導体素子３３とは反対側の部位、および、第３半導体素子３３に対して第１半導体素子３１とは反対側の部位と接続されている。これに加えて、第１ターミナル６１は、第２導電板２２のうち第１半導体素子３１および第３半導体素子３３の間の部位と接続されている。
【0086】
Ｎ端子４０は、第１延長部４０１、第２延長部４０２および開口４０５に加えて、第３延長部４０３を有する。第３延長部４０３は、ここでは、第１延長部４０１に接続されている。また、第３延長部４０３は、第１延長部４０１との境界部から一方向Ｄａに延びている。さらに、厚み方向ＤＴおよび一方向Ｄａと直交する方向において、第３延長部４０３は、互いに隣り合う第２延長部４０２同士の間に配置されている。また、厚み方向ＤＴおよび一方向Ｄａと直交する方向において、第２延長部４０２および第３延長部４０３の間に、第１半導体素子３１および第３半導体素子３３が配置されている。
【0087】
また、第１のＰ端子３０１、第１導電板２１、第１半導体素子３１、第１ターミナル６１、第２導電板２２、第２半導体素子３２およびＮ端子４０の間にて第１電流経路Ｃｐ１が形成されている。さらに、第２のＰ端子３０２、第１導電板２１、第３半導体素子３３、第１ターミナル６１、第２導電板２２、第４半導体素子３４およびＮ端子４０の間にて第２電流経路Ｃｐ２が形成されている。
【0088】
ここで、例えば、第１電流経路Ｃｐ１の方向が第１のＰ端子３０１からＮ端子４０に向かう方向であるとする。また、第２電流経路Ｃｐ２の方向が第２のＰ端子３０２からＮ端子４０に向かう方向であるとする。このとき、第２導電板２２における電流経路方向は、一方向Ｄａとは反対方向である。さらに、第２延長部４０２における電流経路方向は、一方向Ｄａである。また、第３延長部４０３における電流経路方向は、一方向Ｄａである。したがって、第２導電板２２における電流経路方向は、第２延長部４０２における電流経路方向とは反対方向になっている。さらに、第２導電板２２における電流経路方向は、第３延長部４０３における電流経路方向とは反対方向になっている。
【0089】
以上のように、第６実施形態の半導体装置１０は、構成されている。この第６実施形態においても、第５実施形態と同様の効果を奏する。
【0090】
（第７実施形態）
第７実施形態では、図１７および図１８に示すように、第１ターミナル６１の態様が第５実施形態と異なる。また、第１半導体素子３１、第２半導体素子３２、第３半導体素子３３および第４半導体素子３４の態様が第５実施形態と異なる。さらに、半導体装置１０は、第１ターミナル６１および第２ターミナル６２に加えて、第３ターミナル６３を備える。また、Ｎ端子４０の第１延長部４０１、第２延長部４０２および開口４０５の態様が第５実施形態と異なる。さらに、Ｏ端子５０の形態が第５実施形態と異なる。また、第１ゲート端子７１、第２ゲート端子７２、第３ゲート端子７３および第４ゲート端子７４の態様が第５実施形態と異なる。これら以外は、第５実施形態と同様である。なお、図１７および図１８において、図の煩雑さを避けるため、第１引き出し配線８１および第２引き出し配線８２の記載は省略されている。
第７実施形態では、図１７および図１８に示すように、第１ターミナル６１の態様が第５実施形態と異なる。また、第１半導体素子３１、第２半導体素子３２、第３半導体素子３３および第４半導体素子３４の態様が第５実施形態と異なる。さらに、半導体装置１０は、第１ターミナル６１および第２ターミナル６２に加えて、第３ターミナル６３を備える。また、Ｎ端子４０の第１延長部４０１、第２延長部４０２および開口４０５の態様が第５実施形態と異なる。さらに、Ｏ端子５０の形態が第５実施形態と異なる。また、第１ゲート端子７１、第２ゲート端子７２、第３ゲート端子７３および第４ゲート端子７４の態様が第５実施形態と異なる。これら以外は、第５実施形態と同様である。なお、図１７および図１８において、図の煩雑さを避けるため、第１引き出し配線８１および第２引き出し配線８２の記載は省略されている。
【0091】
第１ターミナル６１は、はんだ等を介して第１ソース電極３１２に接続されている。さらに、第１ターミナル６１は、厚み方向ＤＴおよび一方向Ｄａと直交する方向に延びていることに代えて、第１ソース電極３１２から一方向Ｄａとは反対方向に延びている。これにより、第１ターミナル６１は、第２導電板２２に接続されている。
【0092】
第１半導体素子３１は、第３半導体素子３３と厚み方向ＤＴおよび一方向Ｄａと直交する方向に対向している。第２半導体素子３２は、第１半導体素子３１と一方向Ｄａに対向している。第２半導体素子３２および第１半導体素子３１は、一方向Ｄａに順に並んでいる。また、第２半導体素子３２は、第４半導体素子３４と厚み方向ＤＴおよび一方向Ｄａと直交する方向に対向している。第４半導体素子３４は、第３半導体素子３３と一方向Ｄａに対向している。第４半導体素子３４および第３半導体素子３３は、一方向Ｄａに順に並んでいる。
【0093】
第３ターミナル６３は、はんだ等を介して第３ソース電極３３２に接続されている。さらに、第３ターミナル６３は、第３ソース電極３３２から一方向Ｄａとは反対方向に延びている。これにより、第３ターミナル６３は、第２導電板２２に接続されている。
【0094】
第１延長部４０１は、第２ターミナル６２と厚み方向ＤＴに接続されている。第２ターミナル６２は、はんだ等を介して第２半導体素子３２に接続されている。このため、第１延長部４０１は、第２ターミナル６２等を介して第２ソース電極３２２と接続されている。また、第１延長部４０１は、一方向Ｄａに延びている。さらに、第１延長部４０１は、電源に接続されている。また、第１延長部４０１を厚み方向ＤＴに投影したとき、投影した第１延長部４０１は、第１導電板２１、第２導電板２２および第１ターミナル６１と重なる。
【0095】
第２延長部４０２は、第２ターミナル６２と厚み方向ＤＴに接続されている。第２ターミナル６２は、はんだ等を介して第４半導体素子３４に接続されている。このため、第２延長部４０２は、第２ターミナル６２等を介して第４ソース電極３４２と接続されている。また、第２延長部４０２は、一方向Ｄａに延びている。さらに、第２延長部４０２は、電源に接続されている。また、第２延長部４０２を厚み方向ＤＴに投影したとき、投影した第２延長部４０２は、第１導電板２１、第２導電板２２および第３ターミナル６３と重なる。さらに、第２延長部４０２は、厚み方向ＤＴおよび一方向Ｄａと直交する方向に第１延長部４０１と離れている。開口４０５は、第１延長部４０１および第２延長部４０２によって形成された空間である。
【0096】
Ｏ端子５０は、第１のＯ端子５０１および第２のＯ端子５０２を有する。第１のＯ端子５０１および第２のＯ端子５０２は、第２導電板２２に接続されている。また、第１のＯ端子５０１および第２のＯ端子５０２は、厚み方向ＤＴおよび一方向Ｄａと直交する方向に間隔を空けて並んでいる。さらに、第１のＯ端子５０１は、第２半導体素子３２と一方向Ｄａに対向している。第１のＯ端子５０１、第２半導体素子３２および第１半導体素子３１は、一方向Ｄａに順に並んでいる。第２のＯ端子５０２は、第４半導体素子３４と一方向Ｄａに対向している。第２のＯ端子５０２、第４半導体素子３４および第３半導体素子３３は、一方向Ｄａに順に並んでいる。
【0097】
第１ゲート端子７１は、第１ゲート電極に接続されているとともに、開口４０５を通過するように延びている。第２ゲート端子７２は、第２ゲート電極に接続されているとともに、開口４０５を通過するように延びている。第３ゲート端子７３は、第３ゲート電極に接続されているとともに、開口４０５を通過するように延びている。第４ゲート端子７４は、第４ゲート電極に接続されているとともに、開口４０５を通過するように延びている。また、第１ゲート端子７１および第３ゲート端子７３は、第１半導体素子３１および第３半導体素子３３の間に配置されているとともに、互いに向かい合っている。さらに、第２ゲート端子７２および第４ゲート端子７４は、第２半導体素子３２および第４半導体素子３４の間に配置されているとともに、互いに向かい合っている。
【0098】
また、Ｐ端子３０、第１導電板２１、第１半導体素子３１、第１ターミナル６１、第２導電板２２、第２半導体素子３２および第１延長部４０１の間にて第１電流経路Ｃｐ１が形成されている。
【0099】
ここで、例えば、第１電流経路Ｃｐ１の方向がＰ端子３０からＮ端子４０に向かう方向であるとする。このとき、第１ターミナル６１における電流経路方向は、一方向Ｄａとは反対方向である。さらに、第１延長部４０１における電流経路方向は、一方向Ｄａである。したがって、第１ターミナル６１における電流経路方向は、第１延長部４０１における電流経路方向とは反対方向になっている。
【0100】
また、Ｐ端子３０、第１導電板２１、第３半導体素子３３、第３ターミナル６３、第２導電板２２、第４半導体素子３４および第２延長部４０２の間にて第２電流経路Ｃｐ２が形成されている。
【0101】
ここで、例えば、第２電流経路Ｃｐ２の方向がＰ端子３０からＮ端子４０に向かう方向であるとする。このとき、第３ターミナル６３における電流経路方向は、一方向Ｄａとは反対方向である。さらに、第２延長部４０２における電流経路方向は、一方向Ｄａである。よって、第３ターミナル６３における電流経路方向は、第２延長部４０２における電流経路方向とは反対方向になっている。
【0102】
以上のように、第７実施形態の半導体装置１０は、構成されている。この第７実施形態においても、第５実施形態と同様の効果を奏する。
【0103】
（他の実施形態）
本開示は、上記実施形態に限定されるものではなく、上記実施形態に対して、適宜変更が可能である。また、上記各実施形態において、実施形態を構成する要素は、特に必須であると明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
本開示は、上記実施形態に限定されるものではなく、上記実施形態に対して、適宜変更が可能である。また、上記各実施形態において、実施形態を構成する要素は、特に必須であると明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【0104】
上記各実施形態では、第１素子に相当する第１半導体素子３１および第２素子に相当する第２半導体素子３２は、ＭＯＳＦＥＴ素子である。これに対して、第１半導体素子３１および第２半導体素子３２は、ＭＯＳＦＥＴ素子であることに限定されないで、ＩＧＢＴ素子等であってもよい。なお、ＩＧＢＴは、Insulated Gate Bipolar Transistorの略である。
【0105】
上記各実施形態では、Ｎ端子４０の第１延長部４０１は、第６接合材４６、第２ターミナル６２および第５接合材４５を介して第２ソース電極３２２と接続されている。これに対して、第２ターミナル６２は、形成されていなくてもよい。第１延長部４０１と第２ソース電極３２２とは、第２ターミナル６２を介さないで、はんだ等の接合材を介して接続されてもよい。
【0106】
（本開示の観点）
［観点１］
半導体装置であって、
基板（１５）と、
前記基板上に形成されているとともに、導電性を有する第１導電部（２１）と、
前記第１導電部に接続されているとともに、前記第１導電部から前記基板の厚み方向（ＤＴ）と交差する一方向（Ｄａ）に延びている第１端子（３０）と、
前記第１導電部に接続されている第１電極と、第２電極と、印加電圧に基づいて前記第１電極および前記第２電極の間にて電流を流させる第１ゲート電極と、を有する第１素子（３１）と、
前記基板上に形成されているとともに、導電性を有する第２導電部（２２）と、
前記第２電極に接続されているとともに、前記厚み方向および前記一方向と交差する方向に延びていることにより前記第２導電部に接続されているターミナル（６１）と、
前記第２導電部に接続されている第３電極と、第４電極と、印加電圧に基づいて前記第３電極および前記第４電極の間にて電流を流させる第２ゲート電極と、を有する第２素子（３２）と、
前記第４電極に接続されているとともに前記厚み方向および前記一方向と交差する方向に延びている第１延長部（４０１）と、前記第１延長部に接続されているとともに前記第１延長部から前記一方向に延びている第２延長部（４０２）と、前記第１延長部および前記第２延長部によって形成されている開口（４０５）と、を有する第２端子（４０）と、
前記第１ゲート電極に接続されているとともに、前記開口を通過するように延びている第１ゲート端子（７１）と、
前記第２ゲート電極に接続されているとともに、前記開口を通過するように延びている第２ゲート端子（７２）と、
前記第２導電部に接続されているとともに、前記第１素子および前記第２素子のオンオフに応じた電流を出力する出力端子（５０）と、
を備え、
前記第２素子は、前記第１素子と前記一方向に対向しており、
前記第１ゲート端子および前記第２ゲート端子は、前記第１素子および前記第２素子の間に配置されているとともに、互いに向かい合っており、
前記第１端子、前記第１導電部、前記第１素子、前記ターミナル、前記第２導電部、前記第２素子および前記第２端子の間にて電流経路（Ｃｐ）が形成されている半導体装置。
［観点２］
前記ターミナルおよび前記第２導電部の間における電流経路方向は、前記第２延長部における電流経路方向とは反対方向になっている観点１に記載の半導体装置。
［観点３］
前記第２延長部を前記厚み方向に投影したとき、投影した前記第２延長部が前記第２導電部と重なる観点２に記載の半導体装置。
［観点４］
前記第２延長部は、前記第２延長部を前記一方向と直交する方向に切断したとき、前記厚み方向および前記一方向と直交する方向を向く延長部両端（４１２）を有し、
前記第２導電部は、前記延長部両端を通って前記第２導電部を前記一方向と直交する方向に切断したとき、前記厚み方向および前記一方向と直交する方向を向く導電部両端（２２２）を有し、
前記延長部両端を前記厚み方向に投影したとき、投影した前記延長部両端が前記導電部両端と重なる観点２または３に記載の半導体装置。
［観点５］
前記第２端子は、前記第２延長部のうち前記第１延長部とは反対側と前記厚み方向および前記一方向と交差する方向に接続されているとともに前記一方向に延びており、前記第１延長部および前記第２延長部とともに前記開口を形成している第３延長部（４０３）を有し、
前記第２延長部および前記第３延長部の間における電流経路方向は、前記ターミナルにおける電流経路方向とは反対方向になっている観点１ないし４のいずれか１つに記載の半導体装置。
［観点６］
前記第３延長部における電流経路方向は、前記第１端子における電流経路方向とは反対方向になっている観点５に記載の半導体装置。
［観点７］
前記第３延長部を前記厚み方向に投影したとき、投影した前記第３延長部が前記第１端子と重なる観点６に記載の半導体装置。
［観点８］
前記第３延長部を前記厚み方向に投影したとき、投影した前記第３延長部が前記ターミナルと重なる観点５ないし７のいずれか１つに記載の半導体装置。
［観点９］
前記半導体装置は、
前記第１導電部に接続されている第５電極と、前記ターミナルに接続されている第６電極と、印加電圧に基づいて前記第５電極および前記第６電極の間にて電流を流させる第３ゲート電極と、を有する第３素子（３３）と、
前記第２導電部に接続されている第７電極と、前記第１延長部に接続されている第８電極と、印加電圧に基づいて前記第７電極および前記第８電極の間にて電流を流させる第４ゲート電極と、を有する第４素子（３４）と、
前記第３ゲート電極に接続されているとともに、前記開口を通過するように延びている第３ゲート端子（７３）と、
前記第４ゲート電極に接続されているとともに、前記開口を通過するように延びている第４ゲート端子（７４）と、
を備え、
前記第４素子は、前記第３素子と前記一方向に対向しており、
前記第３ゲート端子および前記第４ゲート端子は、前記第３素子および前記第４素子の間に配置されているとともに、互いに向かい合っており、
前記第１端子、前記第１導電部、前記第３素子、前記ターミナル、前記第２導電部、前記第４素子および前記第２端子の間にて電流経路が形成されている観点１ないし８のいずれか１つに記載の半導体装置。
［観点１０］
前記ターミナルは、前記第２導電部のうち前記第１素子に対して前記第３素子とは反対側に接続されているとともに、前記第２導電部のうち前記第３素子に対して前記第１素子とは反対側に接続されている観点９に記載の半導体装置。
［観点１１］
半導体装置であって、
基板（１５）と、
前記基板上に形成されているとともに、導電性を有する第１導電部（２１）と、
前記第１導電部に接続されているとともに、前記第１導電部から前記基板の厚み方向（ＤＴ）と交差する一方向（Ｄａ）に延びている第１端子（３０）と、
前記第１導電部に接続されている第１電極と、第２電極と、印加電圧に基づいて前記第１電極および前記第２電極の間にて電流を流させる第１ゲート電極と、を有する第１素子（３１）と、
前記基板上に形成されているとともに、導電性を有する第２導電部（２２）と、
前記第２電極に接続されているとともに、前記一方向とは反対方向に延びていることにより前記第２導電部に接続されている第１ターミナル（６１）と、
前記第２導電部に接続されている第３電極と、第４電極と、印加電圧に基づいて前記第３電極および前記第４電極の間にて電流を流させる第２ゲート電極と、を有する第２素子（３２）と、
前記第１導電部に接続されている第５電極と、第６電極と、印加電圧に基づいて前記第５電極および前記第６電極の間にて電流を流させる第３ゲート電極と、を有する第３素子（３３）と、
前記第６電極に接続されているとともに、前記一方向とは反対方向に延びていることにより前記第２導電部に接続されている第２ターミナル（６３）と、
前記第２導電部に接続されている第７電極と、第８電極と、印加電圧に基づいて前記第７電極および前記第８電極の間にて電流を流させる第４ゲート電極と、を有する第４素子（３４）と、
前記第４電極に接続されているとともに前記一方向に延びている第１延長部（４０１）と、前記第８電極に接続されているとともに前記一方向に延びている第２延長部（４０２）と、前記第１延長部および前記第２延長部によって形成されている開口（４０５）と、を有する第２端子（４０）と、
前記第１ゲート電極に接続されているとともに、前記開口を通過するように延びている第１ゲート端子（７１）と、
前記第２ゲート電極に接続されているとともに、前記開口を通過するように延びている第２ゲート端子（７２）と、
前記第３ゲート電極に接続されているとともに、前記開口を通過するように延びている第３ゲート端子（７３）と、
前記第４ゲート電極に接続されているとともに、前記開口を通過するように延びている第４ゲート端子（７４）と、
前記第２導電部に接続されているとともに、前記第１素子、前記第２素子、前記第３素子および前記第４素子のオンオフに応じた電流を出力する出力端子（５０、５０１、５０２）と、
を備え、
前記第１素子は、前記第３素子と前記厚み方向および前記一方向と交差する方向に対向しており、
前記第２素子は、前記第１素子と前記一方向に対向しているとともに、前記第４素子と前記厚み方向および前記一方向と交差する方向に対向しており、
前記第４素子は、前記第３素子と前記一方向に対向しており、
前記第１ゲート端子および前記第３ゲート端子は、前記第１素子および前記第３素子の間に配置されているとともに、互いに向かい合っており、
前記第２ゲート端子および前記第４ゲート端子は、前記第２素子および前記第４素子の間に配置されているとともに、互いに向かい合っており、
前記第１端子、前記第１導電部、前記第１素子、前記第１ターミナル、前記第２導電部、前記第２素子および前記第２端子の間にて第１電流経路（Ｃｐ１）が形成されており、
前記第１端子、前記第１導電部、前記第３素子、前記第２ターミナル、前記第２導電部、前記第４素子および前記第２端子の間にて第２電流経路（Ｃｐ２）が形成されている半導体装置。
［観点１］
半導体装置であって、
基板（１５）と、
前記基板上に形成されているとともに、導電性を有する第１導電部（２１）と、
前記第１導電部に接続されているとともに、前記第１導電部から前記基板の厚み方向（ＤＴ）と交差する一方向（Ｄａ）に延びている第１端子（３０）と、
前記第１導電部に接続されている第１電極と、第２電極と、印加電圧に基づいて前記第１電極および前記第２電極の間にて電流を流させる第１ゲート電極と、を有する第１素子（３１）と、
前記基板上に形成されているとともに、導電性を有する第２導電部（２２）と、
前記第２電極に接続されているとともに、前記厚み方向および前記一方向と交差する方向に延びていることにより前記第２導電部に接続されているターミナル（６１）と、
前記第２導電部に接続されている第３電極と、第４電極と、印加電圧に基づいて前記第３電極および前記第４電極の間にて電流を流させる第２ゲート電極と、を有する第２素子（３２）と、
前記第４電極に接続されているとともに前記厚み方向および前記一方向と交差する方向に延びている第１延長部（４０１）と、前記第１延長部に接続されているとともに前記第１延長部から前記一方向に延びている第２延長部（４０２）と、前記第１延長部および前記第２延長部によって形成されている開口（４０５）と、を有する第２端子（４０）と、
前記第１ゲート電極に接続されているとともに、前記開口を通過するように延びている第１ゲート端子（７１）と、
前記第２ゲート電極に接続されているとともに、前記開口を通過するように延びている第２ゲート端子（７２）と、
前記第２導電部に接続されているとともに、前記第１素子および前記第２素子のオンオフに応じた電流を出力する出力端子（５０）と、
を備え、
前記第２素子は、前記第１素子と前記一方向に対向しており、
前記第１ゲート端子および前記第２ゲート端子は、前記第１素子および前記第２素子の間に配置されているとともに、互いに向かい合っており、
前記第１端子、前記第１導電部、前記第１素子、前記ターミナル、前記第２導電部、前記第２素子および前記第２端子の間にて電流経路（Ｃｐ）が形成されている半導体装置。
［観点２］
前記ターミナルおよび前記第２導電部の間における電流経路方向は、前記第２延長部における電流経路方向とは反対方向になっている観点１に記載の半導体装置。
［観点３］
前記第２延長部を前記厚み方向に投影したとき、投影した前記第２延長部が前記第２導電部と重なる観点２に記載の半導体装置。
［観点４］
前記第２延長部は、前記第２延長部を前記一方向と直交する方向に切断したとき、前記厚み方向および前記一方向と直交する方向を向く延長部両端（４１２）を有し、
前記第２導電部は、前記延長部両端を通って前記第２導電部を前記一方向と直交する方向に切断したとき、前記厚み方向および前記一方向と直交する方向を向く導電部両端（２２２）を有し、
前記延長部両端を前記厚み方向に投影したとき、投影した前記延長部両端が前記導電部両端と重なる観点２または３に記載の半導体装置。
［観点５］
前記第２端子は、前記第２延長部のうち前記第１延長部とは反対側と前記厚み方向および前記一方向と交差する方向に接続されているとともに前記一方向に延びており、前記第１延長部および前記第２延長部とともに前記開口を形成している第３延長部（４０３）を有し、
前記第２延長部および前記第３延長部の間における電流経路方向は、前記ターミナルにおける電流経路方向とは反対方向になっている観点１ないし４のいずれか１つに記載の半導体装置。
［観点６］
前記第３延長部における電流経路方向は、前記第１端子における電流経路方向とは反対方向になっている観点５に記載の半導体装置。
［観点７］
前記第３延長部を前記厚み方向に投影したとき、投影した前記第３延長部が前記第１端子と重なる観点６に記載の半導体装置。
［観点８］
前記第３延長部を前記厚み方向に投影したとき、投影した前記第３延長部が前記ターミナルと重なる観点５ないし７のいずれか１つに記載の半導体装置。
［観点９］
前記半導体装置は、
前記第１導電部に接続されている第５電極と、前記ターミナルに接続されている第６電極と、印加電圧に基づいて前記第５電極および前記第６電極の間にて電流を流させる第３ゲート電極と、を有する第３素子（３３）と、
前記第２導電部に接続されている第７電極と、前記第１延長部に接続されている第８電極と、印加電圧に基づいて前記第７電極および前記第８電極の間にて電流を流させる第４ゲート電極と、を有する第４素子（３４）と、
前記第３ゲート電極に接続されているとともに、前記開口を通過するように延びている第３ゲート端子（７３）と、
前記第４ゲート電極に接続されているとともに、前記開口を通過するように延びている第４ゲート端子（７４）と、
を備え、
前記第４素子は、前記第３素子と前記一方向に対向しており、
前記第３ゲート端子および前記第４ゲート端子は、前記第３素子および前記第４素子の間に配置されているとともに、互いに向かい合っており、
前記第１端子、前記第１導電部、前記第３素子、前記ターミナル、前記第２導電部、前記第４素子および前記第２端子の間にて電流経路が形成されている観点１ないし８のいずれか１つに記載の半導体装置。
［観点１０］
前記ターミナルは、前記第２導電部のうち前記第１素子に対して前記第３素子とは反対側に接続されているとともに、前記第２導電部のうち前記第３素子に対して前記第１素子とは反対側に接続されている観点９に記載の半導体装置。
［観点１１］
半導体装置であって、
基板（１５）と、
前記基板上に形成されているとともに、導電性を有する第１導電部（２１）と、
前記第１導電部に接続されているとともに、前記第１導電部から前記基板の厚み方向（ＤＴ）と交差する一方向（Ｄａ）に延びている第１端子（３０）と、
前記第１導電部に接続されている第１電極と、第２電極と、印加電圧に基づいて前記第１電極および前記第２電極の間にて電流を流させる第１ゲート電極と、を有する第１素子（３１）と、
前記基板上に形成されているとともに、導電性を有する第２導電部（２２）と、
前記第２電極に接続されているとともに、前記一方向とは反対方向に延びていることにより前記第２導電部に接続されている第１ターミナル（６１）と、
前記第２導電部に接続されている第３電極と、第４電極と、印加電圧に基づいて前記第３電極および前記第４電極の間にて電流を流させる第２ゲート電極と、を有する第２素子（３２）と、
前記第１導電部に接続されている第５電極と、第６電極と、印加電圧に基づいて前記第５電極および前記第６電極の間にて電流を流させる第３ゲート電極と、を有する第３素子（３３）と、
前記第６電極に接続されているとともに、前記一方向とは反対方向に延びていることにより前記第２導電部に接続されている第２ターミナル（６３）と、
前記第２導電部に接続されている第７電極と、第８電極と、印加電圧に基づいて前記第７電極および前記第８電極の間にて電流を流させる第４ゲート電極と、を有する第４素子（３４）と、
前記第４電極に接続されているとともに前記一方向に延びている第１延長部（４０１）と、前記第８電極に接続されているとともに前記一方向に延びている第２延長部（４０２）と、前記第１延長部および前記第２延長部によって形成されている開口（４０５）と、を有する第２端子（４０）と、
前記第１ゲート電極に接続されているとともに、前記開口を通過するように延びている第１ゲート端子（７１）と、
前記第２ゲート電極に接続されているとともに、前記開口を通過するように延びている第２ゲート端子（７２）と、
前記第３ゲート電極に接続されているとともに、前記開口を通過するように延びている第３ゲート端子（７３）と、
前記第４ゲート電極に接続されているとともに、前記開口を通過するように延びている第４ゲート端子（７４）と、
前記第２導電部に接続されているとともに、前記第１素子、前記第２素子、前記第３素子および前記第４素子のオンオフに応じた電流を出力する出力端子（５０、５０１、５０２）と、
を備え、
前記第１素子は、前記第３素子と前記厚み方向および前記一方向と交差する方向に対向しており、
前記第２素子は、前記第１素子と前記一方向に対向しているとともに、前記第４素子と前記厚み方向および前記一方向と交差する方向に対向しており、
前記第４素子は、前記第３素子と前記一方向に対向しており、
前記第１ゲート端子および前記第３ゲート端子は、前記第１素子および前記第３素子の間に配置されているとともに、互いに向かい合っており、
前記第２ゲート端子および前記第４ゲート端子は、前記第２素子および前記第４素子の間に配置されているとともに、互いに向かい合っており、
前記第１端子、前記第１導電部、前記第１素子、前記第１ターミナル、前記第２導電部、前記第２素子および前記第２端子の間にて第１電流経路（Ｃｐ１）が形成されており、
前記第１端子、前記第１導電部、前記第３素子、前記第２ターミナル、前記第２導電部、前記第４素子および前記第２端子の間にて第２電流経路（Ｃｐ２）が形成されている半導体装置。
【符号の説明】
【0107】
１５ 基板
２１ 第１導電板
２２ 第２導電板
３０ Ｐ端子
３１ 第１半導体素子
３２ 第２半導体素子
４０ Ｎ端子
５０ Ｏ端子
７１ 第１ゲート端子
７２ 第２ゲート端子
２１ 第１導電板
２２ 第２導電板
３０ Ｐ端子
３１ 第１半導体素子
３２ 第２半導体素子
４０ Ｎ端子
５０ Ｏ端子
７１ 第１ゲート端子
７２ 第２ゲート端子
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】