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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024174731
(43)【公開日】2024-12-17
(54)【発明の名称】ＭＯＳスイッチを備える半導体集積回路
(51)【国際特許分類】
H03K 17/687 20060101AFI20241210BHJP
H03K 17/00 20060101ALI20241210BHJP
H03M 1/08 20060101ALN20241210BHJP
【ＦＩ】
H03K17/687 G
H03K17/00 D
H03M1/08 A
【審査請求】未請求
【請求項の数】13
【出願形態】ＯＬ
(21)【出願番号】P 2023092715
(22)【出願日】2023-06-05
(71)【出願人】
【識別番号】000116024
【氏名又は名称】ローム株式会社
(74)【代理人】
【識別番号】100105924
【弁理士】
【氏名又は名称】森下 賢樹
(74)【代理人】
【識別番号】100133215
【弁理士】
【氏名又は名称】真家 大樹
(72)【発明者】
【氏名】齊藤 孝一
【テーマコード（参考）】
5J022
5J055
【Ｆターム（参考）】
5J022AA02
5J022BA02
5J022BA03
5J022CA07
5J022CA10
5J022CE01
5J022CF01
5J055AX25
5J055BX05
5J055CX24
5J055DX22
5J055DX43
5J055DX61
5J055DX72
5J055EY10
5J055EY21
5J055EZ10
5J055EZ24
5J055GX01
5J055GX04
(57)【要約】
【課題】ＭＯＳスイッチのクロックフィードスルーの影響を低減する。
【解決手段】ＭＯＳスイッチ１００は、第１極性の第１メイントランジスタＭＭ１と、両端が第１メイントランジスタＭＭ１の第１端ｅ１と接続された、第１極性の第１ダミートランジスタＭＤ１を備える。スイッチ制御回路１１０は、第１メイントランジスタＭＭ１のゲートに、制御信号ＣＮＴに応じた第１電圧Ｖ１を供給し、第１ダミートランジスタＭＤ１のゲートに、第１電圧Ｖ１と逆相の第２電圧Ｖ２を供給する。スイッチ制御回路１１０は、第１電圧Ｖ１と第２電圧Ｖ２のスルーレートを調節可能に構成される。
【選択図】図３
【解決手段】ＭＯＳスイッチ１００は、第１極性の第１メイントランジスタＭＭ１と、両端が第１メイントランジスタＭＭ１の第１端ｅ１と接続された、第１極性の第１ダミートランジスタＭＤ１を備える。スイッチ制御回路１１０は、第１メイントランジスタＭＭ１のゲートに、制御信号ＣＮＴに応じた第１電圧Ｖ１を供給し、第１ダミートランジスタＭＤ１のゲートに、第１電圧Ｖ１と逆相の第２電圧Ｖ２を供給する。スイッチ制御回路１１０は、第１電圧Ｖ１と第２電圧Ｖ２のスルーレートを調節可能に構成される。
【選択図】図３
【特許請求の範囲】
【請求項1】
ＭＯＳ（Metal Oxide Semiconductor）スイッチを備え、
前記ＭＯＳスイッチは、
第１極性の第１メインＭＯＳトランジスタと、
両端が前記第１メインＭＯＳトランジスタの第１端と接続された、前記第１極性の第１ダミーＭＯＳトランジスタと、
前記第１メインＭＯＳトランジスタのゲートに、制御信号に応じた第１電圧を供給し、前記第１ダミーＭＯＳトランジスタのゲートに、前記第１電圧と逆相の第２電圧を供給し、前記第１電圧と前記第２電圧のスルーレートを調節可能に構成されたスイッチ制御回路と、
を備える、半導体集積回路。
前記ＭＯＳスイッチは、
第１極性の第１メインＭＯＳトランジスタと、
両端が前記第１メインＭＯＳトランジスタの第１端と接続された、前記第１極性の第１ダミーＭＯＳトランジスタと、
前記第１メインＭＯＳトランジスタのゲートに、制御信号に応じた第１電圧を供給し、前記第１ダミーＭＯＳトランジスタのゲートに、前記第１電圧と逆相の第２電圧を供給し、前記第１電圧と前記第２電圧のスルーレートを調節可能に構成されたスイッチ制御回路と、
を備える、半導体集積回路。
【請求項2】
前記ＭＯＳスイッチは、
両端が前記第１メインＭＯＳトランジスタの第２端と接続された、前記第１極性の第２ダミーＭＯＳトランジスタをさらに備え、
前記スイッチ制御回路は、前記第２電圧を、前記第２ダミーＭＯＳトランジスタのゲートに供給する、請求項１に記載の半導体集積回路。
両端が前記第１メインＭＯＳトランジスタの第２端と接続された、前記第１極性の第２ダミーＭＯＳトランジスタをさらに備え、
前記スイッチ制御回路は、前記第２電圧を、前記第２ダミーＭＯＳトランジスタのゲートに供給する、請求項１に記載の半導体集積回路。
【請求項3】
前記ＭＯＳスイッチは、
前記第１メインＭＯＳトランジスタと並列に接続された第２極性の第２メインＭＯＳトランジスタと、
前記第１ダミーＭＯＳトランジスタと並列に接続された前記第２極性の第３ダミーＭＯＳトランジスタと、
をさらに備え、
前記スイッチ制御回路は、前記第２電圧を前記第２メインＭＯＳトランジスタのゲートに供給し、前記第１電圧を前記第３ダミーＭＯＳトランジスタのゲートに供給する、請求項１に記載の半導体集積回路。
前記第１メインＭＯＳトランジスタと並列に接続された第２極性の第２メインＭＯＳトランジスタと、
前記第１ダミーＭＯＳトランジスタと並列に接続された前記第２極性の第３ダミーＭＯＳトランジスタと、
をさらに備え、
前記スイッチ制御回路は、前記第２電圧を前記第２メインＭＯＳトランジスタのゲートに供給し、前記第１電圧を前記第３ダミーＭＯＳトランジスタのゲートに供給する、請求項１に記載の半導体集積回路。
【請求項4】
前記ＭＯＳスイッチは、
両端が前記第１メインＭＯＳトランジスタの第２端と接続された、前記第２極性の第２ダミーＭＯＳトランジスタと、
前記第２ダミーＭＯＳトランジスタと並列に接続された前記第２極性の第４ダミーＭＯＳトランジスタと、
をさらに備え、
前記スイッチ制御回路は、前記第２電圧を前記第２ダミーＭＯＳトランジスタのゲートに供給し、前記第１電圧を前記第４ダミーＭＯＳトランジスタのゲートに供給する、請求項３に記載の半導体集積回路。
両端が前記第１メインＭＯＳトランジスタの第２端と接続された、前記第２極性の第２ダミーＭＯＳトランジスタと、
前記第２ダミーＭＯＳトランジスタと並列に接続された前記第２極性の第４ダミーＭＯＳトランジスタと、
をさらに備え、
前記スイッチ制御回路は、前記第２電圧を前記第２ダミーＭＯＳトランジスタのゲートに供給し、前記第１電圧を前記第４ダミーＭＯＳトランジスタのゲートに供給する、請求項３に記載の半導体集積回路。
【請求項5】
前記ＭＯＳスイッチは、
前記第１メインＭＯＳトランジスタと並列に接続された第２極性の第２メインＭＯＳトランジスタと、
前記第１ダミーＭＯＳトランジスタと並列に接続された前記第２極性の第３ダミーＭＯＳトランジスタと、
をさらに備え、
前記スイッチ制御回路は、
前記第２メインＭＯＳトランジスタのゲートに、前記第２電圧と同相の第３電圧を供給し、前記第３ダミーＭＯＳトランジスタのゲートに、前記第１電圧と同相の第４電圧を供給し、前記第３電圧と前記第４電圧のスルーレートを調節可能に構成される、請求項１に記載の半導体集積回路。
前記第１メインＭＯＳトランジスタと並列に接続された第２極性の第２メインＭＯＳトランジスタと、
前記第１ダミーＭＯＳトランジスタと並列に接続された前記第２極性の第３ダミーＭＯＳトランジスタと、
をさらに備え、
前記スイッチ制御回路は、
前記第２メインＭＯＳトランジスタのゲートに、前記第２電圧と同相の第３電圧を供給し、前記第３ダミーＭＯＳトランジスタのゲートに、前記第１電圧と同相の第４電圧を供給し、前記第３電圧と前記第４電圧のスルーレートを調節可能に構成される、請求項１に記載の半導体集積回路。
【請求項6】
前記ＭＯＳスイッチは、
両端が前記第１メインＭＯＳトランジスタの第２端と接続された、前記第２極性の第２ダミーＭＯＳトランジスタと、
前記第２ダミーＭＯＳトランジスタと並列に接続された前記第２極性の第４ダミーＭＯＳトランジスタと、
をさらに備え、
前記スイッチ制御回路は、前記第２電圧を前記第２ダミーＭＯＳトランジスタのゲートに供給し、前記第４電圧を前記第４ダミーＭＯＳトランジスタのゲートに供給する、請求項５に記載の半導体集積回路。
両端が前記第１メインＭＯＳトランジスタの第２端と接続された、前記第２極性の第２ダミーＭＯＳトランジスタと、
前記第２ダミーＭＯＳトランジスタと並列に接続された前記第２極性の第４ダミーＭＯＳトランジスタと、
をさらに備え、
前記スイッチ制御回路は、前記第２電圧を前記第２ダミーＭＯＳトランジスタのゲートに供給し、前記第４電圧を前記第４ダミーＭＯＳトランジスタのゲートに供給する、請求項５に記載の半導体集積回路。
【請求項7】
前記スイッチ制御回路は、
前記制御信号に応じて、相補的な第１制御信号および第２制御信号を生成する論理回路と、
前記第１制御信号にもとづいて前記第１電圧を生成する第１ドライバと、
前記第２制御信号にもとづいて前記第２電圧を生成する第２ドライバと、
を含み、
前記第１ドライバと前記第２ドライバそれぞれの能力が制御可能に構成される、請求項１から６のいずれかに記載の半導体集積回路。
前記制御信号に応じて、相補的な第１制御信号および第２制御信号を生成する論理回路と、
前記第１制御信号にもとづいて前記第１電圧を生成する第１ドライバと、
前記第２制御信号にもとづいて前記第２電圧を生成する第２ドライバと、
を含み、
前記第１ドライバと前記第２ドライバそれぞれの能力が制御可能に構成される、請求項１から６のいずれかに記載の半導体集積回路。
【請求項8】
前記第１ドライバは、並列に接続され、個別にイネーブル、ディセーブルが切り替え可能な複数の第１インバータ要素を含み、
前記第２ドライバは、並列に接続され、個別にイネーブル、ディセーブルが切り替え可能な複数の第２インバータ要素を含む、請求項７に記載の半導体集積回路。
前記第２ドライバは、並列に接続され、個別にイネーブル、ディセーブルが切り替え可能な複数の第２インバータ要素を含む、請求項７に記載の半導体集積回路。
【請求項9】
前記論理回路は、前記第１制御信号と前記第２制御信号を実質的に同時に遷移させる、請求項７に記載の半導体集積回路。
【請求項10】
前記論理回路は、
前記制御信号を受ける入力ノードと、
前記第１制御信号が発生する第１出力ノードと、
前記第２制御信号が発生する第２出力ノードと、
入力が前記入力ノードと接続され、出力が前記第１出力ノードと接続された第１インバータと、
入力が前記入力ノードと接続された第２インバータと、
入力が前記第２インバータの出力と接続され、出力が前記第２出力ノードと接続された第３インバータと、
入力が前記第２出力ノードと接続され、出力が前記第１出力ノードと接続された第４インバータと、
入力が前記第１出力ノードと接続され、出力が前記第２出力ノードと接続された第５インバータと、
を含む、請求項８に記載の半導体集積回路。
前記制御信号を受ける入力ノードと、
前記第１制御信号が発生する第１出力ノードと、
前記第２制御信号が発生する第２出力ノードと、
入力が前記入力ノードと接続され、出力が前記第１出力ノードと接続された第１インバータと、
入力が前記入力ノードと接続された第２インバータと、
入力が前記第２インバータの出力と接続され、出力が前記第２出力ノードと接続された第３インバータと、
入力が前記第２出力ノードと接続され、出力が前記第１出力ノードと接続された第４インバータと、
入力が前記第１出力ノードと接続され、出力が前記第２出力ノードと接続された第５インバータと、
を含む、請求項８に記載の半導体集積回路。
【請求項11】
チョッパコンパレータ回路を備え、
前記チョッパコンパレータ回路は、
インバータと、
前記インバータの入力と出力の間に接続されたスイッチと、
を備え、
前記スイッチは前記ＭＯＳスイッチである、請求項１から６のいずれかに記載の半導体集積回路。
前記チョッパコンパレータ回路は、
インバータと、
前記インバータの入力と出力の間に接続されたスイッチと、
を備え、
前記スイッチは前記ＭＯＳスイッチである、請求項１から６のいずれかに記載の半導体集積回路。
【請求項12】
スイッチドキャパシタ回路を備え、
前記スイッチドキャパシタ回路は、
キャパシタと、
前記キャパシタと接続されたスイッチと、
を備え、
前記スイッチは前記ＭＯＳスイッチである、請求項１から６のいずれかに記載の半導体集積回路。
前記スイッチドキャパシタ回路は、
キャパシタと、
前記キャパシタと接続されたスイッチと、
を備え、
前記スイッチは前記ＭＯＳスイッチである、請求項１から６のいずれかに記載の半導体集積回路。
【請求項13】
サンプルホールド回路を備え、
前記サンプルホールド回路は、
キャパシタと、
前記キャパシタと接続されたスイッチと、
を備え、
前記スイッチは前記ＭＯＳスイッチである、請求項１から６のいずれかに記載の半導体集積回路。
前記サンプルホールド回路は、
キャパシタと、
前記キャパシタと接続されたスイッチと、
を備え、
前記スイッチは前記ＭＯＳスイッチである、請求項１から６のいずれかに記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、ＭＯＳ（Metal Oxide Semiconductor Field）スイッチを備える半導体集積回路に関する。
【背景技術】
【0002】
中分解能～高分解能（たとえば８ビット以上）のＡ／Ｄコンバータ（ＡＤＣ：Analog Digital Converter）として、逐次比較型（ＳＡＲ：Successive Approximation Register）が使用される。ＳＡＲ－ＡＤＣは、入力電圧をサンプルホールドし、それを１回目のしきい値電圧と比較する。そして比較結果に応じて、２回目のしきい値電圧を決定し、再び比較を行う。この動作を繰り返すことにより、バイナリ探索によって、アナログ電圧がデジタル信号に変換される。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０１９－９６３７５号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
ＳＡＲ－ＡＤＣは、サンプルホールド回路や容量性Ｄ／Ａコンバータ（ＣＤＡＣ）を備え、これらは、キャパシタとスイッチの組み合わせ（スイッチドキャパシタ回路）で構成される。スイッチは、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）を有するＭＯＳスイッチで構成される。ＭＯＳスイッチには、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）スイッチ（トランスファゲートともいう）、ＮＭＯＳ（N-channel Metal Oxide Semiconductor）スイッチあるいはＰＭＯＳスイッチ（P-channel Metal Oxide Semiconductor）などがある。
【0005】
ＭＯＳスイッチは、オンの状態で、両端の電圧が等しくなる。ＭＯＳＦＥＴは、寄生容量を有しており、ターンオフする際に、クロックフィードスルーやチャージインジェクションによって電荷の移動が発生する。そのため、ＭＯＳＦＥＴのターンオフによって、ＭＯＳスイッチの端子電圧が変化してしまう。クロックフィードスルーの影響は、ＭＯＳスイッチの一端が、ハイインピーダンスノードと接続されているときに顕著となる。
【0006】
クロックフィードスルーの影響を低減するために、ＭＯＳスイッチにダミースイッチを接続し、誤差電荷をキャンセルする手法が知られている。しかしながら従来のキャンセル手法を適用しても、この誤差電荷をゼロにすることは難しい。また回路素子の特性は、電源電圧依存性や温度依存性を持つため、高精度なオフセットキャンセルには限界がある。
【0007】
本開示は係る状況においてなされたものであり、そのある態様の例示的な目的のひとつは、ＭＯＳスイッチのクロックフィードスルーの影響を低減した半導体集積回路の提供にある。
【課題を解決するための手段】
【0008】
本開示のある態様の半導体集積回路は、ＭＯＳ（Metal Oxide Semiconductor）スイッチを備える。ＭＯＳスイッチは、第１極性の第１メインＭＯＳトランジスタと、両端が第１メインＭＯＳトランジスタの第１端と接続された、第１極性の第１ダミーＭＯＳトランジスタと、第１メインＭＯＳトランジスタのゲートに、制御信号に応じた第１電圧を供給し、第１ダミーＭＯＳトランジスタのゲートに、第１電圧と逆相の第２電圧を供給し、第１電圧と第２電圧のスルーレートを調節可能に構成されたスイッチ制御回路と、を備える。
【0009】
なお、以上の構成要素を任意に組み合わせたもの、あるいは本開示の表現を、方法、装置などの間で変換したものもまた、本発明の態様として有効である。
【発明の効果】
【0010】
本開示のある態様によれば、ＭＯＳスイッチのクロックフィードスルーの影響を低減できる。
【図面の簡単な説明】
【0011】
【発明を実施するための形態】
【0012】
（実施形態の概要）
本開示のいくつかの例示的な実施形態の概要を説明する。この概要は、後述する詳細な説明の前置きとして、実施形態の基本的な理解を目的として、１つまたは複数の実施形態のいくつかの概念を簡略化して説明するものであり、発明あるいは開示の広さを限定するものではない。この概要は、考えられるすべての実施形態の包括的な概要ではなく、すべての実施形態の重要な要素を特定することも、一部またはすべての態様の範囲を線引きすることも意図していない。便宜上、「一実施形態」は、本明細書に開示するひとつの実施形態（実施例や変形例）または複数の実施形態（実施例や変形例）を指すものとして用いる場合がある。
本開示のいくつかの例示的な実施形態の概要を説明する。この概要は、後述する詳細な説明の前置きとして、実施形態の基本的な理解を目的として、１つまたは複数の実施形態のいくつかの概念を簡略化して説明するものであり、発明あるいは開示の広さを限定するものではない。この概要は、考えられるすべての実施形態の包括的な概要ではなく、すべての実施形態の重要な要素を特定することも、一部またはすべての態様の範囲を線引きすることも意図していない。便宜上、「一実施形態」は、本明細書に開示するひとつの実施形態（実施例や変形例）または複数の実施形態（実施例や変形例）を指すものとして用いる場合がある。
【0013】
一実施形態に係る半導体集積回路は、ＭＯＳ（Metal Oxide Semiconductor）スイッチを備える。ＭＯＳスイッチは、第１極性の第１メインＭＯＳトランジスタと、両端が第１メインＭＯＳトランジスタの第１端と接続された、第１極性の第１ダミーＭＯＳトランジスタと、第１メインＭＯＳトランジスタのゲートに、制御信号に応じた第１電圧を供給し、第１ダミーＭＯＳトランジスタのゲートに、第１電圧と逆相の第２電圧を供給し、第１電圧と第２電圧のスルーレートを調節可能に構成されたスイッチ制御回路と、を備える。
【0014】
この構成によると、メインＭＯＳトランジスタと第１ダミートランジスタそれぞれに与えるゲート電圧のスルーレート（傾き）を最適化することで、クロックフィードスルーによる電荷移動の影響を低減することができる。
【0015】
一実施形態において、ＭＯＳスイッチは、両端が第１メインＭＯＳトランジスタの第２端と接続された、第１極性の第２ダミーＭＯＳトランジスタをさらに備えてもよい。スイッチ制御回路は、第２電圧を、第２ダミーＭＯＳトランジスタのゲートに供給してもよい。
【0016】
一実施形態において、ＭＯＳスイッチは、第１メインＭＯＳトランジスタと並列に接続された第２極性の第２メインＭＯＳトランジスタと、第１ダミーＭＯＳトランジスタと並列に接続された第２極性の第３ダミーＭＯＳトランジスタと、をさらに備えてもよい。スイッチ制御回路は、第２電圧を第２メインＭＯＳトランジスタのゲートに供給し、第１電圧を第３ダミーＭＯＳトランジスタのゲートに供給してもよい。
【0017】
一実施形態において、ＭＯＳスイッチは、両端が第１メインＭＯＳトランジスタの第２端と接続された、第２極性の第２ダミーＭＯＳトランジスタと、第２ダミーＭＯＳトランジスタと並列に接続された第２極性の第４ダミーＭＯＳトランジスタと、をさらに備えてもよい。スイッチ制御回路は、第２電圧を第２ダミーＭＯＳトランジスタのゲートに供給し、第１電圧を第４ダミーＭＯＳトランジスタのゲートに供給してもよい。
【0018】
一実施形態において、ＭＯＳスイッチは、第１メインＭＯＳトランジスタと並列に接続された第２極性の第２メインＭＯＳトランジスタと、第１ダミーＭＯＳトランジスタと並列に接続された第２極性の第３ダミーＭＯＳトランジスタと、をさらに備えてもよい。スイッチ制御回路は、第２メインＭＯＳトランジスタのゲートに、第２電圧と同相の第３電圧を供給し、第３ダミーＭＯＳトランジスタのゲートに、第１電圧と同相の第４電圧を供給し、第３電圧と第４電圧のスルーレートを調節可能に構成されてもよい。
【0019】
一実施形態において、ＭＯＳスイッチは、両端が第１メインＭＯＳトランジスタの第２端と接続された、第２極性の第２ダミーＭＯＳトランジスタと、第２ダミーＭＯＳトランジスタと並列に接続された第２極性の第４ダミーＭＯＳトランジスタと、をさらに備えてもよい。スイッチ制御回路は、第２電圧を第２ダミーＭＯＳトランジスタのゲートに供給し、第４電圧を第４ダミーＭＯＳトランジスタのゲートに供給してもよい。
【0020】
一実施形態において、スイッチ制御回路は、制御信号に応じて、相補的な第１制御信号および第２制御信号を生成する論理回路と、第１制御信号にもとづいて第１電圧を生成する第１ドライバと、第２制御信号にもとづいて第２電圧を生成する第２ドライバと、を含んでもよい。第１ドライバと第２ドライバそれぞれの能力が制御可能に構成されてもよい。
【0021】
一実施形態において、第１ドライバは、並列に接続され、個別にイネーブル、ディセーブルが切り替え可能な複数の第１インバータ要素を含んでもよい。第２ドライバは、並列に接続され、個別にイネーブル、ディセーブルが切り替え可能な複数の第２インバータ要素を含んでもよい。
【0022】
一実施形態において、論理回路は、第１制御信号と第２制御信号を実質的に同時に遷移させてもよい。
【0023】
一実施形態において、論理回路は、制御信号を受ける入力ノードと、第１制御信号が発生する第１出力ノードと、第２制御信号が発生する第２出力ノードと、入力が入力ノードと接続され、出力が第１出力ノードと接続された第１インバータと、入力が入力ノードと接続された第２インバータと、入力が第２インバータの出力と接続され、出力が第２出力ノードと接続された第３インバータと、入力が第２出力ノードと接続され、出力が第１出力ノードと接続された第４インバータと、入力が第１出力ノードと接続され、出力が第２出力ノードと接続された第５インバータと、を含んでもよい。
【0024】
一実施形態において、半導体集積回路はチョッパコンパレータ回路を備えてもよい。チョッパコンパレータ回路は、インバータと、インバータの入力と出力の間に接続されたスイッチと、を備えてもよい。スイッチは上述のいずれかのＭＯＳスイッチであってもよい。
【0025】
一実施形態において、半導体集積回路はスイッチドキャパシタ回路を備えてもよい。スイッチドキャパシタ回路は、キャパシタと、キャパシタと接続されたスイッチと、を備えてもよい。スイッチは上述のいずれかのＭＯＳスイッチであってもよい。
【0026】
一実施形態において、半導体集積回路はサンプルホールド回路を備えてもよい。サンプルホールド回路は、キャパシタと、キャパシタと接続されたスイッチと、を備えてもよい。スイッチは上述のいずれかのＭＯＳスイッチであってもよい。
【0027】
（実施形態）
本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合のほか、部材Ａと部材Ｂが、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。
本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合のほか、部材Ａと部材Ｂが、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。
【0028】
同様に、「部材Ｃが、部材Ａと部材Ｂの間に接続された（設けられた）状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。
【0029】
はじめに、ＭＯＳスイッチにおけるクロックフィードスルーおよびチャージインジェクションの影響を説明する。
【0030】
図１は、比較技術に係る半導体集積回路１０の回路図である。半導体集積回路１０は、ＮＭＯＳスイッチ１２、キャパシタＣ１、ドライバ回路１４を含む。ＮＭＯＳスイッチ１２の第１端には、定電圧ＶＡが与えられ、低インピーダンスノードとなっている。第２端はキャパシタＣ１と接続され、ハイインピーダンスノードとなっている。ドライバ回路１４は制御信号ＣＮＴに応じたゲート電圧Ｖｇを、ＮＭＯＳスイッチ１２のゲートに供給する。
【0031】
図２は、図１のＮＭＯＳスイッチ１２の動作を説明する図である。時刻ｔ０より前において制御信号ＣＮＴはローレベルであり、ＮＭＯＳスイッチ１２のゲート電圧Ｖｇは０Ｖであり、ＮＭＯＳスイッチ１２はオフ状態である。時刻ｔ０に制御信号ＣＮＴがハイレベルに遷移すると、ＮＭＯＳスイッチ１２のゲート電圧ＶｇがＶＤＤに上昇し、ＮＭＯＳスイッチ１２がターンオンする。ＮＭＯＳスイッチ１２がターンオンすると、ＮＭＯＳスイッチ１２の第２端の電圧ＶＢは、第１端の電圧ＶＡと等しくなる。
【0032】
時刻ｔ１に制御信号ＣＮＴがローレベルに遷移すると、ＮＭＯＳスイッチ１２のゲート電圧Ｖｇが０Ｖに低下し、ＮＭＯＳスイッチ１２がターンオフする。理想的なスイッチでは、ターンオフ後において、他端の電圧ＶＢは、電圧ＶＡと等しい電圧レベルが維持されるが、実際のＮＭＯＳスイッチ１２では、クロックフィードスルーによって、電荷移動が発生し、第２端の電圧ＶＢは、電圧ＶＡからずれてしまう。この電圧誤差ΔＶは、ＭＯＳスイッチを利用するさまざまな回路において問題となる。
【0033】
以上がＭＯＳスイッチで発生する問題である。以下では、かかる問題を解決可能な技術について説明する。
【0034】
図３は、実施形態に係るＭＯＳスイッチ１００の回路図である。ＭＯＳスイッチ１００は、第１メイントランジスタＭＭ１、第１ダミートランジスタＭＤ１およびスイッチ制御回路１１０を備える。ＭＯＳスイッチ１００は、半導体集積回路に形成される。ノード１０２と１０４が、ＭＯＳスイッチ１００の入出力である。
【0035】
第１メイントランジスタＭＭ１は、第１極性のＭＯＳＦＥＴである。本実施形態において、第１極性はＮチャンネルであり、ＭＯＳスイッチ１００はＮＭＯＳスイッチである。第１メイントランジスタＭＭ１の第１端ｅ１はノード１０４と接続され、第２端ｅ２はノード１０２と接続される。
【0036】
第１ダミートランジスタＭＤ１は、第１メイントランジスタＭＭ１と同じ第１極性のＭＯＳＦＥＴであり、その両端が第１メイントランジスタＭＭ１の第１端ｅ１と接続される。
【0037】
スイッチ制御回路１１０は、第１メイントランジスタＭＭ１のゲートに、制御信号ＣＮＴに応じた第１電圧Ｖ１を供給し、第１ダミートランジスタＭＤ１のゲートに、第１電圧Ｖ１と逆相の第２電圧Ｖ２を供給する。スイッチ制御回路１１０は、第１電圧Ｖ１と第２電圧Ｖ２のスルーレートを調節可能に構成される。
【0038】
スイッチ制御回路１１０は、第１電圧Ｖ１を出力する第１ドライバ１１２と、第２電圧Ｖ２を出力する第１ドライバ１１４と、を含むことができる。第１ドライバ１１２と第２ドライバ１１４はそれぞれ、電流供給能力（出力インピーダンス）が可変に構成されている。
【0039】
図４は、第１電圧Ｖ１と第２電圧Ｖ２のスルーレートを説明する図である。第１ドライバ１１２の電流供給能力を高くすると、第１電圧Ｖ１のスルーレートは大きくなり、反対に、第１ドライバ１１２の電流供給能力を低くすると、第１電圧Ｖ１のスルーレートは小さくなる。第２電圧Ｖ２についても同様である。
【0040】
以上がＭＯＳスイッチ１００の構成である。続いてその動作を説明する。
【0041】
【0042】
時刻ｔ０より前において制御信号ＣＮＴはローレベルであり、第１メイントランジスタＭＭ１のゲート電圧である第１電圧Ｖ１は０Ｖであり、第１メイントランジスタＭＭ１はオフ状態である。第１ダミートランジスタＭＤ１のゲート電圧である第２電圧Ｖ２は電源電圧ＶＤＤである。
【0043】
時刻ｔ０に制御信号ＣＮＴがハイレベルに遷移すると、第１電圧Ｖ１がＶＤＤに上昇し、第１メイントランジスタＭＭ１がターンオンする。反対に、第１ダミートランジスタＭＤ１のゲートに供給される第２電圧Ｖ２は０Ｖに遷移する。第１メイントランジスタＭＭ１がオンすることにより、ＭＯＳスイッチ１００のノード１０４の電圧ＶＢは、ノード１０２の電圧ＶＡと等しくなる。
【0044】
時刻ｔ１に制御信号ＣＮＴがローレベルに遷移すると、第１電圧Ｖ１が０Ｖに低下し、第１メイントランジスタＭＭ１がターンオフする。このとき、第１メイントランジスタＭＭ１の寄生容量を介して、ノード１０４の電荷が、第１メイントランジスタＭＭ１のゲートに移動する。
【0045】
一方で、第１ダミートランジスタＭＤ１のゲートに供給される第２電圧Ｖ２は０ＶからＶＤＤに上昇する。したがって、第１ダミートランジスタＭＤ１では、ゲートからノード１０４に向かって電荷が移動する。
【0046】
ここで、ＭＯＳＦＥＴにおける寄生容量を介した電荷の移動量は、ゲート電圧のスルーレートの依存性を有している。具体的にはゲート電圧のスルーレートが大きければ、電荷の移動量は多くなり、ゲート電圧のスルーレートが小さければ、電荷の移動量は少なくなる。上述したように実施形態においては、第１電圧Ｖ１と第２電圧Ｖ２それぞれのスルーレートが調節可能となっている。したがって、第１メイントランジスタＭＭ１において発生する電荷の移動量と、第１ダミートランジスタＭＤ１において発生する電荷の移動量が等しくなるように、第１電圧Ｖ１、第２電圧Ｖ２のスルーレートそれぞれを最適化することにより、ノード１０４の電圧の誤差ΔＶを０に近づけることができる。
【0047】
ここでは、第１メイントランジスタＭＭ１および第１ダミートランジスタＭＤ１をＮチャンネルＭＯＳＦＥＴとして説明したが、それらがＰチャンネルＭＯＳＦＥＴであるＰＭＯＳスイッチにも、同様の技術が適用できる。
【0048】
図６は、スイッチ制御回路１１０の構成例を示す回路図である。スイッチ制御回路１１０は、第１ドライバ１１２、第２ドライバ１１４、論理回路１１６を含む。論理回路１１６は、制御信号ＣＮＴに応じて、相補的な第１制御信号ＣＮＴ１および第２制御信号ＣＮＴ２を生成する。第１ドライバ１１２は、第１制御信号ＣＮＴ１に応じた第１電圧Ｖ１を生成し、第２ドライバ１１４は、第２制御信号ＣＮＴ２に応じた第２電圧Ｖ２を生成する。
【0049】
第１ドライバ１１２は、並列に接続された複数の第１インバータ要素１１３を含む。複数のインバータ要素１１３は個別にイネーブル、ディセーブルが切り替え可能となっている。図６の構成例では、各インバータ１１３の出力にスイッチ１１５が接続されており、スイッチ１１５がオンとなると、対応するインバータ１１３がイネーブル状態となり、スイッチ１１５がオフとなると、対応するインバータ１１３がディセーブル状態となる。
【0050】
たとえば複数のインバータ要素１１３のサイズは、バイナリで重み付けされていてもよいし、等しくてもよい。第１ドライバ１１２の電流供給能力、すなわち第１電圧Ｖ１のスルーレートは、オンであるスイッチ１１５の個数によって制御される。
【0051】
同様に、第２ドライバ１１４は、第１ドライバ１１２と同様に構成され、並列に接続された複数の第２インバータ要素１１７と、複数のスイッチ１１９と、を含む。第２ドライバ１１４の電流供給能力、すなわち第２電圧Ｖ２のスルーレートは、オンであるスイッチ１１９の個数によって制御される。
【0052】
最も簡易には、論理回路１１６は、１個のインバータＩＮＶ１のみで構成することができる。ただし、その場合には、第１制御信号ＣＮＴ１の方が、第２制御信号ＣＮＴ２に比べて遅れることとなる。
【0053】
図６の論理回路１１６は、第１制御信号ＣＮＴ１と第２制御信号ＣＮＴ２が実質的に同時に遷移するように、すなわち遅延量が等しくなるように構成される。論理回路１１６は、第１インバータＩＮＶ１～第５インバータＩＮＶ５を含む。
【0054】
第１インバータＩＮＶ１の入力は、入力ノードＩＮと接続され、その出力は第１出力ノードＯＵＴ１と接続される。第２インバータＩＮＶ２の入力は、入力ノードＩＮと接続される。第３インバータＩＮＶ３の入力は、第２インバータＩＮＶ２の出力と接続され、その出力は、第２出力ノードＯＵＴ２と接続される。第４インバータＩＮＶ４の入力は、第２出力ノードＯＵＴ２と接続され、その出力は第１出力ノードＯＵＴ１と接続される。第５インバータＩＮＶ５の入力は、第１出力ノードＯＵＴ１と接続され、その出力は第２出力ノードＯＵＴ２と接続される。
【0055】
この構成によれば、第１制御信号ＣＮＴ１と第２制御信号ＣＮＴ２それぞれの、制御信号ＣＮＴに対する遅延量を揃えることができる。
【0056】
続いてＭＯＳスイッチ１００の変形例について説明する。
【0057】
（変形例１）
図７は、変形例１に係るＭＯＳスイッチ１００Ａの回路図である。ＭＯＳスイッチ１００Ａは、図３のＭＯＳスイッチ１００に加えて、第２ダミートランジスタＭＤ２をさらに備える。第２ダミートランジスタＭＤ２は、第１極性（Ｎチャンネル）のＭＯＳＦＥＴであり、その両端が、第１メイントランジスタＭＭ１の第２端ｅ２、すなわちノード１０２と接続される。
図７は、変形例１に係るＭＯＳスイッチ１００Ａの回路図である。ＭＯＳスイッチ１００Ａは、図３のＭＯＳスイッチ１００に加えて、第２ダミートランジスタＭＤ２をさらに備える。第２ダミートランジスタＭＤ２は、第１極性（Ｎチャンネル）のＭＯＳＦＥＴであり、その両端が、第１メイントランジスタＭＭ１の第２端ｅ２、すなわちノード１０２と接続される。
【0058】
スイッチ制御回路１１０Ａは、第２電圧Ｖ２を、第２ダミートランジスタＭＤ２の第２ダミーＭＯＳトランジスタのゲートに供給する。この構成によれば、ノード１０２がハイインピーダンスノードである場合に、ノード１０２の電圧の変動を抑制できる。
【0059】
（変形例２）
図８は、変形例２に係るＭＯＳスイッチ１００Ｂの回路図である。ＭＯＳスイッチ１００Ｂは、ＣＭＯＳスイッチであり、図３のＭＯＳスイッチ１００に加えて、第２メイントランジスタＭＭ２、第３ダミートランジスタＭＤ３を備える。
図８は、変形例２に係るＭＯＳスイッチ１００Ｂの回路図である。ＭＯＳスイッチ１００Ｂは、ＣＭＯＳスイッチであり、図３のＭＯＳスイッチ１００に加えて、第２メイントランジスタＭＭ２、第３ダミートランジスタＭＤ３を備える。
【0060】
第２メイントランジスタＭＭ２は、第２極性であるＰチャンネルＭＯＳＦＥＴであり、第１メイントランジスタＭＭ１と並列に接続されている。
【0061】
第３ダミートランジスタＭＤ３は、第２極性であるＰチャンネルＭＯＳＦＥＴであり、第１ダミートランジスタＭＤ１と並列に接続される。第３ダミートランジスタＭＤ３も第１ダミートランジスタＭＤ１と同様に両端間が結線される。
【0062】
スイッチ制御回路１１０Ｂは、第２電圧Ｖ２を第２メイントランジスタＭＭ２のゲートに供給し、第１電圧Ｖ１を第３ダミートランジスタＭＤ３のゲートに供給する。
【0063】
（変形例３）
図９は、変形例３に係るＭＯＳスイッチ１００Ｃの回路図である。ＭＯＳスイッチ１００Ｃは、図８のＭＯＳスイッチ１００Ｂに加えて、第２ダミートランジスタＭＤ２および第４ダミートランジスタＭＤ４をさらに備える。
図９は、変形例３に係るＭＯＳスイッチ１００Ｃの回路図である。ＭＯＳスイッチ１００Ｃは、図８のＭＯＳスイッチ１００Ｂに加えて、第２ダミートランジスタＭＤ２および第４ダミートランジスタＭＤ４をさらに備える。
【0064】
スイッチ制御回路１１０Ｃは、第２ダミートランジスタＭＤ２のゲートに第２電圧Ｖ２を供給し、第４ダミートランジスタＭＤ４のゲートに第１電圧Ｖ１を供給する。
【0065】
（変形例４）
図１０は、変形例４に係るＭＯＳスイッチ１００Ｄの回路図である。ＭＯＳスイッチ１００Ｄは、図８のＭＯＳスイッチ１００Ｂと同様に、第１メイントランジスタＭＭ１、第２メイントランジスタＭＭ２、第１ダミートランジスタＭＤ１、第３ダミートランジスタＭＤ３を備えるが、スイッチ制御回路１１０Ｄの構成が異なっている。
図１０は、変形例４に係るＭＯＳスイッチ１００Ｄの回路図である。ＭＯＳスイッチ１００Ｄは、図８のＭＯＳスイッチ１００Ｂと同様に、第１メイントランジスタＭＭ１、第２メイントランジスタＭＭ２、第１ダミートランジスタＭＤ１、第３ダミートランジスタＭＤ３を備えるが、スイッチ制御回路１１０Ｄの構成が異なっている。
【0066】
スイッチ制御回路１１０Ｄは、第１ドライバ１１２、第２ドライバ１１４に加えて、第３ドライバ１２０、第４ドライバ１２２を含む。スイッチ制御回路１１０Ｄは、第２メイントランジスタＭＭ２のゲートに、第２電圧Ｖ２と同相の第３電圧Ｖ３を供給し、第３ダミートランジスタＭＤ３のゲートに、第１電圧Ｖ１と同相の第４電圧Ｖ４を供給する。スイッチ制御回路１１０Ｄは、第３電圧Ｖ３と第４電圧Ｖ４のスルーレートを調節可能に構成される。
【0067】
図１１は、スイッチ制御回路１１０Ｄの構成例を示す回路図である。スイッチ制御回路１１０Ｄは、図６のスイッチ制御回路１１０に加えて、第３ドライバ１２０、第４ドライバ１２２をさらに備える。第３ドライバ１２０および第４ドライバ１２２は、第１ドライバ１１２および第２ドライバ１１４と同様に構成することができる。
【0068】
（変形例５）
図１２は、変形例５に係るＭＯＳスイッチ１００Ｅの回路図である。ＭＯＳスイッチ１００Ｅは、図１０のＭＯＳスイッチ１００Ｄと同様に、第２ダミートランジスタＭＤ２および第４ダミートランジスタＭＤ４を追加した構成を有する。
図１２は、変形例５に係るＭＯＳスイッチ１００Ｅの回路図である。ＭＯＳスイッチ１００Ｅは、図１０のＭＯＳスイッチ１００Ｄと同様に、第２ダミートランジスタＭＤ２および第４ダミートランジスタＭＤ４を追加した構成を有する。
【0069】
スイッチ制御回路１１０Ｅは、第２電圧Ｖ２を第２ダミートランジスタＭＤ２のゲートに供給し、第４電圧Ｖ４を第４ダミートランジスタＭＤ４のゲートに供給する。
【0070】
（用途）
続いてＭＯＳスイッチ（変形例を含む）の用途を説明する。
続いてＭＯＳスイッチ（変形例を含む）の用途を説明する。
【0071】
図１３は、チョッパコンパレータ回路２００を備える半導体集積回路３００ａの回路図である。チョッパコンパレータ回路２００は、インバータ２０２と、スイッチ２０４を備える。スイッチ２０４はインバータ２０２の入力ノードと出力ノードの間に接続される。チョッパコンパレータ回路２００の前段には、キャパシタ３０２が接続されている。上述のＭＯＳスイッチ１００の構成は、スイッチ２０４に採用することができる。
【0072】
図１４は、サンプルホールド回路２１０を備える半導体集積回路３００ｂの回路図である。サンプルホールド回路２１０は、キャパシタ２１２と、スイッチ２１４を含む。上述のＭＯＳスイッチ１００の構成は、スイッチ２１４に採用することができる。
【0073】
図１５は、スイッチドキャパシタ回路２２０を備える半導体集積回路３００ｃの回路図である。この例では、スイッチドキャパシタ回路２２０は、容量型Ｄ／Ａコンバータである。上述のＭＯＳスイッチ１００の構成は、スイッチＳＷに採用することができる。
【0074】
図１３～図１５に示したチョッパコンパレータ回路、サンプルホールド回路、スイッチドキャパシタ回路（容量型Ｄ／Ａコンバータ）はそれぞれ、逐次比較型Ａ／Ｄコンバータ（ＳＡＲ－ＡＤＣ）の構成要素である。上述のＭＯＳスイッチ１００をＳＡＲ－ＡＤＣに用いると、クロックフィードスルーによる誤差電圧を低減できるため、変換精度を向上することができる。
【0075】
(付記)
本明細書には以下の技術が開示される。
本明細書には以下の技術が開示される。
【0076】
（項目１）
ＭＯＳ（Metal Oxide Semiconductor）スイッチを備え、
前記ＭＯＳスイッチは、
第１極性の第１メインＭＯＳトランジスタと、
両端が前記第１メインＭＯＳトランジスタの第１端と接続された、前記第１極性の第１ダミーＭＯＳトランジスタと、
前記第１メインＭＯＳトランジスタのゲートに、制御信号に応じた第１電圧を供給し、前記第１ダミーＭＯＳトランジスタのゲートに、前記第１電圧と逆相の第２電圧を供給し、前記第１電圧と前記第２電圧のスルーレートを調節可能に構成されたスイッチ制御回路と、
を備える、半導体集積回路。
ＭＯＳ（Metal Oxide Semiconductor）スイッチを備え、
前記ＭＯＳスイッチは、
第１極性の第１メインＭＯＳトランジスタと、
両端が前記第１メインＭＯＳトランジスタの第１端と接続された、前記第１極性の第１ダミーＭＯＳトランジスタと、
前記第１メインＭＯＳトランジスタのゲートに、制御信号に応じた第１電圧を供給し、前記第１ダミーＭＯＳトランジスタのゲートに、前記第１電圧と逆相の第２電圧を供給し、前記第１電圧と前記第２電圧のスルーレートを調節可能に構成されたスイッチ制御回路と、
を備える、半導体集積回路。
【0077】
（項目２）
前記ＭＯＳスイッチは、
両端が前記第１メインＭＯＳトランジスタの第２端と接続された、前記第１極性の第２ダミーＭＯＳトランジスタをさらに備え、
前記スイッチ制御回路は、前記第２電圧を、前記第２ダミーＭＯＳトランジスタのゲートに供給する、項目１に記載の半導体集積回路。
前記ＭＯＳスイッチは、
両端が前記第１メインＭＯＳトランジスタの第２端と接続された、前記第１極性の第２ダミーＭＯＳトランジスタをさらに備え、
前記スイッチ制御回路は、前記第２電圧を、前記第２ダミーＭＯＳトランジスタのゲートに供給する、項目１に記載の半導体集積回路。
【0078】
（項目３）
前記ＭＯＳスイッチは、
前記第１メインＭＯＳトランジスタと並列に接続された第２極性の第２メインＭＯＳトランジスタと、
前記第１ダミーＭＯＳトランジスタと並列に接続された前記第２極性の第３ダミーＭＯＳトランジスタと、
をさらに備え、
前記スイッチ制御回路は、前記第２電圧を前記第２メインＭＯＳトランジスタのゲートに供給し、前記第１電圧を前記第３ダミーＭＯＳトランジスタのゲートに供給する、項目１に記載の半導体集積回路。
前記ＭＯＳスイッチは、
前記第１メインＭＯＳトランジスタと並列に接続された第２極性の第２メインＭＯＳトランジスタと、
前記第１ダミーＭＯＳトランジスタと並列に接続された前記第２極性の第３ダミーＭＯＳトランジスタと、
をさらに備え、
前記スイッチ制御回路は、前記第２電圧を前記第２メインＭＯＳトランジスタのゲートに供給し、前記第１電圧を前記第３ダミーＭＯＳトランジスタのゲートに供給する、項目１に記載の半導体集積回路。
【0079】
（項目４）
前記ＭＯＳスイッチは、
両端が前記第１メインＭＯＳトランジスタの第２端と接続された、前記第２極性の第２ダミーＭＯＳトランジスタと、
前記第２ダミーＭＯＳトランジスタと並列に接続された前記第２極性の第４ダミーＭＯＳトランジスタと、
をさらに備え、
前記スイッチ制御回路は、前記第２電圧を前記第２ダミーＭＯＳトランジスタのゲートに供給し、前記第１電圧を前記第４ダミーＭＯＳトランジスタのゲートに供給する、項目３に記載の半導体集積回路。
前記ＭＯＳスイッチは、
両端が前記第１メインＭＯＳトランジスタの第２端と接続された、前記第２極性の第２ダミーＭＯＳトランジスタと、
前記第２ダミーＭＯＳトランジスタと並列に接続された前記第２極性の第４ダミーＭＯＳトランジスタと、
をさらに備え、
前記スイッチ制御回路は、前記第２電圧を前記第２ダミーＭＯＳトランジスタのゲートに供給し、前記第１電圧を前記第４ダミーＭＯＳトランジスタのゲートに供給する、項目３に記載の半導体集積回路。
【0080】
（項目５）
前記ＭＯＳスイッチは、
前記第１メインＭＯＳトランジスタと並列に接続された第２極性の第２メインＭＯＳトランジスタと、
前記第１ダミーＭＯＳトランジスタと並列に接続された前記第２極性の第３ダミーＭＯＳトランジスタと、
をさらに備え、
前記スイッチ制御回路は、
前記第２メインＭＯＳトランジスタのゲートに、前記第２電圧と同相の第３電圧を供給し、前記第３ダミーＭＯＳトランジスタのゲートに、前記第１電圧と同相の第４電圧を供給し、前記第３電圧と前記第４電圧のスルーレートを調節可能に構成される、項目１に記載の半導体集積回路。
前記ＭＯＳスイッチは、
前記第１メインＭＯＳトランジスタと並列に接続された第２極性の第２メインＭＯＳトランジスタと、
前記第１ダミーＭＯＳトランジスタと並列に接続された前記第２極性の第３ダミーＭＯＳトランジスタと、
をさらに備え、
前記スイッチ制御回路は、
前記第２メインＭＯＳトランジスタのゲートに、前記第２電圧と同相の第３電圧を供給し、前記第３ダミーＭＯＳトランジスタのゲートに、前記第１電圧と同相の第４電圧を供給し、前記第３電圧と前記第４電圧のスルーレートを調節可能に構成される、項目１に記載の半導体集積回路。
【0081】
（項目６）
前記ＭＯＳスイッチは、
両端が前記第１メインＭＯＳトランジスタの第２端と接続された、前記第２極性の第２ダミーＭＯＳトランジスタと、
前記第２ダミーＭＯＳトランジスタと並列に接続された前記第２極性の第４ダミーＭＯＳトランジスタと、
をさらに備え、
前記スイッチ制御回路は、前記第２電圧を前記第２ダミーＭＯＳトランジスタのゲートに供給し、前記第４電圧を前記第４ダミーＭＯＳトランジスタのゲートに供給する、項目５に記載の半導体集積回路。
前記ＭＯＳスイッチは、
両端が前記第１メインＭＯＳトランジスタの第２端と接続された、前記第２極性の第２ダミーＭＯＳトランジスタと、
前記第２ダミーＭＯＳトランジスタと並列に接続された前記第２極性の第４ダミーＭＯＳトランジスタと、
をさらに備え、
前記スイッチ制御回路は、前記第２電圧を前記第２ダミーＭＯＳトランジスタのゲートに供給し、前記第４電圧を前記第４ダミーＭＯＳトランジスタのゲートに供給する、項目５に記載の半導体集積回路。
【0082】
（項目７）
前記スイッチ制御回路は、
前記制御信号に応じて、相補的な第１制御信号および第２制御信号を生成する論理回路と、
前記第１制御信号にもとづいて前記第１電圧を生成する第１ドライバと、
前記第２制御信号にもとづいて前記第２電圧を生成する第２ドライバと、
を含み、
前記第１ドライバと前記第２ドライバそれぞれの能力が制御可能に構成される、項目１から６のいずれかに記載の半導体集積回路。
前記スイッチ制御回路は、
前記制御信号に応じて、相補的な第１制御信号および第２制御信号を生成する論理回路と、
前記第１制御信号にもとづいて前記第１電圧を生成する第１ドライバと、
前記第２制御信号にもとづいて前記第２電圧を生成する第２ドライバと、
を含み、
前記第１ドライバと前記第２ドライバそれぞれの能力が制御可能に構成される、項目１から６のいずれかに記載の半導体集積回路。
【0083】
（項目８）
前記第１ドライバは、並列に接続され、個別にイネーブル、ディセーブルが切り替え可能な複数の第１インバータ要素を含み、
前記第２ドライバは、並列に接続され、個別にイネーブル、ディセーブルが切り替え可能な複数の第２インバータ要素を含む、項目７に記載の半導体集積回路。
前記第１ドライバは、並列に接続され、個別にイネーブル、ディセーブルが切り替え可能な複数の第１インバータ要素を含み、
前記第２ドライバは、並列に接続され、個別にイネーブル、ディセーブルが切り替え可能な複数の第２インバータ要素を含む、項目７に記載の半導体集積回路。
【0084】
（項目９）
前記論理回路は、前記第１制御信号と前記第２制御信号を実質的に同時に遷移させる、項目７または８に記載の半導体集積回路。
前記論理回路は、前記第１制御信号と前記第２制御信号を実質的に同時に遷移させる、項目７または８に記載の半導体集積回路。
【0085】
（項目１０）
前記論理回路は、
前記制御信号を受ける入力ノードと、
前記第１制御信号が発生する第１出力ノードと、
前記第２制御信号が発生する第２出力ノードと、
入力が前記入力ノードと接続され、出力が前記第１出力ノードと接続された第１インバータと、
入力が前記入力ノードと接続された第２インバータと、
入力が前記第２インバータの出力と接続され、出力が前記第２出力ノードと接続された第３インバータと、
入力が前記第２出力ノードと接続され、出力が前記第１出力ノードと接続された第４インバータと、
入力が前記第１出力ノードと接続され、出力が前記第２出力ノードと接続された第５インバータと、
を含む、項目８または９に記載の半導体集積回路。
前記論理回路は、
前記制御信号を受ける入力ノードと、
前記第１制御信号が発生する第１出力ノードと、
前記第２制御信号が発生する第２出力ノードと、
入力が前記入力ノードと接続され、出力が前記第１出力ノードと接続された第１インバータと、
入力が前記入力ノードと接続された第２インバータと、
入力が前記第２インバータの出力と接続され、出力が前記第２出力ノードと接続された第３インバータと、
入力が前記第２出力ノードと接続され、出力が前記第１出力ノードと接続された第４インバータと、
入力が前記第１出力ノードと接続され、出力が前記第２出力ノードと接続された第５インバータと、
を含む、項目８または９に記載の半導体集積回路。
【0086】
（項目１１）
チョッパコンパレータ回路を備え、
前記チョッパコンパレータ回路は、
インバータと、
前記インバータの入力と出力の間に接続されたスイッチと、
を備え、
前記スイッチは前記ＭＯＳスイッチである、項目１から１０のいずれかに記載の半導体集積回路。
チョッパコンパレータ回路を備え、
前記チョッパコンパレータ回路は、
インバータと、
前記インバータの入力と出力の間に接続されたスイッチと、
を備え、
前記スイッチは前記ＭＯＳスイッチである、項目１から１０のいずれかに記載の半導体集積回路。
【0087】
（項目１２）
スイッチドキャパシタ回路を備え、
前記スイッチドキャパシタ回路は、
キャパシタと、
前記キャパシタと接続されたスイッチと、
を備え、
前記スイッチは前記ＭＯＳスイッチである、項目１から１０のいずれかに記載の半導体集積回路。
スイッチドキャパシタ回路を備え、
前記スイッチドキャパシタ回路は、
キャパシタと、
前記キャパシタと接続されたスイッチと、
を備え、
前記スイッチは前記ＭＯＳスイッチである、項目１から１０のいずれかに記載の半導体集積回路。
【0088】
（項目１３）
サンプルホールド回路を備え、
前記サンプルホールド回路は、
キャパシタと、
前記キャパシタと接続されたスイッチと、
を備え、
前記スイッチは前記ＭＯＳスイッチである、項目１から１０のいずれかに記載の半導体集積回路。
サンプルホールド回路を備え、
前記サンプルホールド回路は、
キャパシタと、
前記キャパシタと接続されたスイッチと、
を備え、
前記スイッチは前記ＭＯＳスイッチである、項目１から１０のいずれかに記載の半導体集積回路。
【符号の説明】
【0089】
１００ ＭＯＳスイッチ
ＭＭ１ 第１メイントランジスタ
ＭＭ２ 第２メイントランジスタ
ＭＤ１ 第１ダミートランジスタ
ＭＤ２ 第２ダミートランジスタ
ＭＤ３ 第３ダミートランジスタ
ＭＤ４ 第４ダミートランジスタ
Ｖ１ 第１電圧
Ｖ２ 第２電圧
Ｖ３ 第３電圧
Ｖ４ 第４電圧
１１０ スイッチ制御回路
１１２ 第１ドライバ
１１４ 第２ドライバ
１１６ 論理回路
ＭＭ１ 第１メイントランジスタ
ＭＭ２ 第２メイントランジスタ
ＭＤ１ 第１ダミートランジスタ
ＭＤ２ 第２ダミートランジスタ
ＭＤ３ 第３ダミートランジスタ
ＭＤ４ 第４ダミートランジスタ
Ｖ１ 第１電圧
Ｖ２ 第２電圧
Ｖ３ 第３電圧
Ｖ４ 第４電圧
１１０ スイッチ制御回路
１１２ 第１ドライバ
１１４ 第２ドライバ
１１６ 論理回路
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】