特開 2024-17480 記憶装置、電子機器及び記憶装置の制御方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024017480

(43)【公開日】2024-02-08

(54)【発明の名称】記憶装置、電子機器及び記憶装置の制御方法

(51)【国際特許分類】

   G11C 11/16 20060101AFI20240201BHJP

   H10B 61/00 20230101ALI20240201BHJP

   H01L 29/82 20060101ALI20240201BHJP

   H10N 50/10 20230101ALI20240201BHJP

   G11C 11/56 20060101ALI20240201BHJP

   G11B 5/39 20060101ALI20240201BHJP

【ＦＩ】

G11C11/16 240

H01L27/105 447

H01L29/82 Z

H01L43/08 Z

G11C11/56

G11C11/16 100A

G11B5/39

【審査請求】未請求

【請求項の数】20

【出願形態】ＯＬ

(21)【出願番号】P 2022120138

(22)【出願日】2022-07-28

(71)【出願人】

【識別番号】316005926

【氏名又は名称】ソニーセミコンダクタソリューションズ株式会社

(74)【代理人】

【識別番号】110002147

【氏名又は名称】弁理士法人酒井国際特許事務所

(72)【発明者】

【氏名】辰野 太郎

【テーマコード（参考）】

4M119

5D034

5F092

【Ｆターム（参考）】

4M119AA11

4M119BB01

4M119CC05

4M119DD08

4M119DD09

4M119DD24

4M119DD33

4M119DD45

4M119EE22

4M119EE27

4M119HH02

4M119HH05

4M119HH09

4M119JJ04

4M119JJ13

4M119KK15

5D034BA03

5F092AA01

5F092AA20

5F092AB07

5F092AC12

5F092BB16

5F092BB17

5F092BB18

5F092BB23

5F092BB33

5F092BB34

5F092BB35

5F092BB36

5F092BB37

5F092BB42

5F092BB43

5F092BB44

5F092BB53

5F092BC04

5F092BC07

5F092CA03

5F092DA04

5F092DA06

5F092DA07

5F092FA06

(57)【要約】

【課題】省スペースでのメモリ容量の増加を実現することを可能にする。
【解決手段】実施形態に係る記憶装置は、識別可能な少なくとも四つの抵抗状態に変化する磁気抵抗記憶素子と、前記磁気抵抗記憶素子の磁化方向を変化させたり、前記磁気抵抗記憶素子にブロー電流を流したりすることで、前記磁気抵抗記憶素子を前記識別可能な少なくとも四つの抵抗状態に変える書き込み部と、を備える。
【選択図】図６

【特許請求の範囲】

【請求項1】

識別可能な少なくとも四つの抵抗状態に変化する磁気抵抗記憶素子と、
前記磁気抵抗記憶素子の磁化方向を変化させたり、前記磁気抵抗記憶素子にブロー電流を流したりすることで、前記磁気抵抗記憶素子を前記識別可能な少なくとも四つの抵抗状態に変える書き込み部と、
を備える記憶装置。

【請求項2】

前記磁気抵抗記憶素子は、磁化固定層と、記憶層と、前記磁化固定層及び前記記憶層の間に設けられた絶縁層と、前記磁化固定層及び前記記憶層をつなぐ導電層と、を有する、
請求項１に記載の記憶装置。

【請求項3】

前記書き込み部は、前記磁気抵抗記憶素子に前記ブロー電流を流し、前記導電層を破壊して非導通状態にする、
請求項２に記載の記憶装置。

【請求項4】

前記書き込み部は、前記磁気抵抗記憶素子に前記ブロー電流を流し、前記絶縁層を破壊して導通状態にする、
請求項２に記載の記憶装置。

【請求項5】

前記磁気抵抗記憶素子は、前記磁化固定層又は前記記憶層に積層された接続層をさらに有し、
前記書き込み部は、前記磁気抵抗記憶素子に前記ブロー電流を流し、前記接続層を破壊して非導通状態にする、
請求項２に記載の記憶装置。

【請求項6】

前記四つの抵抗状態は、前記導電層が破壊されて非導通状態である抵抗状態を含む、
請求項２に記載の記憶装置。

【請求項7】

前記四つの抵抗状態は、前記絶縁層が破壊されて導通状態である抵抗状態を含む、
請求項２に記載の記憶装置。

【請求項8】

前記磁気抵抗記憶素子は、前記磁化固定層又は前記記憶層に積層された接続層をさらに有し、
前記四つの抵抗状態は、前記接続層が破壊されて非導通状態である抵抗状態を含む、
請求項２に記載の記憶装置。

【請求項9】

前記四つの抵抗状態は、前記磁化固定層の磁化方向及び前記記憶層の磁化方向が平行である抵抗状態と、前記磁化固定層の磁化方向及び前記記憶層の磁化方向が反平行である抵抗状態とを含む、
請求項６に記載の記憶装置。

【請求項10】

前記導電層は、前記絶縁層を横断するように前記磁気抵抗記憶素子の外周面に形成されている、
請求項２に記載の記憶装置。

【請求項11】

前記導電層は、前記磁化固定層及び前記記憶層の一方又は両方の変質層である、
請求項２に記載の記憶装置。

【請求項12】

前記書き込み部は、前記ブロー電流の大きさを変えて、前記磁気抵抗記憶素子を識別可能な少なくとも二つの前記抵抗状態に変える、
請求項１に記載の記憶装置。

【請求項13】

前記磁気抵抗記憶素子は、識別可能な五つの抵抗状態に変化する素子であり、
前記書き込み部は、前記磁気抵抗記憶素子の磁化方向を変化させたり、前記磁気抵抗記憶素子にブロー電流を流したりすることで、前記磁気抵抗記憶素子を前記識別可能な五つの抵抗状態に変える、
請求項１に記載の記憶装置。

【請求項14】

前記書き込み部は、前記ブロー電流の大きさを変えて、前記磁気抵抗記憶素子を識別可能な三つの前記抵抗状態に変える、
請求項１３に記載の記憶装置。

【請求項15】

前記書き込み部は、出力電圧が異なる複数の電源電圧を用いて、前記ブロー電流の大きさを変える、
請求項１に記載の記憶装置。

【請求項16】

前記書き込み部は、並列に接続された複数のトランジスタを有し、前記複数のトランジスタの個々の導通及び非導通を変え、前記ブロー電流の大きさを変える、
請求項１に記載の記憶装置。

【請求項17】

前記磁気抵抗記憶素子の抵抗値に関する電圧を読み出す読み出し部をさらに備え、
前記読み出し部は、
前記少なくとも四つの識別可能な抵抗状態を判別するための複数の参照電圧を生成する生成部と、
前記電圧及び前記複数の参照電圧を比較して、前記少なくとも四つの識別可能な抵抗状態を判別する判別部と、
を有する、
請求項１に記載の記憶装置。

【請求項18】

前記磁気抵抗記憶素子は、識別可能な五つの抵抗状態に変化する素子であり、
前記生成部は、前記五つの識別可能な抵抗状態を判別するための複数の参照電圧を生成し、
前記判別部は、前記電圧及び前記複数の参照電圧を比較して、前記五つの識別可能な抵抗状態を判別する、
請求項１７に記載の記憶装置。

【請求項19】

情報を記憶する記憶装置を備え、
前記記憶装置は、
識別可能な少なくとも四つの抵抗状態に変化する磁気抵抗記憶素子と、
前記磁気抵抗記憶素子の磁化方向を変化させたり、前記磁気抵抗記憶素子にブロー電流を流したりすることで、前記磁気抵抗記憶素子を前記識別可能な少なくとも四つの抵抗状態に変える書き込み部と、
を有する、電子機器。

【請求項20】

識別可能な少なくとも四つの抵抗状態に可変する磁気抵抗記憶素子の磁化方向を変化させたり、前記磁気抵抗記憶素子にブロー電流を流したりすることで、前記磁気抵抗記憶素子の抵抗状態を前記識別可能な少なくとも四つの抵抗状態に変える、
記憶装置の制御方法。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、記憶装置、電子機器及び記憶装置の制御方法に関する。

【背景技術】

【0002】

磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ：Magnetoresistive Random Access Memory）は、記憶素子に磁気抵抗素子（磁気抵抗記憶素子）を用いており、強磁性体の磁化状態によって状態を保持するため、電源を切っても記録されたデータが保持される不揮発性を有する。磁気抵抗素子の基本構造は磁性体薄膜からなる磁性層２層で絶縁体の非磁性薄膜を挟んだサンドイッチ構造からなる。この構造を磁気トンネル接合（ＭＴＪ：Magnetic Tunnel Junction）と呼ぶ。

【0003】

ＭＲＡＭにおいては、２層の磁性層のうち、一方の磁性層（磁化固定層）の磁化を固定し、もう一方の磁性層（記憶層）の磁化を外場により制御する。磁化固定層と記憶層の磁化が互いに平行である状態を状態０、反平行である状態を状態１とする。このように、磁化の平行・反平行状態を書き換えることで状態（“０”または“１”）を不揮発に保存する。

【0004】

一方で、ＭＲＡＭのメモリ容量に関しては、省スペースで効率よく増加させることが望まれている。このメモリ容量の増加のため、例えば、ブロー電流を用いることで、磁化固定層と記憶層との間に存在するトンネルバリア層（絶縁層）の状態を変化させることで、平行・反平行状態の抵抗状態に新たな抵抗状態を加え、三つの抵抗状態を生成する方法が提案されている（例えば、特許文献１参照）。

【先行技術文献】

【特許文献】

【0005】

【特許文献1】特開２０２０―１５５７２７号公報

【発明の概要】

【発明が解決しようとする課題】

【0006】

しかしながら、三つの抵抗状態によりメモリ容量が増加しても、使用条件や状況、希望容量の増加などの様々な要因によってメモリ容量は十分とはいえず、さらなるメモリ容量の増加が望まれている。つまり、現状においても、省スペースでのメモリ容量の増加を実現することが望まれている。

【0007】

そこで、本開示では、省スペースでのメモリ容量の増加を実現することが可能な記憶装置、電子機器及び記憶装置の制御方法を提供する。

【課題を解決するための手段】

【0008】

本開示の実施形態に係る記憶装置は、識別可能な少なくとも四つの抵抗状態に変化する磁気抵抗記憶素子と、前記磁気抵抗記憶素子の磁化方向を変化させたり、前記磁気抵抗記憶素子にブロー電流を流したりすることで、前記磁気抵抗記憶素子を前記識別可能な少なくとも四つの抵抗状態に変える書き込み部と、を備える。

【0009】

本開示の実施形態に係る電子機器は、情報を記憶する記憶装置を備え、前記記憶装置は、識別可能な少なくとも四つの抵抗状態に変化する磁気抵抗記憶素子と、前記磁気抵抗記憶素子の磁化方向を変化させたり、前記磁気抵抗記憶素子にブロー電流を流したりすることで、前記磁気抵抗記憶素子を前記識別可能な少なくとも四つの抵抗状態に変える書き込み部と、を有する。

【0010】

本開示の実施形態に係る記憶装置の制御方法は、識別可能な少なくとも四つの抵抗状態に可変する磁気抵抗記憶素子の磁化方向を変化させたり、前記磁気抵抗記憶素子にブロー電流を流したりすることで、前記磁気抵抗記憶素子の抵抗状態を前記識別可能な少なくとも四つの抵抗状態に変える。

【図面の簡単な説明】

【0011】

【図1】本開示の実施形態に係る記憶装置の構成例を示す図である。

【図2】本開示の実施形態に係るメモリセルの第１構成例を示す図である。

【図3】本開示の実施形態に係るメモリセルの第２構成例を示す図である。

【図4】本開示の実施形態に係る磁気抵抗素子の第１構成例を示す図である。

【図5】本開示の実施形態に係る磁気抵抗素子の第２構成例を示す図である。

【図6】本開示の実施形態に係る磁気抵抗素子の識別可能な抵抗状態を説明するための図である。

【図7】本開示の実施形態に係る磁気抵抗素子の識別可能な抵抗状態に基づく多値化を説明するための図である。

【図8】本開示の実施形態に係る磁気抵抗素子の識別可能な抵抗状態に基づく４値化を説明するための図である。

【図9】本開示の実施形態に係る磁気抵抗素子の識別可能な抵抗状態に基づく５値化を説明するための図である。

【図10】本開示の実施形態に係る読み出し回路及び書き込み回路の構成例を示す図である。

【図11】本開示の実施形態に係る書き込み回路の第１構成例を説明するための図である。

【図12】本開示の実施形態に係る書き込み回路の第２構成例を説明するための図である。

【図13】撮像装置の構成例を示す図である。

【図14】測距装置の構成例を示す図である。

【図15】ゲーム機器の外観例を示す図である。

【図16】ゲーム機器の構成例を示す図である。

【発明を実施するための形態】

【0012】

以下に、本開示の実施形態について図面に基づいて詳細に説明する。なお、この実施形態により本開示に係る装置や機器、方法などは限定されるものではない。また、以下の実施形態において、基本的に同一の部位には同一の符号を付することにより重複する説明を省略する。

【0013】

以下に説明される１又は複数の実施形態（実施例、変形例を含む）は、各々が独立に実施されることが可能である。一方で、以下に説明される複数の実施形態は少なくとも一部が他の実施形態の少なくとも一部と適宜組み合わせて実施されてもよい。これら複数の実施形態は、互いに異なる新規な特徴を含み得る。したがって、これら複数の実施形態は、互いに異なる目的又は課題を解決することに寄与し得、互いに異なる効果を奏し得る。なお、各実施形態における効果はあくまで例示であって限定されるものでは無く、他の効果があってもよい。

【0014】

以下に示す項目順序に従って本開示を説明する。
１．実施形態
１－１．記憶装置の構成例
１－２．メモリセルの構成例
１－３．磁気抵抗素子の構成例
１－４．磁気抵抗素子の識別可能な抵抗状態
１－５．磁気抵抗素子の識別可能な抵抗状態に基づく多値化
１－６．多値化の具体例
１－７．読み出し回路及び書き込み回路の構成例及び動作例
１－８．作用・効果
２．他の実施形態
３．電子機器の構成例
３－１．撮像装置
３－２．測距装置
３－３．ゲーム機器
４．付記

【0015】

＜１．実施形態＞
＜１－１．記憶装置の構成例＞
本実施形態に係る記憶装置１の構成例について図１を参照して説明する。図１は、本実施形態に係る記憶装置１の構成例を示す図である。この記憶装置１は、例えば、ＬＳＩ（大規模集積回路）などに適用される。

【0016】

図１に示すように、本実施形態に係る記憶装置１は、制御回路５と、電圧生成回路６と、メモリセルアレイ１０と、ワードライン制御回路２０と、ビットライン制御回路３０と、センスアンプ４０と、読み出し回路５０と、書き込み回路６０とを備える。なお、読み出し回路５０は読み出し部に相当し、書き込み回路６０は書き込み部に相当し、各制御回路５、２０、３０は制御部に相当する。

【0017】

制御回路５は、外部回路（例えば、演算回路など）からの書き込み・読み出し命令の処理とデータ入出力の制御とを行う。例えば、制御回路５は、外部回路からのコマンド（書き込みや読み出しなどのコマンド）を受信し、受信したコマンドに基づいてデータの書き込み及び読み出しの制御を行う。

【0018】

ここで、演算回路は、例えば、ＡＩ（artificial intelligence）機能、認識機能又は機械学習などの論理演算を行う回路であってもよい。この演算回路は、例えば、プログラムに基づいて各種の演算処理を行う。なお、プログラムや各種設定値などは記憶装置１によって長期的に記憶されてもよく、また、演算処理により生成されたデータなどは記憶装置１によって短期的に記憶されてもよい。

【0019】

電圧生成回路６は、メモリセルアレイ１０に対するデータの書き込み及び読み出しの際に使用する電圧を生成し、その生成した電圧を書き込み回路６０及び読み出し回路５０に供給する。

【0020】

メモリセルアレイ１０は、データを記憶するメモリセル１００が二次元行列状に配置されて構成されている。メモリセル１００は、選択素子１１０及び磁気抵抗素子（磁気抵抗記憶素子）１２０を備える。このメモリセル１００には、例えば、ＶＣ（Voltage Controlled）－ＭＲＡＭセルを使用することができる。選択素子１１０は、磁気抵抗素子１２０の一端に接続され、磁気抵抗素子１２０への電圧の印加を制御する素子である。この選択素子１１０には、例えば、ｎチャネルＭＯＳトランジスタを使用することができる。また、磁気抵抗素子１２０には、例えば、ＭＴＪ等の磁気抵抗素子を使用することができる。

【0021】

ここで、磁気抵抗素子１２０は、例えば、磁化方向が電圧印加により第１状態及び第２状態に可変である。この磁化方向の制御に用いる外場としては、外部配線への電流通電により生じる電流磁界や、ＭＴＪに直接電流通電を行い、スピン角運動量移行（ＳＴＴ：Spin Transfer Torque）効果を利用する方法、電圧による磁気異方性制御（ＶＣＭＡ：Voltage Controlled Magnetic Anisotropy）を利用した方法などがある。また、磁化方向の状態の読み出しには、トンネル磁気抵抗（ＴＭＲ：Tunnel Magneto Resistance）効果を用いる。

【0022】

現在主流となっているＭＲＡＭは、電流磁界を用いるよりも微細化が可能で、消費電力を低減できるＳＴＴ－ＭＲＡＭである。一方、ＶＣＭＡを利用した電圧制御型（ＶＣ：Voltage Controlled）ＭＲＡＭ、すなわち、ＶＣ－ＭＲＡＭは、書き込みが高速でさらに低消費電力で動作可能であることから注目されている。このＶＣ－ＭＲＡＭは不揮発性であり、ＳＴＴ－ＭＲＡＭと同様に面積が小さく、また、書き込みの消費電力はＳＴＴ－ＭＲＡＭより小さく、ＳＲＡＭ（Static Random Access Memory）程度である。ＶＣ－ＭＲＡＭは、不揮発性で面積と消費電力が小さいメモリである。

【0023】

メモリセル１００には、制御信号を伝達するワード線１１（ＷＬ）及びビット線１２（ＢＬ）が接続される。また、メモリセル１００には、磁気抵抗素子１２０からの信号を伝達するソース線１３（ＳＬ）が更に配置される。メモリセルアレイ１０には、複数のワード線１１が行方向に延伸するように配線され、複数のビット線１２及びソース線１３が列方向に延伸するように配線される。

【0024】

ワードライン制御回路２０は、指定アドレスに応じてワード線電圧を制御する。例えば、ワードライン制御回路２０は、指定アドレスに応じてワード線１１を選択し、選択したワード線１１に制御信号を出力するものである。

【0025】

ビットライン制御回路３０は、指定アドレスに応じてビット線電圧を制御する。例えば、ビットライン制御回路３０は、指定アドレスに応じてビット線１２を選択し、選択したビット線１２に制御信号を出力するものである。

【0026】

センスアンプ４０は、読み出し信号を判別する。例えば、センスアンプ４０は、読出しの際にメモリセル１００に流れる電流を検出することによりデータの読出しを行うものである。例えば、読み出したデータは、読み出し回路５０に対して出力され、その読み出し回路５０を介して制御回路５に入力される。

【0027】

読み出し回路５０は、データの読み出し処理を制御する。例えば、読み出し回路５０は、選択されたワード線１１及びビット線１２の交点のメモリセル１００に対して読み出しを行う回路である。この読み出し回路５０は、メモリセル１００の選択素子１１０を介して磁気抵抗素子１２０の読み出しを行う。読み出しは、メモリセル１００の磁気抵抗素子１２０に所定の読み出し電圧を印加し、メモリセル１００に流れる電流を検出することにより行うことができる。なお、読み出し電圧は、書込み電圧とは異なる極性の電圧にすると好適である。

【0028】

書き込み回路６０は、メモリセルアレイ１０に対するデータの書き込み処理を制御する。例えば、書き込み回路６０は、メモリセルアレイ１０において、選択されたワード線１１及びビット線１２の交点のメモリセル１００に対して書き込みを行う回路である。この書き込み回路６０は、メモリセル１００の選択素子１１０を介して磁気抵抗素子１２０に書き込みを行う。書き込みは、メモリセル１００の磁気抵抗素子１２０に所定の書き込み電圧を印加することにより行うことができる。

【0029】

＜１－２．メモリセルの構成例＞
本実施形態に係るメモリセル１００の構成例について図２及び図３を参照して説明する。図２及び図３は、それぞれ本実施形態に係るメモリセル１００の構成例を示す図である。各図は、それぞれメモリセル１００の構成例を表す模式図である。

【0030】

図２及び図３の例では、メモリセル１００の選択素子１１０及び磁気抵抗素子１２０は直列に接続されており、選択素子１１０はドレイン（ドレイン端子）、ソース（ソース端子）及びゲート（ゲート端子）を有している。なお、コンタクト層１０３又はコンタクト層１０４は、ビア（Ｖｉａ）などの接続層に相当する。

【0031】

図２に示すように、メモリセル１００の磁気抵抗素子１２０は、コンタクト層１０３を介して配線１０１に接続され、コンタクト層１０４を介して選択素子１１０に接続される。選択素子１１０のドレインがコンタクト層１０４に接続され、そのソースがソース線１３（ＳＬ）に接続される。また、選択素子１１０のゲートは、ワード線１１（ＷＬ）に接続される。なお、コンタクト層１０３は、ビット線１２（ＢＬ）を構成する配線１０１に接続される。ワード線１１（ＷＬ）にオン電圧を印加することにより、選択素子１１０が導通し、磁気抵抗素子１２０に電圧を印加することができる。

【0032】

図３に示すように、メモリセル１００の磁気抵抗素子１２０は、コンタクト層１０４を介して配線１０２に接続され、コンタクト層１０３を介して選択素子１１０に接続される。選択素子１１０は、ドレインがビット線１２（ＢＬ）に接続され、ソースがコンタクト層１０３に接続される。また、選択素子１１０のゲートは、ワード線１１（ＷＬ）に接続される。なお、コンタクト層１０４は、ソース線１３（ＳＬ）を構成する配線１０２に接続される。ワード線１１（ＷＬ）にオン電圧を印加することにより、選択素子１１０が導通し、磁気抵抗素子１２０に電圧を印加することができる。

【0033】

ワード線１１（ＷＬ）は、前述のように、ワードライン制御回路２０（図１参照）に接続される。ビット線１２（ＢＬ）は、ビットライン制御回路３０（図１参照）に接続される。ソース線１３（ＳＬ）は、センスアンプ４０（図１参照）に接続される。ビット線１２（ＢＬ）及びソース線１３（ＳＬ）の間に電圧を印加するとともにワード線１１（ＷＬ）に選択素子１１０を導通させるオン電圧を印加することにより、磁気抵抗素子１２０に書込みや読出しのための電圧を印加することができる。

【0034】

＜１－３．磁気抵抗素子の構成例＞
本実施形態に係る磁気抵抗素子１２０の構成例について図４及び図５を参照して説明する。図４及び図５は、それぞれ本実施形態に係る磁気抵抗素子１２０の構成例を示す図である。各図は、それぞれ磁気抵抗素子１２０の構成例を表す断面図である。

【0035】

図４及び図５に示すように、磁気抵抗素子１２０は、下地層１２１と、磁化固定層１２２と、トンネルバリア層（絶縁層）１２３と、記憶層（フリー層）１２４と、キャップ層１２５とを備える。図４に示す磁気抵抗素子１２０は、下地層１２１、磁化固定層１２２、トンネルバリア層１２３、記憶層１２４、キャップ層１２５が順に積層されて構成される。一方、図５に示す磁気抵抗素子１２０は、下地層１２１、記憶層１２４、トンネルバリア層１２３、磁化固定層１２２、キャップ層１２５が順に積層されて構成される。

【0036】

下地層１２１は、例えばＣｒ、Ｔａ、Ｒｕ、Ａｕ、Ａｇ、Ｃｕ、Ａｌ、Ｔｉ、Ｖ、Ｍｏ、Ｚｒ、Ｈｆ、Ｒｅ、Ｗ、Ｐｔ、Ｐｄ、Ｉｒ、Ｒｈ等の貴金属や遷移金属元素からなる層およびそれらの積層構造を用いることができる。また、下地層１２１は、ＴｉＮ等の導電性窒化物により構成することもできる。例えば、下地層１２１は、磁化固定層１２２の結晶配向制御や下部電極に対する付着強度を向上させるための膜により構成されている。

【0037】

磁化固定層１２２は、磁気異方性を有するとともに磁化方向が不変の層である。この磁化固定層１２２は、例えば、ＣｏＦｅＢ、ＣｏＦｅＣ合金、ＮｉＦｅＢ合金及びＮｉＦｅＣ合金等により構成することができる。また、磁化固定層１２２は、非磁性層を介して複数の強磁性層を積層した積層フェリピン構造にすることもできる。この積層フェリピン構造の磁化固定層１２２を構成する強磁性層の材料としては、Ｃｏ、ＣｏＦｅ、ＣｏＦｅＢ等を用いることができる。また、非磁性層の材料としては、Ｒｕ、Ｒｅ、Ｉｒ、Ｏｓ等を用いることができる。

【0038】

また、磁化固定層１２２は、反強磁性層及び強磁性層の反強磁性結合を利用することにより、その磁化の向きが固定された構成にすることができる。反強磁性層の材料としては、ＦｅＭｎ合金、ＰｔＭｎ合金、ＰｔＣｒＭｎ合金、ＮｉＭｎ合金、ＩｒＭｎ合金、ＮｉＯ及びＦｅ２Ｏ３等の磁性体を挙げることができる。また、これらの磁性体に、Ａｇ、Ｃｕ、Ａｕ、Ａｌ、Ｓｉ、Ｂｉ、Ｔａ、Ｂ、Ｃ、Ｏ、Ｎ、Ｐｄ、Ｐｔ、Ｚｒ、Ｈｆ、Ｉｒ、Ｗ、Ｍｏ、Ｎｂ等の非磁性元素を添加することもできる。

【0039】

トンネルバリア層１２３は、後述する記憶層１２４に隣接して配置され、記憶層１２４に電界を掛けて電圧制御磁気異方性効果を付与するものである。このトンネルバリア層１２３は、Ｍｇ、Ａｌ、Ｔｉ、Ｓｉ、Ｚｎ、Ｚｒ、Ｈｆ、Ｔａ、Ｂｉ、Ｃｒ、Ｇａ、Ｌａ、Ｇｄ、Ｓｒ、Ｂａの群から選択された少なくとも１種の元素の酸化物、もしくはＭｇ、Ａｌ、Ｔｉ、Ｓｉ、Ｚｎ、Ｚｒ、Ｈｆ、Ｔａ、Ｂｉ、Ｃｒ、Ｇａ、Ｌａ、Ｇｄ、Ｓｒ、Ｂａの群から選択された少なくとも１種の元素の窒化物により構成することができる。また、ＭｇＦ２、ＣａＦ、ＳｒＴｉＯ２、ＡｌＬａＯ３、ＡｌＮＯ等の絶縁体、誘電体及び半導体を用いて構成することもできる。これらの層を積層した構造とすることもできる。なお、トンネルバリア層１２３の厚さは、０．６ｎｍ以上に構成すると好適である。

【0040】

記憶層１２４は、磁気異方性を有するとともに磁化方向が可変の層である。また、記憶層１２４は、ＶＣＭＡ効果を有する層である。記憶層１２４の磁化方向が磁化固定層１２２の磁化方向と同じ状態及び異なる状態は、それぞれ平行状態及び反平行状態と称される。磁気抵抗素子１２０は、平行状態の時に低抵抗状態になり、反平行状態の時に高抵抗状態になる。前述のように磁気抵抗素子１２０に電圧を印加することにより、記憶層１２４の磁化方向を変化させることができる。

【0041】

また、記憶層１２４は、コバルト鉄（ＣｏＦｅ）、コバルト鉄ボロン（ＣｏＦｅＢ）、Ｆｅ、ホウ化鉄（ＦｅＢ）等により構成することができる。また、遷移金属（Ｈｆ、Ｔａ、Ｗ、Ｒｅ、Ｉｒ、Ｐｔ、Ａｕ、Ｚｒ、Ｎｂ、Ｍｏ、Ｒｕ、Ｒｈ、Ｐｄ、Ａｇ、Ｔｉ、Ｖ、Ｃｒ、Ｍｎ、Ｎｉ、Ｃｕ）等を含む構成を採ることもできる。また、窒化物や酸化物を含んでも良い。また、磁性体への近接磁気モーメント誘起を起こす材料として、イリジウム（Ｉｒ）やオスミウム（Ｏｓ）を使用することができる。なお、記憶層１２４に重金属を添加して電圧制御磁気異方性効果を向上させることもできる。記憶層１２４の厚さは、３．０ｎｍ以下に構成すると好適である。

【0042】

また、記憶層１２４は、非磁性層を介して複数の強磁性層が積層された積層構造を有してもよい。このとき、非磁性層を介して隣接する２つの強磁性層は、交換結合していてもよい。この非磁性層には、Ｍｇ、Ａｌ、Ｔｉ、Ｓｉ、Ｚｎ、Ｚｒ、Ｈｆ、Ｔａ、Ｂｉ、Ｃｒ、Ｇａ、Ｌａ、Ｇｄ、Ｓｒ、Ｂａ、Ｗ、Ｒｅ、Ｉｒ、Ｐｔ、Ａｕ、Ｎｂ、Ｍｏ、Ｒｕ、Ｒｈ、Ｐｄ、Ａｇ、Ｖ、Ｍｎ、Ｎｉ及びＣｕ等により構成することができる。

【0043】

キャップ層１２５は、磁気抵抗素子１２０に接続される配線部材からの金属の拡散を防ぐ層である。このキャップ層１２５は、Ｃｒ、Ｔａ、Ｒｕ、Ａｕ、Ａｇ、Ｃｕ、Ａｌ、Ｔｉ、Ｖ、Ｍｏ、Ｚｒ、Ｈｆ、Ｒｅ、Ｗ、Ｐｔ、Ｐｄ、Ｉｒ、Ｒｈ等の金属により構成することができる。また、キャップ層１２５は、それらを含む合金、遷移金属元素からなる層により構成することができる。また、キャップ層１２５は、それらを積層して構成することもできる。また、キャップ層１２５は、ＴｉＮ等の導電性窒化物により構成することもできる。

【0044】

以上に説明した種々の層は、例えば、スパッタリング法、イオンビーム堆積法、真空蒸着法に代表される物理的気相成長（ＰＶＤ）法、原子層堆積（ＡＬＤ）法に代表される化学的気相成長（ＣＶＤ）法にて作製できる。また、これらの層のパターニングは反応性イオンエッチング（ＲＩＥ）法やイオンミリング法にて行うことができる。種々の層は真空装置内で連続的に形成することが好ましく、その後パターニングを行うことが好ましい。

【0045】

＜１－４．磁気抵抗素子の識別可能な抵抗状態＞
本実施形態に係る磁気抵抗素子１２０の識別可能な抵抗状態について図６を参照して説明する。図６は、本実施形態に係る磁気抵抗素子１２０の識別可能な抵抗状態を説明するための図である。

【0046】

図６に示すように、本実施形態に係る磁気抵抗素子１２０は、識別可能な五つの抵抗状態を有する。なお、図６の例では、磁気抵抗素子１２０における、主要な磁化固定層１２２、トンネルバリア層１２３及び記憶層１２４以外の層は適宜省略されている。これは、以降の図７から図８でも同様である。

【0047】

五つの抵抗状態は、「弱ショート」、「０」、「１」、「完全ショート」及び「オープン」の抵抗状態である。この五つの抵抗状態を変えるための印加電圧は、書き込み回路６０により磁気抵抗素子１２０に供給される。印加電圧は、図６中の矢印の左から右に大きくなる。なお、「弱ショート」、「０」、「１」、「完全ショート」及び「オープン」の個々の抵抗値の関係について詳しくは後述する。

【0048】

磁気抵抗素子１２０は、初期の抵抗状態（例えば、「弱ショート」の抵抗状態）から、第１電圧が印加されると「０」の抵抗状態となり、第２電圧（＞第１電圧）が印加されると「１」の抵抗状態となる。さらに、磁気抵抗素子１２０は、第３電圧（＞第２電圧）が印加されると「完全ショート」の抵抗状態となり、第４電圧（＞第３電圧）が印加されると「オープン」の抵抗状態となる。

【0049】

ここで、初期の抵抗状態とは、例えば、「弱ショート」の抵抗状態であるが、これに限定されるものではない。この「弱ショート」の抵抗状態は、磁化固定層１２２及び記憶層１２４が導電層１２６により導通している状態である。導電層１２６は、例えば、変質層である。変質層は、例えば、磁化固定層１２２及び記憶層１２４の一方又は両方の変質により形成された層である。このような導電層１２６は、磁気抵抗素子１２０の外周面にトンネルバリア層１２３を横断するように設けられている。導電層１２６は、例えば、メモリセル１００のスペースを狭くしたり、導電層１２６となる付着物（例えば、再付着物など）を取り除くトリミングをスキップしたり、あるいは、意図的に金属を垂らしたりすることで、形成される。

【0050】

なお、導電層１２６は、磁気抵抗素子１２０の外周面に形成されているが、これに限定されるものではなく、例えば、トンネルバリア層１２３内に形成されてもよい。ただし、導電層１２６の形成の容易化のためには、導電層１２６を磁気抵抗素子１２０の外周面に形成することが望ましい。

【0051】

前述の第１電圧、第２電圧、第３電圧又は第４電圧が磁気抵抗素子１２０に印加されると、磁気抵抗素子１２０にブロー電流が流れ、導電層１２６が破壊されて非導通状態になり、磁気抵抗素子１２０に印加した第１電圧、第２電圧、第３電圧又は第４電圧に応じて、磁気抵抗素子１２０の抵抗状態が変化する。

【0052】

例えば、第１電圧が磁気抵抗素子１２０に印加されると、磁化固定層１２２の磁化方向と記憶層１２４の磁化方向が互いに平行（同方向）になる。これにより、磁気抵抗素子１２０は、初期の抵抗状態から「０」の抵抗状態となる。この「０」の抵抗状態とは、磁化固定層１２２の磁化方向と記憶層１２４の磁化方向が平行になっている状態である。

【0053】

また、第２電圧が磁気抵抗素子１２０に印加されると、磁化固定層１２２の磁化方向と記憶層１２４の磁化方向が互いに反平行（逆方向）になる。これにより、磁気抵抗素子１２０は、初期の抵抗状態から「１」の抵抗状態となる。この「１」の抵抗状態とは、磁化固定層１２２の磁化方向と記憶層１２４の磁化方向が互いに反平行になっている状態である。なお、磁気抵抗素子１２０は、第１電圧の印加により、「１」の抵抗状態から「０」の抵抗状態に戻ることが可能である。

【0054】

また、第３電圧が磁気抵抗素子１２０に印加されると、トンネルバリア層１２３にブロー電流が流れ、トンネルバリア層１２３が破壊されて通電状態（完全ショート）になる。これにより、磁気抵抗素子１２０は、初期の抵抗状態から「完全ショート」の抵抗状態となる。この「完全ショート」の抵抗状態とは、トンネルバリア層１２３が破壊されて通電状態になっている状態である。

【0055】

また、第４電圧が磁気抵抗素子１２０に印加されると、コンタクト層１０３にブロー電流が流れ、コンタクト層１０３が破壊されて非通電状態（オープン）になる。これにより、磁気抵抗素子１２０は、初期の抵抗状態から「オープン」の抵抗状態となる。この「オープン」の抵抗状態とは、コンタクト層１０３が破壊されて非通電状態になっている状態である。

【0056】

このように電圧印加により磁気抵抗素子１２０の抵抗状態は、五つの抵抗状態に変化することができる。例えば、磁気抵抗素子１２０は、「弱ショート」の抵抗状態から「０」、「１」、「完全ショート」及び「オープン」のいずれかの抵抗状態になることが可能であり、「０」の抵抗状態から「１」、「完全ショート」及び「オープン」のいずれかの抵抗状態になることが可能であり、「１」の抵抗状態から「０」、「完全ショート」及び「オープン」のいずれかの抵抗状態になることが可能であり、「完全ショート」の抵抗状態から「オープン」の抵抗状態になることが可能である。

【0057】

また、磁気抵抗素子１２０は、情報の書き直しが可能な素子である。印加電圧（供給電流）を変えることにより、磁気抵抗素子１２０の抵抗状態を五つの抵抗状態のいずれかに変えることが可能である。例えば、電圧印加により「１」の抵抗状態になった磁気抵抗素子１２０に対して再度の電圧印加を行い、磁気抵抗素子１２０の抵抗状態を「完全ショート」の抵抗状態に変更することが可能である。これはあくまでも一例であり、前述のように磁気抵抗素子１２０をある抵抗状態から他の抵抗状態に変えて、情報を書き直すことは可能である。

【0058】

このような磁気抵抗素子１２０が五つの抵抗状態のうちどの抵抗状態であるかを判別することで、多値化を実現することができる。つまり、本実施形態によれば、情報を多値記録でき、さらに、情報の書き直しも可能になる。なお、磁気抵抗素子１２０の抵抗状態が五つの抵抗状態のうちどの抵抗状態であるかを判別するため、閾値を設定して多値化を実現する手段について以下で詳しく説明する。

【0059】

＜１－５．磁気抵抗素子の識別可能な抵抗状態に基づく多値化＞
本実施形態に係る磁気抵抗素子１２０の識別可能な抵抗状態に基づく多値化について図７を参照して説明する。図７は、本実施形態に係る磁気抵抗素子１２０の識別可能な抵抗状態に基づく多値化を説明するための図である。

【0060】

図７に示すように、本実施形態では、磁気抵抗素子１２０の五つの識別可能な抵抗状態に応じて、０、１、２、３、４という多値化（５値ビット）が実現される。最大で５値ビットが実現されるが、これに限定されるものではなく、例えば、０、１、２、３という４値ビットが実現されてもよい。

【0061】

図７の例では、磁気抵抗素子１２０の抵抗状態ごとの抵抗値と抵抗値のバラツキ量（σ）との関係を示すグラフが示されている。図７に示すように、磁気抵抗素子１２０の抵抗値は、「完全ショート」、「弱ショート」、「０」、「１」及び「オープン」の抵抗状態になる順番で大きくなる。なお、「弱ショート」の抵抗状態は、「完全ショート」の抵抗状態よりも抵抗値が高い状態である。

【0062】

例えば、磁気抵抗素子１２０の五つの抵抗状態に対して情報０～４が対応付けられる。詳しくは、「完全ショート」の抵抗状態が０に対応付けられ、「弱ショート」の抵抗状態が１に対応付けられ、「０」の抵抗状態が２に対応付けられ、「１」の抵抗状態が３に対応付けられ、「オープン」の抵抗状態が４に対応付けられる。そして、五つの抵抗状態に対して四つの閾値Ａ１、Ａ２、Ａ３、Ａ４が読み出し回路５０により設定される。これらの閾値Ａ１、Ａ２、Ａ３、Ａ４に応じて情報が読み出し回路５０によって読み出される。

【0063】

例えば、磁気抵抗素子１２０の抵抗値が閾値Ａ１以下である場合には情報が０であり、磁気抵抗素子１２０の抵抗値が閾値Ａ１より高い閾値Ａ２以下である場合には情報が１であり、磁気抵抗素子１２０の抵抗値が閾値Ａ２より高い閾値Ａ３以下である場合には情報が２である。磁気抵抗素子１２０の抵抗値が閾値Ａ３より高い閾値Ａ４以下である場合には情報が３であり、磁気抵抗素子１２０の抵抗値が閾値Ａ４より高ければ情報が４である。

【0064】

このように五つの抵抗状態と四つの閾値Ａ１、Ａ２、Ａ３、Ａ４を用いることで、多値化を実現することができる。例えば、多値化として４値化や５値化を実現することができるが、記憶容量の増加という観点から、少なくと４値化以上を実現することが好ましく、以下では多値化を実現する具体例について詳しく説明する。

【0065】

＜１－６．多値化の具体例＞
本実施形態に係る磁気抵抗素子１２０の識別可能な抵抗状態に基づく多値化の具体例について図８及び図９を参照して説明する。

【0066】

（４値化）
図８は、本実施形態に係る磁気抵抗素子１２０の識別可能な抵抗状態に基づく４値化を説明するための図である。

【0067】

図８の例では、磁気抵抗素子１２０の抵抗値は、「完全ショート」の抵抗状態で約０－１００（Ω）であり、「弱ショート」の抵抗状態で約１０００（Ω）であり、「０」の抵抗状態で約４０００（Ω）であり、「１」の抵抗状態で約１２５００（Ω）である。これに応じて、閾値Ｔｈは、例えば、５００（Ω）、２０００（Ω）、８０００（Ω）に設定されている。

【0068】

読み出し回路５０は、図８に示すように、閾値Ｔｈを５００（Ω）として磁気抵抗素子１２０の抵抗値を読み出し、その抵抗値と閾値Ｔｈとの比較結果を第１レジスタ（１ｓｔ）に取り込む。例えば、読み出し回路５０は、読み出した抵抗値と５００（Ω）とを比較し、読み出した抵抗値が５００（Ω）以下であると判別した場合、判別結果を０とし、読み出した抵抗値が５００（Ω）より高いと判別した場合、判別結果を１とし、その０又は１の判別結果を第１レジスタ（１ｓｔ）に取り込む。

【0069】

次に、読み出し回路５０は、閾値Ｔｈを２０００（Ω）として磁気抵抗素子１２０の抵抗値を読み出し、その抵抗値と閾値Ｔｈとの比較結果を第２レジスタ（２ｎｄ）に取り込む。例えば、読み出し回路５０は、読み出した抵抗値と２０００（Ω）とを比較し、読み出した抵抗値が２０００（Ω）以下であると判別した場合、判別結果を０とし、読み出した抵抗値が２０００（Ω）より高いと判別した場合、判別結果を１とし、その０又は１の判別結果を第２レジスタ（２ｎｄ）に取り込む。

【0070】

次いで、読み出し回路５０は、閾値Ｔｈを８０００（Ω）として磁気抵抗素子１２０の抵抗値を読み出し、その抵抗値と閾値Ｔｈとの比較結果を第３レジスタ（３ｒｄ）に取り込む。例えば、読み出し回路５０は、読み出した抵抗値と８０００（Ω）とを比較し、読み出した抵抗値が８０００（Ω）以下であると判別した場合、判別結果を０とし、読み出した抵抗値が８０００（Ω）より高いと判別した場合、判別結果を１とし、その０又は１の判別結果を第３レジスタ（３ｒｄ）に取り込む。

【0071】

その後、読み出し回路５０は、第１レジスタから第３レジスタに取り込んだ各比較結果、すなわち各判別結果に基づいて４値化（０、１、２、３）を実現する。例えば、第１レジスタ、第２レジスタ及び第３レジスタの個々の判別結果が０である場合、情報は０となり、第１レジスタの判別結果が１であって第２レジスタ及び第３レジスタの個々の判別結果が０である場合、情報は１となる。また、第１レジスタ及び第２レジスタの個々の判別結果が１であって第３レジスタの判別結果が０である場合、情報は２となり、第１レジスタ、第２レジスタ及び第３レジスタの個々の判別結果が１である場合、情報は３となる。

【0072】

（５値化）
図９は、本実施形態に係る磁気抵抗素子１２０の識別可能な抵抗状態に基づく５値化を説明するための図である。

【0073】

図９の例では、磁気抵抗素子１２０の抵抗値は、図８の例と同様、「完全ショート」の抵抗状態で約０－１００（Ω）であり、「弱ショート」の抵抗状態で約１０００（Ω）であり、「０」の抵抗状態で約４０００（Ω）であり、「１」の抵抗状態で約１２５００（Ω）であり、図８の例に加えて、「オープン」の抵抗状態で∞（Ω）である。このため、閾値Ｔｈは、例えば、５００（Ω）、２０００（Ω）、８０００（Ω）、２００００（Ω）に設定されている。

【0074】

読み出し回路５０は、図９に示すように、図８の例と同様、閾値Ｔｈを５００（Ω）として磁気抵抗素子１２０の抵抗値を読み出し、その抵抗値と閾値Ｔｈとの比較結果（判別結果）を第１レジスタ（１ｓｔ）に取り込み、閾値Ｔｈを２０００（Ω）として磁気抵抗素子１２０の抵抗値を読み出し、その抵抗値と閾値Ｔｈとの比較結果（判別結果）を第２レジスタ（２ｎｄ）に取り込む。次いで、読み出し回路５０は、閾値Ｔｈを８０００（Ω）として磁気抵抗素子１２０の抵抗値を読み出し、その抵抗値と閾値Ｔｈとの比較結果（判別結果）を第３レジスタ（３ｒｄ）に取り込み、閾値Ｔｈを２００００（Ω）として磁気抵抗素子１２０の抵抗値を読み出し、その抵抗値と閾値Ｔｈとの比較結果（判別結果）を第４レジスタ（４ｔｈ）に取り込む。

【0075】

その後、読み出し回路５０は、第１レジスタから第４レジスタに取り込んだ各比較結果、すなわち各判別結果に基づいて５値化（０、１、２、３、４）を実現する。例えば、第１レジスタ、第２レジスタ、第３レジスタ及び第４レジスタの個々の判別結果が０である場合、情報は０となり、第１レジスタの判別結果が１であって第２レジスタ、第３レジスタ及び第４レジスタの個々の判別結果が０である場合、情報は１となる。また、第１レジスタ及び第２レジスタの個々の判別結果が１であって第３レジスタ及び第４レジスタの判別結果が０である場合、情報は２となり、第１レジスタ、第２レジスタ及び第３レジスタの個々の判別結果が１であって第４レジスタの判別結果が０である場合、情報は３となる。第１レジスタ、第２レジスタ、第３レジスタ及び第４レジスタの個々の判別結果が１である場合、情報は４となる。

【0076】

このようにして、４値化及び５値化を実現することができる。４値化を実現する読み出し回路５０の具体的な構成例や動作例について以下で詳しく後述する。ただし、以下で説明する、４値化を実現する読み出し回路５０や書き込み回路６０などの構成例や動作例はあくまでも例示であり、４値化を実現する読み出し回路５０や書き込み回路６０に適宜回路を追加することで、５値化を実現する読み出し回路５０や書き込み回路６０を構成することが可能である。

【0077】

＜１－７．読み出し回路及び書き込み回路の構成例及び動作例＞
本実施形態に係る読み出し回路５０及び書き込み回路６０の構成例及び動作例について図１０から図１２を参照して説明する。図１０は、本実施形態に係る読み出し回路５０及び書き込み回路６０の構成例を示す図である。図１１及び図１２は、それぞれ本実施形態に係る書き込み回路６０の構成例を説明するための図である。

【0078】

（読み出し回路の構成例）
図１０に示すように、読み出し回路５０は、チャージトランジスタＴ３と、ビット線選択トランジスタＴ４と、参照電圧生成器５１と、比較器５２とを備える。例えば、それらの各部は列ごとに配置されている。この読み出し回路５０は、磁気抵抗素子１２０に多値記録された情報を読み出し対象のメモリセル１００から読み出す（判別する）回路である。なお、参照電圧生成器５１は生成部に相当し、比較器５２は判別部に相当する。

【0079】

チャージトランジスタＴ３は、ゲート端子に印加される制御信号ＦＣ（ａ）に応じてＯＮ状態となるトランジスタである。図１０の例では、チャージトランジスタＴ３は、ＰＭＯＳ型ＦＥＴ（Field Effect Transistor）で構成されている。チャージトランジスタＴ３のソース端子は電源電圧ＶＤＤの電位線に接続され、ドレイン端子は比較器５２の入力端子に接続され、ゲート端子はワードライン制御回路２０（又は制御回路５）の出力端子に接続されている。なお、ビット線選択トランジスタＴ４は、そのゲート端子にＬｏｗレベルの制御信号ＦＡ（ｎ）が入力されてオン状態となり、Ｈｉｇｈレベルの制御信号ＦＡ（ｎ）が入力されてオフ状態となる。

【0080】

ビット線選択トランジスタＴ４は、ゲート端子に印加される制御信号ＣＬに応じてＯＮ状態となるトランジスタである。このビット線選択トランジスタＴ４は、磁気抵抗素子１２０と接続されている。図１０の例では、ビット線選択トランジスタＴ４は、ＮＭＯＳ型ＦＥＴで構成されている。ビット線選択トランジスタＴ４のソース端子は磁気抵抗素子１２０の一端に接続され、ドレイン端子は比較器５２の入力端子に接続され、ゲート端子はワードライン制御回路２０（又は制御回路５）の出力端子に接続されている。なお、ビット線選択トランジスタＴ４は、そのゲート端子にＨｉｇｈレベルの制御信号ＦＡ（ｎ）が入力されてオン状態となり、Ｌｏｗレベルの制御信号ＦＡ（ｎ）が入力されてオフ状態となる。

【0081】

参照電圧生成器５１は、複数の参照トランジスタＴ５～Ｔ９と、複数の参照抵抗素子Ｒ１～Ｒ３とを有する。この参照電圧生成器５１は、磁気抵抗素子１２０に多値記録された情報を読み出す際にその基準（閾値）となる参照電圧（参照電圧信号）を生成する回路である。

【0082】

第１参照トランジスタＴ５は、ゲート端子に印加される制御信号ＲＣに応じてＯＮ状態となるトランジスタである。図１０の例では、第１参照トランジスタＴ５は、ＰＭＯＳ型ＦＥＴで構成されている。第１参照トランジスタＴ５のソース端子は電源電圧ＶＤＤの電位線に接続され、ドレイン端子は比較器５２の入力端子に接続され、ゲート端子は制御回路５の出力端子に接続されている。なお、第１参照トランジスタＴ５は、そのゲート端子にＬｏｗレベルの制御信号ＲＣが入力されてオン状態となり、Ｈｉｇｈレベルの制御信号ＲＣが入力されてオフ状態となる。

【0083】

第２参照トランジスタＴ６は、ゲート端子に印加される制御信号ＲＣＬに応じてＯＮ状態となるトランジスタである。図１０の例では、第２参照トランジスタＴ６は、ＮＭＯＳ型ＦＥＴで構成されている。第２参照トランジスタＴ６のソース端子は各参照抵抗素子Ｒ１～Ｒ３の個々の一端に接続され、ドレイン端子は比較器５２の入力端子に接続され、ゲート端子は制御回路５の出力端子に接続されている。なお、第２参照トランジスタＴ６は、そのゲート端子にＨｉｇｈレベルの制御信号ＲＣＬが入力されてオン状態となり、Ｌｏｗレベルの制御信号ＲＣＬが入力されてオフ状態となる。

【0084】

第３から第５参照トランジスタＴ７～Ｔ９は、それぞれゲート端子に印加される制御信号ＲＡ（ＲＡ１、ＲＡ２、ＲＡ３）に応じてＯＮ状態となるトランジスタである。図１０の例では、第３から第５参照トランジスタＴ７～Ｔ９は、それぞれＮＭＯＳ型ＦＥＴで構成されている。第３から第５参照トランジスタＴ７～Ｔ９の個々のソース端子は接地電位（ＧＮＤ）に接続され、個々のドレイン端子は各参照抵抗素子Ｒ１～Ｒ３の個々の一端にそれぞれ接続され、個々のゲート端子は制御回路５の各出力端子にそれぞれ接続されている。なお、第３から第５参照トランジスタＴ７～Ｔ９は、そのゲート端子にＨｉｇｈレベルの制御信号ＲＡ（ＲＡ１、ＲＡ２、ＲＡ３）が入力されてオン状態となり、Ｌｏｗレベルの制御信号ＲＡが入力されてオフ状態となる。

【0085】

各参照抵抗素子Ｒ１～Ｒ３は、それぞれ抵抗値を規定する抵抗素子である。参照抵抗素子Ｒ１は、５００（Ω）を有する抵抗素子である。参照抵抗素子Ｒ２は、２０００（Ω）を有する抵抗素子である。参照抵抗素子Ｒ３は、８０００（Ω）を有する抵抗素子である。各参照抵抗素子Ｒ１～Ｒ３の個々の一端は、第２参照トランジスタＴ６のソース端子に接続されており、個々の他端は、第３から第５参照トランジスタＴ７～Ｔ９の個々のドレイン端子にそれぞれ接続されている。

【0086】

このような構成の参照電圧生成器５１は、各参照抵抗素子Ｒ１～Ｒ３の個々の抵抗値例えば、５００（Ω）、２０００（Ω）、８０００（Ω）に応じた参照電圧Ｖｒｅｆを発生させる。この参照電圧Ｖｒｅｆは、閾値として機能する。

【0087】

参照電圧生成器５１は、第１参照電流Ｉ３の生成のため、第１から第３参照トランジスタＴ５～Ｔ７の各ゲートに、Ｌｏｗレベルの制御信号ＲＣ、Ｈｉｇｈレベルの制御信号ＲＣＬ及びＨｉｇｈレベルの制御信号ＲＡ１を各々供給する。これにより、第１から第３参照トランジスタＴ５～Ｔ７がオンとなり、参照抵抗素子Ｒ１がバイアスされ、第１参照電流Ｉ３が発生する。このとき、第１参照電流Ｉ３は、電源電圧ＶＤＤから参照抵抗素子Ｒ１を経由して接地電位の向きに流れる。

【0088】

また、参照電圧生成器５１は、第２参照電流Ｉ４の生成のため、第１及び第２、第４参照トランジスタＴ５、Ｔ６、Ｔ８の各ゲートに、Ｌｏｗレベルの制御信号ＲＣ、Ｈｉｇｈレベルの制御信号ＲＣＬ及びＨｉｇｈレベルの制御信号ＲＡ２を各々供給する。これにより、第１及び第２、第４参照トランジスタＴ５、Ｔ６、Ｔ８がオンとなり、参照抵抗素子Ｒ２がバイアスされ、第２参照電流Ｉ４が発生する。このとき、第２参照電流Ｉ４は、電源電圧ＶＤＤから参照抵抗素子Ｒ２を経由して接地電位の向きに流れる。

【0089】

また、参照電圧生成器５１は、第３参照電流Ｉ５の生成のため、第１及び第２、第５参照トランジスタＴ５、Ｔ６、Ｔ９の各ゲートに、Ｌｏｗレベルの制御信号ＲＣ、Ｈｉｇｈレベルの制御信号ＲＣＬ及びＨｉｇｈレベルの制御信号ＲＡ３を各々供給する。これにより、第１及び第２、第５参照トランジスタＴ５、Ｔ６、Ｔ９がオンとなり、参照抵抗素子Ｒ３がバイアスされ、第３参照電流Ｉ５が発生する。このとき、第３参照電流Ｉ５は、電源電圧ＶＤＤから参照抵抗素子Ｒ３を経由して接地電位の向きに流れる。

【0090】

比較器５２は、例えば、センスアンプから構成されている。この場合、比較器５２は、センスアンプ４０（図１参照）に相当し、読み出し回路５０がセンスアンプ４０を備えることになるが、これに限定されるものではなく、読み出し回路５０とセンスアンプ４０を別体として設けることも可能である。この場合、読み出し回路５０及びセンスアンプ４０が読み出し部に相当する。

【0091】

また、比較器５２は、一対の入力端子を有する。比較器５２の一方の入力端子は、読み出し回路５０内のチャージトランジスタＴ３のドレイン端子とビット線選択トランジスタＴ４のドレイン端子との接続点Ｐ１（以下、第１接続点Ｐ１という）に接続されている。また、比較器５２の他方の入力端子は、参照電圧生成器５１内の第１参照トランジスタＴ５のドレイン端子と第２参照トランジスタＴ６のドレイン端子との接続点Ｐ２（以下、第２接続点Ｐ２という）に接続されている。この比較器５２は、一方の入力端子に入力される第１接続点Ｐ１の電圧Ｖｍ（磁気抵抗素子１２０の抵抗値に関する電圧）と、他方の入力端子に入力される第２接続点Ｐ２の参照電圧（閾値電圧）Ｖｒｅｆとを比較し、その比較結果を出力する。

【0092】

（書き込み回路の構成例）
図１０に示すように、書き込み回路６０は、フューズトランジスタＴ２を有する。図１０の例では、メモリセル１００は、選択トランジスタＴ１及び磁気抵抗素子１２０により構成されている。選択トランジスタＴ１は、選択素子１１０の一例であり、書き込み回路６０の一部として機能することが可能である。

【0093】

選択トランジスタＴ１は、ゲート端子に印加される制御信号ＦＡ（ｎ）に応じてオン状態となるトランジスタである。この選択トランジスタＴ１は、磁気抵抗素子１２０と接続されている。図１０の例では、選択トランジスタＴ１は、ＮＭＯＳ型ＦＥＴで構成されている。この選択トランジスタＴ１のソース端子は接地電位（ＧＮＤ）に接続され、ドレイン端子は磁気抵抗素子１２０の一端に接続され、ゲート端子はワードライン制御回路２０（又は制御回路５）の出力端子に接続されている。なお、選択トランジスタＴ１は、そのゲート端子にＨｉｇｈレベルの制御信号ＦＡ（ｎ）が入力されてオン状態となり、Ｌｏｗレベルの制御信号ＦＡ（ｎ）が入力されてオフ状態となる。

【0094】

フューズトランジスタＴ２は、ゲート端子に印加される制御信号ＦＢ（ａ）に応じてオン状態となるトランジスタである。このフューズトランジスタＴ２は、磁気抵抗素子１２０と接続されている。図１０の例では、フューズトランジスタＴ２は、ＰＭＯＳ型ＦＥＴで構成されている。このフューズトランジスタＴ２のソース端子は電源電圧ＶＦＵＳＥに接続され、ドレイン端子は磁気抵抗素子１２０の一端に接続され、ゲート端子はビットライン制御回路３０（又は制御回路５）の出力端子に接続されている。なお、フューズトランジスタＴ２は、そのゲート端子にＬｏｗレベルの制御信号ＦＢ（ａ）が入力されてオン状態となり、Ｈｉｇｈレベルの制御信号ＦＢ（ａ）が入力されてオフ状態となる。

【0095】

電源電圧ＶＦＵＳＥは、例えば、図１１に示すように、１～４Ｖの範囲で変更可能になっている。この電源電圧ＶＦＵＳＥは、書き込む情報（例えば、０、１、２、３）に応じて制御回路５により変えられ、磁気抵抗素子１２０に大きさが異なる複数の電流Ｉ１ａ、Ｉ１ｂ、Ｉ１ｃを供給する。例えば、電源電圧ＶＦＵＳＥとしては、磁気抵抗素子１２０をある抵抗状態（例えば、「弱ショート」の抵抗状態）から「０」の状態とする第１電圧、磁気抵抗素子１２０をある抵抗状態から「１」の抵抗状態とする第２電圧（＞第１電圧）、磁気抵抗素子１２０をある抵抗状態から「完全ショート」の状態とする第３電圧（＞第２電圧）が生成される。例えば、電源電圧ＶＦＵＳＥは、電圧生成回路６により生成されてもよい。

【0096】

なお、電源電圧ＶＦＵＳＥの電圧値を変えて、大きさが異なる複数の電圧（電流）を磁気抵抗素子１２０に供給する以外の手段でも、大きさが異なる複数の電圧（電流）を磁気抵抗素子１２０に供給することが可能である。例えば、電源電圧ＶＦＵＳＥを一定とし、その電源電圧ＶＦＵＳＥを昇降回路により昇降させ、大きさが異なる複数の電圧を磁気抵抗素子１２０に供給するようにしてもよい。

【0097】

例えば、図１２に示すように、三つの選択トランジスタＴ１ａ、Ｔ１ｂ、Ｔ１ｃが並列に設けられてもよい（４値化の場合）。これらの選択トランジスタＴ１ａ、Ｔ１ｂ、Ｔ１ｃは、書き込み回路６０の一部として機能する。書き込み回路６０は、大きさが異なる電圧（電流）を生じさせるため、選択トランジスタＴ１ａのみをオン状態にする第１動作、二つの選択トランジスタＴ１ａ、Ｔ１ｂのみをオン状態にする第２動作、また、三つの選択トランジスタＴ１ａ、Ｔ１ｂ、Ｔ１ｃをオン状態にする第３動作を行う。各選択トランジスタＴ１ａ、Ｔ１ｂ、Ｔ１ｃのオン状態の個数に応じて、磁気抵抗素子１２０に供給される電圧（電流）が変化する。これにより、磁気抵抗素子１２０に大きさが異なる複数の電流Ｉ１ａ、Ｉ１ｂ、Ｉ１ｃが供給される。なお、５値化の場合には、四つの選択トランジスタが並列に設けられる。

【0098】

（書き込み動作例）
本実施形態に係るメモリセル１００への書き込み動作例について図１０を参照して説明する。

【0099】

初期状態では、図１０に示す全てのトランジスタＴ１～Ｔ９がオフ状態になっている。メモリセル１００の磁気抵抗素子１２０にデータを書き込む場合、選択トランジスタＴ１とフューズトランジスタＴ２とがオン状態にされる。このとき、Ｈｉｇｈの制御信号ＦＡ（ｎ）が選択トランジスタＴ１に供給され、Ｌｏｗレベルの制御信号ＦＢ（ａ）がフューズトランジスタＴ２に供給される。

【0100】

これにより、ＶＦＵＳＥの電位線からフューズトランジスタＴ２を経由して磁気抵抗素子１２０に電流Ｉ１が流れる。なお、ＶＦＵＳＥ（１～４Ｖ）は、書き込む情報（例えば、０、１、２、３）に応じて制御回路５により変えられる。例えば、前述のように第１電圧、第２電圧及び第３電圧が生成される。これに応じて、例えば、第１電流Ｉ１ａ、第２電流Ｉ１ｂ、第３電流Ｉ１ｃ（第１電流Ｉ１ａ＜第２電流Ｉ１ｂ＜第３電流Ｉ１ｃ）が発生する（図１１参照）。第１電流Ｉ１ａが磁気抵抗素子１２０に流れると、磁気抵抗素子１２０はある抵抗状態（例えば、「弱ショート」）の抵抗状態から「０」の抵抗状態になる。第２電流Ｉ１ｂが磁気抵抗素子１２０に流れると、磁気抵抗素子１２０はある抵抗状態から「１」の抵抗状態になる。第３電流Ｉ１ｃが磁気抵抗素子１２０に流れると、磁気抵抗素子１２０はある抵抗状態から「完全ショート」の抵抗状態になる。これにより、データ（０、１、２、３）が磁気抵抗素子１２０に書き込まれる。

【0101】

その後、磁気抵抗素子１２０への書き込みが終了すると、図１０に示す全てのトランジスタＴ１～Ｔ９はオフ状態になり、初期状態に戻る。

【0102】

（読み出し動作例）
本実施形態に係るメモリセル１００への読み出し動作例について図１０を参照して説明する。

【0103】

メモリセル１００の磁気抵抗素子１２０からデータを読み出すため、選択トランジスタＴ１、チャージトランジスタＴ３及びビット線選択トランジスタＴ４がオン状態にされる。このとき、Ｈｉｇｈの制御信号ＦＡ（ｎ）が選択トランジスタＴ１に供給され、Ｌｏｗレベルの制御信号ＦＣ（ａ）がチャージトランジスタＴ３に供給され、Ｈｉｇｈの制御信号ＣＬがビット線選択トランジスタＴ４に供給される。

【0104】

これにより、読み出し対象としての磁気抵抗素子１２０が選択され、チャージトランジスタＴ３からビット線選択トランジスタＴ４を経由し、磁気抵抗素子１２０に読み出し電流Ｉ２が流れる。この読み出し電流Ｉ２の流れる経路が、磁気抵抗素子１２０のバイアス経路である。このとき、比較器５２の第１入力端子には、読み出し電流Ｉ２に応じて第１接続点Ｐ１の電圧Ｖｍが入力される。

【0105】

一方、参照電圧Ｖｒｅｆを発生させるため、参照電圧生成器５１の第３から第５参照トランジスタＴ５～Ｔ７がオン状態にされる。このとき、参照電圧生成器５１は、第３から第５参照トランジスタＴ５～Ｔ７の各ゲートに、Ｌｏｗレベルの制御信号ＲＣ、Ｈｉｇｈレベルの制御信号ＲＣＬ及びＨｉｇｈレベルの制御信号ＲＡ１を各々供給する。

【0106】

これにより、第１参照抵抗素子Ｒ１が参照電圧生成器５１内の電源電圧ＶＤＤによってバイアスされ、第１参照電流Ｉ３が発生する。このとき、比較器５２の第２入力端子には、第１参照電流Ｉ３に応じて第２接続点Ｐ２の参照電圧Ｖｒｅｆが入力される。

【0107】

比較器５２は、第１参照抵抗素子Ｒ１に第１参照電流Ｉ３が流れた状態で、読み出し回路５０内の第１接続点Ｐ１の電圧（Ｖｍ）と、参照電圧生成器５１内の第２接続点Ｐ２の参照電圧（Ｖｒｅｆ）とを比較し、磁気抵抗素子１２０の状態を読み出す（第１比較動作）。

【0108】

なお、第１比較動作において、磁気抵抗素子１２０に読み出し電流Ｉ２が流れた状態では、第１接続点Ｐ１の電位（Ｖｍ）は、磁気抵抗素子１２０の抵抗値に対応する電位となる。また、第１比較動作において、第１参照抵抗素子Ｒ１に電流が流れた状態では、第２接続点Ｐ２の電位（Ｖｒｅｆ）は、第１参照抵抗素子Ｒ１の抵抗値（例えば、５００（Ω））に対応する電位となる。したがって、比較器５２における電圧信号ＳＡ１（Ｖｍ）と参照電圧信号ＳＡ２（Ｖｒｅｆ）との第１比較動作は、実質、磁気抵抗素子１２０の抵抗値と、第１参照抵抗素子Ｒ１の抵抗値（すなわち第１閾値）とを比較する動作と同等になる。

【0109】

比較器５２は、第１接続点Ｐ１の電圧Ｖｍが第２接続点Ｐ２の参照電圧Ｖｒｅｆ以下であるか否かを判定する（Ｖｍ≦Ｖｒｅｆ）か否かを判定する。比較器５２は、電圧Ｖｍが参照電圧Ｖｒｅｆ以下であると判定した場合、情報「０」に対応する信号（比較結果）を出力する。一方、電圧Ｖｍが参照電圧Ｖｒｅｆより大きいと判定した場合には、情報「１」に対応する信号（比較結果）を出力する。この情報は、読み出し回路５０の第１レジスタにより記憶される。その後、読み出し回路５０は、第２比較動作を実行する。

【0110】

比較器５２は、第２参照抵抗素子Ｒ２に第２参照電流Ｉ４が流れた状態で、読み出し回路５０内の第１接続点Ｐ１の電圧（Ｖｍ）と、参照電圧生成器５１内の第２接続点Ｐ２の参照電圧（Ｖｒｅｆ）とを比較し、磁気抵抗素子１２０の状態を読み出す（第２比較動作）。この第２比較動作は、閾値となる参照電圧Ｖｒｅｆが第１比較動作と異なる以外、第１比較動作と同様である。参照電圧Ｖｒｅｆは、第２参照抵抗素子Ｒ２の抵抗値（例えば、２０００（Ω））に対応する電位となる。第２比較動作後、情報「０」又は「１」は、読み出し回路５０の第２レジスタにより記憶される。その後、読み出し回路５０は、第３比較動作を実行する。

【0111】

比較器５２は、第３参照抵抗素子Ｒ３に第３参照電流Ｉ５が流れた状態で、読み出し回路５０内の第１接続点Ｐ１の電圧（Ｖｍ）と、参照電圧生成器５１内の第２接続点Ｐ２の参照電圧（Ｖｒｅｆ）とを比較し、磁気抵抗素子１２０の状態を読み出す（第３比較動作）。この第２比較動作は、閾値となる参照電圧Ｖｒｅｆが第１比較動作と異なる以外、第１比較動作と同様である。参照電圧Ｖｒｅｆは、第３参照抵抗素子Ｒ３の抵抗値（例えば、８０００（Ω））に対応する電位となる。第３比較動作後、情報「０」又は「１」は、読み出し回路５０の第３レジスタにより記憶される。その後、読み出し回路５０は、比較動作を終了する。

【0112】

その後、読み出し回路５０は、第１レジスタから第４レジスタに取り込んだ各比較結果、すなわち判別結果に基づいて４値化（０、１、２、３）を実現する（図８参照）。例えば、第１レジスタ、第２レジスタ及び第３レジスタの個々の判別結果が０である場合、情報は０となり、第１レジスタの判別結果が１であって第２レジスタ及び第３レジスタの個々の判別結果が０である場合、情報は１となる。また、第１レジスタ及び第２レジスタの個々の判別結果が１であって第３レジスタの判別結果が０である場合、情報は２となり、第１レジスタ、第２レジスタ及び第３レジスタの個々の判別結果が１である場合、情報は３となる。

【0113】

なお、磁気抵抗素子１２０からの情報の読み出し方法は、前述の例に限定されるものではない。磁気抵抗素子１２０からの情報の読み出し方法としては、三つの閾値を用いて磁気抵抗素子１２０抵抗状態を識別できる方法であれば、任意の方法を用いることができる。例えば、前述では、最初に第１比較動作を行い、その後、第２比較動作を行い、最後に、第３比較動作を行っているが、それらの比較動作の順序を逆にしてもよい。

【0114】

また、前述では、三回の比較動作を実行しているが、比較結果に応じて次の比較動作を行うか否かを切り替えてもよい。つまり、第１比較動作において電圧Ｖｍが参照電圧Ｖｒｅｆより大きいと判定した場合だけ、第２比較動作に進み、第２比較動作において電圧Ｖｍが参照電圧Ｖｒｅｆより大きいと判定した場合だけ、第３比較動作に進むようにしてもよい。この場合、比較器５２は、第１比較動作において電圧Ｖｍが参照電圧Ｖｒｅｆ以下であると判定した場合、情報「０」に対応する信号（比較結果）を出力し、第２比較動作において電圧Ｖｍが参照電圧Ｖｒｅｆ以下であると判定した場合、情報「１」に対応する信号（比較結果）を出力する。また、比較器５２は、第３比較動作において電圧Ｖｍが参照電圧Ｖｒｅｆ以下であると判定した場合、情報「２」に対応する信号（比較結果）を出力し、第３比較動作において電圧Ｖｍが参照電圧Ｖｒｅｆより大きいと判定した場合、情報「３」に対応する信号（比較結果）を出力する。

【0115】

また、前述では、４値化を実現するために三回の比較動作を実行しているが、５値化を実現する場合には、第４参照抵抗素子などを含む必要な回路を追加し、前述と同様な比較動作を四回実行すればよい。

【0116】

＜１－８．作用・効果＞
以上説明したように、本実施形態によれば、記憶装置１は、識別可能な少なくとも四つの抵抗状態に変化する磁気抵抗素子（磁気抵抗記憶素子）１２０と、磁気抵抗素子１２０の磁化方向を変化させたり、磁気抵抗素子１２０にブロー電流を流したりすることで、磁気抵抗素子１２０を識別可能な少なくとも四つの抵抗状態に変える書き込み部（例えば、書き込み回路６０）と、を備える。これにより、磁気抵抗素子１２０を少なくとも四つの抵抗状態に変えることが可能になるので、少なくとも４値化が実現され、メモリセル１００の個数などを増加させずにメモリ容量を増やすことができる。したがって、省スペースでのメモリ容量の増加を実現することができる。

【0117】

また、磁気抵抗素子１２０は、磁化固定層１２２と、記憶層１２４と、磁化固定層１２２及び記憶層１２４の間に設けられた絶縁層（例えば、トンネルバリア層１２３）と、磁化固定層１２２及び記憶層１２４をつなぐ導電層１２６と、を有してもよい。これにより、磁気抵抗素子１２０を識別可能な少なくとも四つの抵抗状態に確実に変えることができる。

【0118】

また、書き込み部は、磁気抵抗素子１２０にブロー電流を流し、導電層１２６を破壊して非導通状態にしてもよい。これにより、磁気抵抗素子１２０の抵抗状態を変えることができる。

【0119】

また、書き込み部は、磁気抵抗素子１２０にブロー電流を流し、絶縁層を破壊して導通状態にしてもよい。これにより、磁気抵抗素子１２０の抵抗状態を変えることができる。

【0120】

また、磁気抵抗素子１２０は、磁化固定層１２２又は記憶層１２４に積層された接続層（例えば、コンタクト層１０３又はコンタクト層１０４）をさらに有し、書き込み部は、磁気抵抗素子１２０にブロー電流を流し、接続層を破壊して非導通状態にしてもよい。これにより、磁気抵抗素子１２０の抵抗状態を変えることができる。

【0121】

また、四つの抵抗状態は、導電層１２６が破壊されて非導通状態である抵抗状態を含んでもよい。これにより、識別可能な少なくとも四つの抵抗状態を実現することができる。

【0122】

また、四つの抵抗状態は、絶縁層が破壊されて導通状態である抵抗状態を含んでもよい。これにより、識別可能な少なくとも四つの抵抗状態を実現することができる。

【0123】

また、磁気抵抗素子１２０は、磁化固定層１２２又は記憶層１２４に積層された接続層（例えば、コンタクト層１０３又はコンタクト層１０４）をさらに有し、四つの抵抗状態は、接続層が破壊されて非導通状態である抵抗状態を含んでもよい。これにより、識別可能な少なくとも四つの抵抗状態を実現することができる。

【0124】

また、四つの抵抗状態は、磁化固定層１２２の磁化方向及び記憶層１２４の磁化方向が平行である抵抗状態と、磁化固定層１２２の磁化方向及び記憶層１２４の磁化方向が反平行である抵抗状態とを含んでもよい。これにより、識別可能な少なくとも四つの抵抗状態を実現することができる。

【0125】

また、導電層１２６は、絶縁層を横断するように磁気抵抗素子１２０の外周面に形成されていてもよい。これにより、磁気抵抗素子１２０に導電層１２６を容易に作成することができる。

【0126】

また、導電層１２６は、磁化固定層１２２及び記憶層１２４の一方又は両方の変質層であってもよい。これにより、変質層を利用して、磁気抵抗素子１２０に導電層１２６を容易に作成することができる。

【0127】

また、書き込み部は、４値化を実現する場合、ブロー電流の大きさを変えて、磁気抵抗素子１２０を識別可能な少なくとも二つの抵抗状態に変えてもよい。これにより、磁気抵抗素子１２０の抵抗状態を確実に変えることができる。

【0128】

また、磁気抵抗素子１２０は、識別可能な五つの抵抗状態に変化する素子であり、書き込み部は、磁気抵抗素子１２０の磁化方向を変化させたり、磁気抵抗素子１２０にブロー電流を流したりすることで、磁気抵抗素子１２０を識別可能な五つの抵抗状態に変えてもよい。これにより、５値化が実現されるので、メモリセル１００の個数などを増加させずにメモリ容量を増やすことができる。

【0129】

また、書き込み部は、５値化を実現する場合、ブロー電流の大きさを変えて、磁気抵抗素子１２０を識別可能な三つの抵抗状態に変えてもよい。これにより、磁気抵抗素子１２０の抵抗状態を確実に変えることができる。

【0130】

また、書き込み部は、出力電圧が異なる複数の電源電圧（例えば、電源電圧ＶＦＵＳＥ（１～４Ｖ））を用いて、ブロー電流の大きさを変えてもよい。これにより、大きさが異なるブロー電流を容易に生成することができる。

【0131】

また、書き込み部は、並列に接続された複数のトランジスタ（例えば、各選択トランジスタＴ１ａ、Ｔ１ｂ、Ｔ１ｃ）を有し、複数のトランジスタの個々の導通及び非導通を変え、ブロー電流の大きさを変えてもよい。これにより、大きさが異なるブロー電流を容易に生成することができる。

【0132】

また、記憶装置１は、磁気抵抗素子１２０の抵抗値に関する電圧を読み出す読み出し部（例えば、読み出し回路５０）をさらに備え、読み出し部は、少なくとも四つの識別可能な抵抗状態を判別するための複数の参照電圧を生成する生成部（例えば、参照電圧生成器５１）と、電圧及び複数の参照電圧を比較して、少なくとも四つの識別可能な抵抗状態を判別する判別部（例えば、比較器５２）と、を有してもよい。これにより、磁気抵抗素子１２０の識別可能な少なくとも四つの抵抗状態を確実に判別することができる。

【0133】

また、磁気抵抗素子１２０は、識別可能な五つの抵抗状態に変化する素子であり、生成部は、五つの識別可能な抵抗状態を判別するための複数の参照電圧を生成し、判別部は、電圧及び複数の参照電圧を比較して、五つの識別可能な抵抗状態を判別してもよい。これにより、磁気抵抗素子１２０の識別可能な五つの抵抗状態を確実に判別することができる。

【0134】

＜２．他の実施形態＞
上述した実施形態（又は変形例）に係る処理は、上記実施形態以外にも種々の異なる形態（変形例）にて実施されてよい。例えば、上記実施形態において説明した各処理のうち、自動的に行われるものとして説明した処理の全部または一部を手動的に行うこともでき、あるいは、手動的に行われるものとして説明した処理の全部または一部を公知の方法で自動的に行うこともできる。この他、上記文書中や図面中で示した処理手順、具体的名称、各種のデータやパラメータを含む情報については、特記する場合を除いて任意に変更することができる。例えば、各図に示した各種情報は、図示した情報に限られない。

【0135】

また、図示した各装置の各構成要素は機能概念的なものであり、必ずしも物理的に図示の如く構成されていることを要しない。すなわち、各装置の分散・統合の具体的形態は図示のものに限られず、その全部または一部を、各種の負荷や使用状況などに応じて、任意の単位で機能的または物理的に分散・統合して構成することができる。

【0136】

また、上述した実施形態（又は変形例）は、処理内容を矛盾させない範囲で適宜組み合わせることが可能である。また、本明細書に記載された効果はあくまで例示であって限定されるものでは無く、他の効果があってもよい。

【0137】

＜３．電子機器の構成例＞
前述の実施形態（変形例も含む）に係る記憶装置１を適用した電子機器として、撮像装置３００、測距装置４００及びゲーム機器９００について図１３から図１６を参照して説明する。例えば、撮像装置３００、測距装置４００及びゲーム機器９００は、前述の各実施形態に係る記憶装置１をメモリとして用いる。

【0138】

＜３－１．撮像装置＞
前述の実施形態に係る記憶装置１を適用した撮像装置３００について図１３を参照して説明する。図１３は、撮像装置３００の概略構成の一例を示す図である。この撮像装置３００は、本実施形態に係る記憶装置１を適用した電子機器の一例である。撮像装置３００としては、例えば、デジタルスチルカメラやビデオカメラ、撮像機能を有するスマートフォンや携帯電話機等の電子機器が挙げられる。

【0139】

図１３に示すように、撮像装置３００は、光学系３０１、シャッタ装置３０２、撮像素子３０３、制御回路（駆動回路）３０４、信号処理回路３０５、モニタ３０６及びメモリ３０７を備える。この撮像装置３００は、静止画像および動画像を撮像可能である。

【0140】

光学系３０１は、１枚または複数枚のレンズを有する。この光学系３０１は、被写体からの光（入射光）を撮像素子３０３に導き、撮像素子３０３の受光面に結像させる。

【0141】

シャッタ装置３０２は、光学系３０１および撮像素子３０３の間に配置される。このシャッタ装置３０２は、制御回路３０４の制御に従って、撮像素子３０３への光照射期間および遮光期間を制御する。

【0142】

撮像素子３０３は、光学系３０１およびシャッタ装置３０２を介して受光面に結像される光に応じて、一定期間、信号電荷を蓄積する。撮像素子３０３に蓄積された信号電荷は、制御回路３０４から供給される駆動信号（タイミング信号）に従って転送される。

【0143】

制御回路３０４は、撮像素子３０３の転送動作およびシャッタ装置３０２のシャッタ動作を制御する駆動信号を出力して、撮像素子３０３およびシャッタ装置３０２を駆動する。

【0144】

信号処理回路３０５は、撮像素子３０３から出力された信号電荷に対して各種の信号処理を施す。信号処理回路３０５が信号処理を施すことにより得られた画像（画像データ）は、モニタ３０６に供給され、また、メモリ３０７に供給される。

【0145】

モニタ３０６は、信号処理回路３０５から供給された画像データに基づき、撮像素子３０３により撮像された動画又は静止画を表示する。モニタ３０６としては、例えば、液晶パネルや有機ＥＬ（Electro Luminescence）パネル等のパネル型表示装置が用いられる。

【0146】

メモリ３０７は、信号処理回路３０５から供給された画像データ、すなわち、撮像素子３０３により撮像された動画又は静止画の画像データを記憶する。メモリ３０７は、前述の実施形態に係る記憶装置１に相当する。

【0147】

このように構成されている撮像装置３００においても、メモリ３０７として、上述した記憶装置１を用いることにより、低消費電力な書き込みを実現することができる。

【0148】

＜３－２．測距装置＞
前述の実施形態に係る記憶装置１を適用した測距装置４００について図１４を参照して説明する。図１４は、測距装置４００の概略構成の一例を示す図である。この測距装置４００は、本実施形態に係る記憶装置１を適用した電子機器の一例である。

【0149】

図１４に示すように、測距装置（距離画像センサ）４００は、光源部４０１と、光学系４０２と、固体撮像装置（撮像素子）４０３、制御回路（駆動回路）４０４、信号処理回路４０５、モニタ４０６及びメモリ４０７を備える。この測距装置４００は、光源部４０１から被写体に向かって投光し、被写体の表面で反射された光（変調光やパルス光）を受光することにより、被写体までの距離に応じた距離画像を取得することができる。

【0150】

光源部４０１は、被写体に向かって投光する。光源部４０１としては、例えば、面光源としてレーザ光を射出する垂直共振器面発光レーザ（ＶＣＳＥＬ：Vertical Cavity Surface Emitting LASER）アレイや、レーザダイオードをライン上に配列したレーザダイオードアレイが用いられる。なお、レーザダイオードアレイは、所定の駆動部（不図示）によって支持され、レーザダイオードの配列方向に垂直の方向にスキャンされる。

【0151】

光学系４０２は、１枚または複数枚のレンズを有する。この光学系４０２は、被写体からの光（入射光）を固体撮像装置４０３に導き、固体撮像装置４０３の受光面（センサ部）に結像させる。

【0152】

固体撮像装置４０３は、光学系４０２を介して受光面に結像される光に応じて、信号電荷を蓄積する。この固体撮像装置４０３から出力される受光信号（APD OUT）から求められる距離を示す距離信号が信号処理回路４０５に供給される。固体撮像装置４０３としては、例えば、イメージセンサ等の固体撮像素子が用いられる。

【0153】

制御回路４０４は、光源部４０１や固体撮像装置４０３等の動作を制御する駆動信号（制御信号）を出力し、光源部４０１や固体撮像装置４０３等を駆動する。

【0154】

信号処理回路４０５は、固体撮像装置４０３から供給された距離信号に対して各種の信号処理を施す。例えば、信号処理回路４０５は、距離信号に基づいて距離画像を構築する画像処理（例えば、ヒストグラム処理やピーク検出処理等）を行う。信号処理回路４０５が信号処理を施すことにより得られた画像（画像データ）は、モニタ４０６に供給され、また、メモリ４０７に供給される。

【0155】

モニタ４０６は、信号処理回路４０５から供給された画像データに基づき、撮像素子３０３により撮像された距離画像を表示する。モニタ４０６としては、例えば、液晶パネルや有機ＥＬパネル等のパネル型表示装置が用いられる。

【0156】

メモリ４０７は、信号処理回路４０５から供給された画像データ、すなわち、撮像素子３０３により撮像された距離画像の画像データを記憶する。メモリ４０７は、前述の実施形態に係る記憶装置１に相当する。

【0157】

このように構成されている測距装置４００においても、メモリ４０７として、上述した記憶装置１を用いることにより、低消費電力な書き込みを実現することができる。

【0158】

＜３－３．ゲーム機器＞
前述の実施形態に係る記憶装置１を適用したゲーム機器９００について図１５及び図１６を参照して説明する。図１５は、ゲーム機器９００の概略構成の一例を示す斜視図（外観斜視図）である。図１６は、ゲーム機器９００の概略構成の一例を示すブロック図である。このゲーム機器９００は、本実施形態に係る記憶装置１を適用した電子機器の一例である。

【0159】

図１５に示すように、ゲーム機器９００は、例えば、横長の扁平な形状に形成された外筐９０１の内外に各構成が配置された外観を有する。

【0160】

外筐９０１の前面には、長手方向の中央部に表示パネル９０２が設けられる。また、表示パネル９０２の左右には、それぞれ周方向に離隔して配置された操作キー９０３及び操作キー９０４が設けられる。また、外筐９０１の前面の下端部には、操作キー９０５が設けられる。操作キー９０３、９０４、９０５は、方向キー又は決定キー等として機能し、表示パネル９０２に表示されるメニュー項目の選択やゲームの進行等に用いられる。

【0161】

外筐９０１の上面には、外部機器を接続するための接続端子９０６や電力供給用の供給端子９０７、外部機器との赤外線通信を行う受光窓９０８等が設けられる。

【0162】

図１６に示すように、ゲーム機器９００は、ＣＰＵ（Central Processing Unit）を含む演算処理部９１０と、各種情報を記憶する記憶部９２０と、ゲーム機器９００の各構成を制御する制御部９３０とを備える。演算処理部９１０及び制御部９３０には、例えば、図示しないバッテリー等から電力が供給される。

【0163】

演算処理部９１０は、各種情報の設定またはアプリケーションの選択をユーザに行わせるためのメニュー画面を生成する。また、演算処理部９１０は、ユーザによって選択されたアプリケーションを実行する。

【0164】

記憶部９２０は、ユーザにより設定された各種情報を保持する。記憶部９２０は、前述の実施形態に係る記憶装置１に相当する。

【0165】

制御部９３０は、入力受付部９３１、通信処理部９３３及び電力制御部９３５を有する。入力受付部９３１は、例えば、操作キー９０３、９０４及び９０５の状態検出を行う。また、通信処理部９３３は、外部機器との間の通信処理を行う。電力制御部９３５は、ゲーム機器９００の各部に供給される電力の制御を行う。

【0166】

このように構成されているゲーム機器９００においても、記憶部９２０として、上述した記憶装置１を用いることにより、低消費電力な書き込みを実現することができる。

【0167】

なお、前述の実施形態に係る記憶装置１は、演算装置等を成す半導体回路とともに同一の半導体チップに搭載されて半導体装置（Ｓｙｓｔｅｍ－ｏｎ－ａ－Ｃｈｉｐ：ＳｏＣ）を構成してもよい。

【0168】

また、前述の実施形態に係る記憶装置１は、上述のようにメモリ（記憶部）が搭載され得る各種の電子機器に実装されることが可能である。例えば、記憶装置１は、撮像装置３００やゲーム機器９００の他にも、ＨＤＤ（ハードディスクドライブ）、ノートＰＣ（Personal Computer）、モバイル機器（例えば、スマートフォンやタブレットＰＣ等）、ＰＤＡ（Personal Digital Assistant）、ウェアラブルデバイス、音楽機器等、各種の電子機器に搭載されてもよい。例えば、記憶装置１は、ストレージ等の各種メモリとして用いられる。

【0169】

＜４．付記＞
なお、本技術は以下のような構成も取ることができる。
（１）
識別可能な少なくとも四つの抵抗状態に変化する磁気抵抗記憶素子と、
前記磁気抵抗記憶素子の磁化方向を変化させたり、前記磁気抵抗記憶素子にブロー電流を流したりすることで、前記磁気抵抗記憶素子を前記識別可能な少なくとも四つの抵抗状態に変える書き込み部と、
を備える記憶装置。
（２）
前記磁気抵抗記憶素子は、磁化固定層と、記憶層と、前記磁化固定層及び前記記憶層の間に設けられた絶縁層と、前記磁化固定層及び前記記憶層をつなぐ導電層と、を有する、
上記（１）に記載の記憶装置。
（３）
前記書き込み部は、前記磁気抵抗記憶素子に前記ブロー電流を流し、前記導電層を破壊して非導通状態にする、
上記（２）に記載の記憶装置。
（４）
前記書き込み部は、前記磁気抵抗記憶素子に前記ブロー電流を流し、前記絶縁層を破壊して導通状態にする、
上記（２）又は（３）に記載の記憶装置。
（５）
前記磁気抵抗記憶素子は、前記磁化固定層又は前記記憶層に積層された接続層をさらに有し、
前記書き込み部は、前記磁気抵抗記憶素子に前記ブロー電流を流し、前記接続層を破壊して非導通状態にする、
上記（２）から（４）のいずれか一つに記載の記憶装置。
（６）
前記四つの抵抗状態は、前記導電層が破壊されて非導通状態である抵抗状態を含む、
上記（２）から（５）のいずれか一つに記載の記憶装置。
（７）
前記四つの抵抗状態は、前記絶縁層が破壊されて導通状態である抵抗状態を含む、
上記（２）から（６）のいずれか一つに記載の記憶装置。
（８）
前記磁気抵抗記憶素子は、前記磁化固定層又は前記記憶層に積層された接続層をさらに有し、
前記四つの抵抗状態は、前記接続層が破壊されて非導通状態である抵抗状態を含む、
上記（２）から（７）のいずれか一つに記載の記憶装置。
（９）
前記四つの抵抗状態は、前記磁化固定層の磁化方向及び前記記憶層の磁化方向が平行である抵抗状態と、前記磁化固定層の磁化方向及び前記記憶層の磁化方向が反平行である抵抗状態とを含む、
上記（６）から（８）のいずれか一つに記載の記憶装置。
（１０）
前記導電層は、前記絶縁層を横断するように前記磁気抵抗記憶素子の外周面に形成されている、
上記（２）から（９）のいずれか一つに記載の記憶装置。
（１１）
前記導電層は、前記磁化固定層及び前記記憶層の一方又は両方の変質層である、
上記（２）から（１０）のいずれか一つに記載の記憶装置。
（１２）
前記書き込み部は、前記ブロー電流の大きさを変えて、前記磁気抵抗記憶素子を識別可能な少なくとも二つの前記抵抗状態に変える、
上記（１）から（１１）のいずれか一つに記載の記憶装置。
（１３）
前記磁気抵抗記憶素子は、識別可能な五つの抵抗状態に変化する素子であり、
前記書き込み部は、前記磁気抵抗記憶素子の磁化方向を変化させたり、前記磁気抵抗記憶素子にブロー電流を流したりすることで、前記磁気抵抗記憶素子を前記識別可能な五つの抵抗状態に変える、
上記（１）から（１２）のいずれか一つに記載の記憶装置。
（１４）
前記書き込み部は、前記ブロー電流の大きさを変えて、前記磁気抵抗記憶素子を識別可能な三つの前記抵抗状態に変える、
上記（１３）に記載の記憶装置。
（１５）
前記書き込み部は、出力電圧が異なる複数の電源電圧を用いて、前記ブロー電流の大きさを変える、
上記（１）から（１４）のいずれか一つに記載の記憶装置。
（１６）
前記書き込み部は、並列に接続された複数のトランジスタを有し、前記複数のトランジスタの個々の導通及び非導通を変え、前記ブロー電流の大きさを変える、
上記（１）から（１４）のいずれか一つに記載の記憶装置。
（１７）
前記磁気抵抗記憶素子の抵抗値に関する電圧を読み出す読み出し部をさらに備え、
前記読み出し部は、
前記少なくとも四つの識別可能な抵抗状態を判別するための複数の参照電圧を生成する生成部と、
前記電圧及び前記複数の参照電圧を比較して、前記少なくとも四つの識別可能な抵抗状態を判別する判別部と、
を有する、
上記（１）から（１６）のいずれか一つに記載の記憶装置。
（１８）
前記磁気抵抗記憶素子は、識別可能な五つの抵抗状態に変化する素子であり、
前記生成部は、前記五つの識別可能な抵抗状態を判別するための複数の参照電圧を生成し、
前記判別部は、前記電圧及び前記複数の参照電圧を比較して、前記五つの識別可能な抵抗状態を判別する、
上記（１７）に記載の記憶装置。
（１９）
情報を記憶する記憶装置を備え、
前記記憶装置は、
識別可能な少なくとも四つの抵抗状態に変化する磁気抵抗記憶素子と、
前記磁気抵抗記憶素子の磁化方向を変化させたり、前記磁気抵抗記憶素子にブロー電流を流したりすることで、前記磁気抵抗記憶素子を前記識別可能な少なくとも四つの抵抗状態に変える書き込み部と、
を有する、電子機器。
（２０）
識別可能な少なくとも四つの抵抗状態に可変する磁気抵抗記憶素子の磁化方向を変化させたり、前記磁気抵抗記憶素子にブロー電流を流したりすることで、前記磁気抵抗記憶素子の抵抗状態を前記識別可能な少なくとも四つの抵抗状態に変える、
記憶装置の制御方法。
（２１）
上記（１）から（１８）のいずれか一つに記載の記憶装置を備える、電子機器。
（２２）
上記（１）から（１８）のいずれか一つに記載の記憶装置を制御する、記憶装置の制御方法。

【符号の説明】

【0170】

１ 記憶装置
５ 制御回路
６ 電圧生成回路
１０ メモリセルアレイ
１１ ワード線
１２ ビット線
１３ ソース線
２０ ワードライン制御回路
３０ ビットライン制御回路
４０ センスアンプ
５０ 読み出し回路
５１ 参照電圧生成器
５２ 比較器
６０ 書き込み回路
１００ メモリセル
１０１ 配線
１０２ 配線
１０３ コンタクト層
１０４ コンタクト層
１１０ 選択素子
１２０ 磁気抵抗素子（磁気抵抗記憶素子）
１２１ 下地層
１２２ 磁化固定層
１２３ トンネルバリア層
１２４ 記憶層
１２５ キャップ層
１２６ 導電層
３００ 撮像装置
３０５ 信号処理回路
３０７ メモリ
４００ 測距装置
４０５ 信号処理回路
４０７ メモリ
９００ ゲーム機器
９１０ 演算処理部
９２０ 記憶部
Ｒ１ 参照抵抗素子
Ｒ２ 参照抵抗素子
Ｒ３ 参照抵抗素子
Ｔ１ 選択トランジスタ
Ｔ２ フューズトランジスタ
Ｔ３ チャージトランジスタ
Ｔ４ ビット線選択トランジスタ
Ｔ５ 参照トランジスタ
Ｔ６ 参照トランジスタ
Ｔ７ 参照トランジスタ
Ｔ８ 参照トランジスタ
Ｔ９ 参照トランジスタ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】