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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024174811
(43)【公開日】2024-12-17
(54)【発明の名称】集積回路素子
(51)【国際特許分類】
H10B 12/00 20230101AFI20241210BHJP
【ＦＩ】
H10B12/00 681F
H10B12/00 681B
H10B12/00 671B
【審査請求】未請求
【請求項の数】10
【出願形態】ＯＬ
(21)【出願番号】P 2024074809
(22)【出願日】2024-05-02
(31)【優先権主張番号】10-2023-0072346
(32)【優先日】2023-06-05
(33)【優先権主張国・地域又は機関】KR
(71)【出願人】
【識別番号】390019839
【氏名又は名称】三星電子株式会社
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】１２９，Ｓａｍｓｕｎｇ－ｒｏ，Ｙｅｏｎｇｔｏｎｇ－ｇｕ，Ｓｕｗｏｎ－ｓｉ，Ｇｙｅｏｎｇｇｉ－ｄｏ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ
(74)【代理人】
【識別番号】110000051
【氏名又は名称】弁理士法人共生国際特許事務所
(72)【発明者】
【氏名】崔 秦 瑞
(72)【発明者】
【氏名】陳 ジョン ミン
(72)【発明者】
【氏名】崔 ソ 熙
【テーマコード（参考）】
5F083
【Ｆターム（参考）】
5F083AD04
5F083GA09
5F083GA27
5F083JA35
5F083JA36
5F083JA37
5F083JA38
5F083JA39
5F083JA40
5F083LA03
5F083LA04
5F083LA05
5F083LA10
5F083LA12
5F083LA16
5F083MA06
5F083MA19
5F083MA20
5F083NA01
5F083PR42
5F083PR53
(57)【要約】
【課題】工程マージンが極大化され信頼性を向上させた集積回路素子を提供する。
【解決手段】本発明の集積回路素子は、セル領域及びコア領域を含む基板、セル領域上に互いに離隔されて配置され、ビットライン導電膜及びビットライン導電膜上のビットラインキャッピング膜を含む複数のビットライン構造体、及び複数のビットライン構造体上に配置され、基板と電気的に連結された複数のランディングパッドを含み、コア領域は、ゲート構造体及びゲート構造体上に配置されたコアキャッピング膜と、基板に垂直に延びたダイレクトコンタクトプラグと、基板上の第１レベルで第１平面上に互いに離隔されて延びる第１周辺回路配線パターンと、基板上の第１レベルとは異なる第２レベルで第２平面上に互いに離隔されて延びる第２周辺回路配線パターンを含む。
【選択図】図７Ｆ
【解決手段】本発明の集積回路素子は、セル領域及びコア領域を含む基板、セル領域上に互いに離隔されて配置され、ビットライン導電膜及びビットライン導電膜上のビットラインキャッピング膜を含む複数のビットライン構造体、及び複数のビットライン構造体上に配置され、基板と電気的に連結された複数のランディングパッドを含み、コア領域は、ゲート構造体及びゲート構造体上に配置されたコアキャッピング膜と、基板に垂直に延びたダイレクトコンタクトプラグと、基板上の第１レベルで第１平面上に互いに離隔されて延びる第１周辺回路配線パターンと、基板上の第１レベルとは異なる第２レベルで第２平面上に互いに離隔されて延びる第２周辺回路配線パターンを含む。
【選択図】図７Ｆ
【特許請求の範囲】
【請求項1】
セル領域及びコア領域を含む基板と、
前記セル領域上に互いに離隔されて配置され、ビットライン導電膜及び前記ビットライン導電膜上のビットラインキャッピング膜を含む複数のビットライン構造体と、
前記複数のビットライン構造体上に配置され、前記基板と電気的に連結された複数のランディングパッドと、を含み、
前記コア領域は、
ゲート構造体及び前記ゲート構造体上に配置されたコアキャッピング膜と、
前記基板に垂直に延びるダイレクトコンタクトプラグと、
前記基板上の第１レベルで第１平面上に互いに離隔されて延びる第１周辺回路配線パターンと、
前記基板上の前記第１レベルとは異なる第２レベルで第２平面上に互いに離隔されて延びる第２周辺回路配線パターンと、を含むことを特徴とする集積回路素子。
前記セル領域上に互いに離隔されて配置され、ビットライン導電膜及び前記ビットライン導電膜上のビットラインキャッピング膜を含む複数のビットライン構造体と、
前記複数のビットライン構造体上に配置され、前記基板と電気的に連結された複数のランディングパッドと、を含み、
前記コア領域は、
ゲート構造体及び前記ゲート構造体上に配置されたコアキャッピング膜と、
前記基板に垂直に延びるダイレクトコンタクトプラグと、
前記基板上の第１レベルで第１平面上に互いに離隔されて延びる第１周辺回路配線パターンと、
前記基板上の前記第１レベルとは異なる第２レベルで第２平面上に互いに離隔されて延びる第２周辺回路配線パターンと、を含むことを特徴とする集積回路素子。
【請求項2】
前記第１平面及び前記第２平面は、それぞれ前記基板と平行であることを特徴とする請求項１に記載の集積回路素子。
【請求項3】
前記第２レベルの高さは、前記第１レベルの高さよりも高いことを特徴とする請求項１に記載の集積回路素子。
【請求項4】
前記第１周辺回路配線パターン及び前記第２周辺回路配線パターンを分離する絶縁構造物をさらに含むことを特徴とする請求項１に記載の集積回路素子。
【請求項5】
前記第２周辺回路配線パターンは、前記第１周辺回路配線パターンの構成物質と同じ物質を含み、
前記複数のランディングパッド上に配置される絶縁構造物と前記第１周辺回路配線パターン及び前記第２周辺回路配線パターンを分離する前記絶縁構造物は、シリコン窒化物を含むことを特徴とする請求項４に記載の集積回路素子。
前記複数のランディングパッド上に配置される絶縁構造物と前記第１周辺回路配線パターン及び前記第２周辺回路配線パターンを分離する前記絶縁構造物は、シリコン窒化物を含むことを特徴とする請求項４に記載の集積回路素子。
【請求項6】
前記第１周辺回路配線パターンの少なくとも一部は、
前記ダイレクトコンタクトプラグと電気的に接続することを特徴とする請求項１に記載の集積回路素子。
前記ダイレクトコンタクトプラグと電気的に接続することを特徴とする請求項１に記載の集積回路素子。
【請求項7】
セル領域及びコア領域を含む基板と、
前記セル領域において、第１水平方向に互いに平行に延びた複数のビットライン構造体と、
前記セル領域と電気的に連結され、前記複数のビットライン構造体間の空間の一部を満たす複数の埋め込みコンタクトと、
前記複数のビットライン構造体間の空間において、前記複数の埋め込みコンタクト上に配置された複数のランディングパッドと、
前記コア領域に配置されたゲート構造体及びダイレクトコンタクトプラグと、
前記ゲート構造体の最上面よりも高いレベルに配置され、複数の第１周辺回路配線パターンリセスを有する第１周辺回路配線パターンと、
前記複数の第１周辺回路配線パターンリセスを満たし、前記第１周辺回路配線パターンの上部を覆う絶縁層と、
前記絶縁層上に形成された第２周辺回路配線パターンと、を含むことを特徴とする集積回路素子。
前記セル領域において、第１水平方向に互いに平行に延びた複数のビットライン構造体と、
前記セル領域と電気的に連結され、前記複数のビットライン構造体間の空間の一部を満たす複数の埋め込みコンタクトと、
前記複数のビットライン構造体間の空間において、前記複数の埋め込みコンタクト上に配置された複数のランディングパッドと、
前記コア領域に配置されたゲート構造体及びダイレクトコンタクトプラグと、
前記ゲート構造体の最上面よりも高いレベルに配置され、複数の第１周辺回路配線パターンリセスを有する第１周辺回路配線パターンと、
前記複数の第１周辺回路配線パターンリセスを満たし、前記第１周辺回路配線パターンの上部を覆う絶縁層と、
前記絶縁層上に形成された第２周辺回路配線パターンと、を含むことを特徴とする集積回路素子。
【請求項8】
前記複数のランディングパッドと電気的に連結された複数の下部電極、上部電極、及び前記複数の下部電極と前記上部電極との間に介在するキャパシタ誘電層からなる複数のキャパシタ構造物をさらに含むことを特徴とする請求項７に記載の集積回路素子。
【請求項9】
第１活性領域を有するセル領域及び第２活性領域を有する周辺回路領域を含む基板と、
前記セル領域で前記第１活性領域と接するダイレクトコンタクトと、
前記ダイレクトコンタクト上に配置されたビットライン構造体と、
前記第１活性領域と電気的に連結されたキャパシタ構造物と、
前記周辺回路領域で前記第２活性領域上に配置されたゲート構造体と、
前記ゲート構造体と隣接して配置され、前記第２活性領域と電気的に連結された第１周辺回路配線パターンと、
前記第１周辺回路配線パターン上に配置された第２周辺回路配線パターンと、
前記第１周辺回路配線パターンと前記第２周辺回路配線パターンとの間の配線絶縁層と、
前記配線絶縁層を貫通して前記第１周辺回路配線パターン及び前記第２周辺回路配線パターンのうちの少なくとも１つと連結されたコンタクトプラグと、を含み、
前記配線絶縁層は、前記セル領域に延び、
前記キャパシタ構造物は、前記配線絶縁層の上面と接するダミー電極を含むことを特徴とする集積回路素子。
前記セル領域で前記第１活性領域と接するダイレクトコンタクトと、
前記ダイレクトコンタクト上に配置されたビットライン構造体と、
前記第１活性領域と電気的に連結されたキャパシタ構造物と、
前記周辺回路領域で前記第２活性領域上に配置されたゲート構造体と、
前記ゲート構造体と隣接して配置され、前記第２活性領域と電気的に連結された第１周辺回路配線パターンと、
前記第１周辺回路配線パターン上に配置された第２周辺回路配線パターンと、
前記第１周辺回路配線パターンと前記第２周辺回路配線パターンとの間の配線絶縁層と、
前記配線絶縁層を貫通して前記第１周辺回路配線パターン及び前記第２周辺回路配線パターンのうちの少なくとも１つと連結されたコンタクトプラグと、を含み、
前記配線絶縁層は、前記セル領域に延び、
前記キャパシタ構造物は、前記配線絶縁層の上面と接するダミー電極を含むことを特徴とする集積回路素子。
【請求項10】
前記第１周辺回路配線パターンの最上面の垂直レベルは、前記第２周辺回路配線パターンの最下面の垂直レベルよりも低く、
前記第２周辺回路配線パターンは、前記第１周辺回路配線パターンの構成物質と同じ物質を含むことを特徴とする請求項９に記載の集積回路素子。
前記第２周辺回路配線パターンは、前記第１周辺回路配線パターンの構成物質と同じ物質を含むことを特徴とする請求項９に記載の集積回路素子。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、集積回路素子に関し、より詳細には、ビットライン周辺（ｂｉｔ ｌｉｎｅ ｐｅｒｉｐｈｅｒａｌ、ＢＬＰ）回路を含む集積回路素子に関する。
【背景技術】
【0002】
最近、電子技術の発達につれ、集積回路素子のダウンスケーリング（ｄｏｗｎ－ｓｃａｌｉｎｇ）が急速に進められており、集積回路素子のフィーチャーサイズ（ｆｅａｔｕｒｅ ｓｉｚｅ）が微細化されている。これにより、狭い領域に形成される導電パターンの電気的信頼性を向上させる新たな構造の開発が必要である。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０１９－９６３７６号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
本発明は、上記従来技術に鑑みてなされたものであって、本発明の目的は、工程マージンを極大化して信頼性を向上させた集積回路素子を提供することにある。
【0005】
また、本発明の技術的思想が解決しようとする課題は、後述する課題に限定されず、他の課題は、下記記載から通常の技術者に明確に理解されうる。
【課題を解決するための手段】
【0006】
上記目的を達成するためになされた本発明の一態様による集積回路素子は、セル領域及びコア領域を含む基板と、前記セル領域上に互いに離隔されて配置され、ビットライン導電膜及び前記ビットライン導電膜上のビットラインキャッピング膜を含む複数のビットライン構造体と、前記複数のビットライン構造体上に配置され、前記基板と電気的に連結された複数のランディングパッドと、を含み、前記コア領域は、ゲート構造体及び前記ゲート構造体上に配置されたコアキャッピング膜と、前記基板に垂直に延びるダイレクトコンタクトプラグと、前記基板上の第１レベルで第１平面上に互いに離隔されて延びる第１周辺回路配線パターンと、前記基板上の前記第１レベルとは異なる第２レベルで第２平面上に互いに離隔されて延びる第２周辺回路配線パターンと、を含むことを特徴とする。
【0007】
上記目的を達成するためになされた本発明の他の態様による集積回路素子は、セル領域及びコア領域を含む基板と、前記セル領域において、第１水平方向に互いに平行に延びる複数のビットライン構造体と、前記セル領域と電気的に連結され、前記複数のビットライン構造体間の空間の一部を満たす複数の埋め込みコンタクトと、前記複数のビットライン構造体間の空間において、前記複数の埋め込みコンタクト上に配置された複数のランディングパッドと、前記コア領域に配置されたゲート構造体及びダイレクトコンタクトプラグと、前記ゲート構造体の最上面よりも高いレベルに配置され、複数の第１周辺回路配線パターンリセスを有する第１周辺回路配線パターンと、前記複数の第１周辺回路配線パターンリセスを満たし、前記第１周辺回路配線パターンの上部を覆う絶縁層と、前記絶縁層上に形成された第２周辺回路配線パターンと、を含むことを特徴とする。
【0008】
上記目的を達成するためになされた本発明のさらに他の態様による集積回路素子は、第１活性領域を有するセル領域及び第２活性領域を有する周辺回路領域を含む基板と、前記セル領域で前記第１活性領域と接するダイレクトコンタクトと、前記ダイレクトコンタクト上に配置されたビットライン構造体と、前記第１活性領域と電気的に連結されたキャパシタ構造物と、前記周辺回路領域で前記第２活性領域上に配置されたゲート構造体と、前記ゲート構造体と隣接して配置され、前記第２活性領域と電気的に連結された第１周辺回路配線パターンと、前記第１周辺回路配線パターン上に配置された第２周辺回路配線パターンと、前記第１周辺回路配線パターンと前記第２周辺回路配線パターンとの間の配線絶縁層と、前記配線絶縁層を貫通して前記第１周辺回路配線パターン及び前記第２周辺回路配線パターンのうちの少なくとも１つと連結されたコンタクトプラグと、を含み、前記配線絶縁層は、前記セル領域に延び、前記キャパシタ構造物は、前記配線絶縁層の上面と接するダミー電極を含むことを特徴とする。
【発明の効果】
【0009】
本発明によれば、２層構造に形成されたＢＬＰ回路を含むことにより、工程マージンが極大化され、信頼性が向上した集積回路素子を提供することができる。
【図面の簡単な説明】
【0010】
【図1】本発明の技術的思想による実施例による集積回路素子の例示的な構成を説明するためのブロック図である。
【図2】本発明の技術的思想による実施例による集積回路素子の例示的な配置構成を説明するための平面図である。
【図3】本発明の技術的思想による実施例による集積回路素子のセルアレイ領域の主要構成を説明するための概略的な平面レイアウトである。
【図4A】本発明の技術的思想による実施例による集積回路素子の例示的な製造方法を説明するために工程順序によって示す断面図である。
【図4B】本発明の技術的思想による実施例による集積回路素子の例示的な製造方法を説明するために工程順序によって示す断面図である。
【図4C】本発明の技術的思想による実施例による集積回路素子の例示的な製造方法を説明するために工程順序によって示す断面図である。
【図4D】本発明の技術的思想による実施例による集積回路素子の例示的な製造方法を説明するために工程順序によって示す断面図である。
【図4E】本発明の技術的思想による実施例による集積回路素子の例示的な製造方法を説明するために工程順序によって示す断面図である。
【図4F】本発明の技術的思想による実施例による集積回路素子の例示的な製造方法を説明するために工程順序によって示す断面図である。
【図4G】本発明の技術的思想による実施例による集積回路素子の例示的な製造方法を説明するために工程順序によって示す断面図である。
【図4H】本発明の技術的思想による実施例による集積回路素子の例示的な製造方法を説明するために工程順序によって示す断面図である。
【図4I】本発明の技術的思想による実施例による集積回路素子の例示的な製造方法を説明するために工程順序によって示す断面図である。
【図4J】本発明の技術的思想による実施例による集積回路素子の例示的な製造方法を説明するために工程順序によって示す断面図である。
【図4K】本発明の技術的思想による実施例による集積回路素子の例示的な製造方法を説明するために工程順序によって示す断面図である。
【図4L】本発明の技術的思想による実施例による集積回路素子の例示的な製造方法を説明するために工程順序によって示す断面図である。
【図5A】本発明の技術的思想による実施例による集積回路素子の例示的な製造方法を説明するために工程順序によって示す断面図である。
【図5B】本発明の技術的思想による実施例による集積回路素子の例示的な製造方法を説明するために工程順序によって示す断面図である。
【図5C】本発明の技術的思想による実施例による集積回路素子の例示的な製造方法を説明するために工程順序によって示す断面図である。
【図5D】本発明の技術的思想による実施例による集積回路素子の例示的な製造方法を説明するために工程順序によって示す断面図である。
【図5E】本発明の技術的思想による実施例による集積回路素子の例示的な製造方法を説明するために工程順序によって示す断面図である。
【図5F】本発明の技術的思想による実施例による集積回路素子の例示的な製造方法を説明するために工程順序によって示す断面図である。
【図5G】本発明の技術的思想による実施例による集積回路素子の例示的な製造方法を説明するために工程順序によって示す断面図である。
【図5H】本発明の技術的思想による実施例による集積回路素子の例示的な製造方法を説明するために工程順序によって示す断面図である。
【図5I】本発明の技術的思想による実施例による集積回路素子の例示的な製造方法を説明するために工程順序によって示す断面図である。
【図5J】本発明の技術的思想による実施例による集積回路素子の例示的な製造方法を説明するために工程順序によって示す断面図である。
【図5K】本発明の技術的思想による実施例による集積回路素子の例示的な製造方法を説明するために工程順序によって示す断面図である。
【図6A】本発明の技術的思想による実施例による集積回路素子の例示的な製造方法を説明するために工程順序によって示す断面図である。
【図6B】本発明の技術的思想による実施例による集積回路素子の例示的な製造方法を説明するために工程順序によって示す断面図である。
【図6C】本発明の技術的思想による実施例による集積回路素子の例示的な製造方法を説明するために工程順序によって示す断面図である。
【図6D】本発明の技術的思想による実施例による集積回路素子の例示的な製造方法を説明するために工程順序によって示す断面図である。
【図6E】本発明の技術的思想による実施例による集積回路素子の例示的な製造方法を説明するために工程順序によって示す断面図である。
【図6F】本発明の技術的思想による実施例による集積回路素子の例示的な製造方法を説明するために工程順序によって示す断面図である。
【図6G】本発明の技術的思想による実施例による集積回路素子の例示的な製造方法を説明するために工程順序によって示す断面図である。
【図6H】本発明の技術的思想による実施例による集積回路素子の例示的な製造方法を説明するために工程順序によって示す断面図である。
【図7A】本発明の技術的思想による実施例による集積回路素子の例示的な製造方法を説明するために工程順序によって示す断面図である。
【図7B】本発明の技術的思想による実施例による集積回路素子の例示的な製造方法を説明するために工程順序によって示す断面図である。
【図7C】本発明の技術的思想による実施例による集積回路素子の例示的な製造方法を説明するために工程順序によって示す断面図である。
【図7D】本発明の技術的思想による実施例による集積回路素子の例示的な製造方法を説明するために工程順序によって示す断面図である。
【図7E】本発明の技術的思想による実施例による集積回路素子の例示的な製造方法を説明するために工程順序によって示す断面図である。
【図7F】本発明の技術的思想による実施例による集積回路素子の例示的な製造方法を説明するために工程順序によって示す断面図である。
【発明を実施するための形態】
【0011】
以下、図面を参照して本発明の望ましい実施例を詳細に説明する。図面上の同じ構成要素には、同じ参照符号を使用し、それらについての重複説明は省略する。
【0012】
本実施例は、多様な変更を加えることができ、様々な実施例を有するところ、特定実施例を図面に例示し、発明の詳細な説明で詳細に説明する。しかし、これは、特定の実施形態に対して技術範囲を限定しようとするものではなく、開示された思想及び技術範囲に含まれる全ての変更、均等物ないし代替物を含むと理解されねばならない。実施例を説明するに当たって、関連した公知技術に係わる具体的な説明が要旨を曖昧なものにすると判断される場合、その詳細な説明を省略する。
【0013】
図１は、本発明の技術的思想による実施例による集積回路素子１００の例示的な構成を説明するためのブロック図である。
【0014】
図１を参照すれば、集積回路素子１００は、第１領域２２及び第２領域２４を含む。第１領域２２は、ＤＲＡＭ素子のメモリセル領域であり、第２領域２４は、ＤＲＡＭ素子の周辺回路領域である。第１領域２２は、メモリセルアレイ２２Ａを含む。第２領域２４は、ロウデコーダ５２、センスアンプ５４、カラムデコーダ５６、セルフリフレッシュ制御回路５８、コマンドデコーダ６０、ＭＲＳ／ＥＭＲＳ（Ｍｏｄｅ Ｒｅｇｉｓｔｅｒ Ｓｅｔ／Ｅｘｔｅｎｄｅｄ Ｍｏｄｅ Ｒｅｇｉｓｔｅｒ Ｓｅｔ）回路６２、アドレスバッファ６４、及びデータ入出力回路６６を備える。
【0015】
【0016】
図２を参照すれば、集積回路素子１００は、複数の第１領域２２を含む。複数の第１領域２２は、それぞれ第２領域２４に包囲される。
【0017】
複数の第１領域２２は、それぞれＤＲＡＭ素子のセルアレイ領域ＭＣＡであり、第２領域２４は、ＤＲＡＭ素子の周辺回路が形成される領域及びコア領域（以下、「周辺回路領域」と称する）である。複数の第１領域２２においてセルアレイ領域ＭＣＡは、図１を参照して説明したメモリセルアレイ２２Ａを含む。
【0018】
第２領域２４は、サブワードラインドライバ（ｓｕｂ－ｗｏｒｄ ｌｉｎｅ ｄｒｉｖｅｒ）ブロックＳＷＤ、センスアンプブロックＳ／Ａ、及びコンジャンクションブロックＣＪＴを含む。センスアンプブロックＳ／Ａには、複数のビットラインセンスアンプが配置される。コンジャンクションブロックＣＪＴは、サブワードラインドライバブロックＳＷＤとセンスアンプブロックＳ／Ａとが交差する地点に配置される。コンジャンクションブロックＣＪＴには、ビットラインセンスアンプを駆動するための電源ドライバ及び接地ドライバが互いに配置される。第２領域２４には、インバータチェーン（ｉｎｖｅｒｔｅｒ ｃｈａｉｎ）、入出力回路のような周辺回路がさらに形成される。
【0019】
【0020】
図３を参照すれば、セルアレイ領域ＭＣＡは、複数のセル活性領域Ａ１を含む。複数のセル活性領域Ａ１は、それぞれ第１水平方向（Ｘ方向）及び第２水平方向（Ｙ方向）に対して斜線方向に長軸を有するように配置される。複数のワードラインＷＬが複数のセル活性領域Ａ１を横切って第１水平方向（Ｘ方向）に沿って互いに平行に延びる。複数のワードラインＷＬ上には、複数のビットラインＢＬが第２水平方向（Ｙ方向）に沿って互いに平行に延びる。複数のビットラインＢＬは、ダイレクトコンタクトＤＣを介して複数のセル活性領域Ａ１に連結される。複数のビットラインＢＬのうち、互いに隣接した２本のビットラインＢＬ間に複数の埋め込みコンタクトＢＣが形成される。複数の埋め込みコンタクトＢＣは、第１水平方向（Ｘ方向）及び第２水平方向（Ｙ方向）に沿って一列に配列される。複数の埋め込みコンタクトＢＣ上には、複数の導電性ランディングパッドＬＰが形成される。複数の埋め込みコンタクトＢＣ及び複数の導電性ランディングパッドＬＰは、複数のビットラインＢＬの上部に形成されるキャパシタ（キャパシタ構造物）の下部電極（図示せず）をセル活性領域Ａ１に連結する役割を果たす。複数の導電性ランディングパッドＬＰは、それぞれ埋め込みコンタクトＢＣと一部オーバーラップするように配置される。
【0021】
図３に例示した複数の導電性ランディングパッドＬＰは、複数の露光工程を経る一連の工程を通じて形成される。例示的な実施例において、複数の導電性ランディングパッドＬＰを形成するための一連の工程は、ＥＵＶ（ｅｘｔｒｅｍｅ ｕｌｔｒａｖｉｏｌｅｔ）を利用するフォトリソグラフィ工程を含む。
【0022】
図４Ａ～図４Ｌ、図５Ａ～図５Ｋ、図６Ａ～図６Ｈ、及び図７Ａ～図７Ｆは、本発明の技術的思想による実施例による集積回路素子の例示的な製造方法を説明するために工程順序によって示す断面図である。より具体的には、図４Ａ～図４Ｌ、図５Ａ～図５Ｋ、図６Ａ～図６Ｈ、及び図７Ａ～図７Ｆにおいて、（ａ）は、図３のＡ－Ａ’線に沿ったセルアレイ領域ＭＣＡの一部領域の工程順序による断面図であり、（ｂ）は、周辺回路領域ＣＯＲＥ／ＰＥＲＩの一部構成の工程順序による断面図である。図５Ａ～図５Ｋ、図６Ａ～図６Ｈ、及び図７Ａ～図７Ｆでは、図示の便宜上、図４Ｌに例示した一部構成の図示が省略されている。
【0023】
【0024】
図４Ａを参照すれば、セルアレイ領域ＭＣＡ及び周辺回路領域ＣＯＲＥ／ＰＥＲＩを有する基板２１０に対して複数の素子分離用トレンチＴ１と複数の素子分離膜２１２とを形成し、基板２１０のセルアレイ領域ＭＣＡに複数のセル活性領域Ａ１を定義し、周辺回路領域ＣＯＲＥ／ＰＥＲＩに周辺活性領域Ａ２を定義する。
【0025】
セルアレイ領域ＭＣＡにおいて基板２１０に互いに平行に延びる複数のワードライントレンチ（図示せず）を形成した後、複数のワードライントレンチ内に複数のゲート誘電膜、複数のワードライン、及び複数の埋込絶縁膜を順次に形成する。複数のワードラインは、図３に例示した複数のワードラインＷＬを構成する。複数のセル活性領域Ａ１において複数のワードラインＷＬの両側部分に不純物イオンを注入して複数のセル活性領域Ａ１の上部に複数のソース／ドレイン領域を形成する。例示的な実施例において、複数のソース／ドレイン領域は、複数のワードラインＷＬを形成する前に形成される。
【0026】
その後、セルアレイ領域ＭＣＡにおいて基板２１０の主面２１０Ｍ上にバッファ膜２２２を形成し、周辺回路領域ＣＯＲＥ／ＰＥＲＩにおいて基板２１０の主面２１０Ｍ上にゲート誘電膜２２４を形成する。バッファ膜２２２は、第１絶縁膜２２２Ａ及び第２絶縁膜２２２Ｂを含む。第１絶縁膜２２２Ａ及び第２絶縁膜２２２Ｂは、それぞれ酸化膜、窒化膜、またはそれらの組み合わせからなる。
【0027】
図４Ｂを参照すれば、セルアレイ領域ＭＣＡのバッファ膜２２２及び周辺回路領域ＣＯＲＥ／ＰＥＲＩのゲート誘電膜２２４上に下部導電層２３０を形成する。下部導電層２３０は、ドーピングされたポリシリコンからなる。
【0028】
図４Ｃを参照すれば、セルアレイ領域ＭＣＡ及び周辺回路領域ＣＯＲＥ／ＰＥＲＩにおいて下部導電層２３０上にマスクパターンＭ２１を形成した後、セルアレイ領域ＭＣＡでマスクパターンＭ２１の開口Ｍ２１０を介して露出された下部導電層２３０をエッチングし、その結果、露出された基板２１０の一部及び素子分離膜２１２の一部をエッチングして、基板２１０のセル活性領域Ａ１を露出させるダイレクトコンタクトホールＤＣＨを形成する。マスクパターンＭ２１は、酸化膜、窒化膜、またはそれらの組み合わせからなる。
【0029】
図４Ｄを参照すれば、図４Ｃの結果物においてマスクパターンＭ２１を除去し、セルアレイ領域ＭＣＡにおいてダイレクトコンタクトホールＤＣＨ内にダイレクトコンタクトＤＣを形成する。ダイレクトコンタクトＤＣを形成するための例示的な工程において、ダイレクトコンタクトホールＤＣＨの内部及び下部導電層２３０の上部にダイレクトコンタクトホールＤＣＨを満たすのに十分な厚さの導電層を形成し、導電層がダイレクトコンタクトホールＤＣＨ内にのみ残るように導電層をエッチバックする。導電層は、ドーピングされたポリシリコン、Ｇｅ、Ｗ、ＷＮ、Ｃｏ、Ｎｉ、Ａｌ、Ｍｏ、Ｒｕ、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮ、Ｃｕ、またはそれらの組み合わせからなる。
【0030】
図４Ｅを参照すれば、セルアレイ領域ＭＣＡ及び周辺回路領域ＣＯＲＥ／ＰＥＲＩにおいて下部導電層２３０及びダイレクトコンタクトＤＣの上部に中間導電層２３２、上部導電層２３４、及び下部絶縁キャッピング層２３６を順次に形成する。
【0031】
中間導電層２３２及び上部導電層２３４は、それぞれＴｉＮ、ＴｉＳｉＮ、Ｗ、タングステンシリサイド、またはそれらの組み合わせからなる。下部絶縁キャッピング層２３６は、シリコン窒化膜からなる。例示的な実施例において、中間導電層２３２は、ＴｉＮ、ＴｉＳｉＮ、またはそれらの組み合わせからなり、上部導電層２３４は、Ｗからなる。下部絶縁キャッピング層２３６は、シリコン窒化膜からなる。
【0032】
図４Ｆを参照すれば、図４Ｅの結果物において、セルアレイ領域ＭＣＡをマスクパターン（図示せず）で覆った状態で、周辺回路領域ＣＯＲＥ／ＰＥＲＩのゲート誘電膜２２４、下部導電層２３０、中間導電層２３２、上部導電層２３４、及び下部絶縁キャッピング層２３６をパターニングし、ゲート誘電膜２２４上に下部導電パターン２３０Ａ、中間導電パターン２３２Ａ、及び上部導電パターン２３４Ａからなるゲート電極２４０と、ゲート電極２４０を覆うゲートキャッピングパターン２３６Ａを形成する。その後、ゲート誘電膜２２４、ゲート電極２４０、及びゲートキャッピングパターン２３６Ａの積層構造からなるゲート構造体ＰＧの両側壁に絶縁スペーサ２４２を形成し、ゲート構造体ＰＧの両側で周辺活性領域Ａ２にソース／ドレイン領域を形成するためのイオン注入工程を遂行する。例示的な実施例において、絶縁スペーサ２４２は、酸化膜、窒化膜、またはそれらの組み合わせからなる。
【0033】
その後、セルアレイ領域ＭＣＡを覆ったマスクパターンを除去してセルアレイ領域ＭＣＡの下部絶縁キャッピング層２３６を露出させ、セルアレイ領域ＭＣＡ及び周辺回路領域ＣＯＲＥ／ＰＥＲＩの露出された結果物全面を覆う絶縁薄膜２４４を形成する。その後、周辺回路領域ＣＯＲＥ／ＰＥＲＩにゲート構造体ＰＧの周囲空間を満たす層間絶縁膜２４６を形成する。絶縁薄膜２４４は、シリコン窒化膜からなる。層間絶縁膜２４６は、ＴＯＳＺ（Ｔｏｎｅｎ ＳｉｌａＺｅｎｅ）からなるが、それに限定されない。
【0034】
図４Ｇを参照すれば、セルアレイ領域ＭＣＡの絶縁薄膜２４４及び周辺回路領域ＣＯＲＥ／ＰＥＲＩの層間絶縁膜２４６上に上部絶縁キャッピング層２５０を形成する。上部絶縁キャッピング層２５０は、シリコン窒化膜からなる。
【0035】
図４Ｈを参照すれば、周辺回路領域ＣＯＲＥ／ＰＥＲＩの上部絶縁キャッピング層２５０をマスクパターンＭ２２で覆った状態で、フォトリソグラフィ工程を用いてセルアレイ領域ＭＣＡの上部絶縁キャッピング層２５０、絶縁薄膜２４４、及び下部絶縁キャッピング層２３６をパターニングし、上部導電層２３４上に順に積層された下部絶縁キャッピングパターン２３６Ｂ、絶縁薄膜パターン２４４Ａ、及び上部絶縁キャッピングパターン２５０Ａを形成する。
【0036】
図４Ｉを参照すれば、周辺回路領域ＣＯＲＥ／ＰＥＲＩの上部絶縁キャッピング層２５０をマスクパターンＭ２２で覆った状態で、セルアレイ領域ＭＣＡの下部絶縁キャッピングパターン２３６Ｂ、絶縁薄膜パターン２４４Ａ、及び上部絶縁キャッピングパターン２５０Ａをエッチングマスクとして用いて上部導電層２３４、中間導電層２３２、及び下部導電層２３０をエッチングし、下部導電パターン２３０Ｂ、中間導電パターン２３２Ｂ、及び上部導電パターン２３４Ｂからなる複数のビットラインＢＬを形成する。
【0037】
その後、下部絶縁キャッピングパターン２３６Ｂ、絶縁薄膜パターン２４４Ａ、及び上部絶縁キャッピングパターン２５０Ａを含む絶縁キャッピング構造物の両側壁と、ビットラインＢＬの両側壁を覆う複数の絶縁スペーサ２５２を形成する。複数の絶縁スペーサ２５２は、ダイレクトコンタクトＤＣ周辺でダイレクトコンタクトホールＤＣＨを満たすように形成される。複数の絶縁スペーサ２５２が形成された後、複数のビットラインＢＬそれぞれの間にライン空間ＬＳが残る。複数のビットラインＢＬ及び複数の絶縁スペーサ２５２を形成する間に行われるエッチング工程によって上部絶縁キャッピングパターン２５０Ａの高さが低くなる。
【0038】
図４Ｊを参照すれば、周辺回路領域ＣＯＲＥ／ＰＥＲＩの上部絶縁キャッピング層２５０をマスクパターンＭ２２で覆った状態で、セルアレイ領域ＭＣＡの複数のビットラインＢＬそれぞれの間に複数の絶縁フェンス（図示せず）を形成する。その結果、１つのライン空間ＬＳが柱状の複数のコンタクト空間ＣＳ１に分離される。複数のコンタクト空間ＣＳ１は、それぞれの複数の絶縁スペーサ２５２及び複数の絶縁フェンスによって水平方向幅が限定される。複数の絶縁フェンスを形成する間に上部絶縁キャッピングパターン２５０Ａ及び絶縁スペーサ２５２がエッチング雰囲気に露出されることにより、上部絶縁キャッピングパターン２５０Ａ及び絶縁スペーサ２５２が消費され、それらの高さがさらに低くなる。
【0039】
その後、複数のコンタクト空間ＣＳ１を介して露出された構造物の一部を除去し、複数のビットラインＢＬそれぞれの間に基板２１０のセル活性領域Ａ１を露出させる複数のリセス空間ＲＳを形成する。
【0040】
図４Ｋを参照すれば、図４Ｊの結果物と同様に、周辺回路領域ＣＯＲＥ／ＰＥＲＩの上部絶縁キャッピング層２５０がマスクパターンＭ２２で覆われている状態で、セルアレイ領域ＭＣＡにおいて複数のビットラインＢＬそれぞれの間の複数のリセス空間ＲＳを満たしながら、複数のビットラインＢＬそれぞれの間にコンタクト空間ＣＳ１の一部を満たす複数の下部コンタクトプラグ２５６を形成する。複数の下部コンタクトプラグ２５６は、ドーピングされたポリシリコンからなる。
【0041】
その後、周辺回路領域ＣＯＲＥ／ＰＥＲＩからマスクパターンＭ２２を除去して上部絶縁キャッピング層２５０を露出させた後、マスクパターン（図示せず）がセルアレイ領域ＭＣＡを覆っている状態で周辺回路領域ＣＯＲＥ／ＰＥＲＩにおいて上部絶縁キャッピング層２５０、層間絶縁膜２４６、及び絶縁薄膜２４４をエッチングし、基板２１０の周辺活性領域Ａ２を露出させる複数のコンタクト空間ＣＳ２を形成する。
【0042】
セルアレイ領域ＭＣＡを覆っていたマスクパターン（図示せず）を除去した後、セルアレイ領域ＭＣＡにおいて複数のコンタクト空間ＣＳ１を介して露出された下部コンタクトプラグ２５６上に金属シリサイド膜２５８Ａを形成し、周辺回路領域ＣＯＲＥ／ＰＥＲＩにおいて複数のコンタクト空間ＣＳ２を介して露出される周辺活性領域Ａ２の表面に金属シリサイド膜２５８Ｂを形成する。金属シリサイド膜２５８Ａ、２５８Ｂは、同時にまたは別途の工程によって形成される。金属シリサイド膜２５８Ａ、２５８Ｂは、それぞれコバルトシリサイド、ニッケルシリサイド、またはマンガンシリサイドからなるが、それらに限定されるものではない。例示的な実施例において、金属シリサイド膜２５８Ａ、２５８Ｂの形成工程は省略されうる。
【0043】
図４Ｌを参照すれば、図４Ｋの結果物のセルアレイ領域ＭＣＡで金属シリサイド膜２５８Ａ上に残っている複数のコンタクト空間ＣＳ１を満たす複数の第１コンタクトプラグ２６２と、図４Ｋの結果物の周辺回路領域ＣＯＲＥ／ＰＥＲＩで複数のコンタクト空間ＣＳ２を満たす複数の第２コンタクトプラグ２６４を形成する。本明細書において、複数の第１コンタクトプラグ２６２は、複数のコンタクトプラグとも称され、複数の第２コンタクトプラグ２６４はダイレクトコンタクトプラグとも称される。例示的な実施例において、複数の第１コンタクトプラグ２６２を形成する工程と複数の第２コンタクトプラグ２６４を形成する工程は、同時に遂行される。
【0044】
セルアレイ領域ＭＣＡにおいてビットラインＢＬ、下部絶縁キャッピングパターン２３６Ｂ、絶縁薄膜パターン２４４Ａ、上部絶縁キャッピングパターン２５０Ａ、及びそれらのそれぞれの側壁を覆う一対の絶縁スペーサ２５２は、ビットライン構造体を構成する。セルアレイ領域ＭＣＡで複数の第１コンタクトプラグ２６２は、それぞれ基板２１０上の複数のビットライン構造体それぞれの間に配置される。周辺回路領域ＣＯＲＥ／ＰＥＲＩで複数の第２コンタクトプラグ２６４は、それぞれ基板２１０に形成されたソース／ドレイン領域に電気的に連結されるように構成される。
【0045】
複数の第１コンタクトプラグ２６２及び複数の第２コンタクトプラグ２６４は、それぞれ金属、導電性金属窒化物、またはそれらの組み合わせからなる。例示的な実施例において、複数の第１コンタクトプラグ２６２及び複数の第２コンタクトプラグ２６４は、それぞれＴｉＮ、Ｗ、またはそれらの組み合わせからなる。一例において、複数の第１コンタクトプラグ２６２及び複数の第２コンタクトプラグ２６４は、それぞれＴｉＮ膜のみからなる。他の例において、複数の第１コンタクトプラグ２６２及び複数の第２コンタクトプラグ２６４は、それぞれＴｉＮバリア膜とＷ膜の積層構造からなる。
【0046】
セルアレイ領域ＭＣＡにおいて複数の第１コンタクトプラグ２６２、複数の上部絶縁キャッピングパターン２５０Ａ、及び複数の絶縁スペーサ２５２それぞれの上面は、同一平面上に延びるように平坦化される。周辺回路領域ＣＯＲＥ／ＰＥＲＩにおいて複数の第２コンタクトプラグ２６４及び上部絶縁キャッピング層２５０それぞれの上面は、同一平面上に延びるように平坦化される。例示的な実施例において、複数の第１コンタクトプラグ２６２及び複数の第２コンタクトプラグ２６４が形成された後、複数の第１コンタクトプラグ２６２、複数の第２コンタクトプラグ２６４、及び複数のビットライン構造体それぞれの上部絶縁キャッピングパターン２５０Ａ及び絶縁スペーサ２５２それぞれの最上面は、同じ垂直レベルに位置する。本明細書で使用される用語「垂直レベル」は、基板２１０の主面２１０Ｍから鉛直方向に沿った距離を意味する。
【0047】
【0048】
図５Ａを参照すれば、図４Ｌの結果物においてセルアレイ領域ＭＣＡ及び周辺回路領域ＣＯＲＥ／ＰＥＲＩに第１導電層２６６を形成する。第１導電層２６６は、セルアレイ領域ＭＣＡでは、複数の第１コンタクトプラグ２６２を覆い、周辺回路領域ＣＯＲＥ／ＰＥＲＩでは、複数の第２コンタクトプラグ２６４を覆うように形成される。
【0049】
第１導電層２６６は、金属、導電性金属窒化物、またはそれらの組み合わせからなる。例示的な実施例において、第１導電層２６６は、ＴｉＮ、Ｗ、またはそれらの組み合わせからなる。一例において、第１導電層２６６は、ＴｉＮ膜のみからなる。他の例において、第１導電層２６６は、ＴｉＮバリア膜とＷ膜との積層構造からなる。
【0050】
図５Ｂを参照すれば、セルアレイ領域ＭＣＡ及び周辺回路領域ＣＯＲＥ／ＰＥＲＩにおいて第１導電層２６６を順に覆う第１マスク層ＭＬ１、第２マスク層ＭＬ２、第３マスク層ＭＬ３、及び第４マスク層ＭＬ４と、第４マスク層ＭＬ４を覆うフォトレジストパターンＭＰ１１を形成する。図５Ｂでは、全４層のマスク層ＭＬ１、ＭＬ２、ＭＬ３、ＭＬ４を使用したが、マスク層の層数は、それに限定されない。
【0051】
例示的な実施例において、第１マスク層ＭＬ１は、ＡＣＬ（ａｍｏｒｐｈｏｕｓ ｃａｒｂｏｎ ｌａｙｅｒ）からなり、第２マスク層ＭＬ２はポリシリコン膜からなり、第３マスク層ＭＬ３は、ＳＯＨ膜からなり、第４マスク層ＭＬ４は、ＳｉＯＮ膜からなるが、それらに限定されるものではない。フォトレジストパターンＭＰ１１は、ＥＵＶ（ｅｘｔｒｅｍｅ ｕｌｔｒａｖｉｏｌｅｔ）用レジスト膜、ＫｒＦエキシマレーザ用レジスト膜、ＡｒＦエキシマレーザ用レジスト膜、またはＦ２エキシマレーザ用レジスト膜から得られたものである。
【0052】
例示的な実施例において、フォトレジストパターンＭＰ１１は、ＥＵＶ用レジスト膜から得られたものである。例えば、セルアレイ領域ＭＣＡ及び周辺回路領域ＣＯＲＥ／ＰＥＲＩにおいてＥＵＶ用レジスト膜が露出された状態でセルアレイ領域ＭＣＡ及び周辺回路領域ＣＯＲＥ／ＰＥＲＩのうち、セルアレイ領域ＭＣＡでのみＥＵＶ用レジスト膜をＥＵＶ光源で露光し、露光されたＥＵＶ用レジスト膜を現像してフォトレジストパターンＭＰ１１を形成する。
【0053】
【0054】
図５Ｄを参照すれば、セルアレイ領域ＭＣＡでエッチングされずに残った第３マスク層ＭＬ３、第４マスク層ＭＬ４、及びフォトレジストパターンＭＰ１１それぞれの間を満たす酸化膜２６７を形成し、エッチバック工程を遂行する。その結果、酸化膜２６７の最上面の高さとフォトレジストパターンＭＰ１１の最上面の高さは同じ垂直レベルに位置する。
【0055】
図５Ｅを参照すれば、ストリップ工程を通じて図５Ｄのセルアレイ領域ＭＣＡに残っている第３マスク層ＭＬ３、第４マスク層ＭＬ４、及びフォトレジストパターンＭＰ１１を除去し、次いで、第１マスク層ＭＬ１及び第２マスク層ＭＬ２もエッチングすれば、図５Ｆの結果が得られる。
【0056】
図５Ｇを参照すれば、図５Ｆの結果物において、セルアレイ領域ＭＣＡで露出された第１導電層２６６を除去して複数の第１コンタクトプラグ２６２及び複数の上部絶縁キャッピングパターン２５０Ａそれぞれの上面を露出させる。その後、複数の第１コンタクトプラグ２６２それぞれの一部を除去し、複数の第１コンタクトプラグ２６２から複数の第１リセスコンタクトプラグ２６２Ｒを形成する。その結果、複数のビットライン構造体に含まれた複数の上部絶縁キャッピングパターン２５０Ａそれぞれの間の第１リセスコンタクトプラグ２６２Ｒ上にリセス空間ＵＲＳが形成される。複数の第１リセスコンタクトプラグ２６２Ｒを形成した後、複数の第１リセスコンタクトプラグ２６２Ｒそれぞれの最上面の垂直レベルは、複数のビットラインＢＬそれぞれの最上面の垂直レベルよりも基板２１０からより遠い位置にある。本明細書において、複数の第１リセスコンタクトプラグ２６２Ｒは、それぞれリセスコンタクトプラグとも称される。
【0057】
セルアレイ領域ＭＣＡで複数の第１リセスコンタクトプラグ２６２Ｒ及び複数のリセス空間ＵＲＳ空間が形成された後、周辺回路領域ＣＯＲＥ／ＰＥＲＩの第１マスク層ＭＬ１を除去し、第１導電層２６６の上面を露出させる。
【0058】
図５Ｈを参照すれば、セルアレイ領域ＭＣＡ及び周辺回路領域ＣＯＲＥ／ＰＥＲＩに図５Ｇの結果物を覆う絶縁膜２７０を形成し、絶縁膜２７０上に互いに異なる物質からなる第５マスク層ＭＬ５及び第６マスク層ＭＬ６と、第６マスク層ＭＬ６上にフォトレジストパターンＭＰ１２を形成する。
【0059】
例示的な実施例において、絶縁膜２７０は、シリコン窒化膜からなるが、それに限定されるものではない。第５マスク層ＭＬ５は、ＡＣＬ膜からなるが、それに限定されるものではない。第６マスク層ＭＬ６は、ＳｉＯＮ膜からなるが、それに限定されるものではない。
【0060】
フォトレジストパターンＭＰ１２は、ＥＵＶ用レジスト膜、ＫｒＦエキシマレーザ用レジスト膜、ＡｒＦエキシマレーザ用レジスト膜、またはＦ２エキシマレーザ用レジスト膜から得られたものである。例示的な実施例において、フォトレジストパターンＭＰ１２は、ＥＵＶ用レジスト膜から得られたものである。フォトレジストパターンＭＰ１２は、図５Ｂを参照してフォトレジストパターンＭＰ２２の形成工程について説明したところと類似した工程を介して形成される。但し、セルアレイ領域ＭＣＡ及び周辺回路領域ＣＯＲＥ／ＰＥＲＩにおいてＥＵＶ用レジスト膜が露出された状態で、セルアレイ領域ＭＣＡ及び周辺回路領域ＣＯＲＥ／ＰＥＲＩのうち、セルアレイ領域ＭＣＡでのみＥＵＶ用レジスト膜をＥＵＶ光源で露光し、露光されたＥＵＶ用レジスト膜を現像してフォトレジストパターンＭＰ１２を形成する。
【0061】
図５Ｉを参照すれば、図５Ｈの結果物においてフォトレジストパターンＭＰ１２をエッチングマスクとして用いて第６マスク層ＭＬ６及び第５マスク層ＭＬ５を順にエッチングし、その結果、得られた結果物をエッチングマスクとして用いて、絶縁膜２７０をパターニングして陰刻絶縁パターン２７０Ｐを形成する。その後、陰刻絶縁パターン２７０Ｐ上の不要な膜を除去して陰刻絶縁パターン２７０Ｐの上面を露出させる。
【0062】
陰刻絶縁パターン２７０Ｐは、セルアレイ領域ＭＣＡで複数のビットライン構造体及び複数の第１リセスコンタクトプラグ２６２Ｒ上に配置され、複数の第１リセスコンタクトプラグ２６２Ｒから水平方向にシフト（ｓｈｉｆｔ）した位置に配置される複数の開口２７０Ｈを有するように形成される。
【0063】
図５Ｊを参照すれば、図５Ｉの結果物上に第２導電層２７２を形成する。第２導電層２７２は、セルアレイ領域ＭＣＡで複数のリセス空間ＵＲＳ（図５Ｇ参照）及び複数のカットオフ空間ＣＯＳ（図５Ｉ参照）を満たして複数の第１リセスコンタクトプラグ２６２Ｒそれぞれの上面に接するように形成される。
【0064】
第２導電層２７２は、金属、導電性金属窒化物、またはそれらの組み合わせからなる。例示的な実施例において、第２導電層２７２は、ＴｉＮ、Ｗ、またはそれらの組み合わせからなる。一例において、第２導電層２７２は、ＴｉＮ膜のみからなる。他の例において、第２導電層２７２は、ＴｉＮバリア膜とＷ膜の積層構造からなる。
【0065】
図５Ｋを参照すれば、図５Ｊの結果物で第２導電層２７２をエッチバックしてセルアレイ領域ＭＣＡに複数の導電性ランディングパッドＬＰを形成し、周辺回路領域ＣＯＲＥ／ＰＥＲＩの陰刻絶縁パターン２７０Ｐの上面を露出させる。
【0066】
セルアレイ領域ＭＣＡで複数の導電性ランディングパッドＬＰは、複数のリセス空間ＵＲＳ（図５Ｇ参照）及び複数のカットオフ空間ＣＯＳ（図５Ｉ参照）を満たして複数の第１リセスコンタクトプラグ２６２Ｒそれぞれの上面に接する。複数の導電性ランディングパッドＬＰの上面は、陰刻絶縁パターン２７０Ｐの上面よりも基板２１０により近い。これにより、複数の導電性ランディングパッドＬＰが形成された後、複数の導電性ランディングパッドＬＰの上部に陰刻絶縁パターン２７０Ｐの一部が突出する。
【0067】
次いで、図６Ａ～図６Ｈを参照して、本発明の技術的思想による集積回路素子の例示的な製造方法について具体的な例を挙げて順に説明する。図６Ａ～図６Ｈの過程は、第１周辺回路配線パターンＢＬＰ１を形成する過程を含む。
【0068】
図６Ａを参照すれば、セルアレイ領域ＭＣＡ及び周辺回路領域ＣＯＲＥ／ＰＥＲＩの陰刻絶縁パターン２７０Ｐを一部除去し、セルアレイ領域ＭＣＡでは陰刻絶縁パターン２７０Ｐの最上面と複数の導電性ランディングパッドＬＰそれぞれの最上面が同じ垂直レベルになり、周辺回路領域ＣＯＲＥ／ＰＥＲＩでは、第１導電層２６６の上面が露出される。
【0069】
図６Ｂを参照すれば、セルアレイ領域ＭＣＡ及び周辺回路領域ＣＯＲＥ／ＰＥＲＩに第１導電層２６６を順に覆う第７マスク層ＭＬ７及び第８マスク層ＭＬ８と、第８マスク層ＭＬ８を覆うフォトレジストパターンＭＰ１３を形成する。
【0070】
例示的な実施例において、第７マスク層ＭＬ７は、ＡＣＬからなり、第８マスク層ＭＬ８は、ＳｉＯＮ膜からなるが、それらに限定されるものではない。フォトレジストパターンＭＰ１３は、ＥＵＶ（ｅｘｔｒｅｍｅ ｕｌｔｒａｖｉｏｌｅｔ）用レジスト膜、ＫｒＦエキシマレーザ用レジスト膜、ＡｒＦエキシマレーザ用レジスト膜、またはＦ２エキシマレーザ用レジスト膜から得られたものである。
【0071】
例示的な実施例において、フォトレジストパターンＭＰ１３は、ＥＵＶ用レジスト膜から得られたものである。例えば、セルアレイ領域ＭＣＡ及び周辺回路領域ＣＯＲＥ／ＰＥＲＩにＥＵＶ用レジスト膜が露出された状態でセルアレイ領域ＭＣＡ及び周辺回路領域ＣＯＲＥ／ＰＥＲＩのうち、周辺回路領域ＣＯＲＥ／ＰＥＲＩのみＥＵＶ用レジスト膜をＥＵＶ光源で露光し、露光されたＥＵＶ用レジスト膜を現像してフォトレジストパターンＭＰ１３を形成する。
【0072】
図６Ｃを参照すれば、図６Ｂの結果物においてフォトレジストパターンＭＰ１３をエッチングマスクとして用いて第７マスク層ＭＬ７及び第８マスク層ＭＬ８を順にエッチングし、引き続き、図６Ｄを参照すれば、その結果、得られた結果物をエッチングマスクとして用いて、第１導電層２６６をパターニングして第１周辺回路配線パターンＢＬＰ１を形成する。
【0073】
第１周辺回路配線パターンＢＬＰ１のうち、一部の第１周辺回路配線パターンＢＬＰ１は、複数の第２コンタクトプラグ２６４に連結される。第１周辺回路配線パターンＢＬＰ１が形成された後、セルアレイ領域ＭＣＡにある複数のランディングパッドＬＰ及び陰刻絶縁パターン２７０Ｐと、周辺回路領域ＣＯＲＥ／ＰＥＲＩにある第１周辺回路配線パターンＢＬＰ１それぞれの上面が露出されるように不要な膜を除去する。
【0074】
図６Ｅ及び図６Ｆを参照すれば、周辺回路領域ＣＯＲＥ／ＰＥＲＩにおいて第１周辺回路配線パターンＢＬＰ１それぞれの間の空間を満たし、セルアレイ領域ＭＣＡにある複数のランディングパッドＬＰ及び陰刻絶縁パターン２７０Ｐの上面を覆う絶縁構造物２７１を形成し、第１周辺回路配線パターンＢＬＰ１及び絶縁構造物２７１を覆う第９マスク層ＭＬ９、第１０マスク層ＭＬ１０及びフォトレジストパターンＭＰ１４を順次に形成する。
【0075】
例示的な実施例において、第９マスク層ＭＬ９は、ＳＯＨからなり、第１０マスク層ＭＬ１０は、ＳｉＯＮ膜からなるが、それらに限定されるものではない。フォトレジストパターンＭＰ１４は、ＫｒＦエキシマレーザ用レジスト膜、ＡｒＦエキシマレーザ用レジスト膜、またはＦ２エキシマレーザ用レジスト膜から得られたものである。
【0076】
図６Ｇを参照すれば、フォトリソグラフィ工程を用いて周辺回路領域ＣＯＲＥ／ＰＥＲＩに形成された絶縁構造物２７１の少なくとも一部を複数の第２コンタクトプラグ２６４の最上面が露出されるまでパターニングする。
【0077】
図６Ｈを参照すれば、図６Ｇの結果物上に、第３導電層２８２を形成する。第３導電層２８２は、周辺回路領域ＣＯＲＥ／ＰＥＲＩにおいて絶縁構造物２７１の一部がエッチングされて第２コンタクトプラグ２６４の最上面が露出された空間（図６Ｇ参照）を満たし、第２コンタクトプラグ２６４の露出された上面に接するように形成される。
【0078】
第３導電層２８２は、金属、導電性金属窒化物、またはそれらの組み合わせからなる。例示的な実施例において、第３導電層２８２は、ＴｉＮ、Ｗ、またはそれらの組み合わせからなる。一例において、第３導電層２８２は、ＴｉＮ膜のみからなる。他の例において、第３導電層２８２は、ＴｉＮバリア膜とＷ膜の積層構造からなる。
【0079】
次いで、図７Ａ～図７Ｆを参照して、本発明の技術的思想による集積回路素子の例示的な製造方法について具体的な例を挙げて順に説明する。図７Ａ～図７Ｆの過程は、第２周辺回路配線パターンＢＬＰ２を形成する過程を含む。
【0080】
図７Ａを参照すれば、セルアレイ領域ＭＣＡ及び周辺回路領域ＣＯＲＥ／ＰＥＲＩに第３導電層２８２を順に覆う第１１マスク層ＭＬ１１、第１２マスク層ＭＬ１２、及びフォトレジストパターンＭＰ１５を形成する。
【0081】
例示的な実施例において、第１１マスク層ＭＬ１１は、ＡＣＬからなり、第１２マスク層ＭＬ１２は、ＳｉＯＮ膜からなるが、それらに限定されるものではない。フォトレジストパターンＭＰ１５は、ＥＵＶ（ｅｘｔｒｅｍｅ ｕｌｔｒａｖｉｏｌｅｔ）用レジスト膜、ＫｒＦエキシマレーザ用レジスト膜、ＡｒＦエキシマレーザ用レジスト膜、またはＦ２エキシマレーザ用レジスト膜から得られたものである。
【0082】
例示的な実施例において、フォトレジストパターンＭＰ１５は、ＥＵＶ用レジスト膜から得られたものである。例えば、セルアレイ領域ＭＣＡ及び周辺回路領域ＣＯＲＥ／ＰＥＲＩにおいてＥＵＶ用レジスト膜が露出された状態でセルアレイ領域ＭＣＡ及び周辺回路領域ＣＯＲＥ／ＰＥＲＩのうち、周辺回路領域ＣＯＲＥ／ＰＥＲＩでのみＥＵＶ用レジスト膜をＥＵＶ光源で露光し、露光されたＥＵＶ用レジスト膜を現像してフォトレジストパターンＭＰ１５を形成する。
【0083】
図７Ｂを参照すれば、図７Ａの結果物においてフォトレジストパターンＭＰ１５をエッチングマスクとして用いて第１１マスク層ＭＬ１１及び第１２マスク層ＭＬ１２を順にエッチングし、引き続き、図７Ｃを参照すれば、その結果得られた結果物をエッチングマスクとして用いて、第３導電層２８２をパターニングして第２周辺回路配線パターンＢＬＰ２を形成する。
【0084】
第２周辺回路配線パターンＢＬＰ２のうち、一部の第２周辺回路配線パターンＢＬＰ２は、複数の第２コンタクトプラグ２６４に連結される。第２周辺回路配線パターンＢＬＰ２が形成された後、セルアレイ領域ＭＣＡにある第３導電層２８２と周辺回路領域ＣＯＲＥ／ＰＥＲＩにある第２周辺回路配線パターンＢＬＰ２それぞれの上面が露出されるように不要な層を除去する。
【0085】
図７Ｄを参照すれば、周辺回路領域ＣＯＲＥ／ＰＥＲＩで第２周辺回路配線パターンＢＬＰ２それぞれの間の空間を満たす絶縁構造物２７３を形成する。この際、絶縁構造物２７３の上面は、第２周辺回路配線パターンＢＬＰ２の上面と共面をなす。
【0086】
図７Ｅ及び図７Ｆを参照すれば、周辺回路領域ＣＯＲＥ／ＰＥＲＩで第２周辺回路配線パターンＢＬＰ２と絶縁構造物２７３の上面上にフォトレジストパターンＭＰ１６を形成し（図７Ｅ参照）、フォトレジストパターンＭＰ１６をエッチングマスクとして用いてセルアレイ領域ＭＣＡの第３導電層２８２をエッチングする。上記過程を経て２層構造に形成された周辺回路配線パターンＢＬＰ１、ＢＬＰ２を形成する。
【0087】
この際、第２周辺回路配線パターンＢＬＰ２は、第１周辺回路配線パターンＢＬＰ１と同じ厚さに形成され、第１周辺回路配線パターンＢＬＰ１の最上面の垂直レベルは、第２周辺回路配線パターンＢＬＰ２の最下面の垂直レベルよりも低い。第２周辺回路配線パターンＢＬＰ２は、第１周辺回路配線パターンＢＬＰ１の構成物質と同じ物質を含む。
【0088】
本明細書では、セルアレイ領域ＭＣＡ上にランディングパッドＬＰを形成した後、周辺回路領域ＣＯＲＥ／ＰＥＲＩ上に第１周辺回路配線パターンＢＬＰ１を形成した場合を記載したが、本発明の技術的思想は、それに限定されない。まず、周辺回路領域ＣＯＲＥ／ＰＥＲＩ上に第１周辺回路配線パターンＢＬＰ１を形成した後、セルアレイ領域ＭＣＡにランディングパッドＬＰを形成しうる。
【0089】
上述したように図面及び明細書において例示的な実施例を開示した。本明細書で特定の用語を使用して実施例を説明したが、これは、単に本発明の技術的思想を説明する目的で使用されたものであって、意味限定や本発明の範囲を限定するために使用されたものではない。したがって、当該技術分野で通常の知識を有する者であれば、それらから多様な変形及び均等な他の実施例が可能であるという点を理解するであろう。
【符号の説明】
【0090】
２１０ 基板
２１２ 素子分離膜
２２２ バッファ膜
２２４ ゲート誘電膜
２３０ 下部導電層
２３０Ａ、２３０Ｂ 下部導電パターン
２３２Ａ、２３２Ｂ 中間導電パターン
２３４ 上部導電層
２３４Ａ、２３４Ｂ 上部導電パターン
２３６ 下部絶縁キャッピング層
２３６Ａ ゲートキャッピングパターン
２３６Ｂ 下部絶縁キャッピングパターン
２４０ ゲート電極
２４２、２５２ 絶縁スペーサ
２４４ 絶縁薄膜
２４６ 層間絶縁膜
２５０ 上部絶縁キャッピング層
２５０Ａ 上部絶縁キャッピングパターン
２５６ 下部コンタクトプラグ
２５８Ａ、２５８Ｂ 金属シリサイド膜
２６２ 第１コンタクトプラグ
２６２Ｒ 第１リセスコンタクトプラグ
２６４ 第２コンタクトプラグ
２６６ 第１導電層
２６７ 酸化膜
２７０ 絶縁膜
２７０Ｐ 陰刻絶縁パターン
２７１、２７３ 絶縁構造物
２７２ 第２導電層
２８２ 第３導電層
ＭＣＡ セルアレイ領域
ＣＯＲＥ／ＰＥＲＩ 周辺回路領域
ＭＰ１６ フォトレジストパターン
ＢＬＰ１ 第１周辺回路配線パターン
ＢＬＰ２ 第２周辺回路配線パターン
ＬＰ ランディングパッド
２１２ 素子分離膜
２２２ バッファ膜
２２４ ゲート誘電膜
２３０ 下部導電層
２３０Ａ、２３０Ｂ 下部導電パターン
２３２Ａ、２３２Ｂ 中間導電パターン
２３４ 上部導電層
２３４Ａ、２３４Ｂ 上部導電パターン
２３６ 下部絶縁キャッピング層
２３６Ａ ゲートキャッピングパターン
２３６Ｂ 下部絶縁キャッピングパターン
２４０ ゲート電極
２４２、２５２ 絶縁スペーサ
２４４ 絶縁薄膜
２４６ 層間絶縁膜
２５０ 上部絶縁キャッピング層
２５０Ａ 上部絶縁キャッピングパターン
２５６ 下部コンタクトプラグ
２５８Ａ、２５８Ｂ 金属シリサイド膜
２６２ 第１コンタクトプラグ
２６２Ｒ 第１リセスコンタクトプラグ
２６４ 第２コンタクトプラグ
２６６ 第１導電層
２６７ 酸化膜
２７０ 絶縁膜
２７０Ｐ 陰刻絶縁パターン
２７１、２７３ 絶縁構造物
２７２ 第２導電層
２８２ 第３導電層
ＭＣＡ セルアレイ領域
ＣＯＲＥ／ＰＥＲＩ 周辺回路領域
ＭＰ１６ フォトレジストパターン
ＢＬＰ１ 第１周辺回路配線パターン
ＢＬＰ２ 第２周辺回路配線パターン
ＬＰ ランディングパッド
【図1】
【図2】
【図3】
【図4A】
【図4B】
【図4C】
【図4D】
【図4E】
【図4F】
【図4G】
【図4H】
【図4I】
【図4J】
【図4K】
【図4L】
【図5A】
【図5B】
【図5C】
【図5D】
【図5E】
【図5F】
【図5G】
【図5H】
【図5I】
【図5J】
【図5K】
【図6A】
【図6B】
【図6C】
【図6D】
【図6E】
【図6F】
【図6G】
【図6H】
【図7A】
【図7B】
【図7C】
【図7D】
【図7E】
【図7F】