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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024174822
(43)【公開日】2024-12-17
(54)【発明の名称】イメージセンサー
(51)【国際特許分類】
H01L 27/146 20060101AFI20241210BHJP
【ＦＩ】
H01L27/146 D
H01L27/146 F
【審査請求】未請求
【請求項の数】10
【出願形態】ＯＬ
(21)【出願番号】P 2024084135
(22)【出願日】2024-05-23
(31)【優先権主張番号】10-2023-0072430
(32)【優先日】2023-06-05
(33)【優先権主張国・地域又は機関】KR
(71)【出願人】
【識別番号】390019839
【氏名又は名称】三星電子株式会社
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】１２９，Ｓａｍｓｕｎｇ－ｒｏ，Ｙｅｏｎｇｔｏｎｇ－ｇｕ，Ｓｕｗｏｎ－ｓｉ，Ｇｙｅｏｎｇｇｉ－ｄｏ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ
(74)【代理人】
【識別番号】100107766
【弁理士】
【氏名又は名称】伊東 忠重
(74)【代理人】
【識別番号】100229448
【弁理士】
【氏名又は名称】中槇 利明
(72)【発明者】
【氏名】朴 均河
(72)【発明者】
【氏名】高 宗賢
(72)【発明者】
【氏名】宋 智娟
(72)【発明者】
【氏名】趙 根▲よん▼
【テーマコード（参考）】
4M118
【Ｆターム（参考）】
4M118AA10
4M118AB01
4M118BA14
4M118BA19
4M118CA03
4M118CA04
4M118CA22
4M118CA34
4M118CB13
4M118DD04
4M118DD09
4M118EA14
4M118FA06
4M118FA27
4M118FA28
4M118FA38
4M118GB09
4M118GC08
4M118GC20
4M118GD04
4M118HA30
(57)【要約】 （修正有）
【課題】フローティングディフュージョン領域と配線との間のカップリングを減少させて、向上した効率を有するイメージセンサーおよびその製造方法を提供する。
【解決手段】イメージセンサーは、互いに対向する第１面４００ａ第２面４００ｂを含み、光電変換領域４１０を含む第１基板４００、第１基板の第１面に位置する伝送トランジスタＴＸ、互いに対向する第１面５００ａ及び第２面５００ｂを含む第２基板５００、第２基板の第１面に位置し、伝送トランジスタと連結された複数のトランジスタ、第２基板の第２面に位置する複数の配線及び第２基板を貫くディップノードＤＮを含み、第１基板の第１面と第２基板の第１面が、互いに向き合い、第２基板の第１面に位置する複数のトランジスタと第２基板の第２面に位置する複数の配線のうち一つ以上は、ディップノードを介して連結される。
【選択図】図４
【解決手段】イメージセンサーは、互いに対向する第１面４００ａ第２面４００ｂを含み、光電変換領域４１０を含む第１基板４００、第１基板の第１面に位置する伝送トランジスタＴＸ、互いに対向する第１面５００ａ及び第２面５００ｂを含む第２基板５００、第２基板の第１面に位置し、伝送トランジスタと連結された複数のトランジスタ、第２基板の第２面に位置する複数の配線及び第２基板を貫くディップノードＤＮを含み、第１基板の第１面と第２基板の第１面が、互いに向き合い、第２基板の第１面に位置する複数のトランジスタと第２基板の第２面に位置する複数の配線のうち一つ以上は、ディップノードを介して連結される。
【選択図】図４
【特許請求の範囲】
【請求項1】
互いに対向する第１面および第２面を含み、光電変換領域を含む第１基板；
前記第１基板の第１面に位置する伝送トランジスタ；
互いに対向する第１面および第２面を含む第２基板；
前記第２基板の第１面に位置し、前記伝送トランジスタと連結された複数のトランジスタ；
前記第２基板の第２面に位置する複数の配線；
前記第２基板を貫くディップノードを含み、
前記第１基板の第１面と前記第２基板の第１面が互いに向き合い、
前記第２基板の第１面に位置する複数のトランジスタと前記第２基板の第２面に位置する複数の配線のうち一つ以上は、前記ディップノードを介して連結された、イメージセンサー。
前記第１基板の第１面に位置する伝送トランジスタ；
互いに対向する第１面および第２面を含む第２基板；
前記第２基板の第１面に位置し、前記伝送トランジスタと連結された複数のトランジスタ；
前記第２基板の第２面に位置する複数の配線；
前記第２基板を貫くディップノードを含み、
前記第１基板の第１面と前記第２基板の第１面が互いに向き合い、
前記第２基板の第１面に位置する複数のトランジスタと前記第２基板の第２面に位置する複数の配線のうち一つ以上は、前記ディップノードを介して連結された、イメージセンサー。
【請求項2】
前記第１基板に位置し、前記伝送トランジスタと前記複数のトランジスタとの間を連結するフローティングディフュージョン領域をさらに含み、
前記第２基板に位置する複数のトランジスタは、
前記フローティングディフュージョン領域を初期化するリセットトランジスタ；
ゲートが前記フローティングディフュージョン領域と連結された増幅トランジスタ；
前記増幅トランジスタの一端と連結された選択トランジスタを含む、請求項１に記載のイメージセンサー。
前記第２基板に位置する複数のトランジスタは、
前記フローティングディフュージョン領域を初期化するリセットトランジスタ；
ゲートが前記フローティングディフュージョン領域と連結された増幅トランジスタ；
前記増幅トランジスタの一端と連結された選択トランジスタを含む、請求項１に記載のイメージセンサー。
【請求項3】
前記複数の配線は、前記選択トランジスタの一端に連結される出力配線を含み、
前記出力配線と前記選択トランジスタは、前記ディップノードを介して連結された、請求項２に記載のイメージセンサー。
前記出力配線と前記選択トランジスタは、前記ディップノードを介して連結された、請求項２に記載のイメージセンサー。
【請求項4】
前記複数の配線は、前記リセットトランジスタの一端と連結された電源電圧伝達配線を含み、
前記電源電圧伝達配線と前記リセットトランジスタは、前記ディップノードを介して連結された、請求項２に記載のイメージセンサー。
前記電源電圧伝達配線と前記リセットトランジスタは、前記ディップノードを介して連結された、請求項２に記載のイメージセンサー。
【請求項5】
前記複数の配線は、前記増幅トランジスタの一端に連結された電源電圧伝達配線を含み、
前記電源電圧伝達配線と前記増幅トランジスタは、前記ディップノードを介して連結された、請求項２に記載のイメージセンサー。
前記電源電圧伝達配線と前記増幅トランジスタは、前記ディップノードを介して連結された、請求項２に記載のイメージセンサー。
【請求項6】
前記複数の配線は、前記リセットトランジスタのゲートと連結された配線を含み、
前記リセットトランジスタのゲートと前記配線は、前記ディップノードを介して連結された、請求項２に記載のイメージセンサー。
前記リセットトランジスタのゲートと前記配線は、前記ディップノードを介して連結された、請求項２に記載のイメージセンサー。
【請求項7】
前記複数の配線は、前記選択トランジスタのゲートと連結された配線を含み、
前記選択トランジスタのゲートと前記配線は、前記ディップノードを介して連結された、請求項２に記載のイメージセンサー。
前記選択トランジスタのゲートと前記配線は、前記ディップノードを介して連結された、請求項２に記載のイメージセンサー。
【請求項8】
前記リセットトランジスタと前記フローティングディフュージョン領域を連結するデュアルコンバージョントランジスタをさらに含み、
前記複数の配線は、前記デュアルコンバージョントランジスタのゲートと連結された配線を含み、
前記デュアルコンバージョントランジスタと前記配線は、前記ディップノードを介して連結された、請求項２に記載のイメージセンサー。
前記複数の配線は、前記デュアルコンバージョントランジスタのゲートと連結された配線を含み、
前記デュアルコンバージョントランジスタと前記配線は、前記ディップノードを介して連結された、請求項２に記載のイメージセンサー。
【請求項9】
前記ディップノードの一端は、前記第２基板の第１面で突出して位置し、
前記ディップノードの他端は、前記第２基板の第２面で突出して位置する、請求項１に記載のイメージセンサー。
前記ディップノードの他端は、前記第２基板の第２面で突出して位置する、請求項１に記載のイメージセンサー。
【請求項10】
前記第１基板に位置する第１フローティングディフュージョン領域連結ノードを含み、
前記イメージセンサーは、複数の画素を含み、
前記一つの画素は、８個の光電変換領域および８個の伝送トランジスタを含み、
前記８個の伝送トランジスタが同じ第１フローティングディフュージョン領域連結ノードと連結された、請求項１に記載のイメージセンサー。
前記イメージセンサーは、複数の画素を含み、
前記一つの画素は、８個の光電変換領域および８個の伝送トランジスタを含み、
前記８個の伝送トランジスタが同じ第１フローティングディフュージョン領域連結ノードと連結された、請求項１に記載のイメージセンサー。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、イメージセンサーおよびイメージセンサー製造方法に関する。
【背景技術】
【0002】
イメージセンサーは、光学映像（Ｏｐｔｉｃａｌ ｉｍａｇｅ）を電気信号に変換する半導体素子である。イメージセンサーは、ＣＣＤ（Ｃｈａｒｇｅ ｃｏｕｐｌｅｄ ｄｅｖｉｃｅ）型およびＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型に分類される。ＣＭＯＳ型イメージセンサーはＣＩＳ（ＣＭＯＳ ｉｍａｇｅ ｓｅｎｓｏｒ）と略される。ＣＩＳは、２次元的で配列された複数の画素を備える。画素のそれぞれは、フォトダイオード（ｐｈｏｔｏｄｉｏｄｅ，ＰＤ）を含む。フォトダイオードは、入射される光を電気信号に変換する役割を果たす。
【0003】
近年、複数の画素を備えた半導体ウエハーと電荷蓄積部の信号電荷を読み取るトランジスタを含む半導体ウエハーが積層されたイメージセンサーが提案されている。
【発明の概要】
【発明が解決しようとする課題】
【0004】
本発明は、フローティングディフュージョン領域と配線との間のカップリングを減少させて、向上した効率を有するイメージセンサーおよびその製造方法を提供する。
【課題を解決するための手段】
【0005】
一実施例に係るイメージセンサーは、互いに対向する第１面および第２面を含み、光電変換領域を含む第１基板、前記第１基板の第１面に位置する伝送トランジスタ、互いに対向する第１面および第２面を含む第２基板、前記第２基板の第１面に位置し、前記伝送トランジスタと連結された複数のトランジスタ、前記第２基板の第２面に位置する複数の配線、前記第２基板を貫くディップノードを含み、前記第１基板の第１面と前記第２基板の第１面が互いに向き合い、前記第２基板の第１面に位置する複数のトランジスタと前記第２基板の第２面に位置する複数の配線のうち一つ以上は、前記ディップノードを介して連結される。
【0006】
他の一実施例に係るイメージセンサーは、互いに対向する第１面および第２面を含み、光電変換領域を含む第１基板、前記第１基板の第２面に位置する光透過層、前記第１基板の第１面に位置する伝送トランジスタ、前記第１基板の第１面に位置する第１配線領域、互いに対向する第１面および第２面を含む第２基板、前記第２基板の第１面に位置し、前記伝送トランジスタと連結された複数のトランジスタ、前記第２基板の第１面に位置する第２配線領域、前記第２基板の第２面に位置する第３配線領域および前記第２基板を貫くディップノードを含み、前記第１基板の第１面と前記第２基板の第１面が互いに向き合い、前記第２配線領域に位置する配線と前記第３配線領域に位置する配線のうち少なくとも一部が前記ディップノードを介して連結される。
【0007】
一実施例に係るイメージセンサーの製造方法は、互いに対向する第１面および第２面を含み、前記第１面に位置する伝送トランジスタおよび第１配線領域を含む第１基板を準備するステップ、互いに対向する第１面および第２面を含み、前記第１面に位置する複数のトランジスタおよび第２配線領域を含む第２基板を準備するステップ、前記第１基板の第１面と前記第２基板の第１面が向き合うように前記第１基板と前記第２基板を合着するステップ、前記第２基板の第２面で前記第２基板の第１面に向かう方向に前記第２基板を貫くディップノードを形成するステップ、前記第２基板の第２面に第３配線領域を形成するステップを含み、前記ディップノードを介して前記第２配線領域に位置する配線と前記第３配線領域に位置する配線のうち少なくとも一部が連結される。
【発明の効果】
【0008】
実施例によれば、フローティングディフュージョン領域と配線との間のカップリングを低減して向上した効率を有するイメージセンサーおよびその製造方法を提供する。
【図面の簡単な説明】
【0009】
【図1】一実施例に係るイメージセンサーの例示ブロック図である。
【図2】本発明の実施例に係るイメージセンサーに含まれる一つの画素を示す回路図である。
【図3】本発明の実施例係るイメージセンサーを示す平面図である。
【図4】本実施例に係るイメージセンサーの一つの画素（ＰＸ）の断面一部を図示したものである。
【図5】第１基板で一つの画素の平面上配置を図示したものである。
【図6】第１基板で一つの画素の平面上配置を図示したものである。
【図7】第１基板で一つの画素の平面上配置を図示したものである。
【図8】一つの画素で、第２基板の第１面および第２面の平面上配置を図示したものである。
【図9】一つの画素で、第２基板の第１面および第２面の平面上配置を図示したものである。
【図10】一つの画素で、第２基板の第１面および第２面の平面上配置を図示したものである。
【図11】一つの画素で、第２基板の第１面および第２面の平面上配置を図示したものである。
【図12】本実施例に係るイメージセンサーの製造工程を示したものである。
【図13】本実施例に係るイメージセンサーの製造工程を示したものである。
【図14】本実施例に係るイメージセンサーの製造工程を示したものである。
【図15】本実施例に係るイメージセンサーの製造工程を示したものである。
【図16】本実施例に係るイメージセンサーの製造工程を示したものである。
【図17】本実施例に係るイメージセンサーの製造工程を示したものである。
【図18】本実施例に係るイメージセンサーの製造工程を示したものである。
【図19】他の実施例に係るイメージセンサーを図示したものである。
【発明を実施するための形態】
【0010】
以下、添付した図面を参考にして、本発明の様々な実施例について本発明が属する技術分野において通常の知識を有する者が容易に実施できるように詳しく説明する。本発明は様々な異なる形態で具現でき、説明する実施例に限られない。
【0011】
本発明を明確に説明するために、説明上不要な部分は省略し、明細書全体に通して同じまたは類似の構成要素については同じ参照符号を付ける。
【0012】
また、図面に示された各構成の大きさおよび厚さは、説明の便宜のために任意に示したため、本発明が必ずしも図示されたものに限られない。図面において様々な層および領域を明確に表現するために、厚さを拡大して示した。そして、図面において、説明の便宜のために、一部の層および領域の厚さを誇張して示した。
【0013】
また、層、膜、領域、板などの部分が、他の部分の「の上に」にまたは「上に」あるという時、これは他の部分の「直上」にある場合だけでなく、その中間にさらに他の部分がある場合も含む。逆に、ある部分が他の部分の「直上」にあるという時には、中間に別の部分がないことを意味する。また、基準となる部分の「の上に」にまたは「上に」あるというのは、基準となる部分の上または下に位置することであり、必ずしも重力反対方向側に「の上に」または「上に」位置することを意味するものではない。
【0014】
また、明細書全体において、ある部分がある構成要素を「含む」という時、これは特に反対になる記載がない限り、他の構成要素を除くのではなく他の構成要素をさらに含むことができることを意味する。
【0015】
また、明細書全体において、「平面上」とは、これは対象の部分を上から見た時を意味し、「断面上」とは、これは対象の部分を垂直に切断した断面を横から見た時を意味する。
【0016】
図１は、一実施例に係るイメージセンサーの例示ブロック図である。
【0017】
図１を参照すれば、一実施例に係るイメージセンサー１００は、コントローラー１１０、タイミング生成器１２０、ロードライバー１３０、画素アレイ１４０、リードアウト回路１５０、ランプ信号生成器１６０、データバッファ１７０およびイメージ信号処理器１８０を含むことができる。一実施例において、イメージ信号処理器１８０は、イメージセンサー１００の外部に位置することができる。
【0018】
イメージセンサー１００は、外部から受信した光を電気信号に変換してイメージ信号を生成することができる。イメージ信号（ＩＭＳ）は、イメージ信号処理器１８０に提供することができる。
【0019】
イメージセンサー１００は、イメージまたは光センシング機能を有する電子装置に搭載される。例えば、イメージセンサー１００は、カメラ、スマートホン、ウェアラブル機器、モノのインターネット（Ｉｎｔｅｒｎｅｔ ｏｆ Ｔｈｉｎｇｓ（ＩｏＴ））機器、家電機器、タブレットＰＣ（Ｐｅｒｓｏｎａｌ Ｃｏｍｐｕｔｅｒ）、ＰＤＡ（Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔ）、ＰＭＰ（ｐｏｒｔａｂｌｅ ｍｕｌｔｉｍｅｄｉａ ｐｌａｙｅｒ）、ナビゲーション（ｎａｖｉｇａｔｉｏｎ）、ドローン（ｄｒｏｎｅ）、先端ドライバー補助システム（ａｄｖａｎｃｅｄ ｄｒｉｖｅｒｓ ａｓｓｉｓｔａｎｃｅ ｓｙｓｔｅｍ、ＡＤＡＳ）などのような電子装置に搭載される。または、イメージセンサー１００は、車両、家具、製造設備、ドア、各種計測機器などに部品として備えられる電子装置に搭載される。
【0020】
コントローラー１１０は、イメージセンサー１００に含まれる各構成要素１２０、１３０、１５０、１６０、１７０を全般的に制御することができる。コントローラー１１０は、制御信号を利用して各構成要素１２０、１３０、１５０、１６０、１７０の動作タイミングを制御することもできる。一実施例において、コントローラー１１０は、アプリケーションプロセッサーから撮像モードを指示するモード信号を受信し、受信したモード信号に基づいてイメージセンサー１００を全般的に制御することができる。例えば、アプリケーションプロセッサーは、撮像環境の照度、使用者の解像度設定、センシングされたり学習された状態など様々なシナリオによりイメージセンサー１００の撮像モードを決め、決定した結果をモード信号としてコントローラー１１０に提供することができる。コントローラー１１０は、画素アレイ１４０の複数の画素が撮像モードに応じて画素信号を出力するように制御することができ、画素アレイ１４０は、複数の画素それぞれに対する画素信号または複数の画素のうち一部に対する画素信号を出力することができ、リードアウト回路１５０は、画素アレイ１４０から伝達された画素信号をサンプリングして処理することができる。タイミング生成器１２０は、イメージセンサー１００の構成の動作タイミングの基準となる信号を生成することができる。タイミング生成器１２０は、ロードライバー１３０、リードアウト回路１５０、およびランプ信号生成器１６０のタイミングを制御することができる。タイミング生成器１２０は、ロードライバー１３０、リードアウト回路１５０およびランプ信号生成器１６０のタイミングを制御する制御信号を提供することができる。
【0021】
画素アレイ１４０は、複数の画素（ＰＸ）、そして複数の画素（ＰＸ）にそれぞれ連結する複数のローライン（ＲＬ）および複数のカラムライン（ＬＬ）を含むことができる。一実施例において、各画素（ＰＸ）は、少なくとも一つ以上の光電変換素子を含むことができる。光電変換素子は、入射される光を感知し、入射光を光量に応じた電気信号、つまり、複数のアナログ画素信号に変換することができる。光電変換素子は、フォトダイオード、ピンダイオードなどであってもよい。また、光電変換素子は、３Ｄセンサー画素に適用されるＳＰＡＤ（Ｓｉｎｇｌｅ－Ｐｈｏｔｏｎ Ａｖａｌａｎｃｈｅ Ｄｉｏｄｅ）であってもよい。光電変換素子から出力されるアナログ画素信号のレベルは、光電変換素子から出力される電荷の量に比例することができる。つまり、光電変換素子から出力されるアナログ画素信号のレベルは、画素アレイ１４０内に受信される光の量に応じて決定される。
【0022】
複数のローライン（ＲＬ）は、第１方向に延びており、第１方向に沿って配置された画素（ＰＸ）に連結される。例えば、ロードライバー１３０からローライン（ＲＬ）に出力される制御信号が当該ローライン（ＲＬ）に連結された複数の画素（ＰＸ）のトランジスタのゲートに伝達することができる。カラムライン（ＬＬ）は、第１方向と交差する第２方向に延びており、第２方向に沿って配置された画素（ＰＸ）に連結される。複数の画素（ＰＸ）から出力される複数の画素信号は、複数のカラムライン（ＬＬ）を介してリードアウト回路１５０に伝達することができる。
【0023】
画素アレイ１４０の上には、カラーフィルター層およびマイクロレンズ層が位置することができる。マイクロレンズ層は、複数のマイクロレンズを含み、複数のマイクロレンズそれぞれは、対応する少なくとも一つの画素（ＰＸ）の上部に位置することができる。カラーフィルター層は、赤色、緑色、青色などのカラーフィルターを含み、追加的に白色フィルターを含むことができる。一つの画素（ＰＸ）に対して、画素（ＰＸ）と対応するマイクロレンズとの間に一色のカラーフィルターが位置することができる。カラーフィルター層およびマイクロレンズ層の具体的な構造については図４で後述する。
【0024】
ロードライバー１３０は、タイミング生成器１２０の制御信号に応答して画素アレイ１４０を駆動するための制御信号を生成し、複数のローライン（ＲＬ）を介して画素アレイ１４０の複数の画素（ＰＸ）に制御信号を提供することができる。一実施例において、ロードライバー１３０は、ローライン単位で画素（ＰＸ）が入射される光を感知するように制御することができる。ローライン単位は、少なくとも一つのローライン（ＲＬ）を含むことができる。例えば、ロードライバー１３０は、後述するように画素アレイ１４０に伝送信号（ＴＳ）、リセット信号（ＲＳ）、選択信号（ＳＥＬ）などを画素アレイ１４０に提供することができる。
【0025】
リードアウト回路１５０は、タイミング生成器１２０からの制御信号に応答して複数の画素（ＰＸ）の中から選択されたローライン（ＲＬ）に連結された画素（ＰＸ）からの画素信号（または電気信号）を光量を示す画素値に変換することができる。リードアウト回路１５０は、対応するカラムライン（ＬＬ）を介して出力される画素信号を画素値に変換することができる。例えば、リードアウト回路１５０は、ランプ信号と画素信号を比較することにより、画素信号を画素値に変換することができる。画素値は、複数のビットを有するイメージデータであってもよい。具体的に、リードアウト回路１５０は、選択器、複数の比較器、および複数のカウンター回路などを含むことができる。
【0026】
ランプ信号生成器１６０は、基準信号を生成してリードアウト回路１５０に伝送することができる。
【0027】
ランプ信号生成器１６０は、電流源、抵抗、およびキャパシタを含むことができる。ランプ信号生成器１６０は、可変電流源の電流の大きさや可変抵抗の抵抗値を調節してランプ抵抗にかかる電圧であるランプ電圧を調節することにより、可変電流源の電流の大きさまたは可変抵抗の抵抗値により決定される傾きで下降または上昇する複数のランプ信号を生成することができる。
【0028】
データバッファ１７０は、リードアウト回路１５０から伝達される、選択されたカラムライン（ＬＬ）に連結された複数の画素（ＰＸ）の画素値を格納し、コントローラー１１０からのイネ－ブル信号に応答して格納した画素値を出力することができる。
【0029】
イメージ信号処理器１８０は、データバッファ１７０から受信したイメージ信号に対してイメージ信号処理を行うことできる。例えば、イメージ信号処理器１８０は、データバッファ１７０から複数のイメージ信号を受信し、受信したイメージ信号を合成して一つのイメージを生成することができる。
【0030】
一実施例において、複数の画素がＭ*Ｎ（Ｍ、Ｎは２以上の整数）形態にまとめられて一つの単位画素グループを構成することができる。Ｍ*Ｎ形態はカラムライン（ＬＬ）の配列方向にＭ個、ローライン（ＲＬ）の配列方向にＮ個が並べられた形態であってもよい。例えば、一つの単位画素グループは、２*２形態に並べられた複数の画素を含み、一つの単位画素グループは、一つのアナログ画素信号を出力することができる。以下の一実施例は、一つの画素に制限されず、単位画素グループに対しても適用され得る。
【0031】
図２は、本発明の実施例に係るイメージセンサーに含まれる一つの画素の回路図である。
【0032】
図２を参考すると、一つの画素は、複数の光電変換素子（ＰＤ１、ＰＤ２、ＰＤ３、ＰＤ４、ＰＤ５、ＰＤ６、ＰＤ７、ＰＤ８）を含むことができる。それぞれの光電変換素子（ＰＤ１、ＰＤ２、ＰＤ３、ＰＤ４、ＰＤ５、ＰＤ６、ＰＤ７、ＰＤ８）は、光電変換を行うことができる。図２に図示されているように、複数の光電変換素子（ＰＤ１、ＰＤ２、ＰＤ３、ＰＤ４、ＰＤ５、ＰＤ６、ＰＤ７、ＰＤ８）が、一つのフローティングディフュージョン領域（ＦＤ）に連結されてもよい。図２には、８個の光電変換素子が一つのフローティングディフュージョン領域（ＦＤ）に連結された構成を説明したが、これは一例であり、一つのフローティングディフュージョン領域（ＦＤ）に連結された光電変換素子の数は実施例により変わり得る。
【0033】
以下、第１光電変換素子（ＰＤ１）を中心に説明するが、以下の説明内容は、他の光電変換素子（ＰＤ２、ＰＤ３、ＰＤ４、ＰＤ５、ＰＤ６、ＰＤ７、ＰＤ８）にも同様に適用される。
【0034】
第１光電変換素子（ＰＤ１）は、受光した光量に応じて電荷を生成し、蓄積することができる。第１光電変換素子（ＰＤ１）は、接地に連結されているアノードおよび第１伝送トランジスタ（ＴＸ１）の一端に連結されているカソードを含むことができる。第１伝送トランジスタ（ＴＸ１）のゲート（ＴＧ１）には、第１伝送信号（ＴＳ１）が供給され、第１伝送トランジスタ（ＴＸ１）の一端は、フローティングディフュージョン領域（ＦＤ）に連結されている。第１伝送トランジスタ（ＴＸ１）が、第１伝送信号（ＴＳ１）によってオンされる時、第１光電変換素子（ＰＤ１）に充電された電荷が、フローティングディフュージョン領域（ＦＤ）に伝達される。フローティングディフュージョン領域（ＦＤ）は、光電変換素子（ＰＤ）から伝達される電荷を維持することができる。
【0035】
複数の伝送トランジスタ（ＴＸ１、ＴＸ２、ＴＸ３、ＴＸ４、ＴＸ５、ＴＸ６、ＴＸ７、ＴＸ８）のそれぞれは、複数の光電変換素子（ＰＤ１、ＰＤ２、ＰＤ３、ＰＤ４、ＰＤ５、ＰＤ６、ＰＤ７、ＰＤ８）のうち一つとフローティングディフュージョン領域（ＦＤ）との間に連結し、複数の伝送信号（ＴＳ１、ＴＳ２、ＴＳ３、ＴＳ４、ＴＳ５、ＴＳ６、ＴＳ７、ＴＳ８）を受信するゲート電極（ＴＧ１、ＴＧ２、ＴＧ３、ＴＧ４、ＴＧ５、ＴＧ６、ＴＧ７、ＴＧ８）を含むことができる。例えば、第１伝送トランジスタ（ＴＸ１）は、第１光電変換素子（ＰＤ１）とフローティングディフュージョン領域（ＦＤ）との間に連結され、第１伝送信号（ＴＳ１）を受信するゲート電極（ＴＧ１）を含むことができる。複数の伝送トランジスタ（ＴＸ１、ＴＸ２、ＴＸ３、ＴＸ４、ＴＸ５、ＴＸ６、ＴＸ７、ＴＸ８）の個数は、複数の光電変換素子（ＰＤ１、ＰＤ２、ＰＤ３、ＰＤ４、ＰＤ５、ＰＤ６、ＰＤ７、ＰＤ８）の個数と同じであってもよい。
【0036】
リセットトランジスタ（ＲＸ）は、電源電圧（ＶＤＤ）とフローティングディフュージョン領域（ＦＤ）との間に連結され、リセット信号（ＲＳ）を受信するゲート電極（ＲＧ）を含むことができる。
【0037】
リセットトランジスタ（ＲＸ）は、フローティングディフュージョン領域（ＦＤ）に蓄積された電荷を周期的にリセットさせることができる。リセットトランジスタ（ＲＸ）のドレイン電極は、デュアルコンバージョントランジスタ（ＤＣＸ）のソース電極と連結され、ソース電極は、電源電圧（ＶＤＤ）に連結される。リセットトランジスタ（ＲＸ）がターンオン（ｔｕｒｎ－ｏｎ）されると、リセットトランジスタ（ＲＸ）のソース電極と連結された電源電圧（ＶＤＤ）が、フローティングディフュージョン領域（ＦＤ）に印加することができる。したがって、リセットトランジスタ（ＲＸ）がターンオンされると、フローティングディフュージョン領域（ＦＤ）に蓄積された電荷が排出されてフローティングディフュージョン領域（ＦＤ）がリセットされる。
【0038】
デュアルコンバージョントランジスタ（ＤＣＸ）は、リセットトランジスタ（ＲＸ）とフローティングディフュージョン領域（ＦＤ）との間に位置し、デュアルコンバージョン信号（ＤＣＳ）を受信するゲート電極（ＤＣＧ）を含むことができる。デュアルコンバージョントランジスタ（ＤＣＸ）は、リセットトランジスタ（ＲＸ）と共にフローティングディフュージョン領域（ＦＤ）をリセットすることができる。
【0039】
デュアルコンバージョントランジスタ（ＤＣＸ）のドレイン電極は、フローティングディフュージョン領域（ＦＤ）と連結され、デュアルコンバージョントランジスタ（ＤＣＸ）のソース電極は、リセットトランジスタ（ＲＸ）のドレイン電極に連結される。リセットトランジスタ（ＲＸ）およびデュアルコンバージョントランジスタ（ＤＣＸ）がターンオン（ｔｕｒｎ－ｏｎ）されると、リセットトランジスタ（ＲＸ）のソース電極と連結された電源電圧（ＶＤＤ）が、デュアルコンバージョントランジスタ（ＤＣＸ）を通りフローティングディフュージョン領域（ＦＤ）に印加される。したがって、フローティングディフュージョン領域（ＦＤ）に蓄積された電荷が排出されてフローティングディフュージョン領域（ＦＤ）がリセットされる。
【0040】
増幅トランジスタ（ＳＸ）は、フローティングディフュージョン領域（ＦＤ）の電圧に応じた画素信号を出力することができる。増幅トランジスタ（ＳＸ）のゲート（ＳＦ）は、フローティングディフュージョン領域（ＦＤ）に連結されており、増幅トランジスタ（ＳＸ）のソース電極に電源電圧（ＶＤＤ）が供給され、増幅トランジスタ（ＳＸ）のドレイン電極は、選択トランジスタ（ＡＸ）の一端に連結されている。増幅トランジスタ（ＳＸ）は、ソースフォロワ回路を構成し、フローティングディフュージョン領域（ＦＤ）に蓄積されている電荷に対応するレベルの電圧を画素信号に出力することができる。
【0041】
選択トランジスタ（ＡＸ）がｍ選択信号（ＳＥＬ）によってターンオンされる時、増幅トランジスタ（ＳＸ）からの画素信号がリードアウト回路に伝達される。選択トランジスタ（ＡＸ）のゲート電極（ＡＧ）には選択信号（ＳＥＬ）が印加され、選択トランジスタ（ＡＸ）のドレイン電極は、複数のピクセル信号を出力する出力配線（Ｖｏｕｔ）と連結されている。
【0042】
イメージセンサーの動作を図２を参照して説明する。まず、光が遮断された状態でリセットトランジスタ（ＲＸ）のドレイン電極と増幅トランジスタ（ＳＸ）のドレイン電極に電源電圧（ＶＤＤ）を印加し、リセットトランジスタ（ＲＸ）およびデュアルコンバージョントランジスタ（ＤＣＸ）をターンオン（ｔｕｒｎ－ｏｎ）させてフローティングディフュージョン領域（ＦＤ）に残留する電荷を放出させる。その後、リセットトランジスタ（ＲＸ）をオフ（ＯＦＦ）させ、外部からの光を光電変換素子（ＰＤ１、ＰＤ２、ＰＤ３、ＰＤ４、ＰＤ５、ＰＤ６、ＰＤ７、ＰＤ８）に入射させると、光電変換素子（ＰＤ１、ＰＤ２、ＰＤ３、ＰＤ４、ＰＤ５、ＰＤ６、ＰＤ７、ＰＤ８）のそれぞれで電子－正孔対が生成される。正孔は、光電変換素子（ＰＤ１、ＰＤ２、ＰＤ３、ＰＤ４、ＰＤ５、ＰＤ６、ＰＤ７、ＰＤ８）のｐ型不純物領域に、電子は、ｎ型不純物領域に移動して蓄積される。伝送トランジスタ（ＴＸ１、ＴＸ２、ＴＸ３、ＴＸ４、ＴＸ５、ＴＸ６、ＴＸ７、ＴＸ８）をオン（ＯＮ）させると、このような電子および正孔のような電荷はフローティングディフュージョン領域（ＦＤ）に伝達されて蓄積される。蓄積された電荷量に比例して増幅トランジスタ（ＳＸ）のゲートバイアスが変わり、増幅トランジスタ（ＳＸ）のソース電位の変化を招くようになる。この時、選択トランジスタ（ＡＸ）をオン（ＯＮ）させると、出力配線（Ｖｏｕｔ）で電荷による信号が読み取られるようになる。
【0043】
配線が伝送トランジスタ（ＴＸ１、ＴＸ２、ＴＸ３、ＴＸ５、ＴＸ６、ＴＸ７、ＴＸ８）のゲート電極（ＴＧ１、ＴＧ２、ＴＧ３、ＴＧ４、ＴＧ５、ＴＧ６、ＴＧ７、ＴＧ８）、増幅トランジスタ（ＳＸ）のゲート電極（ＳＦ）、デュアルコンバージョントランジスタ（ＤＣＸ）のゲート電極（ＤＣＧ）、リセットトランジスタ（ＲＸ）のゲート電極（ＲＧ）、および選択トランジスタ（ＡＸ）のゲート電極（ＡＧ）のうち少なくとも一つと電気的に連結することができる。配線は、リセットトランジスタ（ＲＸ）のソース電極または増幅トランジスタ（ＳＸ）のソース電極に電源電圧（ＶＤＤ）を印加する電源電圧伝達配線を含むことができる。配線は、選択トランジスタ（ＡＸ）と連結された出力配線（Ｖｏｕｔ）を含むことができる。
【0044】
以降図４で詳細に別途に詳細に説明するが、本実施例に係るイメージセンサーは、第１チップ１０００、第２チップ２０００および第３チップ３０００を含むことができる。この時、図２の回路図においてＡで表示した部分は、第１チップ１０００に位置し、Ｂで表示された領域は、第２チップ２０００に位置することができる。第１チップ１０００のフローティングディフュージョン領域（ＦＤ）は、フローティングディフュージョン領域連結ノード（ＦＤＣＮ_１、ＦＤＣＮ_２）を介して、第２チップ２０００と連結されるが、具体的な連結構造は後述する。
【0045】
図２のＢで表示された領域において、トランジスタと連結された一部配線が太く表示されている。具体的に、リセットトランジスタ（ＲＸ）および増幅トランジスタ（ＳＸ）に電源電圧（ＶＤＤ）を伝達する電源電圧伝達配線、リセットトランジスタ（ＲＸ）のゲート電極（ＲＧ）と連結されてリセット信号（ＲＳ）を伝達する配線、デュアルコンバージョントランジスタ（ＤＣＸ）のゲート電極（ＤＣＧ）と連結されてデュアルコンバージョン信号（ＤＣＳ）を伝達する配線、選択トランジスタ（ＡＸ）のゲート電極（ＡＧ）と連結されて選択信号（ＳＥＬ）を伝達する配線、選択トランジスタ（ＡＸ）のドレイン電極と連結された出力配線（Ｖｏｕｔ）などが太く表示されている。このように太く表示された配線のうち一つ以上は、それぞれのトランジスタ（ＲＸ、ＤＣＸ、ＳＸ、ＡＸ）のゲート電極（ＲＧ、ＤＣＧ、ＳＦ、ＳＥＬＧ）と異なる面に位置することができる。以降図４で詳細に説明するが、第２チップ２０００に含まれている第２基板５００の第１面５００ａにそれぞれのトランジスタ（ＲＸ、ＤＣＸ、ＳＸ、ＡＸ）が位置し、第２基板５００の第２面５００ｂにそれぞれのトランジスタ（ＲＸ、ＤＣＸ、ＳＸ、ＡＸ）と連結された配線のうち一つ以上が位置することができる。それぞれのトランジスタ（ＲＸ、ＤＣＸ、ＳＸ、ＡＸ）と配線は、第２基板５００を貫くディップノード（ＤＮ）を介して連結される。このような構造のイメージセンサーは、第１チップ１０００と第２チップ２０００との間でフローティングディフュージョン領域（ＦＤ）が連結される長さを短縮してコンバージョンゲイン（ＣＧ）を増加させることができ、フローティングディフュージョン領域（ＦＤ）と配線との間のカップリングを低減することができる。具体的な効果については以降別途に後述する。
【0046】
図３は、本発明の実施例係るイメージセンサーを示す平面度である。図４は、本実施例に係るイメージセンサーの一つの画素（ＰＸ）の断面一部を図示したものである。ただし、図３および図４の記載内容は、一例示であり本発明がこれに制限されるものではない。
【0047】
図３および図４を同時に参考すると、本実施例に係るイメージセンサーは、第１チップ１０００、第２チップ２０００および第３チップ３０００を含むことができる。第１チップ１０００は、光電変換層１０、第１配線領域２０および光透過層３０を含むことができる。光電変換層１０は、第１基板４００、画素分離パターン４５０、素子分離パターン４０３、および第１基板４００内に位置する光電変換領域４１０を含むことができる。外部から入射された光は、光電変換領域４１０で電気的信号に変換される。
【0048】
図３を参考すると、第１基板４００は、平面上画素アレイ領域（ＡＲ）、光学ブラック領域（ＯＢ）およびパッド領域（ＰＡＤ）を含むことができる。画素アレイ領域（ＡＲ）は、平面上第１基板４００の中央領域に位置することができる。画素アレイ領域（ＡＲ）は、複数の画素（ＰＸ）を含むことができる。画素（ＰＸ）は、入射光（ｉｎｃｉｄｅｎｔ ｌｉｇｈｔ）から光電信号を出力することができる。画素（ＰＸ）は、第１方向（Ｄ１）と並んだ行および第２方向（Ｄ２）と並んだ列に沿って配置される。
【0049】
パッド領域（ＰＡＤ）は、第１基板４００のエッジ部分に位置し、画素アレイ領域（ＡＲ）を囲むことができる。複数のパッド端子９０がパッド領域（ＰＡＤ）に位置することができる。パッド端子９０は、画素（ＰＸ）で発生した電気的信号を外部に出力することができる。または、外部の電気的信号または電圧は、パッド端子９０を介して画素（ＰＸ）に伝達される。パッド領域（ＰＡＤ）が第１基板４００のエッジ部分に位置するため、パッド端子９０が外部と容易に接続することができる。
【0050】
光学ブラック領域（ＯＢ）は、第１基板４００の画素アレイ領域（ＡＲ）およびパッド領域（ＰＡＤ）の間に配置される。光学ブラック領域（ＯＢ）は、画素アレイ領域（ＡＲ）を囲むことができる。光学ブラック領域（ＯＢ）に位置する画素は、光電変換領域４１０の代わりにダミー領域を含むことができる。ダミー領域で発生した信号は、工程ノイズを除去する情報として使用することができる。
【0051】
以下、図４を参照して、イメージセンサーの積層構造について詳細に説明する。本実施例に係るイメージセンサーは、第１チップ１０００、第２チップ２０００および第３チップ３０００を含むことができる。
【0052】
第１チップ１０００は、光電変換層１０を含み、光電信号を発生させる層であり、第２チップ２０００は、リセットトランジスタ（ＲＸ）、デュアルコンバージョントランジスタ（ＤＣＸ）、増幅トランジスタ（ＳＸ）および選択トランジスタ（ＡＸ）のようなトランジスタ、およびそれぞれのトランジスタと連結された配線が位置する層であってもよい。第３チップ３０００には、論理回路が位置することができる。
【0053】
本実施例は、第２チップ２０００のリセットトランジスタ（ＲＸ）、デュアルコンバージョントランジスタ（ＤＣＸ）、増幅トランジスタ（ＳＸ）および選択トランジスタ（ＡＸ）と連結された配線のうち一つ以上が、リセットトランジスタ（ＲＸ）、デュアルコンバージョントランジスタ（ＤＣＸ）、増幅トランジスタ（ＳＸ）および選択トランジスタ（ＡＸ）と反対面に位置することを特徴とする。つまり、第２チップ２０００の第２基板５００を貫くディップノード（ＤＮ）を介して、リセットトランジスタ（ＲＸ）、デュアルコンバージョントランジスタ（ＤＣＸ）、増幅トランジスタ（ＳＸ）および選択トランジスタ（ＡＸ）と配線を連結する。したがって、以降別途に説明するが、第１チップ１０００と第２チップ２０００でフローティングディフュージョン領域（ＦＤ）が連結する長さを短くするため、コンバージョンゲイン（ＣＧ）を増加させることができ、フローティングディフュージョン領域（ＦＤ）と配線との間のカップリングを低減することができる。
【0054】
以下、図４を参考して詳細に説明する。
【0055】
第１チップ１０００は、第１基板４００を含む。第１基板４００は、互いに対向する第１面４００ａおよび第２面４００ｂを含むことができる。光は、第１基板４００の第２面４００ｂに入射することができる。第１配線領域２０は、第１基板４００の第１面４００ａに位置することができ、光透過層３０は、第１基板４００の第２面４００ｂに位置することができる。第１基板４００は、半導体基板またはＳＯＩ（ｓｉｌｉｃｏｎｏｎ ｉｎｓｕｌａｔｏｒ）基板であってもよい。例えば、半導体基板は、シリコン基板、ゲルマニウム基板、またはシリコン－ゲルマニウム基板を含むことができる。第１基板４００は、第１導電型の不純物を含むことができる。例えば、第１導電型の不純物は、アルミニウム（Ａｌ）、ホウ素（Ｂ）、インジウム（Ｉｎ）およびガリウム（Ｇａ）のようなｐ型不純物であってもよい。
【0056】
第１基板４００は、画素分離パターン４５０を含むことができる。画素分離パターン４５０は、複数の単位画素を画することができる。また、一つの画素に複数の光電変換領域が含まる場合、このような光電変換領域の間に画素分離パターン４５０が位置することができる。図４は、一つの画素の断面の一部を図示したものであり、断面上２個の光電変換領域が図示されている。しかし、これは説明の便宜のための仮想の断面であり、本発明がこれに制限されるものではない。つまり、図２に図示されているように、一つの画素は８個の光電変換領域を含むことができ、一つの画素に含まれている光電変換領域の数は変わり得る。
【0057】
第１基板４００は、光電変換領域４１０を含むことができる。光電変換領域４１０は、図２に図示された光電変換素子（ＰＤ１、ＰＤ２、ＰＤ３、ＰＤ４、ＰＤ５、ＰＤ６、ＰＤ７、ＰＤ８）と同じ機能および役割を果たすことができる。図４には、第１光電変換素子ＰＤ１および第２光電変換素子ＰＤ２が図示されている。
【0058】
光電変換領域４１０は、第１基板４００内に第２導電型の不純物としてドープされた領域であってもよい。第２導電型の不純物は、第１導電型の不純物と反対となる導電型を有することができる。第２導電型の不純物は、リン、ヒ素、ビスマスおよびアンチモンのようなｎ型不純物であってもよい。例えば、それぞれの光電変換領域４１０は、第１面４００ａに隣接した第１領域と、第２面４００ｂに隣接した第２領域を含むことができる。光電変換領域４１０の第１領域と第２領域との間に不純物濃度差を有することができる。したがって、光電変換領域４１０は、第１基板４００の第１面４００ａと第２面４００ｂとの間でポテンシャル傾きを有することができる。しかし他の例として、光電変換領域４１０は、第１基板４００の第１面４００ａと第２面４００ｂとの間でポテンシャル傾きを有しなくてもよい。
【0059】
第１基板４００と光電変換領域４１０は、フォトダイオードを構成することができる。つまり、第１導電型の第１基板４００と第２導電型の光電変換領域４１０との間のｐ－ｎ接合（ｐ－ｎ ｊｕｎｃｔｉｏｎ）によってフォトダイオードが構成される。フォトダイオードを構成する光電変換領域４１０は、入射光の強さに比例して光電荷を生成および蓄積することができる。
【0060】
図４を参照すれば、画素分離パターン４５０が第１基板４００に位置することができる。平面上画素分離パターン４５０は格子構造を有することができる。以降図５で説明するが、画素分離パターン４５０は、平面上それぞれの画素を画しながら、一つの画素に含まれている複数の光電変換素子（ＰＤ１、ＰＤ２、ＰＤ３、ＰＤ４、ＰＤ５、ＰＤ６、ＰＤ７、ＰＤ８）の間にも位置することができる。
【0061】
図４を参考すると、画素分離パターン４５０は、第１トレンチＴＲ１内に位置することができる。第１トレンチＴＲ１は、第１基板４００の第１面４００ａからリセスすることができる。画素分離パターン４５０は、第１基板４００の第１面４００ａから第２面４００ｂに向かって伸びることができる。画素分離パターン４５０は、深い素子分離（ｄｅｅｐ ｔｒｅｎｃｈ－ｉｓｏｌａｔｉｏｎ；ＤＴＩ）膜であってもよい。画素分離パターン４５０は、第１基板４００を貫くことができる。画素分離パターン４５０の垂直の高さは、第１基板４００の垂直の厚さと実質的に同じであってもよい。例えば、画素分離パターン４５０の幅は、第１基板４００の第１面４００ａから第２面４００ｂに向かうほど段々減少する。画素分離パターン４５０の第１面４００ａでの幅は、第１幅（Ｗ１）であり、画素分離パターン４５０の第２面４００ｂでの幅は、第２幅（Ｗ２）であってもよい。つまり、第１幅（Ｗ１）は、第２幅（Ｗ２）より大きくてもよい。
【0062】
画素分離パターン４５０は、第１分離パターン４５１、第２分離パターン４５３およびキャッピングパターン４５５を含むことができる。第１分離パターン４５１は、第１トレンチ（ＴＲ１）の側壁に沿って位置することができる。第１分離パターン４５１は、例えば、シリコン系絶縁物質（例えば、シリコン窒化物、シリコン酸化物またはシリコン酸化窒化物）または高誘電物質（例えば、ハフニウム酸化物またはアルミニウム酸化物）を含むことができる。他の例として、第１分離パターン４５１は、複数の層を含み、それぞれの層は互いに異なる物質を含むことができる。第１分離パターン４５１は、第１基板４００より低い屈折率を有することができる。これにより、第１基板４００に位置する画素（ＰＸ）の間のクロストーク現像が防止または減少することができる。
【0063】
第２分離パターン４５３は、第１分離パターン４５１内に位置することができる。例えば、第２分離パターン４５３の側壁は、第１分離パターン４５１によって囲まれる。第１分離パターン４５１は、第２分離パターン４５３および第１基板４００の間に位置することができる。第２分離パターン４５３は、第１分離パターン４５１によって第１基板４００と離隔される。これにより、イメージセンサー動作時、第２分離パターン４５３が第１基板４００と電気的に分離できる。第２分離パターン４５３は、結晶質半導体物質、例えば、多結晶シリコンを含むことができる。例えば、第２分離パターン４５３は、ドーパントをさらに含むことができ、ドーパントは、第１導電型の不純物または第２導電型の不純物を含むことができる。
【0064】
例えば、第２分離パターン４５３は、ドープされた多結晶シリコンを含むことができる。または、第２分離パターン４５３は、ドープされない（ｕｎｄｏｐｅｄ）結晶質半導体物質を含むことができる。例えば、第２分離パターン４５３は、ドープされない多結晶シリコンを含むことができる。「ドープされない」という用語は、意図的なドープ工程を行わないことを意味する。ドーパントは、ｎ型ドーパントおよびｐ型ドーパントを含むことができる。
【0065】
キャッピングパターン４５５が、第２分離パターン４５３の下面上に位置することができる。キャッピングパターン４５５は、第１基板４００の第１面４００ａに隣接するように配置される。キャッピングパターン４５５の下面は、第１基板４００の第１面４００ａと共面（ｃｏｐｌａｎａｒ）をなすことができる。キャッピングパターン４５５の上面は、第２分離パターン４５３の下面と実質的に同じであってもよい。キャッピングパターン４５５は、非伝導性物質を含むことができる。例えば、キャッピングパターン４５５は、シリコン系絶縁物質（例えば、シリコン窒化物、シリコン酸化物またはシリコン酸化窒化物）または高誘電物質（例えば、ハフニウム酸化物またはアルミニウム酸化物）を含むことができる。これにより、画素分離パターン４５０は、画素（ＰＸ）に入射される入射光によって生成された光電荷がランダムドリフト（ｒａｎｄｏｍ ｄｒｉｆｔ）によって隣接する他の画素（ＰＸ）に入射されることを防止することができる。つまり、画素分離パターン４５０は、画素（ＰＸ）の間のクロストーク現像を防止することができる。
【0066】
素子分離パターン４０３が、第１基板４００内に位置することができる。例えば、素子分離パターン４０３は、第２トレンチ（ＴＲ２）内に位置することができる。第２トレンチ（ＴＲ２）は、第１基板４００の第１面４００ａからリセスすることができる。素子分離パターン４０３は、浅い素子分離（ｓｈａｌｌｏｗ ｔｒｅｎｃｈ－ｉｓｏｌａｔｉｏｎ；ＳＴＩ）膜であってもよい。素子分離パターン４０３は、活性パターン（ＡＣＴ）を定義することができる（図５参照）。素子分離パターン４０３の上面は、第１基板４００内に位置することができる。素子分離パターン４０３の幅は、第１基板４００の第１面４００ａから第２面４００ｂに向かうほど段々減少する。素子分離パターン４０３の上面は、光電変換領域４１０と垂直的に離隔される。画素分離パターン４５０は、素子分離パターン４０３の一部と重なってもよい。
【0067】
イメージセンサーは、素子分離パターン４０３によって定義される活性パターン（ＡＣＴ）を含むことができる。図５を参考にすれば、素子分離パターン４０３によって定義される複数の活性パターン（ＡＣＴ１、ＡＣＴ２、ＡＣＴ３、ＡＣＴ４）が図示されている。図５は、一つの画素（ＰＸ）内に第１活性パターン（ＡＣＴ１）、第２活性パターン（ＡＣＴ２）、第３活性パターン（ＡＣＴ３）および第４活性パターン（ＡＣＴ４）が含まれる構成を図示したが、これは一例であり、本発明がこれに制限されるものではない。つまり、平面上配置される活性パターンの数および配置形態は変わり得る。
【0068】
再び図４を参考すると、図２で説明した伝送トランジスタ（ＴＸ）が第１基板４００の第１面４００ａ上に位置することができる。伝送トランジスタ（ＴＸ）は、光電変換領域４１０と電気的に連結される。伝送トランジスタ（ＴＸ）は、活性パターン（ＡＣＴ）上に位置する伝送ゲート（ＴＧ）およびフローティングディフュージョン領域（ＦＤ）を含むことができる。伝送ゲート（ＴＧ）は、第１基板４００の第１面４００ａ上に位置する第１部分（ＴＧａ）と第１部分（ＴＧａ）から第１基板４００内に延びる第２部分（ＴＧｂ）を含むことができる。第１部分（ＴＧａ）の第２方向（Ｄ２）への最大幅は、第２部分（ＴＧｂ）の第２方向（Ｄ２）への最大幅よりも大きくてもよい。フローティングディフュージョン領域（ＦＤ）は、伝送ゲート（ＴＧ）の一側に隣接することができる。フローティングディフュージョン領域（ＦＤ）は、活性パターン（ＡＣＴ）内に位置することができる。フローティングディフュージョン領域（ＦＤ）は、第１基板４００と反対の第２導電型（例えば、ｎ型）を有することができる。
【0069】
伝送ゲート（ＴＧ）と第１基板４００との間にゲート誘電膜（ＧＩ）が位置することができる。伝送ゲート（ＴＧ）の側壁上にゲートスペーサ（ＧＳ）が位置することができる。ゲートスペーサ（ＧＳ）は、シリコン窒化物、シリコン炭化窒化物またはシリコン酸化窒化物を含むことができる。
【0070】
第１配線領域２０は、第１基板４００の第１面４００ａ上に位置し、複数の絶縁層（ＩＬ１、ＩＬ２、ＩＬ３、ＩＬ４）、複数の配線層（ＣＬ１、ＣＬ２）、第１フローティングディフュージョン領域連結ノード（ＦＤＣＮ_１）および複数のビア（ＶＩＡ）を含むことができる。
【0071】
絶縁層は、第１絶縁層（ＩＬ１）、第２絶縁層（ＩＬ２）、第３絶縁層（ＩＬ３）および第４絶縁層（ＩＬ４）を含むことができる。
【0072】
第１絶縁層（ＩＬ１）は、第１基板４００の第１面４００ａを覆うことができる。第１絶縁層（ＩＬ１）は、ゲート電極（ＴＧ）を覆うことができる。第２絶縁層（ＩＬ２）は、第１絶縁層（ＩＬ１）上に位置することができる。第３絶縁層（ＩＬ３）は、第２絶縁層（ＩＬ２）上に位置することができる。第４絶縁層（ＩＬ４）は、第３絶縁層（ＩＬ３）上に位置することができる。
【0073】
第１～第４絶縁層（ＩＬ１、ＩＬ２、ＩＬ３、ＩＬ４）は非伝導性物質を含むことができる。例えば、第１～第４絶縁層（ＩＬ１、ＩＬ２、ＩＬ３、ＩＬ４）は、シリコン酸化物、シリコン窒化物またはシリコン酸化窒化物のようなシリコン系絶縁物質を含むことができる。
【0074】
配線層（ＣＬ１、ＣＬ２）は、第１配線層（ＣＬ１）および第２配線層（ＣＬ２）を含むことができる。第１配線層（ＣＬ１）は、第２絶縁層（ＩＬ２）内に位置することができる。第２配線層（ＣＬ２）は、第３絶縁層（ＩＬ３）内に位置することができる。
【0075】
それぞれの第１配線層（ＣＬ１）および第２配線層（ＣＬ２）に位置する配線は、ビア（ＶＩＡ）を通じてフローティングディフュージョン領域（ＦＤ）と連結される。ビア（ＶＩＡ）は、絶縁層（ＩＬ１、ＩＬ２、ＩＬ３、ＩＬ４）を貫くことができる。
【0076】
配線層（ＣＬ１、ＣＬ２）の配線配列は、光電変換領域４１０の配列と関係なく配置され、図示された配列に限定されず、多様に変更することができる。図６において、第１配線層（ＣＬ１）の平面上配列、図７で第２配線層（ＣＬ２）の平面上配列が図示されている。しかし、これは一例であり、それぞれの配線層（ＣＬ１、ＣＬ２）の配置がこれに制限されるものではない。
【0077】
第１フローティングディフュージョン領域連結ノード（ＦＤＣＮ_１）が、第４絶縁層（ＩＬ４）内に位置することができる。第１フローティングディフュージョン領域連結ノード（ＦＤＣＮ_１）は、メイン連結部（ＦＤＣＮ_１Ａ）および遮蔽部（ＦＤＣＮ_１Ｂ）を含むことができる。遮蔽部（ＦＤＣＮ_１Ｂ）は、メイン連結部（ＦＤＣＮ_１Ａ）のエッジに位置し、メイン連結部（ＦＤＣＮ_１Ａ）より狭い面積で位置することができる。遮蔽部（ＦＤＣＮ_１Ｂ）は、隣り合う画素（ＰＸ）のフローティングディフュージョン領域連結ノードの間の干渉を防止することができる。第１フローティングディフュージョン領域連結ノード（ＦＤＣＮ_１）のメイン連結部（ＦＤＣＮ_１Ａ）は、第１配線層（ＣＬ１）および第２配線層（ＣＬ２）の配線と連結されているが、第１フローティングディフュージョン領域連結ノード（ＦＤＣＮ_１）の遮蔽部（ＦＤＣＮ_１Ｂ）は、第１配線層（ＣＬ１）の配線および第２配線層（ＣＬ２）の配線と連結されていなくてもよい。また、第１フローティングディフュージョン領域連結ノード（ＦＤＣＮ_１）のメイン連結部（ＦＤＣＮ_１Ａ）は、それぞれの画素ごとに分離された島型で位置しているが、遮蔽部（ＦＤＣＮ_１Ｂ）は、隣り合う画素と連結して位置することができる。例えば、遮蔽部（ＦＤＣＮ_１Ｂ）は、平面上一方向に延びた線状で位置することができる。遮蔽部（ＦＤＣＮ_１Ｂ）には、別途の電圧が印加されてもよい。
【0078】
図４に図示されたように、第１フローティングディフュージョン領域連結ノード（ＦＤＣＮ_１）の一面は、第４絶縁層（ＩＬ４）でカバーされず露出されている。したがって、以降説明するが、第２チップ２０００に位置する第２フローティングディフュージョン領域連結ノード（ＦＤＣＮ_２）と接触することができる。
【0079】
第１絶縁層（ＩＬ１）、第２絶縁層（ＩＬ２）、第３絶縁層（ＩＬ３）内に複数のビア（ＶＩＡ）が位置することができる。ビア（ＶＩＡ）は、フローティングディフュージョン領域（ＦＤ）、第１配線層（ＣＬ１）、第２配線層（ＣＬ２）および第１フローティングディフュージョン領域連結ノード（ＦＤＣＮ_１）を連結することができる。
【0080】
第１配線層（ＣＬ１）、第２配線層（ＣＬ２）、第１フローティングディフュージョン領域連結ノード（ＦＤＣＮ_１）およびビア（ＶＩＡ）は、金属物質を含むことができる。例えば、第１配線層（ＣＬ１）、第２配線層（ＣＬ２）、第１フローティングディフュージョン領域連結ノード（ＦＤＣＮ_１）およびビア（ＶＩＡ）は、銅（Ｃｕ）を含むことができる。
【0081】
図５～図７は、第１基板４００で一つの画素（ＰＸ）の平面上配置を図示したものである。図５～図７では、説明の便宜のために第１基板４００上に位置する構成要素のうち一部を選択的に図示している。図５～図７の平面上形状は一例であり、本発明がこれに制限されるものではない。
【0082】
図５は、画素分離パターン４５０、素子分離パターン４０３、複数の活性パターン（ＡＣＴ１、ＡＣＴ２、ＡＣＴ３、ＡＣＴ４）および伝送ゲート（ＴＧ１、ＴＧ２、ＴＧ３、ＴＧ４、ＴＧ５、ＴＧ６、ＴＧ７、ＴＧ８）を図示している。それぞれの伝送ゲート（ＴＧ１、ＴＧ２、ＴＧ３、ＴＧ４、ＴＧ５、ＴＧ６、ＴＧ７、ＴＧ８）と隣接した活性パターン（ＡＣＴ１、ＡＣＴ２、ＡＣＴ３、ＡＣＴ４）は、フローティングディフュージョン領域を含むことができる。活性パターン（ＡＣＴ）は、第１活性パターン（ＡＣＴ１）、第２活性パターン（ＡＣＴ２）、第３活性パターン（ＡＣＴ３）、第４活性パターン（ＡＣＴ４）を含むことができる。
【0083】
図５には、第１配線層（ＣＬ１）との連結のためのコンタクト（ＣＴ）が共に図示されている。図２および図５を同時に参考すると、一つの画素（ＰＸ）は８個の伝送ゲート（ＴＧ１、ＴＧ２、ＴＧ３、ＴＧ４、ＴＧ５、ＴＧ６、ＴＧ７、ＴＧ８）およびそれぞれの伝送ゲートが構成する複数の伝送トランジスタ（ＴＸ１、ＴＸ２、ＴＸ３、ＴＸ４、ＴＸ５、ＴＸ６、ＴＸ７、ＴＸ８）を含むことができる。しかしこれは一例であり、本発明がこれに制限されるものではない。
【0084】
図６は、複数の活性パターン（ＡＣＴ１、ＡＣＴ２、ＡＣＴ３、ＡＣＴ４）、それぞれの伝送ゲート（ＴＧ１、ＴＧ２、ＴＧ３、ＴＧ４、ＴＧ５、ＴＧ６、ＴＧ７、ＴＧ８）および第１配線層（ＣＬ１）を図示している。第１配線層（ＣＬ１）は、コンタクト（ＣＴ）と連結された複数の連結パターン（ＣＰ）および第１フローティングディフュージョン領域連結パターン（ＦＤＣＰ_１Ｃ）を含むことができる。図６を参考すると、それぞれの伝送ゲート（ＴＧ１、ＴＧ２、ＴＧ３、ＴＧ４、ＴＧ５、ＴＧ６、ＴＧ７、ＴＧ８）と隣接したフローティングディフュージョン領域は、第１フローティングディフュージョン領域連結パターン（ＦＤＣＰ_１Ｃ）と連結される。つまり、それぞれの伝送ゲート（ＴＧ１、ＴＧ２、ＴＧ３、ＴＧ４、ＴＧ５、ＴＧ６、ＴＧ７、ＴＧ８）と隣接したフローティングディフュージョン領域（ＦＤ）が第１フローティングディフュージョン領域連結パターン（ＦＤＣＰ_１Ｃ）で一つで連結される。
【0085】
図７は、複数の活性パターン（ＡＣＴ１、ＡＣＴ２、ＡＣＴ３、ＡＣＴ４）、伝送ゲート（ＴＧ１、ＴＧ２、ＴＧ３、ＴＧ４、ＴＧ５、ＴＧ６、ＴＧ７、ＴＧ８）および第２配線層（ＣＬ２）を図示している。第２配線層（ＣＬ２）は、第２フローティングディフュージョン領域連結パターン（ＦＤＣＰ_２Ｃ）および複数の伝送信号配線（ＴＸＬ）、接地配線（ＶＳＳ）を含むことができる。それぞれの伝送信号配線（ＴＸＬ）は、伝送ゲート（ＴＧ１、ＴＧ２、ＴＧ３、ＴＧ４、ＴＧ５、ＴＧ６、ＴＧ７、ＴＧ８）と連結して伝送信号を伝達することができる。図２を同時に参考すると、接地配線（ＶＳＳ）は、光電変換素子（ＰＤ１、ＰＤ２、ＰＤ３、ＰＤ４、ＰＤ５、ＰＤ６、ＰＤ７、ＰＤ８）と連結して接地電圧を伝達することができる。
【0086】
図７の第２フローティングディフュージョン領域連結パターン（ＦＤＣＰ_２Ｃ）は、図６の第１フローティングディフュージョン領域連結パターン（ＦＤＣＰ_１Ｃ）と連結されてもよい。図４で説明した通り、第１配線層（ＣＬ１）に位置する第１フローティングディフュージョン領域連結パターン（ＦＤＣＰ_１Ｃ）と第２配線層（ＣＬ２）に位置する第２フローティングディフュージョン領域連結パターン（ＦＤＣＰ_２Ｃ）は、ビア（ＶＩＡ）を通じて連結することができる。
【0087】
したがって、それぞれの伝送ゲート（ＴＧ１、ＴＧ２、ＴＧ３、ＴＧ４、ＴＧ５、ＴＧ６、ＴＧ７、ＴＧ８）と隣接したフローティングディフュージョン領域が第１フローティングディフュージョン領域連結パターン（ＦＤＣＰ_１Ｃ）を介して第２フローティングディフュージョン領域連結パターン（ＦＤＣＰ_２Ｃ）と連結することができる。図７に図示されなかったが、図４を参考すると、第２配線層（ＣＬ２）である第２フローティングディフュージョン領域連結パターン（ＦＤＣＰ_２Ｃ）は、ビア（ＶＩＡ）を通じて第１フローティングディフュージョン領域連結ノード（ＦＤＣＮ_１）と連結することができる。
【0088】
再び図４を参考すると、第１チップ１０００は、光透過層３０を含むことができる。光透過層３０は、絶縁構造体３２９、カラーフィルター３０３およびマイクロレンズ部３０６を含むことができる。光透過層３０は、外部から入射される光を集光およびフィルタリングして、光を光電変換領域４１０に提供することができる。
【0089】
第１基板４００の第２面４００ｂ上にカラーフィルター３０３が位置することができる。カラーフィルター３０３は、一つの画素（ＰＸ）にそれぞれ配置することができる。それぞれの画素（ＰＸ）でカラーフィルター３０３は、原色カラーフィルター（ｐｒｉｍａｒｙ ｃｏｌｏｒ ｆｉｌｔｅｒ）を含むことができる。カラーフィルター３０３は互いに異なる色を有する第１カラーフィルター、第２カラーフィルターおよび第３カラーフィルターを含むことができる。例えば、第１カラーフィルター、第２カラーフィルターおよび第３カラーフィルターは、それぞれ緑色、赤色および青色のカラーフィルターを含むことができる。第１カラーフィルター、第２カラーフィルターおよび第３カラーフィルターは、ベイヤーパターン（ｂａｙｅｒ ｐａｔｔｅｒｎ）方式で配列することができる。他の例として、第１カラーフィルター、第２カラーフィルターおよび第３カラーフィルターは、シアン（ｃｙａｎ）、マゼンタ（ｍａｇｅｎｔａ）または黄色（ｙｅｌｌｏｗ）などのようなカラーを含むこともできる。
【0090】
第１基板４００の第２面４００ｂとカラーフィルター３０３との間に絶縁構造体３２９が位置することができる。絶縁構造体３２９は、第１基板４００の第２面４００ｂに入射される光が、光電変換領域４１０に円滑に到達できるように光の反射を防止することができる。絶縁構造体３２９は、反射防止構造体と命名することができる。
【0091】
絶縁構造体３２９は、第１基板４００の第２面４００ｂ上に順次積層された第１固定電荷膜３２１、第２固定電荷膜３２３および平坦化膜３２５を含むことができる。第１固定電荷膜３２１、第２固定電荷膜３２３および平坦化膜３２５それぞれは、互いに異なる物質を含むことができる。第１固定電荷膜３２１は、アルミニウム酸化物、タンタル酸化物、チタニウム酸化物およびハフニウム酸化物のいずれか一つを含むことができる。第２固定電荷膜３２３は、アルミニウム酸化物、タンタル酸化物、チタニウム酸化物およびハフニウム酸化物のいずれか他の一つを含むことができる。例えば、第１固定電荷膜３２１はアルミニウム酸化物、第２固定電荷膜３２３はハフニウム酸化物、そして平坦化膜３２５はシリコン酸化物を含むことができる。図示されなかったが、他の実施例において、第２固定電荷膜３２３と平坦化膜３２５との間にシリコン反射防止膜（図示せず）が介されてもよい。反射防止膜はシリコン窒化物を含むことができる。
【0092】
カラーフィルター３０３上にマイクロレンズ部３０６が位置することができる。マイクロレンズ部３０６は、カラーフィルター３０３と接触する平坦部３０５および平坦部３０５上に位置するマイクロレンズ３０７を含むことができる。平坦部３０５は一例として、有機物を含むことができる。他の例として、平坦部３０５は、シリコン酸化物またはシリコン酸化窒化物を含むことができる。マイクロレンズ３０７は、画素（ＰＸ）に入射される光を集光させることができるように凸の形態を有することができる。それぞれのマイクロレンズ３０７は、光電変換領域４１０と垂直に重なってもよい。レンズの形状は多様なものがある。図４には、説明の便宜のために一つのマイクロレンズ３０７が２個の光電変換領域４１０と重なる形状で図示したが、一つのマイクロレンズ３０７は８個の光電変換領域４１０と重なる形状で位置することができる。つまり、図５～図７に図示された一つの画素（ＰＸ）の平面上に一つのマイクロレンズ３０７が位置することができる。しかしこれは一例であり、一つの画素（ＰＸ）に位置するマイクロレンズ３０７の数は変わり得る。
【0093】
光透過層３０は、低屈折パターン３１１、保護膜３１６をさらに含むことができる。低屈折パターン３１１が、互いに隣接するカラーフィルター３０３の間に位置し、これらを互いに分離することができる。低屈折パターン３１１は、絶縁構造体３２９上に位置することができる。例えば、低屈折パターン３１１は格子構造を有することができる。低屈折パターン３１１は、カラーフィルター３０３よりも低い屈折率を有する物質を含むことができる。低屈折パターン３１１は、有機物質を含むことができる。例えば、低屈折パターン３１１は、シリカナノ粒子が含まれているポリマー層であってもよい。低屈折パターン３１１は、低い屈折率を有するため、光電変換領域４１０に入射される光の量を増大させることができ、画素（ＰＸ）間のクロストークを減らすことができる。つまり、各光電変換領域４１０で受光効率が増加し、ＳＮＲ（Ｓｉｇｎａｌ Ｎｏｉｓｅ Ｒａｔｉｏ）特性が改善する。
【0094】
保護膜３１６が、低屈折パターン３１１の表面を実質的に均一な厚さで覆うことができる。保護膜３１６は、例えば、アルミニウム酸化膜とシリコン炭化酸化膜のうち少なくとも一つの単一膜または多重膜を含むことができる。保護膜３１６は、カラーフィルター３０３を保護して吸湿機能をすることができる。
【0095】
以下、第２チップ２０００について説明する。第２チップ２０００は、第２基板５００、第２配線領域４０および第３配線領域５０を含むことができる。
【0096】
第２基板５００は、互いに対向する第１面５００ａおよび第２面５００ｂを含むことができる。第２配線領域４０は、第２基板５００の第１面５００ａに位置し、第３配線領域５０は、第２基板５００の第２面５００ｂに位置することができる。
【0097】
第２基板５００は、半導体基板またはＳＯＩ（ｓｉｌｉｃｏｎ ｏｎ ｉｎｓｕｌａｔｏｒ）基板であってもよい。半導体基板は例えば、シリコン基板、ゲルマニウム基板、またはシリコン－ゲルマニウム基板を含むことができる。第２基板５００は、第１導電型の不純物を含むことができる。例えば、第１導電型の不純物は、アルミニウム（Ａｌ）、ホウ素（Ｂ）、インジウム（Ｉｎ）および／またはガリウム（Ｇａ）のようなｐ型不純物を含むことができる。
【0098】
第２基板５００の第１面５００ａは、第１基板４００の第１面４００ａと向き合って位置することができる。
【0099】
図４と図８を同時に参考すると、第２基板５００は、素子分離パターン５０３によって定義される第５活性パターン（ＡＣＴ）および第６活性パターン（ＡＣＴ６）を含むことができる。図２で説明したリセットトランジスタ（ＲＸ）のゲート電極（ＲＧ）、デュアルコンバージョントランジスタ（ＤＣＸ）のゲート電極（ＤＣＧ）、増幅トランジスタ（ＳＸ）のゲート電極（ＳＦ）および選択トランジスタ（ＡＸ）のゲート電極（ＡＧ）が、第２基板５００の第１面５００ａ上に位置することができる。図４の断面は、説明の便宜のための仮想の断面であり、本発明がこれに制限されない。つまり、図４の断面は図５～図７の平面上配置、図８～図１１の平面上配置と一致しないことがある。図４の断面は、イメージセンサーの積層構造およびディップノードの構成を説明するための便宜上の断面であり、図５～図１１の平面上配置も一例であり、平面上配置は変わり得る。
【0100】
選択ゲート（ＡＧ）、増幅ゲート（ＳＦ）、デュアルコンバージョンゲート（ＤＣＧ）およびリセットゲート（ＲＧ）それぞれと第２基板５００との間にゲート誘電膜（ＧＩ）が介される。ゲート電極（ＡＧ、ＳＦ、ＤＣＧ、ＲＧ）それぞれの側壁上にゲートスペーサ（ＧＳ）が位置することができる。ゲートスペーサ（ＧＳ）は、シリコン窒化物、シリコン炭化窒化物またはシリコン酸化窒化物を含むことができる。
【0101】
図４に図示しないが、リセットトランジスタ（ＲＸ）のゲート電極（ＲＧ）、デュアルコンバージョントランジスタ（ＤＣＸ）のゲート電極（ＤＣＧ）、増幅トランジスタ（ＳＸ）のゲート電極（ＳＦ）および選択トランジスタ（ＡＸ）のゲート電極（ＡＧ）と隣接した第５活性パターン（ＡＣＴ５）に第２フローティングディフュージョン領域が位置することができる。
【0102】
第２基板５００の第１面５００ａの上に第５絶縁層（ＩＬ５）、第６絶縁層（ＩＬ６）、第７絶縁層（ＩＬ７）、第３配線層（ＣＬ３）、複数のビア（ＶＩＡ）および第２フローティングディフュージョン領域連結ノード（ＦＤＣＮ_２）が位置することができる。
【0103】
第５絶縁層（ＩＬ５）、第６絶縁層（ＩＬ６）および第７絶縁層（ＩＬ７）は、非伝導性物質を含むことができる。例えば、第５絶縁層（ＩＬ５）、第６絶縁層（ＩＬ６）および第７絶縁層（ＩＬ７）は、シリコン酸化物、シリコン窒化物またはシリコン酸化窒化物のようなシリコン系絶縁物質を含むことができる。
【0104】
第３配線層（ＣＬ３）、ビア（ＶＩＡ）および第２フローティングディフュージョン領域連結ノード（ＦＤＣＮ_２）は、金属物質を含むことができる。例えば、第３配線層（ＣＬ３）、ビア（ＶＩＡ）および第２フローティングディフュージョン領域連結ノード（ＦＤＣＮ_２）は。銅（Ｃｕ）を含むことができる。
【0105】
第３配線層（ＣＬ３）は、第６絶縁層（ＩＬ６）内に位置することができる。第３配線層（ＣＬ３）の配線とリセットトランジスタ（ＲＸ）のゲート電極（ＲＧ）、デュアルコンバージョントランジスタ（ＤＣＸ）のゲート電極（ＤＣＧ）、増幅トランジスタ（ＳＸ）のゲート電極（ＳＦ）および選択トランジスタ（ＡＸ）のゲート電極（ＡＧ）のうち一つ以上が、ビア（ＶＩＡ）に連結される。また、第３配線層（ＣＬ３）とリセットトランジスタ（ＲＸ）、デュアルコンバージョントランジスタ（ＤＣＸ）、増幅トランジスタ（ＳＸ）および選択トランジスタ（ＡＸ）のうち一つ以上の電極がビアに連結される。
【0106】
第２フローティングディフュージョン領域連結ノード（ＦＤＣＮ_２）が第７絶縁層（ＩＬ７）内に位置することができる。第２フローティングディフュージョン領域連結ノード（ＦＤＣＮ_２）は、メイン連結部（ＦＤＣＮ_２Ａ）および遮蔽部（ＦＤＣＮ_２Ｂ）を含むことができる。遮蔽部（ＦＤＣＮ_２Ｂ）は、メイン連結部（ＦＤＣＮ_２Ａ）のエッジに位置し、メイン連結部（ＦＤＣＮ_２Ａ）より狭い面積で位置することができる。遮蔽部（ＦＤＣＮ_２Ｂ）は、隣り合う画素のフローティングディフュージョン領域連結ノードの間の干渉を防止することができる。第２フローティングディフュージョン領域連結ノード（ＦＤＣＮ_２）のメイン連結部（ＦＤＣＮ_２Ａ）は、第３配線層（ＣＬ３）の配線と連結されているが、第２フローティングディフュージョン領域連結ノード（ＦＤＣＮ_２）の遮蔽部（ＦＤＣＮ_２Ｂ）は、第３配線層（ＣＬ３）の配線と連結されなくてもよい。第２フローティングディフュージョン領域連結ノード（ＦＤＣＮ_２）のメイン連結部（ＦＤＣＮ_２Ａ）は、それぞれの画素ごとに分離された島型で位置しているが、遮蔽部（ＦＤＣＮ_２Ｂ）は、隣り合う画素と連結して位置することができる。例えば、遮蔽部（ＦＤＣＮ_２Ｂ）は、平面上一方向に延びた線状で位置することができる。遮蔽部（ＦＤＣＮ_２Ｂ）には別途の電圧が印加されてもよい。
【0107】
図４に図示されているように、第２フローティングディフュージョン領域連結ノード（ＦＤＣＮ_２）の一面は、第７絶縁層（ＩＬ７）でカバーされず露出されている。したがって、図４に図示されているように、第１チップ１０００に位置する第１フローティングディフュージョン領域連結ノード（ＦＤＣＮ_１）と第２チップ２０００に位置する第２フローティングディフュージョン領域連結ノード（ＦＤＣＮ_２）が互いに接触することができる。
【0108】
図４を参考すると、第２チップ２０００は、第２基板５００を貫くディップノード（ＤＮ）を含む。ディップノード（ＤＮ）は、金属を含むことができ、例えば銅（Ｃｕ）を含むことができる。しかしこのような物質は一例であり、他の金属物質も含むことができる。
【0109】
ディップノード（ＤＮ）は、第２基板５００を貫いて位置し、ディップノード（ＤＮ）の一端は、第１面５００ａ上に位置し、他端は、第２面５００ｂ上に位置することができる。本明細書において、ある面上に位置するという表現は、その面と接触して位置することに限られるものではなく、その面の上に接触しない形態または突出した形態で位置するものを含む。つまり、図４に図示されているように、ディップノード（ＤＮ）の一端は、第１面５００ａで突出して位置し、他端は、第２面５００ｂで突出して位置することができる。
【0110】
したがって、図４に図示されているようにディップノード（ＤＮ）の一端は、第３配線層（ＣＬ３）の配線とコンタクトし得る。またディップノード（ＤＮ）の他端は、第２基板５００の第２面５００ｂに位置する第４配線層（ＣＬ４）とコンタクトし得る。
【0111】
第２基板５００の第２面５００ｂには、第８絶縁層（ＩＬ８）、第９絶縁層（ＩＬ９）、第１０絶縁層（ＩＬ１０）、第４配線層（ＣＬ４）、第５配線層（ＣＬ５）およびビア（ＶＩＡ）が位置することができる。
【0112】
第８絶縁層（ＩＬ８）、第９絶縁層（ＩＬ９）、第１０絶縁層（ＩＬ１０）は、非伝導性物質を含むことができる。例えば、第８絶縁層（ＩＬ８）、第９絶縁層（ＩＬ９）、第１０絶縁層（ＩＬ１０）は、シリコン酸化物、シリコン窒化物、またはシリコン酸化窒化物のようなシリコン系絶縁物質を含むことができる。
【0113】
第４配線層（ＣＬ４）、第５配線層（ＣＬ５）およびビア（ＶＩＡ）は、金属物質を含むことができる。例えば、第４配線層（ＣＬ４）、第５配線層（ＣＬ５）およびビア（ＶＩＡ）は、銅（Ｃｕ）を含むことができる。しかしこのような物質は一例であり、本発明がこれに制限されるものではない。
【0114】
第４配線層（ＣＬ４）は、第９絶縁層（ＩＬ９）内に位置することができる。第５配線層（ＣＬ５）は、第１０絶縁層（ＩＬ１０）内に位置することができる。第４配線層（ＣＬ４）および第５配線層（ＣＬ５）は、ビア（ＶＩＡ）を通じて連結することができる。
【0115】
ディップノード（ＤＮ）は、第５絶縁層（ＩＬ５）、第２基板５００および第８絶縁層（ＩＬ８）に位置することができる。ディップノード（ＤＮ）は、第２基板５００を貫くように位置し、第２基板５００の第１面５００ａに位置するリセットトランジスタ（ＲＸ）、デュアルコンバージョントランジスタ（ＤＣＸ）、増幅トランジスタ（ＳＸ）および選択トランジスタ（ＡＸ）のうち一つ以上と第２基板５００の第２面５００ｂに位置する第４配線層（ＣＬ４）および第５配線層（ＣＬ５）を連結することができる。
【0116】
つまり、第４配線層（ＣＬ４）および第５配線層（ＣＬ５）に位置する配線は、リセットトランジスタ（ＲＸ）のゲート電極（ＲＧ）、デュアルコンバージョントランジスタ（ＤＣＸ）のゲート電極（ＤＣＧ）、選択トランジスタ（ＡＸ）のゲート電極（ＡＧ）と連結してゲート信号を伝達することができる。また、リセットトランジスタ（ＲＸ）および増幅トランジスタ（ＳＸ）のソース電極と連結されて電源電圧（ＶＤＤ）を印加することができる。また、第４配線層（ＣＬ４）または第５配線層（ＣＬ５）に位置する出力配線（Ｖｏｕｔ）が選択トランジスタ（ＡＸ）のドレイン電極と連結することができる。図２を参考すると、図２で太く表示した配線のうち一つ以上が第２基板５００の第２面５００ｂに位置することができる。
【0117】
このように本実施例に係るイメージセンサーは、リセットトランジスタ（ＲＸ）、デュアルコンバージョントランジスタ（ＤＣＸ）、増幅トランジスタ（ＳＸ）および選択トランジスタ（ＡＸ）が、第２基板５００の第１面５００ａに位置し、リセットトランジスタ（ＲＸ）、デュアルコンバージョントランジスタ（ＤＣＸ）、増幅トランジスタ（ＳＸ）および選択トランジスタ（ＡＸ）と連結された配線のうち一つ以上が第２基板５００の第２面５００ｂに位置することができる。リセットトランジスタ（ＲＸ）、デュアルコンバージョントランジスタ（ＤＣＸ）、増幅トランジスタ（ＳＸ）および選択トランジスタ（ＡＸ）と、配線は、第２基板５００を貫くディップノード（ＤＮ）を介して連結される。
【0118】
このようにそれぞれのトランジスタと配線が互いに異なる面に位置するため、第１チップ１０００と第２チップ２０００との間でフローティングディフュージョン領域が連結される長さを短くすることができる。つまり、図４において、第４配線層（ＣＬ４）および第５配線層（ＣＬ５）が第２基板５００の第１面５００ａに位置する場合、第４配線層（ＣＬ４）、第５配線層（ＣＬ５）およびこれを絶縁するための絶縁層の厚さ分第１基板４００の第１面４００ａと第２基板５００の第１面５００ａの間の距離が離れるようになる。しかし、本実施例に係るイメージセンサーは、第４配線層（ＣＬ４）および第５配線層（ＣＬ５）が第２基板５００の第２面５００ｂに位置するため、第１基板４００の第１面４００ａと第２基板５００の第１面５００ａとの間の距離を減少させることができる。したがって、第１チップ１０００と第２チップ２０００でフローティングディフュージョン領域（ＦＤ）が連結される長さが短くなり、コンバージョンゲイン（ＣＧ）が改善することができる。
【0119】
また、フローティングディフュージョン領域（ＦＤ）およびこれと連結されたフローティングディフュージョン領域連結ノード（ＦＤＣＮ_１、ＦＤＣＮ_２）と配線が第２基板５００を間において互いに異なる面に位置するため、フローティングディフュージョン領域（ＦＤ）と配線との間のカップリングを最少化することができる。図２と図４を同時に参考すると、例えばリセットトランジスタ（ＲＸ）のゲート電極（ＲＧ）と連結された第４配線層（ＣＬ４）の配線およびデュアルコンバージョントランジスタ（ＤＣＸ）のゲート電極（ＤＣＧ）と連結された第４配線層（ＣＬ４）の配線は、第２フローティングディフュージョン領域連結ノード（ＦＤＣＮ_２）と第２基板５００を間において位置する。したがって、フローティングディフュージョン領域連結ノード（ＦＤＣＮ_２）とそれぞれのトランジスタと連結された配線との間のカップリングを最少化することができる。
【0120】
同様に、図２と図４を同時に参考すると、第４配線層（ＣＬ４）に位置する出力配線（Ｖｏｕｔ）は、第２フローティングディフュージョン領域連結ノード（ＦＤＣＮ_２）と第２基板５００を間において位置する。したがって、フローティングディフュージョン領域連結ノード（ＦＤＣＮ_２）と出力配線（Ｖｏｕｔ）との間のカップリングを最少化することができる。
【0121】
図４を参考すると、第２チップ２０００は、第３チップ３０００と連結することができる。第３チップ３０００は、第３基板７００および第４配線領域６０を含むことができる。第３基板７００の第１面７００ａには論理回路を構成するトランジスタ（図示せず）が位置することができ、第４配線領域６０に複数の配線（ＬＣＬ）が位置することができる。第４配線領域６０は、絶縁膜（ＬＩＬ）を含み、複数の配線（ＬＣＬ）は、第２チップ２０００の配線とビア（図示せず）を通じて連結される。
【0122】
第３基板７００は、半導体基板またはＳＯＩ（ｓｉｌｉｃｏｎ－ｏｎ－ｉｎｓｕｌａｔｏｒ）基板であってもよい。半導体基板は例えば、シリコン基板、ゲルマニウム基板、またはシリコン－ゲルマニウム基板を含むことができる。第３基板７００は、第１導電型の不純物を含むことができる。例えば、第１導電型の不純物は、アルミニウム（Ａｌ）、ホウ素（Ｂ）、インジウム（Ｉｎ）および／またはガリウム（Ｇａ）のようなｐ型不純物を含むことができる。
【0123】
図８～図１１は、一つの画素（ＰＸ）において、第２基板５００の第１面５００ａおよび第２面５００ｂの平面上配置を図示したものである。図８～図１１では、説明の便宜のために第２基板５００上に位置する構成要素のうち一部を選択的に示した。図８～図１１の平面上形状は一例であり、本発明がこれに制限されるものではない。
【0124】
図８は、第２基板５００の第１面５００ａを図示したもので、第５活性パターン（ＡＣＴ５）、第６活性パターン（ＡＣＴ６）およびゲート電極を図示している。図８を参考すると、第５活性パターン（ＡＣＴ５）が位置し、第５活性パターン（ＡＣＴ５）の上にリセットトランジスタ（ＲＸ）のゲート電極（ＲＧ）、デュアルコンバージョントランジスタ（ＤＣＸ）のゲート電極（ＤＣＧ）、増幅トランジスタ（ＳＸ）のゲート電極（ＳＦ）および選択トランジスタ（ＡＸ）のゲート電極（ＡＧ）が位置することができる。図９には、第３配線層（ＣＬ３）との連結のためのコンタクト（ＣＴ）が共に図示されている。
【0125】
図９は、第２基板５００の第１面５００ａを図示したものであり、図９に追加して第３配線層（ＣＬ３）およびディップノード（ＤＮ）が共に図示されている。第３配線層（ＣＬ３）は、複数の連結パターン（ＣＰ）を含むことができる。それぞれの連結パターン（ＣＰ）は、コンタクト（ＣＴ）でそれぞれのゲート電極または第５活性パターン（ＡＣＴ５）および第６活性パターン（ＡＣＴ６）と連結することができる。連結パターン（ＣＰ）は、第３フローティングディフュージョン領域連結パターン（ＦＤＣＰ_３Ｃ）を含むことができる。第３フローティングディフュージョン領域連結パターン（ＦＤＣＰ_３Ｃ）が図４に図示された第２フローティングディフュージョン領域連結ノード（ＦＤＣＮ_２）と連結することができる。
【0126】
図９において、ディップノード（ＤＮ）は、一側に並んで位置するもので図示されたが、これは一例であり、第２基板５００の平面上配置がこれに制限されるものではない。
【0127】
図１０は、第２基板５００の第２面５００ｂを図示したものであり、第４配線層（ＣＬ４）およびディップノード（ＤＮ）が図示されている。第４配線層（ＣＬ４）は、ディップノード（ＤＮ）を介して第２基板５００の第１面５００ａに位置する第３配線層（ＣＬ３）と連結される。第４配線層（ＣＬ４）は、複数の信号配線（ＳＧＬ）を含むことができる。図１０において、それぞれの信号配線（ＳＧＬ）で伝達される信号を信号配線（ＳＧＬ）上に記載したが、これは一例であり本発明がこれに制限されるものではない。図１０において、ＦＤ２が記載された信号配線（ＳＧＬ）は、第２基板５００が第２フローティングディフュージョン領域を含む場合、これと連結される配線であってもよい。
【0128】
図１１は、第２基板５００の第２面５００ｂを図示したものであり、第５配線層（ＣＬ５）が図示されている。第５配線層（ＣＬ５）に位置する配線は、図４に示されたビア（ＶＩＡ）を通じて第４配線層（ＣＬ４）に位置する配線と連結することができる。第５配線層（ＣＬ５）は、複数の信号配線（ＳＧＬ）を含むことができる。第５配線層（ＣＬ５）の信号配線（ＳＧＬ）は、第４配線層（ＣＬ４）の信号配線（ＳＧＬ）と交差する方向に位置することができる。しかしこれは一例であり、本発明がこれに制限されるものではない。図１１において、それぞれの信号配線（ＳＧＬ）で伝達される信号を信号配線（ＳＧＬ）上に記載したが、これは一例であり本発明がこれに制限されるものではない。
【0129】
【0130】
以下、図１２～図１８を参考して、本実施例に係るイメージセンサーの製造方法について説明する。以下、ディップノード（ＤＮ）の形成工程および第２基板５００の第２面５００ｂに第４配線層（ＣＬ４）および第５配線層（ＣＬ５）を形成する過程を中心に説明し、その他の構成要素は通常のイメージセンサーの製造方法で形成することができる。
【0131】
【0132】
まず、図１２を参考すると、第１基板４００を準備する。第１基板４００についての説明は図４で説明と同様であり、同じ構成要素に対する具体的な説明は省略する。つまり、第１基板４００は、光電変換層１０および第１配線領域２０を含むことができる。光電変換層１０は、光電変換領域４１０および複数の伝送トランジスタ（ＴＸ）を含むことができる。光電変換層１０および第１配線領域２０に対する説明は先に説明したのと同様であり、同じ構成要素に対する具体的な説明は省略する。
【0133】
次に、図１３を参考すると、第２基板５００を準備する。第２基板５００は、第１面５００ａに第２配線領域４０が形成された状態であり得る。第２基板５００の第１面５００ａおよび第２配線領域４０に対する説明は、図４で説明したのと同様であり、同じ構成要素に対する具体的な説明は省略する。つまり、図４、図８、図１３を同時に参考すると、第２基板５００の第１面５００ａは、第５活性パターン（ＡＣＴ５）上に位置するリセットトランジスタ（ＲＸ）のゲート電極（ＲＧ）、デュアルコンバージョントランジスタ（ＤＣＸ）のゲート電極（ＤＣＧ）、増幅トランジスタ（ＳＸ）のゲート電極（ＳＦ）および選択トランジスタ（ＡＸ）のゲート電極（ＡＧ）を含むことができる。
【0134】
第２基板５００の第１面５００ａの上に第５絶縁層（ＩＬ５）、第６絶縁層（ＩＬ６）、第７絶縁層（ＩＬ７）、第３配線層（ＣＬ３）、複数のビア（ＶＩＡ）および第２フローティングディフュージョン領域連結ノード（ＦＤＣＮ_２）が位置することができる。
【0135】
第３配線層（ＣＬ３）の配線とリセットトランジスタ（ＲＸ）のゲート電極（ＲＧ）、デュアルコンバージョントランジスタ（ＤＣＸ）のゲート電極（ＤＣＧ）、増幅トランジスタ（ＳＸ）のゲート電極（ＳＦ）および選択トランジスタ（ＡＸ）のゲート電極（Ａｇ）のうち一つ以上は、ビア（ＶＩＡ）に連結されている。また、第２フローティングディフュージョン領域連結ノード（ＦＤＣＮ_２）が第７絶縁層（ＩＬ７）内に位置することができる。
【0136】
次に図１４を参考すると、図１２の第１基板４００と図１３の第２基板５００をボンディングする。この時、第１基板４００の第１面４００ａと第２基板５００の第１面５００ａが互いに向き合うようにボンディングすることができる。ボンディング過程において、第１基板４００の第１フローティングディフュージョン領域連結ノード（ＦＤＣＮ_１）と第２基板５００の第２フローティングディフュージョン領域連結ノード（ＦＤＣＮ_２）が接触することができる。したがって、第１基板４００に位置するフローティングディフュージョン領域（ＦＤ）が、第２基板に位置する増幅トランジスタ（ＳＸ）のゲート（ＳＦ）と連結される。
【0137】
次に、図１５を参考すると、第２基板５００にディップノード（ＤＮ）を形成する。この時、ディップノードは、第２基板５００の第２面５００ｂから第１面５００ａに向かう方向に形成することができる。ディップノードは、第２基板５００の第２面５００ｂに第８絶縁層（ＩＬ８）を形成し、第８絶縁層（ＩＬ８）、第２基板５００および第５絶縁層（ＩＬ５）を突き抜いた後、金属物質を満たす方法で形成することができる。実施例に応じて、第８絶縁層（ＩＬ８）形成工程は省略することができる。ディップノード（ＤＮ）は、第２基板５００の第１面５００ａに位置する第３配線層（ＣＬ３）と接触するように形成することができる。つまり、ディップノード（ＤＮ）の形成のためのエッチング過程において、第３配線層（ＣＬ３）がエッチングストッパーとして作用することができる。第３配線層（ＣＬ３）まで到達するように第８絶縁層（ＩＬ８）、第２基板５００および第５絶縁層（ＩＬ５）に孔を突き抜いた後、孔を金属で満たしてディップノード（ＤＮ）を形成することができる。
【0138】
次に図１６を参考すると、第２基板５００の第２面５００ｂの上に第９絶縁層（ＩＬ９）、第１０絶縁層（ＩＬ１０）、第４配線層（ＣＬ４）、第５配線層（ＣＬ５）およびビア（ＶＩＡ）を形成することができる。
【0139】
次に図１７を参考すると、第２基板５００の第２面５００ｂに第３基板７００および第４配線領域６０を含む第３チップ３０００をボンディングすることができる。次に図１８を参考すると、第１基板４００の第２面４００ｂに光透過層３０を形成することができる。光透過層３０についての説明は先に説明したのと同様であるため省略する。以上、図１２～図１８で説明した製造方法は一例であり、ディップノード（ＤＮ）が、第２基板５００の第２面５００ｂから第１面５００ａに形成される工程を除いた具体的な製造順序は異なってもよい。
【0140】
先述の実施例は、第２基板５００の第１面５００ａに第３配線層（ＣＬ３）が位置し、第２面５００ｂに第４配線層（ＣＬ４）および第５配線層（ＣＬ５）が位置したが、本発明がこれに制限されるものではない。他の実施例において、第２基板５００の第１面５００ａに第３配線層（ＣＬ３）および第４配線層（ＣＬ４）が位置し、第２面５００ｂに第５配線層（ＣＬ５）が位置することができる。
【0141】
図１９は、他の実施例に係るイメージセンサーを図示したものである。図１９を参考すると、本実施例に係るイメージセンサーは、第１面５００ａに第３配線層（ＣＬ３）および第４配線層（ＣＬ４）が位置し、第２面５００ｂに第５配線層（ＣＬ５）が位置するという点を除いては図４の実施例と同様である。同じ構成要素に対する具体的な説明は省略する。図１９の実施例において、第４配線層（ＣＬ４）および第９絶縁層（ＩＬ９）は、第３配線層（ＣＬ３）と第２基板５００の第１面５００ａとの間に位置することができる。第４配線層（ＣＬ４）の配線は、ビア（ＶＩＡ）を通じて第３配線層（ＣＬ３）と連結することができる。ディップノード（ＤＮ）は、第３配線層（ＣＬ３）と第５配線層（ＣＬ５）を連結することができる。図１９の実施例においても、第５配線層（ＣＬ５）は、第２面５００ｂに位置するため、第２基板５００の第１面５００ａと第１基板４００の第１面４００ａとの間の距離が短くなる。したがって、コンバージョンゲイン（ＣＧ）が改善することができる。また、フローティングディフュージョン領域（ＦＤ）と第５配線層（ＣＬ５）が、第２基板５００を間において位置するため、フローティングディフュージョン領域（ＦＤ）と第５配線層（ＣＬ５）に位置する配線との間のカップリングを最少化することができる。
【0142】
また、第２基板５００の第２面５００ｂに位置するトランジスタ、つまりリセットトランジスタ（ＲＸ）、デュアルコンバージョントランジスタ（ＤＣＸ）、増幅トランジスタ（ＳＸ）および選択トランジスタ（ＡＸ）と連結する配線のうち一部は、第１面５００ａに位置し、一部は、第２面５００ｂに位置することができる。
【0143】
図２０は、他の実施例に係るイメージセンサーに対して図２と同じ回路図を図示したものである。図２０において、第２基板５００の第２面５００ｂに位置する配線が太線で図示されている。図２０に図示されているように第２基板５００に位置するトランジスタと連結された配線のうち出力配線（Ｖｏｕｔ）が第２面５００ｂに位置し、残りの配線は、第１面５００ａに位置することができる。ただし図２は一例であり、図２の回路図で太線で図示された配線のうち一つ以上が、第２基板５００の第２面５００ｂに位置し、残りの配線は、第１面５００ａに位置する実施例も本発明に含まれる。
【0144】
図２１は、他の実施例に対して図４と同じ断面を図示したものである。図２１を参考すると、本実施例に係るイメージセンサーは、第１面５００ａに第３配線層（ＣＬ３）および第３－１配線層（ＣＬ３－１）が位置し、第２面５００ｂに第４配線層（ＣＬ４）および第５配線層（ＣＬ５）が位置することができる。第３－１配線層（ＣＬ３－１）は、第６－１絶縁層（ＩＬ６－１）内に位置することができる。
【0145】
本実施例において、リセットトランジスタ（ＲＸ）、デュアルコンバージョントランジスタ（ＤＣＸ）、増幅トランジスタ（ＳＸ）および選択トランジスタ（ＡＸ）と連結する配線のうち一部は、第１面５００ａに位置する第３－１配線層（ＣＬ３－１）に位置し、一部の配線は、第２面５００ｂに位置する第４配線層（ＣＬ４）に位置することができる。図２０と図２１を同時に参考すると、第４配線層（ＣＬ４）に位置する配線は、図２０で太線で表示された出力配線（Ｖｏｕｔ）であってもよい。これは、出力配線（Ｖｏｕｔ）とフローティングディフュージョン領域（ＦＤ）とのカップリング問題が最も大きいため、これを解消するための構造である。
【0146】
しかし、これは一例であり、本発明がこれに制限されるものではない。図２に太線で図示された配線のうち一つ以上が、第２基板５００の第２面５００ｂに位置する実施例であれば本発明に含まれる。
【0147】
以上、本実施例に係るイメージセンサーおよびその製造方法は、光電変換領域を含む第１基板、およびこれと連結されたトランジスタを含む第２基板を含み、第２基板を間においてトランジスタおよび配線が位置し、トランジスタと配線は、第２基板を貫くディップノードに連結されている。したがって、第１基板と第２基板との間でフローティングディフュージョン領域が連結される長さを短くしてコンバージョンゲインを増加させることができ、フローティングディフュージョン領域と配線が第２基板を間において位置するため、カップリングを減少させることができる。
【0148】
以上で本発明の実施例について詳細に説明したが、本発明の権利範囲はこれに限定されるものではなく、次の請求範囲で定義している本発明の基本概念を利用した当業者の様々な変形および改良形態も本発明の権利範囲に属するものである。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】