特開 2024-17483 短絡保護回路、半導体装置、及び短絡保護方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024017483

(43)【公開日】2024-02-08

(54)【発明の名称】短絡保護回路、半導体装置、及び短絡保護方法

(51)【国際特許分類】

   H03K 17/082 20060101AFI20240201BHJP

   H03K 17/08 20060101ALI20240201BHJP

   H02H 3/093 20060101ALI20240201BHJP

   H02J 1/00 20060101ALI20240201BHJP

【ＦＩ】

H03K17/082

H03K17/08 C

H02H3/093 A

H02J1/00 301D

【審査請求】未請求

【請求項の数】7

【出願形態】ＯＬ

(21)【出願番号】P 2022120141

(22)【出願日】2022-07-28

(71)【出願人】

【識別番号】000006208

【氏名又は名称】三菱重工業株式会社

(74)【代理人】

【識別番号】100149548

【弁理士】

【氏名又は名称】松沼 泰史

(74)【代理人】

【識別番号】100162868

【弁理士】

【氏名又は名称】伊藤 英輔

(74)【代理人】

【識別番号】100161702

【弁理士】

【氏名又は名称】橋本 宏之

(74)【代理人】

【識別番号】100189348

【弁理士】

【氏名又は名称】古都 智

(74)【代理人】

【識別番号】100196689

【弁理士】

【氏名又は名称】鎌田 康一郎

(72)【発明者】

【氏名】中神 孝志

(72)【発明者】

【氏名】吉野 雄介

(72)【発明者】

【氏名】飯田 亮

【テーマコード（参考）】

5G004

5G165

5J055

【Ｆターム（参考）】

5G004AA04

5G004BA03

5G165BB04

5G165KA05

5G165LA02

5G165NA01

5G165NA05

5G165NA06

5J055AX34

5J055AX53

5J055AX64

5J055AX66

5J055BX16

5J055CX07

5J055DX13

5J055DX22

5J055EX04

5J055EY01

5J055EY03

5J055EY10

5J055EY12

5J055EY29

5J055EZ01

5J055FX05

5J055FX13

5J055FX20

5J055GX01

5J055GX02

5J055GX05

(57)【要約】

【課題】半導体スイッチ素子を増やすことなく、適切なタイミングで半導体スイッチ素子を短絡電流から保護する。
【解決手段】短絡保護回路は、一端において接続する電源から供給される電源電圧を分圧する分圧回路と、分圧回路の抵抗素子間に一端が接続し、他端が保護対象の半導体スイッチ素子の電流流入側の端子に接続する導線の経路上に接続し、一端から他端の方向が整流方向になるように接続する半導体整流素子と、分圧回路の他端に接続するＲＣ並列回路と、半導体スイッチ素子がＯＮ状態の場合に、ＲＣ並列回路のキャパシタ素子の電圧に基づいて導線に短絡電流が流れていることを検出すると、半導体スイッチ素子をＯＦＦ状態にする駆動部と、を備え、半導体整流素子の浮遊容量は、短絡電流が導線に流れた際に、ＲＣ並列回路のキャパシタ素子の分圧回路に接続する一端の電圧が当該キャパシタ素子の他端の電圧よりも高くなるという条件を満たす浮遊容量である。
【選択図】図１

【特許請求の範囲】

【請求項1】

一端において接続する電源から供給される電源電圧を分圧する分圧回路と、
前記分圧回路の抵抗素子間に一端が接続し、他端が保護対象の半導体スイッチ素子の電流流入側の端子に接続する導線の経路上に接続する半導体整流素子であって前記一端から前記他端の方向が整流方向になるように接続する半導体整流素子と、
前記分圧回路の他端に接続するＲＣ並列回路と、
前記半導体スイッチ素子がＯＮ状態の場合に、前記ＲＣ並列回路に備えられるキャパシタ素子の電圧に基づいて前記導線に短絡電流が流れていることを検出すると、前記半導体スイッチ素子をＯＦＦ状態にする駆動部と、を備え、
前記半導体整流素子の浮遊容量は、
前記短絡電流が前記導線に流れた際に、前記ＲＣ並列回路の前記キャパシタ素子の前記分圧回路に接続する一端の電圧が、当該キャパシタ素子の他端の電圧よりも高くなるようにするという条件を満たす浮遊容量である、
短絡保護回路。

【請求項2】

前記分圧回路は、前記電源に一端で直接接続する抵抗素子を備えており、
前記半導体整流素子の前記一端は、前記抵抗素子の他端に接続しており、
前記抵抗素子の抵抗値をＲ_１とし、前記電源電圧の電圧値をＶ_ＣＣとし、前記ＲＣ並列回路の前記キャパシタ素子の静電容量をＣ_１とし、前記半導体スイッチ素子の前記電流流入側の端子と、前記半導体スイッチ素子の電流流出側の端子との間の電圧変化をｄＶ_ｄｓ／ｄｔとし、前記半導体整流素子の浮遊容量をＣ_ｄ１とした場合、
前記Ｃ_ｄ１は、
１／｛（３×ｄＶ_ｄｓ／ｄｔ×Ｒ_１）／Ｖ_ＣＣ－１／Ｃ_１｝＞Ｃ_ｄ１
の条件式を満たす、
請求項１に記載の短絡保護回路。

【請求項3】

前記条件式において前記Ｒ_１以外の変数を予め定めた固定値とし、前記Ｒ_１を調整して前記条件式を満たす前記Ｒ_１を選択する、
請求項２に記載の短絡保護回路。

【請求項4】

前記半導体整流素子は、半導体ダイオードであり、
前記条件式において前記Ｃ_ｄ１以外の変数を予め定めた固定値とし、前記半導体ダイオードのＰＮ接合面の面積を調整して、前記条件式を満たす前記Ｃ_ｄ１を選択する、
請求項２に記載の短絡保護回路。

【請求項5】

前記半導体整流素子は、直列に接続した複数の半導体ダイオードで構成されており、
前記条件式において前記Ｃ_ｄ１以外の変数を予め定めた固定値とし、直列に接続した前記半導体ダイオードの個数を調整して、前記条件式を満たす前記Ｃ_ｄ１を選択する、
請求項２に記載の短絡保護回路。

【請求項6】

半導体スイッチ素子と、
一端において接続する電源から供給される電源電圧を分圧する分圧回路と、
前記分圧回路の抵抗素子間に一端が接続し、他端が前記半導体スイッチ素子の電流流入側の端子に接続する導線の経路上に接続する半導体整流素子であって前記一端から前記他端の方向が整流方向になるように接続する半導体整流素子と、
前記分圧回路の他端に接続するＲＣ並列回路と、
前記半導体スイッチ素子がＯＮ状態の場合に、前記ＲＣ並列回路に備えられるキャパシタ素子の電圧に基づいて前記導線に短絡電流が流れていることを検出すると、前記半導体スイッチ素子をＯＦＦ状態にする駆動部と、を備え、
前記半導体整流素子の浮遊容量は、
前記短絡電流が前記導線に流れた際に、前記ＲＣ並列回路の前記キャパシタ素子の前記分圧回路に接続する一端の電圧が、当該キャパシタ素子の他端の電圧よりも高くなるという条件を満たす浮遊容量である、
半導体装置。

【請求項7】

分圧回路が、一端において接続する電源から供給される電源電圧を分圧し、
前記分圧回路の他端に接続するＲＣ並列回路が備えるキャパシタ素子が、供給される電流に基づいて充電を行い、
一端から他端の方向が整流方向である半導体整流素子であって、前記分圧回路の抵抗素子間に前記一端が接続し、前記他端が保護対象の半導体スイッチ素子の電流流入側の端子に接続する導線の経路上に接続し、短絡電流が前記導線に流れた際に、前記ＲＣ並列回路の前記キャパシタ素子の前記分圧回路に接続する一端の電圧が、当該キャパシタ素子の他端の電圧よりも高くなるようにするという条件を満たす浮遊容量を有する半導体整流素子が、自らの前記一端の電圧が、自らの前記他端の電圧よりも高い場合に、前記整流方向に電流を導通させ、
駆動部が、前記半導体スイッチ素子がＯＮ状態の場合に、前記ＲＣ並列回路の前記キャパシタ素子の電圧に基づいて前記導線に前記短絡電流が流れていることを検出すると、前記半導体スイッチ素子をＯＦＦ状態にする、
短絡保護方法。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、短絡保護回路、半導体装置、及び短絡保護方法に関する。

【背景技術】

【0002】

特許文献１には、パワー半導体であるＩＧＢＴ（Insulated Gate Bipolar Transistor）の過電流を検出抵抗（特許文献１の図１の過電流検出抵抗７）によって検出して、パワー半導体を過電流から保護する保護回路が開示されている。ただし、当該保護回路を用いて電流値が大きい短絡電流に対する保護を行おうとしても、検出抵抗が大きな電流値の短絡電流に耐えることができないという問題がある。そのため、例えば、高出力の電力変換器などの短絡保護のために、特許文献１に開示されている保護回路を用いることができない。

【0003】

これに対して、電流値が大きい短絡電流が発生しても短絡保護を行うことができる短絡保護回路として、例えば、非特許文献１の４２ページのＦｉｇｕｒｅ５－１１（ｂ）に示されるＤＥＳＡＴ(Desaturation fault detection）方式の短絡保護回路が一般的に利用されている。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開平０７－２９７６９５号公報

【非特許文献】

【0005】

【非特許文献1】“ＳｉＣ パワーデバイス・モジュール アプリケーションノート Ｒｅｖ．００３“、[Online]、２０２０年８月、ローム株式会社、［２０２２年６月２４日検索］、インターネット<https://fscdn.rohm.com/jp/products/databook/applinote/discrete/sic/common/sic_appli-j.pdf>

【発明の概要】

【発明が解決しようとする課題】

【0006】

図９は、一般的なＤＥＳＡＴ方式の短絡保護回路を示す回路図である。図９では、保護対象の半導体スイッチ素子１０１の一例として、Ｎチャネルのエンハンスメント型のＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）を示している。例えば、導線１０８に接続する図示しない他の半導体スイッチ素子などの回路素子が故障した状態になっている場合に、半導体スイッチ素子１０１がＯＮ状態になると、大きな電流値の短絡電流Ｉ_Ｄが導線１０８に流れることになる。

【0007】

図１０は、短絡電流Ｉ_Ｄが導線１０８に流れ始めた際の過渡的な状態における短絡電流Ｉ_Ｄの変化を示すグラフ２０１と、半導体スイッチ素子１０１のドレイン・ソース間電圧Ｖ_ｄｓ（以下、ＤＳ間電圧Ｖ_ｄｓという）変化を示すグラフ２０２と、駆動部１０７（ＤＥＳＡＴ方式の短絡保護回路を内蔵したゲートドライブ回路）のＤＥＳＡＴ端子１１１の電圧であるＤＥＳＡＴ電圧Ｖ_{ＤＥＳＡＴ}の変化を示すグラフ２０３とを示す図である。図１０において、横軸は、経過時間を示す時間軸であり、単位は、［μ秒］である。左側の縦軸は、グラフ２０１を対象とする場合、電流の大きさを示す軸になり、この場合、単位は「Ａ」になる。また、左側の縦軸は、グラフ２０２を対象とする場合、電圧の大きさを示す軸になり、この場合、単位は「Ｖ」になる。右側の縦軸は、グラフ２０３に対する電圧の大きさを示す軸であり、単位は、「Ｖ」である。

【0008】

半導体スイッチ素子１０１がＯＮ状態になって、短絡電流Ｉ_Ｄが導線１０８に流れ始めると、グラフ２０１に示すように、短絡電流Ｉ_Ｄが増加し始める。短絡電流Ｉ_Ｄが増加し始めると、導線１０８に存在する寄生インダクタンス成分Ｌによって、Ｌ・ｄＩ_Ｄ／ｄｔの電圧降下が発生する。そのため、グラフ２０２に示すように、符号２１１で示す区間においてＤＳ間電圧Ｖ_ｄｓが減少する。このＤＳ間電圧Ｖ_ｄｓの減少のために、グラフ２０３に示すように、符号２１２で示す区間においてＤＥＳＡＴ電圧Ｖ_{ＤＥＳＡＴ}が低下する。その後、電源１０９から抵抗１０２，１０３を介して供給される電流によって、ＤＥＳＡＴ回路の外付け部品のブランキングコンデンサ１０５（キャパシタ素子）に電荷が蓄積されて充電されると、ＤＥＳＡＴ電圧Ｖ_{ＤＥＳＡＴ}が増加する。駆動部１０７は、ＤＥＳＡＴ端子１１１において検出する電圧が、符号２１３の破線で示す閾値のレベルに到達すると、半導体スイッチ素子１０１をＯＦＦ状態にする。これにより、グラフ２０１に示すように、短絡電流Ｉ_Ｄは、減少して０［Ａ］になり、半導体スイッチ素子１０１を短絡電流Ｉ_Ｄから保護することができる。

【0009】

ＤＳ間電圧Ｖ_ｄｓの減少のために、ＤＥＳＡＴ電圧Ｖ_{ＤＥＳＡＴ}が低下する現象は、例えば、半導体スイッチ素子１０１として、ＳｉＣ(Silicon Carbide)の高速スイッチングパワー半導体を適用する場合に、高速スイッチングに対応するために、ブランキングコンデンサ１０５の静電容量を小さくする場合などに見られる現象である。ＤＥＳＡＴ方式による短絡保護を行う際の設計において想定しているＤＥＳＡＴ電圧Ｖ_{ＤＥＳＡＴ}の変化は、図１０において点線で示すグラフ２０４のように、短絡電流Ｉ_Ｄが流れたとしても、ＤＥＳＡＴ電圧Ｖ_{ＤＥＳＡＴ}が低下しない変化である。ＤＥＳＡＴ電圧Ｖ_{ＤＥＳＡＴ}が低下しない場合、グラフ２０４に示すように、ＤＥＳＡＴ電圧Ｖ_{ＤＥＳＡＴ}が閾値に到達するまでの時間も短くなる。グラフ２０３に示す変化をした場合と、グラフ２０４に示す変化をした場合とにおけるＤＥＳＡＴ電圧Ｖ_{ＤＥＳＡＴ}が閾値に到達するまでの時間差は、符号２１４で示すように数十ナノ秒程度である。

【0010】

しかしながら、この数十ナノ秒程度の時間差により、駆動部１０７は、本来、短絡保護を開始することができるタイミングで短絡保護を開始することができず、半導体スイッチ素子１０１に対して短絡電流Ｉ_Ｄが流れる時間も増加するという問題がある。この問題を解決するために、例えば、半導体スイッチ素子１０１を並列化するという対応策が採用されることもある。しかし、この対応策を採用すると、半導体スイッチ素子１０１の個数が増加して高コストになり、更に、基板の面積増加や出力低下によって出力密度が低下してしまうという問題がある。

【0011】

本開示は、上記課題を解決すべくなされたものであって、半導体スイッチ素子を増やすことなく、適切なタイミングで半導体スイッチ素子を短絡電流から保護することができる短絡保護回路、半導体装置、及び短絡保護方法を提供することを目的とする。

【課題を解決するための手段】

【0012】

上記課題を解決するために、本開示に係る短絡保護回路は、一端において接続する電源から供給される電源電圧を分圧する分圧回路と、前記分圧回路の抵抗素子間に一端が接続し、他端が保護対象の半導体スイッチ素子の電流流入側の端子に接続する導線の経路上に接続する半導体整流素子であって前記一端から前記他端の方向が整流方向になるように接続する半導体整流素子と、前記分圧回路の他端に接続するＲＣ並列回路と、前記半導体スイッチ素子がＯＮ状態の場合に、前記ＲＣ並列回路に備えられるキャパシタ素子の電圧に基づいて前記導線に短絡電流が流れていることを検出すると、前記半導体スイッチ素子をＯＦＦ状態にする駆動部と、を備え、前記半導体整流素子の浮遊容量は、前記短絡電流が前記導線に流れた際に、前記ＲＣ並列回路の前記キャパシタ素子の前記分圧回路に接続する一端の電圧が、当該キャパシタ素子の他端の電圧よりも高くなるようにするという条件を満たす浮遊容量である。

【0013】

本開示に係る半導体装置は、半導体スイッチ素子と、一端において接続する電源から供給される電源電圧を分圧する分圧回路と、前記分圧回路の抵抗素子間に一端が接続し、他端が前記半導体スイッチ素子の電流流入側の端子に接続する導線の経路上に接続する半導体整流素子であって前記一端から前記他端の方向が整流方向になるように接続する半導体整流素子と、前記分圧回路の他端に接続するＲＣ並列回路と、前記半導体スイッチ素子がＯＮ状態の場合に、前記ＲＣ並列回路に備えられるキャパシタ素子の電圧に基づいて前記導線に短絡電流が流れていることを検出すると、前記半導体スイッチ素子をＯＦＦ状態にする駆動部と、を備え、前記半導体整流素子の浮遊容量は、前記短絡電流が前記導線に流れた際に、前記ＲＣ並列回路の前記キャパシタ素子の前記分圧回路に接続する一端の電圧が、当該キャパシタ素子の他端の電圧よりも高くなるという条件を満たす浮遊容量である。

【0014】

本開示に係る短絡保護方法は、分圧回路が、一端において接続する電源から供給される電源電圧を分圧し、前記分圧回路の他端に接続するＲＣ並列回路が備えるキャパシタ素子が、供給される電流に基づいて充電を行い、一端から他端の方向が整流方向である半導体整流素子であって、前記分圧回路の抵抗素子間に前記一端が接続し、前記他端が保護対象の半導体スイッチ素子の電流流入側の端子に接続する導線の経路上に接続し、短絡電流が前記導線に流れた際に、前記ＲＣ並列回路の前記キャパシタ素子の前記分圧回路に接続する一端の電圧が、当該キャパシタ素子の他端の電圧よりも高くなるようにするという条件を満たす浮遊容量を有する半導体整流素子が、自らの前記一端の電圧が、自らの前記他端の電圧よりも高い場合に、前記整流方向に電流を導通させ、駆動部が、前記半導体スイッチ素子がＯＮ状態の場合に、前記ＲＣ並列回路の前記キャパシタ素子の電圧に基づいて前記導線に前記短絡電流が流れていることを検出すると、前記半導体スイッチ素子をＯＦＦ状態にする。

【発明の効果】

【0015】

本開示の短絡保護回路、半導体装置、及び短絡保護方法によれば、半導体スイッチ素子を増やすことなく、適切なタイミングで半導体スイッチ素子を短絡電流から保護することができる。

【図面の簡単な説明】

【0016】

【図1】本開示の実施形態に係る半導体装置の構成例を示す回路図である。

【図2】本開示の実施形態に係る通常状態における半導体装置の動作例を示す図（その１）である。

【図3】本開示の実施形態に係る通常状態における半導体装置の動作例を示す図（その２）である。

【図4】本開示の実施形態に係る短絡電流が流れる場合の半導体装置の動作例を示す図である。

【図5】本開示の実施形態に係る短絡電流が流れる場合の半導体装置の過渡的な期間における動作例を示す図である。

【図6】本開示の実施形態に係るコンピュータシミュレーションにより算出した異なる浮遊容量ごとのＤＥＳＡＴ電圧の変化を示す図である。

【図7】本開示の実施形態に係る短絡電流が流れる場合の半導体装置の過渡的な期間におけるキャパシタ素子に起因して生じる電流の経路を示す図である。

【図8】一般的な半導体ダイオードにおける浮遊容量を説明する図である。

【図9】ＤＥＳＡＴ方式による短絡保護を説明するための図である。

【図10】ＤＥＳＡＴ方式による短絡保護が行われる際の短絡電流、ＤＥＳＡＴ電圧、ＤＳ間電圧の変化を示す図である。

【発明を実施するための形態】

【0017】

（半導体装置の構成例）
以下、本開示の実施形態に係る短絡保護回路、半導体装置、及び短絡保護方法について、図１～図８を参照して説明する。図１は、本開示の実施形態に係る半導体装置の構成例を示す回路図である。図２，図３は、本開示の実施形態に係る通常状態における半導体装置の動作例を示す図である。図４は、本開示の実施形態に係る短絡電流が流れる場合の半導体装置の動作例を示す図である。図５は、本開示の実施形態に係る短絡電流が流れる場合の半導体装置の過渡的な期間における動作例を示す図である。図６は、本開示の実施形態に係るコンピュータシミュレーションにより算出した異なる浮遊容量ごとのＤＥＳＡＴ電圧の変化を示す図である。図７は、本開示の実施形態に係る短絡電流が流れる場合の半導体装置の過渡的な期間におけるキャパシタ素子に起因して生じる電流の経路を示す図である。図８は、一般的な半導体ダイオードにおける浮遊容量を説明する図である。なお、各図において同一または対応する構成には同一の符号を用いて説明を適宜省略する。

【0018】

図１は、本開示の実施形態に係る半導体装置１の構成例を示す回路図である。半導体装置１は、例えば、電力変換器やインバータなどに適用される装置であり、インバータに適用される場合、半導体装置１に備えられる半導体スイッチ素子１１が、インバータの１つのアームに対応することになる。半導体装置１は、半導体スイッチ素子１１、分圧回路１２、電源１３、半導体整流素子１４、ＲＣ(Resister Capacitor)並列回路１５、駆動部１６、及び抵抗素子１７を備える。

【0019】

半導体スイッチ素子１１は、短絡電流からの保護対象になる回路素子であり、例えば、ＳｉＣなどの高速スイッチングパワー半導体である。図１では、一例として、Ｎチャネルのエンハンスメント型のＭＯＳＦＥＴを示している。半導体スイッチ素子１１において、ドレイン端子は、電流流入側端子であり、導線６１に接続する。ソース端子は、電流流出側端子であり、導線６２に接続する。ゲート端子は、半導体スイッチ素子１１をＯＮ状態にする電圧が印加される端子であり、いわゆるゲート抵抗である抵抗素子１７を介して駆動部１６のＯＵＴ端子５４に接続する。

【0020】

分圧回路１２は、直列に接続する抵抗素子２１と、抵抗素子２２とを備える。分圧回路１２は、一端、より詳細には、抵抗素子２１の一端が電源１３に接続する。分圧回路１２は、電源１３から供給されるＶ_ＣＣの電圧値の電源電圧を分圧する。以下、抵抗素子２１の抵抗値をＲ_１で示し、抵抗素子２２の抵抗値をＲ_２で示す。

【0021】

半導体整流素子１４は、例えば、半導体ダイオードであり、アノード側が分圧回路１２の抵抗素子２１と抵抗素子２２との間の接続点６６に接続し、カソード側が導線６１の経路上に存在する接続点６５において導線６１に接続する。

【0022】

ＲＣ並列回路１５は、並列に接続するキャパシタ素子３１と、抵抗素子３２と備える。ここで、キャパシタ素子３１は、例えば、ＤＥＳＡＴ回路の外付け部品のブランキングコンデンサである。ＲＣ並列回路１５は、一端、より詳細には、キャパシタ素子３１及び抵抗素子３２の一端において、分圧回路１２の他端である抵抗素子２２と、駆動部１６のＤＥＳＡＴ端子５２とに接続する。ＲＣ並列回路１５の他端、より詳細には、キャパシタ素子３１及び抵抗素子３２の他端は、導線６２に接続する。以下、キャパシタ素子３１の静電容量をＣ_１で示し、抵抗素子３２の抵抗値をＲ_３で示す。

【0023】

駆動部１６は、例えば、ＤＥＳＡＴ方式の短絡保護回路を内蔵したゲートドライブ回路であり、駆動処理部４１、半導体ダイオード４２，４３、スイッチ４４、ＩＮ端子５１、ＤＥＳＡＴ端子５２、ＧＮＤ端子５３、及びＯＵＴ端子５４を備える。半導体ダイオード４２は、アノード側がＤＥＳＡＴ端子５２に接続し、カソード側がＩＮ端子５１に接続する。半導体ダイオード４３は、アノード側がＧＮＤ端子５３に接続し、カソード側がＤＥＳＡＴ端子５２に接続する。スイッチ４４は、ＤＥＳＡＴ端子５２と、ＧＮＤ端子５３とに接続する。ＩＮ端子５１は、電源１３に接続する。ＧＮＤ端子５３は、導線６２に接続する。導線６２は、電源１３のＧＮＤに接続されている。

【0024】

駆動処理部４１は、例えば、ゲートドライバＩＣ(Integrated Circuit)である。駆動処理部４１がＯＵＴ端子５４に対して電圧を印加することにより、抵抗素子１７を介して半導体スイッチ素子１１のゲート端子に電圧が印加される。ゲート端子に電圧が印加されると、半導体スイッチ素子１１がＯＮ状態になり、ドレイン端子とソース端子との間が導通する。これに対して、駆動処理部４１がＯＵＴ端子５４に対する電圧の印加を停止することにより、半導体スイッチ素子１１がＯＦＦ状態になり、ドレイン端子とソース端子との間の導通が遮断されることになる。駆動処理部４１は、ＯＵＴ端子５４に対して電圧を印加しない場合、スイッチ４４を接続状態にする。この場合、ＤＥＳＡＴ端子５２とＧＮＤ端子５３とがスイッチ４４を介して短絡される状態になる。駆動処理部４１は、ＯＵＴ端子５４に対して電圧を印加する場合、スイッチ４４を開放状態にする。この場合、ＤＥＳＡＴ端子５２とＧＮＤ端子５３とがスイッチ４４を介して短絡されない状態になる。

【0025】

駆動処理部４１は、ＤＥＳＡＴ端子５２において検出する電圧が、予め定められる閾値以上になると、ＯＵＴ端子５４に対する電圧の印加を停止して、半導体スイッチ素子１１をＯＦＦ状態にする短絡保護の処理を行う。

【0026】

（通常状態における半導体装置の動作例）
図２及び図３を参照しつつ、通常状態における半導体装置１の動作について説明する。ここで、通常状態とは、導線６１に流れる電流の電流値が定格の電流値を満たす状態のことをいう。図２は、駆動部１６の駆動処理部４１が、ＯＵＴ端子５４に対して電圧を印加していない状態を示しており、半導体スイッチ素子１１は、ＯＦＦ状態である。駆動処理部４１は、ＯＵＴ端子５４に対して電圧を印加しない場合、スイッチ４４を接続状態にするため、ＤＥＳＡＴ端子５２とＧＮＤ端子５３とが、スイッチ４４を介して短絡される状態になる。この場合、電源１３から分圧回路１２を介して供給される電流は、ＤＥＳＡＴ端子５２、スイッチ４４、ＧＮＤ端子５３を介して、電源１３のＧＮＤに接続されている導線６２に流出することになる。したがって、ＲＣ並列回路１５のキャパシタ素子３１は充電されず、ＤＥＳＡＴ端子５２の電圧は、「０Ｖ」になるため、駆動処理部４１は、短絡保護の処理を行わない。

【0027】

図３は、駆動部１６の駆動処理部４１が、ＯＵＴ端子５４に対して電圧を印加している状態を示しており、半導体スイッチ素子１１は、ＯＮ状態になる。駆動処理部４１は、ＯＵＴ端子５４に対して電圧を印加する場合、スイッチ４４を開放状態にするため、ＤＥＳＡＴ端子５２とＧＮＤ端子５３とが、スイッチ４４を介して短絡されない状態になる。半導体スイッチ素子１１が、ＯＮ状態になると、定格の電流値を満たす電流値の電流Ｉ_ｄが、導線６１に供給される。電流Ｉ_ｄは、半導体スイッチ素子１１のドレイン端子とソース端子の間を流れ、これにより、接続点６５において、数ボルト未満のＤＳ間電圧Ｖ_ｄｓが生じることになる。分圧回路１２の抵抗素子２１の抵抗値Ｒ_１と、抵抗素子２２の抵抗値Ｒ_２とは、電源１３の電源電圧Ｖ_ＣＣを分圧して生じる接続点６６の電圧が、電流Ｉ_ｄが流れる際に生じるＤＳ間電圧Ｖ_ｄｓよりも高くなるように設計されている。そのため、電源１３から供給される電流Ｉ_Ａは、半導体整流素子１４と、導線６１とを介して、半導体スイッチ素子１１に流れていくことになる。

【0028】

ところで、半導体スイッチ素子１１のゲート端子に電圧が印加されると、直ちにドレイン端子とソース端子の間に電流Ｉ_ｄが流れるわけではなく、ドレイン端子とソース端子の間に電流Ｉ_ｄが流れ始めて図３の状態になるまでの過渡的な期間が存在する。この過渡的な期間では、スイッチ４４が開放されている状態であって、かつ接続点６６の電圧よりも接続点６５の電圧が高くなる状態になる。そのため、キャパシタ素子３１には、電源１３から分圧回路１２を介して電流が供給されて充電されることになる。ただし、抵抗素子２１の抵抗値Ｒ_１、抵抗素子２２の抵抗値Ｒ_２、抵抗素子３２の抵抗値Ｒ_３、キャパシタ素子３１の静電容量Ｃ_１は、この過渡的な期間の間に、キャパシタ素子３１が充電されたとしても、ＤＥＳＡＴ端子５２の電圧が、閾値未満になるように予め設計されている。そのため、通常状態における動作では、過渡的な期間を含めて、駆動処理部４１は、短絡保護の処理を行うことはない。

【0029】

（短絡電流が流れる場合の半導体装置の動作例）
図４及び図５を参照しつつ、短絡電流が流れる場合の半導体装置１の動作について説明すると共に、図１０を参照して説明したＤＥＳＡＴ電圧Ｖ_{ＤＥＳＡＴ}が、符号２１２で示す区間において低下するメカニズムについて説明する。

【0030】

例えば、半導体装置１の半導体スイッチ素子１１が、インバータの下側のアームとして適用されているとする。また、導線６１には、図示しない上側のアームの半導体スイッチ素子が接続しており、当該半導体スイッチ素子が故障状態してドレイン端子とソース端子との間が短絡状態になっているとする。この場合において、駆動処理部４１が、ＯＵＴ端子５４に電圧を印加すると、半導体スイッチ素子１１がＯＮ状態になり、短絡電流Ｉ_Ｄが導線６１に流れ始める。

【0031】

短絡電流Ｉ_Ｄの大きさは、通常状態の場合に導線６１を流れる電流Ｉ_ｄの大きさの数倍、または、十倍ぐらいの大きさである。半導体スイッチ素子１１のＤＳ間電圧Ｖ_ｄｓは、ドレイン端子とソース端子との間に流れる電流の電流値が大きくなると増加する。そのため、半導体スイッチ素子１１のＤＳ間電圧Ｖ_ｄｓの電圧は、短絡電流Ｉ_Ｄが導線６１に流れる場合、通常状態の電流Ｉ_ｄが導線６１に流れる場合よりも大きくなる。短絡電流Ｉ_Ｄが導線６１に流れる場合、接続点６５の電圧が、接続点６６の電圧よりも高くなるように、分圧回路１２及びＲＣ並列回路１５は予め設計されている。したがって、短絡電流Ｉ_Ｄが導線６１に流れた場合、電源１３から抵抗素子２１を介して供給される電流Ｉ_Ａは、半導体整流素子１４には流れず、抵抗素子２２を経由してＲＣ並列回路１５に流れることになる。

【0032】

ＲＣ並列回路１５に供給された電流Ｉ_Ａがキャパシタ素子３１に供給されると、キャパシタ素子３１が充電され、ＤＥＳＡＴ端子５２の電圧が増加する。駆動処理部４１は、ＤＥＳＡＴ端子５２の電圧が、閾値以上になると、ＯＵＴ端子５４に対する電圧の印加を停止して、半導体スイッチ素子１１をＯＦＦ状態にする。これにより、半導体スイッチ素子１１が、短絡電流Ｉ_Ｄから保護されることになる。

【0033】

図５は、半導体スイッチ素子１１がＯＮ状態になり、導線６１に短絡電流Ｉ_Ｄが流れ始めて、図４に示す状態に到るまでの間の過渡的な期間における半導体装置１の状態を示す図である。半導体スイッチ素子１１がＯＮ状態になっても、直ちにドレイン端子とソース端子の間に短絡電流Ｉ_Ｄが流れない。そのため、半導体スイッチ素子１１のＤＳ間電圧Ｖ_ｄｓは、半導体スイッチ素子１１がＯＦＦ状態の場合におけるＤＳ間電圧Ｖ_ｄｓ、すなわちＤＣ電圧に維持される。短絡電流Ｉ_Ｄが増加していくと、接続点６５から半導体スイッチ素子１１のドレイン端子の間の導線６１に存在する寄生インダクタンス成分ＬのためにＬ・ｄＩ_Ｄ／ｄｔの電圧降下が発生する。そのため、ＤＳ間電圧Ｖ_ｄｓは、図１０のグラフ２０２に示すように、符号２１１で示す区間において減少していく。

【0034】

ＤＳ間電圧Ｖ_ｄｓが減少すると、接続点６５と、接続点６６との間の電圧、すなわち半導体整流素子１４の両端の電圧も変化する。この電圧変化をｄＶ_ｄｓ／ｄｔとする。この場合、半導体整流素子１４において、半導体整流素子１４の浮遊容量Ｃ_ｄ１に応じたＣ_ｄ１・ｄＶ_ｄｓ／ｄｔの電流値の電流であって、アノード側からカソード側に流れる電流が生じることになる。図５において、当該電流が流れる方向を示すと、破線の矢印で示す電流Ｉ_Ｂとして示すことができる。ただし、電流Ｉ_Ｂの電流値は、ｄＶ_ｄｓ／ｄｔの電圧変化に応じてキャパシタ素子３１において生じる電流も含まれるため、半導体整流素子１４において生じる電流の電流値であるＣ_ｄ１・ｄＶ_ｄｓ／ｄｔに一致しない。

【0035】

したがって、図５に示すように、キャパシタ素子３１には、電源１３から分圧回路１２を介して供給される電流Ｉ_Ａと、電流Ｉ_Ａの方向とは逆方向の電流Ｉ_Ｂとが、供給されることになる。ここで、電流Ｉ_Ａの電流値をＩ_Ａで表し、電流Ｉ_Ｂの電流値をＩ_Ｂで表した場合に、Ｉ_Ａ＜Ｉ_Ｂになると、キャパシタ素子３１の導線６２に接続する側の端子が、正極になって充電される。そのため、図１０の符号２１２で示す区間においてＤＥＳＡＴ端子５２の電圧が低下する現象が生じることになる。

【0036】

（半導体整流素子の浮遊容量Ｃ_ｄ１の条件）
図１０の符号２１２で示す区間においてＤＥＳＡＴ端子５２の電圧が低下する現象が生じないようにするためには、短絡電流Ｉ_Ｄが流れ始めて、図４に示す状態に到るまでの間の過渡的な期間において、常時、Ｉ_Ａ＞Ｉ_Ｂの状態になっている必要がある。

【0037】

図６は、予め定めるシミュレーション条件下で、５種類の浮遊容量Ｃ_ｄ１の半導体整流素子１４の各々を半導体装置１に適用して、導線６１に短絡電流Ｉ_Ｄを流した場合のＤＥＳＡＴ電圧Ｖ_{ＤＥＳＡＴ}の変化をコンピュータシミュレーションにより生成したグラフである。ここで、予め定めるシミュレーション条件とは、Ｖ_ＣＣ＝１７Ｖ、Ｒ_１＝４．７ｋΩ、Ｒ_２＝１３０ｋΩ、Ｃ_１＝１０ｐＦ、ｄＶ_ｄｓ／ｄｔ＝４００Ｖ／μ秒とする条件である。

【0038】

図６において、横軸は、経過時間を示す時間軸であり、単位は、［μ秒］である。縦軸は、ＤＥＳＡＴ電圧Ｖ_{ＤＥＳＡＴ}の大きさを示す軸であり、単位は［Ｖ］である。グラフ８１は、浮遊容量Ｃ_ｄ１が「０．１ｐＦ」の半導体整流素子１４を適用した場合のＤＥＳＡＴ電圧Ｖ_{ＤＥＳＡＴ}の変化を示すグラフである。グラフ８２は、浮遊容量Ｃ_ｄ１が「５．１ｐＦ」の半導体整流素子１４を適用した場合のＤＥＳＡＴ電圧Ｖ_{ＤＥＳＡＴ}の変化を示すグラフである。グラフ８３は、浮遊容量Ｃ_ｄ１が「１０．１ｐＦ」の半導体整流素子１４を適用した場合のＤＥＳＡＴ電圧Ｖ_{ＤＥＳＡＴ}の変化を示すグラフである。グラフ８４は、浮遊容量Ｃ_ｄ１が「２０．１ｐＦ」の半導体整流素子１４を適用した場合のＤＥＳＡＴ電圧Ｖ_{ＤＥＳＡＴ}の変化を示すグラフである。

【0039】

グラフ８５は、浮遊容量Ｃ_ｄ１を「２０．１ｐＦ」よりも十分に大きな値にした半導体整流素子１４を適用した場合のＤＥＳＡＴ電圧Ｖ_{ＤＥＳＡＴ}の変化を示すグラフであり、この場合、ＤＥＳＡＴ電圧Ｖ_{ＤＥＳＡＴ}は、駆動部１６の半導体ダイオード４３の順方向電圧によってクランプされる。すなわち、ＤＥＳＡＴ電圧Ｖ_{ＤＥＳＡＴ}は、半導体ダイオード４３の順方向電圧以下にはならず、０．７５～１．２５μ秒の付近の区間において、半導体ダイオード４３の順方向電圧に一致する値を維持することになる。図６のグラフから分かるように、半導体整流素子１４の浮遊容量Ｃ_ｄ１を、例えば、「０．１ｐＦ」から「５．１ｐＦ」の間の値にすることにより、短絡電流Ｉ_Ｄが導線６１に流れたとしても、ＤＥＳＡＴ電圧Ｖ_{ＤＥＳＡＴ}が０Ｖ以下にならず、Ｉ_Ａ＞Ｉ_Ｂの状態に維持することができることが分かる。

【0040】

（浮遊容量Ｃ_ｄ１の条件）
図７を参照しつつ、短絡電流Ｉ_Ｄが流れたとしてもＩ_Ａ＞Ｉ_Ｂの状態を維持する半導体整流素子１４の浮遊容量Ｃ_ｄ１の条件について説明する。ここでは、当該条件を特定するために、電流Ｉ_Ａ及び電流Ｉ_Ｂの電流値が最大値になる状態を想定する。図７では、半導体装置１の回路構成に対して、電気回路における重ね合わせの理に基づいて、電源１３が接地する経路を補っており、これにより、電源１３が、導線６２に接続しているとみなすことができる。図７において、電流Ｉ_Ｂの経路を示すと、キャパシタ素子３１の充電に関与する電流Ｉ_ＢＣ１が流れる経路と、キャパシタ素子３１の充電に関与しない電流Ｉ_ＢＲ１が流れる経路とに分けて示すことができる。電流Ｉ_ＢＣ１は、破線と点線の矢印で示す経路を流れ、電流Ｉ_ＢＲ１は、一点鎖線と点線の矢印で示す経路を流れることになる。つまり、点線の矢印で示す経路は、電流Ｉ_ＢＣ１と、電流Ｉ_ＢＲ１とが重畳している経路になる。なお、図７は、電流Ｉ_Ａ及び電流Ｉ_Ｂの電流値が最大値になる状態を表す図である。電流Ｉ_Ａ及び電流Ｉ_Ｂの電流値が最大値になる状態とは、ＲＣ並列回路１５に供給される電流が、抵抗素子３２には流れず、全てキャパシタ素子３１の充電に用いられる状態である。そのため、図７では、抵抗素子３２を経由する電流Ｉ_Ｂの経路を示していない。

【0041】

＜電流Ｉ_Ａについて＞
キャパシタ素子３１を正の電圧で充電する電流Ｉ_Ａの最大値Ｉ_Ａｍａｘは、次式（１）で表される。

【0042】

【数1】

【0043】

ここで、キャパシタ素子３１を正の電圧で充電するとは、ＤＥＳＡＴ端子５２に接続するキャパシタ素子３１の端子の電圧が、ＧＮＤ端子５３に接続するキャパシタ素子３１の端子の電圧よりも高い状態で、キャパシタ素子３１を充電することをいう。これに対して、キャパシタ素子３１を負の電圧で充電するとは、ＤＥＳＡＴ端子５２に接続するキャパシタ素子３１の端子の電圧が、ＧＮＤ端子５３に接続するキャパシタ素子３１の端子の電圧よりも低い状態で、キャパシタ素子３１を充電することをいう。

【0044】

例えば、式（１）に対して、上記したシミュレーション条件の数値を代入するとＩ_Ａｍａｘ≒１２６μＡになる。

【0045】

＜電流Ｉ_Ｂについて＞
ＤＳ間電圧Ｖ_ｄｓの変化、すなわちｄＶ_ｄｓ／ｄｔによってキャパシタ素子３１を負の電圧に充電する電流Ｉ_Ｂの最大値Ｉ_Ｂｍａｘを、以下のようにして算出することができる。半導体整流素子１４の浮遊容量Ｃ_ｄ１と、キャパシタ素子３１の静電容量Ｃ_１との直列合成容量Ｃ_ｃは、次式（２）で表される。

【0046】

【数2】

【0047】

したがって、ｄＶ_ｄｓ／ｄｔの電圧変化によって発生する電流Ｉ_Ｂの最大値Ｉ_Ｂｍａｘは、次式（３）で表される。

【0048】

【数3】

【0049】

上記したキャパシタ素子３１の充電に関与する電流Ｉ_ＢＣ１の最大値であるＩ_{ＢＣ１ｍａｘ}と、キャパシタ素子３１の充電に関与しない電流Ｉ_ＢＲ１の最大値であるＩ_{ＢＲ１ｍａｘ}とを、電流Ｉ_Ｂの最大値Ｉ_Ｂｍａｘを用いて表すと、それぞれ次式（４），（５）として表すことができる。

【0050】

【数4】

【0051】

【数5】

【0052】

式（４）に対して、上記したシミュレーション条件の数値を代入し、更に、Ｃ_ｄ１＝２０ｐＦを代入するとＩ_{ＢＣ１ｍａｘ}は、約９０μＡになる。また、Ｃ_ｄ１＝４ｐＦを代入するとＩ_{ＢＣ１ｍａｘ}は、約４０μＡになり、Ｃ_ｄ１＝５．１ｐＦを代入するとＩ_{ＢＣ１ｍａｘ}は、約４７μＡになる。図６を参照して説明したように、「０．１ｐＦ」から「５．１ｐＦ」の間の値にすることにより、短絡電流Ｉ_Ｄが導線６１に流れたとしても、ＤＥＳＡＴ電圧Ｖ_{ＤＥＳＡＴ}が０Ｖ以下にならず、キャパシタ素子３１が正の電圧で充電されることになる。

【0053】

上記したように、式（１）にシミュレーション条件の数値を代入して算出した電流Ｉ_Ａの最大値Ｉ_Ａｍａｘは、約１２６μＡである。１２６μＡは、Ｃ_ｄ１＝４ｐＦの場合のＩ_{ＢＣ１ｍａｘ}の値である４０μＡの３．２倍の電流値であり、Ｃ_ｄ１＝５．１ｐＦの場合のＩ_{ＢＣ１ｍａｘ}の値である４７μＡの２．７倍の電流値である。したがって、シミュレーションの結果より、キャパシタ素子３１に供給される電流Ｉ_Ａの最大値Ｉ_Ａｍａｘが、電流Ｉ_Ａとは逆向きにキャパシタ素子３１に供給される電流Ｉ_ＢＣ１の最大値Ｉ_{ＢＣ１ｍａｘ}の３倍程度の大きさになっていれば、キャパシタ素子３１が正の電圧で充電されると推測される。

【0054】

そこで、Ｉ_Ａｍａｘ×１／３＞Ｉ_{ＢＣ１ｍａｘ}という条件式を定義し、当該条件式に、式（１）と、式（３）と、式（４）とを適用すると、次式（６）が得られることになる。

【0055】

【数6】

【0056】

Ｒ_１＋Ｒ_２＞０であることから、式（６）を、次式（７）に変形することができる。

【0057】

【数7】

【0058】

ｄＶ_ｄｓ／ｄｔは、図１０の符号２１１で示す区間のＤＳ間電圧Ｖ_ｄｓの傾きであるため、符号はマイナスである。ただし、ここでは、定義したＩ_Ａｍａｘ×１／３＞Ｉ_{ＢＣ１ｍａｘ}という条件式から分かるように電流の向きは考慮せず、電流の大きさのみを考慮しているため、ｄＶ_ｄｓ／ｄｔは、絶対値として考えることができる。したがって、ｄＶ_ｄｓ／ｄｔ＞０であり、Ｒ_１＞０であることから、式（７）を、式（２）を踏まえて、次式（８）に変形することができる。

【0059】

【数8】

【0060】

Ｃ_１＞０、Ｃ_ｄ１＞０であることから、（１／Ｃ_１＋１／Ｃ_ｄ１）＞０になるので、式（８）を、次式（９）に変形することができる。

【0061】

【数9】

【0062】

式（９）において、１／Ｃ_１を右辺に移項すると、次式（１０）になる。

【0063】

【数10】

【0064】

式（１０）の右辺が、正である場合、式（１０）を次式（１１）に変形することができる。

【0065】

【数11】

【0066】

式（１１）に対して、例えば、シミュレーション条件の数値を代入すると、Ｃ_ｄ１＜４．３１３ｐＦになる。Ｃ_ｄ１＜４．３１３ｐＦは、５．１ｐＦよりも小さい条件を示しており、図６に示すコンピュータシミュレーションにも合致していることが分かる。

【0067】

したがって、式（１１）満たすように設計された半導体装置１を用いることにより、短絡電流Ｉ_Ｄが導線６１に流れた際に、Ｉ_Ａ＞Ｉ_Ｂの条件、言い換えると、キャパシタ素子３１の分圧回路１２に接続する一端の電圧が、キャパシタ素子３１の導線６２に接続する他端の電圧よりも高くなるようにするという条件を満たすことができる。そのため、短絡電流Ｉ_Ｄが、導線６１に流れたとしても、図１０の符号２１２で示す区間においてＤＥＳＡＴ電圧Ｖ_{ＤＥＳＡＴ}は、低下せず、図１０の符号２０４で示す変化を示すことになる。これにより、半導体スイッチ素子１１を増やすことなく、適切なタイミングで半導体スイッチ素子１１を短絡電流Ｉ_Ｄから保護することができることになる。

【0068】

なお、式（１１）において、ｄＶ_ｄｓ／ｄｔは、直接、回路素子の値を示す値ではないが、ｄＶ_ｄｓ／ｄｔは、上記したように、導線６１に短絡電流Ｉ_Ｄが流れることによって生じる寄生インダクタンス成分Ｌによる電圧降下、すなわちＬ・ｄＩ_Ｄ／ｄｔである。ｄＶ_ｄｓ／ｄｔの変化は、図１０の符号２２１で示す区間のグラフ２０２の変化に示されるように、直線で近似することができる値であり、この値は、シミュレーションや手計算により予め算出することができる値である。

【0069】

導線６１の寄生インダクタンス成分Ｌは、接続点６５から半導体スイッチ素子１１のドレイン端子の間の導線６１の長さや直径に基づいて算出される値であり、回路構成に依存する値であるため、任意に定めることができる値ではない。また、短絡電流Ｉ_Ｄの変化率であるｄＩ_Ｄ／ｄｔも任意に定めることができる値ではない。そのため、ｄＶ_ｄｓ／ｄｔは、回路設計において任意に定めることができず、幾つかの候補値から選択する値になる。また、電源１３の電源電圧Ｖ_ＣＣは、一般的に定格値が用いられることが多い値である。また、キャパシタ素子３１の静電容量Ｃ_１は、半導体スイッチ素子１１として、ＳｉＣの高速スイッチングパワー半導体を適用するなどした場合、高速スイッチングに対応する静電容量にする必要があるため、任意に定めることができる値ではない。したがって、式（１１）において、任意に定めることができるのは、抵抗素子２１の抵抗値Ｒ_１と、半導体整流素子１４の浮遊容量Ｃ_ｄ１との２つの値になる。

【0070】

（式（１１）を満たす半導体装置の回路設計手法）
式（１１）を満たすように、半導体装置１の回路設計を行う回路設計手法として、以下の２通りの手法が考えられる。第１の回路設計手法は、式（１１）に含まれる抵抗素子２１の抵抗値Ｒ_１以外の値を予め定めておき、その上で、抵抗素子２１の抵抗値Ｒ_１を調整して、式（１１）を満たす抵抗値Ｒ_１を選択する手法である。式（１１）から分かるように、例えば、抵抗値Ｒ_１を減少させると、式（１１）の左辺の分母も小さくなるので、式（１１）の左辺の値が大きくなる。そのため、Ｃ_ｄ１の値の許容範囲が広くなり、半導体整流素子１４の選択肢の幅が広くなることになる。

【0071】

すなわち、第１の回路設計手法は、式（１１）を満たすような抵抗値Ｒ_１を有する抵抗素子２１を選択する手法であり、抵抗素子２１の置き換えのみで、新たに部品を追加する手法ではない。したがって、第１の回路設計手法によれば、新たに部品を追加することなく、短絡電流Ｉ_Ｄが、導線６１に流れたとしても、遅延なく適切なタイミングで半導体スイッチ素子１１を短絡電流Ｉ_Ｄから保護することができる。ただし、抵抗値Ｒ_１を減少させると、電流Ｉ_Ａが増加するので、抵抗素子２１，２２，３２の消費電力が増加する。そのため、第１の回路設計手法では、定格電力を確保するために、回路素子のサイズを大きくする必要がある。回路素子のサイズを大きくすると、半導体装置１の基板も大きくする必要があるため、半導体装置１のサイズも大きくなり、出力密度が低下してしまうというディメリットがある。

【0072】

第２の回路設計手法は、式（１１）に含まれる半導体整流素子１４の浮遊容量Ｃ_ｄ１以外の値を予め定めておき、浮遊容量Ｃ_ｄ１を調整して、式（１１）を満たす浮遊容量Ｃ_ｄ１を選択する手法である。浮遊容量Ｃ_ｄ１を調整する手段として、以下の２通りの手段がある。浮遊容量Ｃ_ｄ１を調整する第１の手段は、半導体整流素子１４として半導体ダイオードが適用される場合、半導体ダイオードのＰＮ接合面の面積の大きさを調整する手段である。図８（ａ）に示すように、Ｐ型半導体９１と、Ｎ型半導体９２とを接合した場合に、Ｐ型半導体９１と、Ｎ型半導体９２との間に空乏層９３が生成される。図８（ｂ）に示すように空乏層９３は、Ｐ型半導体９１の接合面９４と、Ｎ型半導体９２の接合面に挟まれたキャパシタとみなすことができ、当該キャパシタの静電容量が、浮遊容量Ｃ_ｄ１になる。そのため、浮遊容量Ｃ_ｄ１は、次式（１２）に基づいて算出される値になる。

【0073】

【数12】

【0074】

式（１２）において、εは、空乏層９３の誘電率であり、ｄは、接合面９４，９５の間の長さである。Ｓは、接合面９４，９５の面積、すなわち、いわゆるチップ面積である。したがって、例えば、式（１１）を満たすために、浮遊容量Ｃ_ｄ１を小さくする場合、接合面９４，９５のチップ面積Ｓを小さくすればよいことになる。

【0075】

すなわち、第２の回路設計手法の第１の手段は、式（１１）を満たすような浮遊容量Ｃ_ｄ１を有する半導体整流素子１４を選択する手法であり、半導体整流素子１４の置き換えのみで、新たに部品を追加する手法ではない。したがって、第２の回路設計手法の第１の手段によれば、新たに部品を追加することなく、また、第１の回路設計手法のディメリットである半導体装置１のサイズの増加や、出力密度の低下を伴うことなく、短絡電流Ｉ_Ｄが、導線６１に流れたとしても、遅延なく適切なタイミングで半導体スイッチ素子１１を短絡電流Ｉ_Ｄから保護することができる。ただし、一般的な半導体ダイオードの場合、チップ面積Ｓを小さくすると、半導体ダイオードのサイズも小さくなるため、アノード端子と、カソード端子との間の端子間距離が短くなる。そのため、絶縁距離を確保することができず、半導体ダイオードの絶縁耐圧が低下するというディメリットがある。

【0076】

浮遊容量Ｃ_ｄ１を調整する第２の手段は、半導体整流素子１４を直列に接続した複数の半導体ダイオードで構成し、直列に接続する半導体ダイオードの個数を調整する手段である。例えば、同一の浮遊容量を有する半導体ダイオードをｎ個直列に接続することにより、当該半導体ダイオードを１つ用いる場合よりも、浮遊容量の大きさを１／ｎにすることができる。このように、複数の半導体ダイオードを直列に接続したものを半導体整流素子１４とする場合、半導体ダイオードの絶縁耐圧を維持しつつ、浮遊容量Ｃ_ｄ１を減らすことが可能になる。

【0077】

すなわち、第２の回路設計手法の第２の手段によれば、第２の回路設計手法の第１の手段における半導体ダイオードの絶縁耐圧が低下するというディメリットを克服しつつ、短絡電流Ｉ_Ｄが、導線６１に流れたとしても、遅延なく適切なタイミングで半導体スイッチ素子１１を短絡電流Ｉ_Ｄから保護することができる。ただし、半導体整流素子１４を直列に接続した複数の半導体ダイオードで構成するため、部品の数が増えてしまうというディメリットがある。

【0078】

（その他の補足的な構成例）
上記の実施形態において、半導体スイッチ素子１１は、例えば、Ｎチャネルのエンハンスメント型のＭＯＳＦＥＴとしている。これに対して、半導体スイッチ素子１１として、Ｎチャネルのデプレッション型のＭＯＳＦＥＴを適用してもよい。また、半導体スイッチ素子１１として、Ｐチャネルのエンハンスメント型のＭＯＳＦＥＴや、Ｐチャネルのデプレッション型のＭＯＳＦＥＴを適用してもよい。また、半導体スイッチ素子１１として、ＭＯＳＦＥＴに替えて、ＩＧＢＴなどのバイポーラトランジスタを適用するようにしてもよい。なお、上記した「電流流入側端子」及び「電流流出側端子」の各々に対応する端子は、半導体スイッチ素子１１として適用される回路素子の種類に応じて変わることになる。例えば、Ｐチャネルのエンハンスメント、または、デプレッション型のＭＯＳＦＥＴが、半導体スイッチ素子１１として適用される場合、「電流流入側端子」が示す端子は、ソース端子となり、「電流流出側端子」が示す端子は、ドレイン端子になる。

【0079】

上記の実施形態において、分圧回路１２は、抵抗素子２１と、抵抗素子２２という２つの抵抗素子を備えている。これに対して、分圧回路１２は、３つ以上の抵抗素子を備える分圧回路であってもよい。分圧回路１２が、３つ以上の抵抗素子を備える場合、半導体整流素子１４と接続する接続点６６は、分圧回路１２が備える複数の抵抗素子の間のいずれかに位置する。この場合に、電源１３から接続点６６の間に、複数の抵抗素子が存在するときには、当該複数の抵抗素子の合成抵抗値が、抵抗値Ｒ_１になり、残りの抵抗素子の合成抵抗値が、抵抗値Ｒ_２になる。

【0080】

上記の実施形態において、半導体装置１の導線６２は、電源１３のＧＮＤに接続されている。これに対して、例えば、半導体装置１の半導体スイッチ素子１１が、インバータの上側のアームに適用される場合、導線６２には、一定の電圧が印加され、電源１３の電源電圧Ｖ_ＣＣも、当該一定の電圧分、増加することになり、半導体装置１の動作電圧が、当該一定の電圧分、増加することになる。

【0081】

上記の実施形態において、半導体スイッチ素子１１を短絡電流Ｉ_Ｄから保護する短絡保護回路を明示的に示していないが、例えば、半導体装置１が、電力変換器やインバータに適用されている場合、以下の部分が、短絡保護回路に相当することになる。すなわち、半導体装置１の駆動処理部４１から電力変換器やインバータの処理を行う構成を除き、更に、半導体装置１から半導体スイッチ素子１１、抵抗素子１７を除いた部分が、半導体スイッチ素子１１を短絡電流Ｉ_Ｄから保護する短絡保護回路に相当することになる。

【0082】

以上、この発明の実施形態について図面を参照して詳述してきたが、具体的な構成はこの実施形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計等も含まれる。

【0083】

＜付記＞
各実施形態に記載の半導体装置１に含まれる短絡保護回路は、例えば以下のように把握される。

【0084】

（１）第１の態様に係る短絡保護回路は、一端において接続する電源１３から供給される電源電圧Ｖ_ＣＣを分圧する分圧回路１２と、前記分圧回路１２の抵抗素子２１，２２間に一端が接続し、他端が保護対象の半導体スイッチ素子１１の電流流入側の端子に接続する導線６１の経路上に接続する半導体整流素子１４であって前記一端から前記他端の方向が整流方向になるように接続する半導体整流素子１４と、前記分圧回路１２の他端に接続するＲＣ並列回路１５と、前記半導体スイッチ素子１１がＯＮ状態の場合に、前記ＲＣ並列回路１５に備えられるキャパシタ素子３１の電圧に基づいて前記導線６１に短絡電流Ｉ_Ｄが流れていることを検出すると、前記半導体スイッチ素子１１をＯＦＦ状態にする駆動部１６と、を備え、前記半導体整流素子１４の浮遊容量Ｃ_ｄ１は、前記短絡電流Ｉ_Ｄが前記導線６１に流れた際に、前記ＲＣ並列回路１５の前記キャパシタ素子３１の前記分圧回路１２に接続する一端の電圧が、当該キャパシタ素子３１の他端の電圧よりも高くなるようにするという条件を満たす浮遊容量Ｃ_ｄ１である。本態様、及び以下の各態様によれば、半導体スイッチ素子１１を増やすことなく、適切なタイミングで半導体スイッチ素子１１を短絡電流Ｉ_Ｄから保護することができる

【0085】

（２）第２の態様に係る短絡保護回路は、（１）の短絡保護回路であって、前記分圧回路１２は、前記電源１３に一端で直接接続する抵抗素子２１を備えており、前記半導体整流素子１４の前記一端は、前記抵抗素子２１の他端に接続しており、前記抵抗素子２１の抵抗値をＲ_１とし、前記電源電圧１３の電圧値をＶ_ＣＣとし、前記ＲＣ並列回路１５の前記キャパシタ素子３１の静電容量をＣ_１とし、前記半導体スイッチ素子１１の前記電流流入側の端子と、前記半導体スイッチ素子１１の電流流出側の端子との間の電圧変化をｄＶ_ｄｓ／ｄｔとし、前記半導体整流素子１４の浮遊容量をＣ_ｄ１とした場合、前記Ｃ_ｄ１は、１／｛（３×ｄＶ_ｄｓ／ｄｔ×Ｒ_１）／Ｖ_ＣＣ－１／Ｃ_１｝＞Ｃ_ｄ１の条件式を満たす。

【0086】

（３）第３の態様に係る短絡保護回路は、（２）の短絡保護回路であって、前記条件式において前記Ｒ_１以外の変数を予め定めた固定値とし、前記Ｒ_１を調整して前記条件式を満たす前記Ｒ_１を選択する。

【0087】

（４）第４の態様に係る短絡保護回路は、（２）の短絡保護回路であって、前記半導体整流素子１４は、半導体ダイオードであり、前記条件式において前記Ｃ_ｄ１以外の変数を予め定めた固定値とし、前記半導体ダイオードのＰＮ接合面の面積を調整して、前記条件式を満たす前記Ｃ_ｄ１を選択する。

【0088】

（５）第５の態様に係る短絡保護回路は、（２）の短絡保護回路であって、前記半導体整流素子１４は、直列に接続した複数の半導体ダイオードで構成されており、前記条件式において前記Ｃ_ｄ１以外の変数を予め定めた固定値とし、直列に接続した前記半導体ダイオードの個数を調整して、前記条件式を満たす前記Ｃ_ｄ１を選択する。

【符号の説明】

【0089】

１ 半導体装置
１１ 半導体スイッチ素子
１２ 分圧回路
１３ 電源
１４ 半導体整流素子
１５ ＲＣ並列回路
１６ 駆動部
１７，２１，２２，３２ 抵抗素子
３１ キャパシタ素子
４１ 駆動処理部
４２，４３ 半導体ダイオード
４４ スイッチ
５１ ＩＮ端子
５２ ＤＥＳＡＴ端子
５３ ＧＮＤ端子
５４ ＯＵＴ端子
６１，６２ 導線
６５，６６ 接続点

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】