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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024174840
(43)【公開日】2024-12-17
(54)【発明の名称】イメージセンサー
(51)【国際特許分類】
H01L 27/146 20060101AFI20241210BHJP
【ＦＩ】
H01L27/146 A
【審査請求】未請求
【請求項の数】10
【出願形態】ＯＬ
(21)【出願番号】P 2024088507
(22)【出願日】2024-05-31
(31)【優先権主張番号】10-2023-0072460
(32)【優先日】2023-06-05
(33)【優先権主張国・地域又は機関】KR
(71)【出願人】
【識別番号】390019839
【氏名又は名称】三星電子株式会社
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】１２９，Ｓａｍｓｕｎｇ－ｒｏ，Ｙｅｏｎｇｔｏｎｇ－ｇｕ，Ｓｕｗｏｎ－ｓｉ，Ｇｙｅｏｎｇｇｉ－ｄｏ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ
(74)【代理人】
【識別番号】100107766
【弁理士】
【氏名又は名称】伊東 忠重
(74)【代理人】
【識別番号】100229448
【弁理士】
【氏名又は名称】中槇 利明
(72)【発明者】
【氏名】金 宰浩
(72)【発明者】
【氏名】朴 惠允
(72)【発明者】
【氏名】姜 奇材
(72)【発明者】
【氏名】高 聖勳
(72)【発明者】
【氏名】金 珍石
(72)【発明者】
【氏名】李 旭
(72)【発明者】
【氏名】全 柱▲ひょん▼
(72)【発明者】
【氏名】權 九▲ひょん▼
【テーマコード（参考）】
4M118
【Ｆターム（参考）】
4M118AA05
4M118AA10
4M118AB01
4M118BA14
4M118CA04
4M118CA07
4M118CA09
4M118CA34
4M118CB13
4M118DD04
4M118FA06
4M118FA27
4M118FA28
4M118FA33
4M118FA38
4M118GA08
4M118GC08
4M118GC14
4M118GC20
4M118GD04
4M118GD15
(57)【要約】
【課題】トラップ特性が改善された画素を提供する。
【解決手段】イメージセンサーは光電変換領域を含む基板、基板上に提供される半導体パターン、半導体パターン上に提供されるゲート電極、及び半導体パターンとゲート電極との間に提供されるゲート絶縁膜、を含み、半導体パターンは、第１ソース／ドレーン領域を含む第１サブパターン、第２ソース／ドレーン領域を含む第２サブパターン、及び第１サブパターンと第２サブパターンとの間に提供される第３サブパターンを含み、ゲート電極は第３サブパターン上に提供され、第１サブパターン、第２サブパターン、及び第３サブパターンは互いに異なる方向に沿って延長する。
【選択図】図４Ａ
【解決手段】イメージセンサーは光電変換領域を含む基板、基板上に提供される半導体パターン、半導体パターン上に提供されるゲート電極、及び半導体パターンとゲート電極との間に提供されるゲート絶縁膜、を含み、半導体パターンは、第１ソース／ドレーン領域を含む第１サブパターン、第２ソース／ドレーン領域を含む第２サブパターン、及び第１サブパターンと第２サブパターンとの間に提供される第３サブパターンを含み、ゲート電極は第３サブパターン上に提供され、第１サブパターン、第２サブパターン、及び第３サブパターンは互いに異なる方向に沿って延長する。
【選択図】図４Ａ
【特許請求の範囲】
【請求項1】
光電変換領域を含む基板と、
前記基板上に提供される半導体パターンと、
前記半導体パターン上に提供されるゲート電極と、
前記半導体パターンと前記ゲート電極との間に提供されるゲート絶縁膜と、を含み、
前記半導体パターンは、第１ソース／ドレーン領域を含む第１サブパターン、第２ソース／ドレーン領域を含む第２サブパターン、及び前記第１サブパターンと前記第２サブパターンとの間に提供される第３サブパターンを含み、
前記ゲート電極は、前記第３サブパターン上に提供され、
前記第１サブパターン、前記第２サブパターン、及び前記第３サブパターンは、互いに異なる方向に沿って延長する、イメージセンサー。
前記基板上に提供される半導体パターンと、
前記半導体パターン上に提供されるゲート電極と、
前記半導体パターンと前記ゲート電極との間に提供されるゲート絶縁膜と、を含み、
前記半導体パターンは、第１ソース／ドレーン領域を含む第１サブパターン、第２ソース／ドレーン領域を含む第２サブパターン、及び前記第１サブパターンと前記第２サブパターンとの間に提供される第３サブパターンを含み、
前記ゲート電極は、前記第３サブパターン上に提供され、
前記第１サブパターン、前記第２サブパターン、及び前記第３サブパターンは、互いに異なる方向に沿って延長する、イメージセンサー。
【請求項2】
前記ゲート電極は、前記第３サブパターンの第１側面上に延長する、請求項１に記載のイメージセンサー。
【請求項3】
前記第１側面は、｛３１０｝面又は｛２１０｝面である、請求項２に記載のイメージセンサー。
【請求項4】
前記半導体パターンは、前記第２サブパターン及び前記第３サブパターンの間に提供される第４サブパターンをさらに含み、
前記ゲート電極は、前記第４サブパターン上に提供され、
前記第４サブパターンは、前記第１サブパターン、前記第２サブパターン、及び前記第３サブパターンと異なる方向に沿って延長する、請求項１に記載のイメージセンサー。
前記ゲート電極は、前記第４サブパターン上に提供され、
前記第４サブパターンは、前記第１サブパターン、前記第２サブパターン、及び前記第３サブパターンと異なる方向に沿って延長する、請求項１に記載のイメージセンサー。
【請求項5】
前記ゲート電極は、前記第４サブパターンの第３側面及び前記第３側面の反対側に位置する前記第４サブパターンの第４側面上に延長する、請求項４に記載のイメージセンサー。
【請求項6】
前記第３側面及び前記第４側面は｛３１０｝面又は｛２１０｝面である、請求項５に記載のイメージセンサー。
【請求項7】
前記半導体パターンは、前記第１サブパターン及び前記第２サブパターンの間に提供される第５サブパターンをさらに含み、
前記第５サブパターンは、前記第３サブパターンと並んで配列され、
前記ゲート電極は、前記第５サブパターン上に提供される、請求項１に記載のイメージセンサー。
前記第５サブパターンは、前記第３サブパターンと並んで配列され、
前記ゲート電極は、前記第５サブパターン上に提供される、請求項１に記載のイメージセンサー。
【請求項8】
前記第３サブパターンは、互いに反対側に配置される第１側面及び第２側面を有し、
前記第５サブパターンは、互いに反対側に配置される第５側面及び第６側面を有し、
前記ゲート電極は、前記第１側面、前記第２側面、前記第５側面、及び前記第６側面上に延長する、請求項７に記載のイメージセンサー。
前記第５サブパターンは、互いに反対側に配置される第５側面及び第６側面を有し、
前記ゲート電極は、前記第１側面、前記第２側面、前記第５側面、及び前記第６側面上に延長する、請求項７に記載のイメージセンサー。
【請求項9】
前記第１側面、前記第２側面、前記第５側面、及び前記第６側面は｛３１０｝面又は｛２１０｝面である、請求項８に記載のイメージセンサー。
【請求項10】
第１画素と、
第２画素と、含み、
前記第１及び第２画素の各々は、光電変換領域及びフローティング拡散領域を含む基板、前記基板上に提供される半導体パターン、前記半導体パターン上に提供されるゲート電極、及び前記半導体パターンと前記ゲート電極との間に提供されるゲート絶縁膜を含み、
前記第１及び第２画素の各々において、
前記半導体パターンは、第１ソース／ドレーン領域を含む第１サブパターン、第２ソース／ドレーン領域を含む第２サブパターン、及び前記第１サブパターンと前記第２サブパターンとの間に提供される第３サブパターンを含み、前記第１サブパターン、前記第２サブパターン、及び前記第３サブパターンは、互いに異なる方向に沿って延長し、前記ゲート電極は、前記第３サブパターンの側面上に提供され、
前記第１及び第２画素の前記フローティング拡散領域は、前記第１画素の前記ゲート電極又は前記第２画素の前記ゲート電極に電気的に連結される、イメージセンサー。
第２画素と、含み、
前記第１及び第２画素の各々は、光電変換領域及びフローティング拡散領域を含む基板、前記基板上に提供される半導体パターン、前記半導体パターン上に提供されるゲート電極、及び前記半導体パターンと前記ゲート電極との間に提供されるゲート絶縁膜を含み、
前記第１及び第２画素の各々において、
前記半導体パターンは、第１ソース／ドレーン領域を含む第１サブパターン、第２ソース／ドレーン領域を含む第２サブパターン、及び前記第１サブパターンと前記第２サブパターンとの間に提供される第３サブパターンを含み、前記第１サブパターン、前記第２サブパターン、及び前記第３サブパターンは、互いに異なる方向に沿って延長し、前記ゲート電極は、前記第３サブパターンの側面上に提供され、
前記第１及び第２画素の前記フローティング拡散領域は、前記第１画素の前記ゲート電極又は前記第２画素の前記ゲート電極に電気的に連結される、イメージセンサー。
【発明の詳細な説明】
【技術分野】
【0001】
本発明はイメージセンサーに関する。
【背景技術】
【0002】
イメージセンサーは光学イメージ信号を電気信号に変換させる装置として、ＣＣＤ（ｃｈａｒｇｅ ｃｏｕｐｌｅｄ ｄｅｖｉｃｅ）イメージセンサーとＣＭＯＳ（ｃｏｍｐｌｅｍｅｎｔａｒｙ ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）イメージセンサー等がある。イメージセンサーは複数の画素を含む。各画素は各々の画素は入射される光を受光して電気信号に転換する受光領域及び受光領域で生成された電荷を利用して画素信号を出力する画素回路を含む。
【0003】
最近イメージセンサーの集積度が増加されることによって各々の画素のサイズが小さくなっている。これを具現化するための画素内の構成要素の配置及び形状に応じてイメージ伝送遅延等が生じるイメージセンサーの品質が低下される問題がある。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】米国特許７，５８２，５１６ Ｂ２号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
解決しようとする課題はトラップ特性が改善された画素を提供することにある。
【0006】
解決しようとする課題はノイズ特性が改善されたイメージセンサーを提供することにある。
【0007】
但し、解決しようとする課題は前記開示に前記限定されない。
【課題を解決するための手段】
【0008】
一側面において、光電変換領域を含む基板、前記基板上に提供される半導体パターン、前記半導体パターン上に提供されるゲート電極、及び前記半導体パターンと前記ゲート電極との間に提供されるゲート絶縁膜、を含み、前記半導体パターンは、第１ソース／ドレーン領域を含む第１サブパターン、第２ソース／ドレーン領域を含む第２サブパターン、及び前記第１サブパターンと前記第２サブパターンとの間に提供される第３サブパターンを含み、前記ゲート電極は前記第３サブパターン上に提供され、前記第１サブパターン、前記第２サブパターン、及び前記第３サブパターンは互いに異なる方向にしたがって延長するイメージセンサーが提供されることができる。
【0009】
前記ゲート電極は前記第３サブパターンの第１側面上に延長することができる。
【0010】
前記第１側面は｛３１０｝面又は｛２１０｝面であり得る。
【0011】
前記半導体パターンは、前記第２サブパターン及び前記第３サブパターンの間に提供される第４サブパターンをさらに含み、前記ゲート電極は前記第４サブパターン上に提供され、前記第４サブパターンは前記第１サブパターン、前記第２サブパターン、及び前記第３サブパターンと異なる方向に沿って延長することができる。
【0012】
前記ゲート電極は前記第４サブパターンの第３側面及び前記第３側面の反対側に位置する前記第４サブパターンの第４側面上に延長することができる。
【0013】
前記第３側面及び前記第４側面は｛３１０｝面又は｛２１０｝面であり得る。
【0014】
前記半導体パターンは、前記第１サブパターン及び前記第２サブパターンの間に提供される第５サブパターンをさらに含み、前記第５サブパターンは前記第３サブパターンと並んで配列され、前記ゲート電極は前記第５サブパターン上に提供されることができる。
【0015】
前記第３サブパターンは互いに反対側に配置される第１側面及び第２側面を有し、前記第５サブパターンは互いに反対側に配置される第５側面及び第６側面を有し、前記ゲート電極は前記第１側面、前記第２側面、前記第５側面、及び前記第６側面上に延長することができる。
【0016】
前記第１側面、前記第２側面、前記第５側面、及び前記第６側面は｛３１０｝面又は｛２１０｝面であり得る。
【0017】
一側面において、第１画素、及び第２画素、を含み、前記第１及び第２画素の各々は、光電変換領域及びフローティング拡散領域を含む基板、前記基板上に提供される半導体パターン、前記半導体パターン上に提供されるゲート電極、及び前記半導体パターンと前記ゲート電極との間に提供されるゲート絶縁膜を含み、前記第１及び第２画素の各々において、前記半導体パターンは、第１ソース／ドレーン領域を含む第１サブパターン、第２ソース／ドレーン領域を含む第２サブパターン、及び前記第１サブパターンと前記第２サブパターンとの間に提供される第３サブパターンを含み、前記第１サブパターン、前記第２サブパターン、及び前記第３サブパターンは互いに異なる方向に沿って延長し、前記ゲート電極は前記第３サブパターンの側面上に提供され、前記第１及び第２画素の前記フローティング拡散領域は前記第１画素の前記ゲート電極又は前記第２画素の前記ゲート電極に電気的に連結されるイメージセンサーが提供されることができる。
【発明の効果】
【0018】
本発明はトラップ特性が改善された画素を提供することができる。
【0019】
本発明はノイズ特性が改善されたイメージセンサーを提供することができる。
【0020】
但し、発明の効果は前記開示に限定されない。
【図面の簡単な説明】
【0021】
【図1】例示的な実施形態によるイメージセンサーのブロック図である。
【図4A】例示的な実施形態によるイメージセンサーの画素を示す平面図である。
【図5A】例示的な実施形態によるイメージセンサーの画素を示す平面図である。
【図6A】例示的な実施形態によるイメージセンサーの画素を示す平面図である。
【図7A】例示的な実施形態によるイメージセンサーの画素を示す平面図である。
【図8】例示的な実施形態によるイメージセンサーの画素を示す平面図である。
【図9A】例示的な実施形態によるイメージセンサーの画素を示す平面図である。
【図10A】例示的な実施形態によるイメージセンサーの画素グループを示す平面図である。
【図11】例示的な実施形態によるイメージセンサーの画素グループを示す平面図である。
【図12】例示的な実施形態によるイメージセンサーの画素グループを示す平面図である。
【図13】例示的な実施形態によるイメージセンサーの画素グループを示す平面図である。
【図14】例示的な実施形態によるイメージセンサーの画素グループを示す平面図である。
【図15】例示的な実施形態によるイメージセンサーの画素グループを示す平面図である。
【図16A】例示的な実施形態によるイメージセンサーの画素グループを示す平面図である。
【発明を実施するための形態】
【0022】
以下では、本発明の技術分野で通常の知識を有する者が本発明を容易に実施できる程度に、本発明の実施形態態が明確であり、詳細に記載される。
【0023】
【0024】
図１を参照すれば、イメージセンサー１０００が提供されることができる。イメージセンサー１０００はイメージ又は光センシング機能を有する電子機器に搭載されることができる。例えば、イメージセンサー１０００はカメラ、スマートフォン、ウェアラブル機器、モノのインターネット（Ｉｎｔｅｒｎｅｔ ｏｆ Ｔｈｉｎｇｓ（ＩｏＴ））、タブレットＰＣ（Ｐｅｒｓｏｎａｌ Ｃｏｍｐｕｔｅｒ）、ＰＤＡ（Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔ）、ＰＭＰ（ｐｏｒｔａｂｌｅ ＭｕｌｔｉｍｅｄｉａＰｌａｙｅｒ）、ナビゲーション（ｎａｖｉｇａｔｉｏｎ）装置等のような電子機器に搭載されることができる。イメージセンサー１０００は車両、家具、製造設備、ドア、各種計測機器等に部品として具備される電子機器に搭載されることができる。
【0025】
イメージセンサー１０００は画素アレイ（Ｐｉｘｅｌ Ａｒｒａｙ）１１１０、コントローラ（Ｃｏｎｔｒｏｌｌｅｒ）１１３０、行ドライバー（Ｒｏｗ Ｄｒｉｖｅｒ）１１２０、及び画素信号処理部１１４０を含む制御部を含むことができる。
【0026】
図２に図示されたように、画素アレイ１１１０は第１方向ＤＲ１及び第２方向ＤＲ２に沿って２次元的に配列された複数の画素を含むことができる。複数の画素は高い品質のイメージを生成できるように一定のパターンに配列されることができる。例えば、複数の画素はベイヤーパターン（Ｂａｙｅｒ Ｐａｔｔｅｒｎ）又はチェスのモザイク（ｃｈｅｓｓ ｍｏｓａｉｃ）パターンに配列されることができる。複数の画素がベイヤーパターンを有する場合、画素アレイ１１１０内の画素は各々赤色光、緑色光、及び青色光を受光することができる。一例で、複数の画素はシアン（Ｃｙａｎ）光、マゼンタ（Ｍａｇｅｎｔａ）光、イエロー（Ｙｅｌｌｏｗ）光、及びホワイト（Ｗ）光を受光することができる。画素の各々は光電変換素子を含むことができる。光電変換素子は光を吸収して電荷キャリヤー（電子又は正孔）を生成することができる。例えば、光電変換素子はフォトダイオード（Ｐｈｏｔｏｄｉｏｄｅｓ）、フォトトランジスタ（Ｐｈｏｔｏｔｒａｎｓｉｓｔｏｒｓ）、フォトゲート（Ｐｈｏｔｏｇａｔｅｓ）、ピンドフォトダイオード（ｐｉｎｎｅｄ Ｐｈｏｔｏｄｉｏｄｅｓ）、又はこれらの組合せを含むことができる。複数の画素の出力電圧は生成された電荷キャリヤーに基づいて決定されることができる。
【0027】
画素アレイ１１１０は画素グループＰＸＧを含むことができる。画素グループＰＸＧはリセットトランジスタＲＸ、選択トランジスタＳＸ、及びソースフォロワートランジスタＤＸを共有する画素ＰＸの集合であり得る。画素グループＰＸＧが４つの画素ＰＸで構成されることと図示されたが、これは例示的なものである。他の例で、画素グループＰＸＧは４つより少ないか、或いは多い画素ＰＸを含むことができる。
【0028】
画素アレイ１１１０は行ドライバー１１２０から行選択信号、リセット信号、電荷伝送信号等の多数の駆動信号を受信して駆動されることができる。行ドライバー１１２０は多数のピクセルを駆動するための多数の駆動信号を画素アレイ１１１０に提供することができる。一例で、駆動信号は画素アレイ１１１０の行（ｒｏｗ）単位に提供されることができる。行ドライバー１１２０の駆動信号によって選択された画素アレイ１１１０の１つの行に属する画素は行ドライバー１１２０が出力する信号によって同時に活性化されることができる。選択された行に属する画素は吸収した光に応じる出力電圧を対応する列の出力ラインに提供することができる。一例で、画素は行単位に一度に１つずつ出力電圧を提供することができる。出力電圧は相関二重サンプラー１１４２に提供されることができる。
【0029】
画素信号処理部１１４０は相関二重サンプラー（ＣＤＳ）１１４２、アナログ－デジタルコンバータ（ＡＤＣ）１１４４、及びバッファ１１４６を含むことができる。相関二重サンプラー１１４２は画素アレイ１１１０で提供された出力電圧をサンプリング及びホールドすることができる。相関二重サンプラー１１４２はノイズを減少させ、信号対ノイズ比率（Ｓｉｇｎａｌ Ｎｏｉｓｅ Ｒａｔｉｏ、ＳＮＲ）を向上させることができる。相関二重サンプラー１１４２は画素の出力電圧でノイズ電圧を除去するように構成されることができる。例えば、相関二重サンプラー１１４２は特定のノイズレベルと、出力信号による信号レベルを二重にサンプリングして、ノイズレベルと信号レベルの差に該当する差レベルを出力することができる。相関二重サンプラー１１４２はランプ信号生成器１１４８が生成したランプ信号が入力されて互いに比較して比較結果を出力することができる。
【0030】
アナログ－デジタルコンバータ１１４４は相関二重サンプラー１１４２から受信する差レベルに対応するアナログ信号をデジタル信号に変換することができる。バッファ１１４６はデジタル信号をラッチ（ｌａｔｃｈ）することができ、ラッチされた信号は順次的にイメージセンサー１０００の外部に出力されてイメージプロセッサ（図示省略）に伝達されることができる。
【0031】
コントローラ１１３０は画素アレイ１１１０が光を吸収して電荷を蓄積するようにするか、又は蓄積された電荷を一時的に格納するようにし、格納された電荷に応じる電気的信号を画素アレイ１１１０の外部に出力するように、行ドライバー１１２０を制御することができる。また、コントローラ１１３０は画素アレイ１１１０が提供する出力電圧を測定するように、画素信号処理部１１４０を制御することができる。
【0032】
図３を参照すれば、複数の画素ＰＸの各々は光電変換素子ＰＤ、伝送トランジスタＴＸ、及びフローティング拡散領域ＦＤを含むことができる。光電変換素子ＰＤは外部から入射された光の量に比例して光電荷を生成及び蓄積することができ、フォトダイオード、フォトトランジスタ、フォトゲート、ピンドフォトダイオード、又はこれらの組合せを含むことができる。
【0033】
伝送トランジスタＴＸは伝送ゲートＴＧを含むことができる。伝送ゲートＴＧは光電変換素子で生成された電荷キャリヤーをフローティング拡散領域ＦＤに伝送することができる。伝送ゲートＴＧに行ドライバー１１２０から提供される伝送制御電圧が印加されることができる。例えば、伝送ゲートに印加される伝送制御電圧によって光電変換素子ＦＤとフローティング拡散領域１０４との間にチャンネルが形成されることができる。光電変換素子で生成された電荷キャリヤーは光電変換素子ＦＤとフローティング拡散領域１０４との間のチャンネルに沿ってフローティング拡散領域１０４に移動することができる。伝送トランジスタＴＸのドレーン端子はフローティング拡散領域１０４に電気的に連結され、ソース端子は光電変換素子ＦＤに電気的に連結されることができる。
【0034】
フローティング拡散領域ＦＤは光電変換素子ＰＤで生成された電荷が伝送された累積して格納することができる。フローティング拡散領域ＦＤに蓄積された電荷量に応じてソースフォロワートランジスタＤＸが制御されることができる。ソースフォロワートランジスタＤＸのゲート端子はフローティング拡散領域１０４に電気的に連結されることができ、ドレーン端子に第２電源電圧ＶＤＤ２が印加され、ソース端子は選択トランジスタＳＸのドレーン端子と電気的に連結されることができる。ソースフォロワートランジスタＤＸはフローティング拡散領域ＦＤの電荷量に比例して電流を出力するソースフォロワーバッファ増幅器（ｓｏｕｒｃｅ ｆｏｌｌｏｗｅｒ ｂｕｆｆｅｒ ａｍｐｌｉｆｉｅｒ）であり得る。
【0035】
リセットトランジスタＲＸはフローティング拡散領域ＦＤに蓄積された電荷を周期的にリセットさせることができる。リセットトランジスタＲＸのゲート端子はリセット信号ラインＲＧに電気的に連結されることができる。リセットトランジスタＲＸのドレーン端子はフローティング拡散領域ＦＤと連結され、ソース端子は第１電源電圧ＶＤＤ１に連結されることができる。一実施形態で、第１電源電圧ＶＤＤ１は第２電源電圧ＶＤＤ２と実質的に同一であることができる。リセットトランジスタＲＸがターンオン（ｔｕｒｎ－ｏｎ）されれば、リセットトランジスタＲＸのソース端子と連結された第１電源電圧ＶＤＤ１が前記フローティング拡散領域ＦＤに伝達される。リセットトランジスタＲＸがターンオンされる時、フローティング拡散領域ＦＤに蓄積された電荷が排出されてフローティング拡散領域ＦＤがリセットされることができる。電荷キャリアーが電子である場合、フローティング拡散領域１０４に電子が蓄積されることによってフローティング拡散領域１０４の電圧が下げることができる。リセットトランジスタＲＸがターンオンされれば、フローティング拡散領域１０４の電子が外部に排出され、フローティング拡散領域１０４の電圧は第１電源電圧ＶＤＤ１に上昇されることができる。フローティング拡散領域１０４に第１電源電圧ＶＤＤ１が印加されることによって、ソースフォロワートランジスタＤＸのゲート端子に第１電源電圧ＶＤＤ１が印加されてソースフォロワートランジスタＤＸの出力をリセットさせることができる。
【0036】
選択トランジスタＳＸは行単位に複数の画素ＰＸを選択することができる。選択トランジスタＳＸは選択された画素の各々に含まれるソースフォロワートランジスタＤＸで生成された電流を出力ライン（図示せず）に伝達することができる。選択トランジスタＳＸのドレーン端子、ソース端子、及びゲート端子は各々ソースフォロワートランジスタＤＸのソース端子、出力ライン、及び行選択ラインＳＧに電気的に連結されることができる。選択トランジスタＳＸのゲート端子に行選択ラインＳＧから印加される選択制御信号が印加されてソースフォロワートランジスタＤＸが生成した信号を出力ラインに出力することができる。
【0037】
図４Ａは例示的な実施形態によるイメージセンサーの画素を示す平面図である。図４Ｂは図４ＡのＡ１－Ａ１’線に沿う断面図である。図４Ｃは図４ＡのＡ２－Ａ２’線に沿う断面図である。図４Ｄは図４Ａの半導体パターンを示す平面図である。
【0038】
図４Ａ乃至図４Ｃを参照すれば、基板１００が提供されることができる。基板１００は半導体基板であり得る。本明細書で、基板１００はシリコン（Ｓｉ）基板であることと説明される。但し、本発明の技術的思想は他の半導体基板にも適用されることができる。基板１００は互いに反対方向に向かう第１面１００ａ及び第２面１００ｂを含むことができる。第１面１００ａ及び第２面１００ｂは第１方向ＤＲ１及び第２方向ＤＲ２に沿って延長することができる。第１方向ＤＲ１及び第２方向ＤＲ２は各々立方構造（ｃｕｂｉｃ ｓｔｒｕｃｔｕｒｅ）の第１番目の軸方向と第２番目の軸方向であり得る。第１面１００ａ及び第２面１００ｂは互いに第３方向ＤＲ３に沿って離隔されることができる。第３方向ＤＲ３は第１方向ＤＲ１及び第２方向ＤＲ２と垂直することができる。第３方向ＤＲ３は立方構造の第３番目の軸方向であり得る。立方構造の結晶軸がｘ軸、ｙ軸、ｚ軸で示される場合、第１方向ＤＲ１、第２方向ＤＲ２、及び第３方向ＤＲ３は各々ｘ軸方向、ｙ軸方向、及びｚ軸方向であり得る。立方構造の結晶軸がａ１軸、ａ２軸、及びａ３軸で示される場合、第１方向ＤＲ１、第２方向ＤＲ２、及び第３方向ＤＲ３は各々ａ１軸方向、ａ２軸方向、及びａ３方向であり得る。基板１００は［１００］基板であり得る。第１面１００ａの等価面指数は｛１００｝であり得る。以下では、等価面指数は結晶学的に等価である面のミラー指数を示すことができる。例えば、第１面１００ａは（１００）面であり得る。
【0039】
基板１００は第１導電型を有することができる。例えば、第１導電型はｐ型又はｎ型であり得る。基板１００の導電型がｐ型である場合、基板１００は３族元素（例えば、ホウ素（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）等）、又は２族元素を不純物で含むシリコン（Ｓｉ）基板であり得る。基板１０２の導電型がｎ型である場合、５族元素（例えば、リンＰ、ヒ素（Ａｓ）、アンチモン（Ｓｂ）等）、６族、又は７族元素を不純物で含むシリコン（Ｓｉ）基板であり得る。以下では、導電型がｎ型である領域は５族、６族、又は７族元素を不純物で含むことができる。以下では、基板１００が第１導電型及び第２導電型を有するようにする不純物は各々第１不純物及び第２不純物として称されることができる。第１導電型がｐ型又はｎ型である場合、第２導電型は各々ｎ型又はｐ型であり得る。基板１００はエピタキシャル成長（ｅｐｉｔａｘｉａｌ ｇｒｏｗｔｈ）工程によって形成されるエピ層（ｅｐｉ ｌａｙｅｒ）であり得る。説明の簡易化のために、以下では第１導電型はｐ型であり、第２導電型はｎ型であると説明される。
【0040】
基板１００上に素子分離膜１１０が提供されることができる。素子分離膜１１０は活性領域を定義することができる。活性領域は後述される伝送ゲート構造１０６、フローティング拡散領域１０４、及び接地領域１０５が提供される領域であり得る。第１面１００ａは活性領域の上面を指称することができる。平面視において、素子分離膜１１０は活性領域を囲むことができる。素子分離膜１１０は第３方向ＤＲ３に沿う厚さを有することができる。素子分離膜１１０の厚さは後述される画素分離膜１０８の厚さより小さくすることができる。例えば、素子分離膜１１０は浅いトレンチ分離（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ、ＳＴＩ）膜であり得る。一例で、素子分離膜１１０の上面は第１面１００ａと実質的に同一なレベルに位置することができる。素子分離膜１１０はシリコン窒化物、シリコン酸化物、シリコン酸窒化物、又はこれらの組合せを含むことができる。
【0041】
画素分離膜１０８が基板１００の側面上に提供されることができる。平面視において、画素分離膜１０８は基板１００を囲むことができる。画素分離膜１０８は第３方向ＤＲ３に沿って延長することができる。一例で、画素分離膜１０８の上面及び底面は各々第１面１００ａ及び第２面１００ｂと実質的に同一なレベルに位置することができる。画素分離膜１０８は互いに隣接する画素間の電荷キャリヤー交換で信号対雑音比を低下させる電気的クロストーク（ｅｌｅｃｔｒｉｃ ｃｒｏｓｓｔａｌｋ）現象を防止するか、或いは減少させることができる。例えば、画素分離膜１０８は伝導性物質（例えば、ドーピングされたポリシリコン、金属、金属シリサイド、金属窒化物、又は金属含有物質の中で少なくとも１つ）、絶縁物質（例えば、シリコン系絶縁物質（例えば、シリコン窒化物、シリコン酸化物、及び／又はシリコン酸窒化物）、又は高誘電物質（例えば、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、アルミニウム（Ａｌ）、タンタル（Ｔａ）、チタニウム（Ｔｉ）、イットリウム（Ｙ）、及びランタノイド（Ｌａ））で構成されたグループで選択される少なくとも１つの金属を含む金属酸化物（ｍｅｔａｌ ｏｘｉｄｅ）を含むことができる。一例で、画素分離膜１０８の側壁が反射率が高い物質でドーピングされて、光が入射したピクセルではないそれと隣接するピクセルで検出される光学的クロストーク（ｏｐｔｉｃａｌ ｃｒｏｓｓｔａｌｋ）現象を防止するか、或いは減少させることができる。例えば、反射率が高い物質はボロン（Ｂｏｒｏｎ）であり得る。画素分離膜１０８が伝導性物質を含む場合、一例で、画素分離膜１０８と基板１００との間に負の固定電荷層（ｎｅｇａｔｉｖｅ ｆｉｘｅｄ ｃｈａｒｇｅ ｌａｙｅｒ）が提供されることができる。陰の固定電荷層は、例えばハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、アルミニウム（Ａｌ）、タンタル（Ｔａ）、チタニウム（Ｔｉ）、イットリウム（Ｙ）、及びランタノイド（Ｌａ）で構成されたグループで選択される少なくとも１つの金属を含む金属酸化物を含むことができる。但し、画素分離膜１０８の構造は必要によって決定されることができる。一実施形態で、画素分離膜１０８は単一構造を有する絶縁膜であり得る。一実施形態で、画素分離膜１０８は第１面１００ａに隣接するように位置する上部絶縁膜及び第２面１００ｂに隣接するように位置する下部絶縁膜を含むことができる。
【0042】
光電変換領域１０２が基板１００内に提供されることができる。一実施形態で、光電変換領域１０２は少なくとも１つのフォトダイオードを含むことができる。例えば、光電変換領域１０２はｐｎフォトダイオードを含むことができる。例えば、光電変換領域１０２のｐ型領域は基板１００であり、ｎ型領域は基板１００に第２不純物が注入されて形成されることができる。一例で、ｐ型領域は基板１００に第１不純物が注入されて形成された領域であり得る。この場合、ｐ型領域のドーピング濃度は基板１００のドーピング濃度より高くすることができる。一例で、基板１００に第１不純物がさらに注入されて互いに異なる深さに位置する複数のｐｎ接合を形成することができる。但し、光電変換領域１０２がフォトダイオードを含むことは例示的なものである。一実施形態で、光電変換領域１０２はフォトトランジスタ（Ｐｈｏｔｏｔｒａｎｓｉｓｔｏｒｓ）、フォトゲート（Ｐｈｏｔｏｇａｔｅｓ）、又はピンドフォトダイオード（ｐｉｎｎｅｄ Ｐｈｏｔｏｄｉｏｄｅｓ）を含むことができる。光電変換領域１０２に光が入射された場合、光電変換領域１０２で電子－正孔対（ｅｌｅｃｔｒｏｎ－ｈｏｌｅ Ｐａｉｒ、ＥＨＰ）が生成されることができる。例えば、電子－正孔対はｐｎ接合に隣接する領域に形成される空乏領域（ｄｅｐｌｅｔｉｏｎ ｒｅｇｉｏｎ）で生成されることができる。光は波長に応じて基板１００を透過する深さが異なるので、互いに異なる深さに位置する複数のｐｎ接合を利用する場合、互いに異なる波長を有する光が効率的に検出されることができる。光電変換領域１０２に入射する光の強さが強いほど、多い電子－正孔対が生成されることができる。光電変換領域１０２にリバ－スバイアスが印加されれば、光電変換領域１０２に電荷キャリヤー（電子又は正孔）が蓄積されることができる。光電変換領域１０２で蓄積された電荷キャリヤーは伝送ゲート電極１０６ｇに印加される電圧によってフローティング拡散領域１０４に移動することができる。光電変換領域１０２はフローティング拡散領域１０４から離隔されることができる。
【0043】
フローティング拡散領域１０４が基板１００の上部に提供されることができる。フローティング拡散領域１０４は第２導電型を有することができる。一実施形態で、フローティング拡散領域１０４は第２不純物が基板１００に注入されて形成されることができる。フローティング拡散領域１０４は光電変換領域１０２から離隔されることができる。フローティング拡散領域１０４と光電変換領域１０２との間の領域（即ち、基板１００の一領域）は第１導電型を有することができる。フローティング拡散領域１０４は光電変換領域１０２から提供される電荷キャリヤーを収容して蓄積することができる。
【0044】
伝送ゲート構造１０６がフローティング拡散領域１０４及び光電変換領域１０２に隣接するように提供されることができる。伝送ゲート構造１０６は基板１００に挿入されることができる。一例で、伝送ゲート構造１０６の一部分は第１面１００ａ上に突出されることができ、他の部分は基板１００に挿入されることができる。伝送ゲート構造１０６は第３方向ＤＲ３に沿って延長することができる。伝送ゲート構造１０６は垂直伝送ゲート（Ｖｅｒｔｉｃａｌ Ｔｒａｎｓｆｅｒ Ｇａｔｅ、ＶＴＧ）として称されることができる。伝送ゲート構造１０６は伝送ゲート電極１０６ｇ及び伝送ゲート絶縁膜１０６ｉを含むことができる。
【0045】
伝送ゲート電極１０６ｇは基板１００から離隔されることができる。伝送ゲート電極１０６ｇは第３方向ＤＲ３に沿って延長することができる。伝送ゲート電極１０６ｇは電気伝導性物質を含むことができる。例えば、伝送ゲート電極１０６ｇはドーピングされたポリシリコン又は金属（例えば、銅（Ｃｕ）、アルミニウム（Ａｌ）、モリブデン（Ｍｏ）、白金（Ｐｔ）、チタニウム（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、又はこれらの組合せ）を含むことができる。
【0046】
伝送ゲート絶縁膜１０６ｉは伝送ゲート電極１０６ｇと基板１００との間に提供されることができる。伝送ゲート絶縁膜１０６ｉは伝送ゲート電極１０６ｇの表面に沿って延長することができる。伝送ゲート絶縁膜１０６ｉは伝送ゲート電極１０６ｇと基板１００を電気的に分離するように構成されることができる。例えば、伝送ゲート絶縁膜１０６ｉはシリコン系絶縁物質（例えば、シリコン窒化物、シリコン酸化物、及び／又はシリコン酸窒化物）又は高誘電物質（例えば、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、アルミニウム（Ａｌ）、タンタル（Ｔａ）、チタニウム（Ｔｉ）、イットリウム（Ｙ）及びランタノイド（Ｌａ）で構成されたグループから選択される少なくとも１つの金属を含む金属酸化物（ｍｅｔａｌ ｏｘｉｄｅ））を含むことができる。
【0047】
伝送ゲート構造１０６、光電変換領域１０２、及びフローティング拡散領域１０４は伝送トランジスタを構成することができる。伝送ゲート構造１０６、光電変換領域１０２、及びフローティング拡散領域１０４は各々伝送トランジスタのゲート、ソース、及びドレーンを構成することができる。伝送ゲート電極１０６ｇに電圧が印加されれば、基板１００の伝送ゲート構造１０６に隣接する領域に第２導電型のチャンネルが形成されることができる。チャンネルは光電変換領域１０２で生成された電荷キャリヤーをフローティング拡散領域１０４に移動させるように構成されることができる。伝送ゲート電極１０６ｇに電圧が印加されない時、光電変換領域１０２で生成された電荷キャリヤーは光電変換領域１０２内に蓄積されることができる。
【0048】
接地領域１０５が基板１００の上部に提供されることができる。接地領域１０５は第２導電型を有することができる。接地領域１０５は第２不純物が基板１００に注入され形成されることができる。接地領域１０５は光電変換領域１０２から離隔されることができる。接地領域１０５は基板１００に接地電圧を印加するように構成されることができる。
【0049】
ピクセルトランジスタ２００が基板１００の第１面１００ａ上に提供されることができる。ピクセルトランジスタ２００はイメージセンサー駆動に必要である回路に利用されるトランジスタの中でいずれか１つであり得る。例えば、ピクセルトランジスタ２００はソースフォロワートランジスタ（Ｓｏｕｒｃｅ Ｆｏｌｌｏｗｅｒ Ｔｒａｎｓｉｓｔｏｒ）、リセットトランジスタ（Ｒｅｓｅｔ Ｔｒａｎｓｉｓｔｏｒ）、及び選択トランジスタ（Ｓｅｌｅｃｔｉｏｎ Ｔｒａｎｓｉｓｔｏｒ）の中でいずれか１つであり得る。ピクセルトランジスタ２００は半導体パターン２１０、ゲート電極２２０、及びゲート絶縁膜２３０を含むことができる。
【0050】
半導体パターン２１０は基板１００上に提供されることができる。半導体パターン２１０は基板１００と実質的に同一な物質を含むことができる。例えば、半導体パターン２１０はシリコン（Ｓｉ）パターンであり得る。半導体パターン２１０は基板１００と境界面なしで連結されることができる。一例で、半導体パターン２１０は基板１００をシード層として利用するエピタキシャル成長工程によって形成されることができる。他の例で、半導体パターン２１０は基板１００の上部を蝕刻する工程によって形成されることができる。半導体パターン２１０は互いに異なる方向に延長する第１サブパターン２１１、第２サブパターン２１２、及び第３サブパターン２１３を含むことができる。第１サブパターン２１１は第１方向ＤＲ１に沿って延長することができる。第２サブパターン２１２は第１サブパターン２１１から離隔されることができる。第２サブパターン２１２は第２方向ＤＲ２に沿って延長することができる。第３サブパターン２１３は第１サブパターン２１１と第２サブパターン２１２との間に提供されることができる。第３サブパターン２１３は第１方向ＤＲ１及び第２方向ＤＲ２と交差する第４方向ＤＲ４に沿って延長することができる。平面視において、半導体パターン２１０は２回曲がった形状を有することができる。
【0051】
半導体パターン２１０は第１ソース／ドレーン領域ＳＤ１及び第２ソース／ドレーン領域ＳＤ２を含むことができる。第１ソース／ドレーン領域ＳＤ１は第２サブパターン２１２に提供されることができる。第１ソース／ドレーン領域ＳＤ１は第２導電型を有することができる。第１ソース／ドレーン領域ＳＤ１が第２サブパターン２１２の一部に提供されることと図示されたが、これは例示的なことである。他の例で、第１ソース／ドレーン領域ＳＤ１は第２サブパターン２１２の全体に提供されることができる。第２サブパターン２１２の一領域が第１ソース／ドレーン領域ＳＤ１である場合、第２サブパターン２１２の残りの領域は第１導電型を有することができる。
【0052】
第２ソース／ドレーン領域ＳＤ２は第１サブパターン２１１に提供されることができる。第２ソース／ドレーン領域ＳＤ２は第２導電型を有することができる。第２ソース／ドレーン領域ＳＤ２が第１サブパターン２１１の一部に提供されることと図示されたが、これは例示的なことである。他の例で、第２ソース／ドレーン領域ＳＤ２は第１サブパターン２１１の全体に提供されることができる。第１サブパターン２１１の一領域が第２ソース／ドレーン領域ＳＤ２である場合、第１サブパターン２１１の残りの領域は第１導電型を有することができる。
【0053】
第３サブパターン２１３は第１導電型を有することができる。ゲート電極２２０に印加される電圧によって第３サブパターン２１３に第１ソース／ドレーン領域ＳＤ１と第２ソース／ドレーン領域ＳＤ２を連結するチャンネルが形成されることができる。チャンネルは第３サブパターン２１３の表面に隣接するように提供されることができる。第３サブパターン２１３はＡ１面２１３ａ、Ａ２面２１３ｂ、及びＡ３面２１３ｃを有することができる。Ａ１面２１３ＡとＡ２面２１３ｂは互いに反対側に位置する第３サブパターン２１３の両側面であり得る。Ａ１面２１３ａ、Ａ２面２１３ｂ、及びＡ３面２１３ｃは第４方向ＤＲ４に沿って延長することができる。Ａ３面２１３ｃは第３サブパターン２１３の上面であり得る。Ａ３面２１３ｃは第１面１００ａと実質的に同一な面指数を有することができる。例えば、Ａ３面２１３ｃは（１００）面であり得る。Ａ１面２１３ａの面指数は低い界面トラップ密度（Ｄｅｎｓｉｔｙ ｏｆ Ｉｎｔｅｒｆａｃｅ Ｔｒａｐｓ）を有するように決定されることができる。
【0054】
一例で、Ａ１面２１３ａは｛３１０｝面であり得る。以下では、｛３１０｝面は｛３１０｝面のみならず、実質的な｛３１０｝面を指称することができる。実質的な｛３１０｝面は、例えば｛３１０｝面から微細な角度にずれて｛３１０｝面と実質的に同一な特性を有する面であり得る。例えば、Ａ１面２１３ａは（３１０）面であり得る。Ａ１面２１３ａが（３１０）面である場合、第４方向ＤＲ４が有する第１方向ＤＲ１成分のサイズと第２方向ＤＲ２成分のサイズの比が１：３であり得る。例えば、Ａ１面２１３ａは（１３０）面であり得る。Ａ１面２１３ａが（１３０）面である場合、第４方向ＤＲ４が有する第１方向ＤＲ１成分のサイズと第２方向ＤＲ２成分のサイズの比が３：１であり得る。一例で、Ａ１面２１３ａは｛２１０｝面であり得る。以下では、｛２１０｝面は｛２１０｝面のみならず、実質的な｛２１０｝面を指称することができる。実質的な｛２１０｝面は、例えば、｛２１０｝面から微細な角度にずれて｛２１０｝面と実質的に同一な特性を有する面であり得る。例えば、Ａ１面２１３ａは｛２１０｝面であり得る。Ａ１面２１３ａが｛２１０｝面である場合、第４方向ＤＲ４が有する第１方向ＤＲ１成分のサイズと第２方向ＤＲ２成分のサイズの比が１：２であり得る。例えば、Ａ１面２１３ａは（１２０）面であり得る。Ａ１面２１３ａが｛１２０｝面である場合、第４方向ＤＲ４が有する第１方向ＤＲ１成分のサイズと第２方向ＤＲ２成分のサイズの比が２：１であり得る。
【0055】
ゲート電極２２０は第３サブパターン２１３上に提供されることができる。ゲート電極２２０はＡ３面２１３ｃ及びＡ１面２１３ａ上に提供されることができる。平面視において、ゲート電極２２０はＡ３面２１３ｃ及びＡ１面２１３ａと完全に重畳することができる。ゲート電極２２０は電気伝導性物質を含むことができる。例えば、ゲート電極２２０はドーピングされたポリシリコン又は金属（例えば、銅（Ｃｕ）、アルミニウム（Ａｌ）、モリブデン（Ｍｏ）、白金（Ｐｔ）、チタニウム（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、又はこれらの組合せ）を含むことができる。ピクセルトランジスタ２００がソースフォロワートランジスタである場合、ゲート電極２２０はフローティング拡散領域１０４と電気的に連結されることができる。フローティング拡散領域に蓄積される電荷量による電圧はゲート電圧であり得る。ピクセルトランジスタ２００がリセットトランジスタを含む場合、ゲート電極２２０にリセット信号電圧が印加されて、フローティング拡散領域１０４に初期電圧を印加することができる。フローティング拡散領域１０４に初期電圧を印加することはリセット作動として称されることができる。ピクセルトランジスタ２００が選択トランジスタを含む場合、ゲート電極２２０に選択信号電圧が印加されて、信号を出力することができる。
【0056】
ゲート絶縁膜２３０はゲート電極２２０と第３サブパターン２１３との間に提供されることができる。ゲート絶縁膜２３０は電気絶縁材料を含むことができる。例えば、ゲート絶縁膜２３０はシリコン酸化物、シリコン窒化物、又はシリコン酸窒化物を含むことができる。一実施形態で、ゲート絶縁膜２３０はゲート電極２２０と半導体パターン２１０との間の領域を超えて素子分離膜１１０、伝送ゲート構造１０６、フローティング拡散領域１０４、及び接地領域１０５上に延長することができる。
【0057】
ゲート電極２２０がＡ３面２１３ｃ及びＡ１面２１３ａ上に提供されることによってＡ３面２１３ｃ及びＡ１面２１３ａにピクセルトランジスタ２００のチャンネルが形成されることができる。所定の面にチャンネルが形成されるということはその面及びその面に隣接する領域にチャンネルが形成されることを指称することができる。半導体パターン２１１とゲート絶縁膜２３０の物質特性によって、半導体パターン２１１とゲート絶縁膜２３０の界面で電荷のトラップ現象が発生することができる。トラップ現象はランダムノイズ（Ｒａｎｄｏｍ Ｎｏｉｓｅｓ）及びランダムテレグラフ信号（Ｒａｎｄｏｍ Ｔｅｌｅｇｒａｐｈ Ｓｉｇｎａｌｓ）のようなイメージセンサーのノイズを発生させる要因である。シリコン膜の｛１００｝面、｛１１０｝面、｛３１０｝面、及び｛２１０｝面に対して、シリコン（Ｓｉ）膜と二酸化ケイ素（ＳｉＯ２）膜の界面トラップ密度は各々約４．０、４．１、２．４、及び２．０である。｛３１０｝面である（３１０）面又は｛２１０｝面である（２１０）面にチャンネルが形成される場合、｛１００｝面や｛１１０｝面にチャンネルが形成される場合より電荷のトラップ現象を改善することができる。
【0058】
本発明は界面トラップ密度が低い面（例えば、｛３１０｝面、｛２１０｝面）にチャンネルとして利用して改善されたトラップ特性を有する画素１０を提供することができる。したがって、ノイズ特性が改善されたイメージセンサーが提供されることができる。
【0059】
図５Ａは例示的な実施形態によるイメージセンサーの画素を示す平面図である。図５Ｂは図５ＡのＢ１－Ｂ１’線に沿う断面図である。図５ＡのＢ２－Ｂ２’線に沿う断面図は図４Ｃと実質的に同一であることができる。説明の簡易化のために、図４Ａを参照して説明された実施形態との相違点が説明される。
【0060】
図４Ｃ、図５Ａ、及び図５Ｂを参照すれば、図４Ａを参照して説明されたことと異なり、ゲート電極２２０及びゲート絶縁膜２３０は第３サブパターン２１３のＡ２面２１３ｂ上にさらに延長することができる。Ａ２面２１３ｂの等価面指数は低い界面トラップ密度を有するように決定されることができる。一例で、Ａ２面２１３ｂは｛３１０｝面であり得る。例えば、Ａ２面２１３ｂは
【0061】
【数1】
面又は
【0062】
【数2】
面であり得る。一例で、Ａ２面２１３ｂは｛２１０｝面であり得る。例えば、Ａ２面２１３ｂは
【0063】
【数3】
面又は
【0064】
【数4】
面であり得る。一例で、Ａ１面２１３ａとＡ２面２１３ｂは平行に延長することができる。
【0065】
ゲート電極２２０がＡ１面２１３ａ、Ａ２面２１３ｂ、及びＡ３面２１３ｃ上に提供されることによって、Ａ１面２１３ａ、Ａ２面２１３ｂ、及びＡ３面２１３ｃにピクセルトランジスタ２００のチャンネルが形成されることができる。｛３１０｝面である（３１０）面及び
【0066】
【数5】
面又は｛２１０｝面である（２１０）面及び
【0067】
【数6】
面にチャンネルが形成されるので、電荷のトラップ現象が改善されることができる。
【0068】
本発明は界面トラップ密度が低い面（例えば、｛３１０｝面、｛２１０｝面）をチャンネルとして利用してトラップ現象が改善された画素１１を提供することができる。したがって、ノイズ特性が改善されたイメージセンサーが提供されることができる。
【0069】
図６Ａは例示的な実施形態によるイメージセンサーの画素を示す平面図である。図６Ｂは図６ＡのＣ１－Ｃ１’線に沿う断面図である。図６Ｃは図６ＡのＣ２－Ｃ２’線に沿う断面図である。図６ＡのＣ３－Ｃ３’線に沿う断面図は図４Ｃと実質的に同一であることができる。説明の簡易化のために、図４Ａを参照して説明された実施形態との相違点が説明される。
【0070】
図４Ｃ及び図６Ａ乃至図６Ｃを参照すれば、図４Ａを参照して説明されたことと異なり、半導体パターン２１０は第３サブパターン２１３の代わりに第４サブパターン２１４及び第５サブパターン２１５を含むことができる。第４サブパターン２１４及び第５サブパターン２１５は第１サブパターン２１１と第２サブパターン２１２との間で第４方向ＤＲ４に沿って延長することができる。第４サブパターン２１４及び第５サブパターン２１５は互いに離隔されることができる。
【0071】
第４サブパターン２１４及び第５サブパターン２１５は第１導電型を有することができる。ゲート電極２２０に印加される電圧によって第４サブパターン２１４及び第５サブパターン２１５に第１ソース／ドレーン領域ＳＤ１と第２ソース／ドレーン領域ＳＤ２を連結するチャンネルが形成されることができる。チャンネルは第４サブパターン２１４及び第５サブパターン２１５の表面に隣接するように提供されることができる。第４サブパターン２１４はＢ１面２１４ａ、Ｂ２面２１４ｂ、及びＢ３面２１４ｃを有することができる。Ｂ１面２１４ａ、Ｂ２面２１４ｂ、及びＢ３面２１４ｃは第４方向ＤＲ４に沿って延長することができる。Ｂ１面２１４ａとＢ２面２１４ｂは互いに反対側に位置する第４サブパターン２１４の両側面であり得る。Ｂ３面２１４ｃは第４サブパターン２１４の上面であり得る。第５サブパターン２１５はＣ１面２１５ａ、Ｃ２面２１５ｂ、及びＣ３面２１５ｃを有することができる。Ｃ１面２１５ａ、Ｃ２面２１５ｂ、及びＣ３面２１５ｃは第４方向ＤＲ４に沿って延長することができる。Ｃ１面２１５ａとＣ２面２１５ｂは互いに反対側に位置する第５サブパターン２１５の両側面であり得る。Ｃ３面２１５ｃは第５サブパターン２１５の上面であり得る。Ｂ１面２１４ａとＣ２面２１５ｂは互いに対向することができる。
【0072】
Ｂ３面２１４ｃ及びＣ３面２１５ｃは第１面１００ａと実質的に同一な面指数を有することができる。例えば、Ｂ３面２１４ｃ及びＣ３面２１５ｃは（１００）面であり得る。Ｂ１面２１４ａ、Ｂ２面２１４ｂ、Ｃ１面２１５ａ、及びＣ２面２１５ｂの面指数は低い界面トラップ密度を有するように決定されることができる。一実施形態で、Ｂ１面２１４ａ、Ｂ２面２１４ｂ、Ｃ１面２１５ａ、及びＣ２面２１５ｂの各々は｛３１０｝面及び｛２１０｝面の中で少なくとも１つであり得る。例えば、Ｂ１面２１４ａ及びＣ１面２１５ａは（３１０）面であり、Ｃ２面２１５ｂ及びＢ２面２１４ｂは
【0073】
【数7】
面であり得る。例えば、Ｂ１面２１４ａ及びＣ１面２１５ａは（２１０）面であり、Ｃ２面２１５ｂ及びＢ２面２１４ｂは
【0074】
【数8】
面であり得る。
【0075】
ゲート電極２２０は第４半導体パターン２１４及び第５半導体パターン２１５上に提供されることができる。ゲート電極２２０はＢ１面２１４ａ、Ｂ２面２１４ｂ、Ｂ３面２１４ｃ、Ｃ１面２１５ａ、Ｃ２面２１５ｂ、及びＣ３面２１５ｃと対向するように構成されることができる。ゲート電極２２０の一部分は第４サブパターン２１４と第５サブパターン２１５との間の領域に延長することができる。
【0076】
ゲート絶縁膜２３０はゲート電極２２０と半導体パターン２１０との間に提供されることができる。例えば、ゲート絶縁膜２３０はＢ１面２１４ａ、Ｂ２面２１４ｂ、Ｂ３面２１４ｃ、Ｃ１面２１５ａ、Ｃ２面２１５ｂ、及びＣ３面２１５ｃを覆うことができる。ゲート絶縁膜２３０は半導体パターン２１０とゲート電極２２０を電気的に分離することができる。一実施形態で、ゲート絶縁膜２３０とゲート電極２２０は第４サブパターン２１４と第５サブパターン２１５との間の領域を満たすことができる。
【0077】
本発明は第４サブパターン２１４と第５サブパターン２１５を利用してチャンネル形成する時、利用される界面トラップ密度が低い面（例えば、｛３１０｝面、｛２１０｝面）の面積を増加させることに応じて電荷のトラップ現象が改善された画素１２を提供することができる。したがって、ノイズ特性が改善されたイメージセンサーが提供されることができる。
【0078】
図７Ａは例示的な実施形態によるイメージセンサーの画素を示す平面図である。図７Ｂは図７Ａの半導体パターンを示す平面図である。図７ＡのＤ１－Ｄ１’線に沿う断面図は図４Ｂと実質的に同一であることができる。図７ＡのＤ２－Ｄ２’線に沿う断面図は図４Ｃと実質的に同一であることができる。説明の簡易化のために、図４Ａを参照して説明された実施形態との相違点が説明される。
【0079】
図４Ｂ、図４Ｃ、図７Ａ、及び図７Ｂを参照すれば、図４Ａを参照して説明されたことと異なり、半導体パターン２１０は第３サブパターン２１３の代わりに第６サブパターン２４１及び第７サブパターン２４２を含むことができる。第６サブパターン２４１は第７サブパターン２４２と第１サブパターン２１１との間に提供されることができる。第６サブパターン２４１の一端部は第１サブパターン２１１に連結され、他端部は第７サブパターン２４２に連結されることができる。第６サブパターン２４１は第１方向ＤＲ１及び第２方向ＤＲ２と交差する第５方向ＤＲ５に沿って延長することができる。第５方向ＤＲ５は第１方向ＤＲ１成分及び第２方向ＤＲ２成分を有することができる。一例で、第５方向ＤＲ５が有する第１方向ＤＲ１成分のサイズと第２方向ＤＲ２成分のサイズの比は３：１、２：１、又は１：２であり得る。
【0080】
第６サブパターン２４１は第１導電型を有することができる。ゲート電極２２０に印加される電圧によって第６サブパターン２４１に第１ソース／ドレーン領域ＳＤ１と第２ソース／ドレーン領域ＳＤ２を連結するチャンネルが形成されることができる。チャンネルは第６サブパターン２４１の表面に隣接するように提供されることができる。第６サブパターン２４１はＤ１面２４１ａ、Ｄ２面、及びＤ３面２４１ｃを有することができる。Ｄ１面２４１ａ、Ｄ２面、及びＤ３面２４１ｃは第５方向ＤＲ５に沿って延長することができる。Ｄ１面２４１ａとＤ２面２４１ｂは互いに反対側に位置する第６サブパターン２４１の両側面であり得る。Ｄ３面２４１ｃは第６サブパターン２４１の上面であり得る。Ｄ３面２４１ｃは第１面１００ａと実質的に同一な面指数を有することができる。例えば、Ｄ３面２４１ｃは（１００）面であり得る。Ｄ１面２４１ａの等価面指数は低い界面トラップ密度を有するように決定されることができる。例えば、Ｄ１面２４１ａは｛３１０｝面又は｛２１０｝面であり得る。例えば、Ｄ１面２４１ａは（１３０）面、（１２０）面、又は（２１０）面であり得る。
【0081】
第７サブパターン２４２は第６サブパターン２４１と第２サブパターン２１２との間に提供されることができる。第７サブパターン２４２の一端部は第６サブパターン２４１に連結され、他端部は第２サブパターン２１２に連結されることができる。第７サブパターン２４２は第１方向ＤＲ１、第２方向ＤＲ２、及び第５方向ＤＲ５と交差する第６方向ＤＲ６に沿って延長することができる。第６方向ＤＲ６は第１方向ＤＲ１成分及び第２方向ＤＲ２成分を有することができる。第６方向ＤＲ６と第５方向ＤＲ５の第１方向ＤＲ１成分のサイズが同一である場合、第６方向ＤＲ６の第２方向ＤＲ２成分のサイズは第５方向ＤＲ５の第２方向ＤＲ２成分のサイズより大きくすることができる。第５方向ＤＲ５が有する第１方向ＤＲ１成分のサイズと第２方向ＤＲ２成分のサイズの比が３：１である場合、第６方向ＤＲ６の第１方向ＤＲ１成分のサイズと第２方向ＤＲ２成分のサイズの比は２：１、１：２、又は１：３であり得る。第５方向ＤＲ５が有する第１方向ＤＲ１成分のサイズと第２方向ＤＲ２成分のサイズの比が２：１である場合、第６方向ＤＲ６の第１方向ＤＲ１成分のサイズと第２方向ＤＲ２成分のサイズの比は１：２又は１：３であり得る。第５方向ＤＲ５が有する第１方向ＤＲ１成分のサイズと第２方向ＤＲ２成分のサイズの比が１：２である場合、第６方向ＤＲ６の第１方向ＤＲ１成分のサイズと第２方向ＤＲ２成分のサイズの比は１：３であり得る。
【0082】
第７サブパターン２４２は第１導電型を有することができる。ゲート電極２２０に印加される電圧によって第７サブパターン２４２に第１ソース／ドレーン領域ＳＤ１と第２ソース／ドレーン領域ＳＤ２を連結するチャンネルが形成されることができる。チャンネルは第７サブパターン２４２の表面に隣接するように提供されることができる。第７サブパターン２４２はＥ１面２４２ａ、Ｅ２面、及びＥ３面２４２ｃを有することができる。Ｅ１面２４２ａ、Ｅ２面、及びＥ３面２４２ｃは第６方向ＤＲ６に沿って延長することができる。Ｅ１面２４２ａとＥ２面２４２ｂは互いに反対側に位置する第７サブパターン２４２の両側面であり得る。Ｅ３面２４２ｃは第７サブパターン２４２の上面であり得る。Ｅ３面２４２ｃは第１面１００ａと実質的に同一な面指数を有することができる。例えば、Ｅ３面２４２ｃは（１００）面であり得る。Ｅ１面２４２ａの等価面指数は低い界面トラップ密度を有するように決定されることができる。例えば、Ｅ１面２４２ａは｛２１０｝面又は｛３１０｝面であり得る。例えば、Ｅ１面２４１ａは（１２０）面、（２１０）面、又は（３１０）面であり得る。
【0083】
ゲート電極２２０は第６サブパターン２４１及び第７サブパターン２４２上に提供されることができる。ゲート電極２２０はＤ１面２４１ａ、Ｄ３面２４１ｃ、Ｅ１面２４２ａ、及びＥ３面２４２ｃ上に提供されることができる。平面視において、ゲート電極２２０はＤ１面２４１ａ、Ｄ３面２４１ｃ、Ｅ１面２４２ａ、及びＥ３面２４２ｃと完全に重畳することができる。ゲート絶縁膜２３０はゲート電極２２０と第６サブパターン２４１との間及びゲート電極２２０と第７サブパターン２４２との間に提供されることができる。ゲート絶縁膜２３０は電気絶縁材料を含むことができる。例えば、ゲート絶縁膜２３０はシリコン酸化物、シリコン窒化物、又はシリコン酸窒化物を含むことができる。ゲート電極２２０がＤ１面２４１ａ、Ｄ３面２４１ｃ、Ｅ１面２４２ａ、及びＥ３面２４２ｃ上に提供されることによってＤ１面２４１ａ、Ｄ３面２４１ｃ、Ｅ１面２４２ａ、及びＥ３面２４２ｃにピクセルトランジスタ２００のチャンネルが形成されることができる。
【0084】
本発明は第６サブパターン２４１と第７サブパターン２４２を利用して界面トラップ密度が低い面（例えば、｛３１０｝面、｛２１０｝面）をチャンネルとして利用して電荷のトラップ現象が改善された画素１３を提供することができる。したがって、ノイズ特性が改善されたイメージセンサーが提供されることができる。
【0085】
図８は例示的な実施形態によるイメージセンサーの画素を示す平面図である。図８のＥ１－Ｅ１’線に沿う断面図は図５Ｂと実質的に同一であることができる。図８のＥ２－Ｅ２’線に沿う断面図は図４Ｃと実質的に同一であることができる。説明の簡易化のために、図７Ａを参照して説明された実施形態との相違点が説明される。
【0086】
図４Ｃ、図５Ｂ、及び図８を参照すれば、図７Ａを参照して説明されたことと異なり、ゲート電極２２０及びゲート絶縁膜２３０は第６サブパターン２４１のＤ２面２４１ｂ及び第７サブパターン２４２のＥ２面２４２ｂ上にさらに延長することができる。Ｄ２面２４１ｂ及びＥ２面２４２ｂの等価面指数は低い界面トラップ密度を有するように決定されることができる。Ｄ２面２４１ｂは｛２１０｝面又は｛３１０｝面であり得る。Ｄ１面２４１ａが（２１０）面である場合、Ｄ２面２４１ｂは
【0087】
【数9】
面であり得る。Ｄ１面２４１ａが（１２０）面である場合、Ｄ２面２４１ｂは
【0088】
【数10】
面であり得る。Ｄ１面２４１ａが（１３０）面である場合、Ｄ２面２４１ｂは
【0089】
【数11】
面であり得る。Ｅ２面２４２ｂは｛２１０｝面又は｛３１０｝面であり得る。Ｅ１面２４２ａが（１２０）面である場合、Ｅ２面２４２ｂは
【0090】
【数12】
面であり得る。Ｅ１面２４２ａが（２１０）面である場合、Ｅ２面２４２ｂは
【0091】
【数13】
面であり得る。Ｅ１面２４２ａが（３１０）面である場合、Ｅ２面２４２ｂは
【0092】
【数14】
面であり得る。
【0093】
ゲート電極２２０がＤ１面２４１ａ、Ｄ２面２４１ｂ、Ｄ３面２４１ｃ、Ｅ１面２４２ａ、Ｅ２面２４２ｂ、及びＥ３面２４２ｃ上に提供されることによってＤ１面２４１ａ、Ｄ２面２４１ｂ、Ｄ３面２４１ｃ、Ｅ１面２４２ａ、Ｅ２面２４２ｂ、及びＥ３面２４２ｃに隣接する領域にピクセルトランジスタ２００のチャンネルが形成されることができる。
【0094】
本発明は界面トラップ密度が低い面（例えば、｛３１０｝面及び｛２１０｝面）をチャンネルとして利用して電荷のトラップ現象が改善された画素１４を提供することができる。したがって、ノイズ特性が改善されたイメージセンサーが提供されることができる。
【0095】
図９Ａは例示的な実施形態によるイメージセンサーの画素を示す平面図である。図９Ｂは図９Ａの半導体パターンを示す平面図である。図９ＡのＦ１－Ｆ１’線に沿う断面図は図４Ｂと実質的に同一であることができる。図９ＡのＦ２－Ｆ２’線に沿う断面図は図６Ｂと実質的に同一であることができる。図９ＡのＦ３－Ｆ３’線に沿う断面図は図４Ｃと実質的に同一であることができる。説明の簡易化のために、図７Ａを参照して説明された実施形態との相違点が説明される。
【0096】
図７Ｃ、及び図９Ａ乃至図９Ｃを参照すれば、図７Ａを参照して説明されたことと異なり、半導体パターン２１０は第６サブパターン２４１の代わりに第８サブパターン２４３及び第９サブパターン２４４を含むことができ、第７サブパターン２４２の代わりに第１０サブパターン２４５及び第１１サブパターン２４６を含むことができる。第８サブパターン２４３は第１０サブパターン２４５と第１サブパターン２１１との間に提供されることができる。第８サブパターン２４３の一端部は第１サブパターン２１１に連結され、他端部は第１０サブパターン２４５に連結されることができる。第９サブパターン２４４は第１１サブパターン２４６と第１サブパターン２１１との間に提供されることができる。第９サブパターン２４４の一端部は第１サブパターン２１１に連結され、他端部は第１１サブパターン２４６に連結されることができる。第８サブパターン２４３及び第９サブパターン２４４は第５方向ＤＲ５に沿って延長することができる。
【0097】
第１０サブパターン２４５は第２サブパターン２１２と第８サブパターン２４３との間に提供されることができる。第１０サブパターン２４５の一端部は第８サブパターン２４３に連結され、他端部は第２サブパターン２１２に連結されることができる。第１１サブパターン２４６は第２サブパターン２１２と第９サブパターン２４４との間に提供されることができる。第１１サブパターン２４６の一端部は第９サブパターン２４４に連結され、他端部は第２サブパターン２１２に連結されることができる。第１０サブパターン２４５及び第１１サブパターン２４６は第６方向ＤＲ５に沿って延長することができる。
【0098】
第８乃至第１１サブパターン２４３、２４４、２４５、２４６は第１導電型を有することができる。ゲート電極２２０に印加される電圧によって第８乃至第１１サブパターン２４３、２４４、２４５、２４６に第１ソース／ドレーン領域ＳＤ１と第２ソース／ドレーン領域ＳＤ２を連結するチャンネルが形成されることができる。チャンネルは第８乃至第１パターン２４３、２４４、２４５、２４６の表面に隣接するように提供されることができる。第８サブパターン２４３はＦ１面２４３ａ、Ｆ２面２４３ｂ、及びＦ３面２４３ｃを有することができる。Ｆ１面２４３ａとＦ２面２４３ｂは互いに反対側に位置する第８サブパターン２４３の両側面であり得る。Ｆ３面２４３ｃは第８サブパターン２４３の上面であり得る。第９サブパターン２４４はＧ１面２４４ａ、Ｇ２面２４４ｂ、及びＧ３面２４４ｃを有することができる。Ｇ１面２４４ａとＧ２面２４４ｂは互いに反対側に位置する第９サブパターン２４４の両側面であり得る。Ｇ３面２４４ｃは第９サブパターン２４４の上面であり得る。Ｆ１面２４３ａとＧ２面２４４ｂは互いに対向することができる。
【0099】
第１０サブパターン２４５はＨ１面２４５ａ、Ｈ２面２４５ｂ、及びＨ３面２４５Ｃを有することができる。Ｈ１面２４５ａとＨ２面２４５ｂは互いに反対側に位置する第１０サブパターン２４５の両側面であり得る。Ｈ３面２４５Ｃは第１０サブパターン２４５の上面であり得る。第１１サブパターン２４６はＩ１面２４６Ａ、Ｉ２面２４６Ｂ、及びＩ３面２４６Ｃを有することができる。Ｉ１面２４６ＡとＩ２面２４６Ｂは互いに反対側に位置する第１１サブパターン２４６の両側面であり得る。Ｉ３面２４６Ｃは第１１サブパターン２４６の上面であり得る。Ｈ１面２４５ａとＩ２面２４６Ｂは互いに対向することができる。
【0100】
Ｆ３面２４３ｃ、Ｇ３面２４４ｃ、Ｈ３面２４５Ｃ、及びＩ３面２４６Ｃは第１面１００ａと実質的に同一な面指数を有することができる。例えば、Ｆ３面２４３ｃ、Ｇ３面２４４ｃ、Ｈ３面２４５Ｃ、及びＩ３面２４６Ｃは（１００）面であり得る。Ｆ１面２４３ａ、Ｆ２面２４３ｂ、Ｇ１面２４４ａ、Ｇ２面２４４ｂ、Ｈ１面２４５ａ、Ｈ２面２４５ｂ、Ｉ１面２４６Ａ、及びＩ２面２４６Ｂの等価面指数は低い界面トラップ密度を有するように決定されることができる。一例で、Ｆ１面２４３ａ、Ｆ２面２４３ｂ、Ｇ１面２４４ａ、及びＧ２面２４４ｂは｛３１０｝面であり得る。一例で、Ｆ１面２４３ａ及びＧ１面２４４ａは（１３０）面であり、Ｆ２面２４３ｂ及びＧ２面２４４ｂは
【0101】
【数15】
面であり得る。この時、Ｈ１面２４５ａ及びＩ１面２４６Ａが面指数とＨ２面２４５ｂ及びＩ２面２４６Ｂの面指数対は
【0102】
【数16】
【0103】
【数17】
又は
【0104】
【数18】
【0105】
【数19】
【0106】
【数20】
【0107】
【数21】
【0108】
【数22】
面であり得る。この時、Ｈ１面２４５ａ及びＩ１面２４６Ａが面指数とＨ２面２４５ｂ及びＩ２面２４６Ｂの面指数対は
【0109】
【数23】
であり得る。
【0110】
ゲート電極２２０は第８乃至第１１サブパターン２４３、２４４、２４５、２４６上に提供されることができる。ゲート電極２２０はＦ１面２４３ａ、Ｆ２面２４３ｂ、Ｆ３面２４３ｃ、Ｇ１面２４４ａ、Ｇ２面２４４ｂ、Ｇ３面２４４ｃ、Ｈ１面２４５ａ、Ｈ２面２４５ｂ、Ｈ２面２４５ｂ、Ｉ１面２４６Ａ、Ｉ２面２４６Ｂ、及びＩ３面２４６Ｃと対向するように構成されることができる。ゲート電極２２０の一部分は第８サブパターン２４３と第９サブパターン２４４との間の領域及び第１０サブパターン２４５及び第１１サブパターン２４６の間の領域に延長することができる。
【0111】
ゲート絶縁膜２３０はゲート電極２２０と半導体パターン２１０との間に提供されることができる。例えば、ゲート絶縁膜２３０はＦ１面２４３ａ、Ｆ２面２４３ｂ、Ｆ３面２４３ｃ、Ｇ１面２４４ａ、Ｇ２面２４４ｂ、Ｇ３面２４４ｃ、Ｈ１面２４５ａ、Ｈ２面２４５ｂ、Ｈ２面２４５ｂ、Ｉ１面２４６Ａ、Ｉ２面２４６Ｂ、及びＩ３面２４６Ｃを覆うことができる。ゲート絶縁膜２３０は半導体パターン２１０とゲート電極２２０を電気的に分離することができる。一実施形態で、ゲート絶縁膜２３０とゲート電極２２０は第８サブパターン２４３と第９サブパターン２４４との間の領域及び第１０サブパターン２４５及び第１１サブパターン２４６の間の領域を満たすことができる。
【0112】
本発明は第８乃至第１１サブパターン２４３、２４４、２４５、２４６を利用してチャンネルとして利用される界面トラップ密度が低い面（例えば、｛３１０｝面、｛２１０｝面）の面積を増加させることに応じて電荷のトラップ現象が改善された画素１５を提供することができる。したがって、ノイズ特性が改善されたイメージセンサーが提供されることができる。
【0113】
図１０Ａは例示的な実施形態によるイメージセンサーの画素グループを示す平面図である。図１０Ｂは図１０ＡのＧ１－Ｇ１’線に沿う断面図である。図１０Ｃは図１０ＡのＧ２－Ｇ２’線に沿う断面図である。図１０Ｄは図１０Ａの半導体パターンを示す平面図である。説明の簡易化のために、図４Ａ乃至図４Ｄを参照して説明されたことと実質的に同一な内容は説明されない。
【0114】
図１０Ａ乃至図１０Ｄを参照すれば、第１画素ＰＸ１、第２画素ＰＸ２、第３画素ＰＸ３、及び第４画素ＰＸ４を含む第１画素グループ２０が提供されることができる。第１画素グループ２０はピクセルトランジスタを共有する画素の集合であり得る。例えば、第１乃至第４画素ＰＸ１、ＰＸ２、ＰＸ３、ＰＸ４はソースフォロワートランジスタ、リセットトランジスタ、及び選択トランジスタの中で少なくとも１つを共有することができる。
【0115】
第１画素ＰＸ１は、平面視において図４Ａ乃至図４Ｄを参照して説明された画素１０が１８０°回転されたことと実質的に同一であることができる。第２画素ＰＸ２は、平面視において第１画素ＰＸ１と第２画素ＰＸ２の配列方向に沿って反転された第１画素ＰＸ１と実質的に同一であることができる。第３画素ＰＸ３は、平面視において１８０°回転された第１画素ＰＸ１と実質的に同一であることができる。第３画素ＰＸ３は図４Ａ乃至図４Ｄを参照して説明された画素１０と実質的に同一であることができる。第４画素ＰＸ４は、平面視において第１画素ＰＸ１と第４画素ＰＸ４の配列方向に沿って反転された第１画素ＰＸ１と実質的に同一であることができる。前記及び下記に記載されるように、一ピクセルが他のピクセルと実質的に同一であることは、例えば一ピクセルのレイアウトが他のピクセルのレイアウトと同一であることを意味する。
【0116】
一実施形態で、第１乃至第４画素ＰＸ１、ＰＸ２、ＰＸ３、ＰＸ４のＡ１面２１３ａ及びＡ２面２１３ｂの等価面指数は｛３１０｝であり得る。第３画素ＰＸ３のＡ１面２１３ａが（３１０）面である場合、第１画素ＰＸ１、第２画素ＰＸ２、及び第４画素ＰＸ４のＡ１面２１３ａは各々
【0117】
【数24】
面、
【0118】
【数25】
面、及び
【0119】
【数26】
面であり得る。第３画素ＰＸ３のＡ２面２１３ｂが
【0120】
【数27】
面である場合、第１画素ＰＸ１、第２画素ＰＸ２、及び第４画素ＰＸ４のＡ２面２１３ｂは各々（３１０）面、
【0121】
【数28】
面、及び
【0122】
【数29】
面であり得る。第３画素ＰＸ３のＡ１面２１３ａが（１３０）面である場合、第１画素ＰＸ１、第２画素ＰＸ２、及び第４画素ＰＸ４のＡ１面２１３ａは各々
【0123】
【数30】
面、
【0124】
【数31】
面、及び
【0125】
【数32】
面であり得る。第３画素ＰＸ３のＡ２面２１３ｂが
【0126】
【数33】
面である場合、第１画素ＰＸ１、第２画素ＰＸ２、及び第４画素ＰＸ４のＡ２面２１３ｂは各々（１３０）面、
【0127】
【数34】
面、及び
【0128】
【数35】
面であり得る。
【0129】
一実施形態で、第１乃至第４画素ＰＸ１、ＰＸ２、ＰＸ３、ＰＸ４のＡ１面２１３ａ及びＡ２面２１３ｂの等価面指数は｛２１０｝であり得る。第３画素ＰＸ３のＡ１面２１３ａが（２１０）面である場合、第１画素ＰＸ１、第２画素ＰＸ２、及び第４画素ＰＸ４のＡ１面２１３ａは各々
【0130】
【数36】
面、
【0131】
【数37】
面、及び
【0132】
【数38】
面であり得る。第３画素ＰＸ３のＡ２面２１３ｂが
【0133】
【数39】
面である場合、第１画素ＰＸ１、第２画素ＰＸ２、及び第４画素ＰＸ４のＡ２面２１３ｂは各々（２１０）面、
【0134】
【数40】
面、及び
【0135】
【数41】
面であり得る。第３画素ＰＸ３のＡ１面２１３ａが（１２０）面である場合、第１画素ＰＸ１、第２画素ＰＸ２、及び第４画素ＰＸ４のＡ１面２１３ａは各々
【0136】
【数42】
面、
【0137】
【数43】
面、及び
【0138】
【数44】
面であり得る。第３画素ＰＸ３のＡ２面２１３ｂが
【0139】
【数45】
面である場合、第１画素ＰＸ１、第２画素ＰＸ２、及び第４画素ＰＸ４のＡ２面２１３ｂは各々（１２０）面、
【0140】
【数46】
【0141】
【数47】
面であり得る。以下では説明される第２乃至第７画素グループに含まれる第１乃至第４画素の各表面は上で説明されたことと同一な規則にしたがう面指数を有することができる。
【0142】
第１画素ＰＸ１及び第２画素ＰＸ２は第１方向ＤＲ１に沿って互いに離隔されることができる。第１画素ＰＸ１及び第４画素ＰＸ４は第２方向ＤＲ２に沿って互いに離隔されることができる。第３画素ＰＸ３は第２画素ＰＸ２から第２方向ＤＲ２に沿って離隔されることができる。第４画素ＰＸ４は第３画素ＰＸ３から第１方向ＤＲ１に沿って離隔されることができる。第１乃至第４画素ＰＸ１、ＰＸ２、ＰＸ３、ＰＸ４の間に画素分離膜１０８が提供されることができる。画素分離膜１０８は第１乃至第４画素ＰＸ１、ＰＸ２、ＰＸ３、ＰＸ４を各々囲むことができる。
【0143】
基板１００上に層間絶縁膜３１０が提供されることができる。層間絶縁膜３１０はピクセルトランジスタ２００ａ、２００ｂ、２００ｃ、２００ｄを覆うことができる。層間絶縁膜３１０は、例えばシリコン酸化物、シリコン窒化物、又はシリコン酸窒化物を含むことができる。
【0144】
層間絶縁膜３１０を貫通する第１コンタクトＣＴ１、第２コンタクトＣＴ２、第３コンタクトＣＴ３、第４コンタクトＣＴ４、第５コンタクトＣＴ５、及び第６コンタクトＣＴ６が提供されることができる。第１コンタクトＣＴ１、第２コンタクトＣＴ２、第３コンタクトＣＴ３、第４コンタクトＣＴ４、第５コンタクトＣＴ５、及び第６コンタクトＣＴ６は第３方向ＤＲ３に沿って延長することができる。第１コンタクトＣＴ１は伝送ゲート電極１０６ｇに各々電気的に連結されることができる。第２コンタクトＣＴ２がフローティング拡散領域１０４ａ、１０４ｂ、１０４ｃ、１０４ｄに各々電気的に連結されることができる。第３コンタクトＣＴ３が第１ソース／ドレーン領域ＳＤ１に各々電気的に連結されることができる。第４コンタクトＣＴ４がゲート電極２２０に各々電気的に連結されることができる。第５コンタクトＣＴ５が第２ソース／ドレーン領域ＳＤ２に各々電気的に連結されることができる。第６コンタクトＣＴ６が接地領域１０５に各々電気的に連結されることができる。第１乃至第６コンタクトＣＴ６は水平導電ラインＨＬに各々電気的に連結されることができる。１つのコンタクト及び１つの水平導電ラインが連結されることと図示されたが、これは例示的なものである。コンタクト及び水平導電ラインの数は必要によって定められることができる。例えば、複数のコンタクト及び複数の水平導電ラインが交互に連結されることができる。
【0145】
キャッピング絶縁膜３２０が層間絶縁膜３１０上に提供されることができる。キャッピング絶縁膜３２０は水平導電ラインＨＬを覆うように構成されて、水平導電ラインＨＬを保護することができる。キャッピング絶縁膜３２０は、例えばシリコン酸化物、シリコン窒化物、又はシリコン酸窒化物を含むことができる。
【0146】
背面絶縁膜４１０が第２面１００ｂ上に提供されることができる。背面絶縁膜４１０は、例えばシリコン酸化物、シリコン窒化物、又はシリコン酸窒化物を含むことができる。
【0147】
カラーフィルター４２０が背面絶縁膜４１０上に提供されることができる。カラーフィルター４２０は光電変換領域ＰＤに対応するように提供されることができる。カラーフィルター４２０はマトリックス形状に配列されたカラーフィルター４２０アレイに含まれることができる。一実施形態で、前記カラーフィルター４２０アレイはレッドフィルター、グリーンフィルター、及びブルーフィルターを含むベイヤーパターン（Ｂａｙｅｒ Ｐａｔｔｅｒｎ）を有することができる。他の実施形態で、前記カラーフィルター４２０アレイはイエローフィルター、マゼンタフィルター、及びシアンフィルターを含むことができる。また、前記カラーフィルター４２０アレイはホワイトフィルターを追加的に具備することができる。一方、実施形態によって、半導体基板１１０の第２面１１０Ｒとカラーフィルター４２０との間には反射防止層、少なくとも１つの絶縁膜等がさらに形成されることができる。
【0148】
マイクロレンズ４３０がカラーフィルター４２０上に提供されることができる。マイクロレンズ４３０はマイクロレンズ４３０に入射される入射光が光電変換領域ＰＤに集光されるように構成されることができる。マイクロレンズ４３０はマトリックス形状に配列されたマイクロレンズアレイに含まれることができる。マイクロレンズ４３０が画素あたり１つずつ配置されることと図示されたが、これは例示的なものである。一例で、マイクロレンズ４３０は複数の画素に１つずつ配置されることができる。
【0149】
本発明は界面トラップ密度が低い面（例えば、｛３１０｝面、｛２１０｝面）をチャンネルとして利用して電荷のトラップ現象が改善された画素グループ２０を提供することができる。したがって、ノイズ特性が改善されたイメージセンサーが提供されることができる。
【0150】
【0151】
図１１乃至図１５を参照すれば、第１画素ＰＸ１、第２画素ＰＸ２、第３画素ＰＸ３、及び第４画素ＰＸ４を含む第２画素グループ２１、第３画素グループ２２、第４画素グループ２３、第５画素グループ２４、及び第６画素グループ２５が提供されることができる。
【0152】
図１１の第２画素グループ２１において、第１画素ＰＸ１は、平面視において図５Ａ及び図５Ｂを参照して説明された画素１１が１８０°回転されたことと実質的に同一であることができる。第２画素ＰＸ２は、平面視において第１画素ＰＸ１と第２画素ＰＸ２の配列方向に沿って反転された第１画素ＰＸ１と実質的に同一であることができる。第３画素ＰＸ３は、平面視において１８０°回転された第１画素ＰＸ１と実質的に同一であることができる。第３画素ＰＸ３は図５Ａ及び図５Ｂを参照して説明された画素１１と実質的に同一であることができる。第４画素ＰＸ４は、平面視において第１画素ＰＸ１と第４画素ＰＸ４の配列方向に沿って反転された第１画素ＰＸ１と実質的に同一であることができる。
【0153】
図１２の第３画素グループ２２において、第１画素ＰＸ１は、平面視において図６Ａ乃至図６Ｄを参照して説明された画素１２が１８０°回転されたことと実質的に同一であることができる。第２画素ＰＸ２は、平面視において第１画素ＰＸ１と第２画素ＰＸ２の配列方向に沿って反転された第１画素ＰＸ１と実質的に同一であることができる。第３画素ＰＸ３は、平面視において１８０°回転された第１画素ＰＸ１と実質的に同一であることができる。第３画素ＰＸ３は図６Ａ乃至図６Ｄを参照して説明された画素１２と実質的に同一であることができる。第４画素ＰＸ４は、平面視において第１画素ＰＸ１と第４画素ＰＸ４の配列方向に沿って反転された第１画素ＰＸ１と実質的に同一であることができる。
【0154】
図１３の第４画素グループ２３において、第１画素ＰＸ１は、平面視において図７Ａ及び図７Ｂを参照して説明された画素１３が１８０°回転されたことと実質的に同一であることができる。第２画素ＰＸ２は、平面視において第１画素ＰＸ１と第２画素ＰＸ２の配列方向に沿って反転された第１画素ＰＸ１と実質的に同一であることができる。第３画素ＰＸ３は、平面視において１８０°回転された第１画素ＰＸ１と実質的に同一であることができる。第３画素ＰＸ３は図７Ａ及び図７Ｂを参照して説明された画素１３と実質的に同一であることができる。第４画素ＰＸ４は、平面視において第１画素ＰＸ１と第４画素ＰＸ４の配列方向に沿って反転された第１画素ＰＸ１と実質的に同一であることができる。
【0155】
図１４の第５画素グループ２４において、第１画素ＰＸ１は、平面視において図８を参照して説明された画素１４が１８０°回転されたことと実質的に同一であることができる。第２画素ＰＸ２は、平面視において第１画素ＰＸ１と第２画素ＰＸ２の配列方向に沿って反転された第１画素ＰＸ１と実質的に同一であることができる。第３画素ＰＸ３は、平面視において１８０°回転された第１画素ＰＸ１と実質的に同一であることができる。第３画素ＰＸ３は図８を参照して説明された画素１４と実質的に同一であることができる。第４画素ＰＸ４は、平面視において第１画素ＰＸ１と第４画素ＰＸ４の配列方向に沿って反転された第１画素ＰＸ１と実質的に同一であることができる。
【0156】
図１５の第６画素グループ２５において、第１画素ＰＸ１は、平面視において図９Ａ及び図９Ｂを参照して説明された画素１５が１８０°回転されたことと実質的に同一であることができる。第２画素ＰＸ２は、平面視において第１画素ＰＸ１と第２画素ＰＸ２の配列方向に沿って反転された第１画素ＰＸ１と実質的に同一であることができる。第３画素ＰＸ３は、平面視において１８０°回転された第１画素ＰＸ１と実質的に同一であることができる。第３画素ＰＸ３は図９Ａ及び図９Ｂを参照して説明された画素１５と実質的に同一であることができる。第４画素ＰＸ４は、平面視において第１画素ＰＸ１と第４画素ＰＸ４の配列方向に沿って反転された第１画素ＰＸ１と実質的に同一であることができる。
【0157】
本発明は界面トラップ密度が低い面（例えば、｛３１０｝面、｛２１０｝面）をチャンネルとして利用して電荷のトラップ現象が改善された画素グループ２１、２２、２３、２４、２５を提供することができる。したがって、ノイズ特性が改善されたイメージセンサーが提供されることができる。
【0158】
図１６Ａは例示的な実施形態によるイメージセンサーの画素グループを示す平面図である。図１６Ｂは図１６ＡのＨ１－Ｈ１’線に沿う断面図である。図１６ＡのＨ２－Ｈ２’線に沿う断面図は図１０Ｃと実質的に同一であることができる。説明の簡易化のために、図１０Ａ乃至図１０Ｄを参照して説明されたことと実質的に同一な内容は説明されない。
【0159】
図１６Ａ及び図１６Ｂを参照すれば、第１画素ＰＸ１、第２画素ＰＸ２、第３画素ＰＸ３、及び第４画素ＰＸ４を含む第７画素グループ２６が提供されることができる。図１０Ａ乃至図１０Ｄを参照して説明されたことと異なり、第１乃至第４画素ＰＸ１、ＰＸ２、ＰＸ３、ＰＸ４はフローティング拡散領域１０４を共有することができる。フローティング拡散領域１０４は第１乃至第４画素ＰＸ１、ＰＸ２、ＰＸ３、ＰＸ４の間に提供されることができる。例えば、フローティング拡散領域１０４は第１乃至第４画素ＰＸ１、ＰＸ２、ＰＸ３、ＰＸ４の中心部に位置することができる。但し、図示されたフローティング拡散領域１０４の位置及び形状は例示的なものであり、その位置及び形状は必要によって決定されることができる。
【0160】
平面視において、基板１００はフローティング拡散領域１０４を囲むことができる。第１画素ＰＸ１の基板１００と第２画素ＰＸ２の基板１００、第１画素ＰＸ１の基板１００と第４画素ＰＸ４の基板１００、第２画素ＰＸ２の基板１００と第３画素ＰＸ３の基板１００、及び第３画素ＰＸ３の基板１００と第４画素ＰＸ４の基板１００は互いに連結されることができる。
【0161】
画素分離膜１０８は第１乃至第４画素ＰＸ１、ＰＸ２、ＰＸ３、ＰＸ４の間の領域を満たすことができる。図１０Ａ乃至図１０Ｄを参照して説明されたことと異なり、画素分離膜１０８は第１乃至第４画素ＰＸ１、ＰＸ２、ＰＸ３、ＰＸ４の各々を部分的に囲むことができる。
【0162】
本発明は界面トラップ密度が低い面（例えば、｛３１０｝面、｛２１０｝面）をチャンネルとして利用して電荷のトラップ現象が改善された画素グループ２６を提供することができる。したがって、ノイズ特性が改善されたイメージセンサーが提供されることができる。
【0163】
上述した内容は本発明を実施するための具体的な実施形態態である。本発明は上述した実施形態の外にも、単純に設計変更されるか、或いは容易に変更することができる実施形態も含む。また、本発明は実施形態態を利用して容易に変形して実施することができる技術も含む。したがって、本発明の範囲は上述した実施形態に限定されなく、後述する特許請求の範囲のみならず、この発明の特許請求の範囲と均等なことによって定められるべきである。
【符号の説明】
【0164】
１０ 画素
１００ 基板
１０２ 光電変換領域
１０４ フローティング拡散領域
１０５ 接地領域
１０６ 伝送ゲート構造
１０６ｇ 伝送ゲート電極
１０６ｉ 伝送ゲート絶縁膜
１０８ 画素分離膜
１１０ 素子分離膜
ＳＤ１、ＳＤ２ ソース／ドレーン領域
ＶＴＧ 垂直伝送ゲート
２００ ピクセルトランジスタ
２１０ 半導体パターン
２１１，２１２，２１３ サブパターン
２２０ ゲート電極
２３０ ゲート絶縁膜
１００ 基板
１０２ 光電変換領域
１０４ フローティング拡散領域
１０５ 接地領域
１０６ 伝送ゲート構造
１０６ｇ 伝送ゲート電極
１０６ｉ 伝送ゲート絶縁膜
１０８ 画素分離膜
１１０ 素子分離膜
ＳＤ１、ＳＤ２ ソース／ドレーン領域
ＶＴＧ 垂直伝送ゲート
２００ ピクセルトランジスタ
２１０ 半導体パターン
２１１，２１２，２１３ サブパターン
２２０ ゲート電極
２３０ ゲート絶縁膜
【図1】
【図2】
【図3】
【図4A】
【図4B】
【図4C】
【図4D】
【図5A】
【図5B】
【図6A】
【図6B】
【図6C】
【図7A】
【図7B】
【図8】
【図9A】
【図9B】
【図10A】
【図10B】
【図10C】
【図10D】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16A】
【図16B】
