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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024175234
(43)【公開日】2024-12-18
(54)【発明の名称】センサ素子及びセンサ素子の製造方法
(51)【国際特許分類】
G01L 5/1627 20200101AFI20241211BHJP
B81B 3/00 20060101ALI20241211BHJP
B81C 1/00 20060101ALI20241211BHJP
【ＦＩ】
G01L5/1627
B81B3/00
B81C1/00
【審査請求】未請求
【請求項の数】12
【出願形態】ＯＬ
(21)【出願番号】P 2023092837
(22)【出願日】2023-06-06
(71)【出願人】
【識別番号】304027279
【氏名又は名称】国立大学法人 新潟大学
(74)【代理人】
【識別番号】100095407
【弁理士】
【氏名又は名称】木村 満
(74)【代理人】
【識別番号】100175019
【弁理士】
【氏名又は名称】白井 健朗
(74)【代理人】
【識別番号】100195648
【弁理士】
【氏名又は名称】小林 悠太
(74)【代理人】
【識別番号】100194179
【弁理士】
【氏名又は名称】中澤 泰宏
(74)【代理人】
【識別番号】100132883
【弁理士】
【氏名又は名称】森川 泰司
(72)【発明者】
【氏名】寒川 雅之
(72)【発明者】
【氏名】川崎 雄記
【テーマコード（参考）】
2F051
3C081
【Ｆターム（参考）】
2F051AA10
2F051AB09
3C081AA19
3C081BA43
3C081BA48
3C081BA77
3C081CA03
3C081DA04
3C081DA27
3C081DA31
3C081EA03
(57)【要約】
【課題】カンチレバー構造を作製するための工程を低減可能なセンサ素子及びセンサ素子の製造方法を提供する。
【解決手段】センサ素子１０は、開口Ｈが形成されたフレーム１１と、一端がフレーム１１に支持されたカンチレバー１２と、を備える。カンチレバー１２とフレーム１１は、ＳＯＩ（Silicon On Insulator)１の活性層１ｃ、及び、活性層１ｃの上に形成され、カンチレバー１２を撓ませるための形状制御層２で繋がっている。センサ素子１０の製造方法は、ＳＯＩ１の活性層１ｃの上に形状制御層２を成膜する成膜ステップと、成膜ステップの後に、フレーム１１に対するカンチレバー１２のパターンを形成するパターン形成ステップと、パターン形成ステップの後に、ＳＯＩ１のＢＯＸ層１ｂを除去することでカンチレバー１２の構造を作製する作製ステップと、を備える。
【選択図】図１
【解決手段】センサ素子１０は、開口Ｈが形成されたフレーム１１と、一端がフレーム１１に支持されたカンチレバー１２と、を備える。カンチレバー１２とフレーム１１は、ＳＯＩ（Silicon On Insulator)１の活性層１ｃ、及び、活性層１ｃの上に形成され、カンチレバー１２を撓ませるための形状制御層２で繋がっている。センサ素子１０の製造方法は、ＳＯＩ１の活性層１ｃの上に形状制御層２を成膜する成膜ステップと、成膜ステップの後に、フレーム１１に対するカンチレバー１２のパターンを形成するパターン形成ステップと、パターン形成ステップの後に、ＳＯＩ１のＢＯＸ層１ｂを除去することでカンチレバー１２の構造を作製する作製ステップと、を備える。
【選択図】図１
【特許請求の範囲】
【請求項1】
開口が形成されたフレームと、前記フレームの前記開口が形成された領域の中に位置し、一端が前記フレームに支持されたカンチレバーと、を備え、ＳＯＩ（Silicon On Insulator)を用いて形成されたセンサ素子であって、
前記カンチレバーと前記フレームは、前記ＳＯＩの活性層、及び、前記活性層の上に形成され、前記カンチレバーを撓ませるための形状制御層で繋がっており、
前記形状制御層の上方には、前記カンチレバーに設けられたひずみゲージ層と、前記ひずみゲージ層と電気的に接続される配線層が位置する、
センサ素子。
前記カンチレバーと前記フレームは、前記ＳＯＩの活性層、及び、前記活性層の上に形成され、前記カンチレバーを撓ませるための形状制御層で繋がっており、
前記形状制御層の上方には、前記カンチレバーに設けられたひずみゲージ層と、前記ひずみゲージ層と電気的に接続される配線層が位置する、
センサ素子。
【請求項2】
前記カンチレバーにおける前記活性層及び前記形状制御層の形状は同一である、
請求項１に記載のセンサ素子。
請求項１に記載のセンサ素子。
【請求項3】
前記フレームにおける前記形状制御層は、前記開口の周囲に及ぶ、
請求項１又は２に記載のセンサ素子。
請求項１又は２に記載のセンサ素子。
【請求項4】
前記カンチレバーは、前記一端を含む前記カンチレバーの一部である固定端部を有し、
前記フレームは、前記固定端部に隣接する部分であって、前記カンチレバーを支持する支持部を有し、
前記固定端部と前記支持部は、前記活性層、前記形状制御層、及び、前記ひずみゲージ層で繋がっている、
請求項１又は２に記載のセンサ素子。
前記フレームは、前記固定端部に隣接する部分であって、前記カンチレバーを支持する支持部を有し、
前記固定端部と前記支持部は、前記活性層、前記形状制御層、及び、前記ひずみゲージ層で繋がっている、
請求項１又は２に記載のセンサ素子。
【請求項5】
前記固定端部と前記支持部は、前記活性層、前記形状制御層、及び、前記形状制御層の上に形成された絶縁層で繋がっており、
前記ひずみゲージ層は、前記絶縁層の上に形成されている、
請求項４に記載のセンサ素子。
前記ひずみゲージ層は、前記絶縁層の上に形成されている、
請求項４に記載のセンサ素子。
【請求項6】
前記配線層は、前記固定端部と前記支持部の各々の前記ひずみゲージ層の上に形成されている、
請求項４に記載のセンサ素子。
請求項４に記載のセンサ素子。
【請求項7】
開口が形成されたフレームと、前記フレームの前記開口が形成された領域の中に位置し、一端が前記フレームに支持されたカンチレバーと、を備えるセンサ素子の製造方法であって、
ＳＯＩ（Silicon On Insulator)の活性層の上に前記カンチレバーを撓ませるための形状制御層を成膜し、前記形状制御層の上方にひずみゲージ層及び配線層を成膜する成膜ステップと、
前記成膜ステップの後に、前記形状制御層のパターンと、前記フレームに対する前記カンチレバーのパターンとを形成するパターン形成ステップと、
前記パターン形成ステップの後に、前記ＳＯＩのＢＯＸ層を除去することで前記カンチレバーの構造を作製する構造作製ステップと、を備える、
センサ素子の製造方法。
ＳＯＩ（Silicon On Insulator)の活性層の上に前記カンチレバーを撓ませるための形状制御層を成膜し、前記形状制御層の上方にひずみゲージ層及び配線層を成膜する成膜ステップと、
前記成膜ステップの後に、前記形状制御層のパターンと、前記フレームに対する前記カンチレバーのパターンとを形成するパターン形成ステップと、
前記パターン形成ステップの後に、前記ＳＯＩのＢＯＸ層を除去することで前記カンチレバーの構造を作製する構造作製ステップと、を備える、
センサ素子の製造方法。
【請求項8】
前記パターン形成ステップでは、前記形状制御層のパターンと、前記フレームに対する前記カンチレバーのパターンとを同時に形成する、
請求項７に記載のセンサ素子の製造方法。
請求項７に記載のセンサ素子の製造方法。
【請求項9】
前記パターン形成ステップは、
前記配線層及び前記ひずみゲージ層のパターンを形成する第１形成ステップと、
前記第１形成ステップの後に、前記形状制御層のパターンと、前記フレームに対する前記カンチレバーのパターンとを形成する第２形成ステップと、を含む、
請求項７又は８に記載のセンサ素子の製造方法。
前記配線層及び前記ひずみゲージ層のパターンを形成する第１形成ステップと、
前記第１形成ステップの後に、前記形状制御層のパターンと、前記フレームに対する前記カンチレバーのパターンとを形成する第２形成ステップと、を含む、
請求項７又は８に記載のセンサ素子の製造方法。
【請求項10】
前記成膜ステップでは、前記形状制御層の上に絶縁層、前記ひずみゲージ層、前記配線層の順で成膜し、
前記第１形成ステップでは、前記配線層、前記ひずみゲージ層及び前記絶縁層のパターンを形成する、
請求項９に記載のセンサ素子の製造方法。
前記第１形成ステップでは、前記配線層、前記ひずみゲージ層及び前記絶縁層のパターンを形成する、
請求項９に記載のセンサ素子の製造方法。
【請求項11】
開口が形成されたフレームと、前記フレームの前記開口が形成された領域の中に位置し、一端が前記フレームに支持されたカンチレバーと、を備え、ＳＯＩ（Silicon On Insulator)を用いて形成されたセンサ素子であって、
前記カンチレバーと前記フレームは、前記ＳＯＩの活性層、及び、前記活性層の上方に位置する特定層で繋がっており、
前記特定層は、ひずみゲージ層と、前記ひずみゲージ層と電気的に接続される配線層との一方であり、
前記カンチレバーに設けられた前記特定層は、前記カンチレバーの外形に沿って形成され、前記カンチレバーを撓ませる形状制御層として機能する、
センサ素子。
前記カンチレバーと前記フレームは、前記ＳＯＩの活性層、及び、前記活性層の上方に位置する特定層で繋がっており、
前記特定層は、ひずみゲージ層と、前記ひずみゲージ層と電気的に接続される配線層との一方であり、
前記カンチレバーに設けられた前記特定層は、前記カンチレバーの外形に沿って形成され、前記カンチレバーを撓ませる形状制御層として機能する、
センサ素子。
【請求項12】
開口が形成されたフレームと、前記フレームの前記開口が形成された領域の中に位置し、一端が前記フレームに支持されたカンチレバーと、を備えるセンサ素子の製造方法であって、
ＳＯＩ（Silicon On Insulator)の活性層の上方に、ひずみゲージ層及び配線層を成膜する成膜ステップと、
前記配線層及び前記ひずみゲージ層のパターンを形成する第１形成ステップと、前記フレームに対する前記カンチレバーのパターンを形成する第２形成ステップとを含み、前記成膜ステップの後に行われるパターン形成ステップと、
前記パターン形成ステップの後に、前記ＳＯＩのＢＯＸ層を除去することで前記カンチレバーの構造を作製する構造作製ステップと、を備え、
前記第１形成ステップでは、前記ひずみゲージ層及び前記配線層の一方である特定層を前記カンチレバーの外形に沿うパターンに形成し、
前記特定層は、前記構造作製ステップにおいて前記カンチレバーを撓ませる形状制御層として機能する、
センサ素子の製造方法。
ＳＯＩ（Silicon On Insulator)の活性層の上方に、ひずみゲージ層及び配線層を成膜する成膜ステップと、
前記配線層及び前記ひずみゲージ層のパターンを形成する第１形成ステップと、前記フレームに対する前記カンチレバーのパターンを形成する第２形成ステップとを含み、前記成膜ステップの後に行われるパターン形成ステップと、
前記パターン形成ステップの後に、前記ＳＯＩのＢＯＸ層を除去することで前記カンチレバーの構造を作製する構造作製ステップと、を備え、
前記第１形成ステップでは、前記ひずみゲージ層及び前記配線層の一方である特定層を前記カンチレバーの外形に沿うパターンに形成し、
前記特定層は、前記構造作製ステップにおいて前記カンチレバーを撓ませる形状制御層として機能する、
センサ素子の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、センサ素子及びセンサ素子の製造方法に関する。
【背景技術】
【0002】
例えば、特許文献１には、ＭＥＭＳ（Micro Electro Mechanical Systems）プロセスで作製した微小なカンチレバーを有する触覚センサが記載されている。
【0003】
特許文献１では、以下（１）～（５）の順次工程を経てカンチレバー構造を作製する。この順次工程は、（１）ＳＯＩ（Silicon On Insulator)ウェハの活性層（Ｓｉ）の上に、絶縁層（Ｓｉ３Ｎ４）、ひずみゲージ層（ＮｉＣｒ）、配線層（Ａｕ）を成膜するステップ１と、（２）ステップ１で成膜した各層のパターンを形成するステップ２と、（３）後に形成されるカンチレバーの自由端側の主領域にカンチレバーを撓ませるための形状制御層（Ｃｒ）を成膜し、形状制御層のパターンを形成するステップ３と、（４）カンチレバーのパターンを形成するステップ４と、（５）カンチレバーの下側に相当するＳＯＩのＢＯＸ層（ＳｉＯ２）を除去するステップ５と、を備える。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特開２０２３－１３８５２号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
特許文献１に記載の手法では、カンチレバー構造の作製プロセスが複雑で工程が多くなる虞がある。
【0006】
本発明は、上記実情に鑑みてなされたものであり、カンチレバー構造を作製するための工程を低減可能なセンサ素子及びセンサ素子の製造方法を提供することを目的とする。
【課題を解決するための手段】
【0007】
上記目的を達成するため、本発明の第１の観点に係るセンサ素子は、
開口が形成されたフレームと、前記フレームの前記開口が形成された領域の中に位置し、一端が前記フレームに支持されたカンチレバーと、を備え、ＳＯＩ（Silicon On Insulator)を用いて形成されたセンサ素子であって、
前記カンチレバーと前記フレームは、前記ＳＯＩの活性層、及び、前記活性層の上に形成され、前記カンチレバーを撓ませるための形状制御層で繋がっており、
前記形状制御層の上方には、前記カンチレバーに設けられたひずみゲージ層と、前記ひずみゲージ層と電気的に接続される配線層が位置する。
開口が形成されたフレームと、前記フレームの前記開口が形成された領域の中に位置し、一端が前記フレームに支持されたカンチレバーと、を備え、ＳＯＩ（Silicon On Insulator)を用いて形成されたセンサ素子であって、
前記カンチレバーと前記フレームは、前記ＳＯＩの活性層、及び、前記活性層の上に形成され、前記カンチレバーを撓ませるための形状制御層で繋がっており、
前記形状制御層の上方には、前記カンチレバーに設けられたひずみゲージ層と、前記ひずみゲージ層と電気的に接続される配線層が位置する。
【0008】
前記カンチレバーにおける前記活性層及び前記形状制御層の形状は同一である、ようにしてもよい。
【0009】
前記フレームにおける前記形状制御層は、前記開口の周囲に及ぶ、ようにしてもよい。
【0010】
前記カンチレバーは、前記一端を含む前記カンチレバーの一部である固定端部を有し、
前記フレームは、前記固定端部に隣接する部分であって、前記カンチレバーを支持する支持部を有し、
前記固定端部と前記支持部は、前記活性層、前記形状制御層、及び、前記ひずみゲージ層で繋がっている、ようにしてもよい。
前記フレームは、前記固定端部に隣接する部分であって、前記カンチレバーを支持する支持部を有し、
前記固定端部と前記支持部は、前記活性層、前記形状制御層、及び、前記ひずみゲージ層で繋がっている、ようにしてもよい。
【0011】
前記固定端部と前記支持部は、前記活性層、前記形状制御層、及び、前記形状制御層の上に形成された絶縁層で繋がっており、
前記ひずみゲージ層は、前記絶縁層の上に形成されている、ようにしてもよい。
前記ひずみゲージ層は、前記絶縁層の上に形成されている、ようにしてもよい。
【0012】
前記配線層は、前記固定端部と前記支持部の各々の前記ひずみゲージ層の上に形成されている、ようにしてもよい。
【0013】
上記目的を達成するため、本発明の第２の観点に係るセンサ素子の製造方法は、
開口が形成されたフレームと、前記フレームの前記開口が形成された領域の中に位置し、一端が前記フレームに支持されたカンチレバーと、を備えるセンサ素子の製造方法であって、
ＳＯＩ（Silicon On Insulator)の活性層の上に前記カンチレバーを撓ませるための形状制御層を成膜し、前記形状制御層の上方にひずみゲージ層及び配線層を成膜する成膜ステップと、
前記成膜ステップの後に、前記形状制御層のパターンと、前記フレームに対する前記カンチレバーのパターンとを形成するパターン形成ステップと、
前記パターン形成ステップの後に、前記ＳＯＩのＢＯＸ層を除去することで前記カンチレバーの構造を作製する構造作製ステップと、を備える。
開口が形成されたフレームと、前記フレームの前記開口が形成された領域の中に位置し、一端が前記フレームに支持されたカンチレバーと、を備えるセンサ素子の製造方法であって、
ＳＯＩ（Silicon On Insulator)の活性層の上に前記カンチレバーを撓ませるための形状制御層を成膜し、前記形状制御層の上方にひずみゲージ層及び配線層を成膜する成膜ステップと、
前記成膜ステップの後に、前記形状制御層のパターンと、前記フレームに対する前記カンチレバーのパターンとを形成するパターン形成ステップと、
前記パターン形成ステップの後に、前記ＳＯＩのＢＯＸ層を除去することで前記カンチレバーの構造を作製する構造作製ステップと、を備える。
【0014】
前記パターン形成ステップでは、前記形状制御層のパターンと、前記フレームに対する前記カンチレバーのパターンとを同時に形成する、ようにしてもよい。
【0015】
前記パターン形成ステップは、
前記配線層及び前記ひずみゲージ層のパターンを形成する第１形成ステップと、
前記第１形成ステップの後に、前記形状制御層のパターンと、前記フレームに対する前記カンチレバーのパターンとを形成する第２形成ステップと、を含む、ようにしてもよい。
前記配線層及び前記ひずみゲージ層のパターンを形成する第１形成ステップと、
前記第１形成ステップの後に、前記形状制御層のパターンと、前記フレームに対する前記カンチレバーのパターンとを形成する第２形成ステップと、を含む、ようにしてもよい。
【0016】
前記成膜ステップでは、前記形状制御層の上に絶縁層、前記ひずみゲージ層、前記配線層の順で成膜し、
前記第１形成ステップでは、前記配線層、前記ひずみゲージ層及び前記絶縁層のパターンを形成する、ようにしてもよい。
前記第１形成ステップでは、前記配線層、前記ひずみゲージ層及び前記絶縁層のパターンを形成する、ようにしてもよい。
【0017】
上記目的を達成するため、本発明の第３の観点に係るセンサ素子は、
開口が形成されたフレームと、前記フレームの前記開口が形成された領域の中に位置し、一端が前記フレームに支持されたカンチレバーと、を備え、ＳＯＩ（Silicon On Insulator)を用いて形成されたセンサ素子であって、
前記カンチレバーと前記フレームは、前記ＳＯＩの活性層、及び、前記活性層の上方に位置する特定層で繋がっており、
前記特定層は、ひずみゲージ層と、前記ひずみゲージ層と電気的に接続される配線層との一方であり、
前記カンチレバーに設けられた前記特定層は、前記カンチレバーの外形に沿って形成され、前記カンチレバーを撓ませる形状制御層として機能する。
開口が形成されたフレームと、前記フレームの前記開口が形成された領域の中に位置し、一端が前記フレームに支持されたカンチレバーと、を備え、ＳＯＩ（Silicon On Insulator)を用いて形成されたセンサ素子であって、
前記カンチレバーと前記フレームは、前記ＳＯＩの活性層、及び、前記活性層の上方に位置する特定層で繋がっており、
前記特定層は、ひずみゲージ層と、前記ひずみゲージ層と電気的に接続される配線層との一方であり、
前記カンチレバーに設けられた前記特定層は、前記カンチレバーの外形に沿って形成され、前記カンチレバーを撓ませる形状制御層として機能する。
【0018】
上記目的を達成するため、本発明の第４の観点に係るセンサ素子の製造方法は、
開口が形成されたフレームと、前記フレームの前記開口が形成された領域の中に位置し、一端が前記フレームに支持されたカンチレバーと、を備えるセンサ素子の製造方法であって、
ＳＯＩ（Silicon On Insulator)の活性層の上方に、ひずみゲージ層及び配線層を成膜する成膜ステップと、
前記配線層及び前記ひずみゲージ層のパターンを形成する第１形成ステップと、前記フレームに対する前記カンチレバーのパターンを形成する第２形成ステップとを含み、前記成膜ステップの後に行われるパターン形成ステップと、
前記パターン形成ステップの後に、前記ＳＯＩのＢＯＸ層を除去することで前記カンチレバーの構造を作製する構造作製ステップと、を備え、
前記第１形成ステップでは、前記ひずみゲージ層及び前記配線層の一方である特定層を前記カンチレバーの外形に沿うパターンに形成し、
前記特定層は、前記構造作製ステップにおいて前記カンチレバーを撓ませる形状制御層として機能する。
開口が形成されたフレームと、前記フレームの前記開口が形成された領域の中に位置し、一端が前記フレームに支持されたカンチレバーと、を備えるセンサ素子の製造方法であって、
ＳＯＩ（Silicon On Insulator)の活性層の上方に、ひずみゲージ層及び配線層を成膜する成膜ステップと、
前記配線層及び前記ひずみゲージ層のパターンを形成する第１形成ステップと、前記フレームに対する前記カンチレバーのパターンを形成する第２形成ステップとを含み、前記成膜ステップの後に行われるパターン形成ステップと、
前記パターン形成ステップの後に、前記ＳＯＩのＢＯＸ層を除去することで前記カンチレバーの構造を作製する構造作製ステップと、を備え、
前記第１形成ステップでは、前記ひずみゲージ層及び前記配線層の一方である特定層を前記カンチレバーの外形に沿うパターンに形成し、
前記特定層は、前記構造作製ステップにおいて前記カンチレバーを撓ませる形状制御層として機能する。
【発明の効果】
【0019】
本発明によれば、カンチレバー構造を作製するための工程を低減可能なセンサ素子及びセンサ素子の製造方法を提供することができる。
【図面の簡単な説明】
【0020】
【図1】本発明の一実施形態に係る触覚センサの概略断面図。
【図2】同上実施形態に係るセンサ素子の平面図。
【図3】（ａ）～（ｄ）は、同上実施形態に係るセンサ素子の製造方法を説明するための図。
【図5】同上実施形態に係るセンサ素子を含むセンサチップの平面図。
【図6】（ａ）及び（ｂ）は、実施例に係るセンサ素子の電子顕微鏡写真を示す図。
【図7】比較例に係るセンサ素子の電子顕微鏡写真を示す図。
【図8】変形例１に係るカンチレバーの平面図。
【図9】（ａ）～（ｃ）は、変形例２に係るセンサ素子の製造方法を説明するための図。
【発明を実施するための形態】
【0021】
本発明の一実施形態について図面を参照して説明する。
【0022】
触覚センサ１００は、図１に示すように、センサ素子１０と、センサ素子１０を上方から覆う弾性体２０と、を備える。センサ素子１０は、ＭＥＭＳ（Micro Electro Mechanical Systems）プロセスで作製された、ひずみゲージ層４が設けられたカンチレバー１２（マイクロカンチレバー）を備える。例えば、触覚センサ１００は、ロボットハンド部分での対象物体との力学的関係を検出するセンサとして用いられるが、その用途はこれに限られず任意である。例えば、触覚センサ１００は、工具や道具に設けられ、人間の部位（例えば、手や足）の接触を検出するものであってもよい。
【0023】
図１は、図２のＡ－Ａ線に相当する切断面による触覚センサ１００の概略断面図である。図１では、見易さを考慮して、弾性体２０の断面にはパターンを付していない。また、図２に示す各構成には、図１のセンサ素子１０を構成する各層に付したパターンと対応するパターンを付した。この関係は、後述の図３、図４、図８～図１０に示す各構成に付したパターンについても同様である。また、図１及び図２に示すセンサ素子１０は、図５に示すセンサチップの一部（例えばＢ部）に相当する部分である。センサチップは、放射状に配置された複数のカンチレバー１２を有し、図５では示されていないが、各カンチレバー１２が弾性体２０によって覆われる。一例として、図５に示すセンサチップは、一辺が１０ｍｍの正方形状である。また、各カンチレバー１２は、固定端から自由端までの長さが５００μｍ、幅が３００μｍで形成されている。
【0024】
弾性体２０は、ＰＤＭＳ（Poly-dimethyl-siloxane）などのエラストマーから構成され、センサ素子１０を覆う。弾性体２０は、カンチレバー１２を保護すると共に、カンチレバー１２に外力を伝達する役割を果たす。弾性体２０に上方から外力が作用すると、弾性体２０の変形に応じてカンチレバー１２が撓む。触覚センサ１００は、このカンチレバー１２の撓みを、ひずみゲージ層４の電気抵抗の変化として測定することによって外力を検出する。触覚センサ１００に垂直な力が加わると、カンチレバー１２の上方への撓みが大きくなることで、ひずみゲージ層４は圧縮ひずみを受け、抵抗が減少する。また、触覚センサ１００にせん断応力が加わると、カンチレバー１２はせん断方向に沿って撓む。そのため、当該せん断方向において、一方のひずみゲージ層４は引っ張りひずみを受けて抵抗が増加し、他方のひずみゲージ層４は圧縮ひずみを受けて抵抗が減少する。図５に示すように、放射状（円状）に配置された複数のカンチレバー１２において、各ひずみゲージ層４の電気抵抗の変化率を評価することで、外力の大きさと方向を検出可能である。
【0025】
なお、センサチップが有するカンチレバー１２の数及び向きは、目的に応じて任意であり、図５に示す例に限定されない。また、弾性体２０の形状も図１に示す例に限定されず、目的に応じて任意に変形可能である。以下、具体的に、本実施形態に係るセンサ素子１０の構成について説明する。
【0026】
（センサ素子１０）
センサ素子１０は、ＳＯＩ（Silicon On Insulator)１を用いて形成される。センサ素子１０は、ＳＯＩ１を構成する支持基板１ａと、支持基板１ａの上に形成された構造体として、フレーム１１及びカンチレバー１２と、を備える。
センサ素子１０は、ＳＯＩ（Silicon On Insulator)１を用いて形成される。センサ素子１０は、ＳＯＩ１を構成する支持基板１ａと、支持基板１ａの上に形成された構造体として、フレーム１１及びカンチレバー１２と、を備える。
【0027】
ＳＯＩ１は、支持基板１ａ、ＢＯＸ層１ｂ及び活性層１ｃの３層構造で構成される。支持基板１ａは、Ｓｉ（シリコン）からなる。ＢＯＸ層１ｂは、支持基板１ａと活性層１ｃの間の埋め込み酸化膜であり、ＳｉＯ２（二酸化ケイ素）からなる。活性層１ｃは、Ｓｉ（シリコン）からなる。フレーム１１には、開口Ｈが形成されている。カンチレバー１２は、一端（図１の左端）がフレーム１１に支持されると共に、図２に示すように、フレーム１１の開口Ｈが形成された領域の中に位置する。つまり、カンチレバー１２は、図１の左端が固定端で、図１の右端が自由端である。
【0028】
フレーム１１は、支持基板１ａ上に各層が積層されて構成されている。当該各層は、支持基板１ａに近いほうから順に、ＢＯＸ層１ｂ、活性層１ｃ及び形状制御層２を有する。カンチレバー１２は、フレーム１１と共通の活性層１ｃ及び形状制御層２を有して形成されている。
【0029】
形状制御層２は、その内部応力により活性層１ｃを上方向に撓ませ、カンチレバー１２を立体的形状に変形させるための層である。カンチレバー１２は、活性層１ｃと形状制御層２の応力差によって撓む。形状制御層２は、例えばＣｒ（クロム）からなる。図１に示すように、カンチレバー１２とフレーム１１は、ＳＯＩ１の活性層１ｃ、及び、活性層１ｃの上に形成された形状制御層２で繋がっている。そして、カンチレバー１２における活性層１ｃ及び形状制御層２の形状は同一である。
【0030】
ここで、「カンチレバー１２における活性層１ｃ及び形状制御層２の形状は同一である」とは、カンチレバー１２が撓む前の両者の形状が同一であればよく、図１及び図２に示すように、カンチレバー１２の撓みにより、カンチレバー１２の自由端部において形状制御層２と活性層１ｃとに若干のズレが生じることを含む（許容する）概念である。これにより、カンチレバー１２において形状制御層２が形成された領域の外形は、カンチレバー１２の外形に沿う。また、図２に示すように、フレーム１１の形状制御層２は、後述の支持部１１ａだけでなく開口Ｈの周囲に及んでおり、その形成領域が開口Ｈの縁まで到っている。
【0031】
図１の二点鎖線は、カンチレバー１２の固定端の位置の一例を示す。カンチレバー１２は、フレーム１１と繋がる部分であって、カンチレバー１２の固定端の側の一部を構成する固定端部１２ａを有する。つまり、固定端部１２ａは、カンチレバー１２のうち、固定端（図１の二点鎖線）を含むと共に、固定端から自由端に向かう一部である。また、フレーム１１は、固定端部１２ａに隣接する部分であって、カンチレバー１２を支持する支持部１１ａを有する。
【0032】
カンチレバー１２の固定端部１２ａとフレーム１１及び支持部１１ａは、活性層１ｃ及び形状制御層２に加え、共通の絶縁層３及びひずみゲージ層４で繋がっている。絶縁層３は形状制御層２の上に形成され、ひずみゲージ層４は絶縁層３の上に形成されている。さらに、固定端部１２ａ及び支持部１１ａの各々のひずみゲージ層４の上には、配線層５が形成されている。
【0033】
絶縁層３は、例えばＳｉ３Ｎ４（窒化ケイ素）からなる。ひずみゲージ層４は、例えばＮｉＣｒ（ニッケルクロム合金）からなる。配線層５は、例えばＡｕ（金）からなる。配線層５は、ひずみゲージ層４と電気的に接続され、図２に示すように、支持部１１ａに設けられた部分が一対の電極として形成されている。
【0034】
以上のように構成されるセンサ素子１０は、触覚センサ１００が備える、図示せぬＰＣＢ（Printed Circuit Board）の上に固定される。ＰＣＢは、配線層５と電気的に接続される。ＰＣＢには、ＣＰＵ（Central Processing Unit）等を備える制御回路のＩＣ（Integrated Circuit）が実装される。制御回路は、配線層５を介して、ひずみゲージ層４の電気抵抗の変化を測定し、当該変化に基づき触覚センサ１００に加えられた外力を検出する。
【0035】
（製造方法）
次に、センサ素子１０の製造方法の一例について説明する。この製造方法は、順に行われる、成膜ステップと、パターン形成ステップと、構造作製ステップと、を備える。なお、前準備として、ＳＯＩ１のウェハには、アセトン超音波洗浄および希フッ酸による自然酸化膜除去の成膜前処理が行われる。
次に、センサ素子１０の製造方法の一例について説明する。この製造方法は、順に行われる、成膜ステップと、パターン形成ステップと、構造作製ステップと、を備える。なお、前準備として、ＳＯＩ１のウェハには、アセトン超音波洗浄および希フッ酸による自然酸化膜除去の成膜前処理が行われる。
【0036】
（１．成膜ステップ）
成膜ステップでは、図３（ａ）に示すように、ＳＯＩ１のウェハ上に、形状制御層２、絶縁層３、ひずみゲージ層４、配線層５を順に成膜する。具体的には、まず、ＳＯＩ１の活性層１ｃの上に、形状制御層２としてのＣｒを真空蒸着で堆積させる。続いて、形状制御層２の上に、絶縁層３としてのＳｉ３Ｎ４、ひずみゲージ層４としてのＮｉＣｒ、配線層５としてのＡｕを順に、スパッタリングで堆積させる。図４（ａ）は、図３（ａ）の状態の平面図である。
成膜ステップでは、図３（ａ）に示すように、ＳＯＩ１のウェハ上に、形状制御層２、絶縁層３、ひずみゲージ層４、配線層５を順に成膜する。具体的には、まず、ＳＯＩ１の活性層１ｃの上に、形状制御層２としてのＣｒを真空蒸着で堆積させる。続いて、形状制御層２の上に、絶縁層３としてのＳｉ３Ｎ４、ひずみゲージ層４としてのＮｉＣｒ、配線層５としてのＡｕを順に、スパッタリングで堆積させる。図４（ａ）は、図３（ａ）の状態の平面図である。
【0037】
（２．パターン形成ステップ）
パターン形成ステップは、第１形成ステップと、第１形成ステップに続いて行われる第２形成ステップに大別される。
パターン形成ステップは、第１形成ステップと、第１形成ステップに続いて行われる第２形成ステップに大別される。
【0038】
（２－１．第１形成ステップ）
第１形成ステップでは、図３（ｂ）、図４（ｂ）に示すように、配線層５、ひずみゲージ層４及び絶縁層３のパターンを形成する。具体的には、配線層５、ひずみゲージ層４及び絶縁層３をフォトリソグラフィとエッチングプロセスでパターニングする。
第１形成ステップでは、図３（ｂ）、図４（ｂ）に示すように、配線層５、ひずみゲージ層４及び絶縁層３のパターンを形成する。具体的には、配線層５、ひずみゲージ層４及び絶縁層３をフォトリソグラフィとエッチングプロセスでパターニングする。
【0039】
（２－２．第２形成ステップ）
第２形成ステップでは、図３（ｃ）、図４（ｃ）に示すように、形状制御層２のパターンと、フレーム１１に対するカンチレバー１２のパターンとを形成する。なお、フレーム１１に対するカンチレバー１２のパターンの形成とは、開口Ｈを有するフレーム１１と、カンチレバー１２との各々の形状のパターンを形成することを示す。本実施形態の第２形成ステップでは、形状制御層２と、フレーム１１に対するカンチレバー１２のパターンを同時に形成する。これにより、前述のように、カンチレバー１２における活性層１ｃ及び形状制御層２が同一形状で形成される。具体的には、形状制御層２及び活性層１ｃをフォトリソグラフィとエッチングプロセスでパターニングする。このパターニングでは、後述の犠牲層エッチングを均一かつ効率的に行うため、カンチレバー１２の領域に、ＢＯＸ層１ｂを覗かせる孔が複数形成される。
第２形成ステップでは、図３（ｃ）、図４（ｃ）に示すように、形状制御層２のパターンと、フレーム１１に対するカンチレバー１２のパターンとを形成する。なお、フレーム１１に対するカンチレバー１２のパターンの形成とは、開口Ｈを有するフレーム１１と、カンチレバー１２との各々の形状のパターンを形成することを示す。本実施形態の第２形成ステップでは、形状制御層２と、フレーム１１に対するカンチレバー１２のパターンを同時に形成する。これにより、前述のように、カンチレバー１２における活性層１ｃ及び形状制御層２が同一形状で形成される。具体的には、形状制御層２及び活性層１ｃをフォトリソグラフィとエッチングプロセスでパターニングする。このパターニングでは、後述の犠牲層エッチングを均一かつ効率的に行うため、カンチレバー１２の領域に、ＢＯＸ層１ｂを覗かせる孔が複数形成される。
【0040】
（３．構造作製ステップ）
構造作製ステップでは、ＳＯＩ１のＢＯＸ層１ｂを除去することで、図３（ｄ）に示すように、カンチレバー１２の構造（つまり、撓みが生じた立体形状）を作製する。具体的に、カンチレバー１２を構成する活性層１ｃを支持基板１ａから離すため、バッファードフッ酸（ＢＨＦ：Buffered Hydrogen Fluoride）を用い、犠牲層となるＢＯＸ層１ｂに対して選択的にエッチング（犠牲層エッチング）を行い、活性層１ｃと支持基板１ａの間に中空構造を創出する。この中空構造が創出される際に、形状制御層２と活性層１ｃの線膨張係数の差による引張応力によって、カンチレバー１２は自律的に撓んで傾斜構造となる。つまり、センサ素子１０を弾性体２０で覆う前の撓みとして、カンチレバー１２に初期撓みが生じる。前述の図２は、図３（ｄ）の状態に対応する平面図である。
構造作製ステップでは、ＳＯＩ１のＢＯＸ層１ｂを除去することで、図３（ｄ）に示すように、カンチレバー１２の構造（つまり、撓みが生じた立体形状）を作製する。具体的に、カンチレバー１２を構成する活性層１ｃを支持基板１ａから離すため、バッファードフッ酸（ＢＨＦ：Buffered Hydrogen Fluoride）を用い、犠牲層となるＢＯＸ層１ｂに対して選択的にエッチング（犠牲層エッチング）を行い、活性層１ｃと支持基板１ａの間に中空構造を創出する。この中空構造が創出される際に、形状制御層２と活性層１ｃの線膨張係数の差による引張応力によって、カンチレバー１２は自律的に撓んで傾斜構造となる。つまり、センサ素子１０を弾性体２０で覆う前の撓みとして、カンチレバー１２に初期撓みが生じる。前述の図２は、図３（ｄ）の状態に対応する平面図である。
【0041】
作製ステップ後は、センサ素子１０を純水で洗浄し、また純水の表面直力によってカンチレバー１２が支持基板１ａに張り付くスティッキングを防ぐためエタノール置換を行う。その後、真空乾燥を行いセンサ素子１０（センサチップ）が完成する。ここでは、センサチップにおける１つのカンチレバー１２に対応する部分として、センサ素子１０を作製する例を説明したが、複数のカンチレバー１２を備えるセンサチップの製造工程も同様である。
【0042】
上記のように製造されたセンサ素子１０（センサチップ）は、前述のＰＣＢ上にエポキシ接着剤を用いて接着されると共に、配線層５がＰＣＢに形成された配線と電気的に接続される。そして、センサ素子１０は、弾性体２０により封止される。例えば、センサ素子１０にスピンコータを用いてＰＤＭＳを塗布することで弾性体２０が形成される。このようにして、触覚センサ１００が製造される。
【0043】
ここで、比較例として、特許文献１に記載のセンサ素子と同様の製造方法を簡潔に述べる。比較例では、まず、ＳＯＩウェハ上に、絶縁層としてのＳｉ３Ｎ４、ひずみゲージ層としてのＮｉＣｒ、配線層としてのＡｕを、スパッタリングで成膜する（ステップ１）。続いて、配線層、ひずみゲージ層及び絶縁層をフォトリソグラフィとエッチングプロセスでパターニングする（ステップ２）。続いて、真空蒸着とリフトオフ法により形状制御層としてのＣｒを堆積させた後、形状制御層をパターニングする（ステップ３）。続いて、活性層１ｃをフォトリソグラフィとエッチングプロセスでパターニングすることにより、カンチレバーのパターンを形成する（ステップ４）。そして、前記構造作製ステップと同様に犠牲層エッチングを行い、カンチレバーの構造を作製する（ステップ５）。
【0044】
このように比較例に係る製造方法は、ステップ１～５の５工程に大別される。一方で、本実施形態に係る製造方法は、成膜ステップ、第１形成ステップ、第２形成ステップ、及び、構造作製ステップの４工程に大別され、比較例に比べ、工程を１つ減らすことができる。これは、本実施形態に係る製造方法では、第２形成ステップにおいて形状制御層２とカンチレバー１２のパターンを同時に形成することができ、比較例のようにリフトオフ工程を行わずに済むためである。このように、センサ素子１０の製造方法によれば、カンチレバー構造を作製するための工程を低減することができる。
【0045】
比較例に係る製造方法では、形状制御層としてのＣｒをリフトオフする際のフォトリソグラフィ時のアライメントの質が悪いと、図７に示すように、カンチレバーの撓み量にばらつきが生じる場合がある。図７は、比較例に係る製造方法に則って作製したセンサ素子の電子顕微鏡写真である。
【0046】
一方、本実施形態に係る製造方法では、第２形成ステップで形状制御層２及びカンチレバー１２のパターンを同時に形成することで、カンチレバー１２における活性層１ｃ及び形状制御層２の形状を同一とすることができる。これにより、図６（ａ）、（ｂ）に示すように、カンチレバーの撓み量のばらつきを低減することができる。図６（ａ）、（ｂ）は、本実施形態に係る製造方法に則って作製した、実施例に係るセンサ素子１０の電子顕微鏡写真である。
【0047】
以上に説明したように、本実施形態に係るセンサ素子１０の製造方法は、
開口Ｈが形成されたフレーム１１と、フレーム１１の開口Ｈが形成された領域の中に位置し、一端がフレーム１１に支持されたカンチレバー１２と、を備えるセンサ素子１０の製造方法であって、
ＳＯＩ１の活性層１ｃの上にカンチレバー１２を撓ませるための形状制御層２を成膜し、形状制御層２の上方にひずみゲージ層４及び配線層５を成膜する成膜ステップと、
成膜ステップの後に、形状制御層２のパターンと、フレーム１１に対するカンチレバー１２のパターンとを形成するパターン形成ステップと、
パターン形成ステップの後に、ＳＯＩ１のＢＯＸ層１ｂを除去することでカンチレバー１２の構造を作製する構造作製ステップと、を備える。
これにより、前述のように、カンチレバー構造を作製するための工程を低減することができる。
開口Ｈが形成されたフレーム１１と、フレーム１１の開口Ｈが形成された領域の中に位置し、一端がフレーム１１に支持されたカンチレバー１２と、を備えるセンサ素子１０の製造方法であって、
ＳＯＩ１の活性層１ｃの上にカンチレバー１２を撓ませるための形状制御層２を成膜し、形状制御層２の上方にひずみゲージ層４及び配線層５を成膜する成膜ステップと、
成膜ステップの後に、形状制御層２のパターンと、フレーム１１に対するカンチレバー１２のパターンとを形成するパターン形成ステップと、
パターン形成ステップの後に、ＳＯＩ１のＢＯＸ層１ｂを除去することでカンチレバー１２の構造を作製する構造作製ステップと、を備える。
これにより、前述のように、カンチレバー構造を作製するための工程を低減することができる。
【0048】
また、本実施形態に係るセンサ素子１０は、
開口Ｈが形成されたフレーム１１と、フレーム１１の開口Ｈが形成された領域の中に位置し、一端がフレーム１１に支持されたカンチレバー１２と、を備え、ＳＯＩ１を用いて形成されたセンサ素子１０であって、
カンチレバー１２とフレーム１１は、ＳＯＩ１の活性層１ｃ、及び、活性層１ｃの上に形成され、カンチレバー１２を撓ませるための形状制御層２で繋がっており、
形状制御層２の上方には、カンチレバー１２に設けられたひずみゲージ層４と、ひずみゲージ層４と電気的に接続される配線層５が位置する。
この特徴を有するセンサ素子１０によれば、前述の製造方法が可能であるため、カンチレバー構造を作製するための工程を低減することができる。
開口Ｈが形成されたフレーム１１と、フレーム１１の開口Ｈが形成された領域の中に位置し、一端がフレーム１１に支持されたカンチレバー１２と、を備え、ＳＯＩ１を用いて形成されたセンサ素子１０であって、
カンチレバー１２とフレーム１１は、ＳＯＩ１の活性層１ｃ、及び、活性層１ｃの上に形成され、カンチレバー１２を撓ませるための形状制御層２で繋がっており、
形状制御層２の上方には、カンチレバー１２に設けられたひずみゲージ層４と、ひずみゲージ層４と電気的に接続される配線層５が位置する。
この特徴を有するセンサ素子１０によれば、前述の製造方法が可能であるため、カンチレバー構造を作製するための工程を低減することができる。
【0049】
本発明は以上の実施形態及び図面によって限定されるものではない。本発明の要旨を変更しない範囲で、適宜、変形（構成要素の削除も含む）を加えることが可能である。
【0050】
カンチレバー１２を含むセンサ素子１０（センサチップ）の形状及び大きさ、ＳＯＩ１上に位置する各層の材料、成膜順序、膜厚、形成パターン等は、任意に変更可能である。また、カンチレバー１２を撓ませることができる限りにおいては、形状制御層２の材料は任意に変更可能である。例えば、絶縁性を有する材料で形状制御層２を構成することで、絶縁層３を省略してもよい。例えば、配線層５を介してひずみゲージ層４の電気抵抗の変化を出力できる限りにおいては、ひずみゲージ層４と配線層５の成膜順序を上記とは逆の関係にして、各々のパターニングを行ってもよい。つまり、配線層５の上にひずみゲージ層４を形成してもよい。以下の変形例では、上記実施形態と同様の機能を有する構成につき、上記実施形態と同じ符号を用いて説明する。
【0051】
（変形例１）
図８に示す変形例１のように、カンチレバー１２の主領域（固定端部１２ａよりも自由端側の領域）において、形状制御層２をストライプ状に形成してもよい。このストライプ状の部分は、カンチレバー１２の長さ方向（固定端から自由端に向かう方向）に延びる複数の帯状部が、カンチレバー１２の幅方向において間隔を空けて設けられることで構成される。本願発明者は、このようなストライプ状の形状制御層２により、カンチレバー１２の幅方向の撓み（凹凸）を抑制できることを確認している。このようなストライプ形状を実現するには、第２形成ステップにおいて、形状制御層２にストライプ状のパターンを形成した後に、カンチレバー１２のパターンを形成すればよい。
図８に示す変形例１のように、カンチレバー１２の主領域（固定端部１２ａよりも自由端側の領域）において、形状制御層２をストライプ状に形成してもよい。このストライプ状の部分は、カンチレバー１２の長さ方向（固定端から自由端に向かう方向）に延びる複数の帯状部が、カンチレバー１２の幅方向において間隔を空けて設けられることで構成される。本願発明者は、このようなストライプ状の形状制御層２により、カンチレバー１２の幅方向の撓み（凹凸）を抑制できることを確認している。このようなストライプ形状を実現するには、第２形成ステップにおいて、形状制御層２にストライプ状のパターンを形成した後に、カンチレバー１２のパターンを形成すればよい。
【0052】
（変形例２）
Ｃｒからなる形状制御層２の代わりに、ＳＯＩ１の活性層１ｃの上に、ひずみゲージ層４又は配線層５を形成してもよい。ここでは、ひずみゲージ層４（特定層の一例）がカンチレバー１２を撓ませる形状制御層として機能する例を説明する。変形例２に係るセンサ素子の製造方法は、順に行われる、成膜ステップと、パターン形成ステップと、構造作製ステップと、を備える。
Ｃｒからなる形状制御層２の代わりに、ＳＯＩ１の活性層１ｃの上に、ひずみゲージ層４又は配線層５を形成してもよい。ここでは、ひずみゲージ層４（特定層の一例）がカンチレバー１２を撓ませる形状制御層として機能する例を説明する。変形例２に係るセンサ素子の製造方法は、順に行われる、成膜ステップと、パターン形成ステップと、構造作製ステップと、を備える。
【0053】
（１．成膜ステップ）
成膜ステップでは、図９（ａ）に示すように、ＳＯＩ１のウェハ上に、ひずみゲージ層４、配線層５を順に成膜する。具体的には、ＳＯＩ１の活性層１ｃの上に、ひずみゲージ層４、配線層５を順に、スパッタリングで堆積させる。図９（ａ）は、図１０（ａ）の状態の平面図である。
成膜ステップでは、図９（ａ）に示すように、ＳＯＩ１のウェハ上に、ひずみゲージ層４、配線層５を順に成膜する。具体的には、ＳＯＩ１の活性層１ｃの上に、ひずみゲージ層４、配線層５を順に、スパッタリングで堆積させる。図９（ａ）は、図１０（ａ）の状態の平面図である。
【0054】
（２．パターン形成ステップ）
パターン形成ステップは、第１形成ステップと、第１形成ステップに続いて行われる第２形成ステップに大別される。
パターン形成ステップは、第１形成ステップと、第１形成ステップに続いて行われる第２形成ステップに大別される。
【0055】
（２－１．第１形成ステップ）
第１形成ステップでは、図９（ｂ）、図１０（ｂ）に示すように、配線層５及びひずみゲージ層４のパターンを形成する。具体的には、配線層５及びひずみゲージ層４をフォトリソグラフィとエッチングプロセスでパターニングする。特に、変形例２に係る第１形成ステップでは、図１０（ｂ）に示すように、ひずみゲージ層４（特定層の一例）を、後に構造が作製されるカンチレバー１２の外形に沿うパターンに形成する。
第１形成ステップでは、図９（ｂ）、図１０（ｂ）に示すように、配線層５及びひずみゲージ層４のパターンを形成する。具体的には、配線層５及びひずみゲージ層４をフォトリソグラフィとエッチングプロセスでパターニングする。特に、変形例２に係る第１形成ステップでは、図１０（ｂ）に示すように、ひずみゲージ層４（特定層の一例）を、後に構造が作製されるカンチレバー１２の外形に沿うパターンに形成する。
【0056】
（２－２．第２形成ステップ）
第２形成ステップでは、図９（ｃ）、図１０（ｃ）に示すように、フレーム１１に対するカンチレバー１２のパターンを形成する。具体的には、ひずみゲージ層４及び活性層１ｃをフォトリソグラフィとエッチングプロセスでパターニングする。このパターニングでは、後述の犠牲層エッチングを均一かつ効率的に行うため、カンチレバー１２の領域に、ＢＯＸ層１ｂを覗かせる孔が複数形成される。
第２形成ステップでは、図９（ｃ）、図１０（ｃ）に示すように、フレーム１１に対するカンチレバー１２のパターンを形成する。具体的には、ひずみゲージ層４及び活性層１ｃをフォトリソグラフィとエッチングプロセスでパターニングする。このパターニングでは、後述の犠牲層エッチングを均一かつ効率的に行うため、カンチレバー１２の領域に、ＢＯＸ層１ｂを覗かせる孔が複数形成される。
【0057】
（３．構造作製ステップ）
構造作製ステップでは、上記実施形態と同様に犠牲層エッチングを行い、カンチレバー１２の構造を作製する。カンチレバー１２は、活性層１ｃとひずみゲージ層４（特定層の一例）の応力差によって撓む。
構造作製ステップでは、上記実施形態と同様に犠牲層エッチングを行い、カンチレバー１２の構造を作製する。カンチレバー１２は、活性層１ｃとひずみゲージ層４（特定層の一例）の応力差によって撓む。
【0058】
以上では、ひずみゲージ層４が形状制御層として機能する特定層である例を説明したが、配線層５が特定層であってもよい。
つまり、変形例２に係るセンサ素子の製造方法は、
開口Ｈが形成されたフレーム１１と、フレーム１１の開口Ｈが形成された領域の中に位置し、一端がフレーム１１に支持されたカンチレバー１２と、を備えるセンサ素子１０の製造方法であって、
ＳＯＩ１の活性層１ｃの上方に、ひずみゲージ層４及び配線層５を成膜する成膜ステップと、
配線層５及びひずみゲージ層４のパターンを形成する第１形成ステップと、フレーム１１に対するカンチレバー１２のパターンを形成する第２形成ステップとを含み、成膜ステップの後に行われるパターン形成ステップと、
パターン形成ステップの後に、ＳＯＩ１のＢＯＸ層を除去することでカンチレバー１２の構造を作製する構造作製ステップと、を備え、
第１形成ステップでは、ひずみゲージ層４及び配線層５の一方である特定層をカンチレバー１２の外形に沿うパターンに形成し、
特定層は、構造作製ステップにおいてカンチレバー１２を撓ませる形状制御層として機能する。
つまり、変形例２に係るセンサ素子の製造方法は、
開口Ｈが形成されたフレーム１１と、フレーム１１の開口Ｈが形成された領域の中に位置し、一端がフレーム１１に支持されたカンチレバー１２と、を備えるセンサ素子１０の製造方法であって、
ＳＯＩ１の活性層１ｃの上方に、ひずみゲージ層４及び配線層５を成膜する成膜ステップと、
配線層５及びひずみゲージ層４のパターンを形成する第１形成ステップと、フレーム１１に対するカンチレバー１２のパターンを形成する第２形成ステップとを含み、成膜ステップの後に行われるパターン形成ステップと、
パターン形成ステップの後に、ＳＯＩ１のＢＯＸ層を除去することでカンチレバー１２の構造を作製する構造作製ステップと、を備え、
第１形成ステップでは、ひずみゲージ層４及び配線層５の一方である特定層をカンチレバー１２の外形に沿うパターンに形成し、
特定層は、構造作製ステップにおいてカンチレバー１２を撓ませる形状制御層として機能する。
【0059】
前述のように、比較例に係る製造方法は、ステップ１～５の５工程に大別される。一方で、変形例２に係る製造方法は、成膜ステップ、第１形成ステップ、第２形成ステップ、及び、構造作製ステップの４工程に大別され、比較例に比べ、工程を１つ減らすことができる。これは、比較例２に係る製造方法では、第１形成ステップにおいて、形状制御層として機能する特定層（ひずみゲージ層４又は配線層５）を形成するためである。このように、変形例２に係る製造方法によっても、カンチレバー構造を作製するための工程を低減することができる。
【0060】
そして、上記のように製造される、変形例２に係るセンサ素子は、
開口Ｈが形成されたフレーム１１と、フレーム１１の開口Ｈが形成された領域の中に位置し、一端がフレーム１１に支持されたカンチレバー１２と、を備え、ＳＯＩ１を用いて形成されたセンサ素子であって、
カンチレバー１２とフレーム１１は、ＳＯＩ１の活性層１ｃ、及び、活性層１ｃの上方に位置する特定層で繋がっており、
特定層は、ひずみゲージ層４と、ひずみゲージ層４と電気的に接続される配線層５との一方であり、
カンチレバー１２に設けられた前記特定層は、カンチレバー１２の外形に沿って形成され、カンチレバー１２を撓ませる形状制御層として機能する。
この特徴を有するセンサ素子によれば、前述の製造方法が可能であるため、カンチレバー構造を作製するための工程を低減することができる。
開口Ｈが形成されたフレーム１１と、フレーム１１の開口Ｈが形成された領域の中に位置し、一端がフレーム１１に支持されたカンチレバー１２と、を備え、ＳＯＩ１を用いて形成されたセンサ素子であって、
カンチレバー１２とフレーム１１は、ＳＯＩ１の活性層１ｃ、及び、活性層１ｃの上方に位置する特定層で繋がっており、
特定層は、ひずみゲージ層４と、ひずみゲージ層４と電気的に接続される配線層５との一方であり、
カンチレバー１２に設けられた前記特定層は、カンチレバー１２の外形に沿って形成され、カンチレバー１２を撓ませる形状制御層として機能する。
この特徴を有するセンサ素子によれば、前述の製造方法が可能であるため、カンチレバー構造を作製するための工程を低減することができる。
【0061】
なお、ひずみゲージ層４の構成はＮｉＣｒに限られず任意に変更でき、配線層５の構成もＡｕに限られず任意に変更可能である。
【0062】
以上の説明において、「ＡがＢの上方に位置する」といった表現は、「ＡがＢの上に直接形成されている」ことと、「Ａと、Ａの上方に位置するＢとの間にＣが介在する」ことを含む概念である。また、「Ｄ及びＥがＦの上方に位置する」といった表現は、Ｆの上方に位置するＤ及びＥの上下関係が任意であることを示す。
【0063】
以上の説明では、本発明の理解を容易にするために、公知の技術的事項の説明を適宜省略した。
【0064】
この発明は、この発明の広義の精神と範囲を逸脱することなく、様々な実施の形態及び変形が可能とされるものである。また、上述した実施の形態は、この発明を説明するためのものであり、この発明の範囲を限定するものではない。すなわち、この発明の範囲は、実施の形態ではなく、特許請求の範囲によって示される。そして、特許請求の範囲内及びそれと同等の発明の意義の範囲内で施される様々な変形が、この発明の範囲内とみなされる。
【符号の説明】
【0065】
１００…触覚センサ
１０…センサ素子
１１…フレーム、１１ａ…支持部、Ｈ…開口
１２…カンチレバー、１２ａ…固定端部
１…ＳОＩ（Silicon On Insulator)
１ａ…支持基板、１ｂ…ＢＯＸ層、１ｃ…活性層
２…形状制御層
３…絶縁層
４…ひずみゲージ層
５…配線層
２０…弾性体
１０…センサ素子
１１…フレーム、１１ａ…支持部、Ｈ…開口
１２…カンチレバー、１２ａ…固定端部
１…ＳОＩ（Silicon On Insulator)
１ａ…支持基板、１ｂ…ＢＯＸ層、１ｃ…活性層
２…形状制御層
３…絶縁層
４…ひずみゲージ層
５…配線層
２０…弾性体
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
