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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024175327
(43)【公開日】2024-12-18
(54)【発明の名称】測定装置、測定方法およびプログラム
(51)【国際特許分類】
H01L 21/66 20060101AFI20241211BHJP
G01R 31/26 20200101ALI20241211BHJP
【ＦＩ】
H01L21/66 V
G01R31/26 B
【審査請求】未請求
【請求項の数】14
【出願形態】ＯＬ
(21)【出願番号】P 2023093026
(22)【出願日】2023-06-06
(71)【出願人】
【識別番号】000116024
【氏名又は名称】ローム株式会社
(74)【代理人】
【識別番号】100135389
【弁理士】
【氏名又は名称】臼井 尚
(74)【代理人】
【識別番号】100200609
【弁理士】
【氏名又は名称】齊藤 智和
(72)【発明者】
【氏名】小川 翔悟
【テーマコード（参考）】
2G003
4M106
【Ｆターム（参考）】
2G003AA02
2G003AB06
2G003AH05
4M106CA01
4M106CA10
4M106CA11
4M106DJ18
(57)【要約】
【課題】 半導体素子に存在する内部素子の大きさをより精度よく特定することが可能な測定装置を提供する。
【解決手段】 測定装置１０は、設定部１１、実測部１２および解析部１３を備える。設定部１１では、第１電極および第２電極を有する半導体素子において、前記第１電極から前記第２電極に至る第１導電経路の電流電圧比を導出する第１式を設定する。実測部１２では、前記第１導電経路の電流電圧比の第１実測値を測定する。解析部１３では、前記第１式から得られた第１理論値と、前記第１実測値と、から、前記第１式を構成する第１パラメータを特定する。前記第１パラメータは、前記半導体素子の内部に含まれる第１素子の大きさを含む。解析部１３では、前記第１理論値に対する差分が最小となる前記第１実測値を前記第１式に代入する。
【選択図】 図１
【解決手段】 測定装置１０は、設定部１１、実測部１２および解析部１３を備える。設定部１１では、第１電極および第２電極を有する半導体素子において、前記第１電極から前記第２電極に至る第１導電経路の電流電圧比を導出する第１式を設定する。実測部１２では、前記第１導電経路の電流電圧比の第１実測値を測定する。解析部１３では、前記第１式から得られた第１理論値と、前記第１実測値と、から、前記第１式を構成する第１パラメータを特定する。前記第１パラメータは、前記半導体素子の内部に含まれる第１素子の大きさを含む。解析部１３では、前記第１理論値に対する差分が最小となる前記第１実測値を前記第１式に代入する。
【選択図】 図１
【特許請求の範囲】
【請求項1】
第１電極および第２電極を有する半導体素子において、前記第１電極から前記第２電極に至る第１導電経路の電流電圧比を導出する第１式を設定する設定部と、
前記第１導電経路の電流電圧比の第１実測値を測定する実測部と、
前記第１式から得られた第１理論値と、前記第１実測値と、から、前記第１式を構成する第１パラメータを特定する解析部と、を備え、
前記第１パラメータは、前記半導体素子の内部に含まれる第１素子の大きさを含み、
前記解析部では、前記第１理論値に対する差分が最小となる前記第１実測値を前記第１式に代入する、測定装置。
前記第１導電経路の電流電圧比の第１実測値を測定する実測部と、
前記第１式から得られた第１理論値と、前記第１実測値と、から、前記第１式を構成する第１パラメータを特定する解析部と、を備え、
前記第１パラメータは、前記半導体素子の内部に含まれる第１素子の大きさを含み、
前記解析部では、前記第１理論値に対する差分が最小となる前記第１実測値を前記第１式に代入する、測定装置。
【請求項2】
前記半導体素子は、第３電極を有し、
前記設定部では、前記第３電極から前記第２電極に至る第２導電経路の電流電圧比を導出する第２式を設定し、
前記実測部では、前記第２導電経路の電流電圧比の第２実測値を測定し、
前記解析部では、前記第１理論値と、前記第１実測値と、前記第２式から得られた第２理論値と、前記第２実測値と、から、前記第１パラメータ、および前記第２式を構成する第２パラメータの各々を特定し、
前記第２パラメータは、前記半導体素子の内部に含まれる第２素子の大きさを含み、
前記解析部では、前記第２理論値に対する差分が最小となる前記第２実測値を前記第２式に代入する、請求項１に記載の測定装置。
前記設定部では、前記第３電極から前記第２電極に至る第２導電経路の電流電圧比を導出する第２式を設定し、
前記実測部では、前記第２導電経路の電流電圧比の第２実測値を測定し、
前記解析部では、前記第１理論値と、前記第１実測値と、前記第２式から得られた第２理論値と、前記第２実測値と、から、前記第１パラメータ、および前記第２式を構成する第２パラメータの各々を特定し、
前記第２パラメータは、前記半導体素子の内部に含まれる第２素子の大きさを含み、
前記解析部では、前記第２理論値に対する差分が最小となる前記第２実測値を前記第２式に代入する、請求項１に記載の測定装置。
【請求項3】
前記半導体素子は、スイッチング素子であり、
前記第１電極は、ゲート電極である、請求項２に記載の測定装置。
前記第１電極は、ゲート電極である、請求項２に記載の測定装置。
【請求項4】
前記第１素子は、ゲート抵抗である、請求項３に記載の測定装置。
【請求項5】
前記第２素子は、前記第２電極と前記半導体素子を構成する半導体層との接触抵抗である、請求項４に記載の測定装置。
【請求項6】
前記半導体素子は、炭化ケイ素を含む材料からなる、請求項５に記載の測定装置。
【請求項7】
前記設定部では、前記第１電極から前記第２電極および前記第３電極の各々に至る第３導電経路の電流電圧比を導出する第３式を設定し、
前記実測部では、前記第３導電経路の電流電圧比の第３実測値を測定し、
前記解析部では、前記第１理論値と、前記第１実測値と、前記第２理論値と、前記第２実測値と、前記第３式から得られた第３理論値と、前記第３実測値と、から、前記第１パラメータ、前記第２パラメータ、および前記第３式を構成する第３パラメータの各々を特定し、
前記第３パラメータは、前記第１素子および前記第２素子の各々の大きさを含み、
前記解析部では、前記第３理論値に対する差分が最小となる前記第３実測値を前記第３式に代入する、請求項２に記載の測定装置。
前記実測部では、前記第３導電経路の電流電圧比の第３実測値を測定し、
前記解析部では、前記第１理論値と、前記第１実測値と、前記第２理論値と、前記第２実測値と、前記第３式から得られた第３理論値と、前記第３実測値と、から、前記第１パラメータ、前記第２パラメータ、および前記第３式を構成する第３パラメータの各々を特定し、
前記第３パラメータは、前記第１素子および前記第２素子の各々の大きさを含み、
前記解析部では、前記第３理論値に対する差分が最小となる前記第３実測値を前記第３式に代入する、請求項２に記載の測定装置。
【請求項8】
前記第１パラメータおよび前記第２パラメータの各々は、前記半導体素子の内部に含まれる寄生容量を含み、
前記設定部は、前記寄生容量の大きさを測定する第１処理部と、前記第１式および前記第２式の各々を設定する第２処理部と、を含み、
前記第１処理部は、前記寄生容量の実測値を前記第２処理部に伝達する、請求項２ないし７のいずれかに記載の測定装置。
前記設定部は、前記寄生容量の大きさを測定する第１処理部と、前記第１式および前記第２式の各々を設定する第２処理部と、を含み、
前記第１処理部は、前記寄生容量の実測値を前記第２処理部に伝達する、請求項２ないし７のいずれかに記載の測定装置。
【請求項9】
前記第１導電経路および前記第２導電経路の各々の電流電圧比は、交流電流と交流電圧との比である、請求項２ないし６のいずれかに記載の測定装置。
【請求項10】
前記第１式および前記第２式の各々は、実数項および虚数項を含む、請求項９に記載の測定装置。
【請求項11】
コンピュータにより実行される測定方法であって、
第１電極および第２電極を有する半導体素子において、前記第１電極から前記第２電極に至る第１導電経路の電流電圧比を導出する第１式を設定する第１過程と、
前記第１導電経路の電流電圧比の第１実測値を測定する第２過程と、
前記第１式から得られた第１理論値と、前記第１実測値と、から、前記第１式を構成する第１パラメータを特定する第３過程と、を備え、
前記第１パラメータは、前記半導体素子の内部に含まれる第１素子の大きさを含み、
前記第３過程では、前記第１理論値に対する差分が最小となる前記第１実測値を前記第１式に代入する、測定方法。
第１電極および第２電極を有する半導体素子において、前記第１電極から前記第２電極に至る第１導電経路の電流電圧比を導出する第１式を設定する第１過程と、
前記第１導電経路の電流電圧比の第１実測値を測定する第２過程と、
前記第１式から得られた第１理論値と、前記第１実測値と、から、前記第１式を構成する第１パラメータを特定する第３過程と、を備え、
前記第１パラメータは、前記半導体素子の内部に含まれる第１素子の大きさを含み、
前記第３過程では、前記第１理論値に対する差分が最小となる前記第１実測値を前記第１式に代入する、測定方法。
【請求項12】
前記半導体素子は、第３電極を有し、
前記第１過程では、前記第３電極から前記第２電極に至る第２導電経路の電流電圧比を導出する第２式を設定し、
前記第２過程では、前記第２導電経路の電流電圧比の第２実測値を測定し、
前記第３過程では、前記第１理論値と、前記第１実測値と、前記第２式から得られた第２理論値と、前記第２実測値と、から、前記第１パラメータ、および前記第２式を構成する第２パラメータの各々を特定し、
前記第２パラメータは、前記半導体素子の内部に含まれる第２素子の大きさを含み、
前記第３過程では、前記第２理論値に対する差分が最小となる前記第２実測値を前記第２式に代入する、請求項１１に記載の測定方法。
前記第１過程では、前記第３電極から前記第２電極に至る第２導電経路の電流電圧比を導出する第２式を設定し、
前記第２過程では、前記第２導電経路の電流電圧比の第２実測値を測定し、
前記第３過程では、前記第１理論値と、前記第１実測値と、前記第２式から得られた第２理論値と、前記第２実測値と、から、前記第１パラメータ、および前記第２式を構成する第２パラメータの各々を特定し、
前記第２パラメータは、前記半導体素子の内部に含まれる第２素子の大きさを含み、
前記第３過程では、前記第２理論値に対する差分が最小となる前記第２実測値を前記第２式に代入する、請求項１１に記載の測定方法。
【請求項13】
コンピュータを、請求項１ないし７のいずれかに記載の測定装置として機能させる、プログラム。
【請求項14】
コンピュータを、請求項８に記載の測定装置として機能させる、プログラム。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、半導体素子に存在する内部素子の大きさを特定するための測定装置、測定方法およびプログラムに関する。
【背景技術】
【0002】
特許文献１には、電界効果トランジスタ（ＦＥＴ）におけるゲート抵抗（オン抵抗）の大きさを測定する装置が開示されている。特許文献１に開示されている装置によれば、寄生抵抗を含む測定時の接触抵抗の影響を低減して、ゲート抵抗の大きさをより精度よく測定することが可能となる。
【0003】
しかし、近年における小型化かつ高速スイッチング化がなされた電界効果トランジスタにおいては、特許文献１に開示されている装置でゲート抵抗を測定した場合であっても、当該ゲート抵抗の大きさは、ソース電極と半導体層との界面における接触抵抗の影響がより顕著に加味されたものとなる。したがって、このような場合であってもゲート抵抗をより精度よく測定する方策が望まれる。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特開２０１９－７４４７９号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
本開示は、半導体素子に存在する内部素子の大きさをより精度よく特定することが可能な測定装置を提供することをその課題とする。
【課題を解決するための手段】
【0006】
本開示の第１の側面によって提供される測定装置は、設定部、実測部および解析部を備える。前記設定部では、第１電極および第２電極を有する半導体素子において、前記第１電極から前記第２電極に至る第１導電経路の電流電圧比を導出する第１式を設定する。前記実測部では、前記第１導電経路の電流電圧比の第１実測値を測定する。前記解析部では、前記第１式から得られた第１理論値と、前記第１実測値と、から、前記第１式を構成する第１パラメータを特定する解析部。前記第１パラメータは、前記半導体素子の内部に含まれる第１素子の大きさを含む。前記解析部では、前記第１理論値に対する差分が最小となる前記第１実測値を前記第１式に代入する。
【0007】
本開示の第２の側面によって提供される測定方法は、コンピュータにより実行される測定方法であり、第１過程、第２過程および第３過程を備える。前記第１過程では、第１電極および第２電極を有する半導体素子において、前記第１電極から前記第２電極に至る第１導電経路の電流電圧比を導出する第１式を設定する。前記第２過程では、前記第１導電経路の電流電圧比の第１実測値を測定する。前記第３過程では、前記第１式から得られた第１理論値と、前記第１実測値と、から、前記第１式を構成する第１パラメータを特定する。前記第１パラメータは、前記半導体素子の内部に含まれる第１素子の大きさを含む。前記第３過程では、前記第１理論値に対する差分が最小となる前記第１実測値を前記第１式に代入する。
【0008】
本開示の第３の側面によって提供されるプログラムは、コンピュータを、本開示の第１の側面によって提供される測定装置として機能させる。
【発明の効果】
【0009】
本開示にかかる測定装置が具備する構成によれば、半導体素子に存在する内部素子の大きさをより精度よく特定することが可能となる。
【0010】
本開示のその他の特徴および利点は、添付図面に基づき以下に行う詳細な説明によって、より明らかとなろう。
【図面の簡単な説明】
【0011】
【発明を実施するための形態】
【0012】
本開示を実施するための形態について、添付図面に基づいて説明する。
【0013】
【0014】
測定装置１０は、半導体素子３０に存在する内部素子の大きさを特定する。内部素子は、寄生抵抗および寄生容量を含む。半導体素子３０は、たとえばＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）である。この他、半導体素子３０は、ＭＯＳＦＥＴの他にＭＩＳＦＥＴ（Metal-Insulator-Semiconductor Field-Effect Transistor）も含む電界効果トランジスタや、ＩＧＢＴ（Insulated Gate Bipolar Transistor）を含むバイポーラトランジスタでもよい。したがって、半導体素子３０は、各種スイッチング素子を含むトランジスタである。さらに、半導体素子３０は、各種スイッチング素子を回路要素に含むＩＣやＬＳＩなどでもよい。測定システムＡ１０に説明においては、半導体素子３０は、ｎチャネル型のＤＭＯＳ（Double-Diffused Metal-Oxide-Semiconductor）を対象とする。半導体素子３０は、化合物半導体基板を含む。当該化合物半導体基板の組成は、炭化ケイ素（ＳｉＣ）を含む。
【0015】
半導体素子３０は、図２に示すように、第１電極３１、第２電極３２、第３電極３３、第１半導体層３４、第２半導体層３５、ウェル層３６、ドリフト層３７およびゲート層３８を有する。第１電極３１は、ゲート電極に相当する。第２電極３２は、ソース電極に相当する。第３電極３３は、ドレイン電極に相当する。
【0016】
第１半導体層３４は、ｐ型半導体層である。第２半導体層３５は、ｎ型半導体装置である。第１半導体層３４と第２半導体層３５とは、互いに接触している。第１半導体層３４および第２半導体層３５の各々は、第２電極３２に導通している。ウェル層３６は、ｐ型半導体を含む。ウェル層３６は、第１半導体層３４および第２半導体層３５の各々に接触している。ドリフト層３７は、ｎ型半導体を含む。ドリフト層３７は、ウェル層３６に接触している。ドリフト層３７は、第３電極３３に導通している。ウェル層３６およびドリフト層３７は、化合物半導体基板において構築される。
【0017】
ゲート層３８は、第２半導体層３５、ウェル層３６およびゲート層３８の各々に接触している。ゲート層３８は、たとえばポリシリコンを含む。ゲート層３８は、第１電極３１に導通している。半導体素子３０においては、第１電極３１に電圧が印加されると、第３電極３３から第２電極３２に向けて電流が流れる。
【0018】
図２に示すように、半導体素子３０は、第１素子Ｅ１、第２素子Ｅ２、２つの第１寄生抵抗Ｒ１、第２寄生抵抗Ｒ２、第１寄生容量Ｃ１、第２寄生容量Ｃ２、３つの第３寄生容量Ｃ３、および第４寄生容量Ｃ４を有する。これらは、半導体素子３０に存在する内部素子である。第１素子Ｅ１は、ゲート抵抗である。第２素子Ｅ２は、第２電極３２と第１半導体層３４との接触抵抗である。２つの第１寄生抵抗Ｒ１は、チャネル抵抗である。２つの第１寄生抵抗Ｒ１は、ウェル層３６に存在する。２つの第１寄生抵抗Ｒ１のうち一方の第１寄生抵抗Ｒ１は、ウェル層３６と第２半導体層３５との界面近傍に位置する。２つの第１寄生抵抗Ｒ１のうち、他方の第２寄生抵抗Ｒ２は、ウェル層３６とドリフト層３７との界面近傍に位置する。第２寄生抵抗Ｒ２は、ドリフト層３７に存在する。
【0019】
図２に示すように、第１寄生容量Ｃ１は、ドリフト層３７とゲート層３８との界面に存在する。第１寄生容量Ｃ１は、ゲート－ドレイン間における寄生容量である。第２寄生容量Ｃ２は、ウェル層３６とドリフト層３７との界面に存在する。第２寄生容量Ｃ２は、ドレイン－ソース間における寄生容量である。３つの第３寄生容量Ｃ３は、第１容量Ｃ３１、第２容量Ｃ３２および第３容量Ｃ３３を含む。第１容量Ｃ３１は、ウェル層３６とゲート層３８との界面に存在する。第２容量Ｃ３２は、第２半導体層３５とゲート層３８との界面に存在する。第３容量Ｃ３３は、ウェル層３６に存在する。３つの第３寄生容量Ｃ３は、ゲート－ソース間における寄生容量である。第４寄生容量Ｃ４は、第２半導体層３５とウェル層３６との境界に位置する寄生容量である。
【0020】
測定装置１０は、コンピュータにインストールしたプログラムでもある。当該プログラムは、インターネット回線などのネットワーク回線を介してサーバからダウンロードされた後、記憶部２０に記憶される。または、当該プログラムは、ＤＶＤ－ＲＯＭなどの記録媒体からインストールされてもよい。この他、当該プログラムは、ＣＡＤを構成するプログラムの一要素でもよい。さらに測定装置１０は、ハードウェアとしてＣＰＵ、ＲＯＭおよびＲＡＭなどを具備する。
【0021】
測定装置１０は、図１に示すように、設定部１１、実測部１２および解析部１３を備える。
【0022】
設定部１１では、第１式Ｚ１、第２式Ｚ２および第３式Ｚ３の各々を設定する。第１式Ｚ１、第２式Ｚ２および第３式Ｚ３の各々は、図３に示す半導体素子３０の等価回路を対象に設定される。第１式Ｚ１は、第１導電経路Ｌ１の電流電圧比を導出する。第１導電経路Ｌ１は、図３において第１電極３１から第２電極３２に至る半導体素子３０の内部素子を含めた回路と等価である。第２式Ｚ２は、第２導電経路Ｌ２の電流電圧比を導出する。第２導電経路Ｌ２は、図３において第３電極３３から第２電極３２に至る半導体素子３０の内部素子を含めた回路と等価である。第３式Ｚ３は、第３導電経路Ｌ３の電流電圧比を導出する。第３導電経路Ｌ３は、図３において第１電極３１から第２電極３２および第３電極３３の各々に至る半導体素子３０の内部素子を含めた回路と等価である。ここで、電流電圧比は、交流電流と交流電圧との比である。測定システムＡ１０においては、電流電圧比としてインピーダンスを適用する。この他、電流電圧比としてインピーダンスの逆数であるアドミッタンスを適用してもよい。これにより、第１式Ｚ１、第２式Ｚ２および第３式Ｚ３の各々は、角周波数ωを変数とする複素関数で与えられる。
【0023】
第１式Ｚ１は、第１パラメータＰ１と角周波数ωにより構成される。第１パラメータＰ１は、半導体素子３０の内部素子のうち、第１素子Ｅ１、第２素子Ｅ２、２つの第１寄生抵抗Ｒ１、第１寄生容量Ｃ１、第２寄生容量Ｃ２、３つの第３寄生容量Ｃ３、および第４寄生容量Ｃ４の各々の大きさである。ここで、第２寄生抵抗Ｒ２の大きさは、半導体素子３０に対する影響を無視できるほど十分に小さいため、第１パラメータＰ１には含めない。第２寄生抵抗Ｒ２の大きさは、後述する第２パラメータＰ２および第３パラメータＰ３の各々にも含めない。第１式Ｚ１は、次式で与えられる。第１式Ｚ１は、抵抗値［Ω］の次元を持つ実数項と、容量値［ｎＦ］の次元を持つ虚数項とを含む。
ここで、Ｊは、虚数単位である。Ｙａｂｃ＝（Ｄａ・Ｄｂ）／（Ｄａ＋Ｄｂ＋Ｄｃ）は、Δ－Ｙ変換（デルタスター変換）にかかる式である。
【数1】
【0024】
第２式Ｚ２は、第２パラメータＰ２と角周波数ωにより構成される。第２パラメータＰ２は、半導体素子３０の内部素子のうち、第２素子Ｅ２、２つの第１寄生抵抗Ｒ１、第１寄生容量Ｃ１、第２寄生容量Ｃ２、３つの第３寄生容量Ｃ３、および第４寄生容量Ｃ４の各々の大きさである。第２式Ｚ２は、次式で与えられる。第２式Ｚ２は、抵抗値［Ω］の次元を持つ実数項と、容量値［ｎＦ］の次元を持つ虚数項とを含む。
【数2】
【0025】
第３式Ｚ３は、第３パラメータＰ３と角周波数ωにより構成される。第３パラメータＰ３は、半導体素子３０の内部素子のうち、第１素子Ｅ１、第２素子Ｅ２、２つの第１寄生抵抗Ｒ１、第１寄生容量Ｃ１、第２寄生容量Ｃ２、３つの第３寄生容量Ｃ３、および第４寄生容量Ｃ４の各々の大きさである。第３式Ｚ３は、次式で与えられる。第３式Ｚ３は、抵抗値［Ω］の次元を持つ実数項と、容量値［ｎＦ］の次元を持つ虚数項とを含む。
【数3】
【0026】
実測部１２では、設定部１１での対象となる第１導電経路Ｌ１、第２導電経路Ｌ２および第２導電経路Ｌ２の各々の電流電圧比を第１測定部２１と連携して実測する。実測部１２で扱う電流電圧比は、設定部１１で設定された第１式Ｚ１、第２式Ｚ２および第３式Ｚ３の各々の電流電圧比に対応している。第１測定部２１は、半導体素子３０に対して様々な周波数ｆに対応した交流電圧を印加する機能と、半導体素子３０に流れる交流電流を測定する機能とを具備する。
【0027】
測定システムＡ１０の説明においては、第１導電経路Ｌ１の電流電圧比の実測値を第１実測値Ｚ１ｍと呼ぶ。第２導電経路Ｌ２の電流電圧比の実測値を第２実測値Ｚ２ｍと呼ぶ。第３導電経路Ｌ３の電流電圧比の実測値を第３実測値Ｚ３ｍと呼ぶ。第１実測値Ｚ１ｍ、第２実測値Ｚ２ｍおよび第３実測値Ｚ３ｍの各々は、抵抗値［Ω］の次元を持つ実数部と、容量値［ｎＦ］の次元を持つ虚数部とを含むとともに、様々な周波数ｆに対応した複素数の集合として与えられる。
【0028】
解析部１３では、第１式Ｚ１を構成する第１パラメータＰ１と、第２式Ｚ２を構成する第２パラメータＰ２と、第３式Ｚ３を構成する第３パラメータＰ３の各々を特定する。解析部１３は、第１解析部１３１、第２解析部１３２および第３解析部１３３を含む。
【0029】
第１解析部１３１では、設定部１１で設定された第１式Ｚ１、第２式Ｚ２および第３式Ｚ３の各々の算定値を導出する。算定値の導出にあたっては、第１パラメータＰ１、第２パラメータＰ２および第３パラメータＰ３の初期値として、半導体素子３０にかかる製品情報（データシートなど）から設定する。あわせて、第１式Ｚ１、第２式Ｚ２および第３式Ｚ３の変数である角周波数ωを周波数ｆに置き換える。
【0030】
測定システムＡ１０の説明においては、第１式Ｚ１の算定値を第１理論値Ｚ１ｔと呼ぶ。第２式Ｚ２の算定値を第２理論値Ｚ２ｔと呼ぶ。第３式Ｚ３の算定値を第３理論値Ｚ３ｔと呼ぶ。第１理論値Ｚ１ｔ、第２理論値Ｚ２ｔおよび第３理論値Ｚ３ｔの各々は、抵抗値［Ω］の次元を持つ実数部と、容量値［ｎＦ］の次元を持つ虚数部とを含むとともに、様々な周波数ｆに対応した複素数の集合として与えられる。
【0031】
第２解析部１３２では、第１理論値Ｚ１ｔと、実測部１２で得られた第１実測値Ｚ１ｍとのマッチングを行い、第１理論値Ｚ１ｔに対する差分が最小となる第１実測値Ｚ１ｍｅを抽出する。第１実測値Ｚ１ｍｅの抽出にあたっては、第１理論値Ｚ１ｔの実数部および虚数部の各々に対して行う。図４は、第１理論値Ｚ１ｔと第１実測値Ｚ１ｍとのマッチングの例である。あわせて、第２理論値Ｚ２ｔと、実測部１２で得られた第２実測値Ｚ２ｍとのマッチングを行い、第２理論値Ｚ２ｔに対する差分が最小となる第２実測値Ｚ２ｍｅを抽出する。さらに、第３理論値Ｚ３ｔと、実測部１２で得られた第３実測値Ｚ３ｍとのマッチングを行い、第３理論値Ｚ３ｔに対する差分が最小となる第３実測値Ｚ３ｍｅを抽出する。
【0032】
第１実測値Ｚ１ｍｅ、第２実測値Ｚ２ｍｅおよび第３実測値Ｚ３ｍｅの抽出にあたっては、第１の手法、および第２の手法を採ることができる。第１の手法では、第１理論値Ｚ１ｔと第１実測値Ｚ１ｍとの差の絶対値が最小となる第１実測値Ｚ１ｍｅを抽出する。同様に、第２理論値Ｚ２ｔと第２実測値Ｚ２ｍとの差の絶対値が最小となる第２実測値Ｚ２ｍｅを抽出する。第３理論値Ｚ３ｔと第３実測値Ｚ３ｍとの差の絶対値が最小となる第３実測値Ｚ３ｍｅを抽出する。第２の手法では、第１理論値Ｚ１ｔと第１実測値Ｚ１ｍとの差の絶対値と、第２理論値Ｚ２ｔと第２実測値Ｚ２ｍとの差の絶対値と、第３理論値Ｚ３ｔと第３実測値Ｚ３ｍとの差の絶対値との総和の最小値から、第１実測値Ｚ１ｍｅ、第２実測値Ｚ２ｍｅおよび第３実測値Ｚ３ｍｅの各々を抽出する。
【0033】
先述の第２の手法を採る際、第１理論値Ｚ１ｔ、第２理論値Ｚ２ｔおよび第３理論値Ｚ３ｔの実数部と虚数部の各々の桁数が大きく異なることがある。この場合においては、第１理論値Ｚ１ｔおよび第１実測値Ｚ１ｍと、第２理論値Ｚ２ｔおよび第２実測値Ｚ２ｍと、第３理論値Ｚ３ｔおよび第３実測値Ｚ３ｍとの各々に常用対数をとった上で、各々の差の絶対値の総和を求めてもよい。
【0034】
第３解析部１３３では、第２解析部１３２で抽出された第１実測値Ｚ１ｍｅの実数部および虚数部の各々を第１式Ｚ１に代入する。あわせて、第２解析部１３２で抽出された第２実測値Ｚ２ｍｅの実数部および虚数部の各々を第２式Ｚ２に代入する。さらに、第２解析部１３２で抽出された第３実測値Ｚ３ｍｅの実数部および虚数部の各々を第３式Ｚ３に代入する。その後、各々に実数部および虚数部が代入された第１式Ｚ１、第２式Ｚ２および第３式Ｚ３を基にした数値解析を行う。当該数値解析は、たとえばマトリクス解析である。当該数値解析の結果として、第１パラメータＰ１、第２パラメータＰ２および第３パラメータＰ３の各々が特定される。
【0035】
記憶部２０は、各種データおよびプログラムを記憶する。記憶部２０は、たとえばハードディスク装置である。測定システムＡ１０においては、記憶部２０は、測定システムＡ１０にかかるプログラムと、測定装置１０により取得および生成されたデータとを記憶する。記憶部２０は、測定装置１０に組み込まれたハードディスク装置の他、測定装置１０がインストールされたコンピュータがアクセスすることが可能なデータベースでもよい。
【0036】
次に、図５に基づき、測定システムＡ１０が具備する測定装置１０の処理手順について説明する。
【0037】
第１ステップＳ１１では、測定装置１０の設定部１１において、第１式Ｚ１、第２式Ｚ２および第３式Ｚ３の各々を設定する。
【0038】
第２ステップＳ１２では、測定装置１０の実測部１２と、第１測定部２１との連携により、第１実測値Ｚ１ｍ、第２実測値Ｚ２ｍおよび第３実測値Ｚ３ｍの各々を測定する。
【0039】
第３ステップＳ１３では、測定装置１０の解析部１３の第１解析部１３１において、第１理論値Ｚ１ｔ、第２理論値Ｚ２ｔおよび第３理論値Ｚ３ｔの各々を導出する。
【0040】
第４ステップＳ１４では、測定装置１０の解析部１３の第２解析部１３２において、第１理論値Ｚ１ｔに対する差分が最小となる第１実測値Ｚ１ｍを抽出する。あわせて、第２理論値Ｚ２ｔに対する差分が最小となる第２実測値Ｚ２ｍと、第３理論値Ｚ３ｔに対する差分が最小となる第３実測値Ｚ３ｍとの各々を抽出する。
【0041】
第５ステップＳ１５では、測定装置１０の解析部１３の第３解析部１３３において、第４ステップＳ１４で抽出された第１実測値Ｚ１ｍを第１式Ｚ１に代入する。あわせて、第４ステップＳ１４で抽出された第２実測値Ｚ２ｍおよび第３実測値Ｚ３ｍを、それぞれ第２式Ｚ２および第３式Ｚ３に代入する。
【0042】
第６ステップＳ１６では、第５ステップＳ１５において得られた第１式Ｚ１、第２式Ｚ２および第３式Ｚ３を基にした数値解析を行い、第１パラメータＰ１、第２パラメータＰ２および第３パラメータＰ３の各々を特定する。
【0043】
次に、測定システムＡ１０が具備する測定装置１０の作用効果について説明する。
【0044】
測定システムＡ１０が具備する測定装置１０は、設定部１１、実測部１２および解析部１３を備える。設定部１１では、半導体素子３０の第１電極３１から第２電極３２に至る第１導電経路Ｌ１の電流電圧比を導出する第１式Ｚ１を設定する。実測部１２では、第１導電経路Ｌ１の電流電圧比の第１実測値Ｚ１ｍを測定する。解析部１３では、第１式Ｚ１から得られた第１理論値Ｚ１ｔと、第１実測値Ｚ１ｍとから、第１式Ｚ１を構成する第１パラメータＰ１を特定する。第１パラメータＰ１は、半導体素子３０の内部に含まれる第１素子Ｅ１の大きさを含む。解析部１３では、第１理論値Ｚ１ｔに対する差分が最小となる第１実測値Ｚ１ｍを第１式Ｚ１に代入する。本構成をとることにより、電流電圧比の実測結果を反映させた数値解析により、第１素子Ｅ１がより精度よく特定される。したがって、本構成によれば、測定システムＡ１０が具備する測定装置１０においては、半導体素子３０に存在する内部素子の大きさをより精度よく特定することが可能となる。
【0045】
さらに測定装置１０においては、設定部１１では、半導体素子３０の第３電極３３から第２電極３２に至る第２導電経路Ｌ２の電流電圧比を導出する第２式Ｚ２を設定する。実測部１２では、第２導電経路Ｌ２の電流電圧比の第２実測値Ｚ２ｍを測定する。解析部１３では、第２式Ｚ２から得られた第２理論値Ｚ２ｔと、第２実測値Ｚ２ｍとから、第２式Ｚ２を構成する第２パラメータＰ２を特定する。第２パラメータＰ２は、半導体素子３０の内部に含まれる第２素子Ｅ２の大きさを含む。解析部１３では、第２理論値Ｚ２ｔに対する差分が最小となる第２実測値Ｚ２ｍを第２式Ｚ２に代入する。本構成をとることにより、第１素子Ｅ１および第２素子Ｅ２の各々がより精度よく特定される。
【0046】
半導体素子３０は、スイッチング素子である。第１素子Ｅ１は、ゲート抵抗である。第２素子Ｅ２は、第２電極３２と半導体素子３０を構成する半導体層（第１半導体層３４）との接触抵抗である。ここで、従来の半導体素子３０にかかる製品情報では、第１素子Ｅ１の大きさは、第２素子Ｅ２の大きさが含まれている事例が多い。したがって、第１素子Ｅ１および第２素子Ｅ２の各々がより精度よく特定されることにより、第２素子Ｅ２の大きさを除外した第１素子Ｅ１の大きさをより精度よく特定することができる。
【0047】
上記の場合において、半導体素子３０は、炭化ケイ素を含む材料からなる。この場合では、半導体素子３０の大きさが比較的小さくなるため、半導体素子３０における第２素子Ｅ２の影響がより顕著となる。したがって、炭化ケイ素を含む材料からなる半導体素子３０において、第１素子Ｅ１の大きさをより精度よく特定されることが有益となる。
【0048】
第１導電経路Ｌ１および第２導電経路Ｌ２の各々の電流電圧比は、交流電流と交流電圧との比である。さらに、第１式Ｚ１および第２式Ｚ２の各々は、実数項および虚数項を含む。本構成をとることにより、第１パラメータＰ１および第２パラメータＰ２の各々を数値解析により特定するための基礎式の数をより増加できる。これにより、第１パラメータＰ１および第２パラメータＰ２の各々をさらに精度よく特定することができる。
【0049】
〔第２実施形態〕
図６に基づき、本開示の第２実施形態にかかる測定システムＡ２０について説明する。本図において、先述した測定システムＡ１０と同一、または類似の要素には同一の符号を伏して、重複する説明を省略する。
図６に基づき、本開示の第２実施形態にかかる測定システムＡ２０について説明する。本図において、先述した測定システムＡ１０と同一、または類似の要素には同一の符号を伏して、重複する説明を省略する。
【0050】
測定システムＡ２０においては、測定装置１０の設定部１１の構成が、測定システムＡ１０の当該構成と異なる。
【0051】
図６に示すように、測定装置１０の設定部１１は、第１処理部１１１および第２処理部１１２を含む。測定システムＡ２０においては、第２測定部２２をさらに具備する。
【0052】
第１処理部１１１では、第１パラメータＰ１、第２パラメータＰ２および第３パラメータＰ３のうち、第１寄生容量Ｃ１と、第２寄生容量Ｃ２と、および３つの第３寄生容量Ｃ３のいずれか１つを第２測定部２２との連携により測定する。第２測定部２２は、半導体素子３０に直流電圧を印加する機能と、寄生容量を測定する機能とを具備する。
【0053】
第１処理部１１１は、第１測定、第２測定および第３測定の順に第１寄生容量Ｃ１と、第２寄生容量Ｃ２と、および３つの第３寄生容量Ｃ３（第１容量Ｃ３１、第２容量Ｃ３２および第３容量Ｃ３３）のいずれか１つとを測定する。
【0054】
第１測定では、第３電極３３と第１電極３１とに直流電圧を印加する。これにより、合成容量Ｃａが測定される。ここで、Ｃａ＝Ｃ１である。これにより、第１寄生容量Ｃ１が測定される。
【0055】
第２測定では、第３電極３３と第１電極３１および第２電極３２の各々とに直流電圧を印加する。これにより、合成容量Ｃｂが測定される。ここで、Ｃｂ＝Ｃ１＋Ｃ２である。これにより、第２寄生容量Ｃ２が測定される。
【0056】
第３測定では、第１電極３１と第２電極３２および第３電極３３の各々とに直流電圧を印加する。これにより、合成容量Ｃｃが測定される。ここで、Ｃｃ＝Ｃ１＋Ｃ３，Ｃ３＝Ｃ３２＋（１／Ｃ３１＋１／Ｃ３３）－１である。これにより、３つの第３寄生容量Ｃ３のうち第１容量Ｃ３１、第２容量Ｃ３２および第３容量Ｃ３３のいずれかが測定される。
【0057】
第１測定、第２測定および第３測定を経た後、第１処理部１１１は、第１寄生容量Ｃ１の実測値と、第２寄生容量Ｃ２の実測値と、３つの第３寄生容量Ｃ３のいずれか１つとの実測値とを、第２処理部１１２に伝達する。
【0058】
第２処理部１１２では、第１式Ｚ１、第２式Ｚ２および第３式Ｚ３の各々を設定する。この際、第１処理部１１１から伝達された第１寄生容量Ｃ１の実測値と、第２寄生容量Ｃ２の実測値と、３つの第３寄生容量Ｃ３のいずれか１つとの実測値とを、第１式Ｚ１、第２式Ｚ２および第３式Ｚ３の各々に確定値として代入する。
【0059】
測定システムＡ２０が具備する測定装置１０であっても、測定システムＡ１０が具備する測定装置１０と同様に、コンピュータにインストールしたプログラムでもよい。
【0060】
次に、測定システムＡ２０が具備する測定装置１０の作用効果について説明する。
【0061】
測定システムＡ２０が具備する測定装置１０は、設定部１１、実測部１２および解析部１３を備える。設定部１１では、半導体素子３０の第１電極３１から第２電極３２に至る第１導電経路Ｌ１の電流電圧比を導出する第１式Ｚ１を設定する。実測部１２では、第１導電経路Ｌ１の電流電圧比の第１実測値Ｚ１ｍを測定する。解析部１３では、第１式Ｚ１から得られた第１理論値Ｚ１ｔと、第１実測値Ｚ１ｍとから、第１式Ｚ１を構成する第１パラメータＰ１を特定する。第１パラメータＰ１は、半導体素子３０の内部に含まれる第１素子Ｅ１の大きさを含む。解析部１３では、第１理論値Ｚ１ｔに対する差分が最小となる第１実測値Ｚ１ｍを第１式Ｚ１に代入する。したがって、本構成によれば、測定システムＡ２０が具備する測定装置１０においても、半導体素子３０に存在する内部素子の大きさをより精度よく特定することが可能となる。
【0062】
測定システムＡ２０が具備する測定装置１０においては、設定部１１は、半導体素子３０の内部に含まれる寄生容量の大きさを測定する第１処理部１１１と、第１式Ｚ１および第２式Ｚ２の各々を設定する第２処理部１１２とを含む。第１処理部１１１は、寄生容量の実測値を第２処理部１１２に伝達する。本構成をとることにより、第１パラメータＰ１および第２パラメータＰ２の各々を構成する半導体素子３０の内部素子の大きさの数を減ずることができる。これにより、第１素子Ｅ１および第２素子Ｅ２の各々の大きさを、測定システムＡ１０が具備する測定装置１０の場合よりもさらに精度よく特定することが可能となる。
【0063】
本開示は、先述した実施形態に限定されるものではない。本開示の各部の具体的な構成は、種々に設計変更自在である。
【0064】
本開示は、以下の付記に記載した実施形態を含む。
［付記１］
第１電極および第２電極を有する半導体素子において、前記第１電極から前記第２電極に至る第１導電経路の電流電圧比を導出する第１式を設定する設定部と、
前記第１導電経路の電流電圧比の第１実測値を測定する実測部と、
前記第１式から得られた第１理論値と、前記第１実測値と、から、前記第１式を構成する第１パラメータを特定する解析部と、を備え、
前記第１パラメータは、前記半導体素子の内部に含まれる第１素子の大きさを含み、
前記解析部では、前記第１理論値に対する差分が最小となる前記第１実測値を前記第１式に代入する、測定装置。
［付記２］
前記半導体素子は、第３電極を有し、
前記設定部では、前記第３電極から前記第２電極に至る第２導電経路の電流電圧比を導出する第２式を設定し、
前記実測部では、前記第２導電経路の電流電圧比の第２実測値を測定し、
前記解析部では、前記第１理論値と、前記第１実測値と、前記第２式から得られた第２理論値と、前記第２実測値と、から、前記第１パラメータ、および前記第２式を構成する第２パラメータの各々を特定し、
前記第２パラメータは、前記半導体素子の内部に含まれる第２素子の大きさを含み、
前記解析部では、前記第２理論値に対する差分が最小となる前記第２実測値を前記第２式に代入する、付記１に記載の測定装置。
［付記３］
前記半導体素子は、スイッチング素子であり、
前記第１電極は、ゲート電極である、付記２に記載の測定装置。
［付記４］
前記第１素子は、ゲート抵抗である、付記３に記載の測定装置。
［付記５］
前記第２素子は、前記第２電極と前記半導体素子を構成する半導体層との接触抵抗である、付記４に記載の測定装置。
［付記６］
前記半導体素子は、炭化ケイ素を含む材料からなる、付記５に記載の測定装置。
［付記７］
前記設定部では、前記第１電極から前記第２電極および前記第３電極の各々に至る第３導電経路の電流電圧比を導出する第３式を設定し、
前記実測部では、前記第３導電経路の電流電圧比の第３実測値を測定し、
前記解析部では、前記第１理論値と、前記第１実測値と、前記第２理論値と、前記第２実測値と、前記第３式から得られた第３理論値と、前記第３実測値と、から、前記第１パラメータ、前記第２パラメータ、および前記第３式を構成する第３パラメータの各々を特定し、
前記第３パラメータは、前記第１素子および前記第２素子の各々の大きさを含み、
前記解析部では、前記第３理論値に対する差分が最小となる前記第３実測値を前記第３式に代入する、付記２に記載の測定装置。
［付記８］
前記第１パラメータおよび前記第２パラメータの各々は、前記半導体素子の内部に含まれる寄生容量を含み、
前記設定部は、前記寄生容量の大きさを測定する第１処理部と、前記第１式および前記第２式の各々を設定する第２処理部と、を含み、
前記第１処理部は、前記寄生容量の実測値を前記第２処理部に伝達する、付記２ないし７のいずれかに記載の測定装置。
［付記９］
前記第１導電経路および前記第２導電経路の各々の電流電圧比は、交流電流と交流電圧との比である、付記２ないし６のいずれかに記載の測定装置。
［付記１０］
前記第１式および前記第２式の各々は、実数項および虚数項を含む、付記９に記載の測定装置。
［付記１１］
コンピュータにより実行される測定方法であって、
第１電極および第２電極を有する半導体素子において、前記第１電極から前記第２電極に至る第１導電経路の電流電圧比を導出する第１式を設定する第１過程と、
前記第１導電経路の電流電圧比の第１実測値を測定する第２過程と、
前記第１式から得られた第１理論値と、前記第１実測値と、から、前記第１式を構成する第１パラメータを特定する第３過程と、を備え、
前記第１パラメータは、前記半導体素子の内部に含まれる第１素子の大きさを含み、
前記第３過程では、前記第１理論値に対する差分が最小となる前記第１実測値を前記第１式に代入する、測定方法。
［付記１２］
前記半導体素子は、第３電極を有し、
前記第１過程では、前記第３電極から前記第２電極に至る第２導電経路の電流電圧比を導出する第２式を設定し、
前記第２過程では、前記第２導電経路の電流電圧比の第２実測値を測定し、
前記第３過程では、前記第１理論値と、前記第１実測値と、前記第２式から得られた第２理論値と、前記第２実測値と、から、前記第１パラメータ、および前記第２式を構成する第２パラメータの各々を特定し、
前記第２パラメータは、前記半導体素子の内部に含まれる第２素子の大きさを含み、
前記第３過程では、前記第２理論値に対する差分が最小となる前記第２実測値を前記第２式に代入する、付記１１に記載の測定方法。
［付記１３］
コンピュータを、付記１ないし７のいずれかに記載の測定装置として機能させる、プログラム。
［付記１４］
コンピュータを、付記８に記載の測定装置として機能させる、プログラム。
［付記１］
第１電極および第２電極を有する半導体素子において、前記第１電極から前記第２電極に至る第１導電経路の電流電圧比を導出する第１式を設定する設定部と、
前記第１導電経路の電流電圧比の第１実測値を測定する実測部と、
前記第１式から得られた第１理論値と、前記第１実測値と、から、前記第１式を構成する第１パラメータを特定する解析部と、を備え、
前記第１パラメータは、前記半導体素子の内部に含まれる第１素子の大きさを含み、
前記解析部では、前記第１理論値に対する差分が最小となる前記第１実測値を前記第１式に代入する、測定装置。
［付記２］
前記半導体素子は、第３電極を有し、
前記設定部では、前記第３電極から前記第２電極に至る第２導電経路の電流電圧比を導出する第２式を設定し、
前記実測部では、前記第２導電経路の電流電圧比の第２実測値を測定し、
前記解析部では、前記第１理論値と、前記第１実測値と、前記第２式から得られた第２理論値と、前記第２実測値と、から、前記第１パラメータ、および前記第２式を構成する第２パラメータの各々を特定し、
前記第２パラメータは、前記半導体素子の内部に含まれる第２素子の大きさを含み、
前記解析部では、前記第２理論値に対する差分が最小となる前記第２実測値を前記第２式に代入する、付記１に記載の測定装置。
［付記３］
前記半導体素子は、スイッチング素子であり、
前記第１電極は、ゲート電極である、付記２に記載の測定装置。
［付記４］
前記第１素子は、ゲート抵抗である、付記３に記載の測定装置。
［付記５］
前記第２素子は、前記第２電極と前記半導体素子を構成する半導体層との接触抵抗である、付記４に記載の測定装置。
［付記６］
前記半導体素子は、炭化ケイ素を含む材料からなる、付記５に記載の測定装置。
［付記７］
前記設定部では、前記第１電極から前記第２電極および前記第３電極の各々に至る第３導電経路の電流電圧比を導出する第３式を設定し、
前記実測部では、前記第３導電経路の電流電圧比の第３実測値を測定し、
前記解析部では、前記第１理論値と、前記第１実測値と、前記第２理論値と、前記第２実測値と、前記第３式から得られた第３理論値と、前記第３実測値と、から、前記第１パラメータ、前記第２パラメータ、および前記第３式を構成する第３パラメータの各々を特定し、
前記第３パラメータは、前記第１素子および前記第２素子の各々の大きさを含み、
前記解析部では、前記第３理論値に対する差分が最小となる前記第３実測値を前記第３式に代入する、付記２に記載の測定装置。
［付記８］
前記第１パラメータおよび前記第２パラメータの各々は、前記半導体素子の内部に含まれる寄生容量を含み、
前記設定部は、前記寄生容量の大きさを測定する第１処理部と、前記第１式および前記第２式の各々を設定する第２処理部と、を含み、
前記第１処理部は、前記寄生容量の実測値を前記第２処理部に伝達する、付記２ないし７のいずれかに記載の測定装置。
［付記９］
前記第１導電経路および前記第２導電経路の各々の電流電圧比は、交流電流と交流電圧との比である、付記２ないし６のいずれかに記載の測定装置。
［付記１０］
前記第１式および前記第２式の各々は、実数項および虚数項を含む、付記９に記載の測定装置。
［付記１１］
コンピュータにより実行される測定方法であって、
第１電極および第２電極を有する半導体素子において、前記第１電極から前記第２電極に至る第１導電経路の電流電圧比を導出する第１式を設定する第１過程と、
前記第１導電経路の電流電圧比の第１実測値を測定する第２過程と、
前記第１式から得られた第１理論値と、前記第１実測値と、から、前記第１式を構成する第１パラメータを特定する第３過程と、を備え、
前記第１パラメータは、前記半導体素子の内部に含まれる第１素子の大きさを含み、
前記第３過程では、前記第１理論値に対する差分が最小となる前記第１実測値を前記第１式に代入する、測定方法。
［付記１２］
前記半導体素子は、第３電極を有し、
前記第１過程では、前記第３電極から前記第２電極に至る第２導電経路の電流電圧比を導出する第２式を設定し、
前記第２過程では、前記第２導電経路の電流電圧比の第２実測値を測定し、
前記第３過程では、前記第１理論値と、前記第１実測値と、前記第２式から得られた第２理論値と、前記第２実測値と、から、前記第１パラメータ、および前記第２式を構成する第２パラメータの各々を特定し、
前記第２パラメータは、前記半導体素子の内部に含まれる第２素子の大きさを含み、
前記第３過程では、前記第２理論値に対する差分が最小となる前記第２実測値を前記第２式に代入する、付記１１に記載の測定方法。
［付記１３］
コンピュータを、付記１ないし７のいずれかに記載の測定装置として機能させる、プログラム。
［付記１４］
コンピュータを、付記８に記載の測定装置として機能させる、プログラム。
【符号の説明】
【0065】
Ａ１０，Ａ２０：測定システム
１０：測定装置
１１：設定部
１１１：第１処理部
１１２：第２処理部
１２：実測部
１３：第１解析部
１３１：第１解析部
１３２：第２解析部
１３３：第３解析部
２０：記憶部
２１：第１測定部
２２：第２測定部
３０：半導体素子
３１：第１電極
３２：第２電極
３３：第３電極
３４：第１半導体層
３５：第２半導体層
３６：ウェル層
３７：ドリフト層
３８：ゲート層
Ｅ１：第１素子
Ｅ２：第２素子
Ｒ１：第１寄生抵抗
Ｒ２：第２寄生抵抗
Ｃ１～Ｃ４：第１寄生容量～第４寄生容量
Ｃ３１：第１容量
Ｃ３２：第２容量
Ｃ３３：第３容量
Ｌ１～Ｌ３：第１導電経路～第３導電経路
Ｚ１～Ｚ３：第１式～第３式
Ｐ１～Ｐ３：第１パラメータ～第３パラメータ
Ｚ１ｔ～Ｚ３ｔ：第１理論値～第３理論値
Ｚ１ｍ～Ｚ３ｍ，Ｚ１ｍｅ～Ｚ３ｍｅ：第１実測値～第３実測値
Ｓ１１～Ｓ１６：第１ステップ～第６ステップ
１０：測定装置
１１：設定部
１１１：第１処理部
１１２：第２処理部
１２：実測部
１３：第１解析部
１３１：第１解析部
１３２：第２解析部
１３３：第３解析部
２０：記憶部
２１：第１測定部
２２：第２測定部
３０：半導体素子
３１：第１電極
３２：第２電極
３３：第３電極
３４：第１半導体層
３５：第２半導体層
３６：ウェル層
３７：ドリフト層
３８：ゲート層
Ｅ１：第１素子
Ｅ２：第２素子
Ｒ１：第１寄生抵抗
Ｒ２：第２寄生抵抗
Ｃ１～Ｃ４：第１寄生容量～第４寄生容量
Ｃ３１：第１容量
Ｃ３２：第２容量
Ｃ３３：第３容量
Ｌ１～Ｌ３：第１導電経路～第３導電経路
Ｚ１～Ｚ３：第１式～第３式
Ｐ１～Ｐ３：第１パラメータ～第３パラメータ
Ｚ１ｔ～Ｚ３ｔ：第１理論値～第３理論値
Ｚ１ｍ～Ｚ３ｍ，Ｚ１ｍｅ～Ｚ３ｍｅ：第１実測値～第３実測値
Ｓ１１～Ｓ１６：第１ステップ～第６ステップ
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】