知財求人 - 知財ポータルサイト「IP Force」
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024175482
(43)【公開日】2024-12-18
(54)【発明の名称】光電変換装置、基板及び機器
(51)【国際特許分類】
H04N 25/77 20230101AFI20241211BHJP
H04N 25/57 20230101ALI20241211BHJP
H04N 25/76 20230101ALI20241211BHJP
H04N 25/79 20230101ALI20241211BHJP
【ＦＩ】
H04N25/77
H04N25/57
H04N25/76
H04N25/79
【審査請求】未請求
【請求項の数】21
【出願形態】ＯＬ
(21)【出願番号】P 2023093307
(22)【出願日】2023-06-06
(71)【出願人】
【識別番号】000001007
【氏名又は名称】キヤノン株式会社
(74)【代理人】
【識別番号】110003281
【氏名又は名称】弁理士法人大塚国際特許事務所
(72)【発明者】
【氏名】小林 秀央
(72)【発明者】
【氏名】中島 雄二
【テーマコード（参考）】
5C024
【Ｆターム（参考）】
5C024CX43
5C024CY17
5C024CY47
5C024EX12
5C024EX43
5C024GX03
5C024GX07
5C024GX14
5C024GX16
5C024GX18
5C024HX13
5C024HX17
5C024HX23
5C024JX46
(57)【要約】
【課題】
画素から信号を読み出してアナログデジタル変換するときに要する時間を欄祝するのに有利な技術を提供すること。
【解決手段】
光電変換素子を有し、振幅が異なる２つの信号を出力する画素と、前記画素から出力される前記２つの信号をそれぞれサンプルホールドするサンプルホールド部と、前記サンプルホールド部から出力される前記２つの信号を順にアナログデジタル変換するオーバーサンプリング型の変換回路と、を備える光電変換装置であって、前記２つの信号のうち振幅が小さい方の信号をアナログデジタル変換するための期間は、前記２つの信号のうち振幅の大きい方の信号をアナログデジタル変換するための期間より短く設定されている。
【選択図】 図１
画素から信号を読み出してアナログデジタル変換するときに要する時間を欄祝するのに有利な技術を提供すること。
【解決手段】
光電変換素子を有し、振幅が異なる２つの信号を出力する画素と、前記画素から出力される前記２つの信号をそれぞれサンプルホールドするサンプルホールド部と、前記サンプルホールド部から出力される前記２つの信号を順にアナログデジタル変換するオーバーサンプリング型の変換回路と、を備える光電変換装置であって、前記２つの信号のうち振幅が小さい方の信号をアナログデジタル変換するための期間は、前記２つの信号のうち振幅の大きい方の信号をアナログデジタル変換するための期間より短く設定されている。
【選択図】 図１
【特許請求の範囲】
【請求項1】
光電変換素子を有し、振幅が異なる２つの信号を出力する画素と、
前記画素から出力される前記２つの信号をそれぞれサンプルホールドするサンプルホールド部と、
前記サンプルホールド部から出力される前記２つの信号を順にアナログデジタル変換するオーバーサンプリング型の変換回路と、を備える光電変換装置であって、
前記２つの信号のうち振幅が小さい方の信号をアナログデジタル変換するための期間は、前記２つの信号のうち振幅の大きい方の信号をアナログデジタル変換するための期間より短く設定されている、光電変換装置。
前記画素から出力される前記２つの信号をそれぞれサンプルホールドするサンプルホールド部と、
前記サンプルホールド部から出力される前記２つの信号を順にアナログデジタル変換するオーバーサンプリング型の変換回路と、を備える光電変換装置であって、
前記２つの信号のうち振幅が小さい方の信号をアナログデジタル変換するための期間は、前記２つの信号のうち振幅の大きい方の信号をアナログデジタル変換するための期間より短く設定されている、光電変換装置。
【請求項2】
光電変換素子を有し、振幅が異なる２つの信号を出力する画素と、
前記画素から出力される前記２つの信号をそれぞれサンプルホールドするサンプルホールド部と、
前記サンプルホールド部から出力される前記２つの信号を順にアナログデジタル変換するオーバーサンプリング型の変換回路と、を備える光電変換装置であって、
前記２つの信号のうち振幅が小さい方の信号をサンプルホールドする期間は、前記２つの信号のうち振幅の大きい方の信号をサンプルホールドする期間より短く設定されている、光電変換装置。
前記画素から出力される前記２つの信号をそれぞれサンプルホールドするサンプルホールド部と、
前記サンプルホールド部から出力される前記２つの信号を順にアナログデジタル変換するオーバーサンプリング型の変換回路と、を備える光電変換装置であって、
前記２つの信号のうち振幅が小さい方の信号をサンプルホールドする期間は、前記２つの信号のうち振幅の大きい方の信号をサンプルホールドする期間より短く設定されている、光電変換装置。
【請求項3】
前記サンプルホールド部と前記変換回路との間に前記サンプルホールド部から出力される前記２つの信号の大きさを調整する回路を備えることを特徴とする請求項１又は２に記載の光電変換装置。
【請求項4】
前記大きさを調整する回路は、前記２つの信号のそれぞれの大きさを調整することを特徴とする請求項３に記載の光電変換装置。
【請求項5】
前記サンプルホールド部は増幅回路を備え、前記２つの信号は前記増幅回路を介して出力されることを特徴とする請求項１又は２に記載の光電変換装置。
【請求項6】
前記変換回路は、前記２つの信号と、前記光電変換素子のリセットレベルの信号との差分をアナログデジタル変換することを特徴とする請求項１又は２に記載の光電変換装置。
【請求項7】
前記画素は２つの光電変換素子を有し、前記２つの光電変換素子の一方の光電変換素子からの信号と前記２つの光電変換素子からの信号とを、前記２つの信号とすることを特徴とする請求項１又は２に記載の光電変換装置。
【請求項8】
前記２つの光電変換素子は行列状に配置された前記画素のうちの異なる行に配置されていることを特徴とする請求項７に記載の光電変換装置。
【請求項9】
前記画素に対応してマイクロレンズが配置されており、前記２つの信号に基づいて位相差信号を生成することを特徴とする請求項７に記載の光電変換装置。
【請求項10】
同じ期間に入射する光に対して前記２つの光電変換素子が生成する電荷の量が異なるように構成されていることを特徴とする請求項７に記載の光電変換装置。
【請求項11】
前記アナログデジタル変換は前記変換回路へクロック信号が供給されている間に行われることを特徴とする請求項１又は２に記載の光電変換装置。
【請求項12】
前記振幅が小さい方の信号をアナログデジタル変換する期間に供給される前記クロック信号のサイクル数は、前記振幅が大きい方の信号をアナログデジタル変換するために供給されるクロック信号のサイクル数より少なく設定されることを特徴とする請求項１１に記載の光電変換装置。
【請求項13】
前記振幅が小さい方の信号をアナログデジタル変換する期間に供給される前記クロック信号の周波数は、前記振幅が大きい方の信号をアナログデジタル変換するために供給される前記クロック信号の周波数よりも高く設定されることを特徴とする請求項１１に記載の光電変換装置。
【請求項14】
前記２つの信号はサンプルホールド部の２つの容量にそれぞれ保持されることを特徴とする請求項１又は２に記載の光電変換装置。
【請求項15】
前記変換回路の入力に積分器が設けられていることを特徴とする請求項１又は２に記載の光電変換装置。
【請求項16】
前記積分器はアナログデジタル変換が行われない期間はリセットされていることを特徴とする請求項１５に記載の光電変換装置。
【請求項17】
複数の前記サンプルホールド部と、前記複数の前記サンプルホールド部を選択する選択回路と、選択されたサンプルホールド部からの信号をアナログデジタル変換する前記変換回路と、を有することを特徴とする請求項１又は２に記載の光電変換装置。
【請求項18】
前記複数の前記サンプルホールド部のうちの第一サンプルホールド部からの信号をアナログデジタル変換する期間と、前記複数の前記サンプルホールド部のうちの第二サンプルホールド部が前記画素からの信号をサンプルホールドする期間とが重複するように設定されていることを特徴とする請求項１７に記載の光電変換装置。
【請求項19】
光電変換素子を有し、振幅が異なる２つの信号を出力する画素が配置された基板と積層される基板であって、
前記画素から出力される前記２つの信号をそれぞれサンプルホールドするサンプルホールド部と、
前記サンプルホールド部から出力される前記２つの信号を順にアナログデジタル変換するオーバーサンプリング型の変換回路と、を備え、
前記２つの信号のうち、振幅が小さい方の信号をアナログデジタル変換するための期間は振幅の大きい方の信号をアナログデジタル変換するための期間より短く設定されている、基板。
前記画素から出力される前記２つの信号をそれぞれサンプルホールドするサンプルホールド部と、
前記サンプルホールド部から出力される前記２つの信号を順にアナログデジタル変換するオーバーサンプリング型の変換回路と、を備え、
前記２つの信号のうち、振幅が小さい方の信号をアナログデジタル変換するための期間は振幅の大きい方の信号をアナログデジタル変換するための期間より短く設定されている、基板。
【請求項20】
光電変換素子を有し、振幅が異なる２つの信号を出力する画素が配置された基板と積層される基板であって、
前記画素から出力される前記２つの信号をそれぞれサンプルホールドするサンプルホールド部と、
前記サンプルホールド部から出力される前記２つの信号を順にアナログデジタル変換するオーバーサンプリング型の変換回路と、を備え、
前記２つの信号のうち、振幅が小さい方の信号をサンプルホールドする期間は振幅の大きい方の信号をサンプルホールドする期間より短く設定されている、基板。
前記画素から出力される前記２つの信号をそれぞれサンプルホールドするサンプルホールド部と、
前記サンプルホールド部から出力される前記２つの信号を順にアナログデジタル変換するオーバーサンプリング型の変換回路と、を備え、
前記２つの信号のうち、振幅が小さい方の信号をサンプルホールドする期間は振幅の大きい方の信号をサンプルホールドする期間より短く設定されている、基板。
【請求項21】
請求項１又は２に記載の光電変換装置と、
前記光電変換装置からの出力信号を処理する処理装置と、を備えることを特徴とする機器。
前記光電変換装置からの出力信号を処理する処理装置と、を備えることを特徴とする機器。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、光電変換装置、基板及び機器に関する。
【背景技術】
【0002】
デルタシグマ（ΔΣ）型のアナログデジタル変換回路を有する固体撮像素子がある。特許文献１には画素からの信号を記憶する２つの容量素子を設け、２つの容量素子に記憶された電圧の加重平均を出力とすることにより、広い入力電圧レンジに対応可能な固体撮像素子が開示されている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】ＷＯ２０１９－０６９６１４
【発明の概要】
【発明が解決しようとする課題】
【0004】
１つの画素から電圧範囲の異なる信号を読み出し、アナログデジタル変換して出力することがある。異なる信号の読出しと変換を行うために、読み出しと変換に要する時間の長さが問題となることがあった。本発明の目的は、画素から信号を読み出してアナログデジタル変換するときに要する時間を短縮するのに有利な技術を提供することである。
【課題を解決するための手段】
【0005】
本発明の一態様に係る光電変換装置は、光電変換素子を有し、振幅が異なる２つの信号を出力する画素と、前記画素から出力される前記２つの信号をそれぞれサンプルホールドするサンプルホールド部と、前記サンプルホールド部から出力される前記２つの信号を順にアナログデジタル変換するオーバーサンプリング型の変換回路とを備え、前記２つの信号のうち振幅が小さい方の信号をアナログデジタル変換するための期間は、前記２つの信号のうち振幅の大きい方の信号をアナログデジタル変換するための期間より短く設定されている。
【発明の効果】
【0006】
画素から信号を読み出してアナログデジタル変換するときに要する時間を短縮するのに有利な技術を提供できること。
【図面の簡単な説明】
【0007】
【図1】実施形態に係る光電変換装置の模式図。
【図2】実施形態に係る画素の例を示す模式図。
【図3】実施形態１に係る光電変換装置の模式図。
【図4】実施形態１に係る光電変換装置のタイミング図。
【図5】実施形態１に係る画素の変形例。
【図6】実施形態２に係る光電変換装置のタイミング図。
【図7】実施形態３に係る光電変換装置の模式図。
【図8】実施形態３に係る光電変換装置のタイミング図。
【図9】実施形態４に係る光電変換装置の模式図。
【図10】実施形態４に係る光電変換装置のタイミング図。
【図11】実施形態の変形例に係る光電変換装置の模式図。
【図12】実施形態の変形例に係る光電変換装置のタイミング図。
【図13】実施形態に係る光電変換装置の適用例。
【発明を実施するための形態】
【0008】
以下、添付図面を参照して実施形態を詳しく説明する。なお、以下の実施形態は特許請求の範囲に係る発明を限定するものではない。実施形態には複数の特徴が記載されているが、これらの複数の特徴の全てが発明に必須のものとは限らず、また、複数の特徴は任意に組み合わせられてもよい。さらに、添付図面においては、同一若しくは同様の構成に同一の参照番号を付し、重複した説明は省略する。
【0009】
また、本明細書では信号の大きさを示す表現として、「振幅」を用いることがある。この振幅とは、基準となる信号と、説明対象の信号との電圧差である。
【0010】
（実施形態１）
図１は本実施形態に係る光電変換装置の模式図である。光電変換装置は、画素基板１、回路が搭載された回路基板２を有する。画素基板１には画素部５が配置されている。画素部５には、入射した光に応じた信号電荷を生成する光電変換素子をそれぞれが含む複数の画素１０が行列状に配置されている。複数の画素からの出力は垂直信号線３０を介して回路基板２へ出力される。画素基板１と回路基板２とは同じ基板に形成されてもよいし、画素基板１に対して回路基板２が積層されていてもよい。なお、ここで列方向は、図１において上下の方向を指し、垂直信号線３０が画素基板１から回路基板２延びる向きの上下の方向を指す。行方向は、図１において左右の方向を指し、垂直信号線３０と直交する方向である。
図１は本実施形態に係る光電変換装置の模式図である。光電変換装置は、画素基板１、回路が搭載された回路基板２を有する。画素基板１には画素部５が配置されている。画素部５には、入射した光に応じた信号電荷を生成する光電変換素子をそれぞれが含む複数の画素１０が行列状に配置されている。複数の画素からの出力は垂直信号線３０を介して回路基板２へ出力される。画素基板１と回路基板２とは同じ基板に形成されてもよいし、画素基板１に対して回路基板２が積層されていてもよい。なお、ここで列方向は、図１において上下の方向を指し、垂直信号線３０が画素基板１から回路基板２延びる向きの上下の方向を指す。行方向は、図１において左右の方向を指し、垂直信号線３０と直交する方向である。
【0011】
回路基板２には電流源４０、サンプルホールド部５０、変換部６０、制御部７０、データ処理部９０、出力部１００が配置されている。電流源４０は、垂直信号線３０のそれぞれに対応して配される。電流源４０は、信号を読み出すために選択された画素１０に対して、垂直信号線３０を介してバイアス電流を供給する。垂直信号線３０は、画素１０の光電変換素子によって生成された信号電荷に応じた信号を画素１０からサンプルホールド部５０に転送する。
【0012】
サンプルホールド部５０は、それぞれの画素１０の光電変換素子で生成された信号を画素部５から垂直信号線３０を介してサンプリングし保持する。本実施形態において、サンプルホールド部５０は、２つのサンプルホールド回路を備えている。第一サンプルホールド回路は光電変換素子をリセットした際のリセットレベルに対応する信号をサンプリングして保持する。第二サンプルホールド回路は光電変換素子で光電変換動作を行った際に得られる画像信号に対応する信号をサンプリングして保持する。第一サンプルホールド回路及び第二サンプルホールド回路がそれぞれ、垂直信号線３０のそれぞれに設けられている。
【0013】
変換部６０には、サンプルホールド部５０から出力される信号をアナログデジタル変換するアナログデジタル変換回路を備えている。それぞれの垂直信号線３０に対応して変換部６０が接続されている。ここでアナログデジタル変換回路として、スロープ型アナログデジタル変換回路、逐次比較型アナログデジタル変換回路、デルタシグマ（ΔΣ）型アナログデジタル変換回路などが用いられるが、これらに限定されるものではない。オーバーサンプリング型のＡＤ変換回路を使用するとよい。
【0014】
制御部７０は、変換部６０へ、後に説明する制御信号Ａｄｒｅｓとクロック信号Ｃｌｋを供給する。データ処理部９０は、変換部６０から出力されるデジタル信号を処理する。データ処理部９０は、変換部６０から出力されたデジタル信号に対して補正処理や補完処理などもデジタル処理を行うことができる。出力部１００は、データ処理部９０で処理された信号を外部へ出力する。
【0015】
図２は、画素１０の構成例を示す回路図である。画素１０は、光電変換素子４００、転送トランジスタ４１０、リセットトランジスタ４５５、増幅トランジスタ４３０、選択トランジスタ４４０を含む。光電変換素子４００は、例えばフォトダイオードである。光電変換素子４００は、主電極のうち一方が、グランド電位４５０に接続されており、受光した光をその光量に応じた電荷量の信号電荷（例えば、光電子）に光電変換し蓄積する。
【0016】
光電変換素子４００の主電極のうち他方は、転送トランジスタ４１０を介して増幅トランジスタ４３０のゲート電極に電気的に接続されている。増幅トランジスタ４３０のゲート電極が電気的に繋がったノード４２０は、フローティングディフュージョンとして機能する。フローティングディフュージョンは、光電変換素子４００で生成された信号電荷を信号電圧に変換する電荷電圧変換部として機能する。
【0017】
転送トランジスタ４１０のゲート電極には、転送信号ＴＸが供給される。転送トランジスタ４１０が転送信号ＴＸに応じて導通状態になることによって、光電変換素子４００に蓄積された信号電荷が、フローティングディフュージョンであるノード４２０に転送される。
【0018】
リセットトランジスタ４５５は、電源電位４６０とノード４２０との間に接続されている。なお、トランジスタが、ＡとＢとの間に接続されている、と表現した場合、トランジスタの主電極（ソースおよびドレイン）のうち一方がＡに接続され、主電極のうち他方がＢに接続されていることを示す。トランジスタのゲート電極はＡまたはＢに接続されていない。
【0019】
リセットトランジスタ４５５のゲート電極には、リセット信号ＲＥＳが供給される。リセットトランジスタ４５５がリセット信号ＲＥＳに応じて導通状態になることによって、ノード４２０（フローティングディフュージョン）の電位が、電源電位４６０にリセットされ、フローティングディフュージョンに保持されて電荷を掃き出す。このリセット動作により画素がリセットされる。
【0020】
増幅トランジスタ４３０は、ゲート電極がノード４２０に、主電極のうち一方が電源電位４６０に、主電極のうち他方が選択トランジスタ４４０に、それぞれ接続されている。増幅トランジスタ４３０のゲート電極は、光電変換素子４００の光電変換によって得られた信号を読み出すソースフォロワ回路の入力になっている。増幅トランジスタ４３０は、主電極のうち他方が、選択トランジスタ４４０を介して垂直信号線３０に接続される。増幅トランジスタ４３０と垂直信号線３０に接続された電流源４０とは、ノード４２０の電圧を垂直信号線３０の電位に変換するソースフォロワを構成している。
【0021】
選択トランジスタ４４０は、増幅トランジスタ４３０と垂直信号線３０との間に接続されている。選択トランジスタ４４０のゲート電極には、選択信号ＳＥＬが供給される。選択トランジスタ４４０が選択信号ＳＥＬに応じて導通状態になることによって、画素１０を選択状態とされる。選択状態において、画素１０から信号が増幅トランジスタ４３０を介して垂直信号線３０に信号が出力される。
【0022】
画素１０の回路構成は、図２に示される構成に限定されるものではない。例えば、選択トランジスタ４４０が、電源電位４６０と増幅トランジスタ４３０との間に接続されていてもよい。また、図２に示される構成では、画素１０として、転送トランジスタ４１０、リセットトランジスタ４５５、増幅トランジスタ４３０、選択トランジスタ４４０を備える、所謂、４Ｔｒａｎｓｉｓｔｏｒ（４Ｔｒ．）型の構成を示した。しかし、これに限られるものではない。例えば、選択トランジスタ４４０を省略し、増幅トランジスタ４３０が選択トランジスタとしても機能する３Ｔｒ．型の構成としてもよい。また、トランジスタの数を増やした５Ｔｒ．型以上の構成にしてもよい。
【0023】
画素１０は、制御信号ＲＥＳが与えられるとリセットトランジスタ４５５によってノード４２０の電位をリセットされる。画素がリセットされると、画素から光電変換素子４００をリセットした際のリセットレベルに対応するリセットレベルの信号が出力されうる。また、画素から光電変換素子４００に入射した光に応じて光電変換を行って生成された、画像信号に対応しうるデータ信号が出力されうる。
【0024】
図３は、サンプルホールド部５０および変換部６０に関する回路の構成例を示す図である。図３には、垂直信号線３０に対応して配置されているサンプルホールド部５０および変換部６０が示されている。本実施形態では、１つの垂直信号線３０に、１つのサンプルホールド部５０が配置されている。
【0025】
サンプルホールド部５０には第一サンプルホールド回路２１０及び第二サンプルホールド回路２１１が含まれている。第一サンプルホールド回路２１０は後に説明するように、光電変換素子４００をリセットした際に画素から出力されるリセットレベルの信号をサンプリングして保持する。第二サンプルホールド回路２１１は光電変換素子への入射光に応じて生成されたデータ信号をサンプリングし保持する。サンプルホールド部５０の出力はスイッチ２５２を介して変換部６０に入力される。スイッチ２５２は信号Ａｄｉｎでオンオフ制御される。
【0026】
第一サンプルホールド回路２１０は、容量素子１２０および反転増幅器２２０を含む。スイッチ１１０は、制御信号Ｓｍｐ＿ｎに従って、垂直信号線３０と容量素子１２０との間の接続を制御する。反転増幅器２２０は、ソース接地回路およびソースフォロア回路の組み合わせによって構成されうる。反転増幅器２２０は、トランジスタ１３０、１４０、１５０、１６０、２３０、スイッチ１７０、１８０、１９０、電流源２００を含む。スイッチ１７０は、トランジスタ１３０、１４０、１５０、１６０で構成されるソース接地回路の入出力間に接続されており、制御信号Ｓｍｐａ＿ｎによって制御される。反転増幅器２２０からの信号は制御信号Ｈｌｄ＿ｎに従って出力できる。
【0027】
第二サンプルホールド回路２１１は、第一サンプルホールド回路２１０とほぼ同様な構成を有しうるが、主に、スイッチ１１２、１９２と容量素子１２２が追加されている点で第一サンプルホールド回路２１０と相違する。第二サンプルホールド回路２１１は、垂直信号線３０からの信号を保持する容量素子１２１及び１２２と反転増幅器２２１を含む。スイッチ１１１、１１２は、制御信号Ｓｍｐ＿ｓ１，Ｓｍｐ＿ｓ２に従って、垂直信号線３０と容量素子１２１及び容量素子１２２との間の接続をそれぞれ制御する。
【0028】
反転増幅器２２１は、反転増幅器２２０と同様に、ソース接地回路およびソースフォロア回路の組み合わせによって構成されうる。反転増幅器２２１は、トランジスタ１３１、１４１、１５１、１６１、２３１、スイッチ１７１、１８１、１９１、１９２、電流源２０１を含む。スイッチ１７１は、トランジスタ１３１、１４１、１５１、１６１で構成されるソース接地回路の入出力間に接続されており、制御信号Ｓｍｐａ＿ｓによって制御される。反転増幅器２２１からの信号は制御信号Ｈｌｄ＿ｓ１ないしＨｌｄ＿ｓ２に従って出力される。
【0029】
第一サンプルホールド回路２１０の出力端と第二サンプルホールド回路２１１の出力端との間には、抵抗素子２４０が配されている。第一サンプルホールド回路２１０がリセットレベルの信号を出力し、第二サンプルホールド回路２１１がデータ信号を出力する場合を考える。第一サンプルホールド回路２１０の出力端の電位、つまりリセットレベルの信号の電位をＶｎとし、第二サンプルホールド回路２１１の出力端の電位、つまりデータ信号の電位をＶｓとする。抵抗素子２４０の抵抗値はＲとする。これによって、抵抗素子２４０に流れる電流Ｉは、次の（式１）で表される。
【0030】
Ｉ＝（Ｖｎ－Ｖｓ）／Ｒ （式１）
この電流Ｉは変換部６０へと入力される。このとき、抵抗素子２４０に流れる電流Ｉは、式１に示されるように、画素信号のリセットレベルの信号の電位Ｖｎとデータ信号の電位Ｖｓとの差分に比例する。したがって、電流Ｉが変換部６０に入力される段階でＣＤＳ（相関２重サンプリング）が行われていることになる。
この電流Ｉは変換部６０へと入力される。このとき、抵抗素子２４０に流れる電流Ｉは、式１に示されるように、画素信号のリセットレベルの信号の電位Ｖｎとデータ信号の電位Ｖｓとの差分に比例する。したがって、電流Ｉが変換部６０に入力される段階でＣＤＳ（相関２重サンプリング）が行われていることになる。
【0031】
第一サンプルホールド回路２１０と第二サンプルホールド回路２１１の出力端の電圧差に応じた電流は、信号ＡＤｉｎで制御されるスイッチ２５２を介して変換部６０へ入力される。
【0032】
変換部６０はオーバーサンプリング型のアナログデジタル変換回路であり、例えば、ΔΣ型アナログデジタル変換回路である。ΔΣ型アナログデジタル変換回路は、第一積分器、第二積分器、量子化器３７０、デシメーションフィルタ３８０を含む。変換部６０において、第一積分器は、積分容量３２０によって構成されている。第二積分器は、電圧を電流に変換する電圧電流変換回路（Ｇｍセル）３３０および積分容量３６０によって構成されている。第一積分器の入力ノードには、電流源３００およびスイッチ３１０を含むデジタルアナログ変換器３０５が接続されている。
【0033】
デジタルアナログ変換器３０５は、第二積分器および量子化器３７０を介したデジタル信号に応じて第一積分器への電流を制御する。第二積分器の入力ノードには、電流源３４０およびスイッチ３５０を含むデジタルアナログ変換器３４５が接続されている。デジタルアナログ変換器３４５は、第二積分器の出力を、量子化器３７０で量子化した結果に応じて、第二積分器への電流を制御する。量子化器３７０にはクロック信号Ｃｌｋが入力されており、Ｃｌｋに同期して量子化動作が行われる。
【0034】
変換部６０では、量子化器３７０により前の量子化値を、デジタルアナログ変換器３０５、３４５を通して、第二積分器および第一積分器にフィードバックする動作が行われる。このように、前の量子化値をデジタルアナログ変換器３０５、３４５にフィードバックしながら積分器を２回通すことによって２次のノイズシェーピング特性を得ることができる。さらに、量子化器３７０の後段に配されているデシメーションフィルタ３８０によって高域ノイズを除去することで、精度が高いアナログデジタル変換出力を得ることができる。なお、Ｇｍセル３３０の反転入力端子と出力の間にはスイッチ３９０が接続されており、スイッチ３９０は制御信号Ａｄｒｅｓで制御される。スイッチ３９０をオンすることにより、第一積分器および第二積分器の各ノードをリセット状態とすることができる。
【0035】
サンプルホールド部５０と変換部６０の動作例を、動作例のタイミングを示す図４により説明する。制御信号ＲＥＳは画素１０をリセットする信号である。転送信号ＴＸは光電変換素子４００からの信号の読出しを制御する。制御信号Ｓｍｐ＿ｎ、Ｓｍｐａ＿ｎ，Ｈｌｄ＿ｎ，ｓｍｐ＿ｓ１，ｓｍｐ＿ｓ２，ｓｍｐａ＿ｓ，ｈｌｄ＿ｓ１，ｈｌｄ＿ｓ２，ｈｌｄ＿ｓは第一サンプルホールド回路２１０、第二サンプルホールド回路２１１の各スイッチを制御する。以下では、図４の波形において、制御信号がハイレベル（例えば時刻ｔ１と時刻ｔ２の間のＲＥＳの波形の状態。）の間、対応するスイッチがオン状態（導通状態）になり、制御信号がローレベルの間、対応するスイッチがオフ状態（非導通状態）になるとして説明する。
【0036】
時刻ｔ１～ｔ２において、図２の制御信号ＲＥＳがハイレベルとなりリセットトランジスタ４５５がオンすることにより、フローティングディフュージョン４２０がリセットされる。図２に示す制御信号ＳＥＬも制御され、それに応じて垂直信号線３０の電位はリセットレベルの電位Ｖｎとなる。また、時刻ｔ１で、制御信号Ｓｍｐ＿ｎ，Ｓｍｐａ＿ｎがハイレベルになり、第一サンプルホールド回路２１０のスイッチ１１０、１７０がオン状態になる。次いで、制御信号Ｓｍｐａ＿ｎがハイレベルからローレベルに遷移する時刻ｔ３で、リセットレベルの電位Ｖｎがサンプリングされ、容量素子１２０に蓄積される。次に、時刻ｔ４において、制御信号Ｓｍｐ＿ｎがハイレベルからローレベルへ遷移し、スイッチ１１０がオフ状態となり、容量素子１２０は垂直信号線３０と切り離される。
【0037】
なお、時刻ｔ１～ｔ４において、制御信号Ａｄｉｎはローレベルとなっており、スイッチ２５２はオフ状態となっており、第二サンプルホールド回路２１１は変換部６０に接続されていない。また、制御信号Ａｄｒｅｓはハイレベルでスイッチ３９０はオン状態となっており、Ｇｍセル３３０の入出力端子は短絡され、変換部６０において、第一積分器および第二積分器の各ノードをリセット状態となっている。また、クロック信号Ｃｌｋはローレベルとなっており、量子化器３７０は量子化動作を行わない状態となっている。
【0038】
時刻ｔ５～ｔ６において、図２の制御信号ＴＸがハイレベルとなり転送トランジスタ４１０がオンする。この間に、光電変換素子４００からフローティングディフュージョン４２０へ、時刻ｔ２から時刻ｔ６の間に入射した光により光電変換素子４００に生成された光電荷が転送される。つまり時刻ｔ２から時刻ｔ６の間は露光期間である。フローティングディフュージョン４２０の電位は、電荷の量に応じて低下する。制御信号ＳＥＬに応じてフローティングディフュージョン４２０の電位は増幅トランジスタ４３０を介して垂直信号線３０へ出力される。
【0039】
これにより、垂直信号線３０の電位が第一データ信号の電位Ｖｓ１となる。また、時刻ｔ５で、制御信号Ｓｍｐ＿ｓ、Ｓｍｐａ＿ｓ１がハイレベルになり、データ信号用の第二サンプルホールド回路２１１において、スイッチ１１１、１７１がオン状態になる。次いで、制御信号Ｓｍｐａ＿ｓがハイレベルからローレベルに遷移する時刻ｔ７で、スイッチ１７１がオフになって第一データ信号の電位Ｖｓ１がサンプリングされ、容量素子１２１に蓄積される。次に、時刻ｔ８において、制御信号Ｓｍｐ＿ｓ１がハイレベルからローレベルへ遷移し、スイッチ１１１がオフ状態となり、容量素子１２１は垂直信号線３０から切り離される。
【0040】
なお、時刻ｔ７でスイッチ１７１をオフする際のスイッチ１７１の両端電圧は垂直信号線３０の電位によらず常に略同一となる。このため、スイッチ１７１をオフにすることを起因とする電荷注入は発生せず、容量素子１２１に蓄積されている第一データ信号の電位Ｖｓ１に対して誤差となる電圧は発生しない。また、時刻ｔ８でスイッチ１１１をオフする際には、容量素子１２１の両端ともにハイインピーダンス状態となっている。このため、スイッチ１１１のオフによる影響は生じない。このように、第一データ信号の電位Ｖｓ１への誤差電圧の発生を抑制ができる。
【0041】
時刻ｔ９～ｔ１０において、再び、図２の制御信号ＴＸがハイレベルとなり転送トランジスタ４１０がオンする。この間に、時刻ｔ６からｔ１０の間に入射した光により光電変換素子４００で生成、蓄積された光電荷をフローティングディフュージョン４２０へ追加で転送する。つまりｔ２からｔ６に加えて、ｔ６からｔ１０が露光期間になる。フローティングディフュージョン４２０の電位は、電荷の量に応じて更に低下する。これにより、垂直信号線３０の電位が低下し、第二データ信号の電位Ｖｓ２となる。また、時刻ｔ９で、制御信号Ｓｍｐ＿ｓ、Ｓｍｐａ＿ｓ２がハイレベルになり、データ信号用の第二サンプルホールド回路２１１において、スイッチ１１２、１７１がオン状態になる。
【0042】
次いで、制御信号Ｓｍｐａ＿ｓがハイレベルからローレベルに遷移する時刻ｔ１１で、第二データ信号の電位Ｖｓ２がサンプリングされ、容量素子１２２に蓄積される。次に、時刻ｔ１２において、制御信号Ｓｍｐ＿ｓ２がハイレベルからローレベルへ遷移し、スイッチ１１２がオフ状態となり、容量素子１２２は垂直信号線３０から切り離される。
【0043】
なお、時刻ｔ１１でスイッチ１７１をオフする際のスイッチ１７１の両端電圧は垂直信号線３０の電位によらず常に略同一となる。このため、スイッチ１７１をオフすることを起因とする電荷注入による、容量素子１２２に蓄積されている第二データ信号の電位Ｖｓ２に対する誤差電圧は発生しない。また、時刻ｔ１２でスイッチ１１２をオフする際には、容量素子１２２の両端ともにハイインピーダンス状態となっているため、スイッチ１１２のオフによる影響は生じない。このように、第二データ信号の電位Ｖｓ２への誤差電圧の発生を抑制することができる。
【0044】
時刻ｔ１３で、制御信号Ｈｌｄ＿ｎがハイレベルとなり、スイッチ１８０、１９０がオン状態になることによって、第一サンプルホールド回路２１０において、容量素子１２０がリセットレベルの信号の電位Ｖｎを出力する。また、同時に時刻ｔ１３において、制御信号Ｈｌｄ＿ｓ１、Ｈｌｄ＿ｓがハイレベルとなり、スイッチ１８１、１９１がオン状態になることによって、第二サンプルホールド回路２１１において、容量素子１２１が第一データ信号の電位Ｖｓ１を出力する。また、同時に時刻ｔ１３において、制御信号Ａｄｉｎがハイレベルとなり、サンプルホールド部５０が変換部６０へと接続される。また、同時に時刻ｔ１３において、制御信号Ａｄｒｅｓがローレベルとなり、スイッチ３９０がオフ状態となり、第一積分器および第二積分器の各ノードのリセットが解除される。
【0045】
変換部６０への入力電流は、上述したように、第一サンプルホールド回路２１０の出力端のリセットレベルの信号の電位Ｖｎと第二サンプルホールド回路２１１の出力端のデータ信号の電位Ｖｓ１との差に応じた電流となる。変換部６０は電位Ｖｎと電位Ｖｓ１との差に応じた電流をアナログデジタル変換する。
【0046】
時刻ｔ１３～ｔ１４において、クロック信号Ｃｌｋにおいてクロック動作が有効となり、クロックサイクル毎に量子化器３７０で量子化動作が行われる。そして上述したように、クロックサイクル毎に、前の量子化値をデジタルアナログ変換器３０５、３４５にフィードバックしながら積分器を２回通すことによって２次のノイズシェーピング特性を得ることができる。さらに、量子化器３７０の後段に配されているデシメーションフィルタ３８０によって高域ノイズを除去することで、精度が高いアナログデジタル変換出力を得ることができる。
【0047】
時刻ｔ１４で第二サンプルホールド回路２１１の第一データ信号の電位Ｖｓ１に応じた信号のアナログデジタル変換を完了する。同時に制御信号Ａｄｉｎをローレベルとし、スイッチ２５２をオフ状態とすることによりサンプルホールド部５０と変換部６０を切り離す。また、同時に時刻ｔ１４において、制御信号Ａｄｒｅｓをハイレベルとすることで、スイッチ３９０がオン状態となり、第一積分器および第二積分器の各ノードがリセットされる。
【0048】
また、同時に時刻ｔ１４において、クロック信号Ｃｌｋにおいてクロック動作が一旦停止する。時刻ｔ１４～ｔ１５では、サンプルホールド部５０と変換部６０が切り離され、第一積分器および第二積分器の各ノードのリセットがリセットされ、クロック信号Ｃｌｋにおいてクロック動作が停止した状態となっている。このように、クロック信号が供給されている時刻ｔ１３～時刻ｔ１４の間がＡＤ変換期間であり、時刻ｔ１４～時刻ｔ１５の間がＡＤ変換の停止期間ないしＡＤ変換器のリセット期間となっている。
【0049】
上述したように、ＡＤ変換期間においては、サンプルホールド部５０と変換部６０が接続され、変換部６０へサンプルホールド部５０からの信号電流が入力できる状態となっている。また、ＡＤ変換期間は制御信号Ａｄｒｅｓのロー期間となっており、第一積分器および第二積分器の各ノードのリセットが解除された期間となっている。また、ＡＤ変換期間はクロック信号Ｃｌｋにおいてクロック動作が有効な期間となっている。
【0050】
時刻ｔ１５で、制御信号Ａｄｉｎがハイレベルとなり、サンプルホールド部５０が変換部６０に接続される。また、時刻ｔ１５で、制御信号Ｈｌｄ＿ｓ２がハイレベルとなり、スイッチ１９２がオン状態になることによって、第二サンプルホールド回路２１１において、容量素子１２２が第二データ信号の電位Ｖｓ２を出力する。これにより、第一サンプルホールド回路２１０の出力端のリセットレベルの信号の電位Ｖｎと第二サンプルホールド回路２１１の出力端の第二データ信号の電位Ｖｓ２との差に応じた電流が、変換部６０へと入力される。変換部６０は該電流をアナログデジタル変換する。時刻ｔ１５～ｔ１６において、制御信号Ａｄｒｅｓがローレベルとなり、クロック信号Ｃｌｋにおいてクロック動作が有効となる。この間に第一データ信号のときと同様に、第二サンプルホールド回路２１１の第二データ信号Ｖｓ２に応じた信号のアナログデジタル変換を行う。
【0051】
ここで、第一データ信号の電位Ｖｓ１と第二データ信号の電位Ｖｓ２は異なる蓄積時間に対応した信号であるため、露光していないダーク状態以外では同一の振幅の信号とはならない。第二データ信号の露光期間（ｔ２～ｔ１０）は第一データ信号の露光期間（ｔ２～ｔ６）より長いから、光電変換素子４００に入射する光量に大きな変化がない場合、電位Ｖｓ２の方が電位Ｖｓ１より振幅の大きい信号となる。本実施形態においては、第一データ信号の電位Ｖｓ１のＡＤ変換期間を第二データ信号の電位Ｖｓ２のＡＤ変換期間よりも短く設定する。具体的には、図４において時刻ｔ１３～ｔ１４の期間を時刻ｔ１５～ｔ１６の期間よりも短く設定する。なお、ここでいう振幅は、フローティングディフュージョン４２０がリセットされている場合に画素１０が出力する信号の電圧を基準の電圧として、この基準の電圧に対する電圧差に対応する。なお、以降の振幅についても、特に断りのない限り、基準の電圧はフローティングディフュージョン４２０がリセットされている場合に画素１０が出力する信号とすることができる。
【0052】
これにより、時刻ｔ１３～時刻ｔ１４の間はクロック信号Ｃｌｋのクロックサイクル数を減らして、オーバーサンプリングレートを減らしている。オーバーサンプリング型ＡＤ変換回路はサイクル数を変更し、ＡＤ変換に必要な期間を短縮してもＡＤ変換を実行できる。この弊害としてはノイズの増加により、ＡＤ変換の諧調が低下することが考えられるが、低振幅側の信号のＡＤ変換の諧調を落とすことは許容されうる。そこで、本実施形態においては、低振幅側の信号のＡＤ変換期間を短くすることで、高振幅側の信号のＡＤ変換の精度は確保しつつ、速度の低下を抑制することを可能としている。
【0053】
なお、図４においては、クロックサイクル数を減らす例を場合にとって説明したが、これに限られない。例えば、クロックサイクル数は同じでクロック周波数を上げても構わない。つまり、時刻ｔ１３～１４において、時刻ｔ１５～ｔ１６よりもクロック周波数を上げることでＡＤ変換期間を短縮しても構わない。但し、この場合、電力が増加すること、またクロック周波数の動的変更への対応が必要になるが、クロックサイクル数を高めることができるので階調の低下を抑制しうる。
【0054】
なお、第一サンプルホールド回路２１０の出力端と第二サンプルホールド回路２１１の出力端との間の第一抵抗素子２４０は可変抵抗でも構わない。つまり抵抗値に応じて変換部６０へのレベルを調整できるようしてもよい。容量素子１２１が第一のデータ信号の電位Ｖｓ１を読み出す時刻ｔ１３～ｔ１４と容量素子１２２が第二データ信号の電位Ｖｓ２を読み出す時刻ｔ１５～１６とで、可変抵抗２４０の抵抗値を変化させる。抵抗値を変化させることにより、振幅レベルに応じた低ノイズ化もしくは低電力化を行うことができる。これについて以下に説明する。
【0055】
時刻ｔ１３～ｔ１４において、時刻ｔ１５～ｔ１６よりも抵抗値を相対的に小さくする場合には、抵抗素子２４０で発生する熱雑音を低減することにより、データ信号Ｖｓ１のノイズを低減することが可能となる。一方、時刻ｔ１３～ｔ１４において、時刻ｔ１５～ｔ１６よりも抵抗値を相対的に大きくすることで変換部６０への出力電流を減らし、電力を低減することが可能となる。
【0056】
また、本実施形態においては、容量素子１２１と１２２とで、第二サンプルホールド回路２１１を共有することにより、動作時電力を増加することなく、２つのデータ信号Ｖｓ１，Ｖｓ２を読み出すことが可能となっている。また、上述のように、２つのデータ信号Ｖｓ１、Ｖｓ２への誤差電圧を抑制することが可能となっており、ＨＤＲ撮像時の画質劣化の抑制が可能となっている。
【0057】
また、２つのデータ信号Ｖｓ１，Ｖｓ２を共通の抵抗素子２４０を用いて読み出すことにより、温度やプロセスばらつきに対するレベル変動が連動しやすい。これにより、例えば、データ信号Ｖｓ１、Ｖｓ２との両者に異なるばらつきが重畳することを抑制できるのでＨＤＲ画像の画質の低下を抑制できる。
【0058】
なお、図５のように、画素１０は、フローティングディフュージョン４２０の容量を切り替えるトランジスタ４５６を有しても構わない。読み出し期間中に、例えば、図４の時刻ｔ９においてトランジスタ４５６のオンオフを信号ＦＤＩＮＣにより切替えることによりフローティングディフュージョン４２０の容量が変化する。このときトランジスタ４５６はフローティングディフュージョンの容量を変更する利得変更部として機能する。また、別の容量素子を、トランジスタを介してフローティングディフュージョンに接続して、トランジスタをオンオフ切替することにより容量を変更するようにしてもよい。利得変更部により電圧変換利得の異なる信号を容量素子１２１、１２２に出力して保持させることができる。電圧利得の異なる信号を用いてＨＤＲ撮像を行うことが可能となる。
【0059】
（実施形態２）
図６に実施形態２に係る光電変換装置のタイミングチャートを示す。以下では、実施形態１の図４との相違点について説明する。図６においては、時刻ｔ４～ｔ９までの第一データ信号の電位Ｖｓ１のサンプリング期間Ｓ１＿ＳＨを、時刻ｔ９～ｔ１３までの第二データ信号の電位Ｖｓ２のサンプリング期間Ｓ２＿ＳＨよりも短く設定している。第一データ信号の方が第二データ信号よりも振幅が小さい。振幅が小さい信号の方が、サンプルホールド回路にサンプリングするときに、静定までに要する時間が短い。サンプリング期間を上記のように設定することにより、高振幅側の信号の精度は確保しつつ、速度の低下を抑制することを可能としている。さらに、本実施形態を実施形態１と組み合わせて第一データ信号の電位Ｖｓ１を変換する時間を第二データ信号の電位Ｖｓ２を変換する時間より短く設定できる。変換に要する時間の設定も変更することにより、光電変換素子からの信号の読み出しと変換に要する時間をさらに短縮できる。
図６に実施形態２に係る光電変換装置のタイミングチャートを示す。以下では、実施形態１の図４との相違点について説明する。図６においては、時刻ｔ４～ｔ９までの第一データ信号の電位Ｖｓ１のサンプリング期間Ｓ１＿ＳＨを、時刻ｔ９～ｔ１３までの第二データ信号の電位Ｖｓ２のサンプリング期間Ｓ２＿ＳＨよりも短く設定している。第一データ信号の方が第二データ信号よりも振幅が小さい。振幅が小さい信号の方が、サンプルホールド回路にサンプリングするときに、静定までに要する時間が短い。サンプリング期間を上記のように設定することにより、高振幅側の信号の精度は確保しつつ、速度の低下を抑制することを可能としている。さらに、本実施形態を実施形態１と組み合わせて第一データ信号の電位Ｖｓ１を変換する時間を第二データ信号の電位Ｖｓ２を変換する時間より短く設定できる。変換に要する時間の設定も変更することにより、光電変換素子からの信号の読み出しと変換に要する時間をさらに短縮できる。
【0060】
（実施形態３）
図７、８に本実施形態に係る光電変換装置の模式図およびタイミングチャートを示す。以下では、実施形態１との相違点について説明する。図７においては、第一サンプルホールド回路２１０と構成が同一の第三サンプルホールド回路２１５を有している。また、第二サンプルホールド回路２１１と構成が同一の第四サンプルホールド回路２１６を有している。垂直信号線３０から、第一サンプルホールド回路２１０、第二サンプルホールド回路２１１からの信号だけでなく、第三サンプルホールド回路２１５、第四サンプルホールド回路２１６からの信号も読み出すように構成される。
図７、８に本実施形態に係る光電変換装置の模式図およびタイミングチャートを示す。以下では、実施形態１との相違点について説明する。図７においては、第一サンプルホールド回路２１０と構成が同一の第三サンプルホールド回路２１５を有している。また、第二サンプルホールド回路２１１と構成が同一の第四サンプルホールド回路２１６を有している。垂直信号線３０から、第一サンプルホールド回路２１０、第二サンプルホールド回路２１１からの信号だけでなく、第三サンプルホールド回路２１５、第四サンプルホールド回路２１６からの信号も読み出すように構成される。
【0061】
第一サンプルホールド回路２１０と第二サンプルホールド回路２１１の対を第一サンプルホールド部と呼び、第三サンプルホールド回路２１５と第四サンプルホールド回路２１６の対を第二サンプルホールド部と呼ぶ。第一サンプルホールド部は所定の行の画素に対応して配置され、第二サンプルホールド部は別の行の画素に対応して配置されているとする。第一サンプルホールド部と第二サンプルホールド部とで、ＡＤ変換動作とサンプルホールド動作を重複した期間に行うことができる。これにより、読み出し動作時間をさらに短縮しうる。以下に説明する。
【0062】
図７においては、第一サンプルホールド部と第二サンプルホールド部とからの信号の読み出しを制御するために、スイッチ２５０、２５１、２５２、２５５、２５６、２５７を更に有している。これにより、スイッチ２５０、２５１、２５２をオン状態とした場合は、第一サンプルホールド回路２１０、第二サンプルホールド回路２１１にホールドした信号を元に変換部６０でＡＤ変換が可能である。一方、スイッチ２５０、２５１、２５２をオフ状態とし、スイッチ２５５、２５６、２５７をオン状態とする。この場合は、第三サンプルホールド回路２１５、第四サンプルホールド回路２１６にホールドした信号を元に変換部６０でＡＤ変換が可能になる。
【0063】
図８のタイミングチャートを用いて更に詳細に説明する。図８において時刻ｔ１～ｔ２では、第一サンプルホールド回路２１０へのリセットレベルの信号の電位Ｖｎのサンプリングを行う（図４の時刻ｔ１～ｔ５と同一動作）。次に、時刻ｔ２～ｔ３では、第二サンプルホールド回路２１１への第一データ信号の電位Ｖｓ１のサンプリングを行う（図４の時刻ｔ５～ｔ９と同一動作）。次に、時刻ｔ３～ｔ４では、第二サンプルホールド回路２１１への第二データ信号の電位Ｖｓ２のサンプリングを行う（図４の時刻ｔ９～ｔ１３と同一動作）。次に、時刻ｔ４～６では、第一サンプルホールド回路２１０のリセットレベルの信号の電位Ｖｎと第二サンプルホールド回路２１１の第一データ信号の電位Ｖｓ１に応じたＡＤ変換動作を行う（図４の時刻ｔ１３～ｔ１４と同一動作）。
【0064】
なお、この時、スイッチ２５０、２５１、２５２をオン状態、スイッチ２５５、２５６、２５７をオフ状態としている。そして本実施形態においては、時刻ｔ４で更に、第三サンプルホールド回路２１５へ、次の行の画素のリセットレベルの信号レベルの電位Ｖｎ’のサンプリングを開始する。このように、第一サンプルホールド回路２１０、第二サンプルホールド回路２１１を変換部６０と接続しＡＤ変換する。ＡＤ変換と重複した期間に、第三サンプルホールド回路２１５、第四サンプルホールド回路２１６への次の画素の信号の読み出しを開始している。以上のようにして、第一サンプルホールド部と第二サンプルホールド部とで、ＡＤ変換動作とサンプルホールド動作を重複した期間に行うことができる。これにより、読み出し動作の更なる速度の低下を抑制することが可能となっている。
【0065】
（実施形態４）
図９の模式図及び図１０のタイミングチャートにより本実施形態に係る光電変換装置について説明する。以下では、実施形態１との相違点について説明する。本実施形態では、画素１０は光電変換素子４０１、転送トランジスタ４１１を更に有する。画素１０は、２つの光電変換素子４００、４０１によりフローティングディフュージョン４２０が共有される構成となっている。画素１０は例えば、垂直方向の２画素分に相当する画素としうる。つまり光電変換素子４００と光電変換素子４０１とを行列状に配置された画素の２行に相当するように配置しうる。この場合も、光電変換素子４００、４０１の各々の信号を図３の容量素子１２１、１２２に各々保持、出力することにより、読み出し期間中に２行分の画素信号を読み出すことが可能となり、読み出しに要する時間をさらに短縮しうる。
図９の模式図及び図１０のタイミングチャートにより本実施形態に係る光電変換装置について説明する。以下では、実施形態１との相違点について説明する。本実施形態では、画素１０は光電変換素子４０１、転送トランジスタ４１１を更に有する。画素１０は、２つの光電変換素子４００、４０１によりフローティングディフュージョン４２０が共有される構成となっている。画素１０は例えば、垂直方向の２画素分に相当する画素としうる。つまり光電変換素子４００と光電変換素子４０１とを行列状に配置された画素の２行に相当するように配置しうる。この場合も、光電変換素子４００、４０１の各々の信号を図３の容量素子１２１、１２２に各々保持、出力することにより、読み出し期間中に２行分の画素信号を読み出すことが可能となり、読み出しに要する時間をさらに短縮しうる。
【0066】
図１０のタイミングチャートにおいて、時刻ｔ５～ｔ６において、制御信号ＴＸＡがハイレベルとなり転送トランジスタ４１０がオンすることにより、光電変換素子４００からフローティングディフュージョン４２０へ光電荷が転送される。時刻ｔ５からｔ８の期間に、制御信号Ｓｍｐ＿ｓ１がハイレベルとなり、スイッチ１１１がオンとなり、光電変換素子４００の光電荷に基づく第一データ信号を図３の容量素子１２１に保持する。時刻ｔ９～ｔ１０において、制御信号ＴＸＢがハイレベルとなり転送トランジスタ４１１がオンすることにより、光電変換素子４０１からフローティングディフュージョン４２０へ光電荷が転送される。時刻ｔ９からｔ１２の期間に、制御信号Ｓｍｐ＿ｓ２がハイレベルとなり、スイッチ１１２がオンとなり、光電変換素子４００および４０１の光電荷に基づく第二データ信号を図３の容量素子１２２に保持する。容量素子１２１には時刻ｔ２～ｔ６の期間に対応する電荷が、容量素子１２２にはｔ２～ｔ１０の期間に対応する電荷がサンプルホールドされる。
【0067】
時刻ｔ１３～ｔ１４で、第一データ信号とリセットレベルの信号との差信号をＡＤ変換し、また、時刻ｔ１５～ｔ１６で、第二データ信号とリセットレベルの信号との差信号をＡＤ変換する。後段のデータ処理部９０で第一データ信号と第二データ信号との差分をとることで、光電変換素子４００、４０１各々で生成された信号に対するデジタル信号を得ることが可能となる。第一データ信号をＡＤ変換するのに要する期間Ｓ１＿ＡＤを、第二データ信号をＡＤ変換するのに要する期間Ｓ２＿ＡＤより短く設定する。以上のような動作により、単位読み出し期間中に、２行分の画素信号を読み出すことが可能となり、読み出しに要する時間を短縮しうる。
【0068】
本実施形態では実施形態１と同様に、時刻ｔ１３～ｔ１４の期間を時刻ｔ１５～ｔ１６よりも短くしている。これにより、高振幅側の信号のＡＤ変換の精度は確保しつつ、読出しに要する時間を短縮しうることを可能としている。
【0069】
また、光電変換素子４００、４０１を、画素に対応して配置された同一のマイクロレンズ下に形成した一対の光電変換素子としてもよい。このときは２つの光電変換素子４００、４０１により、光電変換素子４００、４０１に入射する光による像の位相差に対応する位相差信号を生成しうる。この場合、第一データ信号はオートフォーカス（ＡＦ）用の信号、第二データ信号は画像信号にしてもよい。この場合、オートフォーカス（ＡＦ）用の信号のＡＤ変換に要する期間を画像信号のＡＤ変換に要する期間よりも短く設定する。オートフォーカス用の信号の精度を画像信号のＡＤ変換精度より落ちるが、画像信号のＡＤ変換の精度は確保できる。また読出しに要する時間の短縮が可能である。
【0070】
第一データ信号を光電変換素子１つ分の信号とし、第二データ信号を光電変換素子２つ分の信号とする。第一データ信号の信号振幅の範囲は、光電変換素子２つ分の第二データ信号の信号振幅の範囲よりも小さい。これは光電変換素子２つの方が保持できる光電荷の量が大きくなるためである。光電変換素子４００、４０１は面積の互いに異なるフォトダイオードでもよい。大きなフォトダイオードと小さなフォトダイオードでは、保持できる光電荷の量が異なるため、上述の位相差検出画素の例と同じように、互いに信号振幅の範囲が異なる信号を出力することになる。
【0071】
なお、本実施形態でも、図５のように、画素１０にフローティングディフュージョン容量を切り替えるためのトランジスタ４５６を備えることができる。この場合、読み出し期間中にトランジスタ４５６のオンオフを切替えて、電圧変換利得の異なる信号を読み出す場合は、互いの信号振幅の範囲は異なりうる。これは、例えば、リセットトランジスタ４５５とトランジスタ４５６との閾値の違いに起因する。リセットトランジスタ４５５の閾値が相対的に高い場合、トランジスタ４５６がオン状態の場合、電圧変換利得が低くなり、信号振幅の範囲は大きくできる。これは、フローティングディフュージョン４２０の電位がリセットレベルからより低いところまで低下することができるためである。
【0072】
（実施形態の変形例）
なお、実施形態１では、１つのサンプルホールド部５０に対して１つの変換部６０を接続する場合を例にとって説明したが、これに限られない。例えば、図１１に示すように、４つサンプルホールド部５０～５３を、マルチプレクサ５００を介して１つの変換部６０に接続しても構わない。ここではそれぞれのサンプルホールド部のそれぞれに対応する画素を配置し、画素のそれぞれからのリセットレベルの信号、第一データ信号、及び第二データ信号をサンプルホールドするものとして動作を説明する。この場合のタイミングチャートの一例を図１２に示す。マルチプレクサ５００はサンプルホールド回路を選択する選択回路として動作する。
なお、実施形態１では、１つのサンプルホールド部５０に対して１つの変換部６０を接続する場合を例にとって説明したが、これに限られない。例えば、図１１に示すように、４つサンプルホールド部５０～５３を、マルチプレクサ５００を介して１つの変換部６０に接続しても構わない。ここではそれぞれのサンプルホールド部のそれぞれに対応する画素を配置し、画素のそれぞれからのリセットレベルの信号、第一データ信号、及び第二データ信号をサンプルホールドするものとして動作を説明する。この場合のタイミングチャートの一例を図１２に示す。マルチプレクサ５００はサンプルホールド回路を選択する選択回路として動作する。
【0073】
時刻ｔ１～ｔ２では、各々のサンプルホールド部５０～５３でリセットレベルの信号をサンプルする。時刻ｔ２～ｔ３では、各々のサンプルホールド部５０～５３で第一データ信号をサンプルする。時刻ｔ３～ｔ４では、各々のサンプルホールド部５０～５３で第二データ信号をサンプルする。時刻ｔ４～ｔ８では、マルチプレクサ５００により、サンプルホールド部５０～５３を順次、変換部６０に接続することにより、サンプルホールド部５０～５３の各々の第一データ信号をシリアルにＡＤ変換する。
時刻ｔ８～ｔ１２では、マルチプレクサ５００により、サンプルホールド部５０～５３を順次、変換部６０に接続することにより、サンプルホールド部５０～５３の各々の第二データ信号をシリアルにＡＤ変換する。この場合、第一データ信号のＡＤ変換期間を短縮する効果は４倍となるため、読出しに要する時間の更なる短縮を可能としうる。また実施形態３のようにサンプルホールド期間とＡＤ変換期間とを重複するように設定することにより、読み出しと変換に要する期間をさらに短縮できる。
時刻ｔ８～ｔ１２では、マルチプレクサ５００により、サンプルホールド部５０～５３を順次、変換部６０に接続することにより、サンプルホールド部５０～５３の各々の第二データ信号をシリアルにＡＤ変換する。この場合、第一データ信号のＡＤ変換期間を短縮する効果は４倍となるため、読出しに要する時間の更なる短縮を可能としうる。また実施形態３のようにサンプルホールド期間とＡＤ変換期間とを重複するように設定することにより、読み出しと変換に要する期間をさらに短縮できる。
【0074】
＜光電変換装置の機器への適用＞
以下、図１３に示される、半導体集積回路を含む半導体チップ１１１０が載置されたパッケージ１０２０を含む半導体装置１１００を備える機器１０００について説明する。半導体チップ１１１０は、パッケージ１０２０に収容され、機器１０００に搭載される。図８に示される構成において半導体チップ１１１０は上述の実施形態に係る光電変換装置を含む。半導体装置１１００は、半導体チップ１１１０が固定された基台１０１０と、半導体チップ１１１０に対向するガラスなどの光透過部材１０３０と、を含むパッケージ１０２０を備えることができる。パッケージ１０２０には、基台１０１０に設けられたインナーリードと半導体チップ１１１０に設けられたパッド電極などの端子とを接続するワイヤやバンプなどの接合部材が配されうる。
以下、図１３に示される、半導体集積回路を含む半導体チップ１１１０が載置されたパッケージ１０２０を含む半導体装置１１００を備える機器１０００について説明する。半導体チップ１１１０は、パッケージ１０２０に収容され、機器１０００に搭載される。図８に示される構成において半導体チップ１１１０は上述の実施形態に係る光電変換装置を含む。半導体装置１１００は、半導体チップ１１１０が固定された基台１０１０と、半導体チップ１１１０に対向するガラスなどの光透過部材１０３０と、を含むパッケージ１０２０を備えることができる。パッケージ１０２０には、基台１０１０に設けられたインナーリードと半導体チップ１１１０に設けられたパッド電極などの端子とを接続するワイヤやバンプなどの接合部材が配されうる。
【0075】
機器１０００は、光学装置１０４０、制御装置１０５０、処理装置１０６０、表示装置１０７０、記憶装置１０８０、機械装置１０９０の少なくともいずれかを備えることができる。光学装置１０４０は、例えば、レンズやシャッター、ミラーである。制御装置１０５０は、半導体チップ１１１０を制御する。制御装置１０５０は、例えば、ＡＳＩＣなどの半導体デバイスである。
【0076】
処理装置１０６０は、半導体チップ１１１０に含まれる光電変換装置からの出力信号を処理する。処理装置１０６０は、ＡＦＥアナログフロントエンドあるいはＤＦＥデジタルフロントエンドを構成するための、ＣＰＵやＡＳＩＣなどの半導体デバイスである。例えばイベント信号Ｅに基づいて画像を生成してもよい。表示装置１０７０は、半導体チップ１１１０で得られた情報画像を表示する、ＥＬ表示デバイスや液晶表示デバイスである。記憶装置１０８０は、半導体チップ１１１０で得られた情報画像を記憶する、磁気デバイスや半導体デバイスである。記憶装置１０８０は、ＳＲＡＭやＤＲＡＭなどの揮発性メモリ、あるいは、フラッシュメモリやハードディスクドライブなどの不揮発性メモリである。
【0077】
機械装置１０９０は、モーターやエンジンなどの可動部あるいは推進部を有する。機器１０００では、半導体チップ１１１０から出力された信号を表示装置１０７０に表示したり、機器１０００が備える通信装置不図示によって外部に送信したりする。そのために、機器１０００は、半導体チップ１１１０が有する記憶回路や演算回路とは別に、記憶装置１０８０や処理装置１０６０をさらに備えていてもよい。機械装置１０９０は、半導体チップ１１１０から出力され信号に基づいて制御されてもよい。
【0078】
また、機器１０００は、撮影機能を有する情報端末例えば、スマートフォンやウエアラブル端末やカメラ例えば、レンズ交換式カメラ、コンパクトカメラ、ビデオカメラ、監視カメラなどの電子機器に適する。カメラにおける機械装置１０９０はズーミングや合焦、シャッター動作のために光学装置１０４０の部品を駆動することができる。あるいは、カメラにおける機械装置１０９０は防振動作のために光学装置１０４０を移動することができる。
【0079】
また、機器１０００は、車両や船舶、飛行体などの輸送機器でありうる。輸送機器における機械装置１０９０は移動装置として用いられうる。輸送機器としての機器１０００は、半導体チップ１１１０を輸送するものや、撮影機能により運転操縦の補助および／または自動化を行うものに適している。運転操縦の補助および／または自動化のための処理装置１０６０は、半導体チップ１１１０で得られた情報に基づいて移動装置としての機械装置１０９０を操作するための処理を行うことができる。あるいは、機器１０００は内視鏡などの医療機器や、測距センサなどの計測機器、電子顕微鏡のような分析機器、複写機などの事務機器、ロボットなどの産業機器であってもよい。
【0080】
（その他の実施形態）
本明細書の開示は、以下の光電変換装置を含む。
（項目１）
光電変換素子を有し、振幅が異なる２つの信号を出力する画素と、
前記画素から出力される前記２つの信号をそれぞれサンプルホールドするサンプルホールド部と、
前記サンプルホールド部から出力される前記２つの信号を順にアナログデジタル変換するオーバーサンプリング型の変換回路と、を備える光電変換装置であって、
前記２つの信号のうち振幅が小さい方の信号をアナログデジタル変換するための期間は、前記２つの信号のうち振幅の大きい方の信号をアナログデジタル変換するための期間より短く設定されている、光電変換装置。
（項目２）
光電変換素子を有し、振幅が異なる２つの信号を出力する画素と、
前記画素から出力される前記２つの信号をそれぞれサンプルホールドするサンプルホールド部と、
前記サンプルホールド部から出力される前記２つの信号を順にアナログデジタル変換するオーバーサンプリング型の変換回路と、を備える光電変換装置であって、
前記２つの信号のうち振幅が小さい方の信号をサンプルホールドする期間は、前記２つの信号のうち振幅の大きい方の信号をサンプルホールドする期間より短く設定されている、光電変換装置。
（項目３）
前記サンプルホールド部と前記変換回路との間に前記サンプルホールド部から出力される前記２つの信号の大きさを調整する回路を備えることを特徴とする項目１又は２に記載の光電変換装置。
（項目４）
前記大きさを調整する回路は、前記２つの信号のそれぞれの大きさを調整することを特徴とする項目３に記載の光電変換装置。
（項目５）
前記サンプルホールド部は増幅回路を備え、前記２つの信号は前記増幅回路を介して出力されることを特徴とする項目１乃至４のいずれか１項目に記載の光電変換装置。
（項目６）
前記変換回路は、前記２つの信号と、前記光電変換素子のリセットレベルの信号との差分をアナログデジタル変換することを特徴とする項目１乃至５のいずれか１項目に記載の光電変換装置。
（項目７）
前記画素は２つの光電変換素子を有し、前記２つの光電変換素子の一方の光電変換素子からの信号と前記２つの光電変換素子からの信号とを、前記２つの信号とすることを特徴とする項目１乃至６のいずれか１項目に記載の光電変換装置。
（項目８）
前記２つの光電変換素子は行列状に配置された前記画素のうちの異なる行に配置されていることを特徴とする項目７に記載の光電変換装置。
（項目９）
前記画素に対応してマイクロレンズが配置されており、前記２つの信号に基づいて位相差信号を生成することを特徴とする項目７に記載の光電変換装置。
（項目１０）
同じ期間に入射する光に対して前記２つの光電変換素子が生成する電荷の量が異なるように構成されていることを特徴とする項目７乃至９のいずれか１項目に記載の光電変換装置。
（項目１１）
前記アナログデジタル変換は前記変換回路へクロック信号が供給されている間に行われることを特徴とする項目１乃至１０のいずれか１項目に記載の光電変換装置。
（項目１２）
前記振幅が小さい方の信号をアナログデジタル変換する期間に供給される前記クロック信号のサイクル数は、前記振幅が大きい方の信号をアナログデジタル変換するために供給されるクロック信号のサイクル数より少なく設定されることを特徴とする項目１１に記載の光電変換装置。
（項目１３）
前記振幅が小さい方の信号をアナログデジタル変換する期間に供給される前記クロック信号の周波数は、前記振幅が大きい方の信号をアナログデジタル変換するために供給される前記クロック信号の周波数よりも高く設定されることを特徴とする項目１１又は１２に記載の光電変換装置。
（項目１４）
前記２つの信号はサンプルホールド部の２つの容量にそれぞれ保持されることを特徴とする項目１乃至１３のいずれか１項目に記載の光電変換装置。
（項目１５）
前記変換回路の入力に積分器が設けられていることを特徴とする項目１乃至１４のいずれか１項目に記載の光電変換装置。
（項目１６）
前記積分器はアナログデジタル変換が行われない期間はリセットされていることを特徴とする項目１５に記載の光電変換装置。
（項目１７）
複数の前記サンプルホールド部と、前記複数の前記サンプルホールド部を選択する選択回路と、選択されたサンプルホールド部からの信号をアナログデジタル変換する前記変換回路と、を有することを特徴とする項目１乃至１６のいずれか１項目に記載の光電変換装置。
（項目１８）
前記複数の前記サンプルホールド部のうちの第一サンプルホールド部からの信号をアナログデジタル変換する期間と、前記複数の前記サンプルホールド部のうちの第二サンプルホールド部が前記画素からの信号をサンプルホールドする期間とが重複するように設定されていることを特徴とする項目１７に記載の光電変換装置。
（項目１９）
光電変換素子を有し、振幅が異なる２つの信号を出力する画素が配置された基板と積層される基板であって、
前記画素から出力される前記２つの信号をそれぞれサンプルホールドするサンプルホールド部と、
前記サンプルホールド部から出力される前記２つの信号を順にアナログデジタル変換するオーバーサンプリング型の変換回路と、を備え、
前記２つの信号のうち、振幅が小さい方の信号をアナログデジタル変換するための期間は振幅の大きい方の信号をアナログデジタル変換するための期間より短く設定されている、基板。
（項目２０）
光電変換素子を有し、振幅が異なる２つの信号を出力する画素が配置された基板と積層される基板であって、
前記画素から出力される前記２つの信号をそれぞれサンプルホールドするサンプルホールド部と、
前記サンプルホールド部から出力される前記２つの信号を順にアナログデジタル変換するオーバーサンプリング型の変換回路と、を備え、
前記２つの信号のうち、振幅が小さい方の信号をサンプルホールドする期間は振幅の大きい方の信号をサンプルホールドする期間より短く設定されている、基板。
（項目２１）
項目１乃至１８のいずれか１項目に記載の光電変換装置と、
前記光電変換装置からの出力信号を処理する処理装置と、を備えることを特徴とする機器。
本明細書の開示は、以下の光電変換装置を含む。
（項目１）
光電変換素子を有し、振幅が異なる２つの信号を出力する画素と、
前記画素から出力される前記２つの信号をそれぞれサンプルホールドするサンプルホールド部と、
前記サンプルホールド部から出力される前記２つの信号を順にアナログデジタル変換するオーバーサンプリング型の変換回路と、を備える光電変換装置であって、
前記２つの信号のうち振幅が小さい方の信号をアナログデジタル変換するための期間は、前記２つの信号のうち振幅の大きい方の信号をアナログデジタル変換するための期間より短く設定されている、光電変換装置。
（項目２）
光電変換素子を有し、振幅が異なる２つの信号を出力する画素と、
前記画素から出力される前記２つの信号をそれぞれサンプルホールドするサンプルホールド部と、
前記サンプルホールド部から出力される前記２つの信号を順にアナログデジタル変換するオーバーサンプリング型の変換回路と、を備える光電変換装置であって、
前記２つの信号のうち振幅が小さい方の信号をサンプルホールドする期間は、前記２つの信号のうち振幅の大きい方の信号をサンプルホールドする期間より短く設定されている、光電変換装置。
（項目３）
前記サンプルホールド部と前記変換回路との間に前記サンプルホールド部から出力される前記２つの信号の大きさを調整する回路を備えることを特徴とする項目１又は２に記載の光電変換装置。
（項目４）
前記大きさを調整する回路は、前記２つの信号のそれぞれの大きさを調整することを特徴とする項目３に記載の光電変換装置。
（項目５）
前記サンプルホールド部は増幅回路を備え、前記２つの信号は前記増幅回路を介して出力されることを特徴とする項目１乃至４のいずれか１項目に記載の光電変換装置。
（項目６）
前記変換回路は、前記２つの信号と、前記光電変換素子のリセットレベルの信号との差分をアナログデジタル変換することを特徴とする項目１乃至５のいずれか１項目に記載の光電変換装置。
（項目７）
前記画素は２つの光電変換素子を有し、前記２つの光電変換素子の一方の光電変換素子からの信号と前記２つの光電変換素子からの信号とを、前記２つの信号とすることを特徴とする項目１乃至６のいずれか１項目に記載の光電変換装置。
（項目８）
前記２つの光電変換素子は行列状に配置された前記画素のうちの異なる行に配置されていることを特徴とする項目７に記載の光電変換装置。
（項目９）
前記画素に対応してマイクロレンズが配置されており、前記２つの信号に基づいて位相差信号を生成することを特徴とする項目７に記載の光電変換装置。
（項目１０）
同じ期間に入射する光に対して前記２つの光電変換素子が生成する電荷の量が異なるように構成されていることを特徴とする項目７乃至９のいずれか１項目に記載の光電変換装置。
（項目１１）
前記アナログデジタル変換は前記変換回路へクロック信号が供給されている間に行われることを特徴とする項目１乃至１０のいずれか１項目に記載の光電変換装置。
（項目１２）
前記振幅が小さい方の信号をアナログデジタル変換する期間に供給される前記クロック信号のサイクル数は、前記振幅が大きい方の信号をアナログデジタル変換するために供給されるクロック信号のサイクル数より少なく設定されることを特徴とする項目１１に記載の光電変換装置。
（項目１３）
前記振幅が小さい方の信号をアナログデジタル変換する期間に供給される前記クロック信号の周波数は、前記振幅が大きい方の信号をアナログデジタル変換するために供給される前記クロック信号の周波数よりも高く設定されることを特徴とする項目１１又は１２に記載の光電変換装置。
（項目１４）
前記２つの信号はサンプルホールド部の２つの容量にそれぞれ保持されることを特徴とする項目１乃至１３のいずれか１項目に記載の光電変換装置。
（項目１５）
前記変換回路の入力に積分器が設けられていることを特徴とする項目１乃至１４のいずれか１項目に記載の光電変換装置。
（項目１６）
前記積分器はアナログデジタル変換が行われない期間はリセットされていることを特徴とする項目１５に記載の光電変換装置。
（項目１７）
複数の前記サンプルホールド部と、前記複数の前記サンプルホールド部を選択する選択回路と、選択されたサンプルホールド部からの信号をアナログデジタル変換する前記変換回路と、を有することを特徴とする項目１乃至１６のいずれか１項目に記載の光電変換装置。
（項目１８）
前記複数の前記サンプルホールド部のうちの第一サンプルホールド部からの信号をアナログデジタル変換する期間と、前記複数の前記サンプルホールド部のうちの第二サンプルホールド部が前記画素からの信号をサンプルホールドする期間とが重複するように設定されていることを特徴とする項目１７に記載の光電変換装置。
（項目１９）
光電変換素子を有し、振幅が異なる２つの信号を出力する画素が配置された基板と積層される基板であって、
前記画素から出力される前記２つの信号をそれぞれサンプルホールドするサンプルホールド部と、
前記サンプルホールド部から出力される前記２つの信号を順にアナログデジタル変換するオーバーサンプリング型の変換回路と、を備え、
前記２つの信号のうち、振幅が小さい方の信号をアナログデジタル変換するための期間は振幅の大きい方の信号をアナログデジタル変換するための期間より短く設定されている、基板。
（項目２０）
光電変換素子を有し、振幅が異なる２つの信号を出力する画素が配置された基板と積層される基板であって、
前記画素から出力される前記２つの信号をそれぞれサンプルホールドするサンプルホールド部と、
前記サンプルホールド部から出力される前記２つの信号を順にアナログデジタル変換するオーバーサンプリング型の変換回路と、を備え、
前記２つの信号のうち、振幅が小さい方の信号をサンプルホールドする期間は振幅の大きい方の信号をサンプルホールドする期間より短く設定されている、基板。
（項目２１）
項目１乃至１８のいずれか１項目に記載の光電変換装置と、
前記光電変換装置からの出力信号を処理する処理装置と、を備えることを特徴とする機器。
【0081】
なお、撮像装置、光電変換装置の形態は上述のものに限られない。例えば、画素１０は図２のもの限られない。垂直信号線が１画素列に複数本有する場合や選択トランジスタ４４０を複数有する形態でも構わない。また、変換部６０は、オートゼロ動作用の容量やスイッチを有する比較器を用いた構成でも構わない。
【0082】
発明は上記実施形態に制限されるものではなく、発明の精神及び範囲から離脱することなく、様々な変更及び変形が可能である。従って、発明の範囲を公にするために請求項を添付する。
【符号の説明】
【0083】
１：画素基板、２：回路基板、５：画素部、１０：画素、３０：垂直信号線、４０：電流源、５０：サンプルコールド部、６０：変換部、７０：制御部、９０：データ処理部、１００：出力部
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】