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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024175594
(43)【公開日】2024-12-18
(54)【発明の名称】光検出装置
(51)【国際特許分類】
H04N 25/779 20230101AFI20241211BHJP
H04N 25/46 20230101ALI20241211BHJP
【ＦＩ】
H04N25/779
H04N25/46
【審査請求】未請求
【請求項の数】14
【出願形態】ＯＬ
(21)【出願番号】P 2023093496
(22)【出願日】2023-06-06
(71)【出願人】
【識別番号】316005926
【氏名又は名称】ソニーセミコンダクタソリューションズ株式会社
(74)【代理人】
【識別番号】100120031
【弁理士】
【氏名又は名称】宮嶋 学
(72)【発明者】
【氏名】朝倉 ルォンフォン
【テーマコード（参考）】
5C024
【Ｆターム（参考）】
5C024GY39
5C024GY41
5C024HX02
5C024HX28
5C024HX40
5C024HX48
(57)【要約】
【課題】画素回路の信号加算範囲を拡大することが可能な光検出装置を提供する。
【解決手段】本開示の一実施形態に係る光検出装置は、第１選択トランジスタを有する第１画素回路と、第２選択トランジスタを有する第２画素回路と、第１選択トランジスタおよび第２選択トランジスタと接続される信号線と、第１選択トランジスタのゲート電圧および第２選択トランジスタのゲート電圧を供給する駆動回路と、を備える。駆動回路は、非加算モードにおいて、第１選択トランジスタに対して第１ゲート電圧を印加するとともに、第２選択トランジスタに対して第２ゲート電圧を印加し、加算モードにおいて、第１選択トランジスタに対して第１ゲート電圧よりも低い第３ゲート電圧を印加するとともに、第２選択トランジスタに対して第２ゲート電圧よりも低い第４ゲート電圧を印加する。
【選択図】図５
【解決手段】本開示の一実施形態に係る光検出装置は、第１選択トランジスタを有する第１画素回路と、第２選択トランジスタを有する第２画素回路と、第１選択トランジスタおよび第２選択トランジスタと接続される信号線と、第１選択トランジスタのゲート電圧および第２選択トランジスタのゲート電圧を供給する駆動回路と、を備える。駆動回路は、非加算モードにおいて、第１選択トランジスタに対して第１ゲート電圧を印加するとともに、第２選択トランジスタに対して第２ゲート電圧を印加し、加算モードにおいて、第１選択トランジスタに対して第１ゲート電圧よりも低い第３ゲート電圧を印加するとともに、第２選択トランジスタに対して第２ゲート電圧よりも低い第４ゲート電圧を印加する。
【選択図】図５
【特許請求の範囲】
【請求項1】
第１選択トランジスタを有する第１画素回路と、
第２選択トランジスタを有する第２画素回路と、
前記第１選択トランジスタおよび前記第２選択トランジスタと接続される信号線と、
前記第１選択トランジスタのゲート電圧および前記第２選択トランジスタのゲート電圧を供給する駆動回路と、
を備え、
前記駆動回路は、
非加算モードにおいて、前記第１選択トランジスタに対して第１ゲート電圧を印加するとともに、前記第２選択トランジスタに対して第２ゲート電圧を印加し、
加算モードにおいて、前記第１選択トランジスタに対して前記第１ゲート電圧よりも低い第３ゲート電圧を印加するとともに、前記第２選択トランジスタに対して前記第２ゲート電圧よりも低い第４ゲート電圧を印加する、
光検出装置。
第２選択トランジスタを有する第２画素回路と、
前記第１選択トランジスタおよび前記第２選択トランジスタと接続される信号線と、
前記第１選択トランジスタのゲート電圧および前記第２選択トランジスタのゲート電圧を供給する駆動回路と、
を備え、
前記駆動回路は、
非加算モードにおいて、前記第１選択トランジスタに対して第１ゲート電圧を印加するとともに、前記第２選択トランジスタに対して第２ゲート電圧を印加し、
加算モードにおいて、前記第１選択トランジスタに対して前記第１ゲート電圧よりも低い第３ゲート電圧を印加するとともに、前記第２選択トランジスタに対して前記第２ゲート電圧よりも低い第４ゲート電圧を印加する、
光検出装置。
【請求項2】
前記第１ゲート電圧の電位が、前記第２ゲート電圧の電位と同じであり、
前記第３ゲート電圧の電位が、前記第４ゲート電圧の電位と同じである、請求項１に記載の光検出装置。
前記第３ゲート電圧の電位が、前記第４ゲート電圧の電位と同じである、請求項１に記載の光検出装置。
【請求項3】
前記第１ゲート電圧の電位が、前記第２ゲート電圧の電位と同じであり、
前記第３ゲート電圧の電位が、前記第４ゲート電圧の電位と異なる、請求項１に記載の光検出装置。
前記第３ゲート電圧の電位が、前記第４ゲート電圧の電位と異なる、請求項１に記載の光検出装置。
【請求項4】
前記駆動回路が、
前記第３ゲート電圧および前記第４ゲート電圧を生成する電圧生成回路と、
前記非加算モードおよび前記加算モードにそれぞれ対応するモード信号に応じて、前記第１ゲート電圧および前記第２ゲート電圧、または前記第３ゲート電圧および前記第４ゲート電圧を選択する選択回路と、
前記選択回路で選択された電圧を、前記第１選択トランジスタおよび前記第２選択トランジスタのゲートへ供給する走査回路と、
を有する、請求項１に記載の光検出装置。
前記第３ゲート電圧および前記第４ゲート電圧を生成する電圧生成回路と、
前記非加算モードおよび前記加算モードにそれぞれ対応するモード信号に応じて、前記第１ゲート電圧および前記第２ゲート電圧、または前記第３ゲート電圧および前記第４ゲート電圧を選択する選択回路と、
前記選択回路で選択された電圧を、前記第１選択トランジスタおよび前記第２選択トランジスタのゲートへ供給する走査回路と、
を有する、請求項１に記載の光検出装置。
【請求項5】
前記駆動回路が、
前記第３ゲート電圧および前記第４ゲート電圧を生成する電圧生成回路と、
前記非加算モードおよび前記加算モードにそれぞれ対応するモード信号に応じて、前記第１ゲート電圧および前記第２ゲート電圧、または前記第３ゲート電圧および前記第４ゲート電圧を選択して、前記第１選択トランジスタおよび前記第２選択トランジスタのゲートへ供給する走査回路と、
を有する、請求項１に記載の光検出装置。
前記第３ゲート電圧および前記第４ゲート電圧を生成する電圧生成回路と、
前記非加算モードおよび前記加算モードにそれぞれ対応するモード信号に応じて、前記第１ゲート電圧および前記第２ゲート電圧、または前記第３ゲート電圧および前記第４ゲート電圧を選択して、前記第１選択トランジスタおよび前記第２選択トランジスタのゲートへ供給する走査回路と、
を有する、請求項１に記載の光検出装置。
【請求項6】
前記電圧生成回路が、
抵抗値が前記加算モード時における前記第１選択トランジスタおよび前記第２選択トランジスタのオン抵抗の目標値に基づいて設定される抵抗素子と、
前記抵抗素子を流れる電流を調整するための電流調整トランジスタと、
前記抵抗素子の電圧と、前記電流調整トランジスタのソース電圧とが同じになるように前記電流調整トランジスタのゲート電圧を調整するオペアンプと、を含む、請求項４に記載の光検出装置。
抵抗値が前記加算モード時における前記第１選択トランジスタおよび前記第２選択トランジスタのオン抵抗の目標値に基づいて設定される抵抗素子と、
前記抵抗素子を流れる電流を調整するための電流調整トランジスタと、
前記抵抗素子の電圧と、前記電流調整トランジスタのソース電圧とが同じになるように前記電流調整トランジスタのゲート電圧を調整するオペアンプと、を含む、請求項４に記載の光検出装置。
【請求項7】
前記走査回路が、複数のバッファ回路を有し、
各バッファ回路が、第１バッファトランジスタと、前記第１バッファトランジスタと導電形が異なる第２バッファトランジスタを有し、
前記第１バッファトランジスタおよび前記第２バッファトランジスタのゲート同士が接続され、前記第１バッファトランジスタおよび前記第２バッファトランジスタの各々のドレインが、前記第１選択トランジスタおよび前記第２選択トランジスタの各々のゲートに接続される、請求項４に記載の光検出装置。
各バッファ回路が、第１バッファトランジスタと、前記第１バッファトランジスタと導電形が異なる第２バッファトランジスタを有し、
前記第１バッファトランジスタおよび前記第２バッファトランジスタのゲート同士が接続され、前記第１バッファトランジスタおよび前記第２バッファトランジスタの各々のドレインが、前記第１選択トランジスタおよび前記第２選択トランジスタの各々のゲートに接続される、請求項４に記載の光検出装置。
【請求項8】
前記走査回路が、複数のバッファ回路を有し、
各バッファ回路が、
第１バッファトランジスタと、
前記第１バッファトランジスタと導電型が異なる第２バッファトランジスタと、
前記第１バッファトランジスタと導電型が同じ第３バッファトランジスタと、
前記第１バッファトランジスタのゲートに接続される第１ＮＡＮＤ回路と、
前記第３バッファトランジスタのゲートに接続される第２ＮＡＮＤ回路と、
前記第２ＮＡＮＤ回路の入力端子の一方に接続されるインバータ回路と、を含む、請求項５に記載の光検出装置。
各バッファ回路が、
第１バッファトランジスタと、
前記第１バッファトランジスタと導電型が異なる第２バッファトランジスタと、
前記第１バッファトランジスタと導電型が同じ第３バッファトランジスタと、
前記第１バッファトランジスタのゲートに接続される第１ＮＡＮＤ回路と、
前記第３バッファトランジスタのゲートに接続される第２ＮＡＮＤ回路と、
前記第２ＮＡＮＤ回路の入力端子の一方に接続されるインバータ回路と、を含む、請求項５に記載の光検出装置。
【請求項9】
前記第１画素回路の入射光の色が、前記第２画素回路の入射光の色と同じである、請求項１に記載の光検出装置。
【請求項10】
前記第１画素回路および前記第２画素回路の各々がクアッド画素回路であり、
前記クアッド画素回路が、前記入射光を光電変換する４つの光電変換素子と、前記４つの光電変換素子で生成された電荷を蓄積する浮遊拡散層と、前記４つの光電変換素子と前記浮遊拡散層との間に設けられた４つの転送トランジスタと、を有する、請求項９に記載の光検出装置。
前記クアッド画素回路が、前記入射光を光電変換する４つの光電変換素子と、前記４つの光電変換素子で生成された電荷を蓄積する浮遊拡散層と、前記４つの光電変換素子と前記浮遊拡散層との間に設けられた４つの転送トランジスタと、を有する、請求項９に記載の光検出装置。
【請求項11】
前記４つの転送トランジスタは、前記４つの光電変換素子のうちの２つの光電変換素子の電荷を同時に前記浮遊拡散層に転送する、請求項１０に記載の光検出装置。
【請求項12】
前記４つの転送トランジスタは、前記４つの光電変換素子の電荷を同時に前記浮遊拡散層に転送する、請求項１０に記載の光検出装置。
【請求項13】
前記第１画素回路および前記第２画素回路が、ベイヤー配列されている、請求項９に記載の光検出装置。
【請求項14】
前記第１ゲート電圧および前記第２ゲート電圧が、電源電圧である、請求項１に記載の光検出装置。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、光検出装置に関する。
【背景技術】
【0002】
従来、低消費電力で複数の画素信号を加算する手段として、加算される画素信号を生成する画素回路間で浮遊拡散層（ＦＤ：Floating Diffusion)を電気的にショートさせる方法が知られている。しかし、この方法では、浮遊拡散層をショートさせるためのトランジスタや配線を追加する必要がある。そのため、画素回路の微細化に不向きである。また、高変換効率の浮遊拡散層をショートさせるためにトランジスタや配線を追加すると、その寄生容量で変換効率が低下してノイズ悪化を招くことが懸念される。
【0003】
そこで、トランジスタの追加が不要なソースフォロワー加算方法がある。ソースフォロワー加算方法では、信号線に共通に接続された複数の画素回路にそれぞれ設けられた選択トランジスタを同時にオンさせる。これにより、各画素回路の画素信号が、信号線に同時に出力されて加算される。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特開２０１８－７０３５号公報
【特許文献2】特開２０１５－１０３９５８号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
上記ソースフォロワー加算方法では、加算対象の画素回路間における浮遊拡散層の電位差が大きくなると、信号線の電位が、浮遊拡散層の電位が高い方にクリップされてしまう。そのため、目標値に対して忠実に加算できる範囲が限られてしまう。
【0006】
本開示は、画素回路の信号加算範囲を拡大することが可能な光検出装置を提供する。
【課題を解決するための手段】
【0007】
本開示の一実施形態に係る光検出装置は、第１選択トランジスタを有する第１画素回路と、第２選択トランジスタを有する第２画素回路と、第１選択トランジスタおよび第２選択トランジスタと接続される信号線と、第１選択トランジスタのゲート電圧および第２選択トランジスタのゲート電圧を供給する駆動回路と、を備える。駆動回路は、非加算モードにおいて、第１選択トランジスタに対して第１ゲート電圧を印加するとともに、第２選択トランジスタに対して第２ゲート電圧を印加し、加算モードにおいて、第１選択トランジスタに対して第１ゲート電圧よりも低い第３ゲート電圧を印加するとともに、第２選択トランジスタに対して第２ゲート電圧よりも低い第４ゲート電圧を印加する。
【0008】
また、前記第１ゲート電圧の電位が、前記第２ゲート電圧の電位と同じであり、
前記第３ゲート電圧の電位が、前記第４ゲート電圧の電位と同じであってもよい。
前記第３ゲート電圧の電位が、前記第４ゲート電圧の電位と同じであってもよい。
【0009】
また、前記第１ゲート電圧の電位が、前記第２ゲート電圧の電位と同じであり、
前記第３ゲート電圧の電位が、前記第４ゲート電圧の電位と異なってもよい。
前記第３ゲート電圧の電位が、前記第４ゲート電圧の電位と異なってもよい。
【0010】
また、前記駆動回路が、
前記第３ゲート電圧および前記第４ゲート電圧を生成する電圧生成回路と、
前記非加算モードおよび前記加算モードにそれぞれ対応するモード信号に応じて、前記第１ゲート電圧および前記第２ゲート電圧、または前記第３ゲート電圧および前記第４ゲート電圧を選択する選択回路と、
前記選択回路で選択された電圧を、前記第１選択トランジスタおよび前記第２選択トランジスタのゲートへ供給する走査回路と、
を有してもよい。
前記第３ゲート電圧および前記第４ゲート電圧を生成する電圧生成回路と、
前記非加算モードおよび前記加算モードにそれぞれ対応するモード信号に応じて、前記第１ゲート電圧および前記第２ゲート電圧、または前記第３ゲート電圧および前記第４ゲート電圧を選択する選択回路と、
前記選択回路で選択された電圧を、前記第１選択トランジスタおよび前記第２選択トランジスタのゲートへ供給する走査回路と、
を有してもよい。
【0011】
また、前記駆動回路が、
前記第３ゲート電圧および前記第４ゲート電圧を生成する電圧生成回路と、
前記非加算モードおよび前記加算モードにそれぞれ対応するモード信号に応じて、前記第１ゲート電圧および前記第２ゲート電圧、または前記第３ゲート電圧および前記第４ゲート電圧を選択して、前記第１選択トランジスタおよび前記第２選択トランジスタのゲートへ供給する走査回路と、
を有してもよい。
前記第３ゲート電圧および前記第４ゲート電圧を生成する電圧生成回路と、
前記非加算モードおよび前記加算モードにそれぞれ対応するモード信号に応じて、前記第１ゲート電圧および前記第２ゲート電圧、または前記第３ゲート電圧および前記第４ゲート電圧を選択して、前記第１選択トランジスタおよび前記第２選択トランジスタのゲートへ供給する走査回路と、
を有してもよい。
【0012】
また、前記電圧生成回路が、
抵抗値が前記加算モード時における前記第１選択トランジスタおよび前記第２選択トランジスタのオン抵抗の目標値に基づいて設定される抵抗素子と、
前記抵抗素子を流れる電流を調整するための電流調整トランジスタと、
前記抵抗素子の電圧と、前記電流調整トランジスタのソース電圧とが同じになるように前記電流調整トランジスタのゲート電圧を調整するオペアンプと、を含んでもよい。
抵抗値が前記加算モード時における前記第１選択トランジスタおよび前記第２選択トランジスタのオン抵抗の目標値に基づいて設定される抵抗素子と、
前記抵抗素子を流れる電流を調整するための電流調整トランジスタと、
前記抵抗素子の電圧と、前記電流調整トランジスタのソース電圧とが同じになるように前記電流調整トランジスタのゲート電圧を調整するオペアンプと、を含んでもよい。
【0013】
また、前記走査回路が、複数のバッファ回路を有し、
各バッファ回路が、第１バッファトランジスタと、前記第１バッファトランジスタと導電形が異なる第２バッファトランジスタを有し、
前記第１バッファトランジスタおよび前記第２バッファトランジスタのゲート同士が接続され、前記第１バッファトランジスタおよび前記第２バッファトランジスタの各々のドレインが、前記第１選択トランジスタおよび前記第２選択トランジスタの各々のゲートに接続されてもよい。
各バッファ回路が、第１バッファトランジスタと、前記第１バッファトランジスタと導電形が異なる第２バッファトランジスタを有し、
前記第１バッファトランジスタおよび前記第２バッファトランジスタのゲート同士が接続され、前記第１バッファトランジスタおよび前記第２バッファトランジスタの各々のドレインが、前記第１選択トランジスタおよび前記第２選択トランジスタの各々のゲートに接続されてもよい。
【0014】
また、前記走査回路が、複数のバッファ回路を有し、
各バッファ回路が、
第１バッファトランジスタと、
前記第１バッファトランジスタと導電型が異なる第２バッファトランジスタと、
前記第１バッファトランジスタと導電型が同じ第３バッファトランジスタと、
前記第１バッファトランジスタのゲートに接続される第１ＮＡＮＤ回路と、
前記第３バッファトランジスタのゲートに接続される第２ＮＡＮＤ回路と、
前記第２ＮＡＮＤ回路の入力端子の一方に接続されるインバータ回路と、を含んでもよい。
各バッファ回路が、
第１バッファトランジスタと、
前記第１バッファトランジスタと導電型が異なる第２バッファトランジスタと、
前記第１バッファトランジスタと導電型が同じ第３バッファトランジスタと、
前記第１バッファトランジスタのゲートに接続される第１ＮＡＮＤ回路と、
前記第３バッファトランジスタのゲートに接続される第２ＮＡＮＤ回路と、
前記第２ＮＡＮＤ回路の入力端子の一方に接続されるインバータ回路と、を含んでもよい。
【0015】
また、前記第１画素回路の入射光の色が、前記第２画素回路の入射光の色と同じであってもよい。
【0016】
前記第１画素回路および前記第２画素回路の各々がクアッド画素回路であり、
前記クアッド画素回路が、前記入射光を光電変換する４つの光電変換素子と、前記４つの光電変換素子で生成された電荷を蓄積する浮遊拡散層と、前記４つの光電変換素子と前記浮遊拡散層との間に設けられた４つの転送トランジスタと、を有してもよい。
前記クアッド画素回路が、前記入射光を光電変換する４つの光電変換素子と、前記４つの光電変換素子で生成された電荷を蓄積する浮遊拡散層と、前記４つの光電変換素子と前記浮遊拡散層との間に設けられた４つの転送トランジスタと、を有してもよい。
【0017】
また、前記４つの転送トランジスタは、前記４つの光電変換素子のうちの２つの光電変換素子の電荷を同時に前記浮遊拡散層に転送してもよい。
【0018】
また、前記４つの転送トランジスタは、前記４つの光電変換素子の電荷を同時に前記浮遊拡散層に転送してもよい。
【0019】
また、前記第１画素回路および前記第２画素回路が、ベイヤー配列されてもよい。
【0020】
また、前記第１ゲート電圧および前記第２ゲート電圧が、電源電圧であってもよい。
【図面の簡単な説明】
【0021】
【図1】第１実施形態に係る撮像装置の一構成例を示すブロック図である。
【図2】第１実施形態に係る光検出素子の一構成例を示すブロック図である。
【図3】第１実施形態に係る画素アレイ部の一構成例を示すブロック図である。
【図4】第１実施形態に係る画素回路の一構成例を示す回路図である。
【図5】選択トランジスタの駆動回路の一構成例を示す図である。
【図6】第１実施形態に係るバッファ回路の構成例を示す図である。
【図7】選択トランジスタの駆動回路の変形例を示す図である。
【図8】変形例に係るバッファ回路の構成例を示す図である。
【図9】選択トランジスタのゲートに入力される選択信号の波形例を示す図である。
【図10】浮遊拡散層の電位差に基づく加算範囲を示す図である。
【図11】第２実施形態に係る画素アレイ部のレイアウト図である。
【図12】加算加重モード時に選択トランジスタのゲートに入力される選択信号の波形例を示す図である。
【図13】非加重加算モードで画素回路を駆動した場合の各色の重心位置を示す図である。
【図14】加重加算モードで画素回路を駆動した場合の各色の重心位置を示す図である。
【図15】第３実施形態に係る画素アレイ部のレイアウト図である。
【図16】クアッド画素回路の構成例を示す図である。
【発明を実施するための形態】
【0022】
（第１実施形態）
図１は、第１実施形態に係る撮像装置１００の一構成例を示すブロック図である。この撮像装置１００は、画像データを撮像する装置であり、撮像レンズ１１０、光検出素子２００、記録部１２０および撮像制御部１３０を備える。撮像装置１００としては、アクションカムや車載カメラなどが想定される。
図１は、第１実施形態に係る撮像装置１００の一構成例を示すブロック図である。この撮像装置１００は、画像データを撮像する装置であり、撮像レンズ１１０、光検出素子２００、記録部１２０および撮像制御部１３０を備える。撮像装置１００としては、アクションカムや車載カメラなどが想定される。
【0023】
撮像レンズ１１０は、光を集光して光検出素子２００に導く。光検出素子２００は、撮像制御部１３０の制御に従って画像データを生成する。この光検出素子２００は、生成した画像データを記録部１２０に信号線２０９を介して供給する。記録部１２０は、画像データを記録する。
【0024】
撮像制御部１３０は、撮像装置１００全体を制御する。この撮像制御部１３０は、撮像タイミングを示す垂直同期信号などを信号線１３９を介して光検出素子２００に供給する。
【0025】
なお、撮像レンズ１１０、光検出素子２００、記録部１２０および撮像制御部１３０を同一の装置に配置しているが、これらを複数の装置に分散して配置することもできる。例えば、撮像レンズ１１０をレンズユニットに配置し、光検出素子２００などを撮像装置１００に配置してもよい。
【0026】
図２は、第１実施形態に係る光検出素子２００の一構成例を示すブロック図である。この光検出素子２００は、垂直駆動回路２１０、画素アレイ部２２０、タイミング制御部２６０、ＡＤ変換部２７０、列走査回路２８０および画像処理部２９０を備える。
【0027】
画素アレイ部２２０には、複数の画素回路が二次元格子状に設けられる。以下、所定の方向（水平方向など）に配列された画素回路の集合を「行」と称し、行に垂直な方向に配列された画素回路の集合を「列」と称する。
【0028】
垂直駆動回路２１０は、画素回路を駆動して画素信号を出力させる。また、垂直駆動回路２１０は、画素アレイ部２２０を制御して、隣接する複数の画素回路のそれぞれの画素信号を必要に応じて加算させる。
【0029】
タイミング制御部２６０は、垂直駆動回路２１０、ＡＤ変換部２７０および列走査回路２８０のそれぞれが動作するタイミングを制御する。ＡＤ変換部２７０は、画素信号に対してＡＤ変換を行って画素データを生成する。列走査回路２８０は、ＡＤ変換部２７０を制御して画素データを画像処理部２９０に転送させる。
【0030】
画像処理部２９０は、画素データから成る画像データに対して様々な画像処理を実行する。この画像処理において例えば、デモザイク処理やホワイトバランス処理などが実行される。画像処理後の画像データは、記録部１２０に送信される。また、画素回路の信号加算が行われた場合には、動きの検出処理や照度検出処理が実行される。動きの検出処理においては、フレーム間差分法や背景差分法などにより、画像内の被写体の動きの有無や動きベクトルなどが検出される。
【0031】
動きや照度の検出結果は、撮像制御部１３０に送信される。動きの検出結果は、動きのあった場合にフレームレートを変更するアプリケーションなどの各種のアプリケーションに用いられる。また、照度の検出結果は、露光量の制御などに用いられる。
【0032】
なお、本実施形態では、画像処理部２９０は、光検出素子２００内に配置されているが、光検出素子２００の外部に配置されてもよい。
【0033】
図３は、第１実施形態に係る画素アレイ部２２０の一構成例を示すブロック図である。この画素アレイ部２２０には、複数の画素回路２３０が二次元格子状に配列される。画素アレイ部２２０内の行数をＮ（Ｎは２ 以上の整数）とし、列数をＭ（Ｍは２以上の整数）とする。
【0034】
また、複数の水平信号線が水平方向に沿って行ごとに設けられるとともに、複数の垂直信号線２２９が垂直方向に沿って列ごとに設けられる。複数の水平信号線には、転送信号ＴＲＧｎを伝送する転送線や、選択信号ＳＥＬｎを伝送する選択線などが含まれる。転送信号ＴＲＧｎおよび選択信号ＳＥＬｎは、垂直駆動回路２１０により生成され、ｎ行目に出力される。
【0035】
図４は、第１実施形態に係る画素回路２３０の一構成例を示す回路図である。本実施形態に係る画素回路２３０は、光電変換素子２３１、転送トランジスタ２３２、リセットトランジスタ２３３、浮遊拡散層２３４、増幅トランジスタ２３５および選択トランジスタ２３６を有する。転送トランジスタ２３２、リセットトランジスタ２３３、増幅トランジスタ２３５および選択トランジスタ２３６には、例えば、Ｎ型ＭＯＳ（Metal Oxide Semiconductor）トランジスタが用いられる。
【0036】
光電変換素子２３１は、入射光を光電変換して電荷を生成する。光電変換素子２３１には、例えばフォトダイオードが用いられる。この場合、光電変換素子２３１のアノードは接地される。一方、光電変換素子２３１のカソードは転送トランジスタ２３２のドレインに接続される。
【0037】
転送トランジスタ２３２は、光電変換素子２３１と浮遊拡散層２３４との間に配置される。転送トランジスタ２３２は、電荷の転送を指示する転送信号ＴＲＧｎに従って、光電変換素子２３１で光電変換された電荷を浮遊拡散層２３４へ転送する。
【0038】
リセットトランジスタ２３３は、垂直駆動回路２１０からゲートに入力されるリセット信号ＲＴｎに従って駆動する。リセットトランジスタ２３３がオンすると、浮遊拡散層２３４の電位が初期化（リセット）される。
【0039】
浮遊拡散層２３４は、転送トランジスタ２３２から転送された電荷を蓄積する。また、浮遊拡散層２３４は、蓄積した電荷量に応じた電圧を生成する。
【0040】
増幅トランジスタ２３５は、浮遊拡散層２３４の電圧を増幅する。増幅トランジスタ２３５で増幅された電圧信号が画素信号に相当する。
【0041】
選択トランジスタ２３６は、ｎ行を選択する選択信号ＳＥＬｎに従って、対応する垂直信号線２２９と増幅トランジスタ２３５との間の経路を開閉する。すなわち、選択トランジスタ２３６は、画素信号を垂直信号線２２９に出力するか否かを選択する。
【0042】
本実施形態では、画素アレイ部２２０は、垂直駆動回路２１０によって、非加算モードおよび加算モードで駆動される。非加算モードでは、垂直信号線２２９に共通に接続された複数の画素回路２３０の画素信号、換言すると列方向で隣接する複数の画素回路２３０の画素信号は、加算されず、それぞれ異なるタイミングで垂直信号線２２９に出力される。
【0043】
一方、加算モードでは、上記画素信号が同時に垂直信号線２２９に出力されて加算される。このとき、加算モードにおける選択信号ＳＥＬの電圧は、非加算モードにおける選択信号ＳＥＬの電圧よりも低く設定される。すなわち、加算モードにおける選択トランジスタ２３６のゲート電圧は、非加算モードにおける選択トランジスタ２３６のゲート電圧よりも低く設定される。ここで、図５を参照して、垂直駆動回路２１０の構成の中で、選択トランジスタ２３６の駆動回路の構成について説明する。
【0044】
図５は、選択トランジスタ２３６の駆動回路の一構成例を示す図である。この駆動回路は、中間電圧生成回路３１０と、選択回路３２０と、走査回路３３０と、を有する。以下、各回路について説明する。
【0045】
中間電圧生成回路３１０は、カレントミラー回路３１１、電流源回路３１２、電流調整トランジスタ３１３、オペアンプ３１４、ボルテージフォロワ回路３１５、および抵抗素子Ｒtargetを有する。カレントミラー回路３１１は、第１カレントミラートランジスタ３１１ａおよび第２カレントミラートランジスタ３１１ｂを有する。第1カレントミラートランジスタ３１１ａおよび第２カレントミラートランジスタ３１１ｂの各々のゲートには、電圧ＶＦＤrefが印加される。電圧ＶＦＤrefは、リセットトランジスタ２３３がオンした時の浮遊拡散層２３４のリセット電位に等しい。
【0046】
電流源回路３１２は、第１電流源トランジスタ３１２ａおよび第２電流源トランジスタ３１２ｂを有する。第1電流源トランジスタ３１２ａは、電流調整トランジスタ３１３を介して第１カレントミラートランジスタ３１１ａに直列に接続される。第２電流源トランジスタ３１２ｂは、抵抗素子Ｒtargetを介して第２カレントミラートランジスタ３１１ｂに直列に接続される。
【0047】
電流調整トランジスタ３１３のゲートには、オペアンプ３１４の出力端子に接続される。電流調整トランジスタ３１３のソースには、オペアンプ３１４の反転入力端子（-）が接続される。オペアンプ３１４の非反転入力端子（+）は、抵抗素子Ｒtargetと、第２電流源トランジスタ３１２ｂとの間に接続される。オペアンプ３１４は、
ボルテージフォロワ回路３１５は、反転入力端子（-）と出力端子とが接続された非反転増幅回路である。ボルテージフォロワ回路３１５の非反転入力端子（+）は、オペアンプ３１４の出力端子および電流調整トランジスタ３１３のゲートに接続される。
ボルテージフォロワ回路３１５は、反転入力端子（-）と出力端子とが接続された非反転増幅回路である。ボルテージフォロワ回路３１５の非反転入力端子（+）は、オペアンプ３１４の出力端子および電流調整トランジスタ３１３のゲートに接続される。
【0048】
抵抗素子Ｒtargetの抵抗値は、加算モード時における選択トランジスタ２３６のオン抵抗Ｒｏｎの目標値に基づいて設定される。抵抗素子Ｒtargetは、例えばポリシリコンによって形成されてもよいし、半導体ウェルによって形成されてもよい。
【0049】
上記のように構成された中間電圧生成回路３１０では、オペアンプ３１４が、抵抗素子Ｒtargetの電圧と電流調整トランジスタ３１３のソース電圧とが同じになるように電流調整トランジスタ３１３のゲート電圧を調整する。そして、バッファ回路３１５が、電流調整トランジスタ３１３のゲート電圧を増幅率１で増幅することによって、中間電圧Ｖｍｉｄが生成される。中間電圧Ｖｍｉｄの電位は、電源電圧ＶＤＤよりも低い。
【0050】
選択回路３２０は、撮像制御部１３０（図１参照）から入力されるモード信号ｍｏｄｅのレベルに応じて、電源電圧ＶＤＤまたは中間電圧Ｖｍｉｄから出力電圧を選択する。具体的には、モード信号ｍｏｄｅのレベルが非加算モードに対応する場合には、選択回路３２０は、電源電圧ＶＤＤを選択する。一方、モード信号ｍｏｄｅのレベルが加算モードに対応する場合には、選択回路３２０は、中間電圧Ｖｍｉｄを選択する。
【0051】
走査回路３３０は、複数のバッファ回路３３１を有する。各バッファ回路３３１の入力端子はタイミング制御部２６０（図２参照）に接続される。各バッファ回路３３１の出力端子は、選択トランジスタ２３６のゲートに個別に接続される。各バッファ回路３３１は、タイミング制御部２６０（図２参照）からの入力信号Ｉｎに基づいて、選択回路３２０で選択された電圧の選択信号ＳＥＬを選択トランジスタ２３６のゲートに供給する。
【0052】
図６は、第１実施形態に係るバッファ回路３３１の構成例を示す図である。このバッファ回路３３１は、第１バッファトランジスタ３３２および第２バッファトランジスタ３３３を有する。第１バッファトランジスタ３３２は、Ｐ型ＭＯＳトランジスタである。一方、第２バッファトランジスタ３３３は、Ｎ型ＭＯＳトランジスタである。
【0053】
第１バッファトランジスタ３３２および第２バッファトランジスタ３３３の各々のゲートは、バッファ回路３３１の入力端子に相当する。また、第１バッファトランジスタ３３２および第２バッファトランジスタ３３３の各々のドレインは、バッファ回路３３１の出力端子に相当する。第１バッファトランジスタ３３２のソースには、電源電圧ＶＤＤが供給される。一方、第２バッファトランジスタ３３３のソースは、接地される。
【0054】
図５に示す駆動回路によれば、画素アレイ部２２０内の複数の選択トランジスタ２３６のゲート電圧が、選択回路３２０によって一括で選択される。そのため、垂直駆動回路２１０の面積オーバヘッドを小さくすることができる。ただし、選択トランジスタ２３６の駆動回路の構成は、図５に示す回路図に限定されない。
【0055】
図７は、選択トランジスタ２３６の駆動回路の変形例を示す図である。この駆動回路は、中間電圧生成回路３１０および走査回路３４０を有する。中間電圧生成回路３１０については、図５と同じ構成であるため説明を省略する。
【0056】
走査回路３４０は、複数のバッファ回路３４１を有する。各バッファ回路３４１の入力端子はタイミング制御部２６０（図２参照）に接続される。各バッファ回路３４１の出力端子は、選択トランジスタ２３６のゲートに個別に接続される。各バッファ回路３４１は、撮像制御部１３０からのモード信号ｍｏｄｅのレベルおよびタイミング制御部２６０からの入力信号Ｉｎのレベルに応じて、電源電圧ＶＤＤまたは中間電圧Ｖｍｉｄを選択し、選択した電圧を選択信号ＳＥＬとして選択トランジスタ２３６のゲートに供給する。
【0057】
図８は、変形例に係るバッファ回路３４１の構成例を示す図である。このバッファ回路３４１は、第１バッファトランジスタ３４２、第２バッファトランジスタ３４３、第３バッファトランジスタ３４４、第１ＮＡＮＤ回路３４５、第２ＮＡＮＤ回路３４６、およびインバータ回路３４７を有する。第１バッファトランジスタ３４２および第３バッファトランジスタ３４４は、Ｐ型ＭＯＳトランジスタである。一方、第２バッファトランジスタ３４３は、Ｎ型ＭＯＳトランジスタである。
【0058】
第１ＮＡＮＤ回路３４５の入力端子の一方、第２ＮＡＮＤ回路３４６の入力端子の一方、および第２バッファトランジスタ３３３のゲートが、バッファ回路３４１の入力端子に相当する。また、第１バッファトランジスタ３４２、第２バッファトランジスタ３４３、および第３バッファトランジスタ３４４の各々のドレインが、バッファ回路３４１の出力端子に相当する。
【0059】
第１バッファトランジスタ３４２のゲートには、第１ＮＡＮＤ回路３４５の出力端子が接続される。第１バッファトランジスタ３４２のソースには、電源電圧ＶＤＤが供給される。第１ＮＡＮＤ回路３４５の入力端子の他方には、モード信号ｍｏｄｅが入力される。
【0060】
第２バッファトランジスタ３４３のゲートには、第２ＮＡＮＤ回路３４６の出力端子が接続される。第２バッファトランジスタ３４３のソースには、中間電圧Ｖｍｉｄが供給される。第２ＮＡＮＤ回路３４６の入力端子の他方には、インバータ回路３４７を介してモード信号ｍｏｄｅが入力される。
【0061】
上記のように構成されたバッファ回路３４１では、モード信号ｍｏｄｅおよび入力信号Ｉｎが第１ＮＡＮＤ回路３４５で論理演算されるとともに、インバータ回路３４７で反転したモード信号ｍｏｄｅおよび入力信号Ｉｎが第２ＮＡＮＤ回路３４６で論理演算される。これにより、非加算モードでは、第１バッファトランジスタ３４２および第２バッファトランジスタ３４３が駆動する一方で第３バッファトランジスタ３４４はオフ状態となる。反対に、加算モードでは、第３バッファトランジスタ３４４および第２バッファトランジスタ３４３が駆動する一方で第１バッファトランジスタ３４２はオフ状態となる。
【0062】
本変形例に係る駆動回路によれば、画素アレイ部２２０内の複数の選択トランジスタ２３６のゲート電圧が、各選択トランジスタ２３６のゲートに個別に接続される走査回路３４０の各バッファ回路３４１で選択される。これにより、非加算モードおよび加算モードを切り替える応答速度を向上させることができる。
【0063】
ここで、垂直信号線２２９に共通に接続される２つの画素回路２３０（第１画素回路、第２画素回路）を非加算モードおよび加算モードでそれぞれ駆動する場合について説明する。
【0064】
【0065】
仮に、垂直駆動回路２１０に設けられた選択トランジスタ２３６の駆動回路が、加算モード時に上記２つの画素回路２３０の選択トランジスタ２３６（第１選択トランジスタ、第２選択トランジスタ）のゲート電圧が、非加算モードと同じように電源電圧ＶＤＤであるとする。この場合、図１０に示すように、画素回路２３０の一方の浮遊拡散層２３４の電位ＶＦＤ１と、画素回路２３０の他方の浮遊拡散層２３４の電位ＶＦＤ２との電位差ＶＦが小さい範囲Ａ１は、垂直信号線２２９の電位ＶＳＬは、２つの画素信号を加算平均した値となる。
【0066】
しかし、電位差ΔＶＦが大きくなると、垂直信号線２２９の電位ＶＳＬは、浮遊拡散層２３４の電位が高い画素回路２３０、すなわち電位ＶＦＤ１にクリップされてしまう。その結果、電位ＶＳＬが、所望の加算平均値とならない。
【0067】
上記２つの画素回路２３０の初期状態には、各画素回路２３０の浮遊拡散層２３４は、同じ電位（ＶＦＤ１＝ＶＦＤ２）に設定される。そのため、各画素回路２３０の選択トランジスタ２３６に流れる電流ｉ１、ｉ２も同じになる。
【0068】
上記初期状態から電位ＶＦＤ１がΔＶ高くなり、電位ＶＦＤ２がΔＶ低くなると、電流ｉ１がΔｉ変化し、電流ｉ２が－Δｉ変化する。ΔＶの変化が小さく、小信号モデルで扱えると仮定すると、同じΔＶでは、選択トランジスタ２３６のオン抵抗Ｒｏｎが大きくなるにつれて、Δｉが小さくなる。つまり、電位ＶＦＤ１がΔＶ高くなり、電位ＶＦＤ２がΔＶ低くなると、つまり、オン抵抗Ｒｏｎが大きいと、非線形加算できない状況（Δｉ＝ｉ／２、つまり電流が完全に片方の選択トランジスタ２３６のみに流れる状況）を作り出すためのΔＶも大きくなる。換言すると、オン抵抗Ｒｏｎが高いと、加算平均（線形加算）可能な浮遊拡散層２３６の電位差ΔＶＦの範囲も広くなる。
【0069】
そこで、本実施形態では、図９に示すように、図７に示す駆動回路によって、選択トランジスタ２３６のゲートには、加算モード時に電源電圧ＶＤＤ（第１ゲート電圧、第２ゲート電圧）よりも低い中間電圧Ｖｍｉｄ（第３ゲート電圧、第４ゲート電圧）が印加される。これにより、加算モード時には、非加算モード時よりも選択トランジスタ２３６のオン抵抗Ｒｏｎが高くなる。その結果、図１０に示すように、電位差ΔＶＦが大きい範囲Ａ２でも２つの画素信号を加算平均できるようになる。
【0070】
したがって、本実施形態によれば、画素回路２３０の信号加算範囲を拡大することが可能となる。なお、本開示では、画素信号を加算する画素回路２３０の数は２つに限定されず、３つ以上であってもよい。
【0071】
（第２実施形態）
本開示の第２実施形態について説明する。ここでは、上述した第１実施形態と異なる点を中心に説明する。
本開示の第２実施形態について説明する。ここでは、上述した第１実施形態と異なる点を中心に説明する。
【0072】
図１１は、第２実施形態に係る光検出素子の画素アレイ部２２０のレイアウト図である。本実施形態に係る画素アレイ部２２０では、画素回路２３０Ｒ、画素回路２３０Ｇｒ、画素回路２３０Ｇｂ、および画素回路２３０Ｂがベイヤー配列される。
【0073】
画素回路２３０Ｒは、赤色フィルターを透過して入射した赤色光を光電変換した画素信号を出力する。画素回路２３０Ｇｒおよび画素回路２３０Ｇｂは、緑色フィルターを透過して入射した緑色光を光電変換した画素信号を出力する。画素回路２３０Ｂは、青色フィルターを透過して入射した青色光を光電変換した画素信号を出力する。画素回路２３０Ｒ、画素回路２３０Ｇｒ、画素回路２３０Ｇｂ、および画素回路２３０Ｂの構成は、第１実施形態で説明した画素回路２３０と同じであるため説明を省略する。
【0074】
本実施形態の加算モードでは、画素回路２３０Ｒ、画素回路２３０Ｇｒ、画素回路２３０Ｇｂ、および画素回路２３０Ｂのうち、入射光の色が同じ画素回路間で画素信号が加算される。このとき、垂直駆動回路２１０によって、選択トランジスタ２３６のゲートには、非加算モード時に供給される電源電圧ＶＤＤよりも低い中間電圧Ｖｍｉｄが供給される。また、本実施形態の加算モードは、非加重加算モードと加算加重モードに分類される。
【0075】
まず、非加重加算モードについて説明する。非加重加算モードでは、第１実施形態と同様に、画素信号の加算対象の複数の画素回路にそれぞれ設けられた各選択トランジスタ２３６のゲートには、同じ中間電圧Ｖｍｉｄが垂直駆動回路２１０から供給される（図９参照）。
【0076】
続いて、図１２を参照して加算加重モードについて説明する。図１２は、加算加重モード時に選択トランジスタ２３６のゲートに入力される選択信号の波形例を示す図である。加算加重モードでは、各選択トランジスタ２３６のゲートには、互いに異なる中間電圧Ｖｍｉｄ１、Ｖｍｉｄ２が供給される。
【0077】
図１３は、非加重加算モードで画素回路を駆動した場合の各色の重心位置を示す図である。入射光の色が同じ画素回路間で画素信号が非加重加算モードで加算されると、赤色の重心ＣＲ、緑色の重心ＣＧｒ、ＣＧｂ、青色の重心ＣＢの位置が、図１３に示すよう配置される。この配置では、間隔ｄ１では重心間の距離が短い一方で、間隔ｄ２では重心間の距離が長くなっている。そのため、重心が偏った配置となるため、画質が劣化する可能性がある。
【0078】
図１４は、加重加算モードで画素回路を駆動した場合の各色の重心位置を示す図である。加重加算モードでは、一方の選択トランジスタ２３６のゲートには、中間電圧Ｖｍｉｄ１が供給され、他方の選択トランジスタ２３６のゲートには、中間電圧Ｖｍｉｄ１と異なる中間電圧Ｖｍｉｄ２が異なる。これにより、重みづけが異なる画素信号が加算される。その結果、図１４に示すように、重心の間隔ｄが等しくなるため、重心が均一な配置となる。これにより、画質が向上する。
【0079】
Ｖｍｉｄ１＞Ｖｍｉｄ２であれば、選択信号ＳＥＬ１がゲートに入力される選択トランジスタ２３６のオン抵抗が、選択信号ＳＥＬ２がゲートに入力される選択トランジスタ２３６のオン抵抗よりも小さくなる。この場合、選択信号ＳＥＬ１を介して出力される画素信号の重みづけが、選択信号ＳＥＬ２を介して出力される画素信号の重みづけより大きくなる。
【0080】
反対に、Ｖｍｉｄ１＜Ｖｍｉｄ２であれば、選択信号ＳＥＬ１がゲートに入力される選択トランジスタ２３６のオン抵抗が、選択信号ＳＥＬ２がゲートに入力される選択トランジスタ２３６のオン抵抗よりも大きくなる。この場合、選択信号ＳＥＬ１を介して出力される画素信号の重みづけが、選択信号ＳＥＬ２を介して出力される画素信号の重みづけより小さくなる。
【0081】
以上説明した本実施形態によれば、加算モード時には、選択トランジスタ２３６のゲートに非加算モード時の電圧よりも低い電圧が供給されるので、画素信号の加算範囲を拡大することができる。
【0082】
また、本実施形態では、加算対象の画素回路同士の選択トランジスタ２３６のゲート電圧を別々に設定することによって、選択トランジスタ２３６のオン抵抗を個別に調整することができる。これにより、例えば、画素回路がベイヤー配列される場合には、画素信号の加算後に重心が均一に配置されるため、画質を向上させることが可能となる。
【0083】
（第３実施形態）
本開示の第３実施形態について説明する。ここでは、上述した第２実施形態と異なる点を中心に説明する。
本開示の第３実施形態について説明する。ここでは、上述した第２実施形態と異なる点を中心に説明する。
【0084】
図１５は、第３実施形態に係る光検出素子の画素アレイ部２２０のレイアウト図である。本実施形態に係る画素アレイ部２２０では、ベイヤー配列された画素回路２３０Ｒ、２３０Ｇｒ、２３０Ｇｂ、２３０Ｂの各々がクアッド画素回路で構成される。ここで、クアッド画素回路の構成について説明する。
【0085】
図１６は、クアッド画素回路の構成例を示す図である。このクアッド画素回路では、４つの光電変換素子２３１ａ、２３１ｂ、２３１ｃ、２３１ｄ、４つの転送トランジスタ２３２ａ、２３２ｂ、２３２ｃ、２３２ｄ、リセットトランジスタ２３３、浮遊拡散層２３４、増幅トランジスタ２３５、および選択トランジスタ２３６を有する。４つの光電変換素子２３１ａ、２３１ｂ、２３１ｃ、２３１ｄは、４つの転送トランジスタ２３２ａ、２３２ｂ、２３２ｃ、２３２ｄをそれぞれ介して、浮遊拡散層２３４に共通に接続される。
【0086】
本実施形態では、第３実施形態と同様に、加算モード時に入射光の色が同じ画素回路間で画素信号が加算される。加算モード時における選択トランジスタ２３６のゲート電圧は、非加重加算モード時における選択トランジスタ２３６のゲート電圧よりも低い。また、この加算モードは、第３実施形態で説明した非加重加算モードおよび加重加算モードを含む。
【0087】
また、本実施形態では、各光電変換素子が保証すべき電荷量が大きく、浮遊拡散層２３４の容量が小さい場合には、浮遊拡散層２３４で蓄積可能な電荷量が小さい。この場合、４つの転送トランジスタ２３２ａ、２３２ｂ、２３２ｃ、２３２ｄは、４つの光電変換素子２３１ａ、２３１ｂ、２３１ｃ、２３１ｄのうち、最初に２つの光電変換素子で光電変換された電荷を同時に浮遊拡散層２３４へ転送し、その後、残りの２つの光電変換素子で光電変換された電荷を同時に浮遊拡散層２３４へ転送する。
【0088】
一方、各光電変換素子が保証すべき電荷量が小さく、浮遊拡散層２３４の容量が大きい場合には、浮遊拡散層２３４で蓄積可能な電荷量が大きい。この場合、４つの転送トランジスタ２３２ａ、２３２ｂ、２３２ｃ、２３２ｄは、４つの光電変換素子２３１ａ、２３１ｂ、２３１ｃ、２３１ｄで光電変換された電荷を同時に浮遊拡散層２３４へ転送する。
【0089】
以上説明した本実施形態によれば、加算モード時には、選択トランジスタ２３６のゲートに非加算モード時の電圧よりも低い電圧が供給される。そのため、画素回路がクアッド画素回路であっても、画素信号の加算範囲を拡大することができる。
【0090】
また、本実施形態では、各転送トランジスタが、４つの光電変換素子２３１ａ、２３１ｂ、２３１ｃ、２３１ｄのうち、浮遊拡散層２３４に同時に電荷を蓄積（加算）させる光電変換素子の数を調整する。これにより、光電変換素子に要求されている特性に応じて、最適に画素信号を加算することが可能となる。
【0091】
なお、上述した各実施形態は、本技術を具現化するための一例を示したものであり、実施形態における事項と、特許請求の範囲における発明特定事項とはそれぞれ対応関係を有する。同様に、特許請求の範囲における発明特定事項と、これと同一名称を付した本技術の実施形態における事項とはそれぞれ対応関係を有する。ただし、本技術は実施形態に限定されるものではなく、その要旨を逸脱しない範囲において実施形態に種々の変形を施すことにより具現化することができる。
【0092】
なお、本技術は以下のような構成を取ることができる。
【0093】
（１） 第１選択トランジスタを有する第１画素回路と、
第２選択トランジスタを有する第２画素回路と、
前記第１選択トランジスタおよび前記第２選択トランジスタと接続される信号線と、
前記第１選択トランジスタのゲート電圧および前記第２選択トランジスタのゲート電圧を供給する駆動回路と、
を備え、
前記駆動回路は、
非加算モードにおいて、前記第１選択トランジスタに対して第１ゲート電圧を印加するとともに、前記第２選択トランジスタに対して第２ゲート電圧を印加し、
加算モードにおいて、前記第１選択トランジスタに対して前記第１ゲート電圧よりも低い第３ゲート電圧を印加するとともに、前記第２選択トランジスタに対して前記第２ゲート電圧よりも低い第４ゲート電圧を印加する、
光検出装置。
第２選択トランジスタを有する第２画素回路と、
前記第１選択トランジスタおよび前記第２選択トランジスタと接続される信号線と、
前記第１選択トランジスタのゲート電圧および前記第２選択トランジスタのゲート電圧を供給する駆動回路と、
を備え、
前記駆動回路は、
非加算モードにおいて、前記第１選択トランジスタに対して第１ゲート電圧を印加するとともに、前記第２選択トランジスタに対して第２ゲート電圧を印加し、
加算モードにおいて、前記第１選択トランジスタに対して前記第１ゲート電圧よりも低い第３ゲート電圧を印加するとともに、前記第２選択トランジスタに対して前記第２ゲート電圧よりも低い第４ゲート電圧を印加する、
光検出装置。
【0094】
（２） 前記第１ゲート電圧の電位が、前記第２ゲート電圧の電位と同じであり、
前記第３ゲート電圧の電位が、前記第４ゲート電圧の電位と同じである、（１）に記載の光検出装置。
前記第３ゲート電圧の電位が、前記第４ゲート電圧の電位と同じである、（１）に記載の光検出装置。
【0095】
（３） 前記第１ゲート電圧の電位が、前記第２ゲート電圧の電位と同じであり、
前記第３ゲート電圧の電位が、前記第４ゲート電圧の電位と異なる、（１）に記載の光検出装置。
前記第３ゲート電圧の電位が、前記第４ゲート電圧の電位と異なる、（１）に記載の光検出装置。
【0096】
（４） 前記駆動回路が、
前記第３ゲート電圧および前記第４ゲート電圧を生成する電圧生成回路と、
前記非加算モードおよび前記加算モードにそれぞれ対応するモード信号に応じて、前記第１ゲート電圧および前記第２ゲート電圧、または前記第３ゲート電圧および前記第４ゲート電圧を選択する選択回路と、
前記選択回路で選択された電圧を、前記第１選択トランジスタおよび前記第２選択トランジスタのゲートへ供給する走査回路と、
を有する、（１）から（３）のいずれかに記載の光検出装置。
前記第３ゲート電圧および前記第４ゲート電圧を生成する電圧生成回路と、
前記非加算モードおよび前記加算モードにそれぞれ対応するモード信号に応じて、前記第１ゲート電圧および前記第２ゲート電圧、または前記第３ゲート電圧および前記第４ゲート電圧を選択する選択回路と、
前記選択回路で選択された電圧を、前記第１選択トランジスタおよび前記第２選択トランジスタのゲートへ供給する走査回路と、
を有する、（１）から（３）のいずれかに記載の光検出装置。
【0097】
（５） 前記駆動回路が、
前記第３ゲート電圧および前記第４ゲート電圧を生成する電圧生成回路と、
前記非加算モードおよび前記加算モードにそれぞれ対応するモード信号に応じて、前記第１ゲート電圧および前記第２ゲート電圧、または前記第３ゲート電圧および前記第４ゲート電圧を選択して、前記第１選択トランジスタおよび前記第２選択トランジスタのゲートへ供給する走査回路と、
を有する、（１）から（３）のいずれかに記載の光検出装置。
前記第３ゲート電圧および前記第４ゲート電圧を生成する電圧生成回路と、
前記非加算モードおよび前記加算モードにそれぞれ対応するモード信号に応じて、前記第１ゲート電圧および前記第２ゲート電圧、または前記第３ゲート電圧および前記第４ゲート電圧を選択して、前記第１選択トランジスタおよび前記第２選択トランジスタのゲートへ供給する走査回路と、
を有する、（１）から（３）のいずれかに記載の光検出装置。
【0098】
（６） 前記電圧生成回路が、
抵抗値が前記加算モード時における前記第１選択トランジスタおよび前記第２選択トランジスタのオン抵抗の目標値に基づいて設定される抵抗素子と、
前記抵抗素子を流れる電流を調整するための電流調整トランジスタと、
前記抵抗素子の電圧と、前記電流調整トランジスタのソース電圧とが同じになるように前記電流調整トランジスタのゲート電圧を調整するオペアンプと、を含む、（４）または（５）に記載の光検出装置。
抵抗値が前記加算モード時における前記第１選択トランジスタおよび前記第２選択トランジスタのオン抵抗の目標値に基づいて設定される抵抗素子と、
前記抵抗素子を流れる電流を調整するための電流調整トランジスタと、
前記抵抗素子の電圧と、前記電流調整トランジスタのソース電圧とが同じになるように前記電流調整トランジスタのゲート電圧を調整するオペアンプと、を含む、（４）または（５）に記載の光検出装置。
【0099】
（７） 前記走査回路が、複数のバッファ回路を有し、
各バッファ回路が、第１バッファトランジスタと、前記第１バッファトランジスタと導電形が異なる第２バッファトランジスタを有し、
前記第１バッファトランジスタおよび前記第２バッファトランジスタのゲート同士が接続され、前記第１バッファトランジスタおよび前記第２バッファトランジスタの各々のドレインが、前記第１選択トランジスタおよび前記第２選択トランジスタの各々のゲートに接続される、（４）に記載の光検出装置。
各バッファ回路が、第１バッファトランジスタと、前記第１バッファトランジスタと導電形が異なる第２バッファトランジスタを有し、
前記第１バッファトランジスタおよび前記第２バッファトランジスタのゲート同士が接続され、前記第１バッファトランジスタおよび前記第２バッファトランジスタの各々のドレインが、前記第１選択トランジスタおよび前記第２選択トランジスタの各々のゲートに接続される、（４）に記載の光検出装置。
【0100】
（８） 前記走査回路が、複数のバッファ回路を有し、
各バッファ回路が、
第１バッファトランジスタと、
前記第１バッファトランジスタと導電型が異なる第２バッファトランジスタと、
前記第１バッファトランジスタと導電型が同じ第３バッファトランジスタと、
前記第１バッファトランジスタのゲートに接続される第１ＮＡＮＤ回路と、
前記第３バッファトランジスタのゲートに接続される第２ＮＡＮＤ回路と、
前記第２ＮＡＮＤ回路の入力端子の一方に接続されるインバータ回路と、を含む、（５）または（６）に記載の光検出装置。
各バッファ回路が、
第１バッファトランジスタと、
前記第１バッファトランジスタと導電型が異なる第２バッファトランジスタと、
前記第１バッファトランジスタと導電型が同じ第３バッファトランジスタと、
前記第１バッファトランジスタのゲートに接続される第１ＮＡＮＤ回路と、
前記第３バッファトランジスタのゲートに接続される第２ＮＡＮＤ回路と、
前記第２ＮＡＮＤ回路の入力端子の一方に接続されるインバータ回路と、を含む、（５）または（６）に記載の光検出装置。
【0101】
（９） 前記第１画素回路の入射光の色が、前記第２画素回路の入射光の色と同じである、（１）から請求項（８）のいずれかに記載の光検出装置。
【0102】
（１０） 前記第１画素回路および前記第２画素回路の各々がクアッド画素回路であり、
前記クアッド画素回路が、前記入射光を光電変換する４つの光電変換素子と、前記４つの光電変換素子で生成された電荷を蓄積する浮遊拡散層と、前記４つの光電変換素子と前記浮遊拡散層との間に設けられた４つの転送トランジスタと、を有する、（９）に記載の光検出装置。
前記クアッド画素回路が、前記入射光を光電変換する４つの光電変換素子と、前記４つの光電変換素子で生成された電荷を蓄積する浮遊拡散層と、前記４つの光電変換素子と前記浮遊拡散層との間に設けられた４つの転送トランジスタと、を有する、（９）に記載の光検出装置。
【0103】
（１１） 前記４つの転送トランジスタは、前記４つの光電変換素子のうちの２つの光電変換素子の電荷を同時に前記浮遊拡散層に転送する、（１０）に記載の光検出装置。
【0104】
（１２） 前記４つの転送トランジスタは、前記４つの光電変換素子の電荷を同時に前記浮遊拡散層に転送する、（１０）に記載の光検出装置。
【0105】
（１３） 前記第１画素回路および前記第２画素回路が、ベイヤー配列されている、（９）から（１２）のいずれかに記載の光検出装置。
【0106】
（１４） 前記第１ゲート電圧および前記第２ゲート電圧が、電源電圧である、（１）から（１３）のいずれかに記載の光検出装置。
【符号の説明】
【0107】
２２９：垂直信号線
２３０：画素回路
２３１：光電変換素子
２３２：転送トランジスタ
２３６：選択トランジスタ
３１０：中間電圧生成回路
３１３：電流調整トランジスタ
３１４：オペアンプ
３２０：選択回路
３３０：走査回路
３３１：バッファ回路
３３２：第１バッファトランジスタ
３３３：第２バッファトランジスタ
３４０：走査回路
３４１：バッファ回路
３４２：第１バッファトランジスタ
３４３：第２バッファトランジスタ
３４４：第３バッファトランジスタ
３４５：第１ＮＡＮＤ回路
３４６：第２ＮＡＮＤ回路
３４７：インバータ回路
Ｒtarget：抵抗素子
２３０：画素回路
２３１：光電変換素子
２３２：転送トランジスタ
２３６：選択トランジスタ
３１０：中間電圧生成回路
３１３：電流調整トランジスタ
３１４：オペアンプ
３２０：選択回路
３３０：走査回路
３３１：バッファ回路
３３２：第１バッファトランジスタ
３３３：第２バッファトランジスタ
３４０：走査回路
３４１：バッファ回路
３４２：第１バッファトランジスタ
３４３：第２バッファトランジスタ
３４４：第３バッファトランジスタ
３４５：第１ＮＡＮＤ回路
３４６：第２ＮＡＮＤ回路
３４７：インバータ回路
Ｒtarget：抵抗素子
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
