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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024175739
(43)【公開日】2024-12-19
(54)【発明の名称】半導体装置、半導体装置の製造方法及び電子装置
(51)【国際特許分類】
H01L 21/338 20060101AFI20241212BHJP
H01L 29/06 20060101ALI20241212BHJP
【ＦＩ】
H01L29/80 H
H01L29/06 301F
【審査請求】未請求
【請求項の数】7
【出願形態】ＯＬ
(21)【出願番号】P 2023093690
(22)【出願日】2023-06-07
(71)【出願人】
【識別番号】000005223
【氏名又は名称】富士通株式会社
(74)【代理人】
【識別番号】110002918
【氏名又は名称】弁理士法人扶桑国際特許事務所
(72)【発明者】
【氏名】倉橋 菜緒子
【テーマコード（参考）】
5F102
【Ｆターム（参考）】
5F102FA01
5F102GB01
5F102GC01
5F102GD01
5F102GJ02
5F102GJ03
5F102GJ04
5F102GJ09
5F102GJ10
5F102GL04
5F102GM04
5F102GQ01
5F102GV01
5F102HC01
(57)【要約】
【課題】ソースフィールドプレートを備えた高性能の半導体装置を実現する。
【解決手段】半導体装置１Ａは、基板１０と、基板１０の面１３側に設けられるゲート電極２０と、基板１０の面１３側の、ゲート電極２０の両側にそれぞれ設けられるソース電極３０及びドレイン電極４０とを含む。半導体装置１Ａは更に、基板１０の面１３側の、ゲート電極２０とドレイン電極４０との間であって、ドレイン電極４０よりもゲート電極２０の近傍に設けられるソースフィールドプレート５０を含む。半導体装置１Ａでは、ソース電極３０とソースフィールドプレート５０とが、エアブリッジ配線８０で接続される。これにより、ソース電極３０とソースフィールドプレート５０との電気的接続部の、ドレイン電圧の電界による破壊が抑えられる。
【選択図】図４
【解決手段】半導体装置１Ａは、基板１０と、基板１０の面１３側に設けられるゲート電極２０と、基板１０の面１３側の、ゲート電極２０の両側にそれぞれ設けられるソース電極３０及びドレイン電極４０とを含む。半導体装置１Ａは更に、基板１０の面１３側の、ゲート電極２０とドレイン電極４０との間であって、ドレイン電極４０よりもゲート電極２０の近傍に設けられるソースフィールドプレート５０を含む。半導体装置１Ａでは、ソース電極３０とソースフィールドプレート５０とが、エアブリッジ配線８０で接続される。これにより、ソース電極３０とソースフィールドプレート５０との電気的接続部の、ドレイン電圧の電界による破壊が抑えられる。
【選択図】図４
【特許請求の範囲】
【請求項1】
基板と、
前記基板の第１面側に設けられるゲート電極と、
前記基板の前記第１面側の、前記ゲート電極の両側にそれぞれ設けられるソース電極及びドレイン電極と、
前記基板の前記第１面側の、前記ゲート電極と前記ドレイン電極との間であって、前記ドレイン電極よりも前記ゲート電極の近傍に設けられるソースフィールドプレートと、
前記ソース電極と前記ソースフィールドプレートとを接続するエアブリッジ配線と、
を含む、半導体装置。
前記基板の第１面側に設けられるゲート電極と、
前記基板の前記第１面側の、前記ゲート電極の両側にそれぞれ設けられるソース電極及びドレイン電極と、
前記基板の前記第１面側の、前記ゲート電極と前記ドレイン電極との間であって、前記ドレイン電極よりも前記ゲート電極の近傍に設けられるソースフィールドプレートと、
前記ソース電極と前記ソースフィールドプレートとを接続するエアブリッジ配線と、
を含む、半導体装置。
【請求項2】
前記基板の前記第１面側の、前記ソース電極と前記ドレイン電極との間に設けられるパッシベーション膜と、
前記基板の前記第１面側に設けられ、前記パッシベーション膜及び前記ゲート電極を覆う層間絶縁膜と、
を含む、請求項１に記載の半導体装置。
前記基板の前記第１面側に設けられ、前記パッシベーション膜及び前記ゲート電極を覆う層間絶縁膜と、
を含む、請求項１に記載の半導体装置。
【請求項3】
前記ソースフィールドプレートは、前記層間絶縁膜の、前記基板側とは反対側に設けられる、請求項２に記載の半導体装置。
【請求項4】
前記層間絶縁膜と前記ソース電極との間、及び、前記層間絶縁膜と前記ドレイン電極との間に、空洞が設けられる、請求項２に記載の半導体装置。
【請求項5】
前記ソースフィールドプレートの、前記基板側とは反対側の第２面は、前記ソース電極の、前記基板側とは反対側の第３面よりも、前記基板側に位置する、請求項２に記載の半導体装置。
【請求項6】
基板の第１面側に、ゲート電極と、前記ゲート電極の両側にそれぞれ設けられるソース電極及びドレイン電極とを形成する工程と、
前記基板の前記第１面側の、前記ゲート電極と前記ドレイン電極との間であって、前記ドレイン電極よりも前記ゲート電極の近傍に、ソースフィールドプレートを形成する工程と、
前記ソース電極と前記ソースフィールドプレートとを接続するエアブリッジ配線を形成する工程と、
を含む、半導体装置の製造方法。
前記基板の前記第１面側の、前記ゲート電極と前記ドレイン電極との間であって、前記ドレイン電極よりも前記ゲート電極の近傍に、ソースフィールドプレートを形成する工程と、
前記ソース電極と前記ソースフィールドプレートとを接続するエアブリッジ配線を形成する工程と、
を含む、半導体装置の製造方法。
【請求項7】
基板と、
前記基板の第１面側に設けられるゲート電極と、
前記基板の前記第１面側の、前記ゲート電極の両側にそれぞれ設けられるソース電極及びドレイン電極と、
前記基板の前記第１面側の、前記ゲート電極と前記ドレイン電極との間であって、前記ドレイン電極よりも前記ゲート電極の近傍に設けられるソースフィールドプレートと、
前記ソース電極と前記ソースフィールドプレートとを接続するエアブリッジ配線と、
を含む半導体装置を備える、電子装置。
前記基板の第１面側に設けられるゲート電極と、
前記基板の前記第１面側の、前記ゲート電極の両側にそれぞれ設けられるソース電極及びドレイン電極と、
前記基板の前記第１面側の、前記ゲート電極と前記ドレイン電極との間であって、前記ドレイン電極よりも前記ゲート電極の近傍に設けられるソースフィールドプレートと、
前記ソース電極と前記ソースフィールドプレートとを接続するエアブリッジ配線と、
を含む半導体装置を備える、電子装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置、半導体装置の製造方法及び電子装置に関する。
【背景技術】
【0002】
半導体装置に関し、ゲート電極近傍にソース電極に短絡されたソースフィールドプレートを配置する技術、ドレイン電極近傍にソース電極に短絡されたシールドプレート電極を配置する技術が知られている（特許文献１）。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０１３－１８３０６２号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
ソースフィールドプレートを備える半導体装置では、ソース電極とソースフィールドプレートとの電気的接続部の形態によっては、ドレイン電圧の電界により当該電気的接続部に破壊が生じ、半導体装置の性能が低下することがあった。
【0005】
１つの側面では、本発明は、ソースフィールドプレートを備えた高性能の半導体装置を実現することを目的とする。
【課題を解決するための手段】
【0006】
１つの態様では、基板と、前記基板の第１面側に設けられるゲート電極と、前記基板の前記第１面側の、前記ゲート電極の両側にそれぞれ設けられるソース電極及びドレイン電極と、前記基板の前記第１面側の、前記ゲート電極と前記ドレイン電極との間であって、前記ドレイン電極よりも前記ゲート電極の近傍に設けられるソースフィールドプレートと、前記ソース電極と前記ソースフィールドプレートとを接続するエアブリッジ配線と、を含む、半導体装置が提供される。
【0007】
また、別の態様では、上記のような半導体装置の製造方法、上記のような半導体装置を備える電子装置が提供される。
【発明の効果】
【0008】
１つの側面では、ソースフィールドプレートを備えた高性能の半導体装置を実現することが可能になる。
【図面の簡単な説明】
【0009】
【図1】半導体装置の構成例について説明する図である。
【図2】半導体装置の一例について説明する図である。
【図3】第１実施形態に係る半導体装置の一例について説明する図（その１）である。
【図4】第１実施形態に係る半導体装置の一例について説明する図（その２）である。
【図5】第１実施形態に係る半導体装置の製造方法の一例について説明する図（その１）である。
【図6】第１実施形態に係る半導体装置の製造方法の一例について説明する図（その２）である。
【図7】第１実施形態に係る半導体装置の製造方法の一例について説明する図（その３）である。
【図8】第２実施形態に係る半導体装置の一例について説明する図である。
【図9】第３実施形態に係る半導体装置の一例について説明する図である。
【図10】第３実施形態に係る半導体装置の製造方法の一例について説明する図（その１）である。
【図11】第３実施形態に係る半導体装置の製造方法の一例について説明する図（その２）である。
【図12】第４実施形態に係る半導体装置の一例について説明する図である。
【図13】第５実施形態に係る半導体パッケージの一例について説明する図である。
【図14】第６実施形態に係る力率改善回路の一例について説明する図である。
【図15】第７実施形態に係る電源装置の一例について説明する図である。
【図16】第８実施形態に係る増幅器の一例について説明する図である。
【発明を実施するための形態】
【0010】
はじめに、半導体装置の例について述べる。
半導体装置の一例として、窒化物半導体を用いたものが知られている。窒化物半導体を用いた半導体装置は、高い飽和電子速度やワイドバンドギャップ等の特徴を利用し、高耐圧、高出力デバイスとしての開発が行われている。例えば、窒化ガリウム（ＧａＮ）は、そのバンドギャップが３．４ｅＶであり、シリコン（Ｓｉ）のバンドギャップである１．１ｅＶ及びヒ化ガリウム（ＧａＡｓ）のバンドギャップである１．４ｅＶよりも大きく、高い絶縁破壊電界を有する。そのため、ＧａＮ等の窒化物半導体は、高電圧動作且つ高出力の半導体装置、例えば、増幅器、電源装置、通信装置、レーダー装置等に適用される半導体装置の材料として有望である。窒化物半導体を用いた半導体装置として、電界効果トランジスタ（Field Effect Transistor；ＦＥＴ）、例えば、高電子移動度トランジスタ（High Electron Mobility Transistor；ＨＥＭＴ）が知られている。
半導体装置の一例として、窒化物半導体を用いたものが知られている。窒化物半導体を用いた半導体装置は、高い飽和電子速度やワイドバンドギャップ等の特徴を利用し、高耐圧、高出力デバイスとしての開発が行われている。例えば、窒化ガリウム（ＧａＮ）は、そのバンドギャップが３．４ｅＶであり、シリコン（Ｓｉ）のバンドギャップである１．１ｅＶ及びヒ化ガリウム（ＧａＡｓ）のバンドギャップである１．４ｅＶよりも大きく、高い絶縁破壊電界を有する。そのため、ＧａＮ等の窒化物半導体は、高電圧動作且つ高出力の半導体装置、例えば、増幅器、電源装置、通信装置、レーダー装置等に適用される半導体装置の材料として有望である。窒化物半導体を用いた半導体装置として、電界効果トランジスタ（Field Effect Transistor；ＦＥＴ）、例えば、高電子移動度トランジスタ（High Electron Mobility Transistor；ＨＥＭＴ）が知られている。
【0011】
図１は半導体装置の構成例について説明する図である。図１には、半導体装置の一例の要部断面図を模式的に示している。
図１に示す半導体装置１は、ＨＥＭＴの一例である。半導体装置１は、下地基板１１とその上に設けられる半導体層１２とを含む基板１０を備える。半導体装置１は更に、基板１０上に設けられるゲート電極２０、ソース電極３０及びドレイン電極４０を備える。
図１に示す半導体装置１は、ＨＥＭＴの一例である。半導体装置１は、下地基板１１とその上に設けられる半導体層１２とを含む基板１０を備える。半導体装置１は更に、基板１０上に設けられるゲート電極２０、ソース電極３０及びドレイン電極４０を備える。
【0012】
下地基板１１には、シリコンカーバイド（ＳｉＣ）、Ｓｉ、ＧａＮ、窒化アルミニウム（ＡｌＮ）、サファイヤ、ダイヤモンド等、各種材料が用いられる。下地基板１１には、１種の材料の単層構造が用いられてもよいし、１種又は２種以上の材料の積層構造が用いられてもよい。
【0013】
半導体層１２には、ＧａＮ、窒化アルミニウムガリウム（ＡｌＧａＮ）等の窒化物半導体が用いられる。半導体層１２は、例えば、図１に示すように、チャネル層１２ａ、バリア層１２ｂ及びキャップ層１２ｃを含む。
【0014】
チャネル層１２ａは、下地基板１１上に設けられる。チャネル層１２ａには、例えば、ＧａＮが用いられる。チャネル層１２ａには、このほか、ＡｌＧａＮ、窒化インジウムガリウム（ＩｎＧａＮ）、窒化インジウムアルミニウムガリウム（ＩｎＡｌＧａＮ）等の窒化物半導体が用いられてもよい。チャネル層１２ａは、１種の窒化物半導体の単層構造であってもよいし、１種又は２種以上の窒化物半導体の積層構造であってもよい。チャネル層１２ａは、有機金属気相成長（Metal Organic Chemical Vapor Deposition；ＭＯＣＶＤ、若しくは、Metal Organic Vapor Phase Epitaxy；ＭＯＶＰＥ）法、又は、分子線エピタキシー（Molecular Beam Epitaxy；ＭＢＥ）法等を用いて、下地基板１１上に形成される。チャネル層１２ａは、電子走行層、キャリア走行層等とも称される。
【0015】
バリア層１２ｂは、チャネル層１２ａ上に設けられる。バリア層１２ｂには、例えば、ＡｌＧａＮが用いられる。このほか、バリア層１２ｂには、窒化インジウムアルミニウム（ＩｎＡｌＮ）、ＩｎＡｌＧａＮ、ＡｌＮ等の窒化物半導体が用いられてもよい。バリア層１２ｂは、１種の窒化物半導体の単層構造であってもよいし、１種又は２種以上の窒化物半導体の積層構造であってもよい。バリア層１２ｂは、ＭＯＶＰＥ法等を用いて、チャネル層１２ａ上に形成される。バリア層１２ｂは、電子供給層、キャリア供給層等とも称される。
【0016】
ここで、チャネル層１２ａ及びバリア層１２ｂには、バンドギャップの異なる窒化物半導体が用いられる。バリア層１２ｂの窒化物半導体の自発分極、及び、チャネル層１２ａの窒化物半導体との格子定数差に起因したひずみによってバリア層１２ｂに発生するピエゾ分極により、チャネル層１２ａに二次元電子ガス（Two Dimensional Electron Gas；２ＤＥＧ）領域１０１が生成される。チャネル層１２ａ及びバリア層１２ｂには、チャネル層１２ａに２ＤＥＧ領域１０１が生成されるような組み合わせの窒化物半導体が用いられる。
【0017】
キャップ層１２ｃは、バリア層１２ｂ上に設けられる。キャップ層１２ｃには、ドープ（ｐ型若しくはｎ型）又はノンドープのＧａＮ等の窒化物半導体が用いられる。キャップ層１２ｃは、１種の窒化物半導体の単層構造であってもよいし、１種又は２種以上の窒化物半導体の積層構造であってもよい。キャップ層１２ｃは、バリア層１２ｂ等を保護する機能を有する。このほか、キャップ層１２ｃには、チャネル層１２ａの２ＤＥＧ領域１０１の電子濃度を変調する機能を持たせてもよい。
【0018】
尚、ここでは図示を省略するが、下地基板１１とチャネル層１２ａとの間には、初期層としてＡｌＮ等の層が設けられてもよく、バッファ層としてＡｌＧａＮ等の層が設けられてもよく、鉄（Ｆｅ）をドーピングしたＧａＮ等の層が設けられてもよい。このほか、下地基板１１とチャネル層１２ａとの間には、量子井戸（量子閉じ込め）構造を実現するためのバリア層（バックバリア層）としてＡｌＮやＡｌＧａＮ等の層が設けられてもよい。チャネル層１２ａとバリア層１２ｂとの間には、スペーサ層としてＡｌＧａＮ、ＩｎＧａＮ等の層が設けられてもよい。半導体層１２には、チャネル層１２ａ、バリア層１２ｂ及びキャップ層１２ｃのほか、このような初期層、バッファ層、スペーサ層、バックバリア層等のうちの１種又は２種以上が含まれてもよい。
【0019】
ゲート電極２０は、半導体層１２上に設けられる。ゲート電極２０には、金属材料が用いられる。例えば、ゲート電極２０として、ニッケル（Ｎｉ）とその上に設けられる金（Ａｕ）とを有する積層体が設けられる。ゲート電極２０は、蒸着法等を用いて形成される。ゲート電極２０は、例えば、ショットキー電極として機能するように設けられる。或いは、ゲート電極２０は、半導体層１２上に、ゲート絶縁膜（図示せず）を介して設けられ、ＭＩＳ（Metal Insulator Semiconductor）型ゲート構造とされてもよい。
【0020】
ソース電極３０及びドレイン電極４０は、ゲート電極２０の両側の半導体層１２上、この例ではキャップ層１２ｃ上に、ゲート電極２０から離間されて、設けられる。ソース電極３０及びドレイン電極４０には、金属材料が用いられる。例えば、ソース電極３０及びドレイン電極４０として、タンタル（Ｔａ）とその上に設けられるアルミニウム（Ａｌ）とを有する積層体が設けられる。ソース電極３０及びドレイン電極４０は、蒸着法等を用いて形成される。ソース電極３０及びドレイン電極４０は、オーミック電極として機能するように設けられる。ソース電極３０及びドレイン電極４０は、オーミック電極として機能すれば、キャップ層１２ｃに限らず、バリア層１２ｂと接続されてもよいし、バリア層１２ｂを貫通してチャネル層１２ａと接続されてもよい。半導体層１２のソース電極３０及びドレイン電極４０が接続される部位には、ｎ型ＧａＮやｎ型ＡｌＧａＮ等の窒化物半導体を用いたコンタクト層（再成長層）が設けられてもよい。
【0021】
半導体装置１の動作時には、ソース電極３０とドレイン電極４０との間に所定の電圧が印加されると共に、ゲート電極２０に所定の電圧が印加される。ゲート電極２０に印加される電圧による電界効果により、ソース電極３０とドレイン電極４０との間のゲート電極２０直下の２ＤＥＧ領域１０１を通過する電荷量が制御され、出力のドレイン電流が制御される。このようにして半導体装置１のトランジスタ機能が実現される。
【0022】
ところで、ＨＥＭＴを備える半導体装置として、例えば、次の図２に示すようなものが知られている。
図２は半導体装置の一例について説明する図である。図２（Ａ）には、半導体装置の一例の要部平面図を模式的に示している。図２（Ｂ）には、半導体装置の一例の要部断面図を模式的に示している。図２（Ｂ）は図２（Ａ）のII－II断面模式図である。尚、便宜上、平面図の図２（Ａ）にもハッチングを付している。
図２は半導体装置の一例について説明する図である。図２（Ａ）には、半導体装置の一例の要部平面図を模式的に示している。図２（Ｂ）には、半導体装置の一例の要部断面図を模式的に示している。図２（Ｂ）は図２（Ａ）のII－II断面模式図である。尚、便宜上、平面図の図２（Ａ）にもハッチングを付している。
【0023】
【0024】
基板１１０は、図２（Ｂ）に示すように、下地基板１１１と、その上に設けられる半導体層１１２とを含む。下地基板１１１には、上記図１について述べたような下地基板１１が用いられる。半導体層１１２には、上記図１について述べたような半導体層１２が用いられ、上記のようなチャネル層１２ａ、バリア層１２ｂ及びキャップ層１２ｃ等が含まれる。
【0025】
ゲート電極１２０、ソース電極１３０及びドレイン電極１４０は、基板１１０の一方の面１１３側に設けられる。基板１１０の面１１３側には、ゲート電極１２０、ソース電極１３０及びドレイン電極１４０が、それぞれ複数設けられる。ゲート電極１２０群は、ゲートバスライン１２１と接続される（図２（Ａ））。ゲート電極１２０群は、互いに並んで設けられる。ソース電極１３０群は、互いに並んで、且つ、ゲート電極１２０群と並んで設けられる。ドレイン電極１４０群は、互いに並んで、且つ、ゲート電極１２０群と並んで設けられる。
【0026】
ゲート電極１２０の両側にそれぞれ、当該ゲート電極１２０から離間されて、ソース電極１３０及びドレイン電極１４０が設けられる。例えば、ゲート電極１２０は、ドレイン電極１４０よりもソース電極１３０の近傍に設けられる。ゲート電極１２０を挟むソース電極１３０とドレイン電極１４０との間の部位が、それぞれトランジスタ素子（又はトランジスタセル）として機能する。ゲート電極１２０、ソース電極１３０及びドレイン電極１４０はそれぞれ、少なくとも一部が、基板１１０に形成される素子分離領域１１０ｂによって画定される活性領域１１０ａ上に設けられる（図２（Ａ））。
【0027】
基板１１０の素子分離領域１１０ｂ上には、ゲート電極１２０と接続されるゲートバスライン１２１が設けられるほか、ゲートバスライン１２１と接続されるゲートパッド部（図示せず）が設けられてもよい。更に、基板１１０の素子分離領域１１０ｂ上には、ソース電極１３０と接続されるソースパッド部（図示せず）、及び、ドレイン電極１４０と接続されるドレインパッド部（図示せず）等が設けられてもよい。
【0028】
【0029】
半導体装置１００は更に、基板１１０の面１１３側に設けられるパッシベーション膜１６０及び層間絶縁膜１７０を有する。
パッシベーション膜１６０は、図２（Ａ）及び図２（Ｂ）に示すように、ソース電極１３０とドレイン電極１４０との間に設けられる。パッシベーション膜１６０は、図２（Ｂ）に示すように、基板１１０の面１１３の一部、並びに、ソース電極１３０の下層部及びドレイン電極１４０の下層部を部分的に覆うように、設けられる。パッシベーション膜１６０には、窒化シリコン（ＳｉＮ）等の絶縁材料が用いられる。ゲート電極１２０は、図２（Ｂ）に示すように、パッシベーション膜１６０に設けられた開口部１６１に設けられる。
パッシベーション膜１６０は、図２（Ａ）及び図２（Ｂ）に示すように、ソース電極１３０とドレイン電極１４０との間に設けられる。パッシベーション膜１６０は、図２（Ｂ）に示すように、基板１１０の面１１３の一部、並びに、ソース電極１３０の下層部及びドレイン電極１４０の下層部を部分的に覆うように、設けられる。パッシベーション膜１６０には、窒化シリコン（ＳｉＮ）等の絶縁材料が用いられる。ゲート電極１２０は、図２（Ｂ）に示すように、パッシベーション膜１６０に設けられた開口部１６１に設けられる。
【0030】
層間絶縁膜１７０は、図２（Ａ）及び図２（Ｂ）に示すように、パッシベーション膜１６０、ゲート電極１２０及びゲートバスライン１２１を覆うように設けられる。層間絶縁膜１７０には、酸化シリコン（ＳｉＯ）等の絶縁材料が用いられる。図２（Ｂ）に示すように、層間絶縁膜１７０及びパッシベーション膜１６０を貫通するように、ソース電極１３０の上層部及びドレイン電極１４０の上層部が設けられる。
【0031】
半導体装置１００では、層間絶縁膜１７０内であって、ゲート電極１２０の近傍に、ゲート電極１２０と並んで、ソースフィールドプレート１５０が設けられる。ソースフィールドプレート１５０は、平面視で、ゲート電極１２０のドレイン電極１４０側に設けられる。ソースフィールドプレート１５０には、Ａｕ、銅（Ｃｕ）、Ａｌ、Ｎｉ、Ｔａ、チタン（Ｔｉ）等の金属材料が用いられる。
【0032】
ソースフィールドプレート１５０は、図２（Ａ）に示すように、層間絶縁膜１７０内において、ソース電極１３０と配線１８０で接続される。配線１８０には、Ａｕ、Ｃｕ、Ａｌ、Ｎｉ、Ｔａ、Ｔｉ等の金属材料が用いられる。ソースフィールドプレート１５０は、配線１８０を通じてソース電極１３０と同電位とされる。ソースフィールドプレート１５０は、半導体装置１００の動作時にドレイン電極１４０に印加される電圧（ドレイン電圧）の電界を分散し、半導体装置１００の破壊、耐圧の低下を抑えるために設けられる。
【0033】
しかし、半導体装置１００では、層間絶縁膜１７０内を引き回されてソースフィールドプレート１５０とソース電極１３０とを接続する配線１８０の部分、即ち、図２（Ａ）のＰ１部において、ドレイン電圧の電界によって破壊が生じる場合があった。これは、配線１８０が角部を有する形状であるため、そのような角部にドレイン電圧の電界がかかり易く、その結果、配線１８０の部分（Ｐ１部）に破壊が生じ易くなるものと考えられている。配線１８０の部分の破壊は、半導体装置１００の耐圧の低下を招く。
【0034】
また、半導体装置１００では、ゲート電極１２０とソース電極１３０との間、及び、ゲート電極１２０とドレイン電極１４０との間に、層間絶縁膜１７０が充填される。この場合、半導体装置１００では、ゲート－ソース間容量Ｃｇｓ、ゲート－ドレイン間容量Ｃｇｄといった容量成分が付加され得る。このような容量成分の付加は、半導体装置１００の高周波特性、例えば、カットオフ周波数（ｆＴ＝ｇｍ／（２π×Ｃｇｓ）、ｇｍ：相互コンダクタンス）等の高周波特性の低下を招くことがある。
【0035】
以上のような点に鑑み、ここでは以下に実施の形態と示すような構成を採用し、高性能の半導体装置を実現する。
［第１実施形態］
図３及び図４は第１実施形態に係る半導体装置の一例について説明する図である。図３には、第１実施形態に係る半導体装置の一例の要部平面図を模式的に示している。図４には、第１実施形態に係る半導体装置の一例の要部断面図を模式的に示している。図４は図３のIV－IV断面模式図である。尚、便宜上、平面図の図３にもハッチングを付している。
［第１実施形態］
図３及び図４は第１実施形態に係る半導体装置の一例について説明する図である。図３には、第１実施形態に係る半導体装置の一例の要部平面図を模式的に示している。図４には、第１実施形態に係る半導体装置の一例の要部断面図を模式的に示している。図４は図３のIV－IV断面模式図である。尚、便宜上、平面図の図３にもハッチングを付している。
【0036】
【0037】
基板１０は、図４に示すように、下地基板１１と、その上に設けられる半導体層１２とを含む。下地基板１１には、上記図１について述べたような下地基板が用いられる。半導体層１２には、上記図１について述べたような半導体層が用いられ、上記のようなチャネル層１２ａ、バリア層１２ｂ及びキャップ層１２ｃ等が含まれる。
【0038】
ゲート電極２０、ソース電極３０及びドレイン電極４０は、基板１０の一方の面１３側に設けられる。尚、基板１０の面１３を「第１面」とも言う。基板１０の面１３側には、ゲート電極２０、ソース電極３０及びドレイン電極４０が、それぞれ複数設けられる。ゲート電極２０群は、図３に示すように、ゲートバスライン２１と接続される。ゲート電極２０群は、互いに並んで設けられる。ソース電極３０群は、互いに並んで、且つ、ゲート電極２０群と並んで設けられる。ドレイン電極４０群は、互いに並んで、且つ、ゲート電極２０群と並んで設けられる。
【0039】
ゲート電極２０の両側にそれぞれ、当該ゲート電極２０から離間されて、ソース電極３０及びドレイン電極４０が設けられる。例えば、ゲート電極２０は、ドレイン電極４０よりもソース電極３０の近傍に設けられる。ゲート電極２０を挟むソース電極３０とドレイン電極４０との間の部位が、それぞれトランジスタ素子（又はトランジスタセル）として機能する。ゲート電極２０、ソース電極３０及びドレイン電極４０はそれぞれ、少なくとも一部が、図３に示すように、基板１０に形成される素子分離領域１０ｂによって画定される活性領域１０ａ上に設けられる。
【0040】
基板１０の素子分離領域１０ｂ上には、ゲート電極２０と接続されるゲートバスライン２１が設けられるほか、ゲートバスライン２１と接続されるゲートパッド部（図示せず）が設けられてもよい。更に、基板１０の素子分離領域１０ｂ上には、ソース電極３０と接続されるソースパッド部（図示せず）、及び、ドレイン電極４０と接続されるドレインパッド部（図示せず）等が設けられてもよい。
【0041】
尚、半導体装置１Ａのゲート電極２０、ソース電極３０及びドレイン電極４０の本数、即ち、トランジスタ素子の個数は、図３及び図４に示すようなものには限定されない。
半導体装置１Ａは更に、基板１０の面１３側に設けられるパッシベーション膜６０及び層間絶縁膜７０を有する。
半導体装置１Ａは更に、基板１０の面１３側に設けられるパッシベーション膜６０及び層間絶縁膜７０を有する。
【0042】
パッシベーション膜６０は、図３及び図４に示すように、ソース電極３０とドレイン電極４０との間に設けられる。パッシベーション膜６０は、図４に示すように、基板１０の面１３の一部、並びに、ソース電極３０の下層部（「ソース電極下層部」とも言う）及びドレイン電極４０の下層部（「ドレイン電極下層部」とも言う）を部分的に覆うように、設けられる。パッシベーション膜６０には、ＳｉＮ等の絶縁材料が用いられる。ゲート電極２０は、図４に示すように、パッシベーション膜６０に設けられた開口部６１に設けられる。
【0043】
層間絶縁膜７０は、図３及び図４に示すように、パッシベーション膜６０の一部、ゲート電極２０及びゲートバスライン２１を覆うように、設けられる。層間絶縁膜７０とソース電極３０との間、及び、層間絶縁膜７０とドレイン電極４０との間には、空洞９０が設けられる。即ち、層間絶縁膜７０は、ゲート電極２０、ソース電極３０及びドレイン電極４０のうち、ゲート電極２０の周辺に設けられ、ソース電極３０及びドレイン電極４０の周辺には設けられない。層間絶縁膜７０には、ＳｉＯ等の絶縁材料が用いられる。図４に示すように、パッシベーション膜６０を貫通するように、ソース電極３０の上層部（「ソース電極上層部」とも言う）及びドレイン電極４０の上層部（「ドレイン電極上層部」とも言う）が設けられる。
【0044】
ソースフィールドプレート５０は、図３及び図４に示すように、パッシベーション膜６０の一部とゲート電極２０とを覆う層間絶縁膜７０の上に設けられる。ソースフィールドプレート５０は、層間絶縁膜７０の、基板１０側とは反対側に設けられるとも言える。ソースフィールドプレート５０は、層間絶縁膜７０上であって、ゲート電極２０の近傍に、ゲート電極２０と並んで、設けられる。例えば、ソースフィールドプレート５０は、平面視で、ゲート電極２０のドレイン電極４０側に、或いは、ゲート電極２０のドレイン電極４０側の端部と部分的に重なるように、設けられる。ソースフィールドプレート５０には、Ａｕ、Ｃｕ、Ａｌ、Ｎｉ、Ｔａ、Ｔｉ等の金属材料が用いられる。
【0045】
エアブリッジ配線８０は、図３及び図４に示すように、ソース電極３０とソースフィールドプレート５０とを接続するように設けられる。エアブリッジ配線８０は、ソース電極３０と、ソースフィールドプレート５０が設けられる層間絶縁膜７０との間の空洞９０を跨いで、ソース電極３０とソースフィールドプレート５０とを接続する。エアブリッジ配線８０には、Ａｕ、Ｃｕ、Ａｌ、Ｎｉ、Ｔａ、Ｔｉ等の金属材料が用いられる。
【0046】
半導体装置１Ａでは、ゲート電極２０を覆う層間絶縁膜７０上にソースフィールドプレート５０が設けられる。半導体装置１Ａでは、ソース電極３０とソースフィールドプレート５０とが、ソース電極３０と層間絶縁膜７０との間の空洞９０を跨ぐように設けられるエアブリッジ配線８０で接続される。ソースフィールドプレート５０は、エアブリッジ配線８０を通じてソース電極３０と電気的に接続され、ソース電極３０と同電位とされる。ソースフィールドプレート５０は、半導体装置１Ａの動作時にドレイン電極４０に印加されるドレイン電圧の電界を分散し、半導体装置１Ａの破壊、耐圧の低下を抑える機能を有する。
【0047】
半導体装置１Ａでは、ソース電極３０とソースフィールドプレート５０とが、ドレイン電圧の電界がかかり易い角部を有するような形状の引き回し配線ではなく、エアブリッジ配線８０によって接続される。即ち、半導体装置１Ａでは、上記図２（Ａ）及び図２（Ｂ）に示したような形態の配線１８０ではなく、図３及び図４に示すようなエアブリッジ配線８０によってソース電極３０とソースフィールドプレート５０とが接続される。
【0048】
エアブリッジ配線８０によれば、ドレイン電圧の電界がかかり易い角部が形成されることを抑えることが可能になる。そのため、エアブリッジ配線８０の形状の観点から、エアブリッジ配線８０にはドレイン電圧の電界がかかり難くなり、エアブリッジ配線８０に破壊が生じることが抑えられるようになる。また、エアブリッジ配線８０によれば、ソース電極３０とソースフィールドプレート５０とがそれらの上部空間において接続されるようになる。そのため、エアブリッジ配線８０のレイアウトの観点から、エアブリッジ配線８０にはドレイン電圧の電界がかかり難くなり、エアブリッジ配線８０に破壊が生じることが抑えられるようになる。
【0049】
半導体装置１Ａでは、エアブリッジ配線８０が採用されることで、ドレイン電圧の電界がかかること、及び、ドレイン電圧の電界によって破壊が生じることが抑えられるようになる。これにより、ソース電極３０とソースフィールドプレート５０との電気的接続部の破壊に起因した半導体装置１Ａの耐圧の低下が効果的に抑えられる。
【0050】
半導体装置１Ａでは、ゲート電極２０が層間絶縁膜７０によって覆われて保護される。半導体装置１Ａでは、ゲート電極２０（それを覆う層間絶縁膜７０）と、ソース電極３０との間及びドレイン電極４０との間に、層間絶縁膜７０が存在しない空洞９０が設けられる。半導体装置１Ａでは、空洞９０が設けられることで、ゲート－ソース間容量Ｃｇｓ、ゲート－ドレイン間容量Ｃｇｄといった容量成分が付加されることが抑えられるようになる。これにより、容量成分の付加に起因した半導体装置１Ａの高周波特性の低下、例えば、カットオフ周波数等の高周波特性の低下が効果的に抑えられる。
【0051】
上記のような構成によれば、ソースフィールドプレート５０を備え、耐圧の低下及び高周波特性の低下が効果的に抑えられる、高性能の半導体装置１Ａが実現される。
次に、半導体装置１Ａの製造方法について説明する。
次に、半導体装置１Ａの製造方法について説明する。
【0052】
図５から図７は第１実施形態に係る半導体装置の製造方法の一例について説明する図である。図５（Ａ）には、ソース電極下層部及びドレイン電極下層部並びにパッシベーション膜形成工程の一例の要部断面図を模式的に示している。図５（Ｂ）には、ゲート電極形成工程の一例の要部断面図を模式的に示している。図５（Ｃ）には、層間絶縁膜形成工程の一例の要部断面図を模式的に示している。図６（Ａ）には、開口部形成工程の一例の要部断面図を模式的に示している。図６（Ｂ）には、ソース電極上層部及びドレイン電極上層部並びにソースフィールドプレート形成工程の一例の要部断面図を模式的に示している。図６（Ｃ）には、層間絶縁膜一部除去工程の一例の要部断面図を模式的に示している。図７（Ａ）には、エアブリッジ用レジスト及びエアブリッジ配線形成工程の一例の要部断面図を模式的に示している。図７（Ｂ）には、エアブリッジ用レジスト除去工程の一例の要部断面図を模式的に示している。
【0053】
ここでは、半導体装置１Ａの活性領域１０ａの製造を中心に説明する。
まず、図５（Ａ）に示すような基板１０が準備される。即ち、下地基板１１上に、ＭＯＶＰＥ法等を用いて、半導体層１２として、上記図１に示したようなチャネル層１２ａ、バリア層１２ｂ及びキャップ層１２ｃ等が形成され、基板１０が準備される。基板１０には、例えば、アルゴン（Ａｒ）等のイオン注入により、上記図３に示したような素子分離領域１０ｂが形成される。素子分離領域１０ｂによって画定される領域に、上記図３に示したような活性領域１０ａが形成される。
まず、図５（Ａ）に示すような基板１０が準備される。即ち、下地基板１１上に、ＭＯＶＰＥ法等を用いて、半導体層１２として、上記図１に示したようなチャネル層１２ａ、バリア層１２ｂ及びキャップ層１２ｃ等が形成され、基板１０が準備される。基板１０には、例えば、アルゴン（Ａｒ）等のイオン注入により、上記図３に示したような素子分離領域１０ｂが形成される。素子分離領域１０ｂによって画定される領域に、上記図３に示したような活性領域１０ａが形成される。
【0054】
基板１０の準備後、図５（Ａ）に示すように、基板１０の半導体層１２側の面１３上に、リソグラフィ技術、蒸着技術及びリフトオフ技術を用いて、Ｔａ及びＡｌの積層構造等を有する金属材料が形成される。これにより、ソース電極３０の下層部であるソース電極下層部３１、及び、ドレイン電極４０の下層部であるドレイン電極下層部４１が形成される。尚、ソース電極下層部３１及びドレイン電極下層部４１と共に、基板１０の素子分離領域１０ｂ上には、ソースパッド部及びドレインパッド部（例えばそれらの下層部）が形成されてもよい。
【0055】
ソース電極下層部３１及びドレイン電極下層部４１の形成前には、半導体層１２に設けた凹部にコンタクト層（再成長層）が形成されてもよい。ソース電極下層部３１及びドレイン電極下層部４１の形成後には、オーミック接続を確立するための熱処理が行われてもよい。
【0056】
ソース電極下層部３１及びドレイン電極下層部４１の形成後、図５（Ａ）に示すように、それらを形成した基板１０上に、パッシベーション膜６０が形成される。例えば、化学気相堆積（Chemical Vapor Deposition；ＣＶＤ）法等を用いて、ＳｉＮ等のパッシベーション膜６０が形成される。
【0057】
次いで、図５（Ｂ）に示すように、パッシベーション膜６０の、ソース電極下層部３１とドレイン電極下層部４１との間の所定の位置に、開口部６１が形成される。そして、開口部６１の位置に、リソグラフィ技術、蒸着技術及びリフトオフ技術を用いて、Ｎｉ及びＡｕの積層構造等を有する金属材料が形成される。これにより、ゲート電極２０が形成される。尚、ゲート電極２０と共に、基板１０の素子分離領域１０ｂ上には、ゲート電極２０と接続されるゲートバスライン２１及びゲートパッド部が形成されてもよい。
【0058】
次いで、図５（Ｃ）に示すように、パッシベーション膜６０及びゲート電極２０を覆う層間絶縁膜７０が形成される。例えば、ＣＶＤ法等を用いて、ＳｉＯ等の層間絶縁膜７０が形成される。
【0059】
次いで、図６（Ａ）に示すように、層間絶縁膜７０及びパッシベーション膜６０を貫通し、ソース電極下層部３１及びドレイン電極下層部４１にそれぞれ達する開口部９１が形成される。例えば、エッチング法を用いて、開口部９１が形成される。
【0060】
次いで、図６（Ｂ）に示すように、開口部９１の位置に、ソース電極３０の上層部であるソース電極上層部３２、及び、ドレイン電極４０の上層部であるドレイン電極上層部４２が形成される。例えば、リソグラフィ技術及びめっき技術を用いて、ソース電極上層部３２及びドレイン電極上層部４２が形成される。ソース電極上層部３２は、ソース電極下層部３１上に形成され、ソース電極下層部３１と接続される。ドレイン電極上層部４２は、ドレイン電極下層部４１上に形成され、ドレイン電極下層部４１と接続される。ソース電極上層部３２及びドレイン電極上層部４２には、Ａｕ、Ｃｕ、Ａｌ等の金属材料が用いられる。ソース電極上層部３２及びドレイン電極上層部４２には、ソース電極下層部３１及びドレイン電極下層部４１とは異なる金属材料が用いられてもよい。尚、ソース電極上層部３２及びドレイン電極上層部４２と共に、基板１０の素子分離領域１０ｂ上には、ソースパッド部及びドレインパッド部（例えばそれらの上層部）が形成されてもよい。
【0061】
ソース電極下層部３１及びソース電極上層部３２により、半導体装置１Ａのソース電極３０が形成される。ドレイン電極下層部４１及びドレイン電極上層部４２により、半導体装置１Ａのドレイン電極４０が形成される。
【0062】
ソース電極上層部３２及びドレイン電極上層部４２と共に、層間絶縁膜７０上にソースフィールドプレート５０が形成される。例えば、図６（Ｂ）に示すように、層間絶縁膜７０上であって、ゲート電極２０のドレイン電極４０側の端部に対応する位置に、ソースフィールドプレート５０が形成される。例えば、リソグラフィ技術及びめっき技術を用いて、ソースフィールドプレート５０が形成される。ソースフィールドプレート５０には、Ａｕ、Ｃｕ、Ａｌ等の金属材料が用いられる。ソースフィールドプレート５０には、ソース電極上層部３２及びドレイン電極上層部４２とは異なる金属材料が用いられてもよい。
【0063】
次いで、図６（Ｃ）に示すように、層間絶縁膜７０が部分的に除去される。ここでは、ソースフィールドプレート５０が形成された領域を含む、ゲート電極２０（及びゲートバスライン２１）の周辺に、層間絶縁膜７０が残存するように、層間絶縁膜７０が部分的に除去される。このように層間絶縁膜７０が部分的に除去されることで、残存する層間絶縁膜７０とソース電極３０及びドレイン電極４０との間に、層間絶縁膜７０が介在されない空洞９０が形成される。
【0064】
次いで、図７（Ａ）に示すように、層間絶縁膜７０とソース電極３０との間の空洞９０を埋めるように、犠牲層となるエアブリッジ用レジスト８１が形成される。そして、図７（Ａ）に示すように、エアブリッジ用レジスト８１上に、層間絶縁膜７０上のソースフィールドプレート５０と、ソース電極３０（そのソース電極上層部３２）とを接続する、エアブリッジ配線８０が形成される。例えば、リソグラフィ技術及びめっき技術を用いて、エアブリッジ配線８０が形成される。エアブリッジ配線８０には、Ａｕ、Ｃｕ、Ａｌ等の金属材料が用いられる。エアブリッジ配線８０には、ソースフィールドプレート５０及びソース電極３０とは異なる金属材料が用いられてもよい。
【0065】
次いで、図８（Ｂ）に示すように、犠牲層のエアブリッジ用レジスト８１が除去される。これにより、ゲート電極２０を覆う層間絶縁膜７０との間に空洞９０を介してソース電極３０が設けられ、層間絶縁膜７０上のソースフィールドプレート５０と、ソース電極３０とが、エアブリッジ配線８０で接続された構造が形成される。
【0066】
【0067】
半導体装置１Ａでは、ソースフィールドプレート５０とソース電極３０とがエアブリッジ配線８０で接続されることで、ドレイン電圧の電界による破壊が抑えられ、耐圧の低下が抑えられる。更に、半導体装置１Ａでは、ゲート電極２０とソース電極３０及びドレイン電極４０との間に空洞９０が設けられることで、容量成分の付加に起因した高周波特性の低下が抑えられる。ソースフィールドプレート５０を備え、耐圧の低下及び高周波特性の低下が抑えられる、高性能の半導体装置１Ａが実現される。
【0068】
尚、この第１実施形態の説明では、窒化物半導体を用いたＨＥＭＴを例にしたが、上記のような構成は、窒化物半導体以外の半導体又は化合物半導体を用いた各種ＦＥＴに適用することもできる。即ち、ゲート電極を覆う層間絶縁膜上のソースフィールドプレートと、ソース電極とを、エアブリッジ配線で接続する構成は、ＨＥＭＴに限らず、各種ＦＥＴに適用可能である。以下に述べる第２から第４実施形態についても同様である。
【0069】
［第２実施形態］
図８は第２実施形態に係る半導体装置の一例について説明する図である。図８には、第２実施形態に係る半導体装置の一例の要部断面図を模式的に示している。尚、便宜上、平面図の図８にもハッチングを付している。
図８は第２実施形態に係る半導体装置の一例について説明する図である。図８には、第２実施形態に係る半導体装置の一例の要部断面図を模式的に示している。尚、便宜上、平面図の図８にもハッチングを付している。
【0070】
図８に示す半導体装置１Ｂは、層間絶縁膜７０上のソースフィールドプレート５０とソース電極３０とを接続するエアブリッジ配線８０が複数とされた構成を有する。半導体装置１Ｂは、このような構成を有する点で、上記第１実施形態で述べた半導体装置１Ａと相違する。
【0071】
半導体装置１Ｂによっても、上記半導体装置１Ａについて述べたのと同様の効果が得られる。即ち、半導体装置１Ｂでは、ソースフィールドプレート５０とソース電極３０とが複数のエアブリッジ配線８０で接続されることで、ドレイン電圧の電界による破壊が抑えられ、耐圧の低下が抑えられる。更に、半導体装置１Ｂでは、ゲート電極２０とソース電極３０及びドレイン電極４０との間に空洞９０が設けられることで、容量成分の付加に起因した高周波特性の低下が抑えられる。ソースフィールドプレート５０を備え、耐圧の低下及び高周波特性の低下が抑えられる、高性能の半導体装置１Ｂが実現される。
【0072】
また、半導体装置１Ｂでは、エアブリッジ配線８０が複数とされている。そのため、個々のエアブリッジ配線８０を精度良く形成し、ソースフィールドプレート５０とソース電極３０とを接続することができる。一方向に長尺のソースフィールドプレート５０とソース電極３０との間を１つのエアブリッジ配線８０で接続する場合には、長尺の１つのエアブリッジ配線８０を形成する際、当該エアブリッジ配線８０が途切れたり膜厚が変動したりすることが起こり得る。その結果、ソースフィールドプレート５０の電位が不安定となったりドレイン電圧の電界が局所的にかかったりする等の事態が起こり得る。これに対し、エアブリッジ配線８０を複数とすると、長尺の１つのエアブリッジ配線８０を形成する場合に比べて、個々のエアブリッジ配線８０を、途切れたり膜厚が変動したりすることを抑えて、精度良く形成することが可能になる。その結果、上記のような事態を抑えることが可能になる。
【0073】
半導体装置１Ｂの製造では、上記図７（Ａ）に示した工程において、エアブリッジ用レジスト８１の形成後、リソグラフィ技術及びめっき技術を用いて、ソースフィールドプレート５０とソース電極３０とを接続する複数のエアブリッジ配線８０が形成される。その他の工程は、上記半導体装置１Ａの製造について述べたのと同様とすることができる。
【0074】
【0075】
図９に示す半導体装置１Ｃは、基板１０（その面１３）に対し、ソースフィールドプレート５０がソース電極３０よりも低い位置に設けられた構成を有する。即ち、半導体装置１Ｃは、ソースフィールドプレート５０の、基板１０側とは反対側の面５０ａが、ソース電極３０の、基板１０側とは反対側の面３０ａよりも、基板１０側に位置する構成を有する。尚、ソースフィールドプレート５０の面５０ａを「第２面」とも言い、ソース電極３０の面３０ａを「第３面」とも言う。半導体装置１Ｃは、このような構成を有する点で、上記第１実施形態で述べた半導体装置１Ａと相違する。
【0076】
半導体装置１Ｃによっても、上記半導体装置１Ａについて述べたのと同様の効果が得られる。即ち、半導体装置１Ｃでは、ソースフィールドプレート５０とソース電極３０とがエアブリッジ配線８０で接続されることで、ドレイン電圧の電界による破壊が抑えられ、耐圧の低下が抑えられる。更に、半導体装置１Ｃでは、ゲート電極２０とソース電極３０及びドレイン電極４０との間に空洞９０が設けられることで、容量成分の付加に起因した高周波特性の低下が抑えられる。ソースフィールドプレート５０を備え、耐圧の低下及び高周波特性の低下が抑えられる、高性能の半導体装置１Ｃが実現される。
【0077】
半導体装置１Ｃでは、基板１０に対し、ソースフィールドプレート５０がソース電極３０よりも低い位置に設けられる。半導体装置１Ｃでは、ゲート電極２０を覆う層間絶縁膜７０の膜厚が、ソース電極３０の高さに比べて薄くなるように調整される。ソース電極３０に対して比較的薄くなるように膜厚が調整された層間絶縁膜７０上にソースフィールドプレート５０が形成され、そのソースフィールドプレート５０とソース電極３０とがエアブリッジ配線８０で接続される。
【0078】
半導体装置１Ｃのように、ソースフィールドプレート５０は、必ずしもその面５０ａがソース電極３０の面３０ａと同じ高さに位置していることを要しない。半導体装置１Ｃでは、ソース電極３０の高さに対し、層間絶縁膜７０の膜厚及びソースフィールドプレート５０の高さを調整することができる。例えば、半導体装置１Ｃのソース電極３０の高さを、上記半導体装置１Ａのソース電極３０と同じ高さに設定した場合、半導体装置１Ｃの層間絶縁膜７０の膜厚は、上記半導体装置１Ａの層間絶縁膜７０の膜厚に比べて、相対的に薄くなる。その結果、半導体装置１Ｃの基板１０に対するソースフィールドプレート５０の高さは、上記半導体装置１Ａの基板１０に対するソースフィールドプレート５０の高さに比べて、相対的に低くなる。
【0079】
半導体装置１Ｃでは、ソース電極３０の高さとは独立に、ソースフィールドプレート５０とゲート電極２０との間の距離を調整することができる。半導体装置１Ｃでは、ドレイン電圧の電界に基づき、ソースフィールドプレート５０とゲート電極２０との間の距離を調整することもできる。半導体装置１Ｃによれば、ソースフィールドプレート５０とゲート電極２０との間の距離を調整し、ドレイン電圧の電界をソースフィールドプレート５０で効果的に分散し、ドレイン電圧の電界がゲート電極２０に集中することを効果的に抑えることが可能になる。
【0080】
次に、半導体装置１Ｃの製造方法について説明する。
図１０及び図１１は第３実施形態に係る半導体装置の製造方法の一例について説明する図である。図１０（Ａ）には、電極形成用レジスト形成工程の一例の要部断面図を模式的に示している。図１０（Ｂ）には、開口部形成工程の一例の要部断面図を模式的に示している。図１０（Ｃ）には、ソース電極最上層部及びドレイン電極最上層部形成工程の一例の要部断面図を模式的に示している。図１１（Ａ）には、電極形成用レジスト除去工程の一例の要部断面図を模式的に示している。図１１（Ｂ）には、エアブリッジ用レジスト及びエアブリッジ配線形成工程の一例の要部断面図を模式的に示している。図１１（Ｃ）には、エアブリッジ用レジスト除去工程の一例の要部断面図を模式的に示している。
図１０及び図１１は第３実施形態に係る半導体装置の製造方法の一例について説明する図である。図１０（Ａ）には、電極形成用レジスト形成工程の一例の要部断面図を模式的に示している。図１０（Ｂ）には、開口部形成工程の一例の要部断面図を模式的に示している。図１０（Ｃ）には、ソース電極最上層部及びドレイン電極最上層部形成工程の一例の要部断面図を模式的に示している。図１１（Ａ）には、電極形成用レジスト除去工程の一例の要部断面図を模式的に示している。図１１（Ｂ）には、エアブリッジ用レジスト及びエアブリッジ配線形成工程の一例の要部断面図を模式的に示している。図１１（Ｃ）には、エアブリッジ用レジスト除去工程の一例の要部断面図を模式的に示している。
【0081】
【0082】
【0083】
次いで、図１０（Ｂ）に示すように、電極形成用レジスト９３に、ソース電極上層部３２及びドレイン電極上層部４２に通じる開口部９４が形成される。
次いで、図１０（Ｃ）に示すように、開口部９４に、ソース電極最上層部３３及びドレイン電極最上層部４３が形成される。例えば、めっき技術を用いて、ソース電極最上層部３３及びドレイン電極最上層部４３が形成される。ソース電極最上層部３３は、ソース電極上層部３２上に形成され、ソース電極上層部３２と接続される。ドレイン電極最上層部４３は、ドレイン電極上層部４２上に形成され、ドレイン電極上層部４２と接続される。ソース電極最上層部３３及びドレイン電極最上層部４３には、Ａｕ、Ｃｕ、Ａｌ等の金属材料が用いられる。ソース電極最上層部３３及びドレイン電極最上層部４３には、ソース電極上層部３２及びドレイン電極上層部４２とは異なる金属材料が用いられてもよい。尚、ソース電極最上層部３３及びドレイン電極最上層部４３と共に、基板１０の素子分離領域１０ｂ上には、ソースパッド部及びドレインパッド部（例えばそれらの最上層部）が形成されてもよい。
次いで、図１０（Ｃ）に示すように、開口部９４に、ソース電極最上層部３３及びドレイン電極最上層部４３が形成される。例えば、めっき技術を用いて、ソース電極最上層部３３及びドレイン電極最上層部４３が形成される。ソース電極最上層部３３は、ソース電極上層部３２上に形成され、ソース電極上層部３２と接続される。ドレイン電極最上層部４３は、ドレイン電極上層部４２上に形成され、ドレイン電極上層部４２と接続される。ソース電極最上層部３３及びドレイン電極最上層部４３には、Ａｕ、Ｃｕ、Ａｌ等の金属材料が用いられる。ソース電極最上層部３３及びドレイン電極最上層部４３には、ソース電極上層部３２及びドレイン電極上層部４２とは異なる金属材料が用いられてもよい。尚、ソース電極最上層部３３及びドレイン電極最上層部４３と共に、基板１０の素子分離領域１０ｂ上には、ソースパッド部及びドレインパッド部（例えばそれらの最上層部）が形成されてもよい。
【0084】
ソース電極下層部３１、ソース電極上層部３２及びソース電極最上層部３３により、半導体装置１Ｃのソース電極３０が形成される。ドレイン電極下層部４１、ドレイン電極上層部４２及びドレイン電極最上層部４３により、半導体装置１Ｃのドレイン電極４０が形成される。
【0085】
次いで、図１１（Ａ）に示すように、電極形成用レジスト９３が除去される。
このようにして、基板１０（その面１３）に対し、ソースフィールドプレート５０がソース電極３０よりも低い位置に設けられた構成、即ち、ソースフィールドプレート５０の面５０ａが、ソース電極３０の面３０ａよりも基板１０側に位置する構成が得られる。
このようにして、基板１０（その面１３）に対し、ソースフィールドプレート５０がソース電極３０よりも低い位置に設けられた構成、即ち、ソースフィールドプレート５０の面５０ａが、ソース電極３０の面３０ａよりも基板１０側に位置する構成が得られる。
【0086】
次いで、図１１（Ｂ）に示すように、層間絶縁膜７０とソース電極３０との間の空洞９０を埋めるように、犠牲層となるエアブリッジ用レジスト８１が形成される。そして、図７（Ａ）に示すように、エアブリッジ用レジスト８１上に、層間絶縁膜７０上のソースフィールドプレート５０と、ソース電極３０（そのソース電極最上層部３３）とを接続する、エアブリッジ配線８０が形成される。例えば、リソグラフィ技術及びめっき技術を用いて、エアブリッジ配線８０が形成される。エアブリッジ配線８０には、Ａｕ、Ｃｕ、Ａｌ等の金属材料が用いられる。エアブリッジ配線８０には、ソースフィールドプレート５０及びソース電極３０とは異なる金属材料が用いられてもよい。
【0087】
次いで、図１１（Ｃ）に示すように、エアブリッジ用レジスト８１が除去される。これにより、ゲート電極２０を覆う層間絶縁膜７０との間に空洞９０を介してソース電極３０が設けられ、層間絶縁膜７０上のソースフィールドプレート５０と、ソース電極３０とが、エアブリッジ配線８０で接続された構造が形成される。
【0088】
【0089】
【0090】
図１２に示す半導体装置１Ｄは、ソース電極３０とドレイン電極４０との間に層間絶縁膜７０が充填された構成を有する。即ち、半導体装置１Ｄは、上記のような空洞９０が設けられない構成を有する。半導体装置１Ｄは、このような構成を有する点で、上記第１実施形態で述べた半導体装置１Ａと相違する。
【0091】
半導体装置１Ｄによっても、上記半導体装置１Ａについて述べたのと同様に、ソースフィールドプレート５０とソース電極３０とがエアブリッジ配線８０で接続されることで、ドレイン電圧の電界による破壊が抑えられ、耐圧の低下が抑えられる。ソースフィールドプレート５０を備え、耐圧の低下が抑えられる、高性能の半導体装置１Ｄが実現される。
【0092】
半導体装置１Ｄの製造では、上記図６（Ｂ）の工程後、上記図７（Ａ）の工程の例に従い、ソースフィールドプレート５０とソース電極３０との間に残存する層間絶縁膜７０上に、エアブリッジ用レジスト８１が形成される。そして、エアブリッジ用レジスト８１上に、ソースフィールドプレート５０とソース電極３０とを接続するエアブリッジ配線８０が形成される。その後、エアブリッジ用レジスト８１が除去される。その他の工程は、上記半導体装置１Ａの製造について述べたのと同様とすることができる。
【0093】
半導体装置１Ｄでは、層間絶縁膜７０を部分的に除去して空洞９０を形成する工程（図６（Ｃ））を省略し、製造工数を削減することが可能になる。
尚、半導体装置１Ｄにおいて、上記第３実施形態の例に従い、層間絶縁膜７０の膜厚及びソース電極３０の高さを調整し、ソースフィールドプレート５０をソース電極３０よりも低い位置としてもよい。それにより、ソースフィールドプレート５０とゲート電極２０との間の距離を調整してもよい。この場合は、上記図６（Ｂ）の工程後、上記図１０（Ａ）以降の工程の例に従い、電極形成用レジスト９３を用いたソース電極最上層部３３及びドレイン電極最上層部４３の形成（図１０（Ａ）－図１１（Ａ））、並びに、エアブリッジ配線８０の形成（図１１（Ｂ）－図１１（Ｃ））が行われる。
尚、半導体装置１Ｄにおいて、上記第３実施形態の例に従い、層間絶縁膜７０の膜厚及びソース電極３０の高さを調整し、ソースフィールドプレート５０をソース電極３０よりも低い位置としてもよい。それにより、ソースフィールドプレート５０とゲート電極２０との間の距離を調整してもよい。この場合は、上記図６（Ｂ）の工程後、上記図１０（Ａ）以降の工程の例に従い、電極形成用レジスト９３を用いたソース電極最上層部３３及びドレイン電極最上層部４３の形成（図１０（Ａ）－図１１（Ａ））、並びに、エアブリッジ配線８０の形成（図１１（Ｂ）－図１１（Ｃ））が行われる。
【0094】
以上、第１から第４実施形態について説明した。
以上述べた半導体装置１Ａ、１Ｂ、１Ｃ、１Ｄ等は、各種電子装置に適用することができる。例として、上記のような構成を有する半導体装置を、半導体パッケージ、力率改善回路、電源装置及び増幅器に適用する場合について、以下に説明する。
以上述べた半導体装置１Ａ、１Ｂ、１Ｃ、１Ｄ等は、各種電子装置に適用することができる。例として、上記のような構成を有する半導体装置を、半導体パッケージ、力率改善回路、電源装置及び増幅器に適用する場合について、以下に説明する。
【0095】
［第５実施形態］
ここでは、上記のような構成を有する半導体装置の、半導体パッケージへの適用例を、第５実施形態として説明する。
ここでは、上記のような構成を有する半導体装置の、半導体パッケージへの適用例を、第５実施形態として説明する。
【0096】
図１３は第５実施形態に係る半導体パッケージの一例について説明する図である。図１３には、半導体パッケージの一例の要部平面図を模式的に示している。
図１３に示す半導体パッケージ２００は、ディスクリートパッケージの一例である。半導体パッケージ２００は、例えば、上記第１実施形態で述べたような半導体装置１Ａ（図３及び図４等）、半導体装置１Ａが搭載されたリードフレーム２１０、及び、それらを封止する樹脂２２０を含む。
図１３に示す半導体パッケージ２００は、ディスクリートパッケージの一例である。半導体パッケージ２００は、例えば、上記第１実施形態で述べたような半導体装置１Ａ（図３及び図４等）、半導体装置１Ａが搭載されたリードフレーム２１０、及び、それらを封止する樹脂２２０を含む。
【0097】
半導体装置１Ａは、例えば、リードフレーム２１０のダイパッド２１０ａ上にダイアタッチ材等（図示せず）を用いて搭載される。半導体装置１Ａには、上記ゲート電極２０と接続されたパッド２４、ソース電極３０と接続されたパッド３４、及び、ドレイン電極４０と接続されたパッド４４が設けられる。パッド２４、パッド３４及びパッド４４はそれぞれ、Ａｕ、Ａｌ等のワイヤ２３０を用いてリードフレーム２１０のゲートリード２１１、ソースリード２１２及びドレインリード２１３に接続される。ゲートリード２１１、ソースリード２１２及びドレインリード２１３の各一部が露出するように、リードフレーム２１０とそれに搭載された半導体装置１Ａ及びそれらを接続するワイヤ２３０が、樹脂２２０で封止される。
【0098】
半導体装置１Ａの、ゲート電極２０と接続されたパッド２４及びドレイン電極４０と接続されたパッド４４が設けられる面とは反対側の面に、ソース電極３０と接続された外部接続用電極が設けられてもよい。当該外部接続用電極を、ソースリード２１２に繋がるダイパッド２１０ａに、半田等の導電性接合材を用いて接続してもよい。
【0099】
例えば、上記第１実施形態で述べたような半導体装置１Ａが用いられ、このような構成を有する半導体パッケージ２００が得られる。
上記のように、半導体装置１Ａでは、ソースフィールドプレート５０とソース電極３０とがエアブリッジ配線８０で接続されることで、ドレイン電圧の電界による破壊が抑えられ、耐圧の低下が抑えられる。更に、半導体装置１Ａでは、ゲート電極２０とソース電極３０及びドレイン電極４０との間に空洞９０が設けられることで、容量成分の付加に起因した高周波特性の低下が抑えられる。これにより、ソースフィールドプレート５０を備えた高性能の半導体装置１Ａが実現される。このような半導体装置１Ａが用いられ、高性能の半導体パッケージ２００が実現される。
上記のように、半導体装置１Ａでは、ソースフィールドプレート５０とソース電極３０とがエアブリッジ配線８０で接続されることで、ドレイン電圧の電界による破壊が抑えられ、耐圧の低下が抑えられる。更に、半導体装置１Ａでは、ゲート電極２０とソース電極３０及びドレイン電極４０との間に空洞９０が設けられることで、容量成分の付加に起因した高周波特性の低下が抑えられる。これにより、ソースフィールドプレート５０を備えた高性能の半導体装置１Ａが実現される。このような半導体装置１Ａが用いられ、高性能の半導体パッケージ２００が実現される。
【0100】
ここでは、半導体装置１Ａを例にしたが、他の半導体装置１Ｂ、１Ｃ、１Ｄ等を用いて同様に半導体パッケージを得ることが可能である。
［第６実施形態］
ここでは、上記のような構成を有する半導体装置の、力率改善回路への適用例を、第６実施形態として説明する。
［第６実施形態］
ここでは、上記のような構成を有する半導体装置の、力率改善回路への適用例を、第６実施形態として説明する。
【0101】
図１４は第６実施形態に係る力率改善回路の一例について説明する図である。図１４には、力率改善回路の一例の等価回路図を示している。
図１４に示す力率改善（Power Factor Correction；ＰＦＣ）回路３００は、スイッチ素子３１０、ダイオード３２０、チョークコイル３３０、コンデンサ３４０、コンデンサ３５０、ダイオードブリッジ３６０及び交流電源３７０（ＡＣ）を含む。
図１４に示す力率改善（Power Factor Correction；ＰＦＣ）回路３００は、スイッチ素子３１０、ダイオード３２０、チョークコイル３３０、コンデンサ３４０、コンデンサ３５０、ダイオードブリッジ３６０及び交流電源３７０（ＡＣ）を含む。
【0102】
ＰＦＣ回路３００において、スイッチ素子３１０のドレイン電極と、ダイオード３２０のアノード端子及びチョークコイル３３０の一端子とが接続される。スイッチ素子３１０のソース電極と、コンデンサ３４０の一端子及びコンデンサ３５０の一端子とが接続される。コンデンサ３４０の他端子とチョークコイル３３０の他端子とが接続される。コンデンサ３５０の他端子とダイオード３２０のカソード端子とが接続される。また、スイッチ素子３１０のゲート電極には、ゲートドライバが接続される。コンデンサ３４０の両端子間には、ダイオードブリッジ３６０を介して交流電源３７０が接続され、コンデンサ３５０の両端子間から直流電源（ＤＣ）が取り出される。
【0103】
例えば、このような構成を有するＰＦＣ回路３００のスイッチ素子３１０に、上記半導体装置１Ａ、１Ｂ、１Ｃ、１Ｄ等が用いられる。
上記のように、半導体装置１Ａ、１Ｂ、１Ｃ、１Ｄ等では、ソースフィールドプレート５０とソース電極３０とがエアブリッジ配線８０で接続されることで、ドレイン電圧の電界による破壊が抑えられ、耐圧の低下が抑えられる。更に、半導体装置１Ａ、１Ｂ、１Ｃ等では、ゲート電極２０とソース電極３０及びドレイン電極４０との間に空洞９０が設けられることで、容量成分の付加に起因した高周波特性の低下が抑えられる。これにより、ソースフィールドプレート５０を備えた高性能の半導体装置１Ａ、１Ｂ、１Ｃ、１Ｄ等が実現される。このような半導体装置１Ａ、１Ｂ、１Ｃ、１Ｄ等が用いられ、高性能のＰＦＣ回路３００が実現される。
上記のように、半導体装置１Ａ、１Ｂ、１Ｃ、１Ｄ等では、ソースフィールドプレート５０とソース電極３０とがエアブリッジ配線８０で接続されることで、ドレイン電圧の電界による破壊が抑えられ、耐圧の低下が抑えられる。更に、半導体装置１Ａ、１Ｂ、１Ｃ等では、ゲート電極２０とソース電極３０及びドレイン電極４０との間に空洞９０が設けられることで、容量成分の付加に起因した高周波特性の低下が抑えられる。これにより、ソースフィールドプレート５０を備えた高性能の半導体装置１Ａ、１Ｂ、１Ｃ、１Ｄ等が実現される。このような半導体装置１Ａ、１Ｂ、１Ｃ、１Ｄ等が用いられ、高性能のＰＦＣ回路３００が実現される。
【0104】
［第７実施形態］
ここでは、上記のような構成を有する半導体装置の、電源装置への適用例を、第７実施形態として説明する。
ここでは、上記のような構成を有する半導体装置の、電源装置への適用例を、第７実施形態として説明する。
【0105】
図１５は第７実施形態に係る電源装置の一例について説明する図である。図１５には、電源装置の一例の等価回路図を示している。
図１５に示す電源装置４００は、一次側回路４１０及び二次側回路４２０、並びに一次側回路４１０と二次側回路４２０との間に設けられるトランス４３０を含む。
図１５に示す電源装置４００は、一次側回路４１０及び二次側回路４２０、並びに一次側回路４１０と二次側回路４２０との間に設けられるトランス４３０を含む。
【0106】
一次側回路４１０には、上記第６実施形態で述べたようなＰＦＣ回路３００、及びＰＦＣ回路３００のコンデンサ３５０の両端子間に接続されたインバータ回路、例えば、フルブリッジインバータ回路４４０が含まれる。フルブリッジインバータ回路４４０には、複数、ここでは一例として４つのスイッチ素子４４１、スイッチ素子４４２、スイッチ素子４４３及びスイッチ素子４４４が含まれる。
【0107】
二次側回路４２０には、複数、ここでは一例として３つのスイッチ素子４２１、スイッチ素子４２２及びスイッチ素子４２３が含まれる。
例えば、このような構成を有する電源装置４００の、一次側回路４１０に含まれるＰＦＣ回路３００のスイッチ素子３１０、及びフルブリッジインバータ回路４４０のスイッチ素子４４１－４４４に、上記半導体装置１Ａ、１Ｂ、１Ｃ、１Ｄ等が用いられる。例えば、電源装置４００の、二次側回路４２０のスイッチ素子４２１、４２２、４２３には、Ｓｉを用いた通常のＭＩＳ型電界効果トランジスタが用いられる。
例えば、このような構成を有する電源装置４００の、一次側回路４１０に含まれるＰＦＣ回路３００のスイッチ素子３１０、及びフルブリッジインバータ回路４４０のスイッチ素子４４１－４４４に、上記半導体装置１Ａ、１Ｂ、１Ｃ、１Ｄ等が用いられる。例えば、電源装置４００の、二次側回路４２０のスイッチ素子４２１、４２２、４２３には、Ｓｉを用いた通常のＭＩＳ型電界効果トランジスタが用いられる。
【0108】
上記のように、半導体装置１Ａ、１Ｂ、１Ｃ、１Ｄ等では、ソースフィールドプレート５０とソース電極３０とがエアブリッジ配線８０で接続されることで、ドレイン電圧の電界による破壊が抑えられ、耐圧の低下が抑えられる。更に、半導体装置１Ａ、１Ｂ、１Ｃ等では、ゲート電極２０とソース電極３０及びドレイン電極４０との間に空洞９０が設けられることで、容量成分の付加に起因した高周波特性の低下が抑えられる。これにより、ソースフィールドプレート５０を備えた高性能の半導体装置１Ａ、１Ｂ、１Ｃ、１Ｄ等が実現される。このような半導体装置１Ａ、１Ｂ、１Ｃ、１Ｄ等が用いられ、高性能の電源装置４００が実現される。
【0109】
［第８実施形態］
ここでは、上記のような構成を有する半導体装置の、増幅器への適用例を、第８実施形態として説明する。
ここでは、上記のような構成を有する半導体装置の、増幅器への適用例を、第８実施形態として説明する。
【0110】
図１６は第８実施形態に係る増幅器の一例について説明する図である。図１６には、増幅器の一例の等価回路図を示している。
図１６に示す増幅器５００は、デジタルプレディストーション回路５１０、ミキサー５２０、ミキサー５３０及びパワーアンプ５４０を含む。
図１６に示す増幅器５００は、デジタルプレディストーション回路５１０、ミキサー５２０、ミキサー５３０及びパワーアンプ５４０を含む。
【0111】
デジタルプレディストーション回路５１０は、入力信号の非線形歪みを補償する。ミキサー５２０は、非線形歪みが補償された入力信号ＳＩと交流信号とをミキシングする。パワーアンプ５４０は、入力信号ＳＩが交流信号とミキシングされた信号を増幅する。増幅器５００では、例えば、スイッチの切り替えにより、出力信号ＳＯをミキサー５３０で交流信号とミキシングしてデジタルプレディストーション回路５１０に送出することができる。増幅器５００は、高周波増幅器、高出力増幅器として使用することができる。
【0112】
このような構成を有する増幅器５００のパワーアンプ５４０に、上記半導体装置１Ａ、１Ｂ、１Ｃ、１Ｄ等が用いられる。
上記のように、半導体装置１Ａ、１Ｂ、１Ｃ、１Ｄ等では、ソースフィールドプレート５０とソース電極３０とがエアブリッジ配線８０で接続されることで、ドレイン電圧の電界による破壊が抑えられ、耐圧の低下が抑えられる。更に、半導体装置１Ａ、１Ｂ、１Ｃ等では、ゲート電極２０とソース電極３０及びドレイン電極４０との間に空洞９０が設けられることで、容量成分の付加に起因した高周波特性の低下が抑えられる。これにより、ソースフィールドプレート５０を備えた高性能の半導体装置１Ａ、１Ｂ、１Ｃ、１Ｄ等が実現される。このような半導体装置１Ａ、１Ｂ、１Ｃ、１Ｄ等が用いられ、高性能の増幅器５００が実現される。
上記のように、半導体装置１Ａ、１Ｂ、１Ｃ、１Ｄ等では、ソースフィールドプレート５０とソース電極３０とがエアブリッジ配線８０で接続されることで、ドレイン電圧の電界による破壊が抑えられ、耐圧の低下が抑えられる。更に、半導体装置１Ａ、１Ｂ、１Ｃ等では、ゲート電極２０とソース電極３０及びドレイン電極４０との間に空洞９０が設けられることで、容量成分の付加に起因した高周波特性の低下が抑えられる。これにより、ソースフィールドプレート５０を備えた高性能の半導体装置１Ａ、１Ｂ、１Ｃ、１Ｄ等が実現される。このような半導体装置１Ａ、１Ｂ、１Ｃ、１Ｄ等が用いられ、高性能の増幅器５００が実現される。
【0113】
上記半導体装置１Ａ、１Ｂ、１Ｃ、１Ｄ等を適用した各種電子装置（上記第５から第８実施形態で述べた半導体パッケージ２００、ＰＦＣ回路３００、電源装置４００及び増幅器５００等）は、各種電子機器又は電子装置に搭載することができる。例えば、コンピュータ（パーソナルコンピュータ、スーパーコンピュータ、サーバ等）、スマートフォン、携帯電話、タブレット端末、センサ、カメラ、オーディオ機器、測定装置、検査装置、製造装置、送信器、受信器、レーダー装置といった、各種電子機器又は電子装置に搭載することが可能である。
【0114】
以上説明した実施の形態に関し、更に以下の付記を開示する。
（付記１） 基板と、
前記基板の第１面側に設けられるゲート電極と、
前記基板の前記第１面側の、前記ゲート電極の両側にそれぞれ設けられるソース電極及びドレイン電極と、
前記基板の前記第１面側の、前記ゲート電極と前記ドレイン電極との間であって、前記ドレイン電極よりも前記ゲート電極の近傍に設けられるソースフィールドプレートと、
前記ソース電極と前記ソースフィールドプレートとを接続するエアブリッジ配線と、
を含む、半導体装置。
（付記１） 基板と、
前記基板の第１面側に設けられるゲート電極と、
前記基板の前記第１面側の、前記ゲート電極の両側にそれぞれ設けられるソース電極及びドレイン電極と、
前記基板の前記第１面側の、前記ゲート電極と前記ドレイン電極との間であって、前記ドレイン電極よりも前記ゲート電極の近傍に設けられるソースフィールドプレートと、
前記ソース電極と前記ソースフィールドプレートとを接続するエアブリッジ配線と、
を含む、半導体装置。
【0115】
（付記２） 前記基板の前記第１面側の、前記ソース電極と前記ドレイン電極との間に設けられるパッシベーション膜と、
前記基板の前記第１面側に設けられ、前記パッシベーション膜及び前記ゲート電極を覆う層間絶縁膜と、
を含む、付記１に記載の半導体装置。
前記基板の前記第１面側に設けられ、前記パッシベーション膜及び前記ゲート電極を覆う層間絶縁膜と、
を含む、付記１に記載の半導体装置。
【0116】
（付記３） 前記ソースフィールドプレートは、前記層間絶縁膜の、前記基板側とは反対側に設けられる、付記２に記載の半導体装置。
（付記４） 前記層間絶縁膜と前記ソース電極との間、及び、前記層間絶縁膜と前記ドレイン電極との間に、空洞が設けられる、付記２に記載の半導体装置。
（付記４） 前記層間絶縁膜と前記ソース電極との間、及び、前記層間絶縁膜と前記ドレイン電極との間に、空洞が設けられる、付記２に記載の半導体装置。
【0117】
（付記５） 前記ソースフィールドプレートの、前記基板側とは反対側の第２面は、前記ソース電極の、前記基板側とは反対側の第３面よりも、前記基板側に位置する、付記２に記載の半導体装置。
【0118】
（付記６） 基板の第１面側に、ゲート電極と、前記ゲート電極の両側にそれぞれ設けられるソース電極及びドレイン電極とを形成する工程と、
前記基板の前記第１面側の、前記ゲート電極と前記ドレイン電極との間であって、前記ドレイン電極よりも前記ゲート電極の近傍に、ソースフィールドプレートを形成する工程と、
前記ソース電極と前記ソースフィールドプレートとを接続するエアブリッジ配線を形成する工程と、
を含む、半導体装置の製造方法。
前記基板の前記第１面側の、前記ゲート電極と前記ドレイン電極との間であって、前記ドレイン電極よりも前記ゲート電極の近傍に、ソースフィールドプレートを形成する工程と、
前記ソース電極と前記ソースフィールドプレートとを接続するエアブリッジ配線を形成する工程と、
を含む、半導体装置の製造方法。
【0119】
（付記７） 前記基板の前記第１面側の、前記ソース電極と前記ドレイン電極との間に、パッシベーション膜を形成する工程と、
前記基板の前記第１面側に、前記パッシベーション膜及び前記ゲート電極を覆う層間絶縁膜を形成する工程と、
を含む、付記６に記載の半導体装置の製造方法。
前記基板の前記第１面側に、前記パッシベーション膜及び前記ゲート電極を覆う層間絶縁膜を形成する工程と、
を含む、付記６に記載の半導体装置の製造方法。
【0120】
（付記８） 前記ソースフィールドプレートを形成する工程は、前記層間絶縁膜の、前記基板側とは反対側に、前記ソースフィールドプレートを形成する工程を含む、付記７に記載の半導体装置の製造方法。
【0121】
（付記９） 前記層間絶縁膜を形成する工程は、前記層間絶縁膜と前記ソース電極との間、及び、前記層間絶縁膜と前記ドレイン電極との間に、空洞が設けられるように、前記層間絶縁膜を形成する工程を含む、付記７に記載の半導体装置の製造方法。
【0122】
（付記１０） 前記ソース電極を形成する工程は、前記ソースフィールドプレートの、前記基板側とは反対側の第２面が、前記ソース電極の、前記基板側とは反対側の第３面よりも、前記基板側に位置するように、前記ソース電極を形成する工程を含む、付記７に記載の半導体装置の製造方法。
【0123】
（付記１１） 基板と、
前記基板の第１面側に設けられるゲート電極と、
前記基板の前記第１面側の、前記ゲート電極の両側にそれぞれ設けられるソース電極及びドレイン電極と、
前記基板の前記第１面側の、前記ゲート電極と前記ドレイン電極との間であって、前記ドレイン電極よりも前記ゲート電極の近傍に設けられるソースフィールドプレートと、
前記ソース電極と前記ソースフィールドプレートとを接続するエアブリッジ配線と、
を含む半導体装置を備える、電子装置。
前記基板の第１面側に設けられるゲート電極と、
前記基板の前記第１面側の、前記ゲート電極の両側にそれぞれ設けられるソース電極及びドレイン電極と、
前記基板の前記第１面側の、前記ゲート電極と前記ドレイン電極との間であって、前記ドレイン電極よりも前記ゲート電極の近傍に設けられるソースフィールドプレートと、
前記ソース電極と前記ソースフィールドプレートとを接続するエアブリッジ配線と、
を含む半導体装置を備える、電子装置。
【符号の説明】
【0124】
１、１Ａ、１Ｂ、１Ｃ、１Ｄ、１００ 半導体装置
１０、１１０ 基板
１０ａ、１１０ａ 活性領域
１０ｂ、１１０ｂ 素子分離領域
１１、１１１ 下地基板
１２、１１２ 半導体層
１２ａ チャネル層
１２ｂ バリア層
１２ｃ キャップ層
１３、３０ａ、５０ａ、１１３ 面
２０、１２０ ゲート電極
２１、１２１ ゲートバスライン
２４、３４、４４ パッド
３０、１３０ ソース電極
３１ ソース電極下層部
３２ ソース電極上層部
３３ ソース電極最上層部
４０、１４０ ドレイン電極
４１ ドレイン電極下層部
４２ ドレイン電極上層部
４３ ドレイン電極最上層部
５０、１５０ ソースフィールドプレート
６０、１６０ パッシベーション膜
６１、９１、９４、１６１ 開口部
７０、１７０ 層間絶縁膜
８０ エアブリッジ配線
８１ エアブリッジ用レジスト
９０ 空洞
９３ 電極形成用レジスト
１０１ ２ＤＥＧ領域
１８０ 配線
２００ 半導体パッケージ
２１０ リードフレーム
２１０ａ ダイパッド
２１１ ゲートリード
２１２ ソースリード
２１３ ドレインリード
２２０ 樹脂
２３０ ワイヤ
３００ ＰＦＣ回路
３１０、４２１、４２２、４２３、４４１、４４２、４４３、４４４ スイッチ素子
３２０ ダイオード
３３０ チョークコイル
３４０、３５０ コンデンサ
３６０ ダイオードブリッジ
３７０ 交流電源
４００ 電源装置
４１０ 一次側回路
４２０ 二次側回路
４３０ トランス
４４０ フルブリッジインバータ回路
５００ 増幅器
５１０ デジタルプレディストーション回路
５２０、５３０ ミキサー
５４０ パワーアンプ
１０、１１０ 基板
１０ａ、１１０ａ 活性領域
１０ｂ、１１０ｂ 素子分離領域
１１、１１１ 下地基板
１２、１１２ 半導体層
１２ａ チャネル層
１２ｂ バリア層
１２ｃ キャップ層
１３、３０ａ、５０ａ、１１３ 面
２０、１２０ ゲート電極
２１、１２１ ゲートバスライン
２４、３４、４４ パッド
３０、１３０ ソース電極
３１ ソース電極下層部
３２ ソース電極上層部
３３ ソース電極最上層部
４０、１４０ ドレイン電極
４１ ドレイン電極下層部
４２ ドレイン電極上層部
４３ ドレイン電極最上層部
５０、１５０ ソースフィールドプレート
６０、１６０ パッシベーション膜
６１、９１、９４、１６１ 開口部
７０、１７０ 層間絶縁膜
８０ エアブリッジ配線
８１ エアブリッジ用レジスト
９０ 空洞
９３ 電極形成用レジスト
１０１ ２ＤＥＧ領域
１８０ 配線
２００ 半導体パッケージ
２１０ リードフレーム
２１０ａ ダイパッド
２１１ ゲートリード
２１２ ソースリード
２１３ ドレインリード
２２０ 樹脂
２３０ ワイヤ
３００ ＰＦＣ回路
３１０、４２１、４２２、４２３、４４１、４４２、４４３、４４４ スイッチ素子
３２０ ダイオード
３３０ チョークコイル
３４０、３５０ コンデンサ
３６０ ダイオードブリッジ
３７０ 交流電源
４００ 電源装置
４１０ 一次側回路
４２０ 二次側回路
４３０ トランス
４４０ フルブリッジインバータ回路
５００ 増幅器
５１０ デジタルプレディストーション回路
５２０、５３０ ミキサー
５４０ パワーアンプ
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】