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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024175838
(43)【公開日】2024-12-19
(54)【発明の名称】信号出力回路
(51)【国際特許分類】
H03K 19/003 20060101AFI20241212BHJP
H03K 19/0175 20060101ALI20241212BHJP
【ＦＩ】
H03K19/003 230
H03K19/0175 220
【審査請求】未請求
【請求項の数】10
【出願形態】ＯＬ
(21)【出願番号】P 2023093878
(22)【出願日】2023-06-07
(71)【出願人】
【識別番号】000116024
【氏名又は名称】ローム株式会社
(74)【代理人】
【識別番号】110001933
【氏名又は名称】弁理士法人 佐野特許事務所
(72)【発明者】
【氏名】貞方 健太郎
【テーマコード（参考）】
5J032
5J056
【Ｆターム（参考）】
5J032AA03
5J032AA05
5J032AA12
5J032AB11
5J032AC18
5J056AA04
5J056BB44
5J056BB47
5J056CC12
5J056CC20
5J056DD02
5J056DD12
5J056DD33
5J056DD34
5J056DD35
5J056DD37
5J056DD38
5J056DD51
5J056DD56
5J056EE11
5J056FF07
5J056FF08
5J056GG06
5J056KK03
(57)【要約】
【課題】信号出力回路におけるサージ耐性を向上させる。
【解決手段】信号出力回路は、出力端子（ＯＵＴ）及び基準端子（ＧＮＤ）間で直列接続された複数の出力トランジスタを有する出力段（１１０）と、各出力トランジスタのゲートが共通接続されるゲート配線（Ｗａ）と、ゲート配線に対してゲート信号を供給することで出力段を介した出力端子及び基準端子間の電路を導通又は遮断させる駆動回路（４）と、ゲート配線と基準端子との間に挿入された挿入トランジスタ（１２１）と、出力端子及び基準端子と挿入トランジスタの制御電極とに接続され、基準端子から見て出力端子に特定極性のサージ電圧が加わるときに特定極性のサージ電圧に基づき挿入トランジスタの制御電極を駆動することを通じて挿入トランジスタをオンさせ、これによって各出力トランジスタをオフさせるサージ応答回路（１２２及び１２３）と、を有する。
【選択図】図９
【解決手段】信号出力回路は、出力端子（ＯＵＴ）及び基準端子（ＧＮＤ）間で直列接続された複数の出力トランジスタを有する出力段（１１０）と、各出力トランジスタのゲートが共通接続されるゲート配線（Ｗａ）と、ゲート配線に対してゲート信号を供給することで出力段を介した出力端子及び基準端子間の電路を導通又は遮断させる駆動回路（４）と、ゲート配線と基準端子との間に挿入された挿入トランジスタ（１２１）と、出力端子及び基準端子と挿入トランジスタの制御電極とに接続され、基準端子から見て出力端子に特定極性のサージ電圧が加わるときに特定極性のサージ電圧に基づき挿入トランジスタの制御電極を駆動することを通じて挿入トランジスタをオンさせ、これによって各出力トランジスタをオフさせるサージ応答回路（１２２及び１２３）と、を有する。
【選択図】図９
【特許請求の範囲】
【請求項1】
出力端子と基準端子との間において、互いに直列接続された複数の出力トランジスタを有する出力段と、
各出力トランジスタのゲートが共通接続されるゲート配線と、
前記ゲート配線に対してゲート信号を供給することで、前記出力段を介した前記出力端子及び前記基準端子間の電路を導通又は遮断させるよう構成された駆動回路と、
前記ゲート配線と前記基準端子との間に挿入された挿入トランジスタと、
前記出力端子及び前記基準端子と前記挿入トランジスタの制御電極とに接続され、前記基準端子から見て前記出力端子に特定極性のサージ電圧が加わるときに前記特定極性のサージ電圧に基づき前記挿入トランジスタの制御電極を駆動することを通じて前記挿入トランジスタをオンさせ、これによって各出力トランジスタをオフさせるよう構成されたサージ応答回路と、を有する
、信号出力回路。
各出力トランジスタのゲートが共通接続されるゲート配線と、
前記ゲート配線に対してゲート信号を供給することで、前記出力段を介した前記出力端子及び前記基準端子間の電路を導通又は遮断させるよう構成された駆動回路と、
前記ゲート配線と前記基準端子との間に挿入された挿入トランジスタと、
前記出力端子及び前記基準端子と前記挿入トランジスタの制御電極とに接続され、前記基準端子から見て前記出力端子に特定極性のサージ電圧が加わるときに前記特定極性のサージ電圧に基づき前記挿入トランジスタの制御電極を駆動することを通じて前記挿入トランジスタをオンさせ、これによって各出力トランジスタをオフさせるよう構成されたサージ応答回路と、を有する
、信号出力回路。
【請求項2】
前記サージ応答回路は、前記出力端子と所定ノードとの間に接続されたコンデンサと、前記所定ノードと前記基準端子との間に接続された抵抗と、を有し、前記出力端子及び前記基準端子間に前記特定極性のサージ電圧が加わるときに前記所定ノードに生じるサージ応答信号に基づき前記挿入トランジスタをオンさせる
、請求項１に記載の信号出力回路。
、請求項１に記載の信号出力回路。
【請求項3】
前記サージ応答回路は、前記出力端子と所定ノードとの間に接続されたツェナダイオードと、前記所定ノードと前記基準端子との間に接続された抵抗と、を有し、前記出力端子及び前記基準端子間に前記特定極性のサージ電圧が加わるときに前記ツェナダイオードの降伏現象を伴って前記所定ノードに生じるサージ応答信号に基づき前記挿入トランジスタをオンさせる
、請求項１に記載の信号出力回路。
、請求項１に記載の信号出力回路。
【請求項4】
前記出力段に並列接続されたクランプ回路を備え、
前記クランプ回路は、前記出力端子及び前記基準端子間に前記特定極性のサージ電圧が加わるとき、当該サージ電圧に基づく電流を自身を通じて通過させることで前記出力端子及び前記基準端子間の発生電圧を前記出力段の耐圧未満に制限する
、請求項１に記載の信号出力回路。
前記クランプ回路は、前記出力端子及び前記基準端子間に前記特定極性のサージ電圧が加わるとき、当該サージ電圧に基づく電流を自身を通じて通過させることで前記出力端子及び前記基準端子間の発生電圧を前記出力段の耐圧未満に制限する
、請求項１に記載の信号出力回路。
【請求項5】
各出力トランジスタはＮチャネル型の電界効果トランジスタにより構成され、各出力トランジスタにおいてドレインからソースに向かう向きは前記出力端子から前記基準端子に向かう向きと一致し、前記特定極性のサージ電圧は正のサージ電圧である
、請求項１～４の何れかに記載の信号出力回路。
、請求項１～４の何れかに記載の信号出力回路。
【請求項6】
各出力トランジスタはＮチャネル型の電界効果トランジスタにより構成され、各出力トランジスタにおいてドレインからソースに向かう向きは前記出力端子から前記基準端子に向かう向きと一致し、前記特定極性のサージ電圧は正のサージ電圧であり、
前記挿入トランジスタはＮＰＮ型のバイポーラトランジスタにより構成され、前記挿入トランジスタの制御電極はベースであり、前記挿入トランジスタのコレクタ及びエミッタは夫々前記ゲート配線及び前記基準端子に接続され、
前記サージ応答回路は、前記基準端子から見て前記出力端子に前記正のサージ電圧が加わるとき、前記所定ノードを通じて前記挿入トランジスタのベースに電流を供給することにより前記挿入トランジスタをオンさせる
、請求項２又は３に記載の信号出力回路。
前記挿入トランジスタはＮＰＮ型のバイポーラトランジスタにより構成され、前記挿入トランジスタの制御電極はベースであり、前記挿入トランジスタのコレクタ及びエミッタは夫々前記ゲート配線及び前記基準端子に接続され、
前記サージ応答回路は、前記基準端子から見て前記出力端子に前記正のサージ電圧が加わるとき、前記所定ノードを通じて前記挿入トランジスタのベースに電流を供給することにより前記挿入トランジスタをオンさせる
、請求項２又は３に記載の信号出力回路。
【請求項7】
各出力トランジスタはＮチャネル型の電界効果トランジスタにより構成され、各出力トランジスタにおいてドレインからソースに向かう向きは前記出力端子から前記基準端子に向かう向きと一致し、前記特定極性のサージ電圧は正のサージ電圧であり、
前記挿入トランジスタはＮチャネル型の電界効果トランジスタにより構成され、前記挿入トランジスタの制御電極はゲートであり、前記挿入トランジスタのドレイン及びソースは夫々前記ゲート配線及び前記基準端子に接続され、
前記サージ応答回路は、前記基準端子から見て前記出力端子に前記正のサージ電圧が加わるとき、前記所定ノードの電圧を前記挿入トランジスタのゲートに供給することで前記挿入トランジスタをオンさせる
、請求項２又は３に記載の信号出力回路。
前記挿入トランジスタはＮチャネル型の電界効果トランジスタにより構成され、前記挿入トランジスタの制御電極はゲートであり、前記挿入トランジスタのドレイン及びソースは夫々前記ゲート配線及び前記基準端子に接続され、
前記サージ応答回路は、前記基準端子から見て前記出力端子に前記正のサージ電圧が加わるとき、前記所定ノードの電圧を前記挿入トランジスタのゲートに供給することで前記挿入トランジスタをオンさせる
、請求項２又は３に記載の信号出力回路。
【請求項8】
各出力トランジスタはＰチャネル型の電界効果トランジスタにより構成され、各出力トランジスタにおいてドレインからソースに向かう向きは前記出力端子から前記基準端子に向かう向きと一致し、前記特定極性のサージ電圧は負のサージ電圧である
、請求項１～４の何れかに記載の信号出力回路。
、請求項１～４の何れかに記載の信号出力回路。
【請求項9】
各出力トランジスタはＰチャネル型の電界効果トランジスタにより構成され、各出力トランジスタにおいてドレインからソースに向かう向きは前記出力端子から前記基準端子に向かう向きと一致し、前記特定極性のサージ電圧は負のサージ電圧であり、
前記挿入トランジスタはＰＮＰ型のバイポーラトランジスタにより構成され、前記挿入トランジスタの制御電極はベースであり、前記挿入トランジスタのコレクタ及びエミッタは夫々前記ゲート配線及び前記基準端子に接続され、
前記サージ応答回路は、前記基準端子から見て前記出力端子に前記負のサージ電圧が加わるとき、前記所定ノードを通じて前記挿入トランジスタのベースに電流を供給することで前記挿入トランジスタをオンさせる
、請求項２又は３に記載の信号出力回路。
前記挿入トランジスタはＰＮＰ型のバイポーラトランジスタにより構成され、前記挿入トランジスタの制御電極はベースであり、前記挿入トランジスタのコレクタ及びエミッタは夫々前記ゲート配線及び前記基準端子に接続され、
前記サージ応答回路は、前記基準端子から見て前記出力端子に前記負のサージ電圧が加わるとき、前記所定ノードを通じて前記挿入トランジスタのベースに電流を供給することで前記挿入トランジスタをオンさせる
、請求項２又は３に記載の信号出力回路。
【請求項10】
各出力トランジスタはＰチャネル型の電界効果トランジスタにより構成され、各出力トランジスタにおいてドレインからソースに向かう向きは前記出力端子から前記基準端子に向かう向きと一致し、前記特定極性のサージ電圧は負のサージ電圧であり、
前記挿入トランジスタはＰチャネル型の電界効果トランジスタにより構成され、前記挿入トランジスタの制御電極はゲートであり、前記挿入トランジスタのドレイン及びソースは夫々前記ゲート配線及び前記基準端子に接続され、
前記サージ応答回路は、前記基準端子から見て前記出力端子に前記負のサージ電圧が加わるとき、前記所定ノードの電圧を前記挿入トランジスタのゲートに供給することで前記挿入トランジスタをオンさせる
、請求項２又は３に記載の信号出力回路。
前記挿入トランジスタはＰチャネル型の電界効果トランジスタにより構成され、前記挿入トランジスタの制御電極はゲートであり、前記挿入トランジスタのドレイン及びソースは夫々前記ゲート配線及び前記基準端子に接続され、
前記サージ応答回路は、前記基準端子から見て前記出力端子に前記負のサージ電圧が加わるとき、前記所定ノードの電圧を前記挿入トランジスタのゲートに供給することで前記挿入トランジスタをオンさせる
、請求項２又は３に記載の信号出力回路。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、保護回路及び電子部品に関する。
【背景技術】
【0002】
様々な電子部品に対し、内部回路を静電気等によるサージ電圧から保護するための回路が適用される。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２００７－１５８１５４号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
信号出力を行うための出力端子に対しても保護が必要であるが、出力端子のサージ耐性を高めるための技術に関して改良の余地がある。
【0005】
本開示は、サージ耐性の向上に寄与する信号出力回路を提供することを目的とする。
【課題を解決するための手段】
【0006】
本開示に係る信号出力回路は、出力端子と基準端子との間において、互いに直列接続された複数の出力トランジスタを有する出力段と、各出力トランジスタのゲートが共通接続されるゲート配線と、前記ゲート配線に対してゲート信号を供給することで、前記出力段を介した前記出力端子及び前記基準端子間の電路を導通又は遮断させるよう構成された駆動回路と、前記ゲート配線と前記基準端子との間に挿入された挿入トランジスタと、前記出力端子及び前記基準端子と前記挿入トランジスタの制御電極とに接続され、前記基準端子から見て前記出力端子に特定極性のサージ電圧が加わるときに前記特定極性のサージ電圧に基づき前記挿入トランジスタの制御電極を駆動することを通じて前記挿入トランジスタをオンさせ、これによって各出力トランジスタをオフさせるよう構成されたサージ応答回路と、を有する。
【発明の効果】
【0007】
本開示によれば、サージ耐性の向上に寄与する信号出力回路を提供することが可能となる。
【図面の簡単な説明】
【0008】
【発明を実施するための形態】
【0009】
以下、本開示の実施形態の例を、図面を参照して具体的に説明する。参照される各図において、同一の部分には同一の符号を付し、同一の部分に関する重複する説明を原則として省略する。尚、本明細書では、記述の簡略化上、情報、信号、物理量、機能部、回路、素子又は部品等を参照する記号又は符号を記すことによって、該記号又は符号に対応する情報、信号、物理量、機能部、回路、素子又は部品等の名称を省略又は略記することがある。例えば、後述の“ＯＵＴ”によって参照される出力端子は（図１参照）、出力端子ＯＵＴと表記されることもあるし、端子ＯＵＴと略記されることもあり得るが、それらは全て同じものを指す。
【0010】
まず、本開示の実施形態の記述にて用いられる幾つかの用語について説明を設ける。レベルとは電位のレベルを指し、任意の注目した信号又は電圧についてハイレベルはローレベルよりも高い電位を有する。
【0011】
ＭＯＳＦＥＴを含むＦＥＴ（電界効果トランジスタ）として構成された任意のトランジスタについて、オン状態とは、当該トランジスタのドレイン及びソース間が導通している状態を指し、オフ状態とは、当該トランジスタのドレイン及びソース間が非導通となっている状態（遮断状態）を指す。ＦＥＴに分類されないトランジスタについても同様である。ＭＯＳＦＥＴは、特に記述無き限り、エンハンスメント型のＭＯＳＦＥＴであると解される。ＭＯＳＦＥＴは“metal-oxide-semiconductor field-effect transistor”の略称である。また、特に記述なき限り、任意のＭＯＳＦＥＴにおいて、バックゲートはソースに短絡されていると考えて良い。以下、任意のトランジスタについて、オン状態、オフ状態を、単に、オン、オフと表現することもある。
【0012】
任意の回路素子、配線、ノードなど、回路を形成する複数の部位間についての接続とは、特に記述なき限り、電気的な接続を指すと解して良い。
【0013】
対比されるべき任意の２つの電圧が電圧ｖ１及びｖ２であるとした場合、“ｖ１＞ｖ２”は電圧ｖ１が電圧ｖ２よりも高いことを表し、“ｖ１＜ｖ２”は電圧ｖ１が電圧ｖ２よりも低いことを表す。電圧以外の物理量を含む他の式についても同様である。
【0014】
図１に本開示の実施形態に係る電子部品１の概略構成を示す。電子部品１は機能回路２及び信号出力回路３を備える。信号出力回路３は駆動回路４及び出力ブロック５を備える。また電子部品１には電源端子ＶＤＤ、出力端子ＯＵＴ及びグランド端子ＧＮＤが設けられる。電子部品１に設けられる内部配線として図１に電源配線ＷＶＤＤ、出力配線ＷＯＵＴ及びグランド配線ＷＧＮＤが示される。電源配線ＷＶＤＤは電源端子ＶＤＤに接続される。出力端子ＯＵＴは出力配線ＷＯＵＴに接続される。グランド端子ＧＮＤはグランド配線ＷＧＮＤに接続される。出力端子ＯＵＴとの関係において電源端子ＶＤＤ及びグランド端子ＧＮＤを基準端子と称することもできる。
【0015】
機能回路２及び駆動回路４は夫々に電源配線ＷＶＤＤ及びグランド配線ＷＧＮＤに接続される。出力ブロック５は少なくとも出力配線ＷＯＵＴに接続される。更に、出力ブロック５は、電源配線ＷＶＤＤ及びグランド配線ＷＧＮＤの内、少なくとも一方に接続される（図１においては接続の様子は図示されず）。
【0016】
図２は電子部品１の外観斜視図である。電子部品１は、半導体集積回路を樹脂にて構成された筐体（パッケージ）内に封入することで形成された部品（半導体装置）であり、電子部品１を構成する各回路が半導体にて集積化されている。半導体集積回路は半導体基板上に形成され、機能回路２及び信号出力回路３を半導体集積回路に含めることができる。電子部品１の筐体には、電子部品１の外部に対し筐体から露出した外部端子が複数設けられる。電源端子ＶＤＤ、出力端子ＯＵＴ及びグランド端子ＧＮＤは電子部品１に設けられる複数の外部端子の一部である。これら以外の外部端子も電子部品１に設けられる。尚、図２に示される外部端子の数及び筐体の種類は例に過ぎず、それらは任意である。
【0017】
電子部品１を用いて様々な装置を構成することができる。電子部品１が装置に組み込また状態（以下、装置組み込み状態と称する）において、図３に示す如く、電子部品１は電子部品１の外部に設けられた直流電圧源ＶＳより電源電圧ＶＰＷＲを受ける。具体的には、装置組み込み状態において、直流電圧源ＶＳの負側出力端及びグランド端子ＧＮＤは０Ｖの電位を有するグランドに接続される一方で直流電圧源ＶＳの正側出力端は電源端子ＶＤＤに接続される。直流電圧源ＶＳは、自身の負側出力端の電位を基準に自身の正側出力端から正の電源電圧ＶＰＷＲを出力する。故に、装置組み込み状態において、グランド端子ＧＮＤから見て電源端子ＶＤＤに正の電源電圧ＶＰＷＲが加わる。
【0018】
装置組み込み状態において機能回路２及び信号出力回路３は電源電圧ＶＰＷＲに基づき動作する。装置組み込み状態において機能回路２は所定の機能動作を実行する。例えば、電子部品１はスイッチングレギュレータの構成要素であって、当該スイッチングレギュレータの動作を制御する電源制御装置（いわゆる電源ＩＣ）であって良い。スイッチングレギュレータは入力電圧を降圧又は昇圧することで出力電圧を生成する。この場合、機能回路２は機能動作において入力電圧をスイッチングさせるスイッチング素子のスイッチング制御を行う。或いは例えば、電子部品１はモータ駆動システムの構成要素であって、三相モータの駆動を制御するモータドライバであっても良い。この場合、機能回路２は機能動作において三相モータの各相のコイルに必要な駆動電圧（例えばパルス幅変調を利用して得られる正弦波状の駆動電圧）を供給する。この他、電子部品１は任意の機能動作を実現する部品（例えばリセットＩＣ、ＬＥＤドライバ）であって良い。
【0019】
装置組み込み状態において、出力端子ＯＵＴは電子部品１の外部に設けられた外部回路ＥＸに接続される。機能動作は信号出力回路３を用いて実現される信号出力動作を含む。信号出力動作において、機能回路２の制御の下、出力ブロック５は出力信号ＳＯＵＴを出力端子ＯＵＴを通じて外部回路ＥＸに出力する。出力信号ＳＯＵＴはローレベル又はハイレベルの信号電位を有する。具体的には、装置組み込み状態において、機能回路２は“０”又は“１”の値を有する制御信号ＣＮＴを駆動回路４に供給し、駆動回路４は制御信号ＣＮＴに応じて出力ブロック５を制御する。装置組み込み状態において、駆動回路４は、“０”の値を有する制御信号ＣＮＴを受けると出力ブロック５にローレベルの出力信号ＳＯＵＴを出力させる一方、“１”の値を有する制御信号ＣＮＴを受けると出力ブロック５にハイレベルの出力信号ＳＯＵＴを出力させる。尚、制御信号ＣＮＴの値と出力信号ＳＯＵＴのレベルとの関係を、上述したものの逆とすることもできる。
【0020】
電子部品１が装置に組み込まれない状態を部品単体状態と称する。部品単体状態において、出力端子ＯＵＴ及びグランド端子ＧＮＤ間に対し、出力端子ＯＵＴ及び電源端子ＶＤＤ間に対し、又は、電源端子ＶＤＤ及びグランド端子ＧＮＤ間に対し、サージ電圧が加わることがある。サージ電圧は静電気等に由来して微小時間だけ発生する電圧であり、サージ電圧の大きさは電源電圧ＶＰＷＲと比べて相当に大きい。電源端子ＶＤＤ及びグランド端子ＧＮＤ間に対して加わるサージ電圧から機能回路２及び駆動回路４を保護するサージ保護回路（不図示）が電子品部１に設けられる。当該サージ保護回路の構成として公知の構成を含む任意の構成を採用可能である。
【0021】
本実施形態では、以下、出力端子ＯＵＴ及びグランド端子ＧＮＤ間に対して加わるサージ電圧、又は、出力端子ＯＵＴ及び電源端子ＶＤＤ間に対して加わるサージ電圧から、出力ブロック５を保護する構成に注目する。また以下では、特に記述なき限り、電子部品１の状態は部品単体状態であるものとする。
【0022】
図４に第１参考例に係る出力ブロック９００Ａ及び周辺回路を示す。出力ブロック９００Ａによりオープンドレイン構成の信号出力回路が実現される。出力ブロック９００Ａは、単一の出力トランジスタ９１０と静電保護素子９３０とを備える。出力トランジスタ９１０はＮチャネル型のＭＯＳＦＥＴである。出力トランジスタ９１０のドレイン及びソースは夫々出力端子ＯＵＴ及びグランド端子ＧＮＤに接続される。第１参考例において、駆動回路４は出力トランジスタ９１０のゲートに接続される。静電保護素子９３０は、端子ＯＵＴ及びＧＮＤに接続され、出力端子ＯＵＴ及びグランド端子ＧＮＤ間に加わるサージ電圧から出力段（図４の第１参考例において出力トランジスタ９１０）を保護する。
【0023】
第１参考例では、端子ＯＵＴ及びＧＮＤ間の耐圧が単一のＭＯＳＦＥＴの耐圧以下に制限される。端子ＯＵＴ及びＧＮＤ間の耐圧の増大が要求されることも多い。この要求に応えるために、複数のＭＯＳＦＥＴの直列回路にて出力段を構成する方法が検討される。
【0024】
図５に第２参考例に係る出力ブロック９００Ｂ及び周辺回路を示す。出力ブロック９００Ｂによってもオープンドレイン構成の信号出力回路が実現される。出力ブロック９００Ｂは、出力端子ＯＵＴ及びグランド端子ＧＮＤ間において互いに直列接続された出力トランジスタ９１１Ｈ及び９１１Ｌと静電保護素子９３０とを備える。出力トランジスタ９１１Ｈ及び９１１Ｌは互いに同じ構造及び特性を有するＮチャネル型のＭＯＳＦＥＴである。第２参考例では、複数のＭＯＳＦＥＴの直列回路にて出力段が構成される。具体的には、出力トランジスタ９１１Ｈのドレインは出力端子ＯＵＴに接続され、出力トランジスタ９１１Ｈのソース及び出力トランジスタ９１１Ｌのドレインは互いに接続され、出力トランジスタ９１１Ｌのソースはグランド端子ＧＮＤに接続される。第２参考例において、出力トランジスタ９１１Ｈ及び９１１Ｌの各ゲートは互いに接続され、駆動回路４は出力トランジスタ９１１Ｈ及び９１１Ｌの各ゲートに接続される。静電保護素子９３０は、端子ＯＵＴ及びＧＮＤに接続され、端子ＯＵＴ及びＧＮＤ間に加わるサージ電圧から出力段（図５の第２参考例において出力トランジスタ９１１Ｈ及び９１１Ｌ）を保護する。
【0025】
第２参考例では、第１参考例によりも端子ＯＵＴ及びＧＮＤ間の耐圧が増大する。但し、第２参考例における端子ＯＵＴ及びＧＮＤ間の耐圧は、第１参考例のそれの２倍とはならない。これを図６及び図７を用いて説明する。今、第２参考例において、図６に示す如く、グランド端子ＧＮＤから見て出力端子ＯＵＴに正のサージ電圧が加わるケースを想定する。このとき、出力配線ＷＯＵＴと出力トランジスタ９１１Ｈのゲートとの間に存在する寄生容量を通じ出力トランジスタ９１１Ｈ及び９１１Ｌの各ゲート電圧Ｖｇが上昇することで、出力トランジスタ９１１Ｈ及び９１１Ｌの各チャネルが導通状態となる。上記ケースにて発生する出力トランジスタ９１１Ｈ、９１１Ｌのドレイン電流を、夫々、記号“Ｉｄ＿Ｈ”、記号“Ｉｄ＿Ｌ”で表す。上記ケースにて発生する出力トランジスタ９１１Ｈのドレイン－ソース間電圧を記号“Ｖｄｓ＿Ｈ”で表し且つ出力トランジスタ９１１Ｌのドレイン－ソース間電圧を記号“Ｖｄｓ＿Ｌ”で表す。サージ電圧により、出力トランジスタ９１１Ｈ及び９１１Ｌを経由する電路と、静電保護素子９３０を経由する電路と、にサージ電流が流れる。前者の電路に流れるサージ電流をサージ電流Ｉｓｇと称する。従って“Ｉｓｇ＝Ｉｄ＿Ｈ＝Ｉｄ＿Ｌ”である。
【0026】
図７は、任意の出力トランジスタ（ここでは出力トランジスタ９１１Ｈ又は９１１Ｌ）におけるドレイン－ソース間電圧Ｖｄｓとドレイン電流Ｉｄとの関係を表す。波形９５１は、出力トランジスタのゲート－ソース間電圧Ｖｇｓが０Ｖであるときの当該関係を示し、波形９５２は、出力トランジスタのゲート－ソース間電圧Ｖｇｓが１Ｖであるときの当該関係を示し、波形９５３は、出力トランジスタのゲート－ソース間電圧Ｖｇｓが２Ｖであるときの当該関係を示す。
【0027】
説明の具体化のため、上記正のサージ電圧の発生によりゲート電圧Ｖｇが２Ｖにまで上昇した場合を考える。そうすると、出力トランジスタ９１１Ｌのゲート－ソース間電圧Ｖｇｓ＿Ｌは２Ｖとなるため、出力トランジスタ９１１Ｌは波形９５３に従う。この際、ドレイン－ソース間電圧Ｖｄｓ＿Ｌが１Ｖであるとする。そうすると、出力トランジスタ９１１Ｈのゲート－ソース間電圧Ｖｇｓ＿Ｈは１Ｖ（＝Ｖｇ－Ｖｄｓ＿Ｌ）となるため、出力トランジスタ９１１Ｌは波形９５２に従う。
【0028】
このように、上記ケースにおいて“Ｖｇｓ＿Ｌ＞Ｖｇｓ＿Ｈ”となる。図７において、プロット９５５Ｌ、９５５Ｈは、夫々、ゲート電圧Ｖｇが２Ｖにまで上昇したときの出力トランジスタ９１１Ｌ、９１１Ｈの動作点を表す。サージ電圧に基づくドレイン電流Ｉｄ＿Ｈ及びＩｄ＿Ｌは等しいため、必然的に“Ｖｄｓ＿Ｌ＜Ｖｄｓ＿Ｈ”となる。動作点９５５Ｈにおける電圧Ｖｄｓ＿Ｈが出力トランジスタ９１１Ｈの耐圧に等しいとき、出力トランジスタ９１１Ｈ及び９１１Ｌの合成耐圧は、動作点９５５Ｈにおける電圧Ｖｄｓ＿Ｈと動作点９５５Ｌにおける電圧Ｖｄｓ＿Ｌとの和である。つまり、出力トランジスタ９１１Ｈ及び９１１Ｌの合成耐圧は、１つの出力トランジスタの耐圧の２倍とならない（２倍よりも随分と小さくなる）。
【0029】
図８において特性９６０は静電保護素子９３０のＩＶ特性を示す。図８において、破線９６２は単一の出力トランジスタの耐圧を示し、破線９６４は単一の出力トランジスタの耐圧の２倍を示す。第２参考例では、２つの出力トランジスタが直列接続されるが破線９６４による耐圧は得られず、実際の耐圧は破線９６３のようになる。破線９６３の特性では、静電保護素子９３０がブレークダウンする前に端子ＯＵＴ及びＧＮＤ間の電圧が出力段（９１１Ｈ及び９１１Ｌ）の耐圧を超えることがあり、出力段の適正な保護が得られない。
【0030】
本開示の実施形態は、以下の実施例ＥＸ＿Ａ１～ＥＸ＿Ａ５、ＥＸ＿Ｂ１～ＥＸ＿Ｂ５及びＥＸ＿Ｃ１を含む。出力段の適正な保護を実現する構成及び動作を、これらの実施例の中で説明する。本実施形態にて上述した事項は、特に記述無き限り且つ矛盾無き限り、以下の各実施例に適用される（但し第１及び第２参考例に関する事項を除く）。各実施例において、上述した事項と矛盾する事項については各実施例での記載が優先されて良い。また矛盾無き限り、以下に示す複数の実施例の内、任意の実施例に記載した事項を、他の任意の実施例に適用することもできる（即ち複数の実施例の内の任意の２以上の実施例を組み合わせることも可能である）。
【0031】
［実施例ＥＸ＿Ａ１］
実施例ＥＸ＿Ａ１を説明する。図９に、実施例ＥＸ＿Ａ１に係る出力ブロック１００＿Ａ１と、その周辺回路を示す。実施例ＥＸ＿Ａ１では出力ブロック１００＿Ａ１が図１の出力ブロック５として用いられる。
実施例ＥＸ＿Ａ１を説明する。図９に、実施例ＥＸ＿Ａ１に係る出力ブロック１００＿Ａ１と、その周辺回路を示す。実施例ＥＸ＿Ａ１では出力ブロック１００＿Ａ１が図１の出力ブロック５として用いられる。
【0032】
出力ブロック１００＿Ａ１は、出力トランジスタ１１１及び１１２から成る出力段１１０と、挿入トランジスタ１２１、コンデンサ１２２、抵抗１２３及び電流制限抵抗１２４から成るゲートオフ回路１２０と、クランプ回路１３０と、を備える。出力トランジスタ１１１及び１１２はＮチャネル型のＭＯＳＦＥＴにより構成される。出力トランジスタ１１１及び１１２の構造及び特性は互いに同じであって良い。挿入トランジスタ１２１はＮＰＮ型のバイポーラトランジスタにより構成される。
【0033】
出力トランジスタ１１１及び１１２は端子ＯＵＴ及びＧＮＤ間において互いに直列接続される。具体的には、出力トランジスタ１１１のドレインは出力配線ＷＯＵＴに接続される（従って出力端子ＯＵＴに接続される）。出力トランジスタ１１１のソースは出力トランジスタ１１２のドレインに接続される。出力トランジスタ１１２のソースはグランド配線ＷＧＮＤに接続される（従ってグランド端子ＧＮＤに接続される）。出力トランジスタ１１１及び１１２の各ゲートはゲート配線Ｗａに共通接続される。
【0034】
駆動回路４はゲート配線Ｗａに接続される。装置組み込み状態において、駆動回路４は、ゲート配線Ｗａに対してハイレベル又はローレベルのゲート信号を供給する。ハイレベルのゲート信号がゲート配線Ｗａに供給されるとき、出力トランジスタ１１１及び１１２は共にオン状態となり、出力段１１０を介した端子ＯＵＴ及びＧＮＤ間の電路が導通する。ローレベルのゲート信号がゲート配線Ｗａに供給されるとき、出力トランジスタ１１１及び１１２は共にオフ状態となり上記電路が遮断される。出力ブロック１００＿Ａ１によりオープンドレイン構成の信号出力回路３が形成される。故に装置組み込み状態では、例えば、電子部品１の外部において、出力端子ＯＵＴに接続される配線と電源電圧ＶＰＷＲ又は他の正の電源電圧が加わる配線との間にプルアップ抵抗を挿入しておけば良い。
【0035】
挿入トランジスタ１２１はゲート配線Ｗａ及びグランド配線ＷＧＮＤ間に挿入される。具体的には、挿入トランジスタ１２１のコレクタはゲート配線Ｗａに接続され、挿入トランジスタ１２１のエミッタはグランド配線ＷＧＮＤに接続される（従ってグランド端子ＧＮＤに接続される）。
【0036】
コンデンサ１２２の第１端は出力配線ＷＯＵＴに接続される。コンデンサ１２２の第２端は所定のノード１２５に接続される。抵抗１２３の第１端はノード１２５に接続される。抵抗１２３の第２端はグランド配線ＷＧＮＤに接続される。電流制限抵抗１２４はノード１２５と挿入トランジスタ１２１のベースとの間に直列に挿入される。より具体的には、電流制限抵抗１２４の第１端はノード１２５に接続され、電流制限抵抗１２４の第２端は挿入トランジスタ１２１のベースに接続される。
【0037】
クランプ回路１３０は出力段１１０に並列接続される。クランプ回路１３０は出力配線ＷＯＵＴ及びグランド配線ＷＧＮＤに接続される。クランプ回路１３０は１以上の保護ダイオード１３１（静電保護素子）にて構成される。クランプ回路１３０が単一の保護ダイオード１３１にて構成される場合、保護ダイオード１３１のアノードはグランド配線ＷＧＮＤに接続される一方で保護ダイオード１３１のカソードは出力配線ＷＯＵＴに接続される。クランプ回路１３０が複数の保護ダイオード１３１の直列回路にて構成される場合、各保護ダイオード１３１の順方向はグランド配線ＷＧＮＤから出力配線ＷＯＵＴに向かう方向と一致する。例えばクランプ回路１３０が第１及び第２保護ダイオード１３１にて構成される場合、第１保護ダイオード１３１のカソードは出力配線ＷＯＵＴに接続され、第１保護ダイオード１３１のアノードは第２保護ダイオード１３１のカソードに接続され、且つ、第２保護ダイオード１３１のアノードはグランド配線ＷＧＮＤに接続される。以下では、特に記述なき限り、クランプ回路１３０が単一の保護ダイオード１３１にて構成されることを想定する。
【0038】
図１０を参照し、グランド端子ＧＮＤから見て出力端子ＯＵＴに正のサージ電圧ＶＳＧＰが加わる正サージケースＣＳ１を想定し、正サージケースＣＳ１における出力ブロック１００＿Ａ１の挙動を説明する。正のサージ電圧ＶＳＧＰは特定極性のサージ電圧の例である。尚、図１０には各出力トランジスタに付加される寄生容量も図示される。出力トランジスタ１１１のドレイン－ソース間電圧を記号“ＶＤＳＨ”で表し、出力トランジスタ１１２のドレイン－ソース間電圧を記号“ＶＤＳＬ”で表す。正サージケースＣＳ１において、出力端子ＯＵＴから出力段１１０を通じグランド端子ＧＮＤへ向けて流れる電流をサージ電流ＩＳＧ１と称し、出力端子ＯＵＴからクランプ回路１３０を通じグランド端子ＧＮＤへ向けて流れる電流をサージ電流ＩＳＧ２と称する。
【0039】
サージ電圧ＶＳＧＰは静電気等に由来して微小時間だけ発生する電圧であり、正サージケースＣＳ１において出力端子ＯＵＴの電位はグランド端子ＧＮＤの電位から見て急峻に上昇する。このため、正サージケースＣＳ１において、ノード１２５にサージ電圧ＶＳＧＰに基づくサージ応答信号ＲＰ１が発生する。サージ応答信号ＲＰ１の波形はサージ電圧ＶＳＧＰの波形と概略的に相似関係にあり、サージ電圧ＶＳＧＰの上昇、低下に連動して、サージ応答信号ＲＰ１の電位も上昇、低下する。サージ応答信号ＲＰ１により挿入トランジスタ１２１にベース電流が発生し、挿入トランジスタ１２１がオンとなる。挿入トランジスタ１２１がオンであるとき、ゲート配線Ｗａの電位がグランド配線ＷＧＮＤの電位程度まで低くなるので、出力トランジスタ１１１及び１１２は共にオフとなる。
【0040】
尚、グランド端子ＧＮＤから見て出力端子ＯＵＴに正のサージ電圧ＶＳＧＰが加わった直後においては、出力段１１０に付加される寄生容量の影響によりゲート配線Ｗａの電位がグランド配線ＷＧＮＤの電位と比べて一時的に高まり、結果、挿入トランジスタ１２１がオンとなる前に微小時間だけ出力トランジスタ１１１及び１１２がオンとなることもある。但し、その微小時間は十分に短い（例えば数ナノ秒である）ため、出力トランジスタ１１１及び１１２にダメージ等は生じない。
【0041】
図１１は、任意の出力トランジスタ（ここでは出力トランジスタ１１１又は１１２）におけるドレイン－ソース間電圧ＶＤＳとドレイン電流ＩＤとの関係を表す。波形６５１は、出力トランジスタのゲート－ソース間電圧ＶＧＳが０Ｖであるときの当該関係を示し、波形６５２は、出力トランジスタのゲート－ソース間電圧ＶＧＳが１Ｖであるときの当該関係を示し、波形６５３は、出力トランジスタのゲート－ソース間電圧ＶＧＳが２Ｖであるときの当該関係を示す。波形６５１～６５３は図７の波形９５１～９５３と同等のものである。
【0042】
本実施例に係る正サージケースＣＳ１においては、挿入トランジスタ１２１のオンにより出力トランジスタ１１１及び１１２の各ゲート－ソース間電圧ＶＧＳが約０Ｖに保たれる。このため、出力段１１０を通じて流れるサージ電流ＩＳＧ１は、出力トランジスタ１１１及び１１２の寄生容量を通じて流れる電流だけであり十分に小さい。また、サージ電流ＩＳＧ１は出力トランジスタ１１１及び１１２に等しく流れるため、ドレイン－ソース間電圧ＶＤＳＨとドレイン－ソース間電圧ＶＤＳＬは実質的に等しくなる。図１１において、プロット６５５は、端子ＯＵＴ及びＧＮＤ間にサージ電圧ＶＳＧＰが加わるときの各出力トランジスタ１１１及び１１２の動作点を表す。
【0043】
正サージケースＣＳ１において、サージの大きさ及びクランプ回路１３０の特性に応じた電圧が端子ＯＵＴ及びＧＮＤ間に発生し、クランプ回路１３０を通じてサージ電流ＩＳＧ２が流れる。
【0044】
保護ダイオード１３１は短時間のサージ電圧ＶＳＧＰの印加に対して耐えることができるよう設計された部品である。保護ダイオード１３１の電気的特性において逆方向降伏電圧が定義される。逆方向降伏電圧はツェナ電圧とも称される。保護ダイオード１３１に加わる電圧の内、保護ダイオード１３１のアノード電位よりも保護ダイオード１３１のカソード電位を高める電圧は逆方向電圧と称される。保護ダイオード１３１のカソードからアノードに向けて流れる電流は逆方向電流と称される。保護ダイオード１３１において逆方向電圧が逆方向降伏電圧に達すると逆方向電流が相当に大きくなり、逆方向電圧が逆方向降伏電圧以上となる領域では、逆方向電圧の増大につれて逆方向電流が急峻に増大する。サージ電圧ＶＳＧＰをもたらす静電気の電荷量等にも依るが、典型的にはサージ電流ＩＳＧ２の方がサージ電流ＩＳＧ１よりも相当に大きい。
【0045】
保護ダイオード１３１の逆方向降伏電圧が出力段１１０の耐圧より小さくなるよう、出力段１１０及びクランプ回路１３０が設計される。サージ電圧ＶＳＧＰが端子ＯＵＴ及びＧＮＤ間に加わるとき、クランプ回路１３０は、サージ電圧ＶＳＧＰに基づくサージ電流ＩＳＧ２を自身を通じて通過させることで端子ＯＵＴ及びＧＮＤ間の発生電圧の大きさを出力段１１０の耐圧未満に制限する。出力段１１０の耐圧は出力トランジスタ１１１の耐圧と出力トランジスタ１１２の耐圧との和である。出力トランジスタ１１１の耐圧は、出力トランジスタ１１１のゲート－ソース間電圧が０Ｖであるときにおける、出力トランジスタ１１１のドレイン及びソース間の耐圧を指すと解して良い。他の出力トランジスタ（ここでは出力トランジスタ１１２）についても同様である。
【0046】
正サージケースＣＳ１において、電圧ＶＤＳＨは出力トランジスタ１１１の耐圧より小さいものの、出力トランジスタ１１１の耐圧近くまで上昇しうる。但し、出力トランジスタ１１１に流れるサージ電流ＩＳＧ１は微小であるため、出力トランジスタ１１１は十分に耐えることができる。出力トランジスタ１１２についても同様である。尚、グランド端子ＧＮＤから見て出力端子ＯＵＴに負のサージ電圧が加わるケースにおいては、当該負のサージ電圧に基づくサージ電流が保護ダイオード１３１を通じ保護ダイオード１３１の順方向に流れるため、端子ＯＵＴ及びＧＮＤ間の発生電圧は十分に小さい。
【0047】
このように、ゲートオフ回路１２０は、グランド端子ＧＮＤから見て出力端子ＯＵＴに正のサージ電圧ＶＳＧＰが加わるときに、ゲート配線Ｗａの電位をグランド配線ＷＧＮＤの電位にまで又はグランド配線ＷＧＮＤの電位近くまで低下させることで出力トランジスタ１１１及び１１２をオフさせる（後述のゲートオフ回路１２０ａ～１２０ｃについても同様；図１２～図１４参照）。ゲートオフ回路１２０では、コンデンサ１２２及び抵抗１２３によりサージ応答回路が形成される。サージ応答回路（１２２、１２３）は、グランド端子ＧＮＤから見て出力端子ＯＵＴに正のサージ電圧ＶＳＧＰが加わるとき、サージ電圧ＶＳＧＰに基づき挿入トランジスタ１２１の制御電極（ベース）を駆動することで挿入トランジスタ１２１をオンさせ、これによって各出力トランジスタ１１１及び１１２をオフさせる。電流制限抵抗１２４は、サージ応答信号ＲＰ１に基づく挿入トランジスタ１２１へのベース電流が過大とならないよう当該ベース電流に制限を加える。
【0048】
本実施例によれば、出力段において出力トランジスタをスタックした分だけ出力段の耐圧を高めることができる。即ち、出力ブロック１００＿Ａ１によれば、出力段１１０の耐圧を１つの出力トランジスタの耐圧の２倍にまで高めることができる。
【0049】
［実施例ＥＸ＿Ａ２］
実施例ＥＸ＿Ａ２を説明する。図１２に、実施例ＥＸ＿Ａ２に係る出力ブロック１００＿Ａ２と、その周辺回路を示す。実施例ＥＸ＿Ａ２では出力ブロック１００＿Ａ２が図１の出力ブロック５として用いられる。
実施例ＥＸ＿Ａ２を説明する。図１２に、実施例ＥＸ＿Ａ２に係る出力ブロック１００＿Ａ２と、その周辺回路を示す。実施例ＥＸ＿Ａ２では出力ブロック１００＿Ａ２が図１の出力ブロック５として用いられる。
【0050】
出力ブロック１００＿Ａ２は、図９の出力ブロック１００＿Ａ１に対して第１置換を施すことで得られる。第１置換は図９のコンデンサ１２２をツェナダイオード１２６に置換することに相当する。第１置換を除き、出力ブロック１００＿Ａ１及び１００＿Ａ２は互いに同じ構成を持つ。出力ブロック１００＿Ａ２において、ツェナダイオード１２６のアノードはノード１２５に接続され、ツェナダイオード１２６のカソードは出力配線ＷＯＵＴに接続される（従って出力端子ＯＵＴに接続される）。出力ブロック１００＿Ａ２におけるゲートオフ回路は、挿入トランジスタ１２１、ツェナダイオード１２６、抵抗１２３及び電流制限抵抗１２４から成るゲートオフ回路１２０ａである。
【0051】
出力ブロック１００＿Ａ２では、上述の正サージケースＣＳ１においてサージ電圧ＶＳＧＰの大きさがツェナダイオード１２６のツェナ電圧を上回ることで、サージ電圧ＶＳＧＰに基づくサージ応答信号ＲＰ１がノード１２５に発生する（図１０参照）。このため、実施例ＥＸ＿Ａ１と同様、サージ応答信号ＲＰ１に基づき挿入トランジスタ１２１がオンとなることを通じて出力トランジスタ１１１及び１１２がオフとされる。
【0052】
ゲートオフ回路１２０ａでは、ツェナダイオード１２６及び抵抗１２３によりサージ応答回路が形成される。サージ応答回路（１２６、１２３）は、グランド端子ＧＮＤから見て出力端子ＯＵＴに正のサージ電圧ＶＳＧＰが加わるとき（図１０参照）、ツェナダイオード１２６の降伏現象（ツェナ現象又はアバランシェ現象）を伴ってノード１２５に生じるサージ応答信号ＲＰ１に基づき挿入トランジスタ１２１をオンさせ、これによって各出力トランジスタ１１１及び１１２をオフさせる。
【0053】
［実施例ＥＸ＿Ａ３］
実施例ＥＸ＿Ａ３を説明する。図１３に、実施例ＥＸ＿Ａ３に係る出力ブロック１００＿Ａ３と、その周辺回路を示す。実施例ＥＸ＿Ａ３では出力ブロック１００＿Ａ３が図１の出力ブロック５として用いられる。
実施例ＥＸ＿Ａ３を説明する。図１３に、実施例ＥＸ＿Ａ３に係る出力ブロック１００＿Ａ３と、その周辺回路を示す。実施例ＥＸ＿Ａ３では出力ブロック１００＿Ａ３が図１の出力ブロック５として用いられる。
【0054】
出力ブロック１００＿Ａ３は、図９の出力ブロック１００＿Ａ１に対して第２置換を施すことで得られる。第２置換は図９の挿入トランジスタ１２１を挿入トランジスタ１２７に置換することに相当する。第２置換に伴い、出力ブロック１００＿Ａ３において電流制限抵抗１２４は省略される。第２置換を除き、出力ブロック１００＿Ａ１及び１００＿Ａ３は互いに同じ構成を持つ。挿入トランジスタ１２７はＮチャネル型のＭＯＳＦＥＴである。出力ブロック１００＿Ａ３において、挿入トランジスタ１２７のドレインはゲート配線Ｗａに接続され、挿入トランジスタ１２７のソースはグランド配線ＷＧＮＤに接続され、挿入トランジスタ１２７のゲートはノード１２５に接続される。出力ブロック１００＿Ａ３におけるゲートオフ回路は、挿入トランジスタ１２７、コンデンサ１２２及び抵抗１２３から成るゲートオフ回路１２０ｂである。
【0055】
出力ブロック１００＿Ａ３におけるサージ応答回路（１２２、１２３）は、グランド端子ＧＮＤから見て出力端子ＯＵＴに正のサージ電圧ＶＳＧＰが加わるとき、ノード１２５の電圧（サージ応答信号ＲＰ１の電圧）を挿入トランジスタ１２７の制御電極（ゲート）に供給することで挿入トランジスタ１２７をオンさせ、これによって各出力トランジスタ１１１及び１１２をオフさせる。
【0056】
［実施例ＥＸ＿Ａ４］
実施例ＥＸ＿Ａ４を説明する。図１４に、実施例ＥＸ＿Ａ４に係る出力ブロック１００＿Ａ４と、その周辺回路を示す。実施例ＥＸ＿Ａ４では出力ブロック１００＿Ａ４が図１の出力ブロック５として用いられる。出力ブロック１００＿Ａ４は、図９の出力ブロック１００＿Ａ１に対して上述の第１置換及び第２置換を施すことで得られる。故に、出力ブロック１００＿Ａ４におけるゲートオフ回路は、挿入トランジスタ１２７、ツェナダイオード１２６及び抵抗１２３を有するゲートオフ回路１２０ｃである。
実施例ＥＸ＿Ａ４を説明する。図１４に、実施例ＥＸ＿Ａ４に係る出力ブロック１００＿Ａ４と、その周辺回路を示す。実施例ＥＸ＿Ａ４では出力ブロック１００＿Ａ４が図１の出力ブロック５として用いられる。出力ブロック１００＿Ａ４は、図９の出力ブロック１００＿Ａ１に対して上述の第１置換及び第２置換を施すことで得られる。故に、出力ブロック１００＿Ａ４におけるゲートオフ回路は、挿入トランジスタ１２７、ツェナダイオード１２６及び抵抗１２３を有するゲートオフ回路１２０ｃである。
【0057】
出力ブロック１００＿Ａ４において、ツェナダイオード１２６のアノードはノード１２５に接続され、ツェナダイオード１２６のカソードは出力配線ＷＯＵＴに接続される（従って出力端子ＯＵＴに接続される）。出力ブロック１００＿Ａ４において、挿入トランジスタ１２７のドレインはゲート配線Ｗａに接続され、挿入トランジスタ１２７のソースはグランド配線ＷＧＮＤに接続され、挿入トランジスタ１２７のゲートはノード１２５に接続される。
【0058】
ゲートオフ回路１２０ｃでは、ツェナダイオード１２６及び抵抗１２３によりサージ応答回路が形成される。サージ応答回路（１２６、１２３）は、グランド端子ＧＮＤから見て出力端子ＯＵＴに正のサージ電圧ＶＳＧＰが加わるとき（図１０参照）、ツェナダイオード１２６の降伏現象（ツェナ現象又はアバランシェ現象）を伴ってノード１２５に生じるサージ応答信号ＲＰ１に基づき挿入トランジスタ１２７をオンさせ、これによって各出力トランジスタ１１１及び１１２をオフさせる。
【0059】
［実施例ＥＸ＿Ａ５］
実施例ＥＸ＿Ａ５を説明する。実施例ＥＸ＿Ａ１～ＥＸ＿Ａ４において、出力段１１０に設けられる出力トランジスタの総数は２以上であれば任意であり、３以上の出力トランジスタの直列回路にて出力段１１０を形成しても良い。例として、図１５に、出力ブロック１００＿Ａ５と、その周辺回路を示す。出力ブロック１００＿Ａ５を図１の出力ブロック５として用いることができる。
実施例ＥＸ＿Ａ５を説明する。実施例ＥＸ＿Ａ１～ＥＸ＿Ａ４において、出力段１１０に設けられる出力トランジスタの総数は２以上であれば任意であり、３以上の出力トランジスタの直列回路にて出力段１１０を形成しても良い。例として、図１５に、出力ブロック１００＿Ａ５と、その周辺回路を示す。出力ブロック１００＿Ａ５を図１の出力ブロック５として用いることができる。
【0060】
出力ブロック１００＿Ａ５は図９の出力ブロック１００＿Ａ１に対して第３置換を施すことで得られる。第３置換は図９の出力段１１０を出力段１１０ａに置換することに相当する。第３置換を除き、出力ブロック１００＿Ａ１及び１００＿Ａ５は互いに同じ構成を持つ。出力段１１０ａは出力トランジスタ１１１～１１３から成る。出力トランジスタ１１１～１１３はＮチャネル型のＭＯＳＦＥＴである。出力トランジスタ１１１～１１３は互いに同じ構造及び特性を有していて良い。
【0061】
出力ブロック１００＿Ａ５において、出力トランジスタ１１１～１１３は端子ＯＵＴ及びＧＮＤ間において互いに直列接続される。具体的には、出力ブロック１００＿Ａ５において、出力トランジスタ１１１のドレインは出力配線ＷＯＵＴに接続され、出力トランジスタ１１１のソースは出力トランジスタ１１２のドレインに接続され、出力トランジスタ１１２のソースは出力トランジスタ１１３のドレインに接続され、出力トランジスタ１１３のソースはグランド配線ＷＧＮＤに接続される。出力トランジスタ１１１～１１３の各ゲートはゲート配線Ｗａに共通接続される。これにより、出力段１１０ａの耐圧を１つの出力トランジスタの３倍にまで高めることができる。
【0062】
実施例ＥＸ＿Ａ１で述べた事項は出力ブロック１００＿Ａ５に対しても適用される。但し、この適用の際、実施例ＥＸ＿Ａ１における出力段１１０は実施例ＥＸ＿Ａ５において出力段１１０ａに読み替えられ、実施例ＥＸ＿Ａ１における出力トランジスタ１１１及び１１２は実施例ＥＸ＿Ａ５において出力トランジスタ１１１～１１３に読み替えられる。出力段１１０ａは４以上の出力トランジスタの直列回路であっても良い。出力ブロック１００＿Ａ２、１００＿Ａ３又は１００＿Ａ４に対して上記第３置換を施しても良い。
【0063】
［実施例ＥＸ＿Ｂ１］
実施例ＥＸ＿Ｂ１を説明する。図１の出力ブロック５は端子ＯＵＴ及びＶＤＤ間に設けられていて良い。この場合、上述の各実施例で述べた出力ブロックの構成を端子ＯＵＴ及びＶＤＤ間の出力ブロックに適用しても良い。これについて説明する。図１６に、実施例ＥＸ＿Ｂ１に係る出力ブロック２００＿Ｂ１と、その周辺回路を示す。実施例ＥＸ＿Ｂ１では出力ブロック２００＿Ｂ１が図１の出力ブロック５として用いられる。
実施例ＥＸ＿Ｂ１を説明する。図１の出力ブロック５は端子ＯＵＴ及びＶＤＤ間に設けられていて良い。この場合、上述の各実施例で述べた出力ブロックの構成を端子ＯＵＴ及びＶＤＤ間の出力ブロックに適用しても良い。これについて説明する。図１６に、実施例ＥＸ＿Ｂ１に係る出力ブロック２００＿Ｂ１と、その周辺回路を示す。実施例ＥＸ＿Ｂ１では出力ブロック２００＿Ｂ１が図１の出力ブロック５として用いられる。
【0064】
出力ブロック２００＿Ｂ１は、出力トランジスタ２１１及び２１２から成る出力段２１０と、挿入トランジスタ２２１、コンデンサ２２２、抵抗２２３及び電流制限抵抗２２４から成るゲートオフ回路２２０と、クランプ回路２３０と、を備える。出力トランジスタ２１１及び２１２はＰチャネル型のＭＯＳＦＥＴにより構成される。出力トランジスタ２１１及び２１２の構造及び特性は互いに同じであって良い。挿入トランジスタ２２１はＰＮＰ型のバイポーラトランジスタにより構成される。
【0065】
出力トランジスタ２１１及び２１２は端子ＯＵＴ及びＶＤＤ間において互いに直列接続される。具体的には、出力トランジスタ２１１のドレインは出力配線ＷＯＵＴに接続される（従って出力端子ＯＵＴに接続される）。出力トランジスタ２１１のソースは出力トランジスタ２１２のドレインに接続される。出力トランジスタ２１２のソースは電源配線ＷＶＤＤに接続される（従って電源端子ＶＤＤに接続される）。出力トランジスタ２１１及び２１２の各ゲートはゲート配線Ｗｂに共通接続される。
【0066】
駆動回路４はゲート配線Ｗｂに接続される。装置組み込み状態において、駆動回路４は、ゲート配線Ｗｂに対してハイレベル又はローレベルのゲート信号を供給する。ローレベルのゲート信号がゲート配線Ｗｂに供給されるとき、出力トランジスタ２１１及び２１２は共にオン状態となり、出力段２１０を介した端子ＯＵＴ及びＶＤＤ間の電路が導通する。ハイレベルのゲート信号がゲート配線Ｗｂに供給されるとき、出力トランジスタ２１１及び２１２は共にオフ状態となり上記電路が遮断される。出力ブロック２００＿Ｂ１によりオープンドレイン構成の信号出力回路３が形成される。故に装置組み込み状態では、例えば、電子部品１の外部において、出力端子ＯＵＴに接続される配線とグランドの電位を有する配線との間にプルダウン抵抗を挿入しておけば良い。
【0067】
挿入トランジスタ２２１はゲート配線Ｗｂ及び電源配線ＷＶＤＤ間に挿入される。具体的には、挿入トランジスタ２２１のコレクタはゲート配線Ｗｂに接続され、挿入トランジスタ２２１のエミッタは電源配線ＷＶＤＤに接続される（従って電源端子ＶＤＤに接続される）。
【0068】
コンデンサ２２２の第１端は出力配線ＷＯＵＴに接続される。コンデンサ２２２の第２端は所定のノード２２５に接続される。抵抗２２３の第１端はノード２２５に接続される。抵抗２２３の第２端は電源配線ＷＶＤＤに接続される。電流制限抵抗２２４はノード２２５と挿入トランジスタ２２１のベースとの間に直列に挿入される。より具体的には、電流制限抵抗２２４の第１端はノード２２５に接続され、電流制限抵抗２２４の第２端は挿入トランジスタ２２１のベースに接続される。
【0069】
クランプ回路２３０は出力段２１０に並列接続される。クランプ回路２３０は出力配線ＷＯＵＴ及び電源配線ＷＶＤＤに接続される。クランプ回路２３０は１以上の保護ダイオード２３１（静電保護素子）にて構成される。クランプ回路２３０が単一の保護ダイオード２３１にて構成される場合、保護ダイオード２３１のカソードは電源配線ＷＶＤＤに接続される一方で保護ダイオード２３１のアノードは出力配線ＷＯＵＴに接続される。クランプ回路２３０が複数の保護ダイオード２３１の直列回路にて構成される場合、各保護ダイオード２３１の順方向は出力配線ＷＯＵＴから電源配線ＷＶＤＤに向かう方向と一致する。例えばクランプ回路２３０が第１及び第２保護ダイオード２３１にて構成される場合、第１保護ダイオード２３１のアノードは出力配線ＷＯＵＴに接続され、第１保護ダイオード２３１のカソードは第２保護ダイオード２３１のアノードに接続され、且つ、第２保護ダイオード２３１のカソードは電源配線ＷＶＤＤに接続される。以下では、特に記述なき限り、クランプ回路２３０が単一の保護ダイオード２３１にて構成されることを想定する。
【0070】
図１７を参照し、電源端子ＶＤＤから見て出力端子ＯＵＴに負のサージ電圧ＶＳＧＮが加わる負サージケースＣＳ２を想定し、負サージケースＣＳ２における出力ブロック２００＿Ｂ１の挙動を説明する。負のサージ電圧ＶＳＧＮは特定極性のサージ電圧の例である。尚、図１７には各出力トランジスタに付加される寄生容量も図示される。出力トランジスタ２１１のドレイン－ソース間電圧を記号“ＶＤＳ１”で表し、出力トランジスタ２１２のドレイン－ソース間電圧を記号“ＶＤＳ２”で表す。負サージケースＣＳ２において、電源端子ＶＤＤから出力段２１０を通じ出力端子ＯＵＴへ向けて流れる電流をサージ電流ＩＳＧ３と称し、電源端子ＶＤＤからクランプ回路２３０を通じ出力端子ＯＵＴへ向けて流れる電流をサージ電流ＩＳＧ４と称する。
【0071】
サージ電圧ＶＳＧＮは静電気等に由来して微小時間だけ発生する電圧であり、負サージケースＣＳ２において出力端子ＯＵＴの電位は電源端子ＶＤＤの電位から見て急峻に低下する。このため、負サージケースＣＳ２において、ノード２２５にサージ電圧ＶＳＧＮに基づくサージ応答信号ＲＰ２が発生する。サージ応答信号ＲＰ２の波形はサージ電圧ＶＳＧＮの波形と概略的に相似関係にあり、サージ電圧ＶＳＧＮの低下、上昇に連動して、サージ応答信号ＲＰ２の電位も低下、上昇する。サージ応答信号ＲＰ２により挿入トランジスタ２２１にベース電流が発生し、挿入トランジスタ２２１がオンとなる。挿入トランジスタ２２１がオンであるとき、ゲート配線Ｗｂの電位が電源配線ＷＶＤＤの電位程度まで高められるので、出力トランジスタ２１１及び２１２は共にオフとなる。
【0072】
尚、電源端子ＶＤＤから見て出力端子ＯＵＴに負のサージ電圧ＶＳＧＮが加わった直後においては、出力段２１０に付加される寄生容量の影響によりゲート配線Ｗｂの電位が電源配線ＷＶＤＤの電位と比べて一時的に低下し、結果、挿入トランジスタ２２１がオンとなる前に微小時間だけ出力トランジスタ２１１及び２１２がオンとなることもある。但し、その微小時間は十分に短い（例えば数ナノ秒である）ため、出力トランジスタ２１１及び２１２にダメージ等は生じない。
【0073】
本実施例に係る負サージケースＣＳ２においては、挿入トランジスタ２２１のオンにより出力トランジスタ２１１及び２１２の各ゲート－ソース間電圧ＶＧＳが約０Ｖに保たれる。このため、出力段２１０を通じて流れるサージ電流ＩＳＧ３は、出力トランジスタ２１１及び２１２の寄生容量を通じて流れる電流だけであり十分に小さい。また、サージ電流ＩＳＧ３は出力トランジスタ２１１及び２１２に等しく流れるため、ドレイン－ソース間電圧ＶＤＳ１とドレイン－ソース間電圧ＶＤＳ２は実質的に等しくなる。
【0074】
負サージケースＣＳ２において、サージの大きさ及びクランプ回路２３０の特性に応じた電圧が端子ＯＵＴ及びＶＤＤ間に発生し、クランプ回路２３０を通じてサージ電流ＩＳＧ４が流れる。
【0075】
保護ダイオード２３１は短時間のサージ電圧ＶＳＧＮの印加に対して耐えることができるよう設計された部品である。保護ダイオード２３１の電気的特性において逆方向降伏電圧が定義される。逆方向降伏電圧はツェナ電圧とも称される。保護ダイオード２３１に加わる電圧の内、保護ダイオード２３１のアノード電位よりも保護ダイオード２３１のカソード電位を高める電圧は逆方向電圧と称される。保護ダイオード２３１のカソードからアノードに向けて流れる電流は逆方向電流と称される。保護ダイオード２３１において逆方向電圧が逆方向降伏電圧に達すると逆方向電流が相当に大きくなり、逆方向電圧が逆方向降伏電圧以上となる領域では、逆方向電圧の増大につれて逆方向電流が急峻に増大する。サージ電圧ＶＳＧＮをもたらす静電気の電荷量等にも依るが、典型的にはサージ電流ＩＳＧ４の方がサージ電流ＩＳＧ３よりも相当に大きい。
【0076】
保護ダイオード２３１の逆方向降伏電圧が出力段２１０の耐圧より小さくなるよう、出力段２１０及びクランプ回路２３０が設計される。サージ電圧ＶＳＧＮが端子ＯＵＴ及びＶＤＤ間に加わるとき、クランプ回路２３０は、サージ電圧ＶＳＧＮに基づくサージ電流ＩＳＧ４を自身を通じて通過させることで端子ＯＵＴ及びＶＤＤ間の発生電圧の大きさを出力段２１０の耐圧未満に制限する。出力段２１０の耐圧は出力トランジスタ２１１の耐圧と出力トランジスタ２１２の耐圧との和である。出力トランジスタ２１１の耐圧は、出力トランジスタ２１１のゲート－ソース間電圧が０Ｖであるときにおける、出力トランジスタ２１１のドレイン及びソース間の耐圧を指すと解して良い。他の出力トランジスタ（ここでは出力トランジスタ２１２）についても同様である。
【0077】
負サージケースＣＳ２において、電圧ＶＤＳ１は出力トランジスタ２１１の耐圧より小さいものの、出力トランジスタ２１１の耐圧近くまで上昇しうる。但し、出力トランジスタ２１１に流れるサージ電流ＩＳＧ３は微小であるため、出力トランジスタ２１１は十分に耐えることができる。出力トランジスタ２１２についても同様である。尚、電源端子ＶＤＤから見て出力端子ＯＵＴに正のサージ電圧が加わるケースにおいては、当該正のサージ電圧に基づくサージ電流が保護ダイオード２３１を通じ保護ダイオード２３１の順方向に流れるため、端子ＯＵＴ及びＶＤＤ間の発生電圧は十分に小さい。
【0078】
このように、ゲートオフ回路２２０は、電源端子ＶＤＤから見て出力端子ＯＵＴに負のサージ電圧ＶＳＧＮが加わるときに、ゲート配線Ｗｂの電位を電源配線ＷＶＤＤの電位にまで又は電源配線ＷＶＤＤの電位近くまで上昇させることで出力トランジスタ２１１及び２１２をオフさせる（後述のゲートオフ回路２２０ａ～２２０ｃについても同様；図１８～図２０参照）。ゲートオフ回路２２０では、コンデンサ２２２及び抵抗２２３によりサージ応答回路が形成される。サージ応答回路（２２２、２２３）は、電源端子ＶＤＤから見て出力端子ＯＵＴに負のサージ電圧ＶＳＧＮが加わるとき、サージ電圧ＶＳＧＮに基づき挿入トランジスタ２２１の制御電極（ベース）を駆動することで挿入トランジスタ２２１をオンさせ、これによって各出力トランジスタ２１１及び２１２をオフさせる。電流制限抵抗２２４は、サージ応答信号ＲＰ２に基づく挿入トランジスタ２２１へのベース電流が過大とならないよう当該ベース電流に制限を加える。
【0079】
本実施例によれば、出力段において出力トランジスタをスタックした分だけ出力段の耐圧を高めることができる。即ち、出力ブロック２００＿Ｂ１によれば、出力段２１０の耐圧を１つの出力トランジスタの耐圧の２倍にまで高めることができる。
【0080】
［実施例ＥＸ＿Ｂ２］
実施例ＥＸ＿Ｂ２を説明する。図１８に、実施例ＥＸ＿Ｂ２に係る出力ブロック２００＿Ｂ２と、その周辺回路を示す。実施例ＥＸ＿Ｂ２では出力ブロック２００＿Ｂ２が図１の出力ブロック５として用いられる。
実施例ＥＸ＿Ｂ２を説明する。図１８に、実施例ＥＸ＿Ｂ２に係る出力ブロック２００＿Ｂ２と、その周辺回路を示す。実施例ＥＸ＿Ｂ２では出力ブロック２００＿Ｂ２が図１の出力ブロック５として用いられる。
【0081】
出力ブロック２００＿Ｂ２は、図１６の出力ブロック２００＿Ｂ１に対して第４置換を施すことで得られる。第４置換は図１６のコンデンサ２２２をツェナダイオード２２６に置換することに相当する。第４置換を除き、出力ブロック２００＿Ｂ１及び２００＿Ｂ２は互いに同じ構成を持つ。出力ブロック２００＿Ｂ２において、ツェナダイオード２２６のカソードはノード２２５に接続され、ツェナダイオード２２６のアノードは出力配線ＷＯＵＴに接続される（従って出力端子ＯＵＴに接続される）。出力ブロック２００＿Ｂ２におけるゲートオフ回路は、挿入トランジスタ２２１、ツェナダイオード２２６、抵抗２２３及び電流制限抵抗２２４から成るゲートオフ回路２２０ａである。
【0082】
出力ブロック２００＿Ｂ２では、上述の負サージケースＣＳ２においてサージ電圧ＶＳＧＮの大きさがツェナダイオード２２６のツェナ電圧を上回ることで、サージ電圧ＶＳＧＮに基づくサージ応答信号ＲＰ２がノード２２５に発生する（図１７参照）。このため、実施例ＥＸ＿Ｂ１と同様、サージ応答信号ＲＰ２に基づき挿入トランジスタ２２１がオンとなることを通じて出力トランジスタ２１１及び２１２がオフとされる。
【0083】
ゲートオフ回路２２０ａでは、ツェナダイオード２２６及び抵抗２２３によりサージ応答回路が形成される。サージ応答回路（２２６、２２３）は、電源端子ＶＤＤから見て出力端子ＯＵＴに負のサージ電圧ＶＳＧＮが加わるとき（図１７参照）、ツェナダイオード２２６の降伏現象（ツェナ現象又はアバランシェ現象）を伴ってノード２２５に生じるサージ応答信号ＲＰ２に基づき挿入トランジスタ２２１をオンさせ、これによって各出力トランジスタ２１１及び２１２をオフさせる。
【0084】
［実施例ＥＸ＿Ｂ３］
実施例ＥＸ＿Ｂ３を説明する。図１９に、実施例ＥＸ＿Ｂ３に係る出力ブロック２００＿Ｂ３と、その周辺回路を示す。実施例ＥＸ＿Ｂ３では出力ブロック２００＿Ｂ３が図１の出力ブロック５として用いられる。
実施例ＥＸ＿Ｂ３を説明する。図１９に、実施例ＥＸ＿Ｂ３に係る出力ブロック２００＿Ｂ３と、その周辺回路を示す。実施例ＥＸ＿Ｂ３では出力ブロック２００＿Ｂ３が図１の出力ブロック５として用いられる。
【0085】
出力ブロック２００＿Ｂ３は、図１６の出力ブロック２００＿Ｂ１に対して第５置換を施すことで得られる。第５置換は図１６の挿入トランジスタ２２１を挿入トランジスタ２２７に置換することに相当する。第５置換に伴い、出力ブロック２００＿Ｂ３において電流制限抵抗２２４は省略される。第５置換を除き、出力ブロック２００＿Ｂ１及び２００＿Ｂ３は互いに同じ構成を持つ。挿入トランジスタ２２７はＰチャネル型のＭＯＳＦＥＴである。出力ブロック２００＿Ｂ３において、挿入トランジスタ２２７のドレインはゲート配線Ｗｂに接続され、挿入トランジスタ２２７のソースは電源配線ＷＶＤＤに接続され、挿入トランジスタ２２７のゲートはノード２２５に接続される。出力ブロック２００＿Ｂ３におけるゲートオフ回路は、挿入トランジスタ２２７、コンデンサ２２２及び抵抗２２３から成るゲートオフ回路２２０ｂである。
【0086】
出力ブロック２００＿Ｂ３におけるサージ応答回路（２２２、２２３）は、電源端子ＶＤＤから見て出力端子ＯＵＴに負のサージ電圧ＶＳＧＮが加わるとき、ノード２２５の電圧（サージ応答信号ＲＰ２の電圧）を挿入トランジスタ２２７の制御電極（ゲート）に供給することで挿入トランジスタ２２７をオンさせ、これによって各出力トランジスタ２１１及び２１２をオフさせる。
【0087】
［実施例ＥＸ＿Ｂ４］
実施例ＥＸ＿Ｂ４を説明する。図２０に、実施例ＥＸ＿Ｂ４に係る出力ブロック２００＿Ｂ４と、その周辺回路を示す。実施例ＥＸ＿Ｂ４では出力ブロック２００＿Ｂ４が図１の出力ブロック５として用いられる。出力ブロック２００＿Ｂ４は、図１６の出力ブロック２００＿Ｂ１に対して上述の第４置換及び第５置換を施すことで得られる。故に、出力ブロック２００＿Ｂ４におけるゲートオフ回路は、挿入トランジスタ２２７、ツェナダイオード２２６及び抵抗２２３を有するゲートオフ回路２２０ｃである。
実施例ＥＸ＿Ｂ４を説明する。図２０に、実施例ＥＸ＿Ｂ４に係る出力ブロック２００＿Ｂ４と、その周辺回路を示す。実施例ＥＸ＿Ｂ４では出力ブロック２００＿Ｂ４が図１の出力ブロック５として用いられる。出力ブロック２００＿Ｂ４は、図１６の出力ブロック２００＿Ｂ１に対して上述の第４置換及び第５置換を施すことで得られる。故に、出力ブロック２００＿Ｂ４におけるゲートオフ回路は、挿入トランジスタ２２７、ツェナダイオード２２６及び抵抗２２３を有するゲートオフ回路２２０ｃである。
【0088】
出力ブロック２００＿Ｂ４において、ツェナダイオード２２６のカソードはノード２２５に接続され、ツェナダイオード２２６のアノードは出力配線ＷＯＵＴに接続される（従って出力端子ＯＵＴに接続される）。出力ブロック２００＿Ｂ４において、挿入トランジスタ２２７のドレインはゲート配線Ｗｂに接続され、挿入トランジスタ２２７のソースは電源配線ＷＶＤＤに接続され、挿入トランジスタ２２７のゲートはノード２２５に接続される。
【0089】
ゲートオフ回路２２０ｃでは、ツェナダイオード２２６及び抵抗２２３によりサージ応答回路が形成される。サージ応答回路（２２６、２２３）は、電源端子ＶＤＤから見て出力端子ＯＵＴに負のサージ電圧ＶＳＧＮが加わるとき（図１７参照）、ツェナダイオード２２６の降伏現象（ツェナ現象又はアバランシェ現象）を伴ってノード２２５に生じるサージ応答信号ＲＰ２に基づき挿入トランジスタ２２７をオンさせ、これによって各出力トランジスタ２１１及び２１２をオフさせる。
【0090】
［実施例ＥＸ＿Ｂ５］
実施例ＥＸ＿Ｂ５を説明する。実施例ＥＸ＿Ｂ１～ＥＸ＿Ｂ４において、出力段２１０に設けられる出力トランジスタの総数は２以上であれば任意であり、３以上の出力トランジスタの直列回路にて出力段２１０を形成しても良い。例として、図２１に、出力ブロック２００＿Ｂ５と、その周辺回路を示す。出力ブロック２００＿Ｂ５を図１の出力ブロック５として用いることができる。
実施例ＥＸ＿Ｂ５を説明する。実施例ＥＸ＿Ｂ１～ＥＸ＿Ｂ４において、出力段２１０に設けられる出力トランジスタの総数は２以上であれば任意であり、３以上の出力トランジスタの直列回路にて出力段２１０を形成しても良い。例として、図２１に、出力ブロック２００＿Ｂ５と、その周辺回路を示す。出力ブロック２００＿Ｂ５を図１の出力ブロック５として用いることができる。
【0091】
出力ブロック２００＿Ｂ５は図１６の出力ブロック２００＿Ｂ１に対して第６置換を施すことで得られる。第６置換は図１６の出力段２１０を出力段２１０ａに置換することに相当する。第６置換を除き、出力ブロック２００＿Ｂ１及び２００＿Ｂ５は互いに同じ構成を持つ。出力段２１０ａは出力トランジスタ２１１～２１３から成る。出力トランジスタ２１１～２１３はＰチャネル型のＭＯＳＦＥＴである。出力トランジスタ２１１～２１３は互いに同じ構造及び特性を有していて良い。
【0092】
出力ブロック２００＿Ｂ５において、出力トランジスタ２１１～２１３は端子ＯＵＴ及びＶＤＤ間において互いに直列接続される。具体的には、出力ブロック２００＿Ｂ５において、出力トランジスタ２１１のドレインは出力配線ＷＯＵＴに接続され、出力トランジスタ２１１のソースは出力トランジスタ２１２のドレインに接続され、出力トランジスタ２１２のソースは出力トランジスタ２１３のドレインに接続され、出力トランジスタ２１３のソースは電源配線ＷＶＤＤに接続される。出力トランジスタ２１１～２１３の各ゲートはゲート配線Ｗｂに共通接続される。これにより、出力段２１０ａの耐圧を１つの出力トランジスタの３倍にまで高めることができる。
【0093】
実施例ＥＸ＿Ｂ１で述べた事項は出力ブロック２００＿Ｂ５に対しても適用される。但し、この適用の際、実施例ＥＸ＿Ｂ１における出力段２１０は実施例ＥＸ＿Ｂ５において出力段２１０ａに読み替えられ、実施例ＥＸ＿Ｂ１における出力トランジスタ２１１及び２１２は実施例ＥＸ＿Ｂ５において出力トランジスタ２１１～２１３に読み替えられる。出力段２１０ａは４以上の出力トランジスタの直列回路であっても良い。出力ブロック２００＿Ｂ２、２００＿Ｂ３又は２００＿Ｂ４に対して上記第６置換を施しても良い。
【0094】
［実施例ＥＸ＿Ｃ１］
実施例ＥＸ＿Ｃ１を説明する。装置組み込み状態において（図３参照）、信号出力回路３は、出力端子ＯＵＴからハイレベル又はローレベルの信号ＳＯＵＴをインバータ出力する回路であっても良い。図２２に実施例ＥＸ＿Ｃ１に係る信号出力回路３の構成を示す。実施例ＥＸ＿Ｃ１に係る信号出力回路３は出力ブロック１００及び２００並びに駆動回路４を備える。実施例ＥＸ＿Ｃ１において、図１の出力ブロック５は出力ブロック１００及び２００を含む。
実施例ＥＸ＿Ｃ１を説明する。装置組み込み状態において（図３参照）、信号出力回路３は、出力端子ＯＵＴからハイレベル又はローレベルの信号ＳＯＵＴをインバータ出力する回路であっても良い。図２２に実施例ＥＸ＿Ｃ１に係る信号出力回路３の構成を示す。実施例ＥＸ＿Ｃ１に係る信号出力回路３は出力ブロック１００及び２００並びに駆動回路４を備える。実施例ＥＸ＿Ｃ１において、図１の出力ブロック５は出力ブロック１００及び２００を含む。
【0095】
出力ブロック１００は端子ＯＵＴ及びＧＮＤに接続される。出力ブロック２００は端子ＯＵＴ及びＶＤＤに接続される。装置組み込み状態において、出力ブロック１００及び２００は駆動回路４から供給される信号に応じてハイレベル又はローレベルの出力信号ＳＯＵＴを出力端子ＯＵＴに発生させる（図３参照）。
【0096】
図２２の信号出力回路３において出力ブロック１００は上述の出力ブロック１００＿Ａ１～１００＿Ａ５の何れかであって良い。
【0097】
例えば、図２３に示す如く、出力ブロック１００として出力ブロック１００＿Ａ１を用いる一方で出力ブロック２００として出力ブロック２００ａを用いて良い。出力ブロック２００ａは出力トランジスタ２０１とクランプ回路２０２とを備える。出力トランジスタ２０１はＰチャネル型のＭＯＳＦＥＴである。出力ブロック２００ａにおいて、出力トランジスタ２０１のドレイン、ソースは、夫々、出力配線ＷＯＵＴ、電源配線ＷＶＤＤに接続され、出力トランジスタ２０１のゲートは駆動回路４に接続される。クランプ回路２０２は保護ダイオード２０３から成る。保護ダイオード２０３のアノード、カソードは、夫々、出力配線ＷＯＵＴ、電源配線ＷＶＤＤに接続される。クランプ回路２０２は複数の保護ダイオード２０３にて形成されていても良い。クランプ回路２０２は端子ＯＵＴ及びＶＤＤ間にサージ電圧が加わるときにサージ電圧に基づくサージ電流を自身を通過させ、これによって端子ＯＵＴ及びＶＤＤ間の発生電圧の大きさを出力トランジスタ２０１の耐圧未満に制限する。
【0098】
装置組み込み状態において、図２３の駆動回路４は、出力トランジスタ１１１、１１２及び２０１の各ゲート電位を制御することで、出力端子ＯＵＴの信号レベルをハイレベル又はローレベルに設定する。装置組み込み状態において、図２３の駆動回路４は、出力トランジスタ１１１及び１１２をオンさせる一方で出力トランジスタ２０１をオフさせることにより出力端子ＯＵＴの信号レベルをローレベルに設定でき、出力トランジスタ１１１及び１１２をオフさせる一方で出力トランジスタ２０１をオンさせることにより出力端子ＯＵＴの信号レベルをハイレベルに設定できる。
【0099】
Ｎチャネル型のＭＯＳＦＥＴの耐圧はＰチャネル型のＭＯＳＦＥＴよりも高め難いことも多い。このような場合に図２３の構成は有益である。図２３において、出力ブロック１００＿Ａ１を出力ブロック１００＿Ａ２～１００＿Ａ５の何れかに置換しても良い。
【0100】
図２２の信号出力回路３において出力ブロック２００は上述の出力ブロック２００＿Ｂ１～２００＿Ｂ５の何れかであって良い。
【0101】
例えば、図２４に示す如く、出力ブロック１００として出力ブロック１００ａを用いる一方で出力ブロック２００として出力ブロック２００＿Ｂ１を用いて良い。出力ブロック１００ａは出力トランジスタ１０１とクランプ回路１０２とを備える。出力トランジスタ１０１はＮチャネル型のＭＯＳＦＥＴである。出力ブロック１００ａにおいて、出力トランジスタ１０１のドレイン、ソースは、夫々、出力配線ＷＯＵＴ、グランド配線ＷＧＮＤに接続され、出力トランジスタ１０１のゲートは駆動回路４に接続される。クランプ回路１０２は保護ダイオード１０３から成る。保護ダイオード１０３のアノード、カソードは、夫々、グランド配線ＷＧＮＤ、出力配線ＷＯＵＴに接続される。クランプ回路１０２は複数の保護ダイオード１０３にて形成されていても良い。クランプ回路１０２は端子ＯＵＴ及びＧＮＤ間にサージ電圧が加わるときにサージ電圧に基づくサージ電流を自身を通過させ、これによって端子ＯＵＴ及びＧＮＤ間の発生電圧の大きさを出力トランジスタ１０１の耐圧未満に制限する。
【0102】
装置組み込み状態において、図２４の駆動回路４は、出力トランジスタ１０１、２１１及び２１２の各ゲート電位を制御することで、出力端子ＯＵＴの信号レベルをハイレベル又はローレベルに設定する。装置組み込み状態において、図２４の駆動回路４は、出力トランジスタ１０１をオンさせる一方で出力トランジスタ２１１及び２１２をオフさせることにより出力端子ＯＵＴの信号レベルをローレベルに設定でき、出力トランジスタ１０１をオフさせる一方で出力トランジスタ２１１及び２１２をオンさせることにより出力端子ＯＵＴの信号レベルをハイレベルに設定できる。
【0103】
製造プロセスによっては、Ｎチャネル型のＭＯＳＦＥＴの耐圧がＰチャネル型のＭＯＳＦＥＴよりも高め易いこともあり得る。このような場合に図２４の構成は有益である。図２４において、出力ブロック２００＿Ｂ１を出力ブロック２００＿Ｂ２～２００＿Ｂ５の何れかに置換しても良い。
【0104】
図２２の信号出力回路３において、出力ブロック１００として上述の出力ブロック１００＿Ａ１～１００＿Ａ５の何れかを用い、且つ、出力ブロック２００として上述の出力ブロック２００＿Ｂ１～２００＿Ｂ５の何れかを用いても良い。
【0105】
例えば、図２５に示す如く、出力ブロック１００として出力ブロック１００＿Ａ１を用いる一方で出力ブロック２００として出力ブロック２００＿Ｂ１を用いて良い。
【0106】
装置組み込み状態において、図２５の駆動回路４は、出力トランジスタ１１１、１１２、２１１及び２１２の各ゲート電位を制御することで、出力端子ＯＵＴの信号レベルをハイレベル又はローレベルに設定する。装置組み込み状態において、図２５の駆動回路４は、出力トランジスタ１１１及び１１２をオンさせる一方で出力トランジスタ２１１及び２１２をオフさせることにより出力端子ＯＵＴの信号レベルをローレベルに設定でき、出力トランジスタ１１１及び１１２をオフさせる一方で出力トランジスタ２１１及び２１２をオンさせることにより出力端子ＯＵＴの信号レベルをハイレベルに設定できる。
【0107】
図２５において、出力ブロック１００＿Ａ１を出力ブロック１００＿Ａ２～１００＿Ａ５の何れかに置換しても良く、当該置換に代えて又は当該置換に加えて、出力ブロック２００＿Ｂ１を出力ブロック２００＿Ｂ２～２００＿Ｂ５の何れかに置換しても良い。
【0108】
＜＜付記＞＞
本開示の実施形態は、特許請求の範囲に示された技術的思想の範囲内において、適宜、種々の変更が可能である。以上の実施形態は、あくまでも、本開示の実施形態の例であって、本開示ないし各構成要件の用語の意義は、以上の実施形態に記載されたものに制限されるものではない。上述の説明文中に示した具体的な数値は、単なる例示であって、当然の如く、それらを様々な数値に変更することができる。
本開示の実施形態は、特許請求の範囲に示された技術的思想の範囲内において、適宜、種々の変更が可能である。以上の実施形態は、あくまでも、本開示の実施形態の例であって、本開示ないし各構成要件の用語の意義は、以上の実施形態に記載されたものに制限されるものではない。上述の説明文中に示した具体的な数値は、単なる例示であって、当然の如く、それらを様々な数値に変更することができる。
【0109】
不都合が生じない限り、上述の任意のトランジスタは、任意の種類のトランジスタであって良い。例えば、ＭＯＳＦＥＴとして上述された任意のトランジスタを、不都合が生じない限り、接合型ＦＥＴ、ＩＧＢＴ（Insulated Gate Bipolar Transistor）又はバイポーラトランジスタに置き換えることも可能である。任意のトランジスタは第１電極、第２電極及び制御電極を有する。ＦＥＴにおいては、第１及び第２電極の内の一方がドレインで他方がソースであり且つ制御電極がゲートである。ＩＧＢＴにおいては、第１及び第２電極の内の一方がコレクタで他方がエミッタであり且つ制御電極がゲートである。ＩＧＢＴに属さないバイポーラトランジスタにおいては、第１及び第２電極の内の一方がコレクタで他方がエミッタであり且つ制御電極がベースである。
【0110】
本開示の一側面に係る信号出力回路は、出力端子（ＯＵＴ）と基準端子（ＧＮＤ又はＶＤＤ）との間において、互いに直列接続された複数の出力トランジスタを有する出力段（１１０又は２１０）と、各出力トランジスタのゲートが共通接続されるゲート配線（Ｗａ又はＷｂ）と、前記ゲート配線に対してゲート信号を供給することで、前記出力段を介した前記出力端子及び前記基準端子間の電路を導通又は遮断させるよう構成された駆動回路（４）と、前記ゲート配線と前記基準端子との間に挿入された挿入トランジスタ（例えば１２１又は２２１）と、前記出力端子及び前記基準端子と前記挿入トランジスタの制御電極とに接続され、前記基準端子から見て前記出力端子に特定極性のサージ電圧（ＶＳＧＰ又はＶＳＧＮ）が加わるときに前記特定極性のサージ電圧に基づき前記挿入トランジスタの制御電極を駆動することを通じて前記挿入トランジスタをオンさせ、これによって各出力トランジスタをオフさせるよう構成されたサージ応答回路（例えば、１２２及び１２３、又は、２２２及び２２３）と、を有する構成（第１の構成）である。
【0111】
これにより、信号出力回路のサージ耐性を高めることができる。
【0112】
上記第１の構成に係る信号出力回路において、前記サージ応答回路は、前記出力端子と所定ノード（１２５又は２２５）との間に接続されたコンデンサ（１２２又は２２２）と、前記所定ノードと前記基準端子との間に接続された抵抗（１２３又は２２３）と、を有し、前記出力端子及び前記基準端子間に前記特定極性のサージ電圧が加わるときに前記所定ノードに生じるサージ応答信号（ＲＰ１又はＲＰ２）に基づき前記挿入トランジスタをオンさせる構成（第２の構成）であっても良い。
【0113】
上記第１の構成に係る信号出力回路において、前記サージ応答回路は、前記出力端子と所定ノードとの間に接続されたツェナダイオード（１２６又は２２６）と、前記所定ノードと前記基準端子との間に接続された抵抗（１２３又は２２３）と、を有し、前記出力端子及び前記基準端子間に前記特定極性のサージ電圧が加わるときに前記ツェナダイオードの降伏現象を伴って前記所定ノードに生じるサージ応答信号（ＲＰ１又はＲＰ２）に基づき前記挿入トランジスタをオンさせる構成（第３の構成）であっても良い。
【0114】
上記第１～第３の構成の何れかに係る信号出力回路において、前記出力段に並列接続されたクランプ回路（１３０又は２３０）を備え、前記クランプ回路は、前記出力端子及び前記基準端子間に前記特定極性のサージ電圧が加わるとき、当該サージ電圧に基づく電流（ＩＳＧ２又はＩＳＧ４）を自身を通じて通過させることで前記出力端子及び前記基準端子間の発生電圧を前記出力段の耐圧未満に制限する構成（第４の構成）であっても良い。
【0115】
上記第１～第４の構成の何れかに係る信号出力回路において、各出力トランジスタはＮチャネル型の電界効果トランジスタ（例えば１１１、１１２）により構成され、各出力トランジスタにおいてドレインからソースに向かう向きは前記出力端子から前記基準端子に向かう向きと一致し、前記特定極性のサージ電圧は正のサージ電圧（ＶＳＧＰ）である構成（第５の構成）であっても良い。
【0116】
上記第２又は第３の構成に係る信号出力回路において、各出力トランジスタはＮチャネル型の電界効果トランジスタ（例えば１１１、１１２）により構成され、各出力トランジスタにおいてドレインからソースに向かう向きは前記出力端子から前記基準端子に向かう向きと一致し、前記特定極性のサージ電圧は正のサージ電圧（ＶＳＧＰ）であり、前記挿入トランジスタはＮＰＮ型のバイポーラトランジスタ（１２１）により構成され、前記挿入トランジスタの制御電極はベースであり、前記挿入トランジスタのコレクタ及びエミッタは夫々前記ゲート配線（Ｗａ）及び前記基準端子（ＧＮＤ）に接続され、前記サージ応答回路は、前記基準端子から見て前記出力端子に前記正のサージ電圧が加わるとき、前記所定ノード（１２５）を通じて前記挿入トランジスタのベースに電流を供給することにより前記挿入トランジスタをオンさせる構成（第６の構成）であっても良い。
【0117】
上記第２又は第３の構成に係る信号出力回路において、各出力トランジスタはＮチャネル型の電界効果トランジスタ（例えば１１１、１１２）により構成され、各出力トランジスタにおいてドレインからソースに向かう向きは前記出力端子から前記基準端子に向かう向きと一致し、前記特定極性のサージ電圧は正のサージ電圧（ＶＳＧＰ）であり、前記挿入トランジスタはＮチャネル型の電界効果トランジスタ（１２７）により構成され、前記挿入トランジスタの制御電極はゲートであり、前記挿入トランジスタのドレイン及びソースは夫々前記ゲート配線（Ｗａ）及び前記基準端子（ＧＮＤ）に接続され、前記サージ応答回路は、前記基準端子から見て前記出力端子に前記正のサージ電圧が加わるとき、前記所定ノード（１２５）の電圧を前記挿入トランジスタのゲートに供給することで前記挿入トランジスタをオンさせる構成（第７の構成）であっても良い。
【0118】
上記第１～第４の構成の何れかに係る信号出力回路において、各出力トランジスタはＰチャネル型の電界効果トランジスタ（例えば２１１、２１２）により構成され、各出力トランジスタにおいてドレインからソースに向かう向きは前記出力端子から前記基準端子に向かう向きと一致し、前記特定極性のサージ電圧は負のサージ電圧（ＶＳＧＮ）である構成（第８の構成）であっても良い。
【0119】
上記第２又は第３の構成に係る信号出力回路において、各出力トランジスタはＰチャネル型の電界効果トランジスタ（例えば２１１、２１２）により構成され、各出力トランジスタにおいてドレインからソースに向かう向きは前記出力端子から前記基準端子に向かう向きと一致し、前記特定極性のサージ電圧は負のサージ電圧（ＶＳＧＮ）であり、前記挿入トランジスタはＰＮＰ型のバイポーラトランジスタ（２２１）により構成され、前記挿入トランジスタの制御電極はベースであり、前記挿入トランジスタのコレクタ及びエミッタは夫々前記ゲート配線（Ｗｂ）及び前記基準端子（ＶＤＤ）に接続され、前記サージ応答回路は、前記基準端子から見て前記出力端子に前記負のサージ電圧が加わるとき、前記所定ノード（２２５）を通じて前記挿入トランジスタのベースに電流を供給することで前記挿入トランジスタをオンさせる構成（第９の構成）であっても良い。
【0120】
上記第２又は第３の構成に係る信号出力回路において、各出力トランジスタはＰチャネル型の電界効果トランジスタ（例えば２１１、２１２）により構成され、各出力トランジスタにおいてドレインからソースに向かう向きは前記出力端子から前記基準端子に向かう向きと一致し、前記特定極性のサージ電圧は負のサージ電圧（ＶＳＧＮ）であり、前記挿入トランジスタはＰチャネル型の電界効果トランジスタ（２２７）により構成され、前記挿入トランジスタの制御電極はゲートであり、前記挿入トランジスタのドレイン及びソースは夫々前記ゲート配線（Ｗｂ）及び前記基準端子（ＶＤＤ）に接続され、前記サージ応答回路は、前記基準端子から見て前記出力端子に前記負のサージ電圧が加わるとき、前記所定ノード（２２５）の電圧を前記挿入トランジスタのゲートに供給することで前記挿入トランジスタをオンさせる構成（第１０の構成）であっても良い。
【符号の説明】
【0121】
１ 電子部品
２ 機能回路
３ 信号出力回路
４ 駆動回路
５ 出力ブロック
ＶＤＤ 電源端子
ＯＵＴ 出力端子
ＧＮＤ グランド端子
ＷＶＤＤ 電源配線
ＷＯＵＴ 出力配線
ＷＧＮＤ グランド配線
ＣＮＴ 制御信号
ＳＯＵＴ 出力信号
ＥＸ 外部回路
ＶＳ 電圧源
ＶＰＷＲ 電源電圧
９００Ａ、９００Ｂ 出力ブロック
９１０、９１１Ｈ、９１１Ｌ 出力トランジスタ
９３０ 静電保護素子
Ｉｓｇ サージ電流
Ｖｄｓ＿Ｈ、Ｖｄｓ＿Ｌ ドレイン－ソース間電圧
Ｖｇｓ＿Ｈ、Ｖｇｓ＿Ｌ ゲート－ソース間電圧
Ｉｄ＿Ｈ、Ｉｄ＿Ｌ ドレイン電流
Ｖｇ ゲート電圧
１００＿Ａ１～１００＿Ａ５ 出力ブロック
１１０、１１０ａ 出力段
１１１、１１２、１１３ 出力トランジスタ
１２０、１２０ａ～１２０ｃ ゲートオフ回路
１２１、１２７ 挿入トランジスタ
１２２ コンデンサ
１２３ 抵抗
１２４ 電流制限抵抗
１２５ ノード
１２６ ツェナダイオード
１３０ クランプ回路
１３１ 保護ダイオード
ＶＳＧＰ サージ電圧
ＩＳＧ１、ＩＳＧ２ サージ電流
ＲＰ１ サージ応答信号
ＶＤＳＨ、ＶＤＳＬ ドレイン－ソース間電圧
２００＿Ｂ１～２００＿Ｂ５ 出力ブロック
２１０、２１０ａ 出力段
２１１、２１２、２１３ 出力トランジスタ
２２０、２２０ａ～２２０ｃ ゲートオフ回路
２２１、２２７ 挿入トランジスタ
２２２ コンデンサ
２２３ 抵抗
２２４ 電流制限抵抗
２２５ ノード
２２６ ツェナダイオード
２３０ クランプ回路
２３１ 保護ダイオード
ＶＳＧＮ サージ電圧
ＩＳＧ３、ＩＳＧ４ サージ電流
ＲＰ２ サージ応答信号
ＶＤＳ１、ＶＤＳ２ ドレイン－ソース間電圧
１００、２００、１００ａ、２００ｂ 出力ブロック
１０１、２０１ 出力トランジスタ
１０２、２０２ クランプ回路
１０３、２０３ 保護ダイオード
２ 機能回路
３ 信号出力回路
４ 駆動回路
５ 出力ブロック
ＶＤＤ 電源端子
ＯＵＴ 出力端子
ＧＮＤ グランド端子
ＷＶＤＤ 電源配線
ＷＯＵＴ 出力配線
ＷＧＮＤ グランド配線
ＣＮＴ 制御信号
ＳＯＵＴ 出力信号
ＥＸ 外部回路
ＶＳ 電圧源
ＶＰＷＲ 電源電圧
９００Ａ、９００Ｂ 出力ブロック
９１０、９１１Ｈ、９１１Ｌ 出力トランジスタ
９３０ 静電保護素子
Ｉｓｇ サージ電流
Ｖｄｓ＿Ｈ、Ｖｄｓ＿Ｌ ドレイン－ソース間電圧
Ｖｇｓ＿Ｈ、Ｖｇｓ＿Ｌ ゲート－ソース間電圧
Ｉｄ＿Ｈ、Ｉｄ＿Ｌ ドレイン電流
Ｖｇ ゲート電圧
１００＿Ａ１～１００＿Ａ５ 出力ブロック
１１０、１１０ａ 出力段
１１１、１１２、１１３ 出力トランジスタ
１２０、１２０ａ～１２０ｃ ゲートオフ回路
１２１、１２７ 挿入トランジスタ
１２２ コンデンサ
１２３ 抵抗
１２４ 電流制限抵抗
１２５ ノード
１２６ ツェナダイオード
１３０ クランプ回路
１３１ 保護ダイオード
ＶＳＧＰ サージ電圧
ＩＳＧ１、ＩＳＧ２ サージ電流
ＲＰ１ サージ応答信号
ＶＤＳＨ、ＶＤＳＬ ドレイン－ソース間電圧
２００＿Ｂ１～２００＿Ｂ５ 出力ブロック
２１０、２１０ａ 出力段
２１１、２１２、２１３ 出力トランジスタ
２２０、２２０ａ～２２０ｃ ゲートオフ回路
２２１、２２７ 挿入トランジスタ
２２２ コンデンサ
２２３ 抵抗
２２４ 電流制限抵抗
２２５ ノード
２２６ ツェナダイオード
２３０ クランプ回路
２３１ 保護ダイオード
ＶＳＧＮ サージ電圧
ＩＳＧ３、ＩＳＧ４ サージ電流
ＲＰ２ サージ応答信号
ＶＤＳ１、ＶＤＳ２ ドレイン－ソース間電圧
１００、２００、１００ａ、２００ｂ 出力ブロック
１０１、２０１ 出力トランジスタ
１０２、２０２ クランプ回路
１０３、２０３ 保護ダイオード
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】