特開 2024-1761 メモリシステムおよび制御方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024001761

(43)【公開日】2024-01-10

(54)【発明の名称】メモリシステムおよび制御方法

(51)【国際特許分類】

   G06F 12/00 20060101AFI20231227BHJP

   G06F 12/02 20060101ALI20231227BHJP

   G06F 3/06 20060101ALI20231227BHJP

【ＦＩ】

G06F12/00 560B

G06F12/00 597U

G06F12/02 570A

G06F3/06 306K

【審査請求】未請求

【請求項の数】8

【出願形態】ＯＬ

(21)【出願番号】P 2022100631

(22)【出願日】2022-06-22

(71)【出願人】

【識別番号】318010018

【氏名又は名称】キオクシア株式会社

(74)【代理人】

【識別番号】110002147

【氏名又は名称】弁理士法人酒井国際特許事務所

(72)【発明者】

【氏名】原 郁夫

【テーマコード（参考）】

5B160

【Ｆターム（参考）】

5B160AA12

5B160AA14

5B160AA20

5B160AB26

5B160CB01

(57)【要約】      （修正有）

【課題】ホストとメモリシステムとの間の通信が途絶した場合でも、正常な動作を継続するメモリシステムを提供する。
【解決手段】ホストデバイス２とメモリシステム３を含む情報処理システム１において、コントローラ４は、第１メモリであるＮＡＮＤメモリ５に対してデータを書き込むことに応じて管理情報の一部を更新し、更新した一部に対応する、管理情報の更新差分を第２メモリであるＲＡＭ１４に記憶し、第２メモリに記憶された更新差分がある量になると、第２メモリに記憶された更新差分を、ホストメモリバッファの管理情報に反映すると共に第２メモリで維持し、ホストとメモリシステムとの間の通信途絶が発生した場合、第２メモリに記憶された更新差分及び第１メモリに記憶された管理情報を用いて、第１メモリに記憶されたデータを読み出す。
【選択図】図５

【特許請求の範囲】

【請求項1】

ホストメモリバッファを有しているホストに接続可能なメモリシステムにおいて、
不揮発性の第１メモリと、
第２メモリと、
前記第１メモリ及び前記第２メモリと接続されるコントローラと、
を備え、
前記コントローラは、
前記ホストから指定される論理アドレスと前記第１メモリの記憶位置に対応する物理アドレスとを対応付けて管理する管理情報を前記第１メモリに記憶し、
前記第１メモリが記憶するデータを読み出す際に前記第１メモリから前記管理情報のうち前記読み出すデータに関する情報を読み出して前記ホストメモリバッファに記憶し、
前記第１メモリに対してデータを書き込むことに応じて前記管理情報の一部を更新し、
前記更新した一部に対応する、前記管理情報の更新差分を前記第２メモリに記憶し、
前記第２メモリに記憶された前記更新差分がある量になると、前記第２メモリに記憶された前記更新差分を、前記ホストメモリバッファの前記管理情報に反映すると共に前記第２メモリで維持し、
前記ホストと前記メモリシステムとの間の通信途絶が発生した場合、前記第２メモリに記憶された前記更新差分及び前記第１メモリに記憶された前記管理情報を用いて、前記第１メモリに記憶されたデータを読み出す、
メモリシステム。

【請求項2】

第３メモリを更に備え、
前記コントローラは、
前記第２メモリに前記更新差分を記憶するのに必要な領域がない場合、前記更新差分を、前記第３メモリに記憶し、
前記第２メモリ及び前記第３メモリに前記更新差分を記憶するのに必要な領域がない場合、前記第１メモリに記憶されている前記管理情報に、前記第２メモリ及び前記第３メモリに記憶されている前記管理情報の更新差分を反映する、
請求項１に記載のメモリシステム。

【請求項3】

前記コントローラは、
前記第２メモリに前記更新差分を記憶するのに必要な領域がない場合、前記第２メモリに記憶されている前記更新差分を、前記第１メモリに記憶するとともに、前記第２メモリに記憶された前記更新差分を無効化する、
請求項１に記載のメモリシステム。

【請求項4】

前記コントローラは、
前記ホストメモリバッファに記憶された前記管理情報に対して未反映の前記更新差分が前記ある量になると、前記第１メモリに記憶されている前記管理情報のうち、前記未反映の前記更新差分に対応する前記管理情報を前記ホストメモリバッファに転送し、
前記未反映の前記更新差分を前記ホストメモリバッファに転送して、前記ホストメモリバッファに転送した前記管理情報に書き込む、
請求項２または３に記載のメモリシステム。

【請求項5】

前記コントローラは、前記ホストメモリバッファの前記管理情報を更新後、かつ、前記第１メモリに前記管理情報を記憶した後に、前記第２メモリの前記更新差分を無効化する、
請求項１に記載のメモリシステム。

【請求項6】

前記コントローラは、
前記通信途絶が発生した場合、前記ホストメモリバッファの前記管理情報を破棄する、
請求項１に記載のメモリシステム。

【請求項7】

前記コントローラは、
前記通信途絶が発生した場合、前記ホストメモリバッファの前記管理情報を破棄し、
前記通信途絶が解消した後、前記第１メモリからリードした前記管理情報の更新差分を前記第２メモリに記憶し、
前記第１メモリからリードした前記更新差分に対応する、前記第１メモリからリードした前記管理情報を前記ホストメモリバッファに記憶し、
前記ホストメモリバッファに記憶した前記管理情報に、前記第２メモリに記憶した前記更新差分を反映した管理情報を、前記第１メモリに記憶する、
請求項３に記載のメモリシステム。

【請求項8】

不揮発性の第１メモリと、
第２メモリと、
を備え、ホストメモリバッファを有しているホストに接続可能なメモリシステムにおける制御方法であって、
前記ホストから指定される論理アドレスと前記第１メモリの記憶位置に対応する物理アドレスとを対応付けて管理する管理情報を前記第１メモリに記憶し、
前記第１メモリが記憶するデータを読み出す際に前記第１メモリから前記管理情報のうち前記読み出すデータに関する情報を読み出して前記ホストメモリバッファに記憶し、
前記第１メモリに対してデータを書き込むことに応じて前記管理情報の一部を更新し、
前記更新した一部に対応する、前記管理情報の更新差分を前記第２メモリに記憶し、
前記第２メモリに記憶された前記更新差分がある量になると、前記第２メモリに記憶された前記更新差分を、前記ホストメモリバッファの前記管理情報に反映すると共に前記第２メモリで維持し、
前記ホストと前記メモリシステムとの間の通信途絶が発生した場合、前記第２メモリに記憶された前記更新差分及び前記第１メモリに記憶された前記管理情報を用いて、前記第１メモリに記憶されたデータを読み出す、
制御方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明の実施形態は、メモリシステムおよび制御方法に関する。

【背景技術】

【0002】

従来、不揮発性メモリを有するＳＳＤ（Solid State Drive）などのメモリシステムが知られている。ＳＳＤに搭載される不揮発性メモリの一例としては、ＮＡＮＤ型フラッシュメモリ（以下、ＮＡＮＤメモリという）が知られている。メモリシステムは、ホストに接続可能に構成される。

【0003】

メモリシステムは、管理情報の一部である論理物理アドレス変換情報として機能するルックアップテーブル（ＬＵＴ）を管理する。ＬＵＴは、不揮発性メモリにデータをライトすることに応じて更新される。メモリシステムは、ホストが備えるホストメモリバッファ（ＨＭＢ）を用いてＬＵＴを更新することがある。ホストとメモリシステムとが接続された状態でホストとメモリシステムとの間の通信が途絶した場合、メモリシステムは、ＨＭＢにアクセスできなくなる。ＨＭＢのＬＵＴにアクセスできなくなると、メモリシステムは、ＨＭＢのＬＵＴを不揮発性メモリに保存することができなくなる。これにより、ＨＭＢのＬＵＴが失われる可能性がある。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】米国特許出願公開第２０１７／０２２０２５３号明細書

【特許文献2】米国特許出願公開第２０２０／００３４２９８号明細書

【特許文献3】米国特許出願公開第２０１９／００５６８８６号明細書

【発明の概要】

【発明が解決しようとする課題】

【0005】

一つの実施形態は、ホストとメモリシステムとの間の通信が途絶した場合でも、正常な動作を継続することができるメモリシステムおよび制御方法を提供する。

【課題を解決するための手段】

【0006】

一つの実施形態は、ホストメモリバッファを有しているホストに接続可能なメモリシステムにおいて、不揮発性の第１メモリと、第２メモリと、前記第１メモリ及び前記第２メモリと接続されるコントローラと、を備える。前記コントローラは、前記ホストから指定される論理アドレスと前記第１メモリの記憶位置に対応する物理アドレスとを対応付けて管理する管理情報を前記第１メモリに記憶し、前記第１メモリが記憶するデータを読み出す際に前記第１メモリから前記管理情報のうち前記読み出すデータに関する情報を読み出して前記ホストメモリバッファに記憶する。前記コントローラは、前記第１メモリに対してデータを書き込むことに応じて前記管理情報の一部を更新し、前記更新した一部に対応する、前記管理情報の更新差分を前記第２メモリに記憶する。前記コントローラは、前記第２メモリに記憶された前記更新差分がある量になると、前記第２メモリに記憶された前記更新差分を、前記ホストメモリバッファの前記管理情報に反映すると共に前記第２メモリで維持する。前記コントローラは、前記ホストと前記メモリシステムとの間の通信途絶が発生した場合、前記第２メモリに記憶された前記更新差分及び前記第１メモリに記憶された前記管理情報を用いて、前記第１メモリに記憶されたデータを読み出す。

【図面の簡単な説明】

【0007】

【図1】第１の実施形態にかかるメモリシステムを含む情報処理システムの構成を示すブロック図。

【図2】ＬＵＴの管理単位の構成を示す図。

【図3】ＬＵＴ更新差分の概略構成を示す図。

【図4】ＬＵＴ更新差分の詳細構成を示す図。

【図5】第１の実施形態にかかるメモリシステムおよびホストにおけるＬＵＴおよびＬＵＴ更新差分の記憶例を示す説明図。

【図6】コントローラのＣＰＵが発揮する機能を示す機能ブロック図。

【図7】第１の実施形態にかかるメモリシステムにおけるＷｒｉｔｅ処理の際に通信途絶が発生した場合を含むデータ管理の一例を示す図。

【図8】第１の実施形態にかかるメモリシステムにおけるＷｒｉｔｅ処理の流れを示すフローチャート。

【図9】第１の実施形態にかかるメモリシステムにおけるＨＭＢアクセス処理の流れを示すフローチャート。

【図10】第２の実施形態にかかるメモリシステムおよびホストにおけるＬＵＴおよびＬＵＴ更新差分の記憶例を示す説明図。

【図11】ＮＡＮＤメモリに不揮発化されたＬＵＴ更新差分を示す図。

【図12】第２の実施形態にかかるメモリシステムにおけるＷｒｉｔｅ処理の際に通信途絶が発生した場合を含むデータ管理の一例を示す図。

【図13】第２の実施形態にかかるメモリシステムにおけるＷｒｉｔｅ処理の流れを示すフローチャート。

【図14】第２の実施形態にかかるメモリシステムにおけるＨＭＢアクセス処理の流れを示すフローチャート。

【発明を実施するための形態】

【0008】

以下に添付図面を参照して、実施形態にかかるメモリシステムおよび制御方法を詳細に説明する。なお、以下の実施形態により本発明が限定されるものではない。

【0009】

（第１の実施形態）
図１は、第１の実施形態にかかるメモリシステム３を含む情報処理システム１の構成を示すブロック図である。

【0010】

情報処理システム１は、ホストデバイス２（以下、ホストとも称する）とメモリシステム３とを含む。ホスト２は、例えば情報処理装置である。ホスト２は、大量且つ多様なデータをメモリシステム３に保存するストレージサーバであってもよいし、パーソナルコンピュータであってもよい。

【0011】

図１に示すように、記憶装置であるメモリシステム３は、第１メモリであるＮＡＮＤ型フラッシュメモリ（以下、ＮＡＮＤメモリという）５のような不揮発性メモリにデータを書き込み、不揮発性メモリからデータを読み出すように構成された半導体ストレージデバイスである。メモリシステム３は、単にストレージデバイスとも称される。

【0012】

図１に示すように、本実施形態のメモリシステム３は、例えば、コントローラ４およびＮＡＮＤメモリ５を備えるソリッドステートドライブ（ＳＳＤ）として実現されている。以下では、メモリシステム（すなわちストレージデバイス）３がＳＳＤとして実現される場合について例示するが、ハードディスクドライブ（ＨＤＤ）として実現されてもよい。あるいは、メモリシステム３は、コントローラ４とＮＡＮＤメモリ５とが１つのパッケージとして構成されるストレージデバイスであってもよい。

【0013】

メモリシステム３は、ホスト２として機能する情報処理装置の記憶装置として使用される。メモリシステム３は、ホスト２に内蔵されてもよいし、ホスト２にケーブルまたはネットワークを介して接続されてもよい。

【0014】

ホスト２とメモリシステム３とを相互接続するためのインタフェースとしては、ＳＣＳＩ、Serial Attached SCSI（ＳＡＳ）、ＡＴＡ、Serial ATA（ＳＡＴＡ）、ＰＣＩ Express（ＰＣＩｅ）^ＴＭ、Ethernet^ＴＭ、Fibre channel、Universal Flash Storage（ＵＦＳ）等が使用される。

【0015】

ホスト２は、ホストＲＡＭ２２を有している。ホストＲＡＭ２２の一例は、ダイナミックＲＡＭ（ＤＲＡＭ）である。ＤＲＡＭは、ＮＡＮＤメモリ５と比較して、高速にアクセスできるメモリである。

【0016】

メモリシステム３のコントローラ４は、System-on-a-CHIP（ＳｏＣ）のような回路によって実現される。コントローラ４は、ＮＡＮＤメモリ５を制御する。

【0017】

コントローラ４は、第２メモリであるＲＡＭ１４、第３メモリであるＲＡＭ１５を備える。ＲＡＭ１４，１５は、概略的には、コントローラ４によって用いられるデータを一時的に記憶するための一時記憶領域である。なお、本実施形態においては、ＲＡＭ１４，１５は、ＳＲＡＭであるが、ＤＲＡＭであってもよい。なお、ＲＡＭ１４，１５は、コントローラ４の外部に設けられてもよい。その場合、コントローラ４は、コントローラ４内に設けられるインタフェースを介してＲＡＭ１４，１５にアクセスする。

【0018】

コントローラ４は、ＲＡＭ１４にバッファ領域２０２を確保する。バッファ領域２０２は、ＮＡＮＤメモリ５に書き込まれるデータや、ＮＡＮＤメモリ５から読み出されたデータを一時的に格納するための領域である。また、コントローラ４は、ＲＡＭ１５に、キャッシュ領域２０１を確保する。キャッシュ領域２０１は、例えば、セットアソシアティブ方式（Ｎ－ｗａｙ）のキャッシュ領域として確保される。キャッシュ領域２０１は、論理物理アドレス変換テーブルとして機能するルックアップテーブル（ＬＵＴ）を一時的に記憶するための領域である。ＬＵＴは、論理アドレス（例えば論理ブロックアドレス（ＬＢＡ））それぞれとＮＡＮＤメモリ５の物理アドレス（ＰＢＡ）それぞれとの間のマッピングを管理する。コントローラ４は、ＮＡＮＤメモリ５に対するアクセス（例えば、書き込みや消去）に応じて、ＬＵＴを更新する。コントローラ４は、ＬＵＴの更新に伴って、後述するＬＵＴ更新差分を生成する。コントローラ４は、キャッシュ領域２０１及びバッファ領域２０２に、上述のデータとは異なる他のデータを記憶することがある。他のデータは、例えばＬＵＴ更新差分を含む。

【0019】

ＲＡＭ１４，１５は、バッファ領域２０２やキャッシュ領域２０１に加えて、セキュリティキー（例えばユーザデータを暗号化および復号するための暗号化／復号キー）、ＣＰＵ１２によって実行される制御プログラムであるファームウェア（ＦＷ）、メモリシステム３の動作ログ等の、メモリシステム３による処理に用いられる各種のデータの格納領域を備えていてもよい。なお、ユーザデータは、ホスト２からメモリシステム３へ書き込みが指示されたデータであり、ホスト２からの書き込み要求（例えばライトコマンド）で指定されたデータである。メモリシステム３は、ホスト２からの書き込み要求を受け付けたことに伴って、ホスト２から、その書き込み要求に関連付けられたユーザデータを受信する。

【0020】

なお、ＲＡＭ１４，１５は、必ずしも別体である必要はなく、キャッシュ領域２０１とバッファ領域２０２とが管理上分かれていれば一体であってもよい。

【0021】

コントローラ４はさらに、ホストメモリバッファ（ＨＭＢ：Host Memory Buffer）機能をサポートしている。例えば、メモリシステム３は、ＮＶＭ Ｅｘｐｒｅｓｓ（ＮＶＭｅ）^ＴＭ規格に準拠したＨＭＢ機能をサポートする。ＨＭＢ機能は、コントローラ４が、ホストＲＡＭ２２に割り当てられた少なくとも一部の領域を、例えばＬＵＴを記憶する一時記憶領域として排他的に使用するための機能である。コントローラ４は、ＨＭＢ機能により、ホストＲＡＭ２２の一部の領域を排他的に使用することができる。

【0022】

なお、ＨＭＢ機能として、メモリアーキテクチャであるUnified Memory Architecture（ＵＭＡ）が適用されてもよい。この場合、メモリシステム３は、ホスト２とＵＦＳ規格に準拠して通信し、ＵＦＳ規格の周辺規格であるUnified Memory Extension（ＵＭＥ）に基づいてホストＲＡＭ２２内の一部領域に対してＨＭＢ機能を実行することができる。

【0023】

このように、コントローラ４がＨＭＢ機能をサポートする場合、ホスト２とメモリシステム３とを相互接続するためのインタフェースとして、ＨＭＢ機能を備えるＮＶＭｅ、またはＵＭＥによりＨＭＢ機能を備えるＵＦＳが使用される。しかしながら、ＨＭＢ機能を備えることが許容されるのであれば、ホスト２とメモリシステム３とを相互接続するためのインタフェースとして、ＳＣＳＩ、Serial Attached SCSI（ＳＡＳ）、ＡＴＡ、Serial ATA（ＳＡＴＡ）、ＰＣＩ Express（ＰＣＩｅ）^ＴＭ、Ethernet^ＴＭ、Fibre channel等が用いられてもよい。

【0024】

コントローラ４に対して割り当てられた、ホストＲＡＭ２２の領域は、ホストメモリバッファ（ＨＭＢ）２２１とも称される。コントローラ４は、ＨＭＢ機能が有効化（イネーブル）されてから無効化（ディセーブル）されるまでの間、ホストＲＡＭ２２のＨＭＢ２２１を、上述したＲＡＭ１４，１５と同様に、バッファ領域、キャッシュ領域、各種のデータの格納領域等が設けられた一時記憶領域として利用できる。例えば、コントローラ４は、ＮＡＮＤメモリ５から読み出すデータに対応するＬＵＴをＮＡＮＤメモリ５から読み出し、このＬＵＴをＨＭＢ２２１に記憶させる。なお、例えば、メモリシステム３が起動された時点では、ＨＭＢ機能は無効化されており、ホスト２からの要求に応じて有効化される。

【0025】

コントローラ４は、ホスト２から、ＨＭＢ機能の有効化を要求するコマンドと共に、ホストＲＡＭ２２内の１つ以上のアドレス範囲を示すアドレス情報を受信する。コントローラ４は、コマンド及びアドレス情報に応じてＨＭＢ機能が有効化されてから無効化されるまでの間、その１つ以上のアドレス範囲にそれぞれ対応する１つ以上の領域をＨＭＢ２２１として利用する。

【0026】

なお以下では、説明を分かりやすくするために、ＲＡＭ１４，１５またはＨＭＢ２２１へのデータの格納（すなわち一時記憶）を、キャッシュ、バッファ等のその用途に関わらず、「キャッシュする」と称することがある。また、ＲＡＭ１４，１５およびＨＭＢ２２１内の領域を、その用途に関わらず、「キャッシュ領域」として説明することがある。

【0027】

ＮＡＮＤメモリ５は、複数のブロックを含む。各ブロックは、複数のページを含む。１つのブロックは、最小の消去単位として機能する。ブロックは、「消去ブロック」、または「物理ブロック」と称されることもある。各ページは、同一ワード線に接続された複数のメモリセルを含む。１つのページは、データ書き込み動作およびデータ読み出し動作の単位である。なお、ワード線をデータ書き込み動作およびデータ読み出し動作の単位としてもよい。

【0028】

また、コントローラ４は、Toggle ＤＤＲ、Open NAND Flash Interface（ＯＮＦＩ）等のインタフェース規格に対応するＮＡＮＤインタフェース１３を介して、ＮＡＮＤメモリ５に電気的に接続されている。ＮＡＮＤインタフェース１３は、ＮＡＮＤメモリ５を制御するように構成されたＮＡＮＤ制御回路として機能する。ＮＡＮＤインタフェース１３は、例えばＮＡＮＤ信号の制御やコマンドの発行を行う。

【0029】

ＮＡＮＤインタフェース１３は、複数のチャネル（Ｃｈ）を介して、ＮＡＮＤメモリ５内の複数のＮＡＮＤメモリチップにそれぞれ接続されていてもよい。複数のＮＡＮＤメモリチップが並列に駆動されることにより、ＮＡＮＤメモリ５に対するアクセスを広帯域化することができる。

【0030】

コントローラ４は、ＮＡＮＤメモリ５を制御するように構成されたメモリコントローラとして機能する。

【0031】

コントローラ４は、ＮＡＮＤメモリ５のデータ管理およびブロック管理を実行するように構成されたフラッシュトランスレーション層（ＦＴＬ）として機能してもよい。このＦＴＬによって実行されるデータ管理は、（１）論理アドレスそれぞれとＮＡＮＤメモリ５の物理アドレスそれぞれとの間の対応関係を示すマッピング情報の管理、（２）ページ単位のリード／ライトとブロック単位の消去（イレーズ）動作とを隠蔽するための処理、等を含む。論理アドレスは、メモリシステム３をアドレス指定するためにホスト２によって使用されるアドレスである。以下では、この論理アドレスとして、論理ブロックアドレス（ＬＢＡ）が使用されることを想定する。

【0032】

コントローラ４は、ＬＢＡそれぞれと物理アドレスそれぞれとの間のマッピングの管理を、管理情報であるＬＵＴを用いて実行する。コントローラ４は、ＬＵＴを使用して、ＬＢＡそれぞれと物理アドレスそれぞれとの間のマッピングをあるサイズの管理単位で管理する。あるＬＢＡに対応する物理アドレスは、このＬＢＡのデータが書き込まれたＮＡＮＤメモリ５内の物理記憶位置を示す。コントローラ４は、ＬＵＴを、メモリシステム３の電源オン時にＮＡＮＤメモリ５から、ＲＡＭ１４，１５に、あるいはホストＲＡＭ２２のＨＭＢ２２１に、ロードしてもよい。

【0033】

１つのページへのデータ書き込みは、１回のプログラム／イレーズサイクル当たり１回のみ可能である。コントローラ４は、あるＬＢＡに対応するデータを更新する場合、このＬＢＡに対応するデータが現在格納されている第１物理記憶位置ではなく、第１物理記憶位置とは別の第２物理記憶位置に更新データを書き込む。そして、コントローラ４は、このＬＢＡをこの第２物理記憶位置に関連付けるようにＬＵＴを更新することにより、第１物理記憶位置に格納されている更新前のデータを無効化する。

【0034】

ブロック管理は、バッドブロックの管理、ウェアレベリング、ガベージコレクション（ＧＣ）、等を含む。

【0035】

ＦＴＬとして機能するコントローラ４は、上述したようなアドレス変換、ウェアレベリング、ＧＣ等の機能を実現するための処理を実行する。このために、コントローラ４は、ＬＵＴ、コントローラ４の内部情報を含むシステムデータ、断片化したユーザデータ等の大量のデータを、ＮＡＮＤメモリ５に対してリードおよびライトする処理を行う必要がある。これらのデータを効率的に扱うための方法として、データをＮＡＮＤメモリ５からより高速な一次メモリ（ＳＲＡＭ、ＤＲＡＭ等）に読み出す方法がある。しかし、大容量の一次メモリをＲＡＭ１４，１５として搭載することは、コントローラ４のコストやサイズを増大させる要因となる。

【0036】

ＲＡＭ１４，１５の容量の増大を抑制するための方法として、上述のＨＭＢ機能が用いられる。ＨＭＢ機能により、コントローラ４はホストＲＡＭ２２の一部を一時記憶領域として利用し、ＲＡＭ１４，１５の容量を増大させることなく、ＦＴＬ等の処理を高速化できる。

【0037】

コントローラ４は、ＮＡＮＤインタフェース１３、ＲＡＭ１４，１５の他、ホストインタフェース１１、ＣＰＵ１２等を備える。これらホストインタフェース１１、ＣＰＵ１２、ＮＡＮＤインタフェース１３、およびＲＡＭ１４，１５は、バス１０を介して相互接続されていてもよい。

【0038】

ホストインタフェース１１は、ホスト２との間の信号制御やコマンドの発行を行う回路として機能する。ホストインタフェース１１は、ＮＶＭ Ｅｘｐｒｅｓｓ（ＮＶＭｅ）^ＴＭに準拠して動作する。

【0039】

ホスト２は、例えば、ホスト２を使用するユーザが切り替えられたことに応じて、ホスト２が電源オンされたことに応じて、あるいはメモリシステム３が省電力モードから通常モードに移行したことに応じて、ＨＭＢ機能の有効化を要求するコマンドをメモリシステム３に送信する。このコマンドは、例えばＨＭＢ機能の有効化を示すＳｅｔ Ｆｅａｔｕｒｅｓコマンドである。ホスト２は、ＨＭＢ２２１として使用される領域を指定するために、このコマンドと共に、例えばホストＲＡＭ２２の１つ以上のアドレス範囲を示すアドレス情報をメモリシステム３に送信する。

【0040】

またホスト２は、例えば、ホスト２を使用するユーザが切り替えられる前に、ホスト２が電源オフされる前に、あるいはメモリシステム３が通常モードから省電力モードに移行する前に、ＨＭＢ機能の無効化を要求するコマンドをメモリシステム３に送信する。このコマンドは、例えばＨＭＢ機能の無効化を示すＳｅｔ Ｆｅａｔｕｒｅｓコマンドである。メモリシステム３は、消費電力を低減するために通常モードから省電力モードに移行する。メモリシステム３は、例えば、省電力モードに移行する前に、ＲＡＭ１４，１５等の揮発性メモリに格納されたデータをＮＡＮＤメモリ５に書き込んだ後、揮発性メモリおよびＮＡＮＤメモリ５への電力供給を停止する。省電力モードに移行したメモリシステム３は、一部の素子を除く各部に電力を供給しないので、消費電力を低減できる。

【0041】

ホストインタフェース１１は、ＨＭＢ機能の有効化を要求するコマンドに応じて、ＨＭＢ機能の有効化を示すリクエストをＣＰＵ１２に送出する。また、ホストインタフェース１１は、ＨＭＢ２２１として使用されるホストＲＡＭ２２の領域を指定したアドレス情報をＣＰＵ１２に送出する。これにより、ＣＰＵ１２によってＨＭＢ機能が有効化され、指定された領域がＨＭＢ２２１として用いられる。

【0042】

また、ホストインタフェース１１は、ＨＭＢ機能の無効化を要求するコマンドに応じて、ＨＭＢ機能の無効化を示すリクエストをＣＰＵ１２に送出する。これにより、ＣＰＵ１２によってＨＭＢ機能が無効化される。

【0043】

ホストインタフェース１１はさらに、ＨＭＢ機能が有効化されてから無効化されるまでの間、ＨＭＢ２２１にキャッシュされるデータをホスト２に送信し、またＨＭＢ２２１にキャッシュされているデータをホスト２から受信する。換言すると、ホストインタフェース１１は、ＨＭＢ機能が有効化されてから無効化されるまでの間、データをＨＭＢ２２１にキャッシュするための処理と、ＨＭＢ２２１からデータを読み出すための処理とを行う。なお、キャッシュされるデータとは、コントローラ４がＨＭＢ２２１（あるいはＲＡＭ１４，１５）にキャッシュしようとしているデータであって、実際にはまだキャッシュされていないデータである。

【0044】

ＣＰＵ１２は、ホストインタフェース１１およびＮＡＮＤインタフェース１３を制御するように構成されたプロセッサである。ＣＰＵ１２は、図示しないＲＯＭ等に格納されているＦＷを実行することによって様々な処理を行う。ＣＰＵ１２は、上述のＦＴＬの処理に加え、ホスト２からの様々なコマンドを処理するためのコマンド処理等を実行することができる。ＣＰＵ１２によって実行される上述のＦＷは、ＣＰＵ１２の動作を制御する。なお、コントローラ４内の専用ハードウェアが、ＦＴＬ処理およびコマンド処理の一部または全部を実行してもよい。

【0045】

図２は、ＬＵＴの管理単位の構成を示す図である。図２に示すように、ＬＵＴは、ＮＡＮＤメモリ５の物理アドレス（ＰＢＡ）を格納している。ＬＵＴは、論理ブロックアドレス（ＬＢＡ）とＰＢＡとを対応付けるテーブルである。ＬＢＡは、ホスト２からのＷｒｉｔｅコマンドやＲｅａｄコマンド等で指定されるアドレスである。ＬＵＴの管理単位のサイズは、例えば５１２ｂｙｔｅである。図２に示すように、例えば、ＬＢＡ－０にはＰＢＡ＃０が対応付けられている。この対応付けには４Ｂｙｔｅ（０～３Ｂｙｔｅ）が使用される。従って、１２８のＬＢＡ（ＬＢＡ－０～ＬＢＡ－１２７）を管理するために４Ｂｙｔｅ×１２８＝５１２Ｂｙｔｅが使用される。コントローラ４は、５１２Ｂｙｔｅのサイズの管理単位で、ＬＵＴを管理（例えば更新や複製）する。このように構成されたＬＵＴは、ＮＡＮＤメモリ５、ＲＡＭ１４，１５、又はＨＭＢ２２１に記憶される。

【0046】

図３は、ＬＵＴ更新差分の概略構成を示す図である。図３に示すように、ＬＵＴ更新差分は、ＬＢＡ、ＰＢＡ、ＴＡＧの３つの情報により、論物変換の更新内容を示す情報である。ＬＢＡは、ホスト２から指定される論理アドレスである。ＰＢＡは、メモリシステム３内の書き込み先の物理アドレスである。ＴＡＧは、ＬＢＡとＰＢＡとの対応に関する管理情報である。１つのＬＵＴ更新差分は、５１２Ｂｙｔｅの管理単位で管理されるＬＵＴと比べて、十分に小さいサイズを有する。このように構成されたＬＵＴ更新差分は、ＲＡＭ１４，１５に記憶される。

【0047】

図４は、ＬＵＴ更新差分の詳細構成を示す図である。図４に示すように、ＴＡＧは、ＳＩＺＥ、ＳＥＱ、ＶＦの情報を有する。ＳＥＱが１の場合、ＬＵＴ更新差分がある範囲のEntryであることを示し、ＳＥＱが０の場合、ＬＵＴ更新差分が１Entryであることを示す。ＶＦが１の場合、ＬＵＴ更新差分が有効なEntryであることを示し、ＶＦが０の場合、ＬＵＴ更新差分が無効なEntryであることを示す。ＳＩＺＥは、ＳＥＱ＝１の場合、ＬＵＴ更新差分の範囲のサイズ（Entry数）を示し、ＳＥＱ＝０の場合は無効となる。

【0048】

ＬＢＡは、ＬＵＴ更新差分の先頭ＬＢＡを示すものである。

【0049】

ＰＢＡは、ＬＵＴ更新差分の先頭ＰＢＡを示すものである。ＰＢＡは、ＯＦＦＳＥＴ、ＰＬ、ＣＨＩＰ、ＷＬ、ブロックの情報を有する。ＯＦＦＳＥＴは、ＮＡＮＤメモリ５のＰＡＧＥ内の位置を示す。ＰＬは、ＮＡＮＤメモリ５のＰｌａｉｎ番号を示す。ＣＨＩＰは、ＮＡＮＤメモリ５のＣｈｉｐ番号を示す。ＷＬは、ＮＡＮＤメモリ５のＷｏｒｄ Ｌｉｎｅ番号を示す。ＢＬＯＣＫは、ＮＡＮＤメモリ５のｂｌｏｃｋ番号を示す。

【0050】

図５は、メモリシステム３およびホスト２におけるＬＵＴおよびＬＵＴ更新差分の記憶例を示す説明図である。図５は、ＲＡＭ１４のバッファ領域２０２およびＲＡＭ１５のキャッシュ領域２０１にＬＵＴ更新差分が記憶されている状態を示す。図５に示すように、ＨＭＢ２２１は、ＬＵＴのキャッシュ領域を含む。このようにＨＭＢ２２１にＬＵＴのキャッシュ領域を設けることで、ＲＡＭ１５のキャッシュ領域２０１はＬＵＴだけでなくＬＵＴ更新差分を格納するために使うことができる。すなわち、ＬＵＴ更新差分は、ＲＡＭ１４のバッファ領域２０２に加えてＲＡＭ１５のキャッシュ領域２０１を使用して格納される。ここで、ＨＭＢ２２１のＤｉｒｔｙＬＵＴは、ＨＭＢ２２１のキャッシュ領域において、バッファ領域２０２およびキャッシュ領域２０１のＬＵＴ更新差分が反映されているがＮＡＮＤメモリ５に記憶されていないＬＵＴである。また、ＨＭＢ２２１のＣｌｅａｎＬＵＴは、ＨＭＢ２２１のキャッシュ領域において、バッファ領域２０２およびキャッシュ領域２０１ＬＵＴ更新差分が反映され、且つＮＡＮＤメモリ５に記憶されたＬＵＴである。すなわち、バッファ領域２０２およびキャッシュ領域２０１に記憶されたＬＵＴ更新差分は、ＨＭＢ２２１のＬＵＴ又はＮＡＮＤメモリ５のＬＵＴに反映され得る。

【0051】

次に、ＣＰＵ１２がＦＷを実行することによって発揮する機能について説明する。図６は、コントローラ４のＣＰＵ１２が発揮する機能を示す機能ブロック図である。

【0052】

ＣＰＵ１２は、例えば、リード制御部１２１、ライト制御部１２２、ＨＭＢ機能制御部１２３として機能する。

【0053】

リード制御部１２１は、例えば、ＮＡＮＤメモリ５からリードコマンドに応じたユーザデータを読み出す。リード制御部１２１は、読み出したユーザデータがＲＡＭ１４，１５またはＨＭＢ２２１にキャッシュされるように、コントローラ４内の各部を制御する。つまり、リード制御部１２１は、ＲＡＭ１４，１５およびＨＭＢ２２１を、読み出したユーザデータを蓄積するリードバッファとして使用する。

【0054】

ライト制御部１２２は、例えば、ライトコマンドを受け付けたことに伴ってホスト２から受信されたユーザデータを、ＮＡＮＤメモリ５に書き込む。ライト制御部１２２は、ＮＡＮＤメモリ５に書き込むユーザデータがＲＡＭ１４，１５またはＨＭＢ２２１にキャッシュされるように、コントローラ４内の各部を制御する。つまり、ライト制御部１２２は、ＲＡＭ１４，１５およびＨＭＢ２２１を、書き込むユーザデータを蓄積するライトバッファとして使用する。

【0055】

ＨＭＢ機能制御部１２３は、ＨＭＢ機能の有効化／無効化を制御する。上述したように、ホストインタフェース１１は、ＨＭＢ機能の有効化を示すリクエストと、ＨＭＢ２２１として使用される領域を指定したアドレス情報とを、ＣＰＵ１２に送出する。このアドレス情報は、ホストＲＡＭ２２の１つ以上のアドレス範囲を示すリストを含む。

【0056】

ＨＭＢ機能制御部１２３は、ＨＭＢ機能の有効化を示すリクエストに応じてＨＭＢ機能を有効化する。そして、ＨＭＢ機能制御部１２３は、ホストＲＡＭ２２の１つ以上のアドレス範囲を示すアドレス情報を用いて、ＨＭＢ機能が有効化されてから無効化されるまでの間、その１つ以上のアドレス範囲にそれぞれ対応する１つ以上の領域をＨＭＢ２２１として管理する。

【0057】

ＨＭＢ機能制御部１２３は、ＨＭＢ２２１を管理するために、例えばＨＭＢ領域管理情報を用いる。ＨＭＢ領域管理情報は、例えばＲＡＭ１４，１５にキャッシュされる。また、ＨＭＢ領域管理情報は、ＨＭＢ２２１内にキャッシュされているデータを識別するための情報（例えば論理アドレス）と、当該データがキャッシュされているＨＭＢ２２１内の位置（領域）を示す情報（例えば物理アドレス）とを含む。

【0058】

また上述したように、ホストインタフェース１１は、ＨＭＢ機能の無効化を示すリクエストをＣＰＵ１２に送出する。ＨＭＢ機能制御部１２３は、ＨＭＢ機能の無効化を示すリクエストに応じてＨＭＢ機能を無効化する。

【0059】

次に、メモリシステム３のコントローラ４による特徴的な処理について説明する。

【0060】

ここで、図７はＷｒｉｔｅ処理の際に通信途絶が発生した場合を含むデータ管理の一例を示す図、図８はＷｒｉｔｅ処理の流れを示すフローチャートである。

【0061】

まず、Ｗｒｉｔｅ処理について説明する。Ｗｒｉｔｅ処理は、主にＣＰＵ１２によるライト制御部１２２によって制御される。

【0062】

ＣＰＵ１２は、ホスト２からｗｒｉｔｅコマンドを受信するとともに（Ｓ１）、ホスト２から受信されたユーザデータである書き込むデータ（Ｈｏｓｔデータ）を受信する（Ｓ２）。ＣＰＵ１２は、書き込むデータ（Ｈｏｓｔデータ）をＮＡＮＤメモリ５に書き込んで不揮発化する（Ｓ３）。これに応じて、ＣＰＵ１２は、ＬＵＴを更新する。

【0063】

次に、ＣＰＵ１２は、ＬＵＴの更新内容に対応するＬＵＴ更新差分をＳＲＡＭであるＲＡＭ１４，１５に配置する（Ｓ４）。ここで、ＬＵＴ更新差分をＲＡＭ１４，１５に配置することは、ＬＵＴ更新差分を、ＲＡＭ１４のバッファ領域２０２又はＲＡＭ１５のキャッシュ領域２０１に記憶することを示す。これ以降の説明でも同様である。

【0064】

ここで、ＣＰＵ１２は、バッファ領域２０２及びキャッシュ領域２０１の何れかに空きがあるかを判断する（Ｓ５）。ここで、バッファ領域２０２及びキャッシュ領域２０１の何れかに空きがあることは、何れかにＬＵＴ更新差分を記憶するのに必要な領域があることを示す。

【0065】

ＣＰＵ１２は、バッファ領域２０２にもキャッシュ領域２０１にも空きがないと判断した場合（Ｓ５のＮｏ）、Ｓ９に進み、バッファ領域２０２及び／又はキャッシュ領域２０１に記憶されているＬＵＴ更新差分を反映したＬＵＴを、ＮＡＮＤメモリ５に不揮発化する。その後、ＣＰＵ１２は、Ｓ１３に進む。

【0066】

すなわち、本実施形態においては、ＣＰＵ１２は、ＲＡＭ１４のバッファ領域２０２及びＲＡＭ１５のキャッシュ領域２０１がＦＵＬＬ（満杯）になった場合、ＮＡＮＤメモリ５に、バッファ領域２０２及び／又はキャッシュ領域２０１に記憶されているＬＵＴ更新差分を不揮発化する。具体的には、ＣＰＵ１２は、ＨＭＢ２２１に記憶されているＬＵＴに、バッファ領域２０２及び／又はキャッシュ領域２０１に記憶されているＬＵＴ更新差分を反映し、このＬＵＴをＮＡＮＤメモリ５に記憶することで、ＬＵＴ更新差分を不揮発化する。ＬＵＴに反映されてＮＡＮＤメモリ５に不揮発化されたＬＵＴ更新差分は、バッファ領域２０２及び／又はキャッシュ領域２０１において無効化される。これにより、バッファ領域２０２及び／又はキャッシュ領域２０１に空きができる。

【0067】

一方、ＣＰＵ１２は、バッファ領域２０２及びキャッシュ領域２０１に空きがあると判断した場合（Ｓ５のＹｅｓ）、Ｓ６に進み、ＲＡＭ１４のバッファ領域２０２に空きがあるかを判断する。

【0068】

ＣＰＵ１２は、ＲＡＭ１４のバッファ領域２０２に空きがないと判断した場合（Ｓ６のＮｏ）、Ｓ８に進み、ＲＡＭ１５のキャッシュ領域２０１にＬＵＴ更新差分を配置する。その後、ＣＰＵ１２は、Ｓ１０に進む。

【0069】

すなわち、本実施形態においては、ＣＰＵ１２は、ＲＡＭ１４におけるバッファ領域２０２がＦＵＬＬ（満杯）になった場合、ＲＡＭ１５のキャッシュ領域２０１にＬＵＴ更新差分を配置する。

【0070】

一方、ＣＰＵ１２は、ＲＡＭ１４のバッファ領域２０２に空きがあると判断した場合（Ｓ６のＹｅｓ）、Ｓ７に進み、ＲＡＭ１４のバッファ領域２０２にＬＵＴ更新差分を配置する。その後、ＣＰＵ１２は、Ｓ１０に進む。

【0071】

続いて、ＣＰＵ１２は、Ｓ１０において、ＲＡＭ１４，１５のＬＵＴ更新差分のうち、ＨＭＢ２２１のＬＵＴに対して未反映のＬＵＴ更新差分が一定量未満であるかを判断する。ＨＭＢ２２１のＬＵＴに対してＲＡＭ１４，１５のＬＵＴ更新差分が未反映とは、ＨＭＢ２２１のＬＵＴをＲＡＭ１４，１５のＬＵＴ更新差分で更新していないことである。

【0072】

ＣＰＵ１２は、ＨＭＢ２２１のＬＵＴに対して未反映のＲＡＭ１４，１５のＬＵＴ更新差分が一定量未満である場合（Ｓ１０のＹｅｓ）、Ｓ１３に進む。

【0073】

一方、ＣＰＵ１２は、ＨＭＢ２２１のＬＵＴに対して未反映のＲＡＭ１４，１５のＬＵＴ更新差分が一定量未満でない場合（Ｓ１０のＮｏ）、ＲＡＭ１４，１５のＬＵＴ更新差分に対応し、ＮＡＮＤメモリ５に記憶されているＬＵＴをＨＭＢ２２１に転送する（Ｓ１１）。加えて、ＣＰＵ１２は、ＲＡＭ１４，１５のＬＵＴ更新差分をＨＭＢ２２１に転送して、ＨＭＢ２２１のＬＵＴにＬＵＴ更新差分を書き込む（Ｓ１２）。これにより、ＨＭＢ２２１のＬＵＴに、ＲＡＭ１４，１５のＬＵＴ更新差分が反映（更新）される。このとき、ＲＡＭ１４，１５は、ＨＭＢ２２１に転送したＬＵＴ更新差分を記憶し続ける。その後、ＣＰＵ１２は、Ｓ１３に進む。

【0074】

ＣＰＵ１２は、上述したＳ２～Ｓ１３について、新たに受信する書き込むデータ（Ｈｏｓｔデータ）が無くなるまで（Ｓ１３のＮｏ）、繰り返す。

【0075】

すなわち、図７，８に示すように、ＣＰＵ１２は、ＨＭＢ２２１のＬＵＴを更新後もＲＡＭ１４のバッファ領域２０２およびＲＡＭ１５のキャッシュ領域２０１の何れかに空きがある間は、ＲＡＭ１４，１５のＬＵＴ更新差分を無効化せずに記憶し続ける。

【0076】

次に、上述のＷｒｉｔｅ処理の際に、通信途絶が発生した場合の処理について、図７及び図９を用いて説明する。

【0077】

上述のＳ１１におけるＨＭＢ２２１へのアクセス時に、バスエラー（ＨＭＢ Ｂｕｓ Ｅｒｒｏｒ）を検出したものとする。

【0078】

ここで、図９はＨＭＢアクセス処理の流れを示すフローチャートである。ＨＭＢアクセス処理は、主にＣＰＵ１２によるライト制御部１２２によって制御される。

【0079】

ＣＰＵ１２は、ＨＭＢ Ｂｕｓ Ｅｒｒｏｒ発生後のある時点において、ＨＭＢ Ｂｕｓ Ｅｒｒｏｒ発生があったかを確認する（Ｓ２１）。ＨＭＢ Ｂｕｓ Ｅｒｒｏｒ発生があった場合（Ｓ２１のＹｅｓ）、ＨＭＢ２２１へのアクセスを諦め、ＬＵＴ更新差分の復元処理を実行する。

【0080】

具体的には、ＨＭＢ Ｂｕｓ Ｅｒｒｏｒ発生があった場合（Ｓ２１のＹｅｓ）、ＣＰＵ１２は、ＨＭＢ２２１上のＬＵＴを破棄する（Ｓ２２）。その後、ＨＭＢ Ｂｕｓ Ｅｒｒｏｒが解消し、例えば再Ｌｉｎｋｕｐ処理が行われた後に、ＣＰＵ１２は、ＲＡＭ１４，１５のＬＵＴ更新差分とＮＡＮＤメモリ５のＬＵＴとを用いて論物変換を行う。例えば、ＣＰＵ１２は、ＲＡＭ１４，１５のＬＵＴ更新差分とＮＡＮＤメモリ５のＬＵＴとを用いて、ＮＡＮＤメモリ５に記憶されたデータを読み出す処理を実行する。

【0081】

ＨＭＢ Ｂｕｓ Ｅｒｒｏｒが発生しなかった場合（Ｓ２１のＮｏ）、ＣＰＵ１２は、図８で説明したＷｒｉｔｅ処理を継続する。

【0082】

上述したように、本実施形態においては、ＨＭＢ２２１へのアクセス処理の際にＨＭＢ Ｂｕｓ Ｅｒｒｏｒ発生により通信途絶が発生した場合、ＨＭＢ２２１へのアクセスを諦め、ＨＭＢ２２１のＬＵＴは破棄される。ＨＭＢ２２１のＬＵＴを破棄することで、ＨＭＢ２２１に記憶されているＤｉｒｔｙＬＵＴが失われ得る。ここで、Ｄｉｒｔｙとは、ＨＭＢ２２１に記憶されているＬＵＴが、新規Ｗｒｉｔｅコマンドの更新分を反映しているがＮＡＮＤメモリ５に記憶されていない状態をいう。ＤｉｒｔｙＬＵＴであるＨＭＢ２２１のＬＵＴは、ＮＡＮＤメモリ５に記憶されているＬＵＴと、ＲＡＭ１４，１５のＬＵＴ更新差分とによって復元可能である。従って、ＤｉｒｔｙＬＵＴは、ホスト２からのＷｒｉｔｅコマンドの受信などに応じた必要なタイミングで復元すれば良い。

【0083】

なお、ＲＡＭ１４，１５のＬＵＴ更新差分の不揮発化は、ＨＭＢ Ｂｕｓ Ｅｒｒｏｒの発生時点では必須ではない。例えば、ＲＡＭ１４，１５のＬＵＴ更新差分は、省電力モードへの移行に伴い、ＲＡＭ１４，１５の電源を落とすタイミングでＮＡＮＤメモリ５に不揮発化されればよい。

【0084】

以上により、第１の実施形態によれば、メモリシステム３の制御上のＬＵＴの最新情報（ＬＵＴ更新差分）がＨＭＢ２２１上にしかない期間をなくすことができる。ＨＭＢ２２１にＬＵＴのキャッシュ領域を設けることで、ＲＡＭ１５のキャッシュ領域２０１をＬＵＴだけでなくＬＵＴ更新差分を格納するために使うことができる。ＲＡＭ１４のバッファ領域２０２に加えてＲＡＭ１５のキャッシュ領域２０１の使用により格納可能なＬＵＴ更新差分は大きく増える。

【0085】

このように、第１の実施形態のメモリシステムによれば、ホストメモリバッファにＬＵＴを書き込むとともに、メモリシステムが備えるバッファ領域及び／又はキャッシュ領域のＬＵＴ更新差分でホストメモリバッファのＬＵＴを更新した後も、バッファ領域及び／又はキャッシュ領域のＬＵＴ更新差分を記憶し続ける。従って、ホストとメモリシステムとの間の通信途絶が発生しても、メモリシステムが備えるバッファ領域及び／又はキャッシュ領域のＬＵＴ更新差分とＮＡＮＤメモリのＬＵＴとによってホストメモリバッファのＬＵＴを復元することができる。これにより、ホストとメモリシステムとの間の通信が途絶した場合でも、故障モードに遷移せずに継続動作が可能になる。また、ホストとメモリシステムとの間の通信途絶が発生してもホストメモリバッファのＬＵＴを復元することができるので、相対的に大容量のホストメモリバッファをＬＵＴのキャッシュとして用いることによるランダムアクセス処理の高速化を図ることができる。

【0086】

（第２の実施形態）
次に、第２の実施形態について説明する。

【0087】

第２の実施形態は、ＬＵＴ更新差分をＮＡＮＤメモリ５に不揮発化する点が、第１の実施形態と異なる。以下、第２の実施形態の説明では、第１の実施形態と同一部分の説明については省略又は簡略化し、第１の実施形態と異なる箇所について説明する。

【0088】

図１０は、第２の実施形態にかかるメモリシステム３およびホスト２におけるＬＵＴおよびＬＵＴ更新差分の記憶例を示す説明図である。図１０に示すように、本実施形態では、ＲＡＭ１４のＬＵＴ更新差分の一部は、ＮＡＮＤメモリ５に不揮発化されるとともに、ＨＭＢ２２１のＬＵＴに反映される。図１０には、ＲＡＭ１４のＬＵＴ更新差分が反映されたＨＭＢ２２１のＬＵＴは、ＤｉｒｔｙＬＵＴとして示されている。ＤｉｒｔｙＬＵＴは、ある条件に従って、ＮＡＮＤメモリ５に不揮発化される。ＲＡＭ１４において、ＮＡＮＤメモリ５に不揮発化されるとともにＨＭＢ２２１のＬＵＴに反映されたＬＵＴ更新差分は、その後に無効化され得る。図１０には、ＮＡＮＤメモリ５に不揮発化され、且つＨＭＢ２２１のＬＵＴに反映されたＬＵＴ更新差分は、無効なＬＵＴ更新差分として示されている。また、ＲＡＭ１４のＬＵＴ更新差分の他の一部は、対応するＬＵＴに反映されずにＮＡＮＤメモリ５に不揮発化される。図１０において、このＬＵＴ更新差分は、有効なＬＵＴ更新差分として示されている。

【0089】

図１１は、ＮＡＮＤメモリ５に不揮発化されたＬＵＴ更新差分を示す図である。図１１に示すように、ＮＡＮＤメモリ５に不揮発化されたＬＵＴ更新差分は、ＬＢＡとＰＢＡとを対応付けた情報である。ＬＢＡは、ホスト２の指定の書き込み先の論理アドレスである。ＰＢＡは、メモリシステム３内の書き込み先の物理アドレスである。図１１に示したＮＡＮＤメモリ５に不揮発化されたＬＵＴ更新差分は、図３に示したＲＡＭ１４のＬＵＴ更新差分に対してＴＡＧを不要とする。

【0090】

次に、メモリシステム３のコントローラ４による特徴的な処理について説明する。

【0091】

ここで、図１２はＷｒｉｔｅ処理の際に通信途絶が発生した場合を含むデータ管理の一例を示す図、図１３はＷｒｉｔｅ処理の流れを示すフローチャートである。

【0092】

まず、Ｗｒｉｔｅ処理について説明する。Ｗｒｉｔｅ処理は、主にＣＰＵ１２によるライト制御部１２２によって制御される。図１３では、図８で説明した第１の実施形態にかかるＷｒｉｔｅ処理と同じ処理には同じ符号を付しているので、説明を省略又は簡略化する。

【0093】

ＣＰＵ１２は、ホスト２からｗｒｉｔｅコマンドを受信するとともに（Ｓ１）、書き込むデータ（Ｈｏｓｔデータ）を受信する（Ｓ２）。ＣＰＵ１２は、書き込むデータ（Ｈｏｓｔデータ）を不揮発化する（Ｓ３）。

【0094】

次に、ＣＰＵ１２は、ＬＵＴ更新差分をＲＡＭ１４のバッファ領域２０２に配置する（Ｓ４）。ここで、ＬＵＴ更新差分をバッファ領域２０２に配置することは、ＬＵＴ更新差分をバッファ領域２０２に記憶することを示す。これ以降の説明でも同様である。

【0095】

ここで、ＣＰＵ１２は、ＲＡＭ１４のバッファ領域２０２に空きがあるかを判断する（Ｓ６）。ここで、バッファ領域２０２に空きがあることは、バッファ領域２０２にＬＵＴ更新差分を記憶するのに必要な領域があることを示す。

【0096】

ＣＰＵ１２は、ＲＡＭ１４のバッファ領域２０２に空きがないと判断した場合（Ｓ６のＮｏ）、ＨＭＢ２２１のＬＵＴのうちバッファ領域２０２の一部のＬＵＴ更新差分が反映されたＬＵＴを、ＮＡＮＤメモリ５に不揮発化する（Ｓ９）。加えて、ＣＰＵ１２は、バッファ領域２０２のＬＵＴ更新差分のうちＨＭＢ２２１のＬＵＴに反映したＬＵＴ更新差分を、ＮＡＮＤメモリ５に不揮発化する（Ｓ１４）。その後、ＣＰＵ１２は、Ｓ１３に進む。ＨＭＢ２２１のＬＵＴに反映され、且つＮＡＮＤメモリ５に不揮発化されたＬＵＴ更新差分は、バッファ領域２０２において無効化される。これにより、バッファ領域２０２に空きができる。

【0097】

すなわち、本実施形態においては、ＣＰＵ１２は、ＲＡＭ１４におけるバッファ領域２０２がＦＵＬＬの場合、ＮＡＮＤメモリ５に、バッファ領域２０２に記憶されているＬＵＴ更新差分を不揮発化する。具体的には、ＣＰＵ１２は、ＨＭＢ２２１に記憶されているＬＵＴにバッファ領域２０２に記憶されているＬＵＴ更新差分を反映し、このＬＵＴをＮＡＮＤメモリ５に不揮発化する。また、ＣＰＵ１２は、ＨＭＢ２２１のＬＵＴに更新したＬＵＴ更新差分を、ＮＡＮＤメモリ５に不揮発化する。なお、ＣＰＵ１２は、ＨＭＢ２２１のＬＵＴに更新しなかったＬＵＴ更新差分も、ＮＡＮＤメモリ５に不揮発化してもよい。

【0098】

一方、ＣＰＵ１２は、ＲＡＭ１４のバッファ領域２０２に空きがあると判断した場合（Ｓ６のＹｅｓ）、バッファ領域２０２にＬＵＴ更新差分を配置する（Ｓ７）。その後、ＣＰＵ１２は、Ｓ１０に進む。図１３のＳ１０～Ｓ１３の処理は、図８のＳ１０～１３の処理と同じである。

【0099】

次に、上述のＷｒｉｔｅ処理の際に、通信途絶が発生した場合の処理について、図１２及び図１４を用いて説明する。

【0100】

上述のＳ１１におけるＨＭＢアクセス時に、バスエラーを検出したものとする。

【0101】

ここで、図１４はＨＭＢアクセス処理の流れを示すフローチャートである。ＨＭＢアクセス処理は、主にＣＰＵ１２によるライト制御部１２２によって制御される。

【0102】

ＣＰＵ１２は、ＨＭＢ Ｂｕｓ Ｅｒｒｏｒ発生後のある時点において、ＨＭＢ Ｂｕｓ Ｅｒｒｏｒ発生があったかを確認する（Ｓ２１）。ＨＭＢ Ｂｕｓ Ｅｒｒｏｒ発生があった場合（Ｓ２１のＹｅｓ）、ＨＭＢ２２１へのアクセスを諦め、ＬＵＴ更新差分の復元処理を実行する。

【0103】

具体的には、ＨＭＢ Ｂｕｓ Ｅｒｒｏｒ発生があった場合（Ｓ２１のＹｅｓ）、ＣＰＵ１２は、ＨＭＢ２２１上のＬＵＴを破棄する（Ｓ２２）。以降においては、ＨＭＢ Ｂｕｓ Ｅｒｒｏｒが解消した後、例えば再Ｌｉｎｋｕｐ処理が行われることに応じて、ＣＰＵ１２は、ＬＵＴ更新差分の復元処理を行う。

【0104】

続いて、ＣＰＵ１２は、ＮＡＮＤメモリ５からＲＡＭ１４のバッファ領域２０２にＬＵＴ更新差分をリードする（Ｓ２３）。ＮＡＮＤメモリ５からバッファ領域２０２にＬＵＴ更新差分をリードすることは、ＮＡＮＤメモリ５からリードしたＬＵＴ更新差分をバッファ領域２０２に記憶することと同義である。

【0105】

続いて、ＣＰＵ１２は、ＮＡＮＤメモリ５にＬＵＴ更新差分の残りがあるかを確認する（Ｓ２４）。ＮＡＮＤメモリ５にＬＵＴ更新差分の残りがあることは、バッファ領域２０２にまだ記憶していないＬＵＴ更新差分が、ＮＡＮＤメモリ５にまだ残っていることを示す。例えば、ＮＡＮＤメモリ５に記憶されたＬＵＴ更新差分を記憶する領域がバッファ領域２０２にない場合に、ＮＡＮＤメモリ５にＬＵＴ更新差分の残りがあり得る。

【0106】

ＣＰＵ１２は、ＮＡＮＤメモリ５にＬＵＴ更新差分の残りがない場合（Ｓ２４のＮｏ）、処理を終了する。

【0107】

一方、ＣＰＵ１２は、ＮＡＮＤメモリ５にＬＵＴ更新差分の残りがある場合（Ｓ２４のＹｅｓ）、ＮＡＮＤメモリ５からＨＭＢ２２１にＬＵＴをリードする（Ｓ２５）。ＮＡＮＤメモリ５からＨＭＢ２２１にＬＵＴをリードすることは、ＮＡＮＤメモリ５からリードしたＬＵＴをＨＭＢ２２１に記憶することと同義である。次いで、ＣＰＵ１２は、ＨＭＢ２２１のＬＵＴをＲＡＭ１４のバッファ領域２０２のＬＵＴ更新差分で更新するとともに（Ｓ２６）、更新したＬＵＴをＮＡＮＤメモリ５に不揮発化し（Ｓ２７）、Ｓ２３に戻る。

【0108】

ＣＰＵ１２は、上述したＳ２３～Ｓ２７を、ＬＵＴ更新差分の残りが無くなるまで（Ｓ２４のＮｏ）繰り返す。なお、Ｓ２６～Ｓ２７は、ＬＵＴに対して更新するＬＵＴ更新差分の数が一定数となった場合に一括して実行してもよい。

【0109】

ＨＭＢ Ｂｕｓ Ｅｒｒｏｒが発生しなかった場合（Ｓ２１のＮｏ）、ＣＰＵ１２は、図１３で説明したＷｒｉｔｅ処理を継続する。

【0110】

上述したように、本実施形態においては、ＨＭＢ２２１へのアクセス処理の際にＨＭＢ２２１のＬＵＴを破棄する点は、第１の実施形態と同様である。本実施形態においては、さらに、ＮＡＮＤメモリ５に不揮発化したＬＵＴ更新差分がＲＡＭ１４上に配置しきれないサイズとなる場合、ＮＡＮＤメモリ５のＬＵＴとＬＵＴ更新差分とによって、ＨＭＢ２２１のＤｉｒｔｙ ＬＵＴを復元してＮＡＮＤメモリ５に不揮発化する。これにより、ＬＵＴ更新差分の量を削減することができる。

【0111】

なお、ＲＡＭ１４のバッファ領域２０２のＬＵＴ差分の不揮発化タイミングはメモリシステム３の性能最適化で決めれば良く、ＲＡＭ１４上のＬＵＴ更新差分をまとめて不揮発化すれば良い。

【0112】

本実施形態に記載された様々な機能の各々は、回路（処理回路）によって実現されてもよい。処理回路の例には、中央処理装置（ＣＰＵ）のような、プログラムされたプロセッサが含まれる。このプロセッサは、メモリに格納されたコンピュータプログラム（命令群）を実行することによって、記載された機能それぞれを実行する。このプロセッサは、電気回路を含むマイクロプロセッサであってもよい。処理回路の例には、デジタル信号プロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、マイクロコントローラ、コントローラ、他の電気回路部品も含まれる。本実施形態に記載されたＣＰＵ以外の他のコンポーネントの各々もまた処理回路によって実現されてもよい。

【0113】

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

【符号の説明】

【0114】

２ ホスト
３ メモリシステム
４ コントローラ
５ 不揮発性メモリ
１４ ＳＲＡＭ
１５ ＳＲＡＭ
２２ メモリ
１２３ ＨＭＢ機能制御部
２０１ キャッシュ領域
２０２ バッファ領域
２２１ ホストメモリバッファ（ＨＭＢ）

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】