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▶ 富士通セミコンダクターメモリソリューション株式会社の特許一覧
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024176212
(43)【公開日】2024-12-19
(54)【発明の名称】半導体記憶装置及び半導体記憶装置の製造方法
(51)【国際特許分類】
H10B 53/00 20230101AFI20241212BHJP
H01L 21/336 20060101ALI20241212BHJP
H01L 21/314 20060101ALI20241212BHJP
【ＦＩ】
H10B53/00
H01L29/78 371
H01L21/314 M
【審査請求】未請求
【請求項の数】11
【出願形態】ＯＬ
(21)【出願番号】P 2023094592
(22)【出願日】2023-06-08
(71)【出願人】
【識別番号】520233375
【氏名又は名称】富士通セミコンダクターメモリソリューション株式会社
(74)【代理人】
【識別番号】100107766
【弁理士】
【氏名又は名称】伊東 忠重
(74)【代理人】
【識別番号】100070150
【弁理士】
【氏名又は名称】伊東 忠彦
(72)【発明者】
【氏名】佐藤 のぞみ
(72)【発明者】
【氏名】王 文生
【テーマコード（参考）】
5F058
5F083
5F101
【Ｆターム（参考）】
5F058BA11
5F058BB05
5F058BC20
5F058BD18
5F058BF47
5F058BH02
5F058BH04
5F058BH20
5F058BJ04
5F083GA21
5F083JA02
5F083JA15
5F083JA35
5F083JA38
5F083JA39
5F083PR34
5F101BA62
5F101BD02
5F101BD20
5F101BF01
5F101BF03
(57)【要約】
【課題】疲労特性及びインプリント特性を向上することができる半導体記憶装置及び半導体記憶装置の製造方法を提供する。
【解決手段】半導体記憶装置は、トランジスタと、前記トランジスタに接続された強誘電体キャパシタと、を有し、前記強誘電体キャパシタは、一方が前記トランジスタに接続された第１電極及び第２電極と、前記第１電極と前記第２電極との間に設けられたＰＺＴ系の第１強誘電体膜と、前記第１電極と前記第１強誘電体膜との間に設けられたＰＺＴ系の第２強誘電体膜と、を有し、前記第２強誘電体膜は、Ｌａ、Ｃａ、Ｉｒ若しくはＲｕ又はこれらの任意の組み合わせと、Ｓｒとを添加物として含み、前記第１強誘電体膜におけるＬａ、Ｃａ、Ｉｒ、Ｒｕ及びＳｒの各々の濃度は、前記第２強誘電体膜におけるＬａ、Ｃａ、Ｉｒ、Ｒｕ及びＳｒの各々の濃度よりも低い。半導体記憶装置は、例えば不揮発性メモリとして使用することができる。
【選択図】図８
【解決手段】半導体記憶装置は、トランジスタと、前記トランジスタに接続された強誘電体キャパシタと、を有し、前記強誘電体キャパシタは、一方が前記トランジスタに接続された第１電極及び第２電極と、前記第１電極と前記第２電極との間に設けられたＰＺＴ系の第１強誘電体膜と、前記第１電極と前記第１強誘電体膜との間に設けられたＰＺＴ系の第２強誘電体膜と、を有し、前記第２強誘電体膜は、Ｌａ、Ｃａ、Ｉｒ若しくはＲｕ又はこれらの任意の組み合わせと、Ｓｒとを添加物として含み、前記第１強誘電体膜におけるＬａ、Ｃａ、Ｉｒ、Ｒｕ及びＳｒの各々の濃度は、前記第２強誘電体膜におけるＬａ、Ｃａ、Ｉｒ、Ｒｕ及びＳｒの各々の濃度よりも低い。半導体記憶装置は、例えば不揮発性メモリとして使用することができる。
【選択図】図８
【特許請求の範囲】
【請求項1】
トランジスタと、
前記トランジスタに接続された強誘電体キャパシタと、
を有し、
前記強誘電体キャパシタは、
一方が前記トランジスタに接続された第１電極及び第２電極と、
前記第１電極と前記第２電極との間に設けられたＰＺＴ系の第１強誘電体膜と、
前記第１電極と前記第１強誘電体膜との間に設けられたＰＺＴ系の第２強誘電体膜と、
を有し、
前記第２強誘電体膜は、Ｌａ、Ｃａ、Ｉｒ若しくはＲｕ又はこれらの任意の組み合わせと、Ｓｒとを添加物として含み、
前記第１強誘電体膜におけるＬａ、Ｃａ、Ｉｒ、Ｒｕ及びＳｒの各々の濃度は、前記第２強誘電体膜におけるＬａ、Ｃａ、Ｉｒ、Ｒｕ及びＳｒの各々の濃度よりも低い半導体記憶装置。
前記トランジスタに接続された強誘電体キャパシタと、
を有し、
前記強誘電体キャパシタは、
一方が前記トランジスタに接続された第１電極及び第２電極と、
前記第１電極と前記第２電極との間に設けられたＰＺＴ系の第１強誘電体膜と、
前記第１電極と前記第１強誘電体膜との間に設けられたＰＺＴ系の第２強誘電体膜と、
を有し、
前記第２強誘電体膜は、Ｌａ、Ｃａ、Ｉｒ若しくはＲｕ又はこれらの任意の組み合わせと、Ｓｒとを添加物として含み、
前記第１強誘電体膜におけるＬａ、Ｃａ、Ｉｒ、Ｒｕ及びＳｒの各々の濃度は、前記第２強誘電体膜におけるＬａ、Ｃａ、Ｉｒ、Ｒｕ及びＳｒの各々の濃度よりも低い半導体記憶装置。
【請求項2】
前記第２強誘電体膜の厚さは、０．５ｎｍ以上１０ｎｍ以下である請求項１に記載の半導体記憶装置。
【請求項3】
前記第１強誘電体膜におけるＴｉ含有量に対するＺｒ含有量の比は、前記第２強誘電体膜におけるＴｉ含有量に対するＺｒ含有量の比よりも大きい請求項１又は２に記載の半導体記憶装置。
【請求項4】
前記第２電極と前記第１強誘電体膜との間に設けられたＰＺＴ系の第３強誘電体膜を有し、
前記第３強誘電体膜は、Ｌａ、Ｃａ、Ｉｒ若しくはＲｕ又はこれらの任意の組み合わせと、Ｓｒとを添加物として含み、
前記第１強誘電体膜におけるＬａ、Ｃａ、Ｉｒ、Ｒｕ及びＳｒの各々の濃度は、前記第３強誘電体膜におけるＬａ、Ｃａ、Ｉｒ、Ｒｕ及びＳｒの各々の濃度よりも低い請求項１又は２に記載の半導体記憶装置。
前記第３強誘電体膜は、Ｌａ、Ｃａ、Ｉｒ若しくはＲｕ又はこれらの任意の組み合わせと、Ｓｒとを添加物として含み、
前記第１強誘電体膜におけるＬａ、Ｃａ、Ｉｒ、Ｒｕ及びＳｒの各々の濃度は、前記第３強誘電体膜におけるＬａ、Ｃａ、Ｉｒ、Ｒｕ及びＳｒの各々の濃度よりも低い請求項１又は２に記載の半導体記憶装置。
【請求項5】
前記第３強誘電体膜の厚さは、０．５ｎｍ以上１０ｎｍ以下である請求項４に記載の半導体記憶装置。
【請求項6】
前記第１強誘電体膜におけるＴｉ含有量に対するＺｒ含有量の比は、前記第２強誘電体膜におけるＴｉ含有量に対するＺｒ含有量の比よりも大きい請求項４に記載の半導体記憶装置。
【請求項7】
前記第１強誘電体膜は、Ｌａ、Ｃａ、Ｉｒ、Ｒｕ及びＳｒを含まない請求項１又は２に記載の半導体記憶装置。
【請求項8】
トランジスタを形成する工程と、
前記トランジスタに接続される強誘電体キャパシタを形成する工程と、
を有し、
前記強誘電体キャパシタを形成する工程は、
一方が前記トランジスタに接続される第１電極及び第２電極を形成する工程と、
前記第１電極と前記第２電極との間にＰＺＴ系の第１強誘電体膜を形成する工程と、
前記第１電極と前記第１強誘電体膜との間にＰＺＴ系の第２強誘電体膜を形成する工程と、
を有し、
前記第２強誘電体膜は、Ｌａ、Ｃａ、Ｉｒ若しくはＲｕ又はこれらの任意の組み合わせと、Ｓｒとを添加物として含み、
前記第１強誘電体膜におけるＬａ、Ｃａ、Ｉｒ、Ｒｕ及びＳｒの各々の濃度は、前記第２強誘電体膜におけるＬａ、Ｃａ、Ｉｒ、Ｒｕ及びＳｒの各々の濃度よりも低い半導体記憶装置の製造方法。
前記トランジスタに接続される強誘電体キャパシタを形成する工程と、
を有し、
前記強誘電体キャパシタを形成する工程は、
一方が前記トランジスタに接続される第１電極及び第２電極を形成する工程と、
前記第１電極と前記第２電極との間にＰＺＴ系の第１強誘電体膜を形成する工程と、
前記第１電極と前記第１強誘電体膜との間にＰＺＴ系の第２強誘電体膜を形成する工程と、
を有し、
前記第２強誘電体膜は、Ｌａ、Ｃａ、Ｉｒ若しくはＲｕ又はこれらの任意の組み合わせと、Ｓｒとを添加物として含み、
前記第１強誘電体膜におけるＬａ、Ｃａ、Ｉｒ、Ｒｕ及びＳｒの各々の濃度は、前記第２強誘電体膜におけるＬａ、Ｃａ、Ｉｒ、Ｒｕ及びＳｒの各々の濃度よりも低い半導体記憶装置の製造方法。
【請求項9】
前記強誘電体キャパシタを形成する工程において、
前記第１電極が前記トランジスタに接続され、
前記第１電極が形成された後に、前記第１電極の上に前記第２強誘電体膜がアモルファス状に形成され、
前記第２強誘電体膜がアモルファス状に形成された後に、アニールにより前記第２強誘電体膜が結晶化され、
前記第２強誘電体膜が結晶化された後に、前記第２強誘電体膜の上に前記第１強誘電体膜が形成され、
前記第１強誘電体膜が形成された後に、前記第１強誘電体膜の上に前記第２電極が形成される請求項８に記載の半導体記憶装置の製造方法。
前記第１電極が前記トランジスタに接続され、
前記第１電極が形成された後に、前記第１電極の上に前記第２強誘電体膜がアモルファス状に形成され、
前記第２強誘電体膜がアモルファス状に形成された後に、アニールにより前記第２強誘電体膜が結晶化され、
前記第２強誘電体膜が結晶化された後に、前記第２強誘電体膜の上に前記第１強誘電体膜が形成され、
前記第１強誘電体膜が形成された後に、前記第１強誘電体膜の上に前記第２電極が形成される請求項８に記載の半導体記憶装置の製造方法。
【請求項10】
前記強誘電体キャパシタを形成する工程において、
前記第１電極が前記トランジスタに接続され、
前記第１電極が形成された後に、前記第１電極の上に前記第１強誘電体膜が形成され、
前記第１強誘電体膜が形成された後に、前記第１強誘電体膜の上に前記第２強誘電体膜がアモルファス状に形成され、
前記第２強誘電体膜が形成された後に、前記第２強誘電体膜の上に前記第２電極が形成され、
前記第２電極が形成された後に、アニールにより前記第２強誘電体膜が結晶化される請求項８に記載の半導体記憶装置の製造方法。
前記第１電極が前記トランジスタに接続され、
前記第１電極が形成された後に、前記第１電極の上に前記第１強誘電体膜が形成され、
前記第１強誘電体膜が形成された後に、前記第１強誘電体膜の上に前記第２強誘電体膜がアモルファス状に形成され、
前記第２強誘電体膜が形成された後に、前記第２強誘電体膜の上に前記第２電極が形成され、
前記第２電極が形成された後に、アニールにより前記第２強誘電体膜が結晶化される請求項８に記載の半導体記憶装置の製造方法。
【請求項11】
前記第２強誘電体膜はスパッタ法により形成され、
前記第１強誘電体膜は有機金属化学気相成長法により形成される請求項８又は９に記載の半導体記憶装置の製造方法。
前記第１強誘電体膜は有機金属化学気相成長法により形成される請求項８又は９に記載の半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、半導体記憶装置及び半導体記憶装置の製造方法に関する。
【背景技術】
【0002】
半導体記憶装置の一つとして、強誘電体キャパシタを備えた強誘電体メモリが知られている。強誘電体キャパシタの一例では、上部電極と下部電極との間に、添加物を含まないＰＺＴ膜と、Ｌａ等の添加物を含むＰＺＴ系膜とが設けられている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開平１０－３３５５９６号公報
【特許文献2】特開２００７－１０３７２２号公報
【特許文献3】特表２００８－５２２４２６号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
近年、強誘電体キャパシタに対して疲労特性及びインプリント特性の向上の要請が高まっている。
【0005】
本開示の目的は、疲労特性及びインプリント特性を向上することができる半導体記憶装置及び半導体記憶装置の製造方法を提供することにある。
【課題を解決するための手段】
【0006】
本開示の一形態によれば、トランジスタと、前記トランジスタに接続された強誘電体キャパシタと、を有し、前記強誘電体キャパシタは、一方が前記トランジスタに接続された第１電極及び第２電極と、前記第１電極と前記第２電極との間に設けられたＰＺＴ系の第１強誘電体膜と、前記第１電極と前記第１強誘電体膜との間に設けられたＰＺＴ系の第２強誘電体膜と、を有し、前記第２強誘電体膜は、Ｌａ、Ｃａ、Ｉｒ若しくはＲｕ又はこれらの任意の組み合わせと、Ｓｒとを添加物として含み、前記第１強誘電体膜におけるＬａ、Ｃａ、Ｉｒ、Ｒｕ及びＳｒの各々の濃度は、前記第２強誘電体膜におけるＬａ、Ｃａ、Ｉｒ、Ｒｕ及びＳｒの各々の濃度よりも低い半導体記憶装置が提供される。
【発明の効果】
【0007】
本開示によれば、疲労特性及びインプリント特性を向上することができる。
【図面の簡単な説明】
【0008】
【図1】第１実施形態に係る半導体記憶装置を示す断面図である。
【図2】第１実施形態に係る半導体記憶装置の製造方法を示す断面図（その１）である。
【図3】第１実施形態に係る半導体記憶装置の製造方法を示す断面図（その２）である。
【図4】第１実施形態に係る半導体記憶装置の製造方法を示す断面図（その３）である。
【図5】第２実施形態に係る半導体記憶装置を示す断面図である。
【図6】第２実施形態に係る半導体記憶装置の製造方法を示す断面図（その１）である。
【図7】第２実施形態に係る半導体記憶装置の製造方法を示す断面図（その２）である。
【図8】第３実施形態に係る半導体記憶装置を示す断面図である。
【図9】第３実施形態に係る半導体記憶装置の製造方法を示す断面図（その１）である。
【図10】第３実施形態に係る半導体記憶装置の製造方法を示す断面図（その２）である。
【図11】試料Ｎｏ．１の構成を示す断面図である。
【図12】試料Ｎｏ．２の構成を示す断面図である。
【図13】第１試験における分極特性の測定結果を示す図である。
【図14】ヒステリシスループの一例を示す図である。
【図15】第１試験における疲労特性の測定結果を示す図である。
【図16】第１試験におけるインプリント特性の測定結果を示す図である。
【図17】第１試験におけるリーク電流の測定結果を示す図である。
【図18】第２試験における分極特性の測定結果を示す図である。
【図19】第２試験における疲労特性の測定結果を示す図である。
【図20】第２試験におけるインプリント特性の測定結果を示す図である。
【図21】第３試験における分極特性の測定結果を示す図（その１）である。
【図22】第３試験における分極特性の測定結果を示す図（その２）である。
【図23】第３試験におけるインプリント特性の測定結果を示す図である。
【発明を実施するための形態】
【0009】
以下、本開示の実施形態について添付の図面を参照しながら具体的に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複した説明を省くことがある。
【0010】
（第１実施形態）
まず、第１実施形態について説明する。第１実施形態は、強誘電体キャパシタを備えた半導体記憶装置、すなわち強誘電体メモリに関する。図１は、第１実施形態に係る半導体記憶装置を示す断面図である。
まず、第１実施形態について説明する。第１実施形態は、強誘電体キャパシタを備えた半導体記憶装置、すなわち強誘電体メモリに関する。図１は、第１実施形態に係る半導体記憶装置を示す断面図である。
【0011】
図１に示すように、第１実施形態に係る半導体記憶装置１００は、トランジスタＴｒ１と、トランジスタＴｒ２と、強誘電体キャパシタＣａｐ１と、強誘電体キャパシタＣａｐ２とを有する。強誘電体キャパシタＣａｐ１はトランジスタＴｒ１に接続されており、強誘電体キャパシタＣａｐ２はトランジスタＴｒ２に接続されている。
【0012】
半導体記憶装置１００は、半導体基板１と、ｐ型のウェル２と、２つのｎ型のソース領域１５と、ｎ型のドレイン領域１６とを有する。半導体基板１は、例えばシリコン（Ｓｉ）基板である。ウェル２に素子分離絶縁膜３が形成されており、素子分離絶縁膜３により素子活性領域が画定されている。ソース領域１５及びドレイン領域１６は素子活性領域内に設けられている。ソース領域１５及びドレイン領域１６はウェル２の表層部に設けられており、ドレイン領域１６は２つソース領域１５の間に設けられている。一方のソース領域１５がトランジスタＴｒ１に含まれ、他方のソース領域１５がトランジスタＴｒ２に含まれ、ドレイン領域１６はトランジスタＴｒ１及びＴｒ２に共有されている。ソース領域１５の上面にシリサイド層１７が形成され、ドレイン領域１６の上面にシリサイド層１８が形成されている。
【0013】
トランジスタＴｒ１及びＴｒ２は、いずれも、ゲート絶縁膜１１と、ゲート電極１２と、シリサイド層１３と、サイドウォール絶縁膜１４とを有する。ゲート絶縁膜１１は、ソース領域１５とドレイン領域１６との間のチャネルの上に設けられ、ゲート電極１２はゲート絶縁膜１１の上に設けられ、シリサイド層１３はゲート電極の上面に形成されている。サイドウォール絶縁膜１４は、ゲート絶縁膜１１、ゲート電極１２及びシリサイド層１３の積層体の側面を覆う。ゲート絶縁膜１１及びサイドウォール絶縁膜１４は酸化シリコン（ＳｉＯ２）膜等の絶縁膜である。ゲート電極１２は、例えば多結晶シリコン（ポリシリコン）膜である。
【0014】
半導体記憶装置１００は、カバー膜２１と、層間絶縁膜２２と、エッチングストッパ膜２３と、層間絶縁膜２４と、酸化抑制膜２５と、層間絶縁膜２６とを有する。カバー膜２１はトランジスタＴｒ１及びＴｒ２を覆う。カバー膜２１は窒化シリコン（ＳｉＮ）膜等の絶縁膜である。層間絶縁膜２２はカバー膜２１の上に設けられている。層間絶縁膜２２はＳｉＯ２膜等の絶縁膜である。エッチングストッパ膜２３は層間絶縁膜２２の上に設けられている。エッチングストッパ膜２３はＳｉＮ膜等の絶縁膜である。層間絶縁膜２４はエッチングストッパ膜２３の上に設けられている。層間絶縁膜２４はＳｉＯ２膜等の絶縁膜である。酸化抑制膜２５は層間絶縁膜２４の上に設けられている。酸化抑制膜２５はＳｉＮ膜等の絶縁膜である。層間絶縁膜２６は酸化抑制膜２５の上に設けられている。層間絶縁膜２６はＳｉＯ２膜等の絶縁膜である。
【0015】
半導体記憶装置１００は、２つの導電プラグ３１と、導電プラグ３２とを有する。一方の導電プラグ３１は、層間絶縁膜２２及びカバー膜２１を貫通して、トランジスタＴｒ１のシリサイド層１７に接し、トランジスタＴｒ１のソース領域１５に電気的に接続されている。他方の導電プラグ３１は、層間絶縁膜２２及びカバー膜２１を貫通して、トランジスタＴｒ２のシリサイド層１７に接し、トランジスタＴｒ２のソース領域１５に電気的に接続されている。導電プラグ３２は、層間絶縁膜２２及びカバー膜２１を貫通して、シリサイド層１８に接し、ドレイン領域１６に電気的に接続されている。導電プラグ３１及び３２はタングステン（Ｗ）膜等の導電膜を有する。
【0016】
半導体記憶装置１００は、配線３３と、２つの導電プラグ３４とを有する。配線３３は、層間絶縁膜２４及びエッチングストッパ膜２３を貫通して、導電プラグ３２に接し、ドレイン領域１６に電気的に接続されている。配線３３は酸化抑制膜２５により覆われている。一方の導電プラグ３４は、層間絶縁膜２６、酸化抑制膜２５、層間絶縁膜２４及びエッチングストッパ膜２３を貫通して、一方の導電プラグ３１に接し、トランジスタＴｒ１のソース領域１５に電気的に接続されている。他方の導電プラグ３４は、層間絶縁膜２６、酸化抑制膜２５、層間絶縁膜２４及びエッチングストッパ膜２３を貫通して、他方の導電プラグ３１に接し、トランジスタＴｒ２のソース領域１５に電気的に接続されている。配線３３及び導電プラグ３４はＷ膜等の導電膜を有する。配線３３はビット線として用いられる。
【0017】
強誘電体キャパシタＣａｐ１及びＣａｐ２は、いずれも、下部電極４１と、強誘電体膜４２と、強誘電体膜４３と、上部電極４５とを有する。
【0018】
強誘電体キャパシタＣａｐ１の下部電極４１は一方の導電プラグ３４に接し、トランジスタＴｒ１のソース領域１５に電気的に接続されている。強誘電体キャパシタＣａｐ２の下部電極４１は一方の導電プラグ３４に接し、トランジスタＴｒ２のソース領域１５に電気的に接続されている。下部電極４１は、例えばイリジウム（Ｉｒ）膜を含む。下部電極４１の厚さは、例えば５０ｎｍ～２００ｎｍ程度である。本実施形態において、下部電極４１は第１電極の一例である。
【0019】
強誘電体膜４２は下部電極４１の上に設けられている。強誘電体膜４２は下部電極４１に直接接する。強誘電体膜４２は、添加物を含むチタン酸ジルコン酸鉛（ＰＺＴ）系の強誘電体膜である。強誘電体膜４２は、ランタン（Ｌａ）、カルシウム（Ｃａ）、イリジウム（Ｉｒ）若しくはルテニウム（Ｒｕ）又はこれらの任意の組み合わせと、ストロンチウム（Ｓｒ）とを添加物として含む。強誘電体膜４２の厚さは、例えば０．５ｎｍ以上１０ｎｍ以下である。本実施形態において、強誘電体膜４２は第２強誘電体膜の一例である。
【0020】
例えば、強誘電体膜４２は、Ｌａ、Ｃａ、Ｉｒ若しくはＲｕ又はこれらの任意の組み合わせを合計で０．１ｍｏｌ％以上の濃度で含み、Ｓｒを０．５ｍｏｌ％以上５ｍｏｌ％以下の濃度で含む。例えば、強誘電体膜４２におけるＬａの濃度は５ｍｏｌ％以下であり、Ｃａの濃度は８％以下であり、Ｉｒの濃度は１％以下であり、Ｒｕの濃度は１％以下である。
【0021】
強誘電体膜４３は強誘電体膜４２の上に設けられている。強誘電体膜４３は強誘電体膜４２に直接接する。強誘電体膜４３は、ＰＺＴ系の強誘電体膜である。強誘電体膜４３は添加物を含まない。強誘電体膜４３の厚さは、例えば４０ｎｍ以上７０ｎｍ以下である。本実施形態において、強誘電体膜４３は第１強誘電体膜の一例である。
【0022】
上部電極４５は強誘電体膜４３の上に設けられている。上部電極４５は強誘電体膜４３に直接接する。上部電極４５は、例えばＩｒ膜を含む。上部電極４５の厚さは、例えば５０ｎｍ～２００ｎｍ程度である。本実施形態において、上部電極４５は第２電極の一例である。
【0023】
【0024】
まず、図２に示すように、半導体基板１に素子分離絶縁膜３と、トランジスタＴｒ１及びＴｒ２を形成する。次いで、カバー膜２１及び層間絶縁膜２２を形成し、導電プラグ３１及び３２を形成し、エッチングストッパ膜２３及び層間絶縁膜２４を形成し、配線３３を形成し、酸化抑制膜２５及び層間絶縁膜２６を形成し、導電プラグ３４を形成する。
【0025】
その後、図３に示すように、層間絶縁膜２６及び導電プラグ３４の上に下部電極４１Ａを形成し、下部電極４１Ａの上に強誘電体膜４２Ａを形成し、強誘電体膜４２Ａの上に強誘電体膜４３Ａを形成し、強誘電体膜４２Ａの上に上部電極４５Ａを形成する。後に、下部電極４１Ａから下部電極４１が形成され、強誘電体膜４２Ａから強誘電体膜４２が形成され、強誘電体膜４３Ａから強誘電体膜４３が形成され、上部電極４５Ａから上部電極４５が形成される。例えば、下部電極４１Ａ、強誘電体膜４２Ａ及び上部電極４５Ａはスパッタ法により形成でき、強誘電体膜４３Ａは有機金属化学気相成長（metal organic chemical vapor deposition：ＭＯＣＶＤ）法により形成できる。スパッタ法により形成された強誘電体膜４２Ａはアモルファス状である。このため、強誘電体膜４２Ａの形成と強誘電体膜４３Ａの形成との間に、アニールを行って強誘電体膜４２Ａを結晶化させる。この熱処理としては、例えば不活性ガスと酸素（Ｏ２）ガスとの混合ガス雰囲気中で、例えば４００℃～８００℃の温度での急速加熱処理（rapid thermal annealing：ＲＴＡ）を行う。不活性ガスとしては、アルゴン（Ａｒ）ガス又は窒素（Ｎ２）ガスを用いることができる。
【0026】
その後、上部電極４５Ａ、強誘電体膜４３Ａ、強誘電体膜４２Ａ及び下部電極４１Ａの積層体をエッチングする。この結果、図４に示すように、上部電極４５、強誘電体膜４３、強誘電体膜４２及び下部電極４１を有する強誘電体キャパシタＣａｐ１及びＣａｐ２が形成される。続いて、強誘電体キャパシタＣａｐ１及びＣａｐ２を覆う保護膜４８を形成する。
【0027】
次いで、層間絶縁膜２７、導電プラグ３５、配線５０及び層間絶縁膜２８を形成する（図１参照）。
【0028】
このようにして、第１実施形態に係る半導体記憶装置１００を製造することができる。
【0029】
第１実施形態に係る半導体記憶装置１００では、強誘電体膜４２が添加物を含むＰＺＴ系膜であるため、疲労特性及びインプリント特性を向上することができる。特にＳｒが疲労特性及びインプリント特性の向上に寄与する。但し、Ｓｒが含まれるだけでは、反転電荷量の低下を抑制しながら疲労特性及びインプリント特性を十分に向上することは困難である。半導体記憶装置１００では、更に、Ｌａ、Ｃａ、Ｉｒ若しくはＲｕ又はこれらの任意の組み合わせが含まれるため、反転電荷量の低下を抑制しながら疲労特性及びインプリント特性を更に向上することができる。また、下部電極４１と上部電極４５との間の強誘電体膜が強誘電体膜４２のみであると、反転電荷量が低下するおそれがあるが、半導体記憶装置１００は、添加物を含まないＰＺＴ膜である強誘電体膜４３を有するため、反転電荷量の低下を抑制できる。
【0030】
強誘電体膜４２におけるＳｒの濃度は、好ましくは０．５ｍｏｌ％以上５％以下である。Ｓｒの濃度が０．５ｍｏｌ％より低い場合、十分な疲労特性及びインプリント特性が得られないおそれがあり、Ｓｒの濃度が５ｍｏｌ％より高い場合、反転電荷量が低下しやすくなるためである。強誘電体膜４２におけるＳｒの濃度は、より好ましくは１ｍｏｌ％以上４ｍｏｌ％以下であり、更に好ましくは２ｍｏｌ％以上３ｍｏｌ％以下である。
【0031】
強誘電体膜４２におけるＬａ、Ｃａ、Ｉｒ若しくはＲｕ又はこれらの任意の組み合わせの濃度は、好ましくは合計で０．１ｍｏｌ％以上である。この濃度が０．１ｍｏｌ％より低い場合、十分な疲労特性及びインプリント特性が得られないおそれがあるためである。強誘電体膜４２におけるＬａ、Ｃａ、Ｉｒ若しくはＲｕ又はこれらの任意の組み合わせの濃度は、より好ましくは０．５ｍｏｌ％以上であり、更に好ましくは１ｍｏｌ％以上である。例えば、Ｌａは疲労特性の向上及び反転電荷量の向上に寄与しやすく、Ｃａは疲労特性及びインプリント特性の向上に寄与しやすく、Ｉｒ及びＲｕは反転電荷量の向上に寄与しやすい。強誘電体膜４２がＩｒ及びＲｕを含む場合、疲労特性及びインプリント特性を高くするためにＳｒの濃度が高めであっても、反転電荷量の低下を抑制できる。
【0032】
強誘電体膜４３は若干の添加物を含むＰＺＴ系膜であってもよく、強誘電体膜４３におけるＬａ、Ｃａ、Ｉｒ、Ｒｕ及びＳｒの各々の濃度が、強誘電体膜４２におけるＬａ、Ｃａ、Ｉｒ、Ｒｕ及びＳｒの各々の濃度よりも低ければ、反転電荷量の低下を抑制する効果が得られる。
【0033】
強誘電体膜４３におけるＴｉ含有量に対するＺｒ含有量の比と、強誘電体膜４２におけるＴｉ含有量に対するＺｒ含有量の比とが相違していてもよい。例えば、強誘電体膜４３におけるＴｉ含有量に対するＺｒ含有量の比（Ｚｒ／Ｔｉ比）が強誘電体膜４２におけるＺｒ／Ｔｉ比よりも大きくてもよい。一例として、ｍｏｌ比で、強誘電体膜４３におけるＺｒ／Ｔｉ比が４５／５５であり、強誘電体膜４２におけるＺｒ／Ｔｉ比が４０／６０であってもよい。一般に、Ｚｒ／Ｔｉ比が高いほど、印加電圧に対して分極量が急峻に立ち上がりやすく、インプリント特性を向上しやすく、リーク電流を低減しやすい。また、Ｚｒ／Ｔｉ比が低いほど、飽和反転電荷量を向上しやすい。強誘電体膜４２と強誘電体膜４３との間でＺｒ／Ｔｉ比を異ならせることで、バランスよく、印加電圧に対して分極量を急峻に立ち上がりやすくし、インプリント特性を向上し、リーク電流を低減し、飽和反転電荷量を向上することができる。強誘電体膜４３におけるＺｒ／Ｔｉ比が、強誘電体膜４２におけるＺｒ／Ｔｉ比よりも小さくてもよい。
【0034】
（第２実施形態）
次に、第２実施形態について説明する。第２実施形態は、主として、強誘電体キャパシタの構成の点で第１実施形態と相違する。図５は、第２実施形態に係る半導体記憶装置を示す断面図である。
次に、第２実施形態について説明する。第２実施形態は、主として、強誘電体キャパシタの構成の点で第１実施形態と相違する。図５は、第２実施形態に係る半導体記憶装置を示す断面図である。
【0035】
図５に示すように、第２実施形態に係る半導体記憶装置２００では、強誘電体キャパシタＣａｐ１及びＣａｐ２が、いずれも、下部電極４１と、強誘電体膜４３と、強誘電体膜４４と、上部電極４５とを有する。
【0036】
半導体記憶装置２００では、強誘電体膜４３が下部電極４１の上に設けられている。強誘電体膜４３は下部電極４１に直接接する。
【0037】
強誘電体膜４４は強誘電体膜４３の上に設けられている。強誘電体膜４４は強誘電体膜４３に直接接する。強誘電体膜４４は、添加物を含むＰＺＴ系の強誘電体膜である。強誘電体膜４４は、Ｌａ、Ｃａ、Ｉｒ若しくはＲｕ又はこれらの任意の組み合わせと、Ｓｒとを添加物として含む。強誘電体膜４４の厚さは、例えば０．５ｎｍ以上１０ｎｍ以下である。
【0038】
例えば、強誘電体膜４４は、Ｌａ、Ｃａ、Ｉｒ若しくはＲｕ又はこれらの任意の組み合わせを合計で０．１ｍｏｌ％以上の濃度で含み、Ｓｒを０．５ｍｏｌ％以上５ｍｏｌ％以下の濃度で含む。例えば、強誘電体膜４４におけるＬａの濃度は５ｍｏｌ％以下であり、Ｃａの濃度は８％以下であり、Ｉｒの濃度は１％以下であり、Ｒｕの濃度は１％以下である。
【0039】
上部電極４５が強誘電体膜４４の上に設けられている。上部電極４５は強誘電体膜４４に直接接する。
【0040】
第２実施形態の他の構成は第１実施形態と同様である。
【0041】
本実施形態において、下部電極４１は第２電極の一例であり、強誘電体膜４３は第１強誘電体膜の一例であり、強誘電体膜４４は第２強誘電体膜の一例であり、上部電極４５は第１電極の一例である。
【0042】
【0043】
まず、図６に示すように、第１実施形態と同様に、半導体基板１に素子分離絶縁膜３と、トランジスタＴｒ１及びＴｒ２を形成する。次いで、カバー膜２１及び層間絶縁膜２２を形成し、導電プラグ３１及び３２を形成し、エッチングストッパ膜２３及び層間絶縁膜２４を形成し、配線３３を形成し、酸化抑制膜２５及び層間絶縁膜２６を形成し、導電プラグ３４を形成する。
【0044】
その後、同じく図６に示すように、層間絶縁膜２６及び導電プラグ３４の上に下部電極４１Ａを形成し、下部電極４１Ａの上に強誘電体膜４３Ａを形成し、強誘電体膜４３Ａの上に強誘電体膜４４Ａを形成し、強誘電体膜４４Ａの上に上部電極４５Ａを形成する。後に、下部電極４１Ａから下部電極４１が形成され、強誘電体膜４３Ａから強誘電体膜４３が形成され、強誘電体膜４４Ａから強誘電体膜４４が形成され、上部電極４５Ａから上部電極４５が形成される。例えば、下部電極４１Ａ、強誘電体膜４４Ａ及び上部電極４５Ａはスパッタ法により形成でき、強誘電体膜４３ＡはＭＯＣＶＤ法により形成できる。スパッタ法により形成された強誘電体膜４４Ａはアモルファス状である。このため、上部電極４５Ａの形成の後に、アニールを行って強誘電体膜４４Ａを結晶化させる。この熱処理としては、例えば不活性ガスとＯ２ガスとの混合ガス雰囲気中で、例えば４００℃～８００℃の温度でのＲＴＡを行う。不活性ガスとしては、Ａｒガス又はＮ２ガスを用いることができる。
【0045】
その後、上部電極４５Ａ、強誘電体膜４４Ａ、強誘電体膜４３Ａ及び下部電極４１Ａの積層体をエッチングする。この結果、図７に示すように、上部電極４５、強誘電体膜４４、強誘電体膜４３及び下部電極４１を有する強誘電体キャパシタＣａｐ１及びＣａｐ２が形成される。続いて、強誘電体キャパシタＣａｐ１及びＣａｐ２を覆う保護膜４８を形成する。
【0046】
次いで、層間絶縁膜２７、導電プラグ３５、配線５０及び層間絶縁膜２８を形成する（図５参照）。
【0047】
このようにして、第２実施形態に係る半導体記憶装置２００を製造することができる。
【0048】
第２実施形態に係る半導体記憶装置２００では、強誘電体膜４４が添加物を含むＰＺＴ系膜であるため、第１実施形態と同様に、疲労特性及びインプリント特性を向上することができる。また、下部電極４１と上部電極４５との間の強誘電体膜が強誘電体膜４４のみであると、反転電荷量が低下するおそれがあるが、半導体記憶装置２００は、添加物を含まないＰＺＴ膜である強誘電体膜４３を有するため、反転電荷量の低下を抑制できる。
【0049】
更に、第２実施形態では、製造過程において、スパッタ法によりアモルファス状の強誘電体膜４４Ａを形成し、上部電極４５Ａの形成後にアニールを行って強誘電体膜４４Ａを結晶化させているため、上部電極４５Ａから強誘電体膜４４Ａへの元素の拡散を抑制しやすい。従って、リーク電流を低減することもできる。
【0050】
強誘電体膜４３におけるＺｒ／Ｔｉ比と、強誘電体膜４４におけるＺｒ／Ｔｉ比とが相違していてもよい。例えば、強誘電体膜４３におけるＺｒ／Ｔｉ比が強誘電体膜４４におけるＺｒ／Ｔｉ比よりも大きくてもよい。一例として、ｍｏｌ比で、強誘電体膜４３におけるＺｒ／Ｔｉ比が４５／５５であり、強誘電体膜４４におけるＺｒ／Ｔｉ比が４０／６０であってもよい。強誘電体膜４４と強誘電体膜４３との間でＺｒ／Ｔｉ比を異ならせることで、バランスよく、電圧に対して分極量を急峻に立ち上がりやすくし、インプリント特性を向上し、リーク電流を低減し、飽和反転電荷量を向上することができる。強誘電体膜４３におけるＺｒ／Ｔｉ比が強誘電体膜４４におけるＺｒ／Ｔｉ比よりも小さくてもよい。
【0051】
（第３実施形態）
次に、第３実施形態について説明する。第３実施形態は、主として、強誘電体キャパシタの構成の点で第１実施形態と相違する。図８は、第３実施形態に係る半導体記憶装置を示す断面図である。
次に、第３実施形態について説明する。第３実施形態は、主として、強誘電体キャパシタの構成の点で第１実施形態と相違する。図８は、第３実施形態に係る半導体記憶装置を示す断面図である。
【0052】
図８に示すように、第３実施形態に係る半導体記憶装置３００では、強誘電体キャパシタＣａｐ１及びＣａｐ２が、いずれも、下部電極４１と、強誘電体膜４２と、強誘電体膜４３と、強誘電体膜４４と、上部電極４５とを有する。
【0053】
半導体記憶装置３００では、強誘電体膜４２が下部電極４１の上に設けられている。強誘電体膜４２は下部電極４１に直接接する。強誘電体膜４３が強誘電体膜４２の上に設けられている。強誘電体膜４３は強誘電体膜４２に直接接する。強誘電体膜４４が強誘電体膜４３の上に設けられている。強誘電体膜４４は強誘電体膜４３に直接接する。上部電極４５が強誘電体膜４４の上に設けられている。上部電極４５は強誘電体膜４４に直接接する。
【0054】
第３実施形態の他の構成は第１実施形態と同様である。すなわち、第３実施形態は、第１実施形態に第２実施形態を組み合わせた構成を有する。
【0055】
本実施形態において、下部電極４１は第１電極又は第２電極の一方の一例であり、強誘電体膜４２は第２強誘電体膜又は第３強誘電体膜の一方の一例であり、強誘電体膜４３は第１強誘電体膜の一例であり、強誘電体膜４４は第２強誘電体膜又は第３強誘電体膜の他方の一例であり、上部電極４５は第１電極又は第２電極の他方の一例である。
【0056】
【0057】
まず、図９に示すように、第１実施形態と同様に、半導体基板１に素子分離絶縁膜３と、トランジスタＴｒ１及びＴｒ２を形成する。次いで、カバー膜２１及び層間絶縁膜２２を形成し、導電プラグ３１及び３２を形成し、エッチングストッパ膜２３及び層間絶縁膜２４を形成し、配線３３を形成し、酸化抑制膜２５及び層間絶縁膜２６を形成し、導電プラグ３４を形成する。
【0058】
その後、同じく図９に示すように、層間絶縁膜２６及び導電プラグ３４の上に下部電極４１Ａを形成し、下部電極４１Ａの上に強誘電体膜４２Ａを形成し、強誘電体膜４２Ａの上に強誘電体膜４３Ａを形成し、強誘電体膜４３Ａの上に強誘電体膜４４Ａを形成し、強誘電体膜４４Ａの上に上部電極４５Ａを形成する。後に、下部電極４１Ａから下部電極４１が形成され、強誘電体膜４２Ａから強誘電体膜４２が形成され、強誘電体膜４３Ａから強誘電体膜４３が形成され、強誘電体膜４４Ａから強誘電体膜４４が形成され、上部電極４５Ａから上部電極４５が形成される。例えば、下部電極４１Ａ、強誘電体膜４２Ａ、強誘電体膜４４Ａ及び上部電極４５Ａはスパッタ法により形成でき、強誘電体膜４３ＡはＭＯＣＶＤ法により形成できる。スパッタ法により形成された強誘電体膜４２Ａ及び強誘電体膜４４Ａはアモルファス状である。このため、強誘電体膜４２Ａの形成と強誘電体膜４３Ａの形成との間に、アニールを行って強誘電体膜４２Ａを結晶化させ、上部電極４５Ａの形成の後に、アニールを行って強誘電体膜４４Ａを結晶化させる。これらの熱処理としては、例えば不活性ガスとＯ２ガスとの混合ガス雰囲気中で、例えば４００℃～８００℃の温度でのＲＴＡを行う。不活性ガスとしては、Ａｒガス又はＮ２ガスを用いることができる。
【0059】
その後、上部電極４５Ａ、強誘電体膜４４Ａ、強誘電体膜４３Ａ、強誘電体膜４２Ａ及び下部電極４１Ａの積層体をエッチングする。この結果、図１０に示すように、上部電極４５、強誘電体膜４４、強誘電体膜４３、強誘電体膜４２及び下部電極４１を有する強誘電体キャパシタＣａｐ１及びＣａｐ２が形成される。続いて、強誘電体キャパシタＣａｐ１及びＣａｐ２を覆う保護膜４８を形成する。
【0060】
次いで、層間絶縁膜２７、導電プラグ３５、配線５０及び層間絶縁膜２８を形成する（図８参照）。
【0061】
このようにして、第３実施形態に係る半導体記憶装置３００を製造することができる。
【0062】
第３実施形態に係る半導体記憶装置３００では、強誘電体膜４２及び強誘電体膜４４が添加物を含むＰＺＴ系膜であるため、第１実施形態と同様に、疲労特性及びインプリント特性を向上することができる。また、下部電極４１と上部電極４５との間の強誘電体膜が強誘電体膜４２及び強誘電体膜４４のみであると、反転電荷量が低下するおそれがあるが、半導体記憶装置３００は、添加物を含まないＰＺＴ膜である強誘電体膜４３を有するため、反転電荷量の低下を抑制できる。
【0063】
更に、第３実施形態によっても、第２実施形態と同様にリーク電流を低減することができる。
【0064】
次に、本願発明者が実際に行った試験の結果について説明する。
【0065】
（第１試験）
第１試験では、２種類の強誘電体キャパシタの試料（試料Ｎｏ．１及び試料Ｎｏ．２）を作製し、分極特性、インプリント特性、疲労特性及びリーク電流を測定した。図１１は、試料Ｎｏ．１の構成を示す断面図である。図１２は、試料Ｎｏ．２の構成を示す断面図である。
第１試験では、２種類の強誘電体キャパシタの試料（試料Ｎｏ．１及び試料Ｎｏ．２）を作製し、分極特性、インプリント特性、疲労特性及びリーク電流を測定した。図１１は、試料Ｎｏ．１の構成を示す断面図である。図１２は、試料Ｎｏ．２の構成を示す断面図である。
【0066】
図１１に示すように、試料Ｎｏ．１は、下部電極６１と、強誘電体膜６３と、強誘電体膜６４と、上部電極６５とを有する。下部電極６１はＩｒ電極である。強誘電体膜６３は添加物を含まないＰＺＴ膜であり、強誘電体膜６３の厚さは６５ｎｍである。強誘電体膜６４は添加物として、Ｓｒを２．５ｍｏｌ％、Ｌａを２ｍｏｌ％、Ｃａを５ｍｏｌ％含有するＰＺＴ系膜であり、強誘電体膜６４の厚さは１０ｎｍである。上部電極６５はＩｒ電極である。試料Ｎｏ．１は、第２実施形態の強誘電体キャパシタＣａｐ１及びＣａｐ２に倣った試料である。試料Ｎｏ．１の作製にあたっては、強誘電体膜６３をＭＯＣＶＤ法により形成し、下部電極６１、強誘電体膜６４及び上部電極６５をスパッタ法により形成した。また、上部電極６５の形成後に、強誘電体膜６４を結晶化させるアニールを行った。
【0067】
図１２に示すように、試料Ｎｏ．２は、下部電極６１と、強誘電体膜６６と、上部電極６５とを有する。下部電極６１はＩｒ電極である。強誘電体膜６６は添加物を含まないＰＺＴ膜であり、強誘電体膜６６の厚さは７５ｎｍである。上部電極６５はＩｒ電極である。試料Ｎｏ．２の作製にあたっては、強誘電体膜６６をＭＯＣＶＤ法により形成し、下部電極６１及び上部電極６５をスパッタ法により形成した。
【0068】
分極特性の測定では、試料Ｎｏ．１及び試料Ｎｏ．２において、印加電圧Ｖを変化させながら分極量Ｑを測定し、ヒステリシスループを取得した。この結果を図１３に示す。図１３において、横軸は印加電圧Ｖを示し、縦軸は分極量Ｑを示す。図１３に示すように、試料Ｎｏ．１においても試料Ｎｏ．２とで同等の分極特性が得られた。
【0069】
疲労特性の測定では、試料Ｎｏ．１及び試料Ｎｏ．２にストレスを印加しながらヒステリシスループを取得し、ヒステリシスループから反転電荷量Ｑｓｗを算出した。反転電荷量Ｑｓｗは、図１４に示すヒステリシスループから得られる値Ｐ、Ｕ、Ｎ及びＤを用いて、下記の数式（１）により求めた値である。図１４において、Ｐはプラス方向に電圧を印加した際の強誘電体キャパシタの最大分極反転量の値であり、Ｕはプラス方向に電圧を印加した際の強誘電体キャパシタの分極非反転量の値である。また、Ｎはマイナス方向に電圧を印加した際の強誘電体キャパシタの最大分極反転量の値であり、Ｄはマイナス方向に電圧を印加した際の強誘電体キャパシタの分極非反転量の値である。
Ｑｓｗ＝（（Ｐ－Ｕ）＋（Ｎ－Ｄ））／２ ・・・（１）
Ｑｓｗ＝（（Ｐ－Ｕ）＋（Ｎ－Ｄ））／２ ・・・（１）
【0070】
ストレスとしては、１２５℃の温度で４．５Ｖの電圧を２０ｎ秒間、１０ＭＨｚの周波数で印加した。測定電圧は１．８Ｖとした。疲労特性の測定結果を図１５に示す。図１５において、横軸はストレスの印加の繰り返し数を示し、縦軸は最大値で規格化した反転電荷量Ｑｓｗを示す。図１５に示すように、試料Ｎｏ．１では、試料Ｎｏ．２よりもストレスの印加の繰り返し数が多くなっても安定した反転電荷量Ｑｓｗが得られた。
【0071】
インプリント特性の測定では、Ｑ１２３テストを行った。
【0072】
ここで、Ｑ１２３テストについて説明する。Ｑ１２３テストでは、２Ｔ２Ｃ型のメモリのセルキャパシタとして強誘電体キャパシタを用いる。以下、隣接する二つのセルキャパシタをＣａｐ－Ａ及びＣａｐ－Ｂと記載する。Ｑ１２３テストに際しては、Ｃａｐ－Ａ及びＣａｐ－Ｂにおいて分極の向きが反対となるようにこれらのキャパシタにデータが書き込まれる。
【0073】
まず、Ｃａｐ－Ａ及びＣａｐ－Ｂにそれぞれ＋１．８Ｖ、－１．８Ｖで「０」のデータを書き込んだ後、加速のためこれらのキャパシタを１５０℃でベークする。ベーク中は、Ｃａｐ－Ａ及びＣａｐ－Ｂに電圧を印加しない。そして、ベークしたまま種々の時間を経過した各時点でＣａｐ－Ａ及びＣａｐ－Ｂの各々に＋１．８Ｖのパルスを印加して読み出しを行う。このときのＣａｐ－Ａ及びＣａｐ－Ｂの分極変化量の差をＱ２とする。
【0074】
Ｑ２の測定に続いて、Ｃａｐ－Ａ及びＣａｐ－Ｂの各々にベーク前とは逆向きのデータ「１」を書き込む。この例では、その書き込みのためにＣａｐ－Ａに－１．８Ｖ、Ｃａｐ－Ｂに＋１．８Ｖのパルスを印加して３０秒間放置する。
【0075】
インプリントが進行した状態ではこの間に分極が元の状態に戻ろうとして大きな減極が起こる。３０秒放置後に再び＋１．８Ｖのパルスを印加してデータ「１」の読み出しを行い、その読み出しにより測定されたＣａｐ－Ａ及びＣａｐ－Ｂの分極の変化量の差をＱ３とする。Ｑ３は、インプリントが原因で減極した後に分極がどれだけ残るかを表し、Ｃａｐ－Ａ及びＣａｐ－Ｂからデータを読み出すことができるかどうかの指標となる。
【0076】
【0077】
リーク電流の測定では、試料Ｎｏ．１及び試料Ｎｏ．２において、下部電極６１と上部電極６５との間に２Ｖの電圧を印加した。リーク電流の測定結果を図１７に示す。図１７において、横軸はリーク電流を示し、縦軸は累積確率を示す。図１７に示すように、試料Ｎｏ．１では、試料Ｎｏ．２よりもリーク電流が低く抑えられた。
【0078】
（第２試験）
第２試験では、２種類の強誘電体キャパシタの試料（試料Ｎｏ．３及び試料Ｎｏ．４）を作製し、分極特性、インプリント特性及び疲労特性及びリーク電流を測定した。試料Ｎｏ．３は、下部電極と上部電極との間に、厚さが７５ｎｍで、添加物としてＳｒを２．５ｍｏｌ％、Ｌａを２ｍｏｌ％、Ｃａを５ｍｏｌ％含有するＰＺＴ系膜のみを有する。試料Ｎｏ．４は、下部電極と上部電極との間に、厚さが７５ｎｍで、添加物としてＬａを２ｍｏｌ％含有するＰＺＴ系膜のみを有する。
第２試験では、２種類の強誘電体キャパシタの試料（試料Ｎｏ．３及び試料Ｎｏ．４）を作製し、分極特性、インプリント特性及び疲労特性及びリーク電流を測定した。試料Ｎｏ．３は、下部電極と上部電極との間に、厚さが７５ｎｍで、添加物としてＳｒを２．５ｍｏｌ％、Ｌａを２ｍｏｌ％、Ｃａを５ｍｏｌ％含有するＰＺＴ系膜のみを有する。試料Ｎｏ．４は、下部電極と上部電極との間に、厚さが７５ｎｍで、添加物としてＬａを２ｍｏｌ％含有するＰＺＴ系膜のみを有する。
【0079】
分極特性の測定では、試料Ｎｏ．３及び試料Ｎｏ．４において、２５℃で読み出し電圧を変化させながら反転電荷量Ｑｓｗを測定した。この結果を図１８に示す。図１８において、横軸は読み出し電圧を示し、縦軸は反転電荷量Ｑｓｗを示す。そして、反転電荷量Ｑｓｗが飽和反転電荷量の５０％になる読み出し電圧Ｖ５０を試料Ｎｏ．３及び試料Ｎｏ．４について特定した。試料Ｎｏ．４において読み出し電圧Ｖ５０は約０．７Ｖであるのに対し、試料Ｎｏ．３における読み出し電圧Ｖ５０は約０．５Ｖであった。すなわち、試料Ｎｏ．３において試料Ｎｏ．４よりも印加電圧Ｖに対して反転電荷量Ｑｓｗが急峻に立ち上がりやすかった。このことは、試料Ｎｏ．３が試料Ｎｏ．４よりも低電圧動作に好適であることを示す。
【0080】
疲労特性の測定では、試料Ｎｏ．３及び試料Ｎｏ．４にストレスを印加しながらヒステリシスループを取得し、ヒステリシスループから反転電荷量Ｑｓｗを算出した。ストレスとしては、８５℃の温度で７Ｖの電圧を１０ＭＨｚの周波数で印加した。測定電圧は１．８Ｖとした。疲労特性の測定結果を図１９に示す。図１９において、横軸はストレスの印加の繰り返し数を示し、縦軸は反転電荷量Ｑｓｗを示す。図１９に示すように、試料Ｎｏ．３では、試料Ｎｏ．４よりもストレスの印加の繰り返し数が多くなっても安定した反転電荷量Ｑｓｗが得られた。このことは、試料Ｎｏ．３が試料Ｎｏ．４よりも反転電荷量Ｑｓｗの向上に好適であることを示す。
【0081】
インプリント特性の測定では、第１試験と同じくＱ１２３テストを行った。この結果を図２０に示す。図２０において、横軸は加熱時間を示し、縦軸はＱ３の値を示す。図２０に示すように、試料Ｎｏ．３では、試料Ｎｏ．４よりもＱ３の変化が小さかった。すなわち、図２０のグラフの傾きであるＱ３レートは、試料Ｎｏ．３で－５．９であり、試料Ｎｏ．４で－１２．０であった。このことは、試料Ｎｏ．３のインプリント耐性が試料Ｎｏ．４のインプリント耐性よりも高いことを示す。
【0082】
（第３試験）
第３試験では、３種類の強誘電体キャパシタの試料（試料Ｎｏ．５、試料Ｎｏ．６及び試料Ｎｏ．７）を作製し、分極特性及びインプリント特性を測定した。試料Ｎｏ．５は、下部電極と上部電極との間に、厚さが８５ｎｍで、添加物を含まず、Ｚｒ／Ｔｉ比が４５／５５のＰＺＴ膜のみを有する。試料Ｎｏ．６は、下部電極と上部電極との間に、厚さが８５ｎｍで、添加物を含まず、Ｚｒ／Ｔｉ比が４０／６０のＰＺＴ膜のみを有する。試料Ｎｏ．７は、下部電極と上部電極との間に、厚さが８５ｎｍで、添加物を含まず、Ｚｒ／Ｔｉ比が３５／６５のＰＺＴ膜のみを有する。
第３試験では、３種類の強誘電体キャパシタの試料（試料Ｎｏ．５、試料Ｎｏ．６及び試料Ｎｏ．７）を作製し、分極特性及びインプリント特性を測定した。試料Ｎｏ．５は、下部電極と上部電極との間に、厚さが８５ｎｍで、添加物を含まず、Ｚｒ／Ｔｉ比が４５／５５のＰＺＴ膜のみを有する。試料Ｎｏ．６は、下部電極と上部電極との間に、厚さが８５ｎｍで、添加物を含まず、Ｚｒ／Ｔｉ比が４０／６０のＰＺＴ膜のみを有する。試料Ｎｏ．７は、下部電極と上部電極との間に、厚さが８５ｎｍで、添加物を含まず、Ｚｒ／Ｔｉ比が３５／６５のＰＺＴ膜のみを有する。
【0083】
分極特性の測定では、試料Ｎｏ．５、試料Ｎｏ．６及び試料Ｎｏ．７において、印加電圧Ｖを変化させながら分極量Ｑを測定し、ヒステリシスループを取得した。この結果を図２１に示す。図２１において、横軸は印加電圧Ｖを示し、縦軸は分極量Ｑを示す。また、図２２に、印加電圧Ｖと分極量Ｑ１との関係を示す。図２２において、横軸は印加電圧Ｖを示し、縦軸は分極量Ｑ１を示す。分極量Ｑ１は図１４における「Ｐ－Ｕ」に相当する値である。そして、反転電荷量Ｑｓｗが飽和反転電荷量の５０％になる読み出し電圧Ｖ５０を比較した。この結果、試料Ｎｏ．５の読み出し電圧Ｖ５０は試料Ｎｏ．６の読み出し電圧Ｖ５０よりも低く、試料Ｎｏ．６の読み出し電圧Ｖ５０は試料Ｎｏ．７の読み出し電圧Ｖ５０よりも低かった。すなわち、試料Ｎｏ．６において試料Ｎｏ．７よりも印加電圧Ｖに対して分極量Ｑ１が急峻に立ち上がりやすく、試料Ｎｏ．５において試料Ｎｏ．６よりも印加電圧Ｖに対して分極量Ｑ１が急峻に立ち上がりやすかった。このことは、試料Ｎｏ．６が試料Ｎｏ．７よりも低電圧動作に好適であり、試料Ｎｏ．５が試料Ｎｏ．６よりも低電圧動作に好適であることを示す。
【0084】
インプリント特性の測定では、１５０℃での加熱を行い、種々の加熱時間においてプラス側の抗電圧及びマイナス側の抗電圧の変化量の平均値（シフト量Ｖｓｈｉｆｔ）を測定した。この結果を図２３に示す。図２３において、横軸は加熱時間を示し、縦軸はシフト量Ｖｓｈｉｆｔを示す。図２３に示すように、試料Ｎｏ．６では、試料Ｎｏ．７よりもシフト量Ｖｓｈｉｆｔが小さく、試料Ｎｏ．５では、試料Ｎｏ．６よりもシフト量Ｖｓｈｉｆｔが小さかった。このことは、試料Ｎｏ．６のインプリント耐性が試料Ｎｏ．７のインプリント耐性よりも高く、試料Ｎｏ．５のインプリント耐性が試料Ｎｏ．６のインプリント耐性よりも高いことを示す。
【0085】
半導体記憶装置は、例えば不揮発性メモリとして使用することができる。
【0086】
以上、好ましい実施の形態等について詳説したが、上述した実施の形態等に制限されることはなく、特許請求の範囲に記載された範囲を逸脱することなく、上述した実施の形態等に種々の変形及び置換を加えることができる。
【0087】
以下、本開示の諸態様を付記としてまとめて記載する。
【0088】
（付記１）
トランジスタと、
前記トランジスタに接続された強誘電体キャパシタと、
を有し、
前記強誘電体キャパシタは、
一方が前記トランジスタに接続された第１電極及び第２電極と、
前記第１電極と前記第２電極との間に設けられたＰＺＴ系の第１強誘電体膜と、
前記第１電極と前記第１強誘電体膜との間に設けられたＰＺＴ系の第２強誘電体膜と、
を有し、
前記第２強誘電体膜は、Ｌａ、Ｃａ、Ｉｒ若しくはＲｕ又はこれらの任意の組み合わせと、Ｓｒとを添加物として含み、
前記第１強誘電体膜におけるＬａ、Ｃａ、Ｉｒ、Ｒｕ及びＳｒの各々の濃度は、前記第２強誘電体膜におけるＬａ、Ｃａ、Ｉｒ、Ｒｕ及びＳｒの各々の濃度よりも低い半導体記憶装置。
（付記２）
前記第２強誘電体膜の厚さは、０．５ｎｍ以上１０ｎｍ以下である付記１に記載の半導体記憶装置。
（付記３）
前記第１強誘電体膜におけるＴｉ含有量に対するＺｒ含有量の比は、前記第２強誘電体膜におけるＴｉ含有量に対するＺｒ含有量の比よりも大きい付記１又は２に記載の半導体記憶装置。
（付記４）
前記第１強誘電体膜におけるＴｉ含有量に対するＺｒ含有量の比と、前記第２強誘電体膜におけるＴｉ含有量に対するＺｒ含有量の比とが相違する付記１又は２に記載の半導体記憶装置。
（付記５）
前記第２電極と前記第１強誘電体膜との間に設けられたＰＺＴ系の第３強誘電体膜を有し、
前記第３強誘電体膜は、Ｌａ、Ｃａ、Ｉｒ若しくはＲｕ又はこれらの任意の組み合わせと、Ｓｒとを添加物として含み、
前記第１強誘電体膜におけるＬａ、Ｃａ、Ｉｒ、Ｒｕ及びＳｒの各々の濃度は、前記第３強誘電体膜におけるＬａ、Ｃａ、Ｉｒ、Ｒｕ及びＳｒの各々の濃度よりも低い付記１乃至４のいずれか１項に記載の半導体記憶装置。
（付記６）
前記第３強誘電体膜の厚さは、０．５ｎｍ以上１０ｎｍ以下である付記５に記載の半導体記憶装置。
（付記７）
前記第１強誘電体膜におけるＴｉ含有量に対するＺｒ含有量の比は、前記第２強誘電体膜におけるＴｉ含有量に対するＺｒ含有量の比よりも大きい付記５又は６に記載の半導体記憶装置。
（付記８）
前記第１強誘電体膜におけるＴｉ含有量に対するＺｒ含有量の比と、前記第２強誘電体膜におけるＴｉ含有量に対するＺｒ含有量の比とが相違する付記５又は６に記載の半導体記憶装置。
（付記９）
前記第１強誘電体膜は、Ｌａ、Ｃａ、Ｉｒ、Ｒｕ及びＳｒを含まない付記１乃至８のいずれか１項に記載の半導体記憶装置。
（付記１０）
トランジスタを形成する工程と、
前記トランジスタに接続される強誘電体キャパシタを形成する工程と、
を有し、
前記強誘電体キャパシタを形成する工程は、
一方が前記トランジスタに接続される第１電極及び第２電極を形成する工程と、
前記第１電極と前記第２電極との間にＰＺＴ系の第１強誘電体膜を形成する工程と、
前記第１電極と前記第１強誘電体膜との間にＰＺＴ系の第２強誘電体膜を形成する工程と、
を有し、
前記第２強誘電体膜は、Ｌａ、Ｃａ、Ｉｒ若しくはＲｕ又はこれらの任意の組み合わせと、Ｓｒとを添加物として含み、
前記第１強誘電体膜におけるＬａ、Ｃａ、Ｉｒ、Ｒｕ及びＳｒの各々の濃度は、前記第２強誘電体膜におけるＬａ、Ｃａ、Ｉｒ、Ｒｕ及びＳｒの各々の濃度よりも低い半導体記憶装置の製造方法。
（付記１１）
前記強誘電体キャパシタを形成する工程において、
前記第１電極が前記トランジスタに接続され、
前記第１電極が形成された後に、前記第１電極の上に前記第２強誘電体膜がアモルファス状に形成され、
前記第２強誘電体膜がアモルファス状に形成された後に、アニールにより前記第２強誘電体膜が結晶化され、
前記第２強誘電体膜が結晶化された後に、前記第２強誘電体膜の上に前記第１強誘電体膜が形成され、
前記第１強誘電体膜が形成された後に、前記第１強誘電体膜の上に前記第２電極が形成される付記１０に記載の半導体記憶装置の製造方法。
（付記１２）
前記強誘電体キャパシタを形成する工程において、
前記第１電極が前記トランジスタに接続され、
前記第１電極が形成された後に、前記第１電極の上に前記第１強誘電体膜が形成され、
前記第１強誘電体膜が形成された後に、前記第１強誘電体膜の上に前記第２強誘電体膜がアモルファス状に形成され、
前記第２強誘電体膜が形成された後に、前記第２強誘電体膜の上に前記第２電極が形成され、
前記第２電極が形成された後に、アニールにより前記第２強誘電体膜が結晶化される付記１０に記載の半導体記憶装置の製造方法。
（付記１３）
前記強誘電体キャパシタを形成する工程は、前記第２電極と前記第１強誘電体膜との間にＰＺＴ系の第３強誘電体膜を形成する工程を有し、
前記第３強誘電体膜は、Ｌａ、Ｃａ、Ｉｒ若しくはＲｕ又はこれらの任意の組み合わせと、Ｓｒとを添加物として含み、
前記第１強誘電体膜におけるＬａ、Ｃａ、Ｉｒ、Ｒｕ及びＳｒの各々の濃度は、前記第３強誘電体膜におけるＬａ、Ｃａ、Ｉｒ、Ｒｕ及びＳｒの各々の濃度よりも低い付記１０に記載の半導体記憶装置の製造方法。
（付記１４）
前記強誘電体キャパシタを形成する工程において、
前記第１電極が前記トランジスタに接続され、
前記第１電極が形成された後に、前記第１電極の上に前記第２強誘電体膜が形成され、
前記第２強誘電体膜が形成された後に、前記第２強誘電体膜の上に前記第１強誘電体膜が形成され、
前記第１強誘電体膜が形成された後に、前記第１強誘電体膜の上に前記第３強誘電体膜がアモルファス状に形成され、
前記第３強誘電体膜が形成された後に、前記第３強誘電体膜の上に前記第２電極が形成され、
前記第２電極が形成された後に、アニールにより前記第３強誘電体膜が結晶化される付記１３に記載の半導体記憶装置の製造方法。
（付記１５）
前記第３強誘電体膜はスパッタ法により形成される付記１３又は１４に記載の半導体記憶装置の製造方法。
（付記１６）
前記第２強誘電体膜はスパッタ法により形成され、
前記第１強誘電体膜は有機金属化学気相成長法により形成される付記１０乃至１５のいずれか１項に記載の半導体記憶装置の製造方法。
トランジスタと、
前記トランジスタに接続された強誘電体キャパシタと、
を有し、
前記強誘電体キャパシタは、
一方が前記トランジスタに接続された第１電極及び第２電極と、
前記第１電極と前記第２電極との間に設けられたＰＺＴ系の第１強誘電体膜と、
前記第１電極と前記第１強誘電体膜との間に設けられたＰＺＴ系の第２強誘電体膜と、
を有し、
前記第２強誘電体膜は、Ｌａ、Ｃａ、Ｉｒ若しくはＲｕ又はこれらの任意の組み合わせと、Ｓｒとを添加物として含み、
前記第１強誘電体膜におけるＬａ、Ｃａ、Ｉｒ、Ｒｕ及びＳｒの各々の濃度は、前記第２強誘電体膜におけるＬａ、Ｃａ、Ｉｒ、Ｒｕ及びＳｒの各々の濃度よりも低い半導体記憶装置。
（付記２）
前記第２強誘電体膜の厚さは、０．５ｎｍ以上１０ｎｍ以下である付記１に記載の半導体記憶装置。
（付記３）
前記第１強誘電体膜におけるＴｉ含有量に対するＺｒ含有量の比は、前記第２強誘電体膜におけるＴｉ含有量に対するＺｒ含有量の比よりも大きい付記１又は２に記載の半導体記憶装置。
（付記４）
前記第１強誘電体膜におけるＴｉ含有量に対するＺｒ含有量の比と、前記第２強誘電体膜におけるＴｉ含有量に対するＺｒ含有量の比とが相違する付記１又は２に記載の半導体記憶装置。
（付記５）
前記第２電極と前記第１強誘電体膜との間に設けられたＰＺＴ系の第３強誘電体膜を有し、
前記第３強誘電体膜は、Ｌａ、Ｃａ、Ｉｒ若しくはＲｕ又はこれらの任意の組み合わせと、Ｓｒとを添加物として含み、
前記第１強誘電体膜におけるＬａ、Ｃａ、Ｉｒ、Ｒｕ及びＳｒの各々の濃度は、前記第３強誘電体膜におけるＬａ、Ｃａ、Ｉｒ、Ｒｕ及びＳｒの各々の濃度よりも低い付記１乃至４のいずれか１項に記載の半導体記憶装置。
（付記６）
前記第３強誘電体膜の厚さは、０．５ｎｍ以上１０ｎｍ以下である付記５に記載の半導体記憶装置。
（付記７）
前記第１強誘電体膜におけるＴｉ含有量に対するＺｒ含有量の比は、前記第２強誘電体膜におけるＴｉ含有量に対するＺｒ含有量の比よりも大きい付記５又は６に記載の半導体記憶装置。
（付記８）
前記第１強誘電体膜におけるＴｉ含有量に対するＺｒ含有量の比と、前記第２強誘電体膜におけるＴｉ含有量に対するＺｒ含有量の比とが相違する付記５又は６に記載の半導体記憶装置。
（付記９）
前記第１強誘電体膜は、Ｌａ、Ｃａ、Ｉｒ、Ｒｕ及びＳｒを含まない付記１乃至８のいずれか１項に記載の半導体記憶装置。
（付記１０）
トランジスタを形成する工程と、
前記トランジスタに接続される強誘電体キャパシタを形成する工程と、
を有し、
前記強誘電体キャパシタを形成する工程は、
一方が前記トランジスタに接続される第１電極及び第２電極を形成する工程と、
前記第１電極と前記第２電極との間にＰＺＴ系の第１強誘電体膜を形成する工程と、
前記第１電極と前記第１強誘電体膜との間にＰＺＴ系の第２強誘電体膜を形成する工程と、
を有し、
前記第２強誘電体膜は、Ｌａ、Ｃａ、Ｉｒ若しくはＲｕ又はこれらの任意の組み合わせと、Ｓｒとを添加物として含み、
前記第１強誘電体膜におけるＬａ、Ｃａ、Ｉｒ、Ｒｕ及びＳｒの各々の濃度は、前記第２強誘電体膜におけるＬａ、Ｃａ、Ｉｒ、Ｒｕ及びＳｒの各々の濃度よりも低い半導体記憶装置の製造方法。
（付記１１）
前記強誘電体キャパシタを形成する工程において、
前記第１電極が前記トランジスタに接続され、
前記第１電極が形成された後に、前記第１電極の上に前記第２強誘電体膜がアモルファス状に形成され、
前記第２強誘電体膜がアモルファス状に形成された後に、アニールにより前記第２強誘電体膜が結晶化され、
前記第２強誘電体膜が結晶化された後に、前記第２強誘電体膜の上に前記第１強誘電体膜が形成され、
前記第１強誘電体膜が形成された後に、前記第１強誘電体膜の上に前記第２電極が形成される付記１０に記載の半導体記憶装置の製造方法。
（付記１２）
前記強誘電体キャパシタを形成する工程において、
前記第１電極が前記トランジスタに接続され、
前記第１電極が形成された後に、前記第１電極の上に前記第１強誘電体膜が形成され、
前記第１強誘電体膜が形成された後に、前記第１強誘電体膜の上に前記第２強誘電体膜がアモルファス状に形成され、
前記第２強誘電体膜が形成された後に、前記第２強誘電体膜の上に前記第２電極が形成され、
前記第２電極が形成された後に、アニールにより前記第２強誘電体膜が結晶化される付記１０に記載の半導体記憶装置の製造方法。
（付記１３）
前記強誘電体キャパシタを形成する工程は、前記第２電極と前記第１強誘電体膜との間にＰＺＴ系の第３強誘電体膜を形成する工程を有し、
前記第３強誘電体膜は、Ｌａ、Ｃａ、Ｉｒ若しくはＲｕ又はこれらの任意の組み合わせと、Ｓｒとを添加物として含み、
前記第１強誘電体膜におけるＬａ、Ｃａ、Ｉｒ、Ｒｕ及びＳｒの各々の濃度は、前記第３強誘電体膜におけるＬａ、Ｃａ、Ｉｒ、Ｒｕ及びＳｒの各々の濃度よりも低い付記１０に記載の半導体記憶装置の製造方法。
（付記１４）
前記強誘電体キャパシタを形成する工程において、
前記第１電極が前記トランジスタに接続され、
前記第１電極が形成された後に、前記第１電極の上に前記第２強誘電体膜が形成され、
前記第２強誘電体膜が形成された後に、前記第２強誘電体膜の上に前記第１強誘電体膜が形成され、
前記第１強誘電体膜が形成された後に、前記第１強誘電体膜の上に前記第３強誘電体膜がアモルファス状に形成され、
前記第３強誘電体膜が形成された後に、前記第３強誘電体膜の上に前記第２電極が形成され、
前記第２電極が形成された後に、アニールにより前記第３強誘電体膜が結晶化される付記１３に記載の半導体記憶装置の製造方法。
（付記１５）
前記第３強誘電体膜はスパッタ法により形成される付記１３又は１４に記載の半導体記憶装置の製造方法。
（付記１６）
前記第２強誘電体膜はスパッタ法により形成され、
前記第１強誘電体膜は有機金属化学気相成長法により形成される付記１０乃至１５のいずれか１項に記載の半導体記憶装置の製造方法。
【符号の説明】
【0089】
１：半導体基板
４１、４１Ａ、６１：下部電極
４２、４２Ａ、４３、４３Ａ、４４、４４Ａ、６３、６４：強誘電体膜
４５、４５Ａ、６５：上部電極
１００、２００、３００：半導体記憶装置
４１、４１Ａ、６１：下部電極
４２、４２Ａ、４３、４３Ａ、４４、４４Ａ、６３、６４：強誘電体膜
４５、４５Ａ、６５：上部電極
１００、２００、３００：半導体記憶装置
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】