特開 2024-176355 ゲート駆動回路、電力変換装置、及びゲート駆動方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024176355

(43)【公開日】2024-12-19

(54)【発明の名称】ゲート駆動回路、電力変換装置、及びゲート駆動方法

(51)【国際特許分類】

   H02M 1/08 20060101AFI20241212BHJP

【ＦＩ】

H02M1/08 A

【審査請求】未請求

【請求項の数】11

【出願形態】ＯＬ

(21)【出願番号】P 2023094835

(22)【出願日】2023-06-08

(71)【出願人】

【識別番号】000005234

【氏名又は名称】富士電機株式会社

(74)【代理人】

【識別番号】100105854

【弁理士】

【氏名又は名称】廣瀬 一

(74)【代理人】

【識別番号】100103850

【弁理士】

【氏名又は名称】田中 秀▲てつ▼

(72)【発明者】

【氏名】李 梦羽

【テーマコード（参考）】

5H740

【Ｆターム（参考）】

5H740BA11

5H740BA12

5H740BB10

5H740BC01

5H740BC02

5H740MM01

5H740MM12

5H740MM18

(57)【要約】

【課題】各半導体スイッチング素子のオン、オフタイミングのずれを防止することができるゲート駆動回路を提供する。
【解決手段】ゲート駆動回路は、並列接続された第１及び第２の半導体スイッチング素子１１，１２のスイッチング動作を制御するための主ゲート信号の入力部２０と、主ゲート信号に基づいて、第１及び第２の半導体スイッチング素子１１，１を駆動させる駆動部３１，３２と、第１の半導体スイッチング素子１１の第１のソース抵抗５１、第２の半導体スイッチング素子１２の第２のソース抵抗５２と、第１のソース抵抗５１の両端電圧を検出する第１の電圧センサ４１、第２のソース抵抗５２の両端電圧を検出する第２の電圧センサ４２と、第１及び第２の電圧センサ４１，４２によるそれぞれの検出結果に基づいて、第１及び第２の半導体スイッチング素子１１、１２のスイッチング動作のタイミングを補正する補正部２１，２２とを備える。
【選択図】図１

【特許請求の範囲】

【請求項1】

並列接続された第１及び第２の半導体スイッチング素子を同時に導通状態／非導通状態にするスイッチング動作を制御するための主ゲート信号を入力する入力部と、
前記第１及び第２の半導体スイッチング素子それぞれのゲート端子、ソース端子に接続され、前記主ゲート信号に基づいて、前記第１及び第２の半導体スイッチング素子それぞれのゲート端子に印加するゲート電圧を変化させる駆動部と、
前記第１の半導体スイッチング素子のソース端子と前記駆動部との間に直列接続される第１のソース抵抗、及び前記第２の半導体スイッチング素子のソース端子と前記駆動部との間に直列接続される第２のソース抵抗と、
前記第１のソース抵抗の両端電圧を検出する第１の電圧センサ、前記第２のソース抵抗の両端電圧を検出する第２の電圧センサと、
前記第１及び第２の電圧センサによるそれぞれの検出結果に基づいて、前記第１及び第２の半導体スイッチング素子それぞれのスイッチング動作のタイミングを補正する補正部と
を備えるゲート駆動回路。

【請求項2】

前記補正部は、
前記第１の半導体スイッチング素子のゲート端子に接続され、前記第１の電圧センサによる検出結果に基づいて、前記第１の半導体スイッチング素子のスイッチング動作のタイミングを補正する第１のゲート信号補正部と、
前記第２の半導体スイッチング素子のゲート端子に接続され、前記第２の電圧センサによる検出結果に基づいて、前記第２の半導体スイッチング素子のスイッチング動作のタイミングを補正する第２のゲート信号補正部と
を備える、請求項１に記載のゲート駆動回路。

【請求項3】

前記駆動部は、前記主ゲート信号に基づいて、前記第１及び第２の半導体スイッチング素子それぞれのゲート端子に印加するゲート電圧を変化させるためのゲート駆動信号を生成し、
前記補正部は、前記第１及び第２の電圧センサによるそれぞれの検出結果に基づいて、前記駆動部から出力される前記ゲート駆動信号を前記ゲート端子に出力するタイミングを補正する
請求項１に記載のゲート駆動回路。

【請求項4】

前記駆動部は、
前記第１の半導体スイッチング素子のゲート端子、ソース端子に接続され、前記主ゲート信号に基づいて、前記第１の半導体スイッチング素子のゲート端子に印加するゲート電圧を変化させるためのゲート駆動信号を生成する第１の素子用駆動部と、
前記第２の半導体スイッチング素子のゲート端子、ソース端子に接続され、前記主ゲート信号に基づいて、前記第２の半導体スイッチング素子のゲート端子に印加するゲート電圧を変化させるためのゲート駆動信号を生成する第２の素子用駆動部と、を備え、
前記第１の素子用駆動部と前記第１のソース抵抗との接続点と、前記第２の素子用駆動部と前記第２のソース抵抗との接続点との接続点は接続され、
前記補正部は、
前記第１及び第２の電圧センサによるそれぞれの検出結果に基づいて、前記主ゲート信号を前記第１及び第２の素子用駆動部に出力するタイミングを補正する
請求項１に記載のゲート駆動回路。

【請求項5】

前記第１のソース抵抗の抵抗値は、前記駆動部の駆動に必要な抵抗値より小さく、
前記第２のソース抵抗の抵抗値は、前記駆動部の駆動に必要な抵抗値より小さい、請求項１に記載のゲート駆動回路。

【請求項6】

前記第１のソース抵抗の抵抗値は、前記第１の半導体スイッチング素子のゲート端子にゲート抵抗が直列接続されるとき、前記ゲート抵抗の抵抗値より小さく、
前記第１のソース抵抗の抵抗値は、前記第１の半導体スイッチング素子のゲート端子にゲート抵抗が直列接続されるとき、前記ゲート抵抗の抵抗値より小さい
請求項１に記載のゲート駆動回路。

【請求項7】

前記補正部は、前記第１及び第２の電圧センサのいずれか１つの電圧検出値と予め決められた電流バランス制御用閾値電圧とを比較し、電圧検出値が前記電流バランス制御用閾値電圧より大きい場合に、該当する半導体スイッチング素子と他の半導体スイッチング素子の主回路端子に流れた電流がアンバランスと判断し、該当する半導体スイッチング素子のスイッチング動作のタイミングを補正する、請求項１に記載のゲート駆動回路。

【請求項8】

前記補正部は、前記第１及び第２の電圧センサのいずれか１つの電圧検出値と予め決められた短絡検出用閾値電圧とを比較し、電圧検出値が前記短絡検出用閾値電圧より大きい場合に、該当する半導体スイッチング素子に短絡電流が流れたと判断し、短絡検出信号を出力する、請求項１に記載のゲート駆動回路。

【請求項9】

前記短絡検出用閾値電圧は、電流バランス制御用閾値電圧より大きい、請求項８に記載のゲート駆動回路。

【請求項10】

請求項１から９のいずれか１項に記載のゲート駆動回路を搭載する電力変換装置。

【請求項11】

並列接続された第１及び第２の半導体スイッチング素子を同時に導通状態／非導通状態にするスイッチング動作を制御するための主ゲート信号を入力する工程と、
記憶した出力タイミングで前記主ゲート信号を補正する工程と、
補正した前記主ゲート信号に基づいて、前記第１及び第２の半導体スイッチング素子それぞれのゲート端子に印加するゲート電圧を変化させる工程と、
前記第１の半導体スイッチング素子のソース端子に直列接続されるソース抵抗の両端電圧を検出し、前記第２の半導体スイッチング素子のソース端子に直列接続されるソース抵抗の両端電圧を検出する工程と、
ソース抵抗の両端電圧が閾値を超えるか否かを判断する工程と、
前記閾値を超えない場合に、前記記憶した出力タイミングを更新しない工程と、
前記ソース抵抗の両端電圧が閾値を超える場合に、前記記憶した出力タイミングを更新する工程と、
を具備するゲート駆動方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、ゲート駆動回路、ゲート駆動回路を搭載する電力変換装置、及びゲート駆動方法に関する。

【背景技術】

【0002】

電気自動車や鉄道用の電力変換装置では、ＭＯＳＦＥＴ（Metal Oxide S emiconductor Field Effect Transistor）やＩＧＢＴ（Insulated Gate Bipolar Transistor）などの電圧駆動型パワー半導体素子がよく使われている。電力変換装置の電力容量を拡大し、適用範囲を広げるために、複数の半導体スイッチング素子を並列接続した電力変換装置の適用が従来から検討されている。

【0003】

このような電力変換装置においては、並列接続された半導体スイッチング素子に流れる電流を均等化するために、半導体スイッチング素子間の配線インダクタンスを調整することが知られている（例えば、特許文献１）。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開２００５－１７６５５号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

ところで、配線インダクタンスを調整しても、各半導体スイッチング素子のオン、オフタイミングにずれが生じた場合に、ずれが生じた半導体スイッチング素子に過大な電流が流れ、半導体スイッチング素子が破損する恐れがある。

【0006】

本発明の目的は、並列接続された各半導体スイッチング素子のオン、オフタイミングのずれを防止することができるゲート駆動回路、電力変換装置、及びゲート駆動方法を提供することにある。

【課題を解決するための手段】

【0007】

上記目的を達成するために、本発明の一態様によるゲート駆動回路は、並列接続された第１及び第２の半導体スイッチング素子を同時に導通状態／非導通状態にするスイッチング動作を制御するための主ゲート信号を入力する入力部と、前記第１及び第２の半導体スイッチング素子それぞれのゲート端子、ソース端子に接続され、前記主ゲート信号に基づいて、前記第１及び第２の半導体スイッチング素子それぞれのゲート端子に印加するゲート電圧を変化させる駆動部と、前記第１の半導体スイッチング素子のソース端子と前記駆動部との間に直列接続される第１のソース抵抗、及び前記第２の半導体スイッチング素子のソース端子と前記駆動部との間に直列接続される第２のソース抵抗と、前記第１のソース抵抗の両端電圧を検出する第１の電圧センサ、前記第２のソース抵抗の両端電圧を検出する第２の電圧センサと、前記第１及び第２の電圧センサによるそれぞれの検出結果に基づいて、前記第１及び第２の半導体スイッチング素子それぞれのスイッチング動作のタイミングを補正する補正部とを備える。

【0008】

また、本発明の一態様による電力変換装置は、請求項１から９のいずれか１項に記載のゲート駆動回路を搭載する。

【0009】

さらに、本発明の一態様によるゲート駆動方法は、並列接続された第１及び第２の半導体スイッチング素子を同時に導通状態／非導通状態にするスイッチング動作を制御するための主ゲート信号を入力する工程と、記憶した出力タイミングで前記主ゲート信号を補正する工程と、補正した前記主ゲート信号に基づいて、前記第１及び第２の半導体スイッチング素子それぞれのゲート端子に印加するゲート電圧を変化させる工程と、前記第１の半導体スイッチング素子のソース端子に直列接続されるソース抵抗の両端電圧を検出し、前記第２の半導体スイッチング素子のソース端子に直列接続されるソース抵抗の両端電圧を検出する工程と、ソース抵抗の両端電圧が閾値を超えるか否かを判断する工程と、前記閾値を超えない場合に、前記記憶した出力タイミングを更新しない工程と、
前記ソース抵抗の両端電圧が閾値を超える場合に、前記記憶した出力タイミングを更新する工程と、を具備する。

【発明の効果】

【0010】

本発明の一態様によれば、並列接続された各半導体スイッチング素子のオン、オフタイミングのずれを防止することができる。

【図面の簡単な説明】

【0011】

【図1】本発明の第１の実施形態において、並列接続されたＭＯＳＦＥＴ素子とゲート駆動回路の概略構成図である。

【図2】並列接続されたＭＯＳＦＥＴ素子の主回路配線インダクタンスを含めた等価回路図である。

【図3】単体のＭＯＳＦＥＴ素子のゲートソース間寄生容量、ゲート端子、補助ソース端子の配線インダクタンスを含めた等価回路図である。

【図4】配線インダクタンスにバラつきがある時、補助ソース端子に流れる電流波形の比較図を示している。

【図5】各ＭＯＳＦＥＴ素子に流れるメイン電流がアンバランスしている時、ターンオン時とターンオフ時に補助ソース端子に流れる電流の電流波形を示している。

【図6】本発明の第１の実施形態において、ソース抵抗の両端電圧とマスター・ゲート信号を用いて、ＭＯＳＦＥＴ素子のゲート信号の立ち上がり、立下り時間を補正するゲート信号補正回路の内部構成を示している。

【図7】本発明の第２の実施形態において、並列接続されたＭＯＳＦＥＴ素子とゲート駆動回路の概略構成図である。

【図8】本発明の第３の実施形態において、並列接続されたＭＯＳＦＥＴ素子とゲート駆動回路の概略構成図である。

【図9】本発明の第４の実施形態におけるゲート駆動回路の制御処理手順を示すフローチャートである。

【発明を実施するための形態】

【0012】

本発明の各実施形態は、本発明の技術的思想を具体化するための装置や方法を例示するものであって、本発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。本発明の技術的思想は、特許請求の範囲に記載された請求項が規定する技術的範囲内において、種々の変更を加えることができる。

【0013】

以下、本発明の実施形態について、図面を用いて説明する。なお、実施形態では、ＭＯＳＦＥＴ（金属－酸化物－半導体）素子を３つ並列接続するスイッチング回路を例に説明するが、複数のパワー半導体素子を並列接続する回路構成であれば適用することができる。

【0014】

＜第１の実施形態＞
図１は、本発明の第１の実施形態において、並列接続されたＭＯＳＦＥＴ素子１１，１２，１３とゲート駆動回路１Ａの概略構成図を示す。ＭＯＳＦＥＴ素子１１，１２，１３は、それぞれメイン電流を流すドレイン端子１１１，１２１，１３１、ソース端子１１２，１２２，１３２、ゲート駆動回路１Ａと接続するゲート端子１１３，１２３，１３２、ゲート駆動回路１Ａと接続する補助ソース端子１１４，１２４，１３４を有するものとする。ゲート駆動回路１Ａの駆動対象は、ＭＯＳＦＥＴ素子に限らず、半導体スイッチング素子として例えば絶縁ゲートバイポーラトランジスタ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：ＩＧＢＴ）であってもよい。

【0015】

ゲート駆動回路１Ａは、ＭＯＳＦＥＴ素子１１，１２，１３を同時に導通状態（オン状態）／非導通状態（オフ状態）にするスイッチング動作を制御するためのマスター・ゲート信号（主ゲート信号の一例）、具体的にはスイッチング回路全体制御のためのマスター・ゲート信号を入力するためのマスター・ゲート信号入力部（入力部の一例）２０と、ＭＯＳＦＥＴ素子１１，１２，１３間の電流バランスを制御するゲート信号補正回路（第１及び第２のゲート信号補正部の一例）２１，２２，２３と、各ＭＯＳＦＥＴ素子１１，１２，１３のゲート－ソース間電圧を制御する駆動回路（第１及び第２の素子用駆動部の一例）３１，３２，３３から構成される。

【0016】

また、ゲート駆動回路１Ａは、ＭＯＳＦＥＴ素子１１，１２，１３の補助ソース端子１１４，１２４，１３４に直列接続したソース抵抗５１，５２，５３と、ソース抵抗５１，５２，５３の両端電圧を検出する電圧センサ４１，４２，４３とを備える。具体的に、駆動回路３１，３２，３３は、マスター・ゲート信号入力部２０からゲート信号補正回路２１，２２，２３を経由して送られるマスター・ゲート信号に基づいて、ＭＯＳＦＥＴ素子１１，１２，１３のゲート端子１１３，１２３，１３３に印加するゲート電圧を変化させるためのゲート駆動信号を生成する。

【0017】

電圧センサ４１，４２，４３は、ソース抵抗５１，５２，５３の両端電圧を検出し、得た電圧情報をゲート信号補正回路２１，２２，２３に入力する。ゲート信号補正回路２１，２２，２３ではマスター・ゲート信号入力部２０に入力されたマスター・ゲート信号と電圧情報を用いて、各ＭＯＳＦＥＴ素子１１，１２，１３のターンオン、ターンオフのタイミングを補正し、メイン電流をバランスさせる。補正後のマスター・ゲート信号は、各ＭＯＳＦＥＴ素子１１，１２，１３の駆動回路３１，３２，３３に入力される。

【0018】

各ＭＯＳＦＥＴ素子１１，１２，１３には、逆並列に接続された還流ダイオード６１，６２，６３が接続されている。具体的には、ＭＯＳＦＥＴ素子１１，１２，１３のドレイン端子１１１，１２１，１３１は、還流ダイオード６１，６２，６３に設けられたカソード端子に接続されている。ＭＯＳＦＥＴ素子１１，１２，１３のソース端子１１２，１２２，１３２は、還流ダイオード６１，６２，６３に設けられたアノード端子に接続されている。
なお、還流ダイオード６１，６２，６３は、各ＭＯＳＦＥＴ素子１１，１２，１３のボディーダイオードに置き換えてもよい。

【0019】

ＭＯＳＦＥＴ素子１１，１２，１３のドレイン端子１１１，１２１，１３１及び還流ダイオード６１，６２，６３のカソード端子は、高電位が供給される高電位供給端子Ｔｈｐに接続されている。例えば、ＭＯＳＦＥＴ素子１１，１２，１３がインバータ回路（電力変換装置の一例）の上アーム用の半導体スイッチング素子に適用される場合、高電位供給端子Ｔｈｐは、正極側の直流電源が供給される端子又は当該直流電源が供給される正極側ラインと接続される接続部となる。また、ＭＯＳＦＥＴ素子１１，１２，１３がインバータ回路（電力変換装置の一例）の下アーム用の半導体スイッチング素子に適用される場合、高電位供給端子Ｔｈｐは交流出力端子となる。

【0020】

ＭＯＳＦＥＴ素子１１，１２，１３のソース端子１１２，１２２，１３２及び還流ダイオード６１，６２，６３のアノード端子は、低電位が供給される低電位供給端子Ｔｌｐに接続されている。例えば、ＭＯＳＦＥＴ素子１１，１２，１３がインバータ回路（電力変換装置の一例）の上アーム用の半導体スイッチング素子に適用される場合、低電位供給端子Ｔｌｐは交流出力端子となる。また、ＭＯＳＦＥＴ素子１１，１２，１３がインバータ回路（電力変換装置の一例）の下アーム用の半導体スイッチング素子に適用される場合、低電位供給端子Ｔｌｐは、グランド端子もしくは負極側の直流電源が供給される端子又は当該直流電源が供給される負極側ラインと接続される接続部となる。

【0021】

図２は、並列接続されたＭＯＳＦＥＴ素子１１，１２，１３の主回路配線インダクタンスを含めた等価回路図を示す。各ＭＯＳＦＥＴ素子１１，１２，１３のソース端子１１２，１２２，１３２に配線インダクタンスＬｓ１，Ｌｓ２，Ｌｓ３を有するものとする。スイッチング動作時は、ＭＯＳＦＥＴ素子１１，１２，１３に流れるメイン電流ｉｄ１，ｉｄ２，ｉｄ３のｄｉ／ｄｔが大きくなり、配線インダクタンスに電圧Ｖｓ１，Ｖｓ２，Ｖｓ３が発生する。例えば、配線インダクタンスＬｓ１，Ｌｓ２，Ｌｓ３または、メイン電流ｉｄ１，ｉｄ２，ｉｄ３のｄｉ／ｄｔ及びその双方が不一致でありＶｓ１がＶｓ２，Ｖｓ３より大きい場合、ＭＯＳＦＥＴ素子１１の補助ソース端子１１４とＭＯＳＦＥＴ素子１２，１３の補助ソース端子１２４，１３４の間に電圧差が発生し、共通接続部を経由して、補助ソース端子１１４，１２４，１３４間に電流ｉｓ１，ｉｓ２，ｉｓ３が流れる。
すなわち、各ＭＯＳＦＥＴ素子１１，１２，１３の配線インダクタンスＬｓ１，Ｌｓ２，Ｌｓ３またはメイン電流ｉｄ１，ｉｄ２，ｉｄ３のｄｉ／ｄｔ及びその双方が、不一致である場合、配線インダクタンスの電圧Ｖｓ１，Ｖｓ２，Ｖｓ３が発生し、その電圧差により、共通接続部を経由して、補助ソース端子１１４，１２４，１３４間に電流ｉｓ１，ｉｓ２，ｉｓ３が流れる。

【0022】

図３は、例えば、単体のＭＯＳＦＥＴ素子１１のゲートソース間寄生容量Ｃｇｓ、ゲート端子１１３、補助ソース端子１１４の配線インダクタンスを含めた等価回路図を示す。

【0023】

また、ゲート端子１１３と補助ソース端子１１４は、駆動回路３１内のバイパスコンデンサＣｂｐと接続するものとする。スイッチング動作時に、補助ソース端子１１４に流れる電流ｉｓにより、バイパスコンデンサＣｂｐと配線インダクタンス、ゲート抵抗Ｒｇ、ソース抵抗Ｒｓ、寄生容量Ｃｇｓから構成するＬＣＲループでリンギングを起こす可能性がある。リンギングにより、ゲート電圧のオーバーシュート又はアンダーシュートが発生し、誤ターンオンによる上下アーム短絡、またはゲート端子１１３の耐圧超過による素子破壊を起こす恐れがあるため、補助ソース端子１１４に流れる電流を抑制すべきである。

【0024】

図４は、配線インダクタンスＬｓ１，Ｌｓ２，Ｌｓ３にバラつきがある時、補助ソース端子１１４，１２４に流れる電流波形ｉｓ１，ｉｓ２の比較図を示している。図４（ａ）は、補助ソース端子１１４，１２４，１３４にソース抵抗５１，５２，５３を挿入する場合の電流波形ｉｓ１，ｉｓ２の比較図を示している。図４（ｂ）は、補助ソース端子１１４，１２４，１３４にソース抵抗５１，５２，５３を挿入しない場合の電流波形ｉｓ１，ｉｓ２の比較図を示している。

【0025】

図４（ａ），（ｂ）において、縦軸は電流、電圧の振幅値を示し、横軸は時間を示している。また、図４（ａ），（ｂ）において、（１）は高電位供給端子ＴｈｐからＭＯＳＦＥＴ素子１１のドレイン端子１１１に流れるメイン電流ｉｄ１の電流波形を示し、（２）は配線インダクタンスＬｓ１，Ｌｓ２にかかる電圧Ｖｓ１，Ｖｓ２の差分を示し、（３）は補助ソース端子１１４に流れる電流ｉｓ１の電流波形を示し、（４）は補助ソース端子１２４に流れる電流ｉｓ２の電流波形を示す。また、各ＭＯＳＦＥＴ素子１１，１２，１３に流れるメイン電流ｉｄ１、ｉｄ２、ｉｄ３がバランスを取っている前提で比較している。

【0026】

補助ソース端子１１４，１２４にソース抵抗５１，５２を挿入しない場合、Ｖｓ１とＶｓ２間の僅か２０ｕＶ程度の電圧差により（図４（ａ）（２））、補助ソース端子１１４に１０Ａ程度の電流ｉｓ１が流れる（図４（ａ）（３））。それに対して、各ＭＯＳＦＥＴ素子１１，１２，１３の補助ソース端子１１４，１２４，１３４に０.１Ωのソース抵抗５１，５２，５３を挿入する場合、補助ソース端子１１４，１２４に電流ｉｓ１，ｉｓ２がほぼ流れないことを波形から確認できる（図４（ｂ）（３）（４））。したがって、補助ソース端子１１４，１２４，１３４にソース抵抗５１，５２，５３を挿入し、インピータンスを高くすることにより、配線インダクタンスのバラつきに起因する電流を抑制できる。

【0027】

図５は、各ＭＯＳＦＥＴ素子１１，１２，１３に流れるメイン電流ｉｄ１、ｉｄ２、ｉｄ３がアンバランスしている時、ターンオン時とターンオフ時に補助ソース端子１１４，１３４に流れる電流ｉｓ１、ｉｓ３の電流波形を示している。図５（ａ）はターンオン時の電流ｉｓ１、ｉｓ３の波形を示し、図５（ｂ）はターンオフ時の電流波形ｉｓ１、ｉｓ３を示している。

【0028】

図５（ａ），（ｂ）において、縦軸は電流、電圧の振幅値を示し、横軸は時間を示している。また、図５（ａ），（ｂ）において、（１）は高電位供給端子ＴｈｐからＭＯＳＦＥＴ素子１１のドレイン端子１１１に流れるメイン電流ｉｄ１，ｉｄ２，ｉｄ３の電流波形を示し、（２）は配線インダクタンスＬｓ１，Ｌｓ３にかかる電圧Ｖｓ１とＶｓ３の差分を示し、（３）は補助ソース端子１１４に流れる電流ｉｓ１の電流波形を示し、（４）は補助ソース端子１３４に流れる電流ｉｓ３の電流波形を示す。

【0029】

この場合は、各ＭＯＳＦＥＴ素子１１，１２，１３の補助ソース端子１１４，１２４，１３４に０．１Ωのソース抵抗５１，５２，５３を挿入し、配線インダクタンスのバラつきに起因する電流分が抑制されているものとする。ＭＯＳＦＥＴ素子１３のメイン電流ｉｄ３の立ち上がりがＭＯＳＦＥＴ素子１１，１２のメイン電流ｉｄ１，ｉｄ２より遅い場合（図５（ａ）（１））、ＭＯＳＦＥＴ素子１３の補助ソース端子１３４とＭＯＳＦＥＴ素子１１，１２の補助ソース端子１１４，１２４の間に数Ｖ程度の電圧差が発生し（図５（ａ）（２））、ＭＯＳＦＥＴ素子１３の補助ソース端子１３４に他素子からの瞬間的に電流が流れる（図５（ａ）（４））。同様に、ターンオフ時のメイン電流ｉｄ３の立下りがメイン電流ｉｄ１，ｉｄ２より遅い場合（図５（ｂ）（１））、ＭＯＳＦＥＴ素子１３の補助ソース端子１３４から他素子へ電流が流れる（図５（ｂ）（４））。

【0030】

メイン電流ｉｄ１，ｉｄ２，ｉｄ３のアンバランスに起因する補助ソース端子１１４，１２４，１３４の電圧差は、配線インダクタンスのバラつきに起因する電圧差より遥かに大きいため、補助ソース端子１１４，１２４，１３４と駆動回路３１，３２，３３との間に挿入したソース抵抗５１，５２，５３で補助ソース端子１１４，１２４，１３４に流れる電流ｉｓ１、ｉｓ２、ｉｓ３を抑制することが極めて困難である。

【0031】

ただし、各ＭＯＳＦＥＴ素子１１，１２，１３のスイッチングタイミングを調整し、メイン電流ｉｄ１，ｉｄ２，ｉｄ３をバランスさせることによって、電流ｉｓ１、ｉｓ２、ｉｓ３を抑制することができる。本発明の第１の実施形態では、各ＭＯＳＦＥＴ素子１１，１２，１３の補助ソース端子１１４，１２４，１３４に流れる電流ｉｓ１、ｉｓ２、ｉｓ３の大きさを、補助ソース端子１１４，１２４，１３４に直列接続するソース抵抗５１，５２，５３の両端電圧Ｖｒｓ１，Ｖｒｓ２，Ｖｒｓ３から検出し、その電圧情報に基づいて、各ＭＯＳＦＥＴ素子１１，１２，１３のスイッチングのタイミングを補正する。

【0032】

図６は、本発明の第１の実施形態において、ソース抵抗５１の両端電圧Ｖｒｓ１とマスター・ゲート信号を用いて、ＭＯＳＦＥＴ素子１１のゲート信号の立ち上がり、立下り時間を補正するゲート信号補正回路２１の内部構成を示す。なお、ＭＯＳＦＥＴ素子１２，１３のゲート信号補正回路２２，２３は、ＭＯＳＦＥＴ素子１１のゲート信号補正回路２１と同じ構成を有している。

【0033】

ゲート信号補正回路２１は、ターンオン時間補正部分とターンオフ時間補正部分を有し、コンパレータ回路２１１，２１５、Ｄラッチ回路２１２，２１６、カウンタ回路２１３，２１４，２１７，２１８、論理積回路２１９、論理和回路２２０，２２１から構成される。

【0034】

ターンオン時間補正部分では、補助ソース端子１１４に正方向の電流が流れる。すると、電圧センサ４１から出力される電圧情報がコンパレータ回路２１１の一方の入力端に入力される。コンパレータ回路２１１の他方の入力端には、電流バランス制御用ターンオン閾値電圧Ｖｒｅｆ＿ｏｎが入力される。コンパレータ回路２１１は、電圧センサ４１から出力される電圧情報と電流バランス制御用ターンオン閾値電圧Ｖｒｅｆ＿ｏｎとを比較し、ソース抵抗５１の両端電圧Ｖｒｓ１が電流バランス制御用ターンオン閾値電圧Ｖｒｅｆ＿ｏｎを超える場合、Ｄラッチ回路２１２にＨ信号を出力する。

【0035】

Ｄラッチ回路２１２は、コンパレータ回路２１１からＨ信号を入力すると、ＣＬＫ信号がＨに変わり、出力ＱからＨ信号を出力する。カウンタ回路２１３は、ＣＬＫ入力端にＨ信号を受けて、出力信号を１加算し、遅れ数をカウントし補正量を記憶する。カウンタ回路２１４は、次回のマスター・ゲートの立ち上げ信号をＬｏａｄ信号として扱い、立ち上げ信号を受けてから入力の遅れ数（補正量）を減算し、遅れ数が０までにＬ信号を出力する。Ｌ信号の出力時間幅は補正する時間に相当し、遅れ数×時間補正用クロック信号周期となる。最後に、論理積回路２１９は、次回のマスター・ゲート信号とターンオン遅れ信号との論理積を演算することにより、ターンオン信号を補正する。

【0036】

ターンオフ時間補正部分では、ＭＯＳＦＥＴ素子１１のメイン電流ｉｄ１が他素子より小さい場合、補助ソース端子１１４に逆方向の電流が流れる。すると、電圧センサ４１から出力される電圧情報がコンパレータ回路２１５の一方の入力端に入力される。コンパレータ回路２１５の他方の入力端には、電流バランス制御用ターンオフ閾値電圧Ｖｒｅｆ＿ｏｆｆが入力される。コンパレータ回路２１５は、電圧センサ４１から出力される電圧情報と電流バランス制御用ターンオフ閾値電圧Ｖｒｅｆ＿ｏｆｆとを比較し、ソース抵抗５１の両端電圧Ｖｒｓ１の逆方向電圧が電流バランス制御用ターンオフ閾値電圧Ｖｒｅｆ＿ｏｆｆを超える場合、Ｄラッチ回路２１６にＨ信号を出力する。

【0037】

Ｄラッチ回路２１６は、コンパレータ回路２１５からＨ信号を入力すると、ＣＬＫ信号がＨに変わり、出力ＱからＨ信号を出力する。同様に、カウンタ回路２１７は、ＣＬＫ入力端にＨ信号を受けて、出力信号を１加算し、遅れ数をカウントし補正量を記憶する。カウンタ回路２１８は、次回のマスター・ゲートの立ち下げ信号をＬｏａｄ信号として扱い、立ち下げ信号を受けてから入力の遅れ数（補正量）を減算し、遅れ数が０までにＨ信号を出力する。論理和回路２２０は、ターンオン補正済み信号と次回のターンオフ遅れ信号との論理積を演算することにより、ターンオフ信号を補正する。

【0038】

ターンオン補正済み信号とターンオフ補正済み信号はそれぞれ、ＭＯＳＦＥＴ素子１１のゲート信号として選択的に出力される。また、論理和回路２２１は、ターンオン補正済み信号とターンオフ遅れ信号との論理和を演算することによりターンオン／オフの両方を補正する信号を作成し、ゲート信号として出力できる。

【0039】

Ｄラッチ回路２１２及びＤラッチ回路２１６は、それぞれマスター・ゲート信号の立ち下げ、立ち上げ信号でリセットし、１つの制御周期にＨ信号を１回しか出力しない。これにより、制御周期ごとに１クロック信号周期分の遅れ時間を加算し、各素子のスイッチングタイミングを少しずつ調整できる。また、補助ソース端子１１４に流れる電流が閾値以下になると、カウンタ回路２１３とカウンタ回路２１７でカウントしている遅れ数がホールドされ、電流バランス状態を保持する。また、遅れ信号の時間長には上限を設け、デッドタイム時間幅の短縮による上下アーム短絡を防ぐ。また、カウンタ回路２１３とカウンタ回路２１７にはＤｏｗｎ入力を設け、遅れ信号の時間幅の短縮も実現できる。

【0040】

図６には、アーム短絡検出用回路２３１と短絡検出用閾値電圧Ｖｒｅｆ＿ｓｔを別に設ける。電圧Ｖｒｓ１が短絡検出用閾値電圧Ｖｒｅｆ＿ｓｔを超える時は短絡検出信号を出力する。短絡検出用閾値電圧Ｖｒｅｆ＿ｓｔは電流バランス制御用閾値電圧Ｖｒｅｆ＿ｏｎ、Ｖｒｅｆ＿ｏｆｆより大きいものとする。つまり、ゲート信号補正回路２１は、アーム短絡検出用回路２３１で電圧Ｖｒｓ１と閾値電圧Ｖｒｅｆ＿ｓｔとを比較し、電圧Ｖｒｓ１が閾値電圧Ｖｒｅｆ＿ｓｔを超えるときに、アーム短絡等により補助ソース端子に大電流が流れると判断して、警報として短絡検出信号を出力すれば、素早く管理者に通知することができる。

【0041】

以上、第１の実施形態について説明したが、これに限定されない。例えば、外乱による電圧センサの誤検出を防ぐために、コンパレータ回路２１１，２１５の前に平均値算出器を追加し、数制御周期分の電圧検出値の平均値を算出し、電流バランス制御用閾値電圧と比較する。もしくは、カウンタ回路２１３，２１７が一定時間の連続のＨ信号を受けてから、遅れ数を１カウントする。他に、スイッチングのタイミングを調整する手法として、補助ソース端子１１４，１２４，１３４に接続するソース抵抗５１，５２，５３をゲート抵抗の一部と見なし、ゲート信号補正回路２１，２２，２３で生成した遅れ数に応じて上記ソース抵抗５１，５２，５３の抵抗値を変更し、スイッチング速度を調整する方法が挙げられる。また、上記図６で示すゲート信号補正回路２１，２２，２３の内部構成以外に、遅れ数に応じてターンオンとターンオフの遅れ信号を出力する回路であればよい。

【0042】

＜第１の実施形態による作用効果＞
以上のように第１の実施形態によれば、電圧センサ４１，４２，４３により各ＭＯＳＦＥＴ素子１１，１２，１３それぞれの動作のばらつきに起因するソース還流電流を検出し、各ＭＯＳＦＥＴ素子１１，１２，１３の動作タイミングを均一化できる。

【0043】

また、第１の実施形態によれば、電圧センサ４１，４２，４３によりソース抵抗５１，５２，５３それぞれの両端電圧を検出することで、ソース還流電流を検出できるので、配線インダクタンスの誤差により発生するソース還流電流を抑制できる。さらに、ＭＯＳＦＥＴ素子１１，１２，１３それぞれの補助ソース端子１１４，１２４，１３４間のリンギングの抑制と、ＭＯＳＦＥＴ素子１１，１２，１３それぞれに流れるメイン電流ｉｄ１，ｉｄ２，ｉｄ３のバランス制御と、短絡検知機能を、ＭＯＳＦＥＴ素子１１，１２，１３それぞれの補助ソース端子１１４，１２４，１３４に直列接続されるソース抵抗５１，５２，５３で実現し、メイン電流ｉｄ１，ｉｄ２，ｉｄ３を測定する電流センサが不要となるため、部品数削減、コスト低減を図ることができる。

【0044】

さらに、第１の実施形態によれば、ＭＯＳＦＥＴ素子１１，１２，１３それぞれに、駆動回路３１，３２，３３を設けることにより、大きな絶縁電源を用いる必要がなくなるとともに、絶縁電源による発熱問題もなくなり、さらにゲート配線を短くすることができる。また、ＭＯＳＦＥＴ素子１１、補助ソース端子１２４、ソース抵抗５１、駆動回路３１、ゲート端子１１３による１つの回路を形成することにより、ＭＯＳＦＥＴ素子１１のゲート配線に流れる横流がなくなる。さらに、ＭＯＳＦＥＴ素子１１，１２，１３それぞれに、駆動回路３１，３２，３３を設けることにより、新たにＭＯＳＦＥＴ素子を追加しても、追加したＭＯＳＦＥＴ素子に供給する電力を確保できる。

【0045】

また、第１の実施形態によれば、メイン電流ｉｄ１，ｉｄ２，ｉｄ３のバランス制御を実行すると同時に、ゲート信号補正回路２１，２２，２３により短絡電流検出を行うため、電流アンバランスによるアーム短絡の誤検出を防ぐことができる。

【0046】

＜第２の実施形態＞
図７は、本発明の第２の実施形態において、並列接続されたＭＯＳＦＥＴ素子１１，１２，１３とゲート駆動回路１Ｂの概略構成図を示す。図７において、上記図１と同一部分には同一符号を付して詳細な説明を省略する。

【0047】

ゲート駆動回路１Ｂは、マスター・ゲート信号入力部２０と、ゲート信号補正回路２１，２２，２３との間に、マスター・駆動回路（駆動部の一例）３０を接続している。マスター・駆動回路３０は、上記駆動回路３１，３２，３３を１つに集約した回路で、マスター・ゲート信号入力部２０に入力されるマスター・ゲート信号に基づいて、各ＭＯＳＦＥＴ素子１１，１２，１３のゲート端子１１３，１２３，１３３に印加するゲート電圧を変化させるためのゲート駆動信号を生成する。

【0048】

ゲート信号補正回路２１，２２，２３は、電圧センサ４１，４２，４３により検出された電圧情報に基づいて、各ＭＯＳＦＥＴ素子１１，１２，１３のゲート端子１１３，１２３，１３３へのゲート駆動信号の出力タイミングを補正する。

【0049】

＜第２の実施形態による作用効果＞
以上のように第２の実施形態によれば、ＭＯＳＦＥＴ素子１１，１２，１３ごとの駆動回路３１，３２，３３を１つのマスター・駆動回路３０に集約できるため、ＭＯＳＦＥＴ素子１１，１２，１３ごとに駆動回路３１，３２，３３を追加する必要がなく、ゲート駆動回路１Ｂのコストアップ、サイズアップを抑制できる。

【0050】

＜第３の実施形態＞
本発明の第３の実施形態は、先の第１の実施形態において、駆動回路３１，３２，３３の基準電位とＭＯＳＦＥＴ素子１１，１２，１３のソース電位の差分を抑制するようにしたものである。
図８は、本発明の第３の実施形態において、並列接続されたＭＯＳＦＥＴ素子１１，１２，１３とゲート駆動回路１Ｃの概略構成図を示す。なお、図８では、ＭＯＳＦＥＴ素子１１，１２を代表して説明する。また、ゲート駆動回路１Ｃにおいて、駆動回路３１，３２を代表して説明する。

【0051】

駆動回路３１は、ハイレベルのマスター・ゲート信号が入力されると、内部のバイパスコンデンサ３１１により基準電位（ゲート電圧）Ｖｇを発生する。駆動回路３１から流れる電流は、ゲート端子１１３に直列接続されるゲート抵抗７１を介してＭＯＳＦＥＴ素子１１のゲート－ソース間に形成されるゲート－ソース間容量に充電される。そして、基準電位ＶｇがＭＯＳＦＥＴ素子１１のゲート－ソース間の閾値電圧を超えると、ＭＯＳＦＥＴ素子１１が導通状態（オン状態）になる。

【0052】

また、駆動回路３２は、ハイレベル（ターンオン）のマスター・ゲート信号が入力されると、内部のバイパスコンデンサ３２１により基準電位（ゲート電圧）Ｖｇを発生する。駆動回路３２から流れる電流は、ゲート端子１２３に直列接続されるゲート抵抗７２を介してＭＯＳＦＥＴ素子１２のゲート－ソース間に形成されるゲート－ソース間容量に充電される。そして、基準電位ＶｇがＭＯＳＦＥＴ素子１２のゲート－ソース間の閾値電圧を超えると、ＭＯＳＦＥＴ素子１２が導通状態（オン状態）になる。

【0053】

ＭＯＳＦＥＴ素子１１，１２がオン状態になると、ＭＯＳＦＥＴ素子１１の補助ソース端子１１４に直列接続されるソース抵抗５１と、ＭＯＳＦＥＴ素子１２の補助ソース端子１２４に直列接続されるソース抵抗５２との間にソース還流電流ｉｓが流れる。すると、ソース抵抗５１には、補助ソース端子１１４から駆動回路３１への方向（正方向）のソース電位（Ｖｒｓ）が印加され、ソース抵抗５２には、駆動回路３２から補助ソース端子１２４への方向（負方向）のソース電位（Ｖｒｓ）が印加される。

【0054】

また、ＭＯＳＦＥＴ素子１１がオン状態になることにより、ソース抵抗５１、バイパスコンデンサ３１１、ゲート抵抗７１により１つの回路が形成される。同様に、ＭＯＳＦＥＴ素子１２がオン状態になることにより、ソース抵抗５２、バイパスコンデンサ３２１、ゲート抵抗７２により１つの回路が形成される。

【0055】

ゲート抵抗７１には、基準電位Ｖｇとソース電位Ｖｒｓと加算した電位が印加され、ゲート抵抗７２には、基準電位Ｖｇとソース電位Ｖｒｓとの差分の電位が印加される。このような場合、駆動回路３１，３２の基準電位Ｖｇの変動による誤動作が発生する恐れがある。

【0056】

そこで、第３の実施形態では、ソース抵抗５１の抵抗値を、駆動回路３１の駆動に必要な抵抗値より小さくしている。具体的には、ゲート抵抗７１の抵抗値より小さくしている。また、第３の実施形態では、ソース抵抗５２の抵抗値を、駆動回路３２の駆動に必要な抵抗値より小さくしている。具体的には、ゲート抵抗７２の抵抗値より小さくしている。

【0057】

＜第３の実施形態による作用効果＞
以上のように第３の実施形態によれば、駆動回路３１の基準電位ＶｇとＭＯＳＦＥＴ素子１１のソース電位Ｖｒｓとの差分、駆動回路３２の基準電位ＶｇとＭＯＳＦＥＴ素子１２のソース電位Ｖｒｓとの差分を抑え、駆動回路３１，３２の基準電位Ｖｇの変動による誤動作を防ぐことができる。

【0058】

＜第３の実施形態の変形例＞
本発明の第３の実施形態の変形例として、ソース抵抗５１，５２の抵抗値を、ＭＯＳＦＥＴ素子１１，１２のゲート抵抗７１，７２の抵抗値より大きくすることも考えられる。
第３の実施形態の変形例によれば、ソース抵抗５１，５２の抵抗値が大きいほど、ＭＯＳＦＥＴ素子１１，１２の補助ソース端子１１４，１２４間に流れるソース還流電流を抑制することができる。また、ソース抵抗５１，５２で発生する損失は、ソース還流電流の２乗に比例するため、電流が低いほど抵抗の発熱が小さい。

【0059】

＜第４の実施形態＞
本発明の第４の実施形態は、先の第１の実施形態のゲート信号補正回路２１，２２，２３を１つのゲート駆動回路１Ｄにより実現するようにしている。
図９は、本発明の第４の実施形態におけるゲート駆動回路１Ｄの制御処理手順を示すフローチャートである。

【0060】

ゲート駆動回路１Ｄは、マスター・ゲート信号を検出すると（ステップＳＴ９ａ）、後述する記憶した出力タイミングによりマスター・ゲート信号を補正し（ステップＳＴ９ｂ）、補正後のマスター・ゲート信号を該当するＭＯＳＦＥＴ素子１１の駆動回路３１に出力して駆動回路３１を駆動開始させる（ステップＳＴ９ｃ）。駆動回路３１を駆動開始後に、各ＭＯＳＦＥＴ素子１１，１２，１３の電圧センサ４１，４２，４３から出力される電圧情報を検出し（ステップＳＴ９ｃ）、検出電圧が閾値を超えるか否かの判断を行う（ステップＳＴ９ｄ）。ここで、検出電圧が閾値を超えたと判断した場合（ステップＳＴ９ｄ：Ｙｅｓ）、ゲート駆動回路１Ｄは、該当するＭＯＳＦＥＴ素子１１の駆動回路３１に出力するマスター・ゲート信号について記憶した出力タイミングを更新する（ステップＳＴ９ｅ）。

【0061】

一方、検出電圧が閾値を超えない場合（ステップＳＴ９ｄ：Ｎｏ）、ゲート駆動回路１Ｄは、該当するＭＯＳＦＥＴ素子１１の駆動回路３１に出力するマスター・ゲート信号について記憶した出力タイミングを更新せず、次回のマスター・ゲート信号を迎える。
このように第４の実施形態にあっても、先の第１の実施形態と同様の作用効果が得られる。

【0062】

＜その他の実施形態＞
上記のように、本技術は第１から第４の実施形態及び第３の実施形態の変形例によって記載したが、この開示の一部をなす論述及び図面は本技術を限定するものであると理解すべきではない。上記の第１から第４の実施形態が開示する技術内容の趣旨を理解すれば、当業者には様々な代替実施形態、実施例及び運用技術が本技術に含まれ得ることが明らかとなろう。また、第１から第４の実施形態及び第３の実施形態の変形例がそれぞれ開示する構成を、矛盾の生じない範囲で適宜組み合わせることができる。例えば、複数の異なる実施形態がそれぞれ開示する構成を組み合わせてもよく、同一の実施形態の複数の異なる変形例がそれぞれ開示する構成を組み合わせてもよい。

【符号の説明】

【0063】

１Ａ，１Ｂ，１Ｃ，１Ｄ ゲート駆動回路
１１，１２，１３ ＭＯＳＦＥＴ素子
２０ マスター・ゲート信号入力部（入力部の一例）
２１，２２，２３ ゲート信号補正回路（第１及び第２のゲート信号補正部の一例）
３０ マスター・駆動回路（駆動部の一例）
３１，３２，３３ 駆動回路（第１及び第２の素子用駆動部の一例）
４１，４２，４３ 電圧センサ
５１，５２，５３ ソース抵抗
６１，６２，６３ 還流ダイオード
７１，７２ ゲート抵抗
１１１，１２１，１３１ ドレイン端子
１１２，１２２，１３２ ソース端子
１１３，１２３，１３３ ゲート端子
１１４，１２４，１３４ 補助ソース端子
２１１，２１５ コンパレータ回路
２１２，２１６ Ｄラッチ回路
２１３，２１４，２１７、２１８ カウンタ回路
２１９ 論理積回路
２２０，２２１ 論理和回路
２３１ アーム短絡検出用回路
３１１ バイパスコンデンサ
３２１ バイパスコンデンサ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】