特開 2024-176415 半導体装置、および半導体装置の製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024176415

(43)【公開日】2024-12-19

(54)【発明の名称】半導体装置、および半導体装置の製造方法

(51)【国際特許分類】

   H01L 29/78 20060101AFI20241212BHJP

   H01L 29/12 20060101ALI20241212BHJP

   H01L 29/06 20060101ALI20241212BHJP

   H01L 21/336 20060101ALI20241212BHJP

【ＦＩ】

H01L29/78 652N

H01L29/78 652Q

H01L29/78 652T

H01L29/78 653A

H01L29/78 652H

H01L29/78 652J

H01L29/78 652P

H01L29/06 301G

H01L29/06 301V

H01L29/78 652M

H01L29/78 658J

H01L29/78 658F

【審査請求】未請求

【請求項の数】11

【出願形態】ＯＬ

(21)【出願番号】P 2023094927

(22)【出願日】2023-06-08

(71)【出願人】

【識別番号】000005234

【氏名又は名称】富士電機株式会社

(74)【代理人】

【識別番号】110003177

【氏名又は名称】弁理士法人旺知国際特許事務所

(72)【発明者】

【氏名】大瀬 直之

(57)【要約】

【課題】半導体装置の低コスト化を図りつつ信頼性を向上させる。
【解決手段】半導体装置は、半導体基板１０と、半導体基板１０上に設けられる第１金属層２１と、第１金属層２１上に設けられる第２金属層２２と、開口部４１を有し、第２金属層２２上に設けられる保護膜４０と、を備え、保護膜４０は、第２金属層２２に接触し、かつ、樹脂材料で構成され、第１金属層２１および第２金属層２２のそれぞれは、平面視で開口部４１を包含する領域にわたり設けられ、第２金属層２２は、第１金属層２１と保護膜４０との間に介在する部分を有する。
【選択図】図２

【特許請求の範囲】

【請求項1】

半導体基板と、
前記半導体基板上に設けられる第１金属層と、
前記第１金属層上に設けられる第２金属層と、
開口部を有し、前記第２金属層上に設けられる保護膜と、を備え、
前記保護膜は、前記第２金属層に接触し、かつ、樹脂材料で構成され、
前記第１金属層および前記第２金属層のそれぞれは、平面視で前記開口部を包含する領域にわたり設けられ、
前記第２金属層は、前記第１金属層と前記保護膜との間に介在する部分を有する、
半導体装置。

【請求項2】

平面視で、前記第２金属層の外縁の少なくとも一部は、前記第１金属層の外縁に一致する、
請求項１に記載の半導体装置。

【請求項3】

前記第２金属層は、平面視で前記保護膜に重なる位置に貫通孔を有する、
請求項１または２に記載の半導体装置。

【請求項4】

前記第２金属層は、Ｎｉ、Ｎｉ合金またはＡｕで構成される、
請求項１に記載の半導体装置。

【請求項5】

前記第２金属層の厚さは、１μｍ以上５μｍ以下の範囲内にある、
請求項４に記載の半導体装置。

【請求項6】

前記第２金属層上に設けられ、平面視で前記開口部内に位置する第３金属層をさらに備え、
前記第３金属層は、Ｎｉ、Ｎｉ合金またはＡｕで構成される、
請求項４に記載の半導体装置。

【請求項7】

前記第２金属層の厚さは、１μｍ以上２μｍ以下の範囲内にある、
請求項６に記載の半導体装置。

【請求項8】

前記第３金属層の厚さは、１μｍ以上３μｍ以下の範囲内にある、
請求項６または７に記載の半導体装置。

【請求項9】

前記第１金属層は、ＡｌまたはＡｌ合金で構成される、
請求項４または５に記載の半導体装置。

【請求項10】

半導体基板と、
前記半導体基板上に設けられる第１金属層と、
前記第１金属層上に設けられる第２金属層と、
開口部を有し、前記第２金属層上に設けられる保護膜と、を備える半導体装置の製造方法であって、
前記第１金属層および前記第２金属層を形成する金属層形成工程と、
前記保護膜を形成する保護膜形成工程と、を含み、
前記保護膜は、前記第２金属層に接触し、かつ、樹脂材料で構成され、
前記第１金属層および前記第２金属層のそれぞれは、平面視で前記開口部を包含する領域にわたり設けられ、
前記第２金属層は、前記第１金属層と前記保護膜との間に介在する部分を有する、
半導体装置の製造方法。

【請求項11】

前記金属層形成工程は、
前記半導体基板上に第１金属膜を成膜する第１成膜工程と、
前記第１金属膜上に第２金属膜を成膜する第２成膜工程と、
前記第１金属膜および前記第２金属膜を一括してエッチングすることにより、前記第１金属層および前記第２金属層を形成するエッチング工程と、を含む、
請求項１０に記載の半導体装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、半導体装置、および半導体装置の製造方法に関する。

【背景技術】

【0002】

パワー半導体装置に代表される半導体装置では、リードまたは端子ピン等の導体にはんだ接合される電極を有する場合がある。例えば、特許文献１に記載の半導体装置では、はんだ接合されるエミッタ電極が半導体基板の一方の面に設けられる。ここで、エミッタ電極は、第１金属層、第２金属層および酸化防止層を備える。そして、第１金属層上には、第１開口部を有する第１保護膜が第１金属層の端部を覆うように設けられる。第２金属層は、第１開口部において第１金属層上に設けられる。酸化防止層は、第１開口部において第２金属層上に設けられる。

【0003】

特許文献１では、酸化防止層の端部および第１保護膜を覆うように、第２開口部を有する第２保護膜が設けられる。これにより、第１保護膜と第２金属層との境界部における熱応力に起因するクラックの発生が防止される。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開２０１９－２０１１６０号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

しかし、特許文献１に記載の半導体装置では、第１金属層と第２金属層との間に第１保護膜の一部が介在するため、第１保護膜の熱膨張に起因して第２金属層が第１金属層から剥離する虞がある。また、第１保護膜のほかに第２保護膜が必要となるので、製造工程が複雑化してしまい、この結果、高コスト化を招くという課題もある。

【0006】

以上の事情を考慮して、本開示のひとつの態様は、半導体装置の低コスト化を図りつつ信頼性を向上させることを目的とする。

【課題を解決するための手段】

【0007】

以上の課題を解決するために、本開示の好適な態様に係る半導体装置は、半導体基板と、前記基板上に設けられる第１金属層と、前記第１金属層上に設けられる第２金属層と、開口部を有し、前記第２金属層上に設けられる保護膜と、を備え、前記保護膜は、前記第２金属層に接触し、かつ、樹脂材料で構成され、前記第１金属層および前記第２金属層のそれぞれは、平面視で前記開口部を包含する領域にわたり設けられ、前記第２金属層は、前記第１金属層と前記保護膜との間に介在する部分を有する。

【0008】

本開示の好適な態様に係る半導体装置の製造方法は、半導体基板と、前記基板上に設けられる第１金属層と、前記第１金属層上に設けられる第２金属層と、開口部を有し、前記第２金属層上に設けられる保護膜と、を備える半導体装置の製造方法であって、前記第１金属層および前記第２金属層を形成する金属層形成工程と、前記保護膜を形成する保護膜形成工程と、を含み、前記保護膜は、前記第２金属層に接触し、かつ、樹脂材料で構成され、前記第１金属層および前記第２金属層のそれぞれは、平面視で前記開口部を包含する領域にわたり設けられ、前記第２金属層は、前記第１金属層と前記保護膜との間に介在する部分を有する。

【発明の効果】

【0009】

本開示では、半導体装置の低コスト化を図りつつ信頼性を向上させることができる。

【図面の簡単な説明】

【0010】

【図1】第１実施形態に係る半導体装置の平面図である。

【図2】図１中のＡ－Ａ´線断面図である。

【図3】第１実施形態に係る半導体装置の部分拡大断面図である。

【図4】参考例に係る半導体装置の部分拡大断面図である。

【図5】第１実施形態に係る半導体装置の製造方法の流れを示す図である。

【図6】基板準備工程を説明するための図である。

【図7】金属層形成工程の第１成膜工程を説明するための図である。

【図8】金属層形成工程の第２成膜工程を説明するための図である。

【図9】金属層形成工程のエッチング工程を説明するための図である。

【図10】保護膜形成工程を説明するための図である。

【図11】第２実施形態に係る半導体装置の部分拡大断面図である。

【図12】第３実施形態に係る半導体装置の部分拡大断面図である。

【発明を実施するための形態】

【0011】

以下、図面を参照しながら本開示に係る好適な実施形態を説明する。なお、図面において各部は、理解を容易にするために模式的に示している部分もある。また、本開示の範囲は、以下の説明において特に本開示を限定する旨の記載がない限り、これらの形態に限られない。

【0012】

１．実施形態
１－１．半導体装置の全体構成
図１は、第１実施形態に係る半導体装置１の平面図である。図２は、図１中のＡ－Ａ´線断面図である。図１では、半導体装置１のおもて面が示される。なお、図１では、見やすくするため、後述のはんだ６０の図示が省略される。

【0013】

半導体装置１は、例えば、トレンチゲート構造の縦型ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）である。図１および図２に示すように、半導体装置１は、半導体基板１０と、後述の層間絶縁膜１１４と絶縁膜１２３とゲートランナー１３０とのほか、ソースパッド２０とゲートパッド３０と保護膜４０とドレインパッド５０とを備える。

【0014】

以下、まず、図１および図２に基づいて、半導体装置１の各部の概略を順次説明する。なお、以下の説明は、便宜上、互いに直交するＸ軸、Ｙ軸およびＺ軸を適宜に用いて行う。Ｚ軸は、半導体装置１の厚さ方向に平行な軸である。以下では、Ｘ軸に沿う一方向がＸ１方向であり、Ｘ１方向とは反対の方向がＸ２方向である。Ｙ軸に沿う一方向がＹ１方向であり、Ｙ１方向とは反対の方向がＹ２方向である。Ｚ軸に沿う一方向がＺ１方向であり、Ｚ１方向とは反対の方向がＺ２方向である。これらの方向と鉛直方向との関係は、特に限定されず、任意である。また、以下では、Ｚ軸に沿う方向にみることを「平面視」、Ｚ１方向を向く面を「おもて面」、Ｚ２方向を向く面を「裏面」という場合がある。

【0015】

半導体基板１０は、シリコン（Ｓｉ）、炭化ケイ素（ＳｉＣ）または窒化ガリウム（ＧａＮ）等の半導体で構成された基板であり、縦型ＭＯＳＦＥＴの構造を有する。

【0016】

図１に示す例では、半導体基板１０が平面視でＸ軸に沿う１対の辺とＹ軸に沿う１対の辺とを有する四角形をなす。半導体基板１０は、図２に示すように、活性領域１０ａとエッジ終端領域１０ｂとに区分される。

【0017】

活性領域１０ａは、ＭＯＳＦＥＴがオン状態であるときに主電流としてドリフト電流が流れる有効領域を含む。図１に示す例では、活性領域１０ａが平面視で半導体基板１０の外縁よりも内側にて当該外縁に沿う四角形をなす。

【0018】

活性領域１０ａには、縦型ＭＯＳＦＥＴの複数のトレンチ１６が設けられ、隣接するトレンチ１６の間にはトレンチ間ｐ＋型領域１７が設けられる。トレンチ間から隣のトレンチ間までの領域を単位セル１１０とし、該単位セル１１０は活性領域１０ａに複数設けられる。図２では、説明の便宜上、半導体基板１０に設けられる縦型ＭＯＳＦＥＴ等の要素が概略的に示される。なお、以下、半導体基板１０の構成の一例を図１および図２に基づいて説明するが、半導体基板１０の構成は、図１および図２に示す例に限定されない。

【0019】

以下の説明では、ｎやｐに付す＋や－は、＋及び－が付記されていない半導体領域に比して、それぞれ相対的に不純物濃度が高いまたは低い半導体領域であることを意味する。ただし、同じｎとｎとが付された半導体領域であっても、それぞれの半導体領域の不純物濃度が厳密に同じであることを意味するものではない。

【0020】

ここで、半導体基板１０は、ｎ＋型出発基板１１とｎ－型ドリフト層１２とｐ型ウェル層１４とｎ型ソース領域１５とを少なくとも有し、ｎ型領域１３とｐ++型コンタクト領域１８を有してもよい。

【0021】

半導体基板１０は、ｎ＋型出発基板１１からＺ１方向に向けて、ｎ－型ドリフト層１２、ｎ型領域１３の順に積層して形成される。ｐ型ウェル層１４は、ｎ型領域１３の表面に例えばＡｌ等のｐ型不純物をイオン注入して形成してよく、ｐ型エピタキシャル層を積層することで形成してもよい。ｎ型ソース領域１５は、ｐ型ウェル層１４にｎ型不純物をイオン注入して形成される。

【0022】

ｎ＋型出発基板１１は、ｎ型の炭化ケイ素等の半導体で構成される基板である。ｎ－型ドリフト層１２は、ｎ＋型出発基板１１よりも不純物濃度の低いｎ型の炭化ケイ素等の半導体で構成される層である。ｎ型領域１３は、ｎ＋型出発基板１１よりも不純物濃度が低く、かつ、ｎ－型ドリフト層１２よりも不純物濃度の高い、いわゆる電流拡散層(ＣＳＬ)である。ｎ型領域１３は設けられなくてもよい。ｎ型領域１３が設けられない場合は、ｎ－型ドリフト層１２の上面が、後述のｐ型ウェル層１４の下面に接してよい。

【0023】

ｐ型ウェル層１４は、ｐ型の炭化ケイ素等の半導体で構成される層であり、ベース領域を含む。ｎ型ソース領域１５は、ｎ＋型出発基板１１よりも不純物濃度が低く、かつ、ｎ－型ドリフト層１２よりも不純物濃度の高いｎ^＋型の炭化ケイ素等の半導体で構成される層であり、ソース領域を含む。

【0024】

このような半導体基板１０のおもて面には、活性領域１０ａにおいて、ｐ型ウェル層１４およびｎ型ソース領域１５を貫通する複数のトレンチ１６が設けられる。トレンチ１６のＺ２方向での端はｎ型領域１３に達し、ｎ型領域１３が設けられない場合はｎ－型ドリフト層１２に達する。各トレンチ１６の側面にはｎ型ソース領域１５、およびｐ型ウェル層１４が接している。トレンチ１６は、Ｙ軸に沿う方向に多数互いに間隔をあけて配置される。また、各トレンチ１６は、Ｘ軸に沿う方向にストライプ状に延伸する平面パターンを有してよく、ドット上の平面パターンを有してもよい。

【0025】

各トレンチ１６の下面及び両側の側面に沿ってゲート絶縁膜１１１が設けられる。トレンチ１６の内側にはゲート絶縁膜１１１を介してゲート電極１１２が設けられる。ゲート絶縁膜１１１は、例えば、シリコン酸化膜（ＳｉＯ_２膜）、酸窒化珪素（ＳｉＯＮ）膜、ストロンチウム酸化物（ＳｒＯ）膜、窒化珪素（Ｓｉ_３Ｎ_４）膜、アルミニウム酸化物（Ａｌ_２Ｏ_３）膜、マグネシウム酸化物（ＭｇＯ）膜、イットリウム酸化物（Ｙ_２Ｏ_３）膜、ハフニウム酸化物（ＨｆＯ_２）膜、ジルコニウム酸化物（ＺｒＯ_２）膜、タンタル酸化物（Ｔａ_２Ｏ_５）膜、ビスマス酸化物（Ｂｉ_２Ｏ_３）膜のいずれか１つの単層膜或いはこれらの複数を積層した複合膜等が採用可能である。

【0026】

ゲート電極１１２としては、例えばｐ型不純物又はｎ型不純物を高不純物濃度に添加したポリシリコン層（ドープドポリシリコン層）や、チタン（Ｔｉ）、タングステン（Ｗ）又はニッケル（Ｎｉ）等の高融点金属が使用可能である。ｎ型領域１３（設けられない場合はｎ－型ドリフト層１２）には、ｐ＋型領域１１３が設けられている。各トレンチ１６のＺ２方向での端は、ｐ＋型領域１１３と接してよく、接しなくともよい。ｐ＋型領域１１３は、トレンチ１６の下に設けられ、ｐ型の炭化ケイ素等の半導体で構成される領域である。ｐ＋型領域１１３は、ゲート絶縁膜１１１のＺ２方向での端に集中する電界を緩和する機能を有する。ｐ＋型領域１１３の幅はトレンチ１６の幅と同じか、またはトレンチ１６の幅より広くてもよい。また、半導体基板１０のおもて面には、ゲート電極１１２を覆うように層間絶縁膜１１４が設けられる。層間絶縁膜１１４は、ＰＳＧ（Phospho Silicate Glass）等の絶縁材料で構成される膜である。

【0027】

トレンチ間ｐ＋型領域１７は、互いに隣り合うトレンチ１６間に、ｐ+型領域１１３およびトレンチ１６と離して設けられている。トレンチ間ｐ＋型領域１７は、上面でｐ型ウェル層１４に接し、ｐ型ウェル層１４を介して第１金属層２１と電気的に接続されている。トレンチ間ｐ＋型領域１７は、ｎ型領域１３の内部でおもて面側に形成される上部トレンチ間ｐ＋型領域１３１と、ｎ型領域１３の内部で下面側に形成される下部トレンチ間ｐ＋型領域１３２と、が隣接して２層として形成してよく、同時に形成された１層としてもよい。

【0028】

ｐ＋型領域１１３とトレンチ間ｐ＋型領域１７は、第１金属層２１の電位に固定されており、半導体装置１のオフ時に空乏化して、ゲート絶縁膜１１１にかかる電界を緩和させる効果を有する。ｐ＋型領域１１３は、ｐ型ウェル層１４と離して設けられ、深さ方向にトレンチ１６の底面と対向する。また、ｐ+型領域１１３は図示省略する部分でトレンチ間ｐ＋型領域１７に接続する箇所を有しており、第１金属層２１と電気的に接続される。

【0029】

エッジ終端領域１０ｂは、平面視で活性領域１０ａと半導体基板１０の外縁との間の領域である。図１に示す例では、エッジ終端領域１０ｂが活性領域１０ａの周囲を囲む枠状をなす。エッジ終端領域１０ｂは、ｐ++型コンタクト領域１８とｐ型ウェル層１４、およびｎ型ソース領域１５が設けられない領域である。また、エッジ終端領域には、ＪＴＥ（Junction Termination Extension）構造１２１とＦＬＲ（Field Limiting Ring）構造１２２とを含む耐圧構造１２０が設けられる。耐圧構造１２０は、半導体基板１０のおもて面側の電界を緩和することにより耐圧を保持する機能を有する。ここで、耐圧とは、ＭＯＳＦＥＴが誤動作または破壊を起こさない最大の電圧である。

【0030】

図２に示す例では、ＪＴＥ構造１２１は、半導体基板１０のおもて面に互いに間隔をあけてエッジ終端領域１０ｂの全周にわたり設けられる複数のｐ^＋＋型領域を包含するｐ^－－型領域で構成される。ＦＬＲ構造１２２は、ＪＴＥ構造１２１よりも半導体基板１０の外縁に近い位置で、半導体基板１０のおもて面に互いに間隔をあけてエッジ終端領域１０ｂの全周にわたり設けられる複数のｐ^－－型領域で構成される。ここで、半導体基板１０のおもて面には、耐圧構造１２０を覆うように絶縁膜１２３が設けられる。絶縁膜１２３は、前述の層間絶縁膜１１４と一括に形成されてもよい。なお、耐圧構造１２０の構成は、図２に示す例に限定されず、任意であり、公知の各種構造を適宜に採用してもよい。

【0031】

半導体基板１０において、活性領域１０ａの最外周に設けられるトレンチ１６より外縁側、かつエッジ終端領域１０ｂより内側にて、ｎ型領域１３内（設けられない場合はｎ－型ドリフト層１２内）に半導体基板おもて面側から、深さ方向に隣接して、ｐ++型コンタクト領域１８、ｐ型ウェル層１４および上部ｐ+型領域１３１、下部ｐ+型領域１３２が設けられる。これらの領域は、活性領域１０ａのｐ++型コンタクト領域１８、ｐ型ウェル層１４、およびトレンチ間p＋型領域１７を延在させた領域である。上記複数のｐ型領域は、活性領域１０ａを囲むように形成されてよい。上記複数のｐ型領域は、半導体装置のオフ時にエッジ終端領域１０ｂのｎ－型ドリフト層１２で発生して、活性領域１０aの中心方向に向かって流れるホール電流を第１金属層２１へ引き抜くための領域である。

【0032】

半導体基板１０のおもて面上には、最外周に設けられるトレンチ１６よりも半導体基板１０の外縁側かつ耐圧構造１２０よりも内側にて、絶縁膜１２３を介して、ゲートランナー１３０が設けられる。ゲートランナー１３０は、活性領域１０ａを囲むように半導体基板１０の上方に配置され、例えば、ポリシリコン（Poly-Si）で構成される配線を含む。ゲートランナー１３０は、ポリシリコンで構成される配線と金属で構成される配線との積層構造でもよい。図示しないが、ゲートランナー１３０は、活性領域１０ａに設けられるすべてのゲート電極１１２に電気的に接続される。また、ゲートランナー１３０は、ゲートパッド３０に電気的に接続される。すなわち、ゲートランナー１３０は、活性領域１０ａに設けられるすべてのゲート電極１１２とゲートパッド３０とを互いに電気的に接続する。

【0033】

以上の半導体基板１０のおもて面上には、活性領域１０ａにおいて、層間絶縁膜１１４を介して、ソースパッド２０およびゲートパッド３０が設けられる。

【0034】

ソースパッド２０およびゲートパッド３０のそれぞれは、活性領域１０ａにおいて、半導体基板１０のおもて面の図示しない層間絶縁膜上に設けられる。ここで、ソースパッド２０およびゲートパッド３０は、互いに間隔をあけて配置される。

【0035】

ソースパッド２０は、当該層間絶縁膜を貫通するコンタクトホールを通じて、ＭＯＳゲートを構成するソース領域およびベース領域に電気的に接続される。図１に示す例では、ソースパッド２０が平面視で開口部４１の全域に設けられる。ここで、ゲートパッド３０は平面視で四角形をなしており、開口部４２の全域に設けられる。なお、ソースパッド２０およびゲートパッド３０のそれぞれの平面視形状は、図１に示す例に限定されず、任意である。

【0036】

ソースパッド２０およびゲートパッド３０は、互いに同一の層構成を有してよく、同一の成膜工程により一括形成されてよい。図２では、ソースパッド２０の層構成が代表的に図示される。図２に示すように、ソースパッド２０は、層間絶縁膜１１４上に設けられる第１金属層２１と、第１金属層２１上に設けられる第２金属層２２とを有してよい。

【0037】

第１金属層２１および第２金属層２２の詳細については、後に図３に基づいて説明するが、図２に示すように、第１金属層２１の外周面２１ａと第２金属層２２の外周面２２ａとが互いに連続的に接続される。図２に示す例では、外周面２１ａおよび外周面２２ａのそれぞれがＺ２方向に向かうに従って広がるように傾斜する。そして、外周面２１ａのＺ１方向での周縁と外周面２２ａのＺ２方向での周縁とが一致するように互いに接続される。ここで、外周面２１ａ、２２ａの傾斜角度の差は、後述のエッチング工程Ｓ２３における第１金属膜２１０と第２金属膜２２０とのエッチングレート差に起因する。

【0038】

このように、第２金属層２２の外縁の少なくとも一部は、平面視で第１金属層２１の外縁に一致する。ここで、「一致」とは、厳密な一致だけでなく、製造誤差等による相違を有する態様であって実質的に一致する態様を含む。この相違には、後述のエッチング工程Ｓ２３における第１金属膜２１０と第２金属膜２２０とのエッチングレート差に起因する相違が含まれる。

【0039】

このように第２金属層２２の外縁の少なくとも一部が平面視で第１金属層２１の外縁に一致する態様では、第２金属層２２が開口部４１近傍のみに設けられる態様に比べて、第１金属層２１と第２金属層２２との密着性を高めることができる。この結果、半導体装置１の信頼性がより高められる。また、第１金属層２１および第２金属層２２の外縁が平面視で一致する場合、同一のエッチング工程により第１金属層２１および第２金属層２２を一括して形成することができる。このため、第１金属層２１および第２金属層２２のそれぞれを別のエッチング工程により形成する態様に比べて、半導体装置１の低コスト化を図ることができる。

【0040】

図２に示す例では、外周面２１ａ、２２ａのそれぞれが活性領域１０ａとエッジ終端領域１０ｂとの境界付近に位置する。

【0041】

なお、ソースパッド２０の保護膜４０に覆われる部分は、ソースパッド２０の開口部４１から露出する部分と異なる層構成であってもよい。例えば、第２金属層２２と保護膜４０との間には、第２金属層２２を構成する金属とは異なるＡｌＳｉ等の金属で構成される層が介在してもよい。この場合、第２金属層２２と保護膜４０との間の密着性を向上させることができる。

【0042】

このようなソースパッド２０およびゲートパッド３０上には、保護膜４０が設けられる。すなわち、保護膜４０は、第２金属層２２上に設けられており、第２金属層２２に接触する。保護膜４０は、ポリイミド等の樹脂材料で構成される。

【0043】

保護膜４０は、開口部４１、４２を有する。開口部４１は、保護膜４０を厚さ方向に貫通しており、ソースパッド２０の一部を露出させる。これにより、開口部４１を通じてソースパッド２０に対してはんだ６０によるはんだ接合が可能となる。開口部４２は、保護膜４０を厚さ方向に貫通しており、ゲートパッド３０の一部を露出させる。これにより、開口部４２を通じてゲートパッド３０に対してはんだ接合が可能となる。

【0044】

はんだ６０は、特に限定されないが、例えば、ＳｎＡｇ系、ＳｎＡｇＣｕ系、ＳｎＢｉ系、ＳｎＺｎＢｉ系、ＳｎＣｕ系、ＳｎＡｇＢｉ系またはＳｎＺｎＡｌ系等の無鉛はんだである。

【0045】

また、開口部４１は、平面視で第１金属層２１の外周面２１ａと第２金属層２２の外周面２２ａよりも内側に位置する。したがって、第１金属層２１および第２金属層２２のそれぞれは、平面視で開口部４１を包含する領域にわたり設けられる。このため、開口部４１において第１金属層２１が第２金属層２２により覆われる。また、第２金属層２２が第１金属層２１と保護膜４０との間に介在する部分ＳＤを有する。

【0046】

一方、半導体基板１０の裏面上には、全域にわたり、ドレイン電極としてドレインパッド５０が設けられる。ドレインパッド５０は、例えば、Ｔｉ膜、ニッケル（Ｎｉ）膜および金（Ａｕ）膜をこの順に積層した積層構造を有する。

【0047】

１－２．第１金属層および第２金属層
図３は、第１実施形態に係る半導体装置１の部分拡大断面図である。以下、図３に基づいて、第１金属層２１および第２金属層２２を順に詳細に説明する。なお、以下では、ソースパッド２０を代表的に説明するが、第１金属層２１および第２金属層２２による作用および効果は、ゲートパッド３０についても同様に発揮される。

【0048】

図３に示すように、第２金属層２２は、第１金属層２１と保護膜４０との間に介在する部分ＳＤを有する。このため、特許文献１に記載されるような２つの保護膜を設けなくても、第１金属層２１が開口部４１から露出されるのを確実に防止することができる。このため、はんだ接続によるはんだ６０と第１金属層２１との接触が防止されるので、第１金属層２１の熱応力によるクラックの発生を低減することができる。この結果、半導体装置１の信頼性を向上させることができる。また、特許文献１に記載されるような２つの保護膜を設ける必要がないので、特許文献１に記載の装置に比べて製造工程の簡単化を図ることができる。この結果、半導体装置１の低コスト化を図ることもできる。

【0049】

ここで、第１金属層２１は、例えば、アルミニウム（Ａｌ）単体で構成されるか、または、アルミニウムシリコン（ＡｌＳｉ）、アルミニウムシリコン銅（ＡｌＳｉＣｕ）またはアルミニウム銅（ＡｌＣｕ）等のＡｌ合金で構成される。

【0050】

このように、第１金属層２１がＡｌまたはＡｌ合金で構成される場合、膜形成条件を最適化することで、第１金属層２１の埋め込み性を良好にすることができる。したがって、前述のように半導体基板１０のおもて面に凹凸が形成されていても、第１金属層２１を容易に平坦化することができる。

【0051】

第１金属層２１の厚さＴ１は、特に限定されないが、前述の層間絶縁膜１１４と絶縁膜１２３とゲートランナー１３０とのそれぞれの厚さよりも厚い。

【0052】

一方、第２金属層２２は、第１金属層２１と異なる金属で構成される。具体的には、第２金属層２２は、はんだ６０の濡れ性に優れる金属、例えば、ニッケル（Ｎｉ）単体で構成されるか、ニッケル－リン合金、ニッケル－スズ－リン合金等のニッケル合金で構成されるか、または、金（Ａｕ）単体で構成される。

【0053】

このように、第２金属層２２は、Ｎｉ、Ｎｉ合金またはＡｕで構成される場合、第１金属層２１と第２金属層２２との密着性を良好としつつ、はんだ接合部へのはんだ６０の濡れ性を向上させることができる。

【0054】

第２金属層２２は、単層で構成されてもよいし、複数層の積層で構成されてもよい。第２金属層２２は、複数層の積層で構成される場合、例えば、第１金属層２１に接触するＮｉ層と、このＮｉ層上に設けられるＡｕ層と、を含むことが好ましい。この場合、第１金属層２１と第２金属層２２との密着性を良好としつつ、はんだ接合部へのはんだ６０の濡れ性を向上させることができる。

【0055】

本実施形態の第２金属層２２の厚さＴ２は、１μｍ以上５μｍ以下の範囲内にあることが好ましい。この場合、第２金属層２２の応力を低減しつつ、第２実施形態のような第３金属層２３を設けなくても、第２金属層２２のはんだ食われによりはんだ６０が第１金属層２１に至ることを防止することができる。

【0056】

これに対し、厚さＴ２が薄すぎると、はんだ６０の構成材料等によっては、第２金属層２２のはんだ食われによりはんだ６０が第１金属層２１に至る可能性がある。一方、厚さＴ２が厚すぎると、第２金属層２２の構成材料等によっては、第２金属層２２の応力が過大になることにより、半導体装置１の製造上の課題が多くなってしまう。

【0057】

図４は、参考例に係る半導体装置１Ｘの部分拡大断面図である。半導体装置１Ｘは、第２金属層２２を省略したこと以外は、前述の半導体装置１と同様に構成される。

【0058】

半導体装置１Ｘでは、図４に示すように、第１金属層１０２１上にはんだ１０６０が設けられる。このため、保護膜１０４０の開口部１０４１付近の位置Ｐにおいて、はんだ１０６０と第１金属層１０２１と保護膜１０４０とが互いに接触する。はんだ１０６０と第１金属層１０２１と保護膜１０４０との線膨張係数差に起因する熱応力により、図４中の矢印で示すように、第１金属層１０２１にクラックが発生する虞がある。このクラックは、半導体基板１０１０と第１金属層１０２１との界面に至りやすいことから、半導体装置１Ｘの信頼性の低下を招く。

【0059】

特許文献１では、このクラックを防止するため、開口部１０４１内において第１金属層１０２１上にＮｉ層を設けたうえで、このＮｉ層の外縁を覆うように保護膜１０４０上にポリイミド等の樹脂で構成される保護膜を追加した構成が採用される。

【0060】

しかし、この構成では、第１金属層１０２１と当該Ｎｉ層との間に保護膜１０４０の一部が介在するため、保護膜１０４０の熱膨張に起因して当該Ｎｉ層が第１金属層から剥離する虞がある。また、保護膜１０４０のほかに追加の保護膜が必要となるので、製造工程が複雑化してしまい、この結果、高コスト化を招くという課題もある。

【0061】

これに対し、前述の半導体装置１では、追加の保護膜を設けなくても、第１金属層２１が開口部４１から露出されるのを確実に防止することができる。このため、はんだ接続によるはんだ６０と第１金属層２１との接触が防止されるので、第１金属層２１の熱応力によるクラックの発生を低減することができる。これにより、半導体装置１のパワーサイクル耐量を高めることができる。また、第１金属層２１と第２金属層２２との間に保護膜４０が介在しないので、特許文献１のような第２金属層２２の剥離の問題も生じないので、半導体装置１の信頼性を向上させることができる。また、追加の保護膜を設ける必要がないので、特許文献１に記載の装置に比べて製造工程の簡単化を図ることができる。この結果、半導体装置１の低コスト化を図ることもできる。

【0062】

１－３．半導体装置の製造方法
図５は、第１実施形態に係る半導体装置１の製造方法の流れを示す図である。当該製造方法は、図５に示すように、基板準備工程Ｓ１０と金属層形成工程Ｓ２０と保護膜形成工程Ｓ３０とをこの順に含む。

【0063】

基板準備工程Ｓ１０は、半導体基板１０に、層間絶縁膜１１４と、絶縁膜１２３と、ポリシリコンのゲートランナー１３０と、を形成する。金属層形成工程Ｓ２０は、第１金属層２１および第２金属層２２を形成する。本実施形態では、金属層形成工程Ｓ２０が第１成膜工程Ｓ２１と第２成膜工程Ｓ２２とエッチング工程Ｓ２３とをこの順に含む。第１成膜工程Ｓ２１は、第１金属層２１のための第１金属膜２１０を形成する。第２成膜工程Ｓ２２は、第２金属層２２のための第２金属膜２２０を形成する。エッチング工程Ｓ２３は、第１金属膜２１０および第２金属膜２２０を一括してエッチングすることにより、第１金属層２１および第２金属層２２を形成する。保護膜形成工程Ｓ３０は、保護膜４０を形成する。

【0064】

以下、各工程を順に詳細に説明する。

【0065】

図６は、基板準備工程Ｓ１０を説明するための図である。基板準備工程Ｓ１０では、図６に示すように、半導体基板１０と、層間絶縁膜１１４と、絶縁膜１２３と、ポリシリコンのゲートランナー１３０と、が形成されて準備される。半導体基板１０の製造方法は、特に限定されず、公知の手法を用いることができる。図６では、半導体基板１０がドレインパッド５０を含む。なお、ドレインパッド５０の形成は、基板準備工程Ｓ１０の後であってもよい。

【0066】

図７は、金属層形成工程Ｓ２０の第１成膜工程Ｓ２１を説明するための図である。第１成膜工程Ｓ２１では、図７に示すように、半導体基板１０上に第１金属膜２１０がスパッタ等により成膜される。第１金属膜２１０は、後述のエッチング工程Ｓ２３を経て第１金属層２１となる膜であり、例えば、ＡｌまたはＡｌ合金で構成される。図７に示す例では、第１金属膜２１０が半導体基板１０上のおもて面の全域にわたり形成される。

【0067】

図８は、金属層形成工程Ｓ２０の第２成膜工程Ｓ２２を説明するための図である。第２成膜工程Ｓ２２では、図８に示すように、第１金属膜２１０上に第２金属膜２２０がスパッタにより成膜される。第２金属膜２２０は、後述のエッチング工程Ｓ２３を経て第２金属層２２となる膜であり、例えば、Ｎｉ、Ｎｉ合金またはＡｕで構成される。また、第２金属膜２２０はスパッタはんだで形成されてもよい。スパッタはんだは、ターゲットにはんだ材料を用いたスパッタで形成される。図８に示す例では、第２金属膜２２０が第１金属膜２１０上の全域にわたり形成される。

【0068】

図９は、金属層形成工程Ｓ２０のエッチング工程Ｓ２３を説明するための図である。エッチング工程Ｓ２３では、第１金属膜２１０および第２金属膜２２０が一括してエッチングされる。これにより、図９に示すように、第１金属層２１および第２金属層２２が形成される。エッチング工程Ｓ２３でのエッチング方法は、特に限定されず、ウエットエッチングでもよいし、ドライエッチングでもよい。エッチング工程Ｓ２３は、第２金属膜２２０上にフォトマスクを適宜に形成した状態で行われる。

【0069】

エッチング工程Ｓ２３では、第２金属膜２２０に対するエッチングレートが第１金属膜２１０に対するエッチングレートよりも速いことが好ましい。これにより、前述のように、外周面２１ａおよび外周面２２ａのそれぞれがＺ２方向に向かうに従って広がるように傾斜する。この結果、保護膜形成工程Ｓ３０において保護膜４０を容易に第１金属層２１および第２金属層２２に対して隙間なく密着させることができる。

【0070】

図１０は、保護膜形成工程Ｓ３０を説明するための図である。保護膜形成工程Ｓ３０では、図１０に示すように、保護膜４０が形成される。具体的には、保護膜形成工程Ｓ３０は、例えば、半導体基板１０のおもて面の全域にわたりポリイミド膜を形成した後、当該樹脂膜をフォトリソグラフィおよびエッチングにより当該ポリイミド膜を選択的に除去することにより、開口部４１を有する保護膜４０を形成する。

【0071】

その後、図示しないが、半導体基板１０をダイシングによりチップ状に個片化した後、開口部４１内の第２金属層２２にはんだ６０を形成することにより、端子等とソースパッド２０とのはんだ接合が行われる。これにより、半導体装置１が得られる。

【0072】

以上の半導体装置１の製造方法では、信頼性に優れる半導体装置１を低コストで製造することができる。また、本実施形態では、前述のように、金属層形成工程Ｓ２０が第１成膜工程Ｓ２１と第２成膜工程Ｓ２２とエッチング工程Ｓ２３とを含むので、第１金属膜２１０および第２金属膜２２０を個別にエッチングする態様に比べて、製造コストを低減することができる。

【0073】

２．第２実施形態
以下、本開示の第２実施形態について説明する。以下に例示する形態において作用および機能が前述の実施形態と同様である要素については、前述の実施形態の説明で使用した符号を流用して各々の詳細な説明を適宜に省略する。

【0074】

図１１は、第２実施形態に係る半導体装置１Ａの部分拡大断面図である。半導体装置１Ａは、第３金属層２３を追加したこと以外は、第１実施形態の半導体装置１Ａと同様に構成される。

【0075】

第３金属層２３は、第２金属層２２上に設けられ、平面視で前記開口部４１内に位置する。第３金属層２３は、例えば、ニッケル（Ｎｉ）単体で構成されるか、ニッケル－リン合金、ニッケル－スズ－リン合金等のニッケル合金で構成されるか、または、金（Ａｕ）単体で構成される。好ましくは、第３金属層２３は、金（Ａｕ）で構成される。第３金属層２３は、めっきにより形成される。なお、第３金属層２３を構成する材料は、第２金属層２２を構成する材料と同一であっても異なってもよい。

【0076】

このように半導体装置１Ａが第３金属層２３を備えることにより、はんだ接合部へのはんだ６０の濡れ性をより向上させることができる。また、第３金属層２３を設けることにより第２金属層２２の厚さを薄くすることができる。

【0077】

本実施形態の前記第２金属層２２の厚さＴ２は、１μｍ以上２μｍ以下の範囲内にあることが好ましい。この場合、第３金属層２３を設けても、第２金属層２２および第３金属層２３の全体の応力を低減しつつ、第２金属層２２および第３金属層２３のはんだ食われによりはんだ６０が第１金属層２１に至ることを好適に防止することができる。

【0078】

また、第３金属層２３の厚さＴ３は、０．１μｍ以上１μｍ以下の範囲内にあることが好ましい。この場合、第３金属層２３を設けても、第２金属層２２および第３金属層２３の全体の応力を低減しつつ、第２金属層２２および第３金属層２３のはんだ食われによりはんだ６０が第１金属層２１に至ることを好適に防止することができる。

【0079】

以上の第２実施形態によっても、半導体装置１Ａの低コスト化を図りつつ信頼性を向上させることができる。

【0080】

３．第３実施形態
以下、本開示の第３実施形態について説明する。以下に例示する形態において作用および機能が前述の実施形態と同様である要素については、前述の実施形態の説明で使用した符号を流用して各々の詳細な説明を適宜に省略する。

【0081】

図１２は、第３実施形態に係る半導体装置１Ｂの部分拡大断面図である。半導体装置１Ｂは、第２金属層２２に代えて第２金属層２２Ｂを備えること以外は、第１実施形態の半導体装置１と同様に構成される。

【0082】

第２金属層２２Ｂは、貫通孔２２ｂを有すること以外は、第２実施形態の第２金属層２２と同様に構成される。貫通孔２２ｂは、平面視で保護膜４０に重なる位置に配置される。このため、保護膜４０の一部が貫通孔２２ｂに入り込むので、保護膜４０と第２金属層２２との密着性をアンカー効果により高めることができる。この結果、半導体装置１Ｂの信頼性がより高められる。

【0083】

なお、貫通孔２２ｂは、保護膜４０により覆われていればよく、貫通孔２２ｂの形状、位置、大きさ、範囲等の態様は、特に限定されず、任意である。

【0084】

以上の第３実施形態によっても、半導体装置１Ｂの低コスト化を図りつつ信頼性を向上させることができる。

【0085】

４．変形例
本開示は前述の実施形態に限定されるものではなく、以下に述べる各種の変形が可能である。また、実施形態および各変形例を適宜組み合わせてもよい。

【0086】

４－１．変形例１
例えば、第２実施形態と第３実施形態とを組み合わせてもよい。すなわち、第２実施形態の第２金属層２２は、第３実施形態の第２金属層２２Ｂであってもよいし、第３実施形態の半導体装置１Ｂは、第２実施形態の第３金属層２３を備えてもよい。

【0087】

４－２．変形例２
前述の実施形態では、ソースパッド２０およびゲートパッド３０のそれぞれが第１金属層２１および第２金属層２２を有する態様が例示されるが、この態様に限定されない。半導体装置がダイオードを有する場合、当該ダイオードのパッドについても、前述のソースパッド２０およびゲートパッド３０と同様の構成が採用され得る。

【符号の説明】

【0088】

１…半導体装置、１Ａ…半導体装置、１Ｂ…半導体装置、１Ｘ…半導体装置、１０…半導体基板、１０ａ…活性領域、１０ｂ…エッジ終端領域、１１…ｎ＋型出発基板、１２…ドリフト層、１３…ｎ型領域、１４…ｐ型ウェル層、１５…ｎ型ソース領域、１６…トレンチ、２０…ソースパッド、２１…第１金属層、２１ａ…外周面、２２…第２金属層、２２Ｂ…第２金属層、２２ａ…外周面、２２ｂ…貫通孔、２３…第３金属層、３０…ゲートパッド、４０…保護膜、４１…開口部、４２…開口部、５０…ドレインパッド、６０…はんだ、１１０…単位セル、１１１…ゲート絶縁膜、１１２…ゲート電極、１１３…ｐ型領域、１１４…層間絶縁膜、１２０…耐圧構造、１２１…ＪＴＥ構造、１２２…ＦＬＲ構造、１２３…絶縁膜、１３０…ゲートランナー、１３１…ｐ型領域、２１０…第１金属膜、２２０…第２金属膜、Ｐ…位置、ＳＤ…部分、Ｓ１０…基板準備工程、Ｓ２０…金属層形成工程、Ｓ２１…第１成膜工程、Ｓ２２…第２成膜工程、Ｓ２３…エッチング工程、Ｓ３０…保護膜形成工程、Ｔ１…厚さ、Ｔ２…厚さ、Ｔ３…厚さ。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】