特開 2024-176418 電子装置およびそのプログラム書き込み方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024176418

(43)【公開日】2024-12-19

(54)【発明の名称】電子装置およびそのプログラム書き込み方法

(51)【国際特許分類】

   G06F 8/60 20180101AFI20241212BHJP

【ＦＩ】

G06F8/60

【審査請求】未請求

【請求項の数】6

【出願形態】ＯＬ

(21)【出願番号】P 2023094933

(22)【出願日】2023-06-08

(71)【出願人】

【識別番号】000005049

【氏名又は名称】シャープ株式会社

(74)【代理人】

【識別番号】100103034

【弁理士】

【氏名又は名称】野河 信久

(74)【代理人】

【識別番号】100159385

【弁理士】

【氏名又は名称】甲斐 伸二

(74)【代理人】

【識別番号】100163407

【弁理士】

【氏名又は名称】金子 裕輔

(74)【代理人】

【識別番号】100166936

【弁理士】

【氏名又は名称】稲本 潔

(74)【代理人】

【識別番号】100174883

【弁理士】

【氏名又は名称】冨田 雅己

(74)【代理人】

【識別番号】100189429

【弁理士】

【氏名又は名称】保田 英樹

(74)【代理人】

【識別番号】100213849

【弁理士】

【氏名又は名称】澄川 広司

(72)【発明者】

【氏名】遊田 博之

【テーマコード（参考）】

5B376

【Ｆターム（参考）】

5B376AB04

5B376AB31

(57)【要約】

【課題】多数のサブプロセッサを備える電子機器であっても対象のサブプロセッサの数だけメインプロセッサのポートを準備する必要がない構成を提供する。
【解決手段】複数のサブプロセッサとメインプロセッサとを備える電子装置であって、メインプロセッサは、グループ単位で各サブプロセッサを選択する選択信号を出力するグループ選択ポートを有し、各サブプロセッサは、選択信号を受ける選択受領ポートと、プログラム書込モードの開始指示を受ける開始受領ポートとを有し、各グループの少なくとも１つのサブプロセッサは、他グループのサブプロセッサへ開始指示を送る開始送出ポートを有し、メインプロセッサは、プログラム書き込みを行う対象グループを選択し、他のグループの何れかのサブプロセッサに指示を送って対象のグループに属する１以上のサブプロセッサのプログラム書込みモードを個別に開始させる電子装置。
【選択図】図２

【特許請求の範囲】

【請求項1】

複数のサブプロセッサと、メインプロセッサとが通信接続された電子装置であって、
前記メインプロセッサは、
グループ単位で各サブプロセッサを選択する選択信号を出力するグループ選択ポートと、
各サブプロセッサへプログラムデータを送るプログラム送出ポートと、を有し、
各サブプロセッサは、
前記選択信号を受ける選択受領ポートと、
前記プログラムデータを受信するプログラム受信ポートと、
プログラム書込モードの開始指示を受ける開始受領ポートと、を有し、
各グループの少なくとも１つのサブプロセッサは、他グループの何れかのサブプロセッサへ前記開始指示を送る１以上の開始送出ポートを有し、
前記メインプロセッサは、前記グループ選択ポートを用いてプログラム書き込みを行う対象グループを選択し、他のグループの何れかのサブプロセッサに指示を送って対象のグループに属する１以上のサブプロセッサのプログラム書込みモードを個別に開始させ、前記プログラム送出ポートを用いて前記プログラム書込モードを開始したサブプロセッサへプログラムデータを送る電子装置。

【請求項2】

前記メインプロセッサは、
共通の通信ポートを用いて各サブプロセッサと通信し、
同一グループの各サブプロセッサに共通のグループ選択ラインで各サブプロセッサの前記グループ選択ポートを駆動する請求項１に記載の電子装置。

【請求項3】

各サブプロセッサは、リセット信号を受領するリセットポートと、リセットが解除される際にアサートされている場合は前記プログラム書込モードで処理を開始するブート信号ポートとを有し、
前記メインプロセッサは、各サブプロセッサのブート信号ポートを共通のブート信号線で駆動し、
他のグループの何れかのサブプロセッサは、対象グループの１以上のサブプロセッサへ前記開始指示として個別のリセット信号を送る前記開始送出ポートとしてのリセット出力ポートを有する請求項１に記載の電子装置。

【請求項4】

各サブプロセッサとそれ以外の通信可能な機器の何れかに前記プログラム送出ポートの接続先を切り替える接続切替回路をさらに備え、
前記接続切替回路は前記ブート信号線がアサート状態の場合は前記プログラム送出ポートを各サブプロセッサと接続し、ネゲート状態の場合はそれ以外の機器と接続する請求項３に記載の電子装置。

【請求項5】

複数のサブプロセッサと通信接続されたメインプロセッサが、
グループ単位で各サブプロセッサを選択するグループ選択ポートを用いて、プログラム書き込みを行う対象グループを選択するステップと、
通信を介して他のグループの何れかのサブプロセッサに対して指示を送り、対象のグループに属する１以上のサブプロセッサのプログラム書込モードを個別に開始させるステップと、
プログラム送出ポートを用いて、前記プログラム書込モードを開始したサブプロセッサへプログラムデータを送るステップと、
を備える電子装置のプログラム書き込み方法。

【請求項6】

前記メインプロセッサは、第１のグループを選択してそのグループの第１のサブプロセッサのプログラム書込モードを開始させるように他のグループの何れかのサブプロセッサに指示し、前記プログラム書込モードを開始した第１のサブプロセッサ用のプログラムデータを送り、第１のサブプロセッサのプログラム書き込みが終了したら通常のモードで動作させると共に第２のサブプロセッサのプログラム書込モードを開始させるように他のグループの何れかのサブプロセッサに指示して第１のグループの各サブプロセッサに対するプログラム書き込みを順次実行し、
第１のグループの各サブプロセッサのプログラム書き込みが終了したら第２のグループを選択してそのグループの各サブプロセッサに対するプログラム書き込みを順次実行することにより各グループの各サブプロセッサへのプログラム書き込みを実行する請求項５に記載のプログラム書き込み方法。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、プログラム書込モードを有する複数のサブプロセッサと各サブプロセッサと通信するメインプロセッサを備える電子装置およびそのプログラム書き込み方法に関する。

【背景技術】

【0002】

電子装置の中には、複数のマイクロコンピュータ等のプロセッサを備えるものがある。それら複数のプロセッサのうちで主となるメインプロセッサに従となる複数のサブプロセッサが通信接続されているものがある。従来、特に回路規模が比較的小さなマイクロコンピュータのプログラムは書き換え不可能なＲＯＭ（Read Only Memory）に格納されたものが多かった。しかし、半導体技術の進展によりフラッシュメモリ等の書き換え可能な不揮発性メモリが安価に安定して製造できるようになり、小さなマイクロコンピュータであっても書き換え可能な不揮発性メモリにプログラムを格納することが一般的になっている。それに伴って、プログラム書込モードを備えるプロセッサが普及している。

【0003】

電子機器にプロセッサが搭載される際に、電子機器の制御プログラムがプログラムを格納するメモリに書き込まれる。しかし、その後も必要に応じて更新されたプログラムをメモリに書き込むことが行われる。電子機器に新たな機能を追加したり不具合を修正したりするための所謂プログラム更新である。すでに市場に出荷されてユーザに使用されている段階でもユーザの手で更新可能なように、プログラムの書き込みに専門知識や専用のツールを必要とせず、オンボード状態で可能とすることが望まれている。

【0004】

それに関し、不揮発性メモリを有するマイコンを複数備え、マイコンの各々についてオンボード状態で書き換えが可能で、かつ、特定のマイコンが他のマイコンの動作を監視して異常検出時に上記他のマイコンをリセットするための動作を行うものが知られている（例えば、特許文献１参照）。

【先行技術文献】

【特許文献】

【0005】

【特許文献1】特開２０００－２３５４８７号公報

【発明の概要】

【発明が解決しようとする課題】

【0006】

メインプロセッサを介してサブプロセッサのプログラムを更新するには更新対象のサブプロセッサとメインプロセッサを１対１接続する必要がある。１対１接続するには対象のサブプロセッサを個別に選択できるように選択信号やリセット信号を対象のサブプロセッサの数だけ準備する必要があり、そのためにメインプロセッサのポート数が増大してしまう。本開示は、以上のような事情を考慮してなされたものであって、多数のサブプロセッサを備える電子機器であっても対象のサブプロセッサの数だけメインプロセッサのポートを準備する必要がない構成を提供するものである。

【課題を解決するための手段】

【0007】

本開示は、複数のサブプロセッサと、メインプロセッサとが通信接続された電子装置であって、前記メインプロセッサは、グループ単位で各サブプロセッサを選択する選択信号を出力するグループ選択ポートと、各サブプロセッサへプログラムデータを送るプログラム送出ポートと、を有し、各サブプロセッサは、前記選択信号を受ける選択受領ポートと、前記プログラムデータを受信するプログラム受信ポートと、プログラム書込モードの開始指示を受ける開始受領ポートと、を有し、各グループの少なくとも１つのサブプロセッサは、他グループの何れかのサブプロセッサへ前記開始指示を送る１以上の開始送出ポートを有し、前記メインプロセッサは、前記グループ選択ポートを用いてプログラム書き込みを行う対象グループを選択し、他のグループの何れかのサブプロセッサに指示を送って対象のグループに属する１以上のサブプロセッサのプログラム書込みモードを個別に開始させ、前記プログラム送出ポートを用いて前記プログラム書込モードを開始したサブプロセッサへプログラムデータを送る電子装置を提供する。

【0008】

また、異なる観点から本開示は、複数のサブプロセッサと通信接続されたメインプロセッサが、グループ単位で各サブプロセッサを選択するグループ選択ポートを用いて、プログラム書き込みを行う対象グループを選択するステップと、通信を介して他のグループの何れかのサブプロセッサに対して指示を送り、対象のグループに属する１以上のサブプロセッサのプログラム書込モードを個別に開始させるステップと、プログラム送出ポートを用いて、前記プログラム書込モードを開始したサブプロセッサへプログラムデータを送るステップと、を備える電子装置のプログラム書き込み方法を提供する。

【発明の効果】

【0009】

本開示による電子装置において、メインプロセッサは、プログラム書き込みを行う対象グループを選択し、他のグループの何れかのサブプロセッサに指示を送って対象のグループに属する１以上のサブプロセッサのプログラム書込みモードを個別に開始させるので、多数のサブプロセッサを備える電子機器であっても対象のサブプロセッサの数だけメインプロセッサのポートを準備する必要がない構成を実現できる。
本開示によるプログラム書き込み方法によれば、多数のサブプロセッサを備える電子機器であっても、各サブプロセッサを複数のグループに分けて何れかのサブプロセッサの未使用ポートに他のグループのサブプロセッサへの開始送出ポートを割当てることができ、各グループの各サブプロセッサへのプログラム書き込みを実行することができる。
も同様の作用効果を奏する。

【図面の簡単な説明】

【0010】

【図1】本開示の実施形態において、画像処理装置の構成例を示すブロック図である。

【図2】図１に示す画像処理装置のメインプロセッサとサブプロセッサの信号接続の例を示す説明図である。

【図3】図２に示す各サブプロセッサへのプログラム書き込みの手順の例を示す第１のタイミングチャートである。

【図4】図２に示す各サブプロセッサへのプログラム書き込みの手順の例を示す第２のタイミングチャートである。

【発明を実施するための形態】

【0011】

以下、図面を用いて本開示をさらに詳述する。なお、以下の説明は、すべての点で例示であって、本開示を限定するものと解されるべきではない。
（実施の形態１）
≪画像処理装置の構成例≫
まず、この実施形態における電子装置の一態様である画像処理装置について述べる。
図１は、本開示の実施形態において、画像処理装置の構成例を示すブロック図である。この実施形態における画像処理装置１００は、原稿画像を読み取るスキャナ部４０と画像を印刷するエンジン部５０を備えた複合機である。図１のブロック図に示すように、画像処理装置１００は、制御部１０、記憶装置２０、通信部２２、操作部３０、画像を読み取るスキャナ部４０および画像を印刷するエンジン部５０を備える。制御部１０は、操作制御部１１、ファイル制御部１２、ジョブ管理部１３、ジョブ実行部１４および画像処理部１５を含む。制御部１０は、画像処理装置１００の制御を行う。画像処理部１５は、入力処理部１６および出力画像生成部１７を含む。

【0012】

記憶装置２０は、ＤＲＡＭ等の揮発性メモリおよびＨＤＤやフラッシュメモリ等の不揮発性メモリを備える。記憶装置２０は、プロセッサが実行する制御プログラムやスキャナ部４０が読取、画像処理部１５が処理する画像を格納する。さらに、ファイル制御部１２、ジョブ管理部１３、ジョブ実行部１４、画像処理部１５の制御に係るデータを格納する。記憶装置２０が、制御部１０のメモリと一体に構成されてもよい。通信部２２は、ネットワークを介して外部の機器とデータの通信を行うための回路である。

【0013】

操作部３０は、例えば、液晶あるいは有機ＥＬのディスプレイ装置を有し、操作制御部１１の制御に従った画面を表示する。また、操作部３０は、タッチパネル等の操作入力デバイスを含み、操作部３０に対するユーザの操作を検出する。操作制御部１１は、操作入力デバイスが検出する操作の信号を認識する。

【0014】

スキャナ部４０は、読み取るべき原稿を置く原稿台、原稿台に置かれた原稿を走査する走査機構、原稿を搬送する原稿送り装置および走査された原稿の画像を読み取るイメージセンサを含む。エンジン部５０は、例えば電子写真方式により印刷すべき可視画像を形成する画像形成部、印刷用紙を給送する給紙搬送機構、画像形成部が形成した可視画像を給送された印刷用紙に転写する転写機構、転写された画像を印刷用紙に定着させる定着機構を含む。

【0015】

ファイル制御部１２は記憶装置２０へのファイルの保存や読み出し、記憶装置２０へのファイルの展開などを行う。ジョブ管理部１３は、コピージョブ、スキャナジョブあるいはプリントジョブ等の各種ジョブの登録や削除、停止の処理を行う。ジョブ管理部に登録されたジョブが実行可能な状態になると、ジョブ管理部１３はジョブ実行部１４にジョブの実行開始を要求する。ジョブ実行部１４は、ジョブ管理部１３によって登録されたジョブの実行開始の可否を判定したり、設定に応じたジョブをエンジン部５０、スキャナ部４０および画像処理部１５に実行させたりする。ジョブ実行部１４は、スキャナ部４０およびエンジン部５０に配置された図示しないセンサーが検出した状態を認識する。そして、スキャナ部４０およびエンジン部５０に配置された図示しないモータ、アクチュエータ、デバイス等の動作を制御する。また、画像処理部１５は、画像処理部１５の画像に係る処理を制御する。そして、原稿の画像の読み取り、印刷およびプレビュー等、ジョブに係る処理を実行する。

【0016】

制御部１０は、具体的な構成態様として、プロセッサを中心に構成される。プロセッサに加えて、ワークメモリ、入出力インターフェース回路、タイマ回路、画像処理回路、通信回路等のハードウェア資源で構成される。前記プロセッサが記憶装置２０に予め格納された制御プログラムを実行することによって操作の認識、表示の制御、原稿画像の読取りや画像の印刷等に係る各種のジョブ、即ち、画像形成に係る一連の処理を実行する。ソフトウェア資源とハードウェア資源とが協働して制御部１０としての機能が実現される。

【0017】

さらに、操作部３０、スキャナ部４０およびエンジン部５０は、それぞれプロセッサを備える。例えば、操作部３０は、ディスプレイ装置を制御するプロセッサおよび操作入力デバイスを制御するプロセッサを備える。スキャナ部４０は、走査機構およびイメージセンサを制御するプロセッサおよび原稿搬送装置を制御するプロセッサを備える。エンジン部５０は、画像形成部を制御するプロセッサおよび給紙搬送機構を制御するプロセッサを備える。制御部１０のプロセッサは、メインプロセッサとして操作部３０、スキャナ部４０およびエンジン部５０のプロセッサと通信して制御を統括する。操作部３０、スキャナ部４０およびエンジン部５０が備えるそれぞれのプロセッサは、サブプロセッサとしてメインプロセッサからの指示に基づいて制御を行う。図１に鎖線の矩形でメインプロセッサおよびサブプロセッサの所在を示している。

【0018】

≪メインプロセッサとサブプロセッサの信号接続例≫
続いて、メインプロセッサとサブプロセッサの信号接続の例について述べる。図２は、図１に示す画像処理装置のメインプロセッサとサブプロセッサの信号接続の例を示す説明図である。図２に示すように、メインプロセッサ７０と複数のサブプロセッサＧ１－０、…Ｇ１－ｎ、Ｇ２－０、…Ｇ２－ｍとは、通信信号のほかにＢＯＯＴ信号で接続されている。通信信号は２系統あり、１つは各サブプロセッサのプログラム書き込み時にメインプロセッサ７０との通信を行うプロセッサ間通信の系統であり、図２に示す例ではＳＰＩ（Serial Peripheral Interface）通信が適用されている。メインプロセッサ７０に示すＳＰＩＣＬＫ（クロック信号）、ＭＯＳＩ（メイン出力／サブノード入力信号）、ＭＩＳＯ（メイン入力／サブノード出力信号）はそのＳＰＩ通信のための信号である。各信号はサブプロセッサの数によらず共通の信号線である。ＭＯＳＩおよびＭＩＳＯは、メインプロセッサが各サブプロセッサと通信する通信ポートに相当する。

【0019】

図２に示す例では、ＳＰＩ通信に用いられるもう一つのＣＳ（チップセレクト）信号について特徴的な構成の一つを有しており、サブＣＰＵを複数のグループに分けてグループ単位で共通の信号線としている。具体的には、図２にＳＳ０信号で示す第１グループと、ＳＳ１信号で示す第２グループに分けグループ単位で選択する構成である。メインプロセッサ７０においてＳＳ０およびＳＳ１を出力するポートは、グループ選択ポートに相当する。各サブプロセッサにおいてＳＳ０信号またはＳＳ１信号を受領するポートは、選択受領ポートに相当する。もう一つの特徴的な構成は、同じグループに属するサブプロセッサのＭＯＳＩ信号およびＭＩＳＯ信号が直列に接続されメインプロセッサ７０を含めて信号が一巡するようになっている点である。なお、プロセッサ間の通信方式はＳＰＩ通信に限定されるものでなく、例えばＩ^２Ｃなどであってもよく他の通信方式でもかまわない。

【0020】

２系統の通信信号のうち残りの１系統は対象のサブプロセッサに書き込むべきプログラムデータを送る信号線である。図２に示す例ではＵＡＲＴ（Universal Asynchronous Receiver Transmitter）を用いている。メインプロセッサ７０のＵＡＲＴは、プログラム送出ポートに相当する。各サブプロセッサのＵＡＲＴは、プログラム受信ポートに相当する。同一グループの複数のサブプロセッサにプログラム書き込みを行う場合、メインプロセッサ７０は同時に複数のサブプロセッサのプログラム書き込みを行うのでなく、サブプロセッサに共通のＵＡＲＴを介して１つずつ順番に書き込みを行う。その際、メインプロセッサ７０は、リセット信号を制御するサブプロセッサのグループＳＰＩ通信を行う。この態様によれば、各サブプロセッサに共通の通信ポート（ＵＡＲＴ）を用いてプログラム書き込みを行うので、多数のサブプロセッサを備える電子機器であってもメインプロセッサのポート数がサブプロセッサの数に比例して占有されるということがない。メインプロセッサ７０のＵＡＲＴは、好ましくは通常動作時に画像処理装置１００の周辺装置等の制御に適用されるものである。周辺装置の一例はフィニッシャである。オプションで装着される周辺装置であってもよい。サブプロセッサの書き込みを行う際には、接続切替回路８０を用いてそのＵＡＲＴの信号線を切り替えて使用する。サブプロセッサの書き込みは、画像処理装置を通常動作のモードからプログラムアップデートのモードに切り替えて行うことを前提としており、プログラムアップデートのモードで周辺装置は動作させないからである。この態様によれば、サブプロセッサへのプログラム書き込みを行わない通常の動作モードでサブプロセッサ以外の機器へデータを送るポートを利用してサブプロセッサへプログラムデータを送ることができる。なお、プログラムデータの通信（通常モードでは周辺装置等との通信）はＵＡＲＴに限定されるものでなく、例えばＩ^２Ｃなどであってもよく他の通信方式でもかまわない。

【0021】

ＢＯＯＴ信号は、サブプロセッサを通常動作のモードからプログラム書込モードに移行させるための信号である。この信号がアサート状態（ハイレベル）でリセット信号が解除されると、サブプロセッサはプログラム書込モードで起動するものとする。なお、リセット解除以外のタイミングでＢＯＯＴ信号がアサート状態になっても、サブプロセッサは通常動作のモードを継続する。各サブプロセッサにおいてＢＯＯＴ信号を受領するポートはブート信号ポートに相当する。

【0022】

図２に示す例のさらに特徴的な構成の一つは、各サブプロセッサのリセット信号が、異なるグループのサブプロセッサに接続されている点である。具体的には、第１グループのサブプロセッサＧ１－０、Ｇ１－１～Ｇ１－ｎのリセット信号は、第２グループのサブプロセッサＧ２－０に接続されている。第２グループのサブプロセッサＧ２－０、Ｇ２－１～Ｇ２－ｍのリセット信号は、第１グループのサブプロセッサＧ１－０に接続されている。各サブプロセッサのリセット信号を受領する端子は開始受領ポートに相当する。他グループのサブプロセッサへリセット信号を送出するポートは、開始送出ポートに相当する。この態様によれば、各サブプロセッサのプログラム書込モードを開始させる個別のリセット信号を、メインプロセッサから提供するのでなく他グループのサブプロセッサから提供するので、多数のサブプロセッサを備える電子機器であってもメインプロセッサのポート数がサブプロセッサの数に比例して占有されるということがない。

【0023】

≪サブプロセッサへのプログラム書込みの手順例≫
続いて、図２に示すようにメインプロセッサ７０と各サブプロセッサが接続された構成において、各サブプロセッサへのプログラム書き込みの手順の例について述べる。図３および図４は、図２に示す各サブプロセッサへのプログラム書き込みの手順の例を示すタイミングチャートである。図３に示すように、時刻がＴ０で画像処理装置１００の電源がオンになりメインプロセッサ７０のリセットが解除されて処理（通常動作）を開始する。サブプロセッサＧ１－０およびＧ２－０は、いずれも電源がオンになると他のグループのサブプロセッサのリセットを解除し、従って各サブプロセッサは通常動作を開始する。

【0024】

ユーザの指示に基づいてメインプロセッサ７０がサブプロセッサのプログラム書込みを開始する場合、メインプロセッサ７０はサブプロセッサＧ２－０に対して第１グループのすべてのサブプロセッサをリセットするようにＳＰＩ通信を介して指示を送る。その指示に応答して、サブプロセッサＧ２－０は、サブプロセッサＧ１－０～Ｇ１－ｎのリセット信号をアサートする（図３に示す時刻Ｔ１参照）。第１グループのサブプロセッサＧ１－０～Ｇ１－ｎはリセット状態になって処理を停止する。第２グループのサブプロセッサＧ２－０～Ｇ２－ｍは通常動作を継続する。その後、メインプロセッサ７０はＢＯＯＴ信号をアサートする（図３に示す時刻Ｔ２参照）。第２グループのサブプロセッサＧ２－０～Ｇ２－ｍは通常動作中にＢＯＯＴ信号がアサートされても通常動作を継続する。同時に、メインプロセッサ７０は、接続切替回路８０を用いてＵＡＲＴの接続先を通常動作時の周辺装置からサブプロセッサに切り替える。

【0025】

続いてメインプロセッサ７０は、サブプロセッサＧ２－０に対して第１グループのサブプロセッサＧ１－０のみリセットを解除するようにＳＰＩ通信を介して指示を送る。その指示に応答して、サブプロセッサＧ２－０は、サブプロセッサＧ１－０のリセット信号をネゲートする（図３に示す時刻Ｔ３参照）。ＢＯＯＴ信号がアサートされた状態でリセットが解除されたサブプロセッサＧ１－０は、プログラム書込モードで処理を開始する。第１グループの他のサブプロセッサはリセットされており何も処理を行わない。メインプロセッサ７０は、ＵＡＲＴを介してサブプロセッサＧ１－０へ書き込むべきプログラムデータを送る。サブプロセッサＧ１－０は、ＵＡＲＴを介して送られてくるプログラムデータを受信して自身が実行するプログラムを格納する所定のメモリ領域に書き込む。

【0026】

サブプロセッサＧ１－０へのプログラムの書き込みが終了すると、続けてメインプロセッサ７０は、サブプロセッサＧ２－０に対して第１グループのサブプロセッサＧ１－１のみリセットを解除するようにＳＰＩ通信を介して指示を送る。その指示に応答して、サブプロセッサＧ２－０は、サブプロセッサＧ１－０のリセット信号をアサートし、Ｇ１－１のリセット信号をネゲートする（図３に示す時刻Ｔ５参照）。ＢＯＯＴ信号がアサートされた状態でリセットが解除されたサブプロセッサＧ１－１は、プログラム書込モードで処理を開始する。第１グループの他のサブプロセッサはリセットされており何も処理を行わない。メインプロセッサ７０は、ＵＡＲＴを介してサブプロセッサＧ１－１へ書き込むべきプログラムデータを送る。サブプロセッサＧ１－１は、ＵＡＲＴを介して送られてくるプログラムデータを受信して自身が実行するプログラムを格納する所定のメモリ領域に書き込む。

【0027】

以上のようにして、メインプロセッサ７０は第１グループのサブプロセッサＧ１－０～Ｇ１－ｎを順次プログラム書込モードにしてプログラムの書き込みを行う。サブプロセッサＧ１－ｎへのプログラムの書き込みが終了すると、続けてメインプロセッサ７０はサブプロセッサＧ２－０に対して第１グループのすべてのサブプロセッサをリセットするようにＳＰＩ通信を介して指示を送る。その指示に応答して、サブプロセッサＧ２－０は、サブプロセッサＧ１－０～Ｇ１－ｎのリセット信号をアサートする（図３に示す時刻Ｔ６参照）。続いて、メインプロセッサ７０はＢＯＯＴ信号をネゲートし（図３に示す時刻Ｔ７参照）、その後、第１グループのすべてのサブプロセッサＧ１－０～Ｇ１－ｎのリセット信号をネゲートする（図３に示す時刻Ｔ８参照）。第１グループのサブプロセッサＧ１－０～Ｇ１－ｎは、通常動作のモードで処理を開始する。

【0028】

続けてメインプロセッサ７０は、サブプロセッサＧ１－０に対して第２グループのすべてのサブプロセッサをリセットするようにＳＰＩ通信を介して指示を送る。その指示に応答して、サブプロセッサＧ１－０は、サブプロセッサＧ２－０～Ｇ１－ｍのリセット信号をアサートする（図４に示す時刻Ｔ１１参照）。第２グループのサブプロセッサＧ２－０～Ｇ１－ｍはリセット状態になって処理を停止する。第１グループのサブプロセッサＧ１－０～Ｇ１－ｎは通常動作を継続する。その後、メインプロセッサ７０はＢＯＯＴ信号をアサートする（図４に示す時刻Ｔ１２参照）。第１グループのサブプロセッサＧ１－０～Ｇ１－ｎは通常動作中にＢＯＯＴ信号がアサートされても通常動作を継続する。

【0029】

続いてメインプロセッサ７０は、サブプロセッサＧ１－０に対して第２グループのサブプロセッサＧ２－０のみリセットを解除するようにＳＰＩ通信を介して指示を送る。その指示に応答して、サブプロセッサＧ１－０は、サブプロセッサＧ２－０のリセット信号をネゲートする（図４に示す時刻Ｔ１３参照）。ＢＯＯＴ信号がアサートされた状態でリセットが解除されたサブプロセッサＧ２－０は、プログラム書込モードで処理を開始する。第２グループの他のサブプロセッサはリセットされており何も処理を行わない。メインプロセッサ７０は、ＵＡＲＴを介してサブプロセッサＧ２－０へ書き込むべきプログラムデータを送る。サブプロセッサＧ２－０は、ＵＡＲＴを介して送られてくるプログラムデータを受信して自身が実行するプログラムを格納する所定のメモリ領域に書き込む。

【0030】

サブプロセッサＧ２－０へのプログラムの書き込みが終了すると、続けてメインプロセッサ７０は、サブプロセッサＧ１－０に対して第２グループのサブプロセッサＧ２－１のみリセットを解除するようにＳＰＩ通信を介して指示を送る。その指示に応答して、サブプロセッサＧ１－０は、サブプロセッサＧ２－０のリセット信号をアサートし、Ｇ２－１のリセット信号をネゲートする（図４に示す時刻Ｔ１５参照）。ＢＯＯＴ信号がアサートされた状態でリセットが解除されたサブプロセッサＧ２－１は、プログラム書込モードで処理を開始する。第２グループの他のサブプロセッサはリセットされており何も処理を行わない。メインプロセッサ７０は、ＵＡＲＴを介してサブプロセッサＧ２－１へ書き込むべきプログラムデータを送る。サブプロセッサＧ２－１は、ＵＡＲＴを介して送られてくるプログラムデータを受信して自身が実行するプログラムを格納する所定のメモリ領域に書き込む。

【0031】

以上のようにして、メインプロセッサ７０は第２グループのサブプロセッサＧ２－０～Ｇ２－ｍを順次プログラム書込モードにしてプログラムの書き込みを行う。サブプロセッサＧ２－ｍへのプログラムの書き込みが終了すると、続けてメインプロセッサ７０はサブプロセッサＧ１－０に対して第２グループのすべてのサブプロセッサをリセットするようにＳＰＩ通信を介して指示を送る。その指示に応答して、サブプロセッサＧ１－０は、サブプロセッサＧ２－０～Ｇ２－ｍのリセット信号をアサートする（図４に示す時刻Ｔ１６参照）。続いて、メインプロセッサ７０はＢＯＯＴ信号をネゲートする（図４に示す時刻Ｔ１７参照）。同時に、メインプロセッサ７０は、接続切替回路８０を用いてＵＡＲＴの接続先をサブプロセッサから通常動作時の周辺装置に切り替える。その後、第２グループのすべてのサブプロセッサＧ２－０～Ｇ２－ｍのリセット信号をネゲートする（図３に示す時刻Ｔ１８参照）。第１グループのサブプロセッサＧ２－０～Ｇ２－ｍは、通常動作のモードで処理を開始する。以上が、サブプロセッサへのプログラム書込みの手順の例である。

【0032】

（実施の形態２）
図２に示されているように、各サブプロセッサのリセット信号が異なるグループのサブプロセッサに接続されている点は必須の構成である。しかし、同一グループのすべてのプロセッサが他グループの１つのサブプロセッサに接続されている構成は必須でない。他グループの複数のサブプロセッサに分けて接続されてもよい。各サブプロセッサが配置される位置、他グループのサブプロセッサのリセット信号に割り当て可能なポートの数等の状況に応じて他グループの各サブプロセッサのリセット信号の割り当てを決定すればよい。

【0033】

（実施の形態３）
図２に示されているようにグループの数が２個に限定されるものではない。しかし、グループ数が増えるとメインプロセッサ７０の選択信号数が増えてしまうので、メインプロセッサ７０の必要ポート数削減の観点からすればグループ数は２個が好ましい。各サブプロセッサが配置される位置、他グループのサブプロセッサのリセット信号に割り当て可能なポートの数等の状況に応じて３以上のグループ数としてもよい。

【0034】

本開示には、上述した複数の態様のうちの何れかを組み合わせたものも含まれると解されるべきである。
前述した実施の形態の他にも、本開示についての種々の変形例があり得る。それらの変形例は、本開示の範囲に属さないと解されるべきものではない。本開示に係る発明には、請求の範囲と均等の意味および本開示の範囲に属するすべての変形が含まれるべきである。

【符号の説明】

【0035】

１０：制御部、 １１：操作制御部、 １２：ファイル制御部、 １３：ジョブ管理部、 １４：ジョブ実行部、 １５：画像処理部、 １６：入力処理部、 １７：出力画像生成部、 ２０：記憶装置、 ２２：通信部、 ３０：操作部、 ４０：スキャナ部、 ５０：エンジン部、 ７０：メインプロセッサ、 ８０：接続切替回路、 １００：画像処理装置
Ｇ１－０，Ｇ１－１～Ｇ１－ｎ，Ｇ２－０，Ｇ２－１～Ｇ２－ｍ：サブプロセッサ

【図1】

【図2】

【図3】

【図4】