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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024176493
(43)【公開日】2024-12-19
(54)【発明の名称】ゲート駆動装置
(51)【国際特許分類】
H02M 1/08 20060101AFI20241212BHJP
H03K 17/16 20060101ALI20241212BHJP
H03K 17/687 20060101ALI20241212BHJP
【ＦＩ】
H02M1/08 A
H03K17/16 H
H03K17/687 A
【審査請求】未請求
【請求項の数】9
【出願形態】ＯＬ
(21)【出願番号】P 2023095054
(22)【出願日】2023-06-08
(71)【出願人】
【識別番号】509186579
【氏名又は名称】日立Ａｓｔｅｍｏ株式会社
(74)【代理人】
【識別番号】110002365
【氏名又は名称】弁理士法人サンネクスト国際特許事務所
(72)【発明者】
【氏名】高 杭賢
(72)【発明者】
【氏名】田中 信太朗
【テーマコード（参考）】
5H740
5J055
【Ｆターム（参考）】
5H740AA05
5H740BA11
5H740BA12
5H740BB10
5H740BC01
5H740BC02
5H740JA01
5H740JB01
5H740KK01
5J055AX25
5J055BX16
5J055CX08
5J055CX20
5J055DX13
5J055DX22
5J055DX56
5J055EX04
5J055EX07
5J055EY01
5J055EY05
5J055EY12
5J055EY21
5J055GX01
5J055GX02
5J055GX04
5J055GX05
(57)【要約】
【課題】半導体スイッチング素子のスイッチング動作の高速化および低損失化を図ることができるゲート駆動装置の提供。
【解決手段】ゲート駆動装置６００は、ゲート端子Ｇに接続され、ゲート抵抗Ｒ１，Ｒ２を有する経路ＲＴ１と、経路ＲＴ１と並列にゲート端子Ｇに接続され、ゲート抵抗Ｒ３，Ｒ４を有する経路ＲＴ２と、スイッチング素子１０１のスイッチング状態を切り替える際のゲート電流が、経路ＲＴ１および経路ＲＴ２の両方に流れた後に経路ＲＴ１のみに流れるように制御する制御信号生成部４０３，４０４と、を備える。そして、経路ＲＴ２のインダクタンス成分は、経路ＲＴ１のインダクタンス成分よりもインダクタンス成分Ｌ３，Ｌ４だけ大きな値に設定されている。
【選択図】図２
【解決手段】ゲート駆動装置６００は、ゲート端子Ｇに接続され、ゲート抵抗Ｒ１，Ｒ２を有する経路ＲＴ１と、経路ＲＴ１と並列にゲート端子Ｇに接続され、ゲート抵抗Ｒ３，Ｒ４を有する経路ＲＴ２と、スイッチング素子１０１のスイッチング状態を切り替える際のゲート電流が、経路ＲＴ１および経路ＲＴ２の両方に流れた後に経路ＲＴ１のみに流れるように制御する制御信号生成部４０３，４０４と、を備える。そして、経路ＲＴ２のインダクタンス成分は、経路ＲＴ１のインダクタンス成分よりもインダクタンス成分Ｌ３，Ｌ４だけ大きな値に設定されている。
【選択図】図２
【特許請求の範囲】
【請求項1】
半導体スイッチング素子のゲート端子に電圧を印加するゲート駆動装置であって、
前記ゲート端子に接続され、第１ゲート抵抗を有する第１経路と、
前記第１経路と並列に前記ゲート端子に接続され、第２ゲート抵抗を有する第２経路と、
前記半導体スイッチング素子のスイッチング状態を切り替える際のゲート電流が、前記第１経路および前記第２経路の両方に流れた後に、前記第１経路のみに流れるように制御するアクティブゲート制御部と、を備え、
前記第２経路のインダクタンス成分は前記第１経路のインダクタンス成分よりも大きな値に設定されている、ゲート駆動装置。
前記ゲート端子に接続され、第１ゲート抵抗を有する第１経路と、
前記第１経路と並列に前記ゲート端子に接続され、第２ゲート抵抗を有する第２経路と、
前記半導体スイッチング素子のスイッチング状態を切り替える際のゲート電流が、前記第１経路および前記第２経路の両方に流れた後に、前記第１経路のみに流れるように制御するアクティブゲート制御部と、を備え、
前記第２経路のインダクタンス成分は前記第１経路のインダクタンス成分よりも大きな値に設定されている、ゲート駆動装置。
【請求項2】
請求項１に記載のゲート駆動装置において、
前記第１経路は、前記ゲート電流の通電方向を制限するダイオードをさらに備える、ゲート駆動装置。
前記第１経路は、前記ゲート電流の通電方向を制限するダイオードをさらに備える、ゲート駆動装置。
【請求項3】
請求項１に記載のゲート駆動装置において、
前記第２経路の前記インダクタンス成分の少なくとも一部を、インダクタまたはフェライトビーズによって構成する、ゲート駆動装置。
前記第２経路の前記インダクタンス成分の少なくとも一部を、インダクタまたはフェライトビーズによって構成する、ゲート駆動装置。
【請求項4】
請求項１に記載のゲート駆動装置において、
前記第２経路における前記インダクタンス成分の少なくとも一部が、前記第２経路の配線長または前記第２経路における部品のリード線長によって設定される、ゲート駆動装置。
前記第２経路における前記インダクタンス成分の少なくとも一部が、前記第２経路の配線長または前記第２経路における部品のリード線長によって設定される、ゲート駆動装置。
【請求項5】
請求項１に記載のゲート駆動装置において、
前記第１経路に設けられて、前記ゲート電流の通電を許可および遮断する第１制御素子と、
前記第２経路に設けられて、前記ゲート電流の通電を許可および遮断する第２制御素子と、を備え、
前記アクティブゲート制御部は、
前記第１経路および前記第２経路の両方に前記ゲート電流を流す際には、前記第１制御素子による通電の許可に先立ってまたは許可と同時に、前記第２制御素子による通電を許可する、ゲート駆動装置。
前記第１経路に設けられて、前記ゲート電流の通電を許可および遮断する第１制御素子と、
前記第２経路に設けられて、前記ゲート電流の通電を許可および遮断する第２制御素子と、を備え、
前記アクティブゲート制御部は、
前記第１経路および前記第２経路の両方に前記ゲート電流を流す際には、前記第１制御素子による通電の許可に先立ってまたは許可と同時に、前記第２制御素子による通電を許可する、ゲート駆動装置。
【請求項6】
請求項１に記載のゲート駆動装置において、
前記第１経路に設けられて、前記ゲート電流の通電を許可および遮断する第１制御素子と、
前記第２経路に設けられて、前記ゲート電流の通電を許可および遮断する第２制御素子と、を備え、
前記アクティブゲート制御部は、
前記第１経路のみに前記ゲート電流を流すように制御する際には、
前記半導体スイッチング素子のスイッチング電流またはスイッチング電圧のサージピークのタイミングよりも前に、前記第２制御素子による通電を遮断する、ゲート駆動装置。
前記第１経路に設けられて、前記ゲート電流の通電を許可および遮断する第１制御素子と、
前記第２経路に設けられて、前記ゲート電流の通電を許可および遮断する第２制御素子と、を備え、
前記アクティブゲート制御部は、
前記第１経路のみに前記ゲート電流を流すように制御する際には、
前記半導体スイッチング素子のスイッチング電流またはスイッチング電圧のサージピークのタイミングよりも前に、前記第２制御素子による通電を遮断する、ゲート駆動装置。
【請求項7】
請求項１に記載のゲート駆動装置において、
前記第１ゲート抵抗を挟んで前記ゲート端子と反対側の前記第１経路上に設けられ、前記ゲート電流の通電を許可および遮断する第１制御素子と、
前記第２経路に設けられて、前記ゲート電流の通電を許可および遮断する第２制御素子と、を備え、
前記第２経路の一端は前記第１ゲート抵抗と前記第１制御素子との間に接続され、かつ、前記第２経路の他端は前記ゲート端子に接続され、
前記アクティブゲート制御部は、前記第１制御素子および前記第２制御素子による前記ゲート電流の通電の許可および遮断を制御する、ゲート駆動装置。
前記第１ゲート抵抗を挟んで前記ゲート端子と反対側の前記第１経路上に設けられ、前記ゲート電流の通電を許可および遮断する第１制御素子と、
前記第２経路に設けられて、前記ゲート電流の通電を許可および遮断する第２制御素子と、を備え、
前記第２経路の一端は前記第１ゲート抵抗と前記第１制御素子との間に接続され、かつ、前記第２経路の他端は前記ゲート端子に接続され、
前記アクティブゲート制御部は、前記第１制御素子および前記第２制御素子による前記ゲート電流の通電の許可および遮断を制御する、ゲート駆動装置。
【請求項8】
請求項１に記載のゲート駆動装置において、
前記第２経路は、
前記第２ゲート抵抗の一部を構成する第３ゲート抵抗を有し、前記半導体スイッチング素子のゲート容量を充電するための第１配線と、
前記第２ゲート抵抗の一部を構成する第４ゲート抵抗を有し、前記半導体スイッチング素子のゲート容量を放電するための第２配線と、
一端が前記第１配線および前記第２配線に接続され、他端が前記ゲート端子に接続される第３配線と、を備え、
前記第１配線と前記第３配線とから成る配線のインダクタンス成分、および、前記第２配線と前記第３配線とから成る配線のインダクタンス成分は、それぞれ前記第１経路のインダクタンス成分よりも大きな値に設定されている、ゲート駆動装置。
前記第２経路は、
前記第２ゲート抵抗の一部を構成する第３ゲート抵抗を有し、前記半導体スイッチング素子のゲート容量を充電するための第１配線と、
前記第２ゲート抵抗の一部を構成する第４ゲート抵抗を有し、前記半導体スイッチング素子のゲート容量を放電するための第２配線と、
一端が前記第１配線および前記第２配線に接続され、他端が前記ゲート端子に接続される第３配線と、を備え、
前記第１配線と前記第３配線とから成る配線のインダクタンス成分、および、前記第２配線と前記第３配線とから成る配線のインダクタンス成分は、それぞれ前記第１経路のインダクタンス成分よりも大きな値に設定されている、ゲート駆動装置。
【請求項9】
請求項１に記載のゲート駆動装置において、
前記第２経路は、
前記半導体スイッチング素子のゲート容量を充電するためのゲートチャージ電源と前記ゲート端子とを接続する配線と、
前記ゲートチャージ電源と前記ゲート端子との間に設けられ、カソードが前記ゲートチャージ電源に接続されアノードが前記ゲート端子に接続されるダイオードと、
を備える、ゲート駆動装置。
前記第２経路は、
前記半導体スイッチング素子のゲート容量を充電するためのゲートチャージ電源と前記ゲート端子とを接続する配線と、
前記ゲートチャージ電源と前記ゲート端子との間に設けられ、カソードが前記ゲートチャージ電源に接続されアノードが前記ゲート端子に接続されるダイオードと、
を備える、ゲート駆動装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体スイッチング素子のゲート駆動装置に関する。
【背景技術】
【0002】
パワー半導体素子は種々の装置に用いられており、例えば、電力変換装置のインバータ回路のスイッチング素子として用いられている。このようなパワー半導体素子においては、スイッチング動作のターンオンおよびターンオフに伴ってスイッチング損失が発生する。そのため、電力変換装置では、小型化や高出力密度化のために、パワー半導体素子の低損失化が重要となる。例えば、スイッチング速度の調整が可能な構成として、ゲート抵抗の切り替えによる多段式ゲート駆動回路が知られている（特許文献１参照）。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０２２－１７１４１９号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
しかしながら、特許文献１に記載の構成では、スイッチング動作中のゲート電流の減衰が大きいため、高速化による低損失駆動が難しい。
【課題を解決するための手段】
【0005】
本発明の態様によるゲート駆動装置は、半導体スイッチング素子のゲート端子に電圧を印加するゲート駆動装置であって、前記ゲート端子に接続され、第１ゲート抵抗を有する第１経路と、前記第１経路と並列に前記ゲート端子に接続され、第２ゲート抵抗を有する第２経路と、前記半導体スイッチング素子のスイッチング状態を切り替える際のゲート電流が、前記第１経路および前記第２経路の両方に流れた後に、前記第１経路のみに流れるように制御するアクティブゲート制御部と、を備え、前記第２経路のインダクタンス成分は前記第１経路のインダクタンス成分よりも大きな値に設定されている。
【発明の効果】
【0006】
本発明によれば、半導体スイッチング素子のスイッチング動作の高速化および低損失化を図ることができる。
【図面の簡単な説明】
【0007】
【発明を実施するための形態】
【0008】
以下、図を参照して本発明を実施するための形態について説明する。以下の記載および図面は、本発明を説明するための例示であって、説明の明確化のため、適宜、省略および簡略化がなされている。また、以下の説明では、同一または類似の要素および処理には同一の符号を付し、重複説明を省略する場合がある。なお、以下に記載する内容はあくまでも本発明の実施の形態の一例を示すものであって、本発明は下記の実施の形態に限定されるものではなく、他の種々の形態でも実施する事が可能である。
【0009】
（第１の実施形態）
図１は、電力変換装置の一例を示す図である。第１の実施形態では、車両１０００に搭載された電力変換装置２００を例に説明する。電力変換装置２００は、車両１０００に搭載された電動モータ３００を駆動する。車両１０００には蓄電装置１００が設けられ、電力変換装置２００は蓄電装置１００から供給される直流電力を交流電力に変換し、電動モータ３００を駆動する。
図１は、電力変換装置の一例を示す図である。第１の実施形態では、車両１０００に搭載された電力変換装置２００を例に説明する。電力変換装置２００は、車両１０００に搭載された電動モータ３００を駆動する。車両１０００には蓄電装置１００が設けられ、電力変換装置２００は蓄電装置１００から供給される直流電力を交流電力に変換し、電動モータ３００を駆動する。
【0010】
電動モータ３００は、例えば、車輪を回転させるための走行用モータである。電動モータ３００は、所定のパターンで結線される３相コイルを有する。結線パターンとしては、図１に示すＹ字パターンに限られず、デルタパターンのような他の結線パターンでも良い。電力変換装置２００から所定の通電パターンを３相コイルに印加することにより、電動モータ３００が回転駆動される。
【0011】
蓄電装置１００は、正極端子１００ａおよび負極端子１００ｂを有する。電力変換装置２００は、正極バス線２０１ｐ、負極バス線２０１ｎ、平滑コンデンサ１１０および三相スイッチングアーム５００（Ｕ，Ｖ，Ｗ）を有する。正極バス線２０１ｐは、蓄電装置１００の正極端子１００ａに接続される。負極バス線２０１ｎは、蓄電装置１００の負極端子１００ｂに接続される。平滑コンデンサ１１０および三相スイッチングアーム５００（Ｕ，Ｖ，Ｗ）の両端は、正極バス線２０１ｐと負極バス線２０１ｎとに接続される。
【0012】
三相スイッチングアーム５００（Ｕ，Ｖ，Ｗ）のそれぞれには、上アームのスイッチング素子１０１と下アームのスイッチング素子１０１が設けられている。スイッチング素子１０１は、例えばパワースイッチング素子であり、例えば、ＩＧＢＴあるいはＭＯＳＦＥＴ等が用いられる。各スイッチング素子１０１は、並列接続された還流ダイオード（または、ボディーダイオード）１０２を有する。上アームのスイッチング素子１０１と下アームのスイッチング素子１０１とは直列に接続されている。上アームのスイッチング素子１０１と下アームのスイッチング素子１０１との接続点は、電動モータ３００の対応する相のコイルの一端に接続されている。なお、図１に示す例では、各上下アームに１つのスイッチング素子１０１が設けられているが、複数のスイッチング素子１０１を並列使用する構成であっても良い。
【0013】
電力変換装置２００は、ゲート駆動装置６００を制御する変換制御装置４００を備える。変換制御装置４００は、ゲート駆動装置６００毎に制御指令Ｐを出力し、各スイッチング素子１０１を個別に制御する。制御指令Ｐは所定のパルス幅を有するパルス信号であり、変換制御装置４００はスイッチング素子１０１をＰＷＭ制御する。この制御指令Ｐによって、同一の相のスイッチング素子１０１は、同時にオンにならない範囲で交互にオン／オフ制御される。その結果、蓄電装置１００からの直流電力が交流電力に変換されて電動モータ３００が回転駆動される。
【0014】
なお、本実施形態では、図１に示すようなインバータを構成する電力変換装置２００を例に説明するが、本発明は、これに限られず、ＤＣ／ＤＣコンバータ、ＡＣ／ＡＣコンバータ、ＡＣ／ＤＣインバータ等にも適用することができる。
【0015】
図２は、図１に示したＵ相の下アームに係るスイッチング素子１０１と、そのスイッチング素子１０１に対して設けられたゲート駆動装置６００の回路構成を示したものである。なお、図示は省略するが、Ｕ相の上アームおよび他の相（Ｖ，Ｗ相）の上下アームについても同様の構成である。以下の説明では、用いられるスイッチング素子がＭＯＳＦＥＴの場合を例に説明する。
【0016】
ゲート駆動装置６００の出力部１はスイッチング素子１０１のゲート端子Ｇに接続され、基準電位２はスイッチング素子１０１のソース端子Ｓと接続される。ゲート駆動装置６００の入力部３は、変換制御装置４００と接続される。変換制御装置４００からゲート駆動装置６００に入力された制御指令Ｐは、ＭＯＳＦＥＴ１１，１２のゲートに入力されると共に、制御信号生成部４０３，４０４にも入力される。ゲート駆動装置６００は、スイッチング素子１０１のゲート端子Ｇに接続される２つの経路ＲＴ１および経路ＲＴ２を有する。変換制御装置４００、制御信号生成部４０３，４０４は、例えば、図示は省略するが、制御回路は内部にＣＰＵ、ＲＡＭ、ＲＯＭ、通信回路等を有している。また、変換制御装置４００および制御信号生成部４０３，４０４を、一つの制御装置で構成するようにしても良い。
【0017】
第１の経路ＲＴ１は、配線ＬＮ１と配線ＬＮ２とを備える。配線ＬＮ１は、正側電源Ｎ１、オン側のＭＯＳＦＥＴ１１、オン側のゲート抵抗Ｒ１およびダイオードＤ１を有する。ＭＯＳＦＥＴ１１は、ソースが正側電源Ｎ１に接続され、ドレインがゲート抵抗Ｒ１の一端に接続される。ゲート抵抗Ｒ１の他端はダイオードＤ１のアノードに接続される。ダイオードＤ１のカソードはゲート端子Ｇに接続される。
【0018】
配線ＬＮ２は、負側電源Ｎ２、オフ側のＭＯＳＦＥＴ１２、オフ側のゲート抵抗Ｒ２およびダイオードＤ２を有する。ＭＯＳＦＥＴ１２は、ソースが負側電源Ｎ２に接続され、ドレインがゲート抵抗Ｒ２の一端に接続される。ゲート抵抗Ｒ２の他端はダイオードＤ２のカソードに接続される。ダイオードＤ２のアノードはゲート端子Ｇに接続される。なお、配線ＬＮ１上のダイオードＤ１または配線ＬＮ２上のダイオードＤ２を省略した構成でもよい。この場合、ゲート抵抗Ｒ１，Ｒ２の一端はゲート端子Ｇに接続される。
【0019】
一方、第２の経路ＲＴ２は、配線ＬＮ３と配線ＬＮ４とを備える。配線ＬＮ３は、正側電源Ｎ３、電圧引き上げ用のＭＯＳＦＥＴ１３、ゲート抵抗Ｒ３およびインダクタンス成分Ｌ３を有する。ＭＯＳＦＥＴ１３は、ソースが正側電源Ｎ３に接続され、ドレインがゲート抵抗Ｒ３の一端に接続される。ゲート抵抗Ｒ３の他端は、インダクタンス成分Ｌ３を介してゲート端子Ｇに接続される。
【0020】
配線ＬＮ４は、負側電源Ｎ４、電圧引き下げ用のＭＯＳＦＥＴ１４、ゲート抵抗Ｒ４およびインダクタンス成分Ｌ４を有する。ＭＯＳＦＥＴ１４は、ソースが負側電源Ｎ４に接続され、ドレインがゲート抵抗Ｒ４の一端に接続される。ゲート抵抗Ｒ４の他端は、インダクタンス成分Ｌ４を介してゲート端子Ｇに接続される。ＭＯＳＦＥＴ１３の入力部は制御信号生成部４０３に接続され、制御信号生成部４０３から制御信号Ｓ３が入力される。ＭＯＳＦＥＴ１４の入力部は制御信号生成部４０４に接続され、制御信号生成部４０４から制御信号Ｓ４が入力される。
【0021】
制御信号生成部４０３，４０４は、変換制御装置４００から入力される制御指令Ｐに基づいて制御信号Ｓ３，Ｓ４を生成する。なお、スイッチング素子１０１の状態をセンシングし、その状態信号Ｊを制御信号生成部４０３，４０４に入力するような構成としても良い。その場合、制御信号生成部４０３，４０４は、制御指令Ｐと状態信号Ｊとに基づいて制御信号Ｓ３，Ｓ４を生成する。
【0022】
本実施形態においては、配線ＬＮ３のインダクタンス成分は、配線ＬＮ１のインダクタンス成分よりもインダクタンス成分Ｌ３だけ大きく設定される。同様に、配線ＬＮ４のインダクタンス成分は、配線ＬＮ２のインダクタンス成分よりもインダクタンス成分Ｌ４だけ大きく設定される。なお、インダクタンス成分Ｌ３，Ｌ４の設定範囲は、例えば、１００ｎＨ～２０００ｎＨ程度に設定される。
【0023】
なお、正側電源Ｎ１と正側電源Ｎ３とは基本的には同電位に設定されるが、異なる電位であっても良い。例えば、ダイオードＤ１の順方向電圧を補正するために、正側電源Ｎ１の電位を正側電源Ｎ３の電位よりもダイオードＤ１の順方向電圧だけ高くなるように設定しても良い。負側電源Ｎ２および負側電源Ｎ４の電位設定についても同様であり、同電位でも良いし、負側電源Ｎ４の電位を負側電源Ｎ２の電位よりもダイオードＤ２の順方向電圧だけ高くなるように設定しても良い。
【0024】
なお、スイッチング素子としてＭＯＳＦＥＴ１１～１４を用いる代わりに、ＢＪＴ（Bipolar Junction Transistor）を用いても良い。
【0025】
インダクタンス成分Ｌ３，Ｌ４については配線ＬＮ３，ＬＮ４上に配置すれば良く、例えば、インダクタをＭＯＳＦＥＴ１３とゲート抵抗Ｒ３との間、および、ＭＯＳＦＥＴ１４とゲート抵抗Ｒ４との間でも良いし、配線ＬＮ３，ＬＮ４上に分散して配置しても良い。また、配線ＬＮ１～ＬＮ４の配線長や配線幅により、インダクタンス成分の大きさを調整するようにしても良い。また、ゲート抵抗Ｒ３，Ｒ４またはＭＯＳＦＥＴ１３，１４としてリードタイプのものを使用し、リード線の長さを変えることによりインダクタンス成分の大きさを調整しても良い。
【0026】
インダクタンス成分を調整するその他の方法としては、配線の形状を渦巻状またはジグザグ状にしても良いし、配線の一部が局所的に幅狭に形成されていても良い。さらに、フェライトビーズを実装することで、短いリード線でも所望のインダクタンス成分が得られるので、電源回路を小型化することができる。
【0027】
（ターンオン時の動作説明）
図３は、スイッチング素子１０１のターンオン時における各信号の波形例を示す図である。波形（Ａ）は、変換制御装置４００からの制御指令Ｐを示す。波形（Ｂ）は、制御信号生成部４０３からの制御信号Ｓ３を示す。波形（Ｃ）は、スイッチング素子１０１のゲート電流Ｉgを示す。波形（Ｄ）は、スイッチング素子１０１のゲート電圧Ｖgsを示す。波形（Ｅ）の細い実線および破線はスイッチング素子１０１のドレイン－ソース間主電圧（以下では、ドレインソース間電圧と呼ぶことにする）Ｖdsを示し、太い実線および破線はドレイン電流Ｉdsを示す。波形（Ｆ）は、スイッチング素子１０１の損失パワー（＝Ｖds×Ｉds）の波形を示す。なお、実線は実施形態の場合の波形を示し、破線は従来の場合の波形を示す。
図３は、スイッチング素子１０１のターンオン時における各信号の波形例を示す図である。波形（Ａ）は、変換制御装置４００からの制御指令Ｐを示す。波形（Ｂ）は、制御信号生成部４０３からの制御信号Ｓ３を示す。波形（Ｃ）は、スイッチング素子１０１のゲート電流Ｉgを示す。波形（Ｄ）は、スイッチング素子１０１のゲート電圧Ｖgsを示す。波形（Ｅ）の細い実線および破線はスイッチング素子１０１のドレイン－ソース間主電圧（以下では、ドレインソース間電圧と呼ぶことにする）Ｖdsを示し、太い実線および破線はドレイン電流Ｉdsを示す。波形（Ｆ）は、スイッチング素子１０１の損失パワー（＝Ｖds×Ｉds）の波形を示す。なお、実線は実施形態の場合の波形を示し、破線は従来の場合の波形を示す。
【0028】
ここで、従来の場合とは、例えば図４の比較例に示すような構成のゲート駆動装置６１０である。ゲート駆動装置６１０は、図２に示すゲート駆動装置６００から、第２の経路ＲＴ２のインダクタンス成分Ｌ３，Ｌ４と、第１の経路ＲＴ１のダイオードＤ１，Ｄ２を省略したものである。
【0029】
図３の波形（Ａ）に示すように、時刻ｔ０において、スイッチング素子１０１をゲートオン（ＯＮ）する制御指令Ｐ（ＯＮ）が、変換制御装置４００からゲート駆動装置６００に入力される。制御指令Ｐ（ＯＮ）がゲート駆動装置６００に入力されると、ＭＯＳＦＥＴ１１がオンする。また、入力された制御指令Ｐ（ＯＮ）に基づいて、ＭＯＳＦＥＴ１３をオンする制御信号Ｓ３（パルス指令）が、制御信号生成部４０３からＭＯＳＦＥＴ１３に入力される。ＭＯＳＦＥＴ１３はＰ型のＭＯＳＦＥＴなので反転が必要であるが、ここでは反転前のパルス指令を示した。そのため、制御信号Ｓ３の波形は、制御指令Ｐのオンオフに対して、Ｎ型のＭＯＳＦＥＴ１４に対する制御信号Ｓ４の波形と同様の波形で表されることになる。なお、制御信号Ｓ３の立ち上がりは制御指令Ｐより遅れないように設定するのが良く、好ましくは同期するのが良い。また、制御指令Ｐより先に立ち上がっても良い。
【0030】
時刻ｔ０において、制御信号Ｓ３がＯＮに立ち上がると、波形（Ｃ）に示すようにスイッチング素子１０１のゲート電流Ｉgが上昇し始める。ゲート電流Ｉgは第１および第２の経路ＲＴ１，ＲＴ２上の各ゲート電流の合計値である。ゲート電流Ｉgの上昇と共に、波形（Ｄ）に示すようにゲート電圧Ｖgsが上昇し始める。第１の実施形態および比較例のいずれにおいても、実線および破線で示すようにゲート電流が第１経路ＲＴ１および第２経路ＲＴ２上に同時に流れ始める。しかし、第１の実施形態では第２の経路ＲＴ２上に追加のインダクタンス成分Ｌ３，Ｌ４が存在するため、比較例（破線）よりもゲート電流Ｉgの立ち上がりが緩やかであり、それに応じてゲート電圧Ｖgsの上昇も緩やかである。
【0031】
破線で示す比較例の場合には、本実施形態に比べてゲート電流Ｉgの値が大きいため、ゲート容量の充電スピードが速くなる。そのため、比較例の場合の方が、ゲート電圧Ｖgsが先にゲート閾値電圧Ｖthに到達する。比較例の場合には、時刻ｔ１にゲート電圧Ｖgsがゲート閾値電圧Ｖthに到達すると、波形（Ｅ）の細い破線で示すように、スイッチング素子１０１のドレインソース間電圧Ｖdsが減少し始めるとともに、波形（Ｅ）の太い破線で示すように、ドレイン電流Ｉdsが上昇し始める。一方、本実施形態では、比較例の場合よりもゲート容量の充電スピードが遅いので、時刻ｔ２（＞ｔ１）においてゲート電圧Ｖgsがゲート閾値電圧Ｖthに到達する。それとともに、ドレインソース間電圧Ｖdsが減少し始め、ドレイン電流Ｉdsが上昇し始める。波形（Ｆ）に示すように、ドレイン電流Ｉdsが上昇し始めるタイミングから、半導体スイッチング素子の損失が発生する。
【0032】
本実施形態に比べ比較例の場合はゲート電流Ｉgがより大きいため、ゲート電流Ｉgがより早くピーク値を迎える。また、ゲート電流Ｉgは、ゲート電圧Ｖgsとスイッチング素子１０１の正側電源との差分をゲート抵抗値で割った値で決定される。比較例の場合、波形（Ｄ）に示すように本実施形態に比べてゲート電圧Ｖgsの上昇がより速いため、ゲート電圧Ｖgsと正側電源との差分も、より早く小さくなる。そのため、比較例の場合のピーク値到達後のゲート電流Ｉgは、実施形態の場合に比べてより強く減衰されることになる。ドレインソース間電圧Ｖdsの減少速度およびドレイン電流Ｉdsの上昇速度はゲート電流Ｉgと比例するため、比較例の場合のドレインソース間電圧Ｖdsおよびドレイン電流Ｉdsの変化スピードは、第１の実施形態の場合よりも遅くなる。
【0033】
ところで、ドレイン電流Ｉdsのサージを抑制するためには、スイッチング素子１０１のドレイン電流Ｉdsのサージが最大値になる前に、ゲートの充電スピードを高速モードから低速モードへ切り替える必要がある。すなわち、ＭＯＳＦＥＴ１３をオン状態からオフ状態へ切り替えて、第２の経路ＲＴ２のゲート電流の流れを止めて第１の経路ＲＴ１だけにゲート電流を流してゲート電流を減少させることで、充電スピードを低減する。この切り替えのタイミングは、ドレイン電流Ｉdsのサージが生じる前までに済ませなければならない。そのため、ドレイン電流Ｉdsの立ち上がりからドレイン電流Ｉdsが最大となる時刻ｔ３までの期間内に、制御信号Ｓ３をオフする必要がある。
【0034】
制御信号Ｓ３がオン状態となっている時間のメイン部分は、ゲート電圧Ｖgsがゲート閾値電圧Ｖthに到達するまでの充電期間である。比較例では、ゲート電圧Ｖgsがゲート閾値電圧Ｖthに到達するまでの期間が短いため、波形（Ｂ）に示すように、第１の実施形態の場合よりも早いタイミングで制御信号Ｓ３をオフしなければならない。そのため、比較例における制御信号Ｓ３は、第１の実施形態の制御信号Ｓ３よりも短いパルス幅となっている。すなわち、第１の実施形態では、ゲート閾値電圧までの充電時間が長くなり、従来よりも長いパルスの制御信号Ｓ３でゲート駆動速度の切り替えが可能となる。
【0035】
制御信号Ｓ３の終了タイミングは、例えば、制御指令Ｐに基づいて決定される。また、制御信号Ｓ３の終了タイミングを、前述したスイッチング素子１０１の状態信号Ｊに基づいて決定しても良い。状態信号Ｊとしては、例えば、ゲート電流Ｉg、ゲート電圧Ｖgs、ドレイン電流Ｉds、ドレイン－ソース間主電圧Ｖdsのいずれかの変化率の立ち上がり、または、ドレインソース間電圧Ｖds、ドレイン電流Ｉdsの変化率の立ち下りなどがある。
【0036】
波形（Ｃ）の破線で示すように、比較例の場合には、ゲート電流Ｉgが高速で立ち上がってすぐに減衰する。一方、第１の実施形態ではインダクタンス成分Ｌ３，Ｌ４を設けたので、実線で示すようにスイッチング中のゲート電流Ｉgの減衰を弱めることができる。その結果、スイッチング速度を向上させることができる。波形（Ｆ）に示す損失パワーは、ドレインソース間電圧Ｖdsとドレイン電流Ｉdsとの積で表される。第１の実施形態ではスイッチング速度向上により損失の発生する期間が短くなるため、損失パワーの時間積分値である損失量が破線で示す比較例の場合よりも小さくなる。すなわち、ターンオンにおける損失を低減することができる。
【0037】
（ターンオフ時の動作説明）
図５は、スイッチング素子１０１のターンオフ時の各信号の波形例を示す図である。波形（Ａ）は、変換制御装置４００からの制御指令Ｐを示す。波形（Ｂ）は、制御信号生成部４０４からの制御信号Ｓ４を示す。波形（Ｃ）は、スイッチング素子１０１のゲート電流Ｉgを示す。波形（Ｄ）は、スイッチング素子１０１のゲート電圧Ｖgsを示す。波形（Ｅ）の細い実線および破線はスイッチング素子１０１のドレインソース間電圧Ｖdsを示し、太い実線および破線はドレイン電流Ｉdsを示す。波形（Ｆ）は、スイッチング素子１０１の損失パワー（＝Ｖds×Ｉds）の波形を示す。なお、図５においても、実線は実施形態（図２）の場合の波形を示し、破線は比較例（図４）の場合の波形を示す。
図５は、スイッチング素子１０１のターンオフ時の各信号の波形例を示す図である。波形（Ａ）は、変換制御装置４００からの制御指令Ｐを示す。波形（Ｂ）は、制御信号生成部４０４からの制御信号Ｓ４を示す。波形（Ｃ）は、スイッチング素子１０１のゲート電流Ｉgを示す。波形（Ｄ）は、スイッチング素子１０１のゲート電圧Ｖgsを示す。波形（Ｅ）の細い実線および破線はスイッチング素子１０１のドレインソース間電圧Ｖdsを示し、太い実線および破線はドレイン電流Ｉdsを示す。波形（Ｆ）は、スイッチング素子１０１の損失パワー（＝Ｖds×Ｉds）の波形を示す。なお、図５においても、実線は実施形態（図２）の場合の波形を示し、破線は比較例（図４）の場合の波形を示す。
【0038】
波形（Ａ）に示すように、時刻ｔ０において、スイッチング素子１０１をゲートオフ（ＯＦＦ）する制御指令Ｐ（ＯＦＦ）が、変換制御装置４００からゲート駆動装置６００に入力される。制御指令Ｐ（ＯＦＦ）がゲート駆動装置６００に入力されると、ＭＯＳＦＥＴ１２がオンする。また、入力された制御指令Ｐ（ＯＦＦ）に基づいて、ＭＯＳＦＥＴ１４をオンする制御信号Ｓ４（パルス指令）が、制御信号生成部４０４からＭＯＳＦＥＴ１４に入力される。なお、制御信号Ｓ４の立ち上がりは制御指令Ｐの立ち下がりより遅れないように設定するのが良く、好ましくは同期するのが良い。また、制御指令Ｐの立ち下がりより先に立ち上がっても良い。
【0039】
時刻ｔ０において、制御信号Ｓ４がＯＮに立ち上がると、波形（Ｃ）に示すようにスイッチング素子１０１のゲート容量を放電するゲート電流Ｉgが流れ始める。ゲート電流Ｉgは第１および第２の経路ＲＴ１，ＲＴ２上の各ゲート電流の合計値である。ゲート電流Ｉgが流れ始めるとともに、ゲート電圧Ｖgsが減少し始める。第１の実施形態および比較例のいずれにおいても、実線および破線で示すようにゲート電流が第１および第２の経路ＲＴ１，ＲＴ２上に同時に流れ始める。しかし、第１の実施形態では第２の経路ＲＴ２上に追加のインダクタンス成分Ｌ３，Ｌ４が存在するため、比較例（破線）よりも放電におけるゲート電流Ｉgの値の増加が緩やかであり、それに応じてゲート電圧Ｖgsの減少も緩やかである。
【0040】
波形（Ｃ）に示すように、破線で示す比較例の場合には、本実施形態に比べてゲート電流（放電電流）Ｉgの値が大きいため、ゲート容量の放電スピードが速くなる。そのため、波形（Ｄ）に示すように、比較例の場合のゲート電圧Ｖgsが先にゲートのミラープラトー（Miller Plateau）に到達する。破線で示す比較例のゲート電圧Ｖgsが時刻ｔ１においてゲートのミラープラトーに到達すると、波形（Ｅ）の細い破線で示すように、ドレインソース間電圧Ｖdsが上昇し始める。
【0041】
一方、ゲート容量の放電スピードが遅い本実施形態では、ゲート電圧Ｖgsは時刻ｔ２（＞ｔ１）においてゲートのミラープラトーに到達する。その結果、時刻ｔ２においてドレインソース間電圧Ｖdsが上昇し始め、波形（Ｆ）に示すように、このタイミングからスイッチング素子１０１の損失が発生することになる。
【0042】
比較例ではゲート電流Ｉgが本実施形態よりも大きいため、波形（Ｃ）に示すように、ゲート電流Ｉgが放電側でピークとなる時期が本実施形態よりも早い。また、ゲート電流Ｉgは、ゲート電圧Ｖgsとスイッチング素子１０１の負側電源との差分をゲート抵抗値で割った値で決定される。比較例の場合、波形（Ｄ）に示すように本実施形態に比べてゲート電圧Ｖgsの減少がより速いため、ゲート電圧Ｖgsと負側電源との差分も、より早く小さくなる。そのため、比較例の場合のピーク値到達後のゲート電流Ｉgは、実施形態の場合に比べてより強く減衰されることになる。ドレインソース間電圧Ｖdsの上昇速度はゲート電流Ｉgの大きさに比例するため、比較例の場合のドレインソース間電圧Ｖdsの上昇スピードは、本実施形態の場合よりも遅くなる。
【0043】
ところで、スイッチング素子１０１のドレインソース間電圧Ｖdsのサージが最大値となる前に、ゲートの放電スピードを高速モードから低速モードへ切り替える必要がある。具体的には、ＭＯＳＦＥＴ１４をオン状態からオフ状態へ切り替えることで、第２経路ＲＴ２のゲート電流の流れを止め、第１の経路ＲＴ１のみにゲート電流を流すことによってゲート電流を減少させる。それによって、放電スピードを低減することができる。
【0044】
高速モードから低速モードへ切り替えるタイミングは、ドレインソース間電圧Ｖdsのサージが来る前までに済ませなければならない。すなわち、ドレインソース間電圧Ｖdsの立ち上がりからドレインソース間電圧Ｖdsが最大となる時刻ｔ３までの期間内に制御信号Ｓ４をオフする必要がある。制御信号Ｓ４がオフするまでの時間のメイン部分は、ゲート電圧Ｖgsがミラープラトーに到達までの放電期間である。
【0045】
波形（Ｄ）に示すように、ゲート電圧Ｖgsがミラープラトーに到達までの放電期間は、第１の実施形態の場合に比べて比較例の場合の方が短い。そのため、比較例の場合には、第１の実施形態の場合より早いタイミングで制御信号Ｓ４をオフしなければならない。これにより、比較例の制御信号Ｓ４（破線）のパルス幅は、第１の実施形態の場合の制御信号Ｓ４（実線）よりも短いパルス幅となっている。すなわち、制御信号Ｓ３の場合と同様に、第１の実施形態では比較例よりも長いパルス幅での制御が可能となり、設計が容易となる。
【0046】
制御信号Ｓ４の終了タイミングは、例えば、制御指令Ｐに基づいて決定される。また、制御信号Ｓ３の終了タイミングを、前述したスイッチング素子１０１の状態信号Ｊに基づいて決定しても良い。状態信号Ｊとしては、例えば、ゲート電流Ｉg、ゲート電圧Ｖgs、ドレイン電流Ｉds、ドレイン－ソース間主電圧Ｖdsのいずれかの変化率の立ち下がり、または、ドレインソース間電圧Ｖds、ドレイン電流Ｉdsの変化率の立ち上がりなどがある。
【0047】
このように、ターンオフの場合においても、波形（Ｃ）の破線で示すように、比較例の場合には、ゲート電流Ｉgが高速で立ち上がってすぐに減衰する。一方、第１の実施形態ではインダクタンス成分Ｌ３，Ｌ４を設けたので、実線で示すようにスイッチング中のゲート電流Ｉgの減衰を弱めることができる。その結果、スイッチング速度を向上させることができる。波形（Ｆ）の損失パワー（＝Ｖds×Ｉds）を見ると、第１の実施形態ではスイッチング速度向上により損失の発生する期間が短くなるため、損失パワーの時間積分値である損失量が破線で示す比較例の場合よりも小さくなる。すなわち、ターンオフにおける損失を低減することができる。
【0048】
上述したように、ターンオン時には、図２の正側電源Ｎ１および正側電源Ｎ３から第１の経路ＲＴ１の配線ＬＮ１および第２の経路ＲＴ２の配線ＬＮ３を通って、スイッチング素子１０１のゲートに電流が流れる。その際に、インダクタンス成分Ｌ３のゲート端子側の電位がゲート抵抗Ｒ１のダイオード側の電位よりも高くなる可能性がある。その場合、スイッチング素子１０１のゲートに流れるべき電流の一部が、第１の経路ＲＴ１のゲート抵抗方向へ流れる可能性がある。そのため、ゲート抵抗Ｒ１のゲート端子側にダイオードＤ１を設けて、そのような逆流を防止するようにしている。また、ターンオフ時においては、ゲート端子側の電位がゲート抵抗Ｒ２のダイオード側の電位よりも低くなる可能性があり、ダイオードＤ２はそのときの逆流を防止するために設けたものである。
【0049】
このように、ゲート電流の通電方向を制限するダイオードＤ１，Ｄ２を設けて第１の経路ＲＴ１への逆流を防止することで、逆流による第１の経路ＲＴ１上の損失を低減し、ゲート基板の発熱を抑えることができる。また、スイッチング素子１０１のゲート容量の充放電を効率よく行うことができ、ゲートの充放電スピードを高く保つことができる。
【0050】
（変形例１）
図６は、上述した第１の実施形態の変形例１を示す図である。変形例１では、第１の実施形態の図２に示したインダクタンス成分Ｌ３，Ｌ４を、インダクタンス成分Ｌｂにより共通化したものである。配線ＬＮ３および配線ＬＮ４は、インダクタンス成分Ｌｂを有する配線ＬＮｂを介してゲート端子Ｇに接続される。また、配線ＬＮ１および配線ＬＮ２は、配線ＬＮａを介してゲート端子Ｇに接続される。
図６は、上述した第１の実施形態の変形例１を示す図である。変形例１では、第１の実施形態の図２に示したインダクタンス成分Ｌ３，Ｌ４を、インダクタンス成分Ｌｂにより共通化したものである。配線ＬＮ３および配線ＬＮ４は、インダクタンス成分Ｌｂを有する配線ＬＮｂを介してゲート端子Ｇに接続される。また、配線ＬＮ１および配線ＬＮ２は、配線ＬＮａを介してゲート端子Ｇに接続される。
【0051】
インダクタンス成分Ｌｂを有する配線ＬＮｂを用いることで、共通のインダクタンス成分Ｌｂが配線ＬＮ３およびＬＮ４にそれぞれ付加されることになる。インダクタンス成分Ｌｂの大きさは、配線ＬＮ３と配線ＬＮｂとの合計のインダクタンス成分、および、配線ＬＮ４と配線ＬＮｂとの合計のインダクタンス成分のいずれもが、第１の経路ＲＴ１のインダクタンス成分よりも大きくなるように設定される。
【0052】
図６に示すようなインダクタンス成分Ｌｂを有する配線ＬＮｂを用いることで、部品（インダクタ）の数の低減や回路の簡素化を図ることができる。ターンオン時およびターンオフ時のＭＯＳＦＥＴ１３，１４のオンオフ動作は、上述した第１の実施形態と同一であり説明を省略する。変形例１の構成においても、第１の実施の形態と同様の作用効果を奏することができる。
【0053】
（変形例２）
図７は、上述した第１の実施形態の変形例２を説明する図である。変形例２のゲート駆動装置６００では、図７に示すように、図２の構成に対して、正側電源Ｎ３とゲート端子Ｇとの間にダイオードＤ３をさらに設けた。ターンオン時およびターンオフ時の動作については、上述した第１の実施形態と同様である。変形例２の構成においては、ゲート端子Ｇの電位が正側電源Ｎ３より高くなる場合に、スイッチング素子１０１のゲートにおける余剰電荷が正側電源Ｎ３に戻る。これにより、ゲートのオーバーチャージを防ぐことができる。
図７は、上述した第１の実施形態の変形例２を説明する図である。変形例２のゲート駆動装置６００では、図７に示すように、図２の構成に対して、正側電源Ｎ３とゲート端子Ｇとの間にダイオードＤ３をさらに設けた。ターンオン時およびターンオフ時の動作については、上述した第１の実施形態と同様である。変形例２の構成においては、ゲート端子Ｇの電位が正側電源Ｎ３より高くなる場合に、スイッチング素子１０１のゲートにおける余剰電荷が正側電源Ｎ３に戻る。これにより、ゲートのオーバーチャージを防ぐことができる。
【0054】
（第２の実施形態）
図８は、本発明の第２の実施形態を示す図である。上述した図２では、スイッチング素子であるＭＯＳＦＥＴ１３のソースは正側電源Ｎ３に接続されていたが、図８では、ＭＯＳＦＥＴ１３のソースはＭＯＳＦＥＴ１１のドレインに接続される。同様に、ＭＯＳＦＥＴ１４のソースは、ＭＯＳＦＥＴ１２のドレインに接続される。図８では、配線ＬＮ３，ＬＮ４上に設けられるＭＯＳＦＥＴ１３，１４をスイッチとしてそれぞれ示した。これらのスイッチには、ＭＯＳＦＥＴの代わりにＢＪＴ（Bipolar Junction Transistor）を用いても良い。なお、図８では、第１および第２の経路を示す符号ＲＴ１，ＲＴ２の記載は省略した。
図８は、本発明の第２の実施形態を示す図である。上述した図２では、スイッチング素子であるＭＯＳＦＥＴ１３のソースは正側電源Ｎ３に接続されていたが、図８では、ＭＯＳＦＥＴ１３のソースはＭＯＳＦＥＴ１１のドレインに接続される。同様に、ＭＯＳＦＥＴ１４のソースは、ＭＯＳＦＥＴ１２のドレインに接続される。図８では、配線ＬＮ３，ＬＮ４上に設けられるＭＯＳＦＥＴ１３，１４をスイッチとしてそれぞれ示した。これらのスイッチには、ＭＯＳＦＥＴの代わりにＢＪＴ（Bipolar Junction Transistor）を用いても良い。なお、図８では、第１および第２の経路を示す符号ＲＴ１，ＲＴ２の記載は省略した。
【0055】
第２の実施形態では、第２の経路の配線ＬＮ３を流れる電流（ゲート電流）は、ＭＯＳＦＥＴ１１，１３の両方で制御され、配線ＬＮ４を流れる電流はＭＯＳＦＥＴ１２，１４の両方で制御されることになる。すなわち、ＭＯＳＦＥＴ１１，１３の両方がオンのときのみ配線ＬＮ３に電流が流れる。配線ＬＮ４の場合には、ＭＯＳＦＥＴ１２，１４の両方がオンのときのみ電流が流れる。
【0056】
第２の実施形態の場合には、ＭＯＳＦＥＴ１１よりも先にまたは同時にＭＯＳＦＥＴ１３を同時にオンすれば、配線ＬＮ１および配線ＬＮ３に、自動的に同時にゲート電流の通電を開始することができる。配線ＬＮ２，ＬＮ４に関しても同様である。そのため、ＭＯＳＦＥＴ１３，１４のオンタイミングをＭＯＳＦＥＴ１１，１２のオンタイミングよりも早く設定することで、ＭＯＳＦＥＴ１３，１４の制御信号Ｓ３，Ｓ４のパルス幅を長くすることができる。これにより、ゲート駆動装置６００の制御性の向上を図ることができるとともに、反応の遅い制御素子を第２の経路上の配線ＬＮ３，ＬＮ４に実装することが可能となる。
【0057】
以上説明した本発明の実施形態および変形例によれば、以下の作用効果を奏する。
【0058】
（１）図１，２等に示したように、スイッチング素子１０１のゲート端子Ｇに電圧を印加するゲート駆動装置６００は、ゲート端子Ｇに接続され、ゲート抵抗Ｒ１，Ｒ２を有する第１の経路ＲＴ１と、第１の経路ＲＴ１と並列にゲート端子Ｇに接続され、ゲート抵抗Ｒ３，Ｒ４を有する第２の経路ＲＴ２と、スイッチング素子１０１のスイッチング状態を切り替える際のゲート電流が、経路ＲＴ１および経路ＲＴ２の両方に流れた後に、経路ＲＴ１のみに流れるように制御する制御信号生成部４０３，４０４（アクティブゲート制御部）と、を備える。そして、経路ＲＴ２のインダクタンス成分は経路ＲＴ１のインダクタンス成分よりも大きな値に設定されている。例えば、図２に示すように、経路ＲＴ２のインダクタンス成分は、インダクタンス成分Ｌ３，Ｌ４だけ経路ＲＴ１よりも大きく設定されている。
【0059】
上述のように経路ＲＴ２のインダクタンス成分を経路ＲＴ１よりも大きく設定することで、スイッチング中のゲート電流の減衰を弱めることができる。その結果、スイッチング速度の向上を図ることができ、スイッチング時の損失を低減することができる。また、スイッチング素子１０１が内蔵抵抗の大きいパワー素子であった場合も、高速駆動することができる。なお、図２に示す例では、第２の経路ＲＴ２に充電用の配線ＬＮ３と放電用の配線ＬＮ４とを設けたが、いずれか一方を設けるような構成でも良い。
【0060】
（２）上記（１）において、図２等に示すように、経路ＲＴ１は、ゲート電流の通電方向を制限するダイオードＤ１，Ｄ２をさらに備える。ゲート電流の逆流による経路ＲＴ１における損失を防止することができ、ゲート基板の発熱を抑えることができる。また、経路ＲＴ２を流れる電流をゲート容量の充放電に効率的に利用することができ、ゲート充放電スピードの向上を図ることができる。
【0061】
（３）上記（１）において、経路ＲＴ２のインダクタンス成分の少なくとも一部を、インダクタまたはフェライトビーズによって構成しても良い。インダクタを利用してインダクタンス成分Ｌ３，Ｌ４を調整することにより、インダクタンス成分Ｌ３，Ｌ４の正確な調整を容易に行うことができる。また、フェライトビーズを配線上に実装してインダクタンス成分Ｌ３，Ｌ４を調整することで、短い配線でも所望のインダクタンス成分が得られ、電源回路の小型化を図ることができる。
【0062】
（４）上記（１）において、経路ＲＴ２におけるインダクタンス成分Ｌ３，Ｌ４の少なくとも一部が、経路ＲＴ２の配線長または経路ＲＴ２における部品のリード線長によって設定されるようにしても良い。これにより、基板上のレイアウト設計が容易になる。
【0063】
（５）上記（１）において、図２，３等に示すように、経路ＲＴ１に設けられて、ゲート電流の通電を許可および遮断するＭＯＳＦＥＴ１１，１２（第１制御素子）と、経路ＲＴ２に設けられて、ゲート電流の通電を許可および遮断するＭＯＳＦＥＴ１３，１４（第２制御素子）と、を備え、制御信号生成部４０３，４０４（アクティブゲート制御部）は、経路ＲＴ１および経路ＲＴ２の両方にゲート電流を流す際には、ＭＯＳＦＥＴ１１，１２による通電の許可に先立ってまたは許可と同時に、ＭＯＳＦＥＴ１３，１４による通電を許可する。
【0064】
上記のように、ＭＯＳＦＥＴ１１，１２による通電の許可と同時にＭＯＳＦＥＴ１３，１４による通電を許可することで、経路ＲＴ１によるゲート容量の充放電を、経路ＲＴ２による充放電と同時に開始することができる。また、ＭＯＳＦＥＴ１３，１４による通電をＭＯＳＦＥＴ１１，１２による通電に先立って開始することで、ＭＯＳＦＥＴ１３，１４の制御に必要なパルス幅をより長くすることができ、ゲート駆動装置６００の制御性向上を図ることができる。それにより、反応の遅い制御素子を経路ＲＴ２上に実装することが可能となる。
【0065】
（６）上記（１）において、図２，３，５等に示すように、経路ＲＴ１に設けられて、ゲート電流の通電を許可および遮断するＭＯＳＦＥＴ１１，１２（第１制御素子）と、経路ＲＴ２に設けられて、ゲート電流の通電を許可および遮断するＭＯＳＦＥＴ１３，１４（第２制御素子）と、を備え、制御信号生成部４０３，４０４（アクティブゲート制御部）は、経路ＲＴ１のみにゲート電流を流すように制御する際には、スイッチング素子１０１のスイッチング電流（ドレイン電流Ｉds）またはスイッチング電圧（ドレインソース間電圧Ｖds）のサージピークのタイミングよりも前に、ＭＯＳＦＥＴ１３，１４による通電を遮断する。
【0066】
ドレイン電流Ｉdsまたはドレインソース間電圧Ｖdsのサージピークタイミングよりも前にＭＯＳＦＥＴ１３，１４による通電を遮断することで、スイッチング素子１０１のゲートに流れるゲート電流が減る。それにより、スイッチングスピードが低減され、ドレイン電流Ｉdsまたはドレインソース間電圧Ｖdsのサージを抑え込むことができる。
【0067】
（７）上記（１）において、図８等に示すように、ゲート抵抗Ｒ１，Ｒ２を挟んでゲート端子Ｇと反対側の経路ＲＴ１上に設けられ、ゲート電流の通電を許可および遮断するＭＯＳＦＥＴ１１，１２（第１制御素子）と、経路ＲＴ２（配線ＬＮ３，ＬＮ４）に設けられて、ゲート電流の通電を許可および遮断するＭＯＳＦＥＴ１３，１４（第２制御素子）と、を備え、経路ＲＴ２（配線ＬＮ３，ＬＮ４）の一端はゲート抵抗Ｒ１，Ｒ２とＭＯＳＦＥＴ１１，１２との間に接続され、かつ、経路ＲＴ２の他端はゲート端子Ｇに接続され、変換制御装置４００および制御信号生成部４０３，４０４（アクティブゲート制御部）は、ＭＯＳＦＥＴ１１～１４によるゲート電流の通電の許可および遮断を制御する。
【0068】
上記構成においては、ＭＯＳＦＥＴ１１，１２の通電を許可する前にＭＯＳＦＥＴ１３，１４を通電許可状態にしておくことで、経路ＲＴ１，ＲＴ２による充放電開始タイミングを容易に同時とすることができる。また、ＭＯＳＦＥＴ１３，１４のオンタイミングをＭＯＳＦＥＴ１１，１２によるオンタイミングよりも先に開始することで、ＭＯＳＦＥＴ１３，１４の制御に必要なパルス幅をより長くすることができ、ゲート駆動装置６００の制御性向上を図ることができる。それにより、反応の遅い制御素子を経路ＲＴ２上に実装することが可能となる。
【0069】
（８）上記（１）において、図６等に示すように、経路ＲＴ２は、ゲート抵抗Ｒ３を有し、スイッチング素子１０１のゲート容量を充電するための配線ＬＮ３と、ゲート抵抗Ｒ４を有し、スイッチング素子１０１のゲート容量を放電するための配線ＬＮ４と、一端が配線ＬＮ３および配線ＬＮ４に接続され、他端がゲート端子Ｇに接続される配線ＬＮｂと、を備え、配線ＬＮ３と配線ＬＮｂとから成る配線のインダクタンス成分、および、配線ＬＮ４と配線ＬＮｂとから成る配線のインダクタンス成分は、それぞれ経路ＲＴ１のインダクタンス成分よりも大きな値に設定されている。
【0070】
図６に示すようなインダクタンス成分Ｌｂを有する配線ＬＮｂを用いることで、第２経路のインダクタンス成分が共通化され、部品（インダクタ）の数の低減や回路の簡素化を図ることができる。
【0071】
（９）上記（１）において、図７等に示すように、経路ＲＴ２は、スイッチング素子１０１のゲート容量を充電するための正側電源Ｎ３（ゲートチャージ電源）とゲート端子Ｇとを接続する配線ＬＮ３と、正側電源Ｎ３とゲート端子Ｇとの間に設けられ、カソードが正側電源Ｎ３に接続されアノードがゲート端子Ｇに接続されるダイオードＤ３と、を備える。ゲート端子Ｇの電圧が正側電源Ｎ３の電圧より高くなる場合、余分なゲート電荷を正側電源Ｎ３に帰還できる。これにより、ゲートのオーバーチャージを防止することができる。
【0072】
以上説明した各実施形態や各種変形例はあくまで一例であり、発明の特徴が損なわれない限り、本発明はこれらの内容に限定されるものではない。また、上記では種々の実施形態や変形例を説明したが、本発明はこれらの内容に限定されるものではない。本発明の技術的思想の範囲内で考えられるその他の態様も本発明の範囲内に含まれる。
【符号の説明】
【0073】
１１～１４…ＭＯＳＦＥＴ、１００…蓄電装置、１０１…スイッチング素子、１０２…還流ダイオード、２００…電力変換装置、３００…電動モータ、４００…変換制御装置、４０３，４０４…制御信号生成部、５００…三相スイッチングアーム、６００，６１０…ゲート駆動装置、１０００…車両、Ｄ１，Ｄ２，Ｄ３…ダイオード、J…状態信号、Ｌ３，Ｌ４，Ｌｂ…インダクタンス成分、ＬＮ１～ＬＮ４，ＬＮｂ…配線、Ｎ１，Ｎ３…正側電源、Ｎ２，Ｎ４…負側電源、Ｐ…制御指令、Ｒ１～Ｒ４…ゲート抵抗、ＲＴ１，ＲＴ２…経路、Ｓ３，Ｓ４…制御信号
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】