知財求人 - 知財ポータルサイト「IP Force」
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024176663
(43)【公開日】2024-12-19
(54)【発明の名称】周波数シンセサイザ及び無線通信装置
(51)【国際特許分類】
H03B 28/00 20060101AFI20241212BHJP
H03L 7/099 20060101ALI20241212BHJP
【ＦＩ】
H03B28/00 A
H03L7/099
【審査請求】未請求
【請求項の数】10
【出願形態】ＯＬ
(21)【出願番号】P 2023095391
(22)【出願日】2023-06-09
【国等の委託研究の成果に係る記載事項】（出願人による申告）令和５年度国立研究開発法人情報通信研究機構「革新的情報通信技術研究開発委託研究／Ｂｅｙｏｎｄ ５Ｇ に向けた高速ビームステアリング技術の研究開発」、産業技術力強化法第１７条の適用を受ける特許出願
(71)【出願人】
【識別番号】593006630
【氏名又は名称】学校法人立命館
(74)【代理人】
【識別番号】100145403
【弁理士】
【氏名又は名称】山尾 憲人
(74)【代理人】
【識別番号】100135703
【弁理士】
【氏名又は名称】岡部 英隆
(72)【発明者】
【氏名】野坂 秀之
【テーマコード（参考）】
5J106
【Ｆターム（参考）】
5J106BB10
5J106CC01
5J106DD02
5J106DD13
5J106DD17
5J106DD35
5J106DD42
5J106GG01
5J106HH02
5J106KK38
5J106KK40
(57)【要約】
【課題】位相を高速に切り換え可能でありながら、従来よりも小さな回路規模及び消費電力を有する周波数シンセサイザを提供する。
【解決手段】アキュムレータ１２は、クロック信号に応じて所定範囲内において予め決められたステップ幅で増大又は減少するカウント値を生成する。ディジタル／アナログ変換器１３－１，１３－２は、カウント値に応じて増大又は減少するランプ電圧を生成する。基準電圧回路１５－１，１５－２は、複数の基準電圧を生成する。信号生成回路１４－１，１４－２は、ランプ電圧及び複数の基準電圧に基づいて、互いに異なる位相を有する出力周波数信号をそれぞれ生成する。複数の信号生成回路１４－１，１４－２のそれぞれは、ランプ電圧に応じて正弦波又は余弦波に類似した波形で変化する信号レベルを有する出力周波数信号をアナログ信号処理により生成する。
【選択図】図１
【解決手段】アキュムレータ１２は、クロック信号に応じて所定範囲内において予め決められたステップ幅で増大又は減少するカウント値を生成する。ディジタル／アナログ変換器１３－１，１３－２は、カウント値に応じて増大又は減少するランプ電圧を生成する。基準電圧回路１５－１，１５－２は、複数の基準電圧を生成する。信号生成回路１４－１，１４－２は、ランプ電圧及び複数の基準電圧に基づいて、互いに異なる位相を有する出力周波数信号をそれぞれ生成する。複数の信号生成回路１４－１，１４－２のそれぞれは、ランプ電圧に応じて正弦波又は余弦波に類似した波形で変化する信号レベルを有する出力周波数信号をアナログ信号処理により生成する。
【選択図】図１
【特許請求の範囲】
【請求項1】
クロック信号に応じて所定範囲内において予め決められたステップ幅で増大又は減少するカウント値を生成するアキュムレータと、
前記カウント値に応じて増大又は減少するランプ電圧を生成する少なくとも１つの第１のディジタル／アナログ変換器と、
複数の基準電圧を生成する少なくとも１つの基準電圧回路と、
前記ランプ電圧及び前記複数の基準電圧に基づいて、互いに異なる位相を有する出力周波数信号をそれぞれ生成する複数の信号生成回路とを備え、
前記複数の信号生成回路のそれぞれは、前記ランプ電圧に応じて正弦波又は余弦波に類似した波形で変化する信号レベルを有する出力周波数信号をアナログ信号処理により生成し、
前記第１のディジタル／アナログ変換器及び前記基準電圧回路は、前記信号生成回路ごとに異なるランプ電圧と、前記複数の信号生成回路の間で共通の前記複数の基準電圧とを前記複数の信号生成回路に供給するか、又は、前記複数の信号生成回路の間で共通のランプ電圧と、前記信号生成回路ごとに異なる組み合わせの電圧を含む前記複数の基準電圧とを前記複数の信号生成回路に供給する、
周波数シンセサイザ。
前記カウント値に応じて増大又は減少するランプ電圧を生成する少なくとも１つの第１のディジタル／アナログ変換器と、
複数の基準電圧を生成する少なくとも１つの基準電圧回路と、
前記ランプ電圧及び前記複数の基準電圧に基づいて、互いに異なる位相を有する出力周波数信号をそれぞれ生成する複数の信号生成回路とを備え、
前記複数の信号生成回路のそれぞれは、前記ランプ電圧に応じて正弦波又は余弦波に類似した波形で変化する信号レベルを有する出力周波数信号をアナログ信号処理により生成し、
前記第１のディジタル／アナログ変換器及び前記基準電圧回路は、前記信号生成回路ごとに異なるランプ電圧と、前記複数の信号生成回路の間で共通の前記複数の基準電圧とを前記複数の信号生成回路に供給するか、又は、前記複数の信号生成回路の間で共通のランプ電圧と、前記信号生成回路ごとに異なる組み合わせの電圧を含む前記複数の基準電圧とを前記複数の信号生成回路に供給する、
周波数シンセサイザ。
【請求項2】
前記少なくとも１つの基準電圧回路のそれぞれは、前記複数の基準電圧を生成する分圧抵抗を備える、
請求項１記載の周波数シンセサイザ。
請求項１記載の周波数シンセサイザ。
【請求項3】
前記少なくとも１つの基準電圧回路のそれぞれは、複数の電圧設定値に応じた大きさを有する前記複数の基準電圧を生成する複数の第２のディジタル／アナログ変換器を備え、
前記第２のディジタル／アナログ変換器は、前記第１のディジタル／アナログ変換器の構成要素及びレイアウトと少なくとも部分的に同じ構成要素及びレイアウトを有する、
請求項１記載の周波数シンセサイザ。
前記第２のディジタル／アナログ変換器は、前記第１のディジタル／アナログ変換器の構成要素及びレイアウトと少なくとも部分的に同じ構成要素及びレイアウトを有する、
請求項１記載の周波数シンセサイザ。
【請求項4】
前記周波数シンセサイザは、
複数の第１のディジタル／アナログ変換器と、
前記第１のディジタル／アナログ変換器ごとに異なるカウント値を供給するように、前記カウント値に位相設定値を加算する少なくとも１つの第１の加算器とを備える、
請求項１～３のうちの１つに記載の周波数シンセサイザ。
複数の第１のディジタル／アナログ変換器と、
前記第１のディジタル／アナログ変換器ごとに異なるカウント値を供給するように、前記カウント値に位相設定値を加算する少なくとも１つの第１の加算器とを備える、
請求項１～３のうちの１つに記載の周波数シンセサイザ。
【請求項5】
前記周波数シンセサイザは、
複数の第１のディジタル／アナログ変換器と、
前記信号生成回路ごとに異なるランプ電圧を供給するように、位相設定値に応じた大きさを有する第１のバイアス電圧を生成し、前記複数の第１のディジタル／アナログ変換器のうちの少なくとも１つによって生成された前記ランプ電圧に前記第１のバイアス電圧を加算する少なくとも１つの第３のディジタル／アナログ変換器とを備え、
前記第３のディジタル／アナログ変換器は、前記第１のディジタル／アナログ変換器の構成要素及びレイアウトと少なくとも部分的に同じ構成要素及びレイアウトを有する、
請求項１～３のうちの１つに記載の周波数シンセサイザ。
複数の第１のディジタル／アナログ変換器と、
前記信号生成回路ごとに異なるランプ電圧を供給するように、位相設定値に応じた大きさを有する第１のバイアス電圧を生成し、前記複数の第１のディジタル／アナログ変換器のうちの少なくとも１つによって生成された前記ランプ電圧に前記第１のバイアス電圧を加算する少なくとも１つの第３のディジタル／アナログ変換器とを備え、
前記第３のディジタル／アナログ変換器は、前記第１のディジタル／アナログ変換器の構成要素及びレイアウトと少なくとも部分的に同じ構成要素及びレイアウトを有する、
請求項１～３のうちの１つに記載の周波数シンセサイザ。
【請求項6】
前記周波数シンセサイザは、
１つの第１のディジタル／アナログ変換器と、
複数の基準電圧回路とを備え、
前記複数の基準電圧回路のそれぞれは、複数の電圧設定値に応じた大きさを有する前記複数の基準電圧を生成する複数の第２のディジタル／アナログ変換器を備え、
前記複数の基準電圧回路のうちの少なくとも１つは、前記基準電圧回路ごとに異なる電圧設定値を供給するように、前記複数の電圧設定値に位相設定値を加算する複数の第２の加算器とを備え、
前記第２のディジタル／アナログ変換器は、前記第１のディジタル／アナログ変換器の構成要素及びレイアウトと少なくとも部分的に同じ構成要素及びレイアウトを有する、
請求項１記載の周波数シンセサイザ。
１つの第１のディジタル／アナログ変換器と、
複数の基準電圧回路とを備え、
前記複数の基準電圧回路のそれぞれは、複数の電圧設定値に応じた大きさを有する前記複数の基準電圧を生成する複数の第２のディジタル／アナログ変換器を備え、
前記複数の基準電圧回路のうちの少なくとも１つは、前記基準電圧回路ごとに異なる電圧設定値を供給するように、前記複数の電圧設定値に位相設定値を加算する複数の第２の加算器とを備え、
前記第２のディジタル／アナログ変換器は、前記第１のディジタル／アナログ変換器の構成要素及びレイアウトと少なくとも部分的に同じ構成要素及びレイアウトを有する、
請求項１記載の周波数シンセサイザ。
【請求項7】
前記周波数シンセサイザは、
１つの第１のディジタル／アナログ変換器と、
複数の基準電圧回路とを備え、
前記複数の基準電圧回路のそれぞれは、複数の電圧設定値に応じた大きさを有する前記複数の基準電圧を生成する複数の第２のディジタル／アナログ変換器を備え、
前記複数の基準電圧回路のうちの少なくとも１つは、前記信号生成回路ごとに異なる基準電圧を供給するように、位相設定値に応じた大きさを有する第２のバイアス電圧を生成し、前記複数の第２のディジタル／アナログ変換器によって生成された前記基準電圧に前記第２のバイアス電圧を加算する複数の第４のディジタル／アナログ変換器とを備え、
前記第２及び第４のディジタル／アナログ変換器は、前記第１のディジタル／アナログ変換器の構成要素及びレイアウトと少なくとも部分的に同じ構成要素及びレイアウトを有する、
請求項１記載の周波数シンセサイザ。
１つの第１のディジタル／アナログ変換器と、
複数の基準電圧回路とを備え、
前記複数の基準電圧回路のそれぞれは、複数の電圧設定値に応じた大きさを有する前記複数の基準電圧を生成する複数の第２のディジタル／アナログ変換器を備え、
前記複数の基準電圧回路のうちの少なくとも１つは、前記信号生成回路ごとに異なる基準電圧を供給するように、位相設定値に応じた大きさを有する第２のバイアス電圧を生成し、前記複数の第２のディジタル／アナログ変換器によって生成された前記基準電圧に前記第２のバイアス電圧を加算する複数の第４のディジタル／アナログ変換器とを備え、
前記第２及び第４のディジタル／アナログ変換器は、前記第１のディジタル／アナログ変換器の構成要素及びレイアウトと少なくとも部分的に同じ構成要素及びレイアウトを有する、
請求項１記載の周波数シンセサイザ。
【請求項8】
前記複数の信号生成回路のそれぞれは、
前記ランプ電圧を第１の基準電圧に対して比較して第１の差動出力信号を生成する第１の差動増幅器と、
前記ランプ電圧を前記第１の基準電圧より高い第２の基準電圧に対して比較して第２の差動出力信号を生成する第２の差動増幅器と、
前記ランプ電圧を前記第２の基準電圧より高い第３の基準電圧に対して比較して第３の差動出力信号を生成する第３の差動増幅器とを備え、
前記出力周波数信号は、前記第１及び第３の差動出力信号と、前記第２の差動出力信号の反転信号との和である、
請求項１記載の周波数シンセサイザ。
前記ランプ電圧を第１の基準電圧に対して比較して第１の差動出力信号を生成する第１の差動増幅器と、
前記ランプ電圧を前記第１の基準電圧より高い第２の基準電圧に対して比較して第２の差動出力信号を生成する第２の差動増幅器と、
前記ランプ電圧を前記第２の基準電圧より高い第３の基準電圧に対して比較して第３の差動出力信号を生成する第３の差動増幅器とを備え、
前記出力周波数信号は、前記第１及び第３の差動出力信号と、前記第２の差動出力信号の反転信号との和である、
請求項１記載の周波数シンセサイザ。
【請求項9】
前記第１～第３の差動増幅器のそれぞれは、一対のバイポーラトランジスタ又は一対の電界効果トランジスタを備える、
請求項８記載の周波数シンセサイザ。
請求項８記載の周波数シンセサイザ。
【請求項10】
請求項１記載の周波数シンセサイザを備える、
無線通信装置。
無線通信装置。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、周波数シンセサイザ及びそれを備えた無線通信装置に関する。
【背景技術】
【0002】
第５世代移動通信システム（５Ｇ）が実用化され、続いて、第６世代移動通信システム（６Ｇ）の開発が進められている。６Ｇでは、更なる大容量化のために、ミリ波及びテラヘルツ波の利用が検討されている。周波数が高くなると電波が伝搬しにくくなるので、ビームを集中させて通信距離を延ばすために、フェーズドアレーアンテナの採用が広く検討されている。
【先行技術文献】
【非特許文献】
【0003】
【非特許文献1】"A Technical Tutorial on Digital Signal Synthesis", Analog Devices, Inc., 1999 [令和３年１１月３０日検索], インターネット＜ＵＲＬ：https://www.analog.com/media/en/training-seminars/design-handbooks/Technical-Tutorial-DDS/technical-tutorial-DDS.pdf＞
【発明の概要】
【発明が解決しようとする課題】
【0004】
フェーズドアレーアンテナを用いて移動体を高速に探したり、高速移動体をトラッキングしたりするためには、高速に動作する複数の移相器が必要になる。位相を高速に切り換え可能である周波数シンセサイザとして、例えば、ダイレクトディジタルシンセサイザが知られている。ダイレクトディジタルシンセサイザは、例えば、非特許文献１に開示されている。従来のダイレクトディジタルシンセサイザは、例えば、アキュムレータ、ルックアップテーブル、及びディジタル／アナログ変換器（ＤＡＣ）を備える。アキュムレータは、出力信号の位相値を生成するディジタル回路である。ルックアップテーブルは、正弦波の位相及び振幅の対応表を記憶したＲＯＭであり、アキュムレータによって生成された位相値を振幅値に変換する。ディジタル／アナログ変換器は、ルックアップテーブルによって生成された振幅値を電圧に変換し、正弦波の波形を有する電圧信号を生成する。
【0005】
ダイレクトディジタルシンセサイザは、ＲＯＭを含む大規模なディジタル回路から構成されるので、回路規模が大きく、高速で動作させると消費電力が大きい。また、従来の周波数シンセサイザを用いてフェーズドアレーアンテナを実現すると、アンテナ素子ごとに周波数シンセサイザを設ける必要があるので、回路規模及び消費電力が大きくなり、携帯端末装置に搭載することが困難である。従って、位相を高速に切り換え可能でありながら、従来よりも小さな回路規模及び消費電力を有する周波数シンセサイザが求められる。
【0006】
本開示の目的は、位相を高速に切り換え可能でありながら、従来よりも小さな回路規模及び消費電力を有する周波数シンセサイザを提供することにある。また、本開示の目的は、そのような周波数シンセサイザを備えた無線通信装置を提供することにある。
【課題を解決するための手段】
【0007】
本開示の第１の態様に係る周波数シンセサイザは、
クロック信号に応じて所定範囲内において予め決められたステップ幅で増大又は減少するカウント値を生成するアキュムレータと、
前記カウント値に応じて増大又は減少するランプ電圧を生成する少なくとも１つの第１のディジタル／アナログ変換器と、
複数の基準電圧を生成する少なくとも１つの基準電圧回路と、
前記ランプ電圧及び前記複数の基準電圧に基づいて、互いに異なる位相を有する出力周波数信号をそれぞれ生成する複数の信号生成回路とを備え、
前記複数の信号生成回路のそれぞれは、前記ランプ電圧に応じて正弦波又は余弦波に類似した波形で変化する信号レベルを有する出力周波数信号をアナログ信号処理により生成し、
前記第１のディジタル／アナログ変換器及び前記基準電圧回路は、前記信号生成回路ごとに異なるランプ電圧と、前記複数の信号生成回路の間で共通の前記複数の基準電圧とを前記複数の信号生成回路に供給するか、又は、前記複数の信号生成回路の間で共通のランプ電圧と、前記信号生成回路ごとに異なる組み合わせの電圧を含む前記複数の基準電圧とを前記複数の信号生成回路に供給する。
クロック信号に応じて所定範囲内において予め決められたステップ幅で増大又は減少するカウント値を生成するアキュムレータと、
前記カウント値に応じて増大又は減少するランプ電圧を生成する少なくとも１つの第１のディジタル／アナログ変換器と、
複数の基準電圧を生成する少なくとも１つの基準電圧回路と、
前記ランプ電圧及び前記複数の基準電圧に基づいて、互いに異なる位相を有する出力周波数信号をそれぞれ生成する複数の信号生成回路とを備え、
前記複数の信号生成回路のそれぞれは、前記ランプ電圧に応じて正弦波又は余弦波に類似した波形で変化する信号レベルを有する出力周波数信号をアナログ信号処理により生成し、
前記第１のディジタル／アナログ変換器及び前記基準電圧回路は、前記信号生成回路ごとに異なるランプ電圧と、前記複数の信号生成回路の間で共通の前記複数の基準電圧とを前記複数の信号生成回路に供給するか、又は、前記複数の信号生成回路の間で共通のランプ電圧と、前記信号生成回路ごとに異なる組み合わせの電圧を含む前記複数の基準電圧とを前記複数の信号生成回路に供給する。
【0008】
本開示の第２の態様に係る周波数シンセサイザによれば、第１の態様に係る周波数シンセサイザにおいて、
前記少なくとも１つの基準電圧回路のそれぞれは、前記複数の基準電圧を生成する分圧抵抗を備える。
前記少なくとも１つの基準電圧回路のそれぞれは、前記複数の基準電圧を生成する分圧抵抗を備える。
【0009】
本開示の第３の態様に係る周波数シンセサイザによれば、第１の態様に係る周波数シンセサイザにおいて、
前記少なくとも１つの基準電圧回路のそれぞれは、複数の電圧設定値に応じた大きさを有する前記複数の基準電圧を生成する複数の第２のディジタル／アナログ変換器を備え、
前記第２のディジタル／アナログ変換器は、前記第１のディジタル／アナログ変換器の構成要素及びレイアウトと少なくとも部分的に同じ構成要素及びレイアウトを有する。
前記少なくとも１つの基準電圧回路のそれぞれは、複数の電圧設定値に応じた大きさを有する前記複数の基準電圧を生成する複数の第２のディジタル／アナログ変換器を備え、
前記第２のディジタル／アナログ変換器は、前記第１のディジタル／アナログ変換器の構成要素及びレイアウトと少なくとも部分的に同じ構成要素及びレイアウトを有する。
【0010】
本開示の第４の態様に係る周波数シンセサイザによれば、第１～第３のうちの１つの態様に係る周波数シンセサイザは、
複数の第１のディジタル／アナログ変換器と、
前記第１のディジタル／アナログ変換器ごとに異なるカウント値を供給するように、前記カウント値に位相設定値を加算する少なくとも１つの第１の加算器とを備える。
複数の第１のディジタル／アナログ変換器と、
前記第１のディジタル／アナログ変換器ごとに異なるカウント値を供給するように、前記カウント値に位相設定値を加算する少なくとも１つの第１の加算器とを備える。
【0011】
本開示の第５の態様に係る周波数シンセサイザによれば、第１～第３のうちの１つの態様に係る周波数シンセサイザは、
複数の第１のディジタル／アナログ変換器と、
前記信号生成回路ごとに異なるランプ電圧を供給するように、位相設定値に応じた大きさを有する第１のバイアス電圧を生成し、前記複数の第１のディジタル／アナログ変換器のうちの少なくとも１つによって生成された前記ランプ電圧に前記第１のバイアス電圧を加算する少なくとも１つの第３のディジタル／アナログ変換器とを備え、
前記第３のディジタル／アナログ変換器は、前記第１のディジタル／アナログ変換器の構成要素及びレイアウトと少なくとも部分的に同じ構成要素及びレイアウトを有する、
複数の第１のディジタル／アナログ変換器と、
前記信号生成回路ごとに異なるランプ電圧を供給するように、位相設定値に応じた大きさを有する第１のバイアス電圧を生成し、前記複数の第１のディジタル／アナログ変換器のうちの少なくとも１つによって生成された前記ランプ電圧に前記第１のバイアス電圧を加算する少なくとも１つの第３のディジタル／アナログ変換器とを備え、
前記第３のディジタル／アナログ変換器は、前記第１のディジタル／アナログ変換器の構成要素及びレイアウトと少なくとも部分的に同じ構成要素及びレイアウトを有する、
【0012】
本開示の第６の態様に係る周波数シンセサイザによれば、第１の態様に係る周波数シンセサイザは、
１つの第１のディジタル／アナログ変換器と、
複数の基準電圧回路とを備え、
前記複数の基準電圧回路のそれぞれは、複数の電圧設定値に応じた大きさを有する前記複数の基準電圧を生成する複数の第２のディジタル／アナログ変換器を備え、
前記複数の基準電圧回路のうちの少なくとも１つは、前記基準電圧回路ごとに異なる電圧設定値を供給するように、前記複数の電圧設定値に位相設定値を加算する複数の第２の加算器とを備え、
前記第２のディジタル／アナログ変換器は、前記第１のディジタル／アナログ変換器の構成要素及びレイアウトと少なくとも部分的に同じ構成要素及びレイアウトを有する。
１つの第１のディジタル／アナログ変換器と、
複数の基準電圧回路とを備え、
前記複数の基準電圧回路のそれぞれは、複数の電圧設定値に応じた大きさを有する前記複数の基準電圧を生成する複数の第２のディジタル／アナログ変換器を備え、
前記複数の基準電圧回路のうちの少なくとも１つは、前記基準電圧回路ごとに異なる電圧設定値を供給するように、前記複数の電圧設定値に位相設定値を加算する複数の第２の加算器とを備え、
前記第２のディジタル／アナログ変換器は、前記第１のディジタル／アナログ変換器の構成要素及びレイアウトと少なくとも部分的に同じ構成要素及びレイアウトを有する。
【0013】
本開示の第７の態様に係る周波数シンセサイザによれば、第１の態様に係る周波数シンセサイザは、
１つの第１のディジタル／アナログ変換器と、
複数の基準電圧回路とを備え、
前記複数の基準電圧回路のそれぞれは、複数の電圧設定値に応じた大きさを有する前記複数の基準電圧を生成する複数の第２のディジタル／アナログ変換器を備え、
前記複数の基準電圧回路のうちの少なくとも１つは、前記信号生成回路ごとに異なる基準電圧を供給するように、位相設定値に応じた大きさを有する第２のバイアス電圧を生成し、前記複数の第２のディジタル／アナログ変換器によって生成された前記基準電圧に前記第２のバイアス電圧を加算する複数の第４のディジタル／アナログ変換器とを備え、
前記第２及び第４のディジタル／アナログ変換器は、前記第１のディジタル／アナログ変換器の構成要素及びレイアウトと少なくとも部分的に同じ構成要素及びレイアウトを有する。
１つの第１のディジタル／アナログ変換器と、
複数の基準電圧回路とを備え、
前記複数の基準電圧回路のそれぞれは、複数の電圧設定値に応じた大きさを有する前記複数の基準電圧を生成する複数の第２のディジタル／アナログ変換器を備え、
前記複数の基準電圧回路のうちの少なくとも１つは、前記信号生成回路ごとに異なる基準電圧を供給するように、位相設定値に応じた大きさを有する第２のバイアス電圧を生成し、前記複数の第２のディジタル／アナログ変換器によって生成された前記基準電圧に前記第２のバイアス電圧を加算する複数の第４のディジタル／アナログ変換器とを備え、
前記第２及び第４のディジタル／アナログ変換器は、前記第１のディジタル／アナログ変換器の構成要素及びレイアウトと少なくとも部分的に同じ構成要素及びレイアウトを有する。
【0014】
本開示の第８の態様に係る周波数シンセサイザによれば、第１～第７のうちの１つの態様に係る周波数シンセサイザにおいて、
前記複数の信号生成回路のそれぞれは、
前記ランプ電圧を第１の基準電圧に対して比較して第１の差動出力信号を生成する第１の差動増幅器と、
前記ランプ電圧を前記第１の基準電圧より高い第２の基準電圧に対して比較して第２の差動出力信号を生成する第２の差動増幅器と、
前記ランプ電圧を前記第２の基準電圧より高い第３の基準電圧に対して比較して第３の差動出力信号を生成する第３の差動増幅器とを備え、
前記出力周波数信号は、前記第１及び第３の差動出力信号と、前記第２の差動出力信号の反転信号との和である。
前記複数の信号生成回路のそれぞれは、
前記ランプ電圧を第１の基準電圧に対して比較して第１の差動出力信号を生成する第１の差動増幅器と、
前記ランプ電圧を前記第１の基準電圧より高い第２の基準電圧に対して比較して第２の差動出力信号を生成する第２の差動増幅器と、
前記ランプ電圧を前記第２の基準電圧より高い第３の基準電圧に対して比較して第３の差動出力信号を生成する第３の差動増幅器とを備え、
前記出力周波数信号は、前記第１及び第３の差動出力信号と、前記第２の差動出力信号の反転信号との和である。
【0015】
本開示の第９の態様に係る周波数シンセサイザによれば、第８の態様に係る周波数シンセサイザにおいて、
前記第１～第３の差動増幅器のそれぞれは、一対のバイポーラトランジスタ又は一対の電界効果トランジスタを備える。
前記第１～第３の差動増幅器のそれぞれは、一対のバイポーラトランジスタ又は一対の電界効果トランジスタを備える。
【0016】
本開示の第１０の態様に係る無線通信装置は、第１～第９のうちの１つの態様に係る周波数シンセサイザを備える。
【発明の効果】
【0017】
本開示の一態様によれば、位相を高速に切り換え可能でありながら、従来よりも小さな回路規模及び消費電力を有する周波数シンセサイザを提供することができる。
【図面の簡単な説明】
【0018】
【図1】第１の実施形態に係る周波数シンセサイザ１０１の構成を示すブロック図である。
【図14】第２の実施形態に係る周波数シンセサイザ１０１Ａの構成を示すブロック図である。
【図15】第３の実施形態に係る周波数シンセサイザ１０１Ｂの構成を示すブロック図である。
【図17】第３の実施形態の変形例に係る周波数シンセサイザの一部の構成を示すブロック図である。
【図18】第４の実施形態に係る周波数シンセサイザ１０１Ｃの構成を示すブロック図である。
【図20】第５の実施形態に係る周波数シンセサイザ１０１Ｄの構成を示すブロック図である。
【図23】第６の実施形態に係る周波数シンセサイザ１０１Ｅの構成を示すブロック図である。
【図25】第７の実施形態に係る無線通信装置２００の構成を示すブロック図である。
【発明を実施するための形態】
【0019】
以下、図面を参照して、本開示の各実施形態に係る周波数シンセサイザ及び無線通信装置について説明する。各図面にわたって、同じ符号は同様の構成要素を示す。
【0020】
【0021】
図１の周波数シンセサイザ１０１は、クロック信号源１１、アキュムレータ１２、ディジタル／アナログ変換器（ＤＡＣ）１３－１，１３－２、信号生成回路１４－１，１４－２、基準電圧回路１５－１，１５－２、及び加算器２０を備える。
【0022】
クロック信号源１１は、所定のクロック周波数ｆｃｌｋを有するクロック信号ｃｌｋを生成する。一般に、クロック信号ｃｌｋは、固定値のクロック周波数ｆｃｌｋを有する。
【0023】
アキュムレータ１２は、クロック信号ｃｌｋに応じて所定範囲内において予め決められたステップ幅で増大又は減少するカウント値ｃｎｔ１を生成する。図１の例では、アキュムレータ１２は、ｎビットのサイズを有する、すなわち、０～２ｎ－１にわたって変化するｎビットのディジタル形式のカウント値ｃｎｔ１を生成可能である。カウント値ｃｎｔ１は、例えば図２に示すように、クロック信号ｃｌｋに応じて、所定範囲内（すなわち、０～２ｎ－１の範囲内）において予め決められたステップ幅で増大する。カウント値ｃｎｔ１は、２ｎ－１を超えたときオーバーフローして２ｎ減算される。また、アキュムレータ１２には、外部の制御回路（図示せず）から、ｎビットの周波数設定値Ｋが入力される。周波数設定値Ｋは、アキュムレータ１２のビット数ｎによって決まる時間周期Ｔ０＝２ｎ／ｆｃｌｋにおいてカウント値ｃｎｔ１がオーバーフローする回数（図２の例では、Ｋ＝２）を表す。
【0024】
ディジタル／アナログ変換器１３－１には、カウント値ｃｎｔ１がそのまま供給される。また、加算器２０は、カウント値ｃｎｔ１に位相設定値Ｐを加算してカウント値ｃｎｔ２を生成する。ディジタル／アナログ変換器１３－１には、カウント値ｃｎｔ２が供給される。位相設定値Ｐは、信号生成回路１４－１，１４－２から出力される出力周波数信号Ｖｏｕｔ１，Ｖｏｕｔ２が有するべき所望の位相差を示すｎビットのディジタル値である。加算器２０を用いてカウント値ｃｎｔ１に位相設定値Ｐを加算することにより、ディジタル／アナログ変換器１３－１，１３－２ごとに異なるカウント値が供給される。
【0025】
ディジタル／アナログ変換器１３－１は、カウント値ｃｎｔ１に応じて増大又は減少するランプ電圧Ｖｒｍｐ１を生成し、ディジタル／アナログ変換器１３－２は、カウント値ｃｎｔ２に応じて増大又は減少するランプ電圧Ｖｒｍｐ２を生成する。言いかえると、ディジタル／アナログ変換器１３－１，１３－２は、ディジタル形式のカウント値ｃｎｔ１，ｃｎｔ２を、アナログ形式のランプ電圧Ｖｒｍｐ１，Ｖｒｍｐ２にそれぞれ変換する。図２の例では、ランプ電圧Ｖｒｍｐ１は、時間周期Ｔ０において２回、最小値（又は極小値）から最大値（又は極大値）まで増大する。
【0026】
基準電圧回路１５－１，１５－２は、同じ複数の基準電圧Ｖｔｏｐ，Ｖｍｉｄ．Ｖｂｏｔを生成する。電圧Ｖｍｉｄは電圧Ｖｂｏｔよりも高く、電圧Ｖｔｏｐが電圧Ｖｍｉｄよりも高い。基準電圧Ｖｔｏｐ，Ｖｍｉｄ．Ｖｂｏｔは等間隔を有する。
【0027】
ディジタル／アナログ変換器１３－１，１３－２は、信号生成回路１４－１，１４－２ごとに異なるランプ電圧Ｖｒｍｐ１，Ｖｒｍｐ２を信号生成回路１４－１，１４－２に供給する。また、基準電圧回路１５－１，１５－２は、信号生成回路１４－１，１４－２の間で共通の複数の基準電圧Ｖｔｏｐ，Ｖｍｉｄ．Ｖｂｏｔを信号生成回路１４－１，１４－２に供給する。
【0028】
信号生成回路１４－１は、ランプ電圧及Ｖｒｍｐ１及び基準電圧Ｖｔｏｐ，Ｖｍｉｄ．Ｖｂｏｔに基づいて、出力周波数信号Ｖｏｕｔ１を生成する。信号生成回路１４－２は、ランプ電圧及Ｖｒｍｐ２及び基準電圧Ｖｔｏｐ，Ｖｍｉｄ．Ｖｂｏｔに基づいて、出力周波数信号Ｖｏｕｔ２を生成する。信号生成回路１４－１，１４－２のそれぞれは、ランプ電圧Ｖｒｍｐ１，Ｖｒｍｐ２に応じて正弦波又は余弦波に類似した波形で変化する信号レベルを有する出力周波数信号Ｖｏｕｔ１，Ｖｏｕｔ２をアナログ信号処理により生成する。出力周波数信号Ｖｏｕｔ１，Ｖｏｕｔ２は、互いに異なる位相を有する。図２の例では、出力周波数信号Ｖｏｕｔ１，Ｖｏｕｔ２は、時間周期Ｔ０において、正弦波の０～４πの位相値に対応して変化する信号レベルを有する。
【0029】
ここで、「正弦波（又は余弦波）に類似した波形」とは、図１０～図１２を参照して後述するように、正弦波（又は余弦波）に十分に近似できる、双曲線正弦関数の組み合わせからなる周期信号の波形を意味する。また、出力周波数信号Ｖｏｕｔ１，Ｖｏｕｔ２は、周波数シンセサイザ１０１の各構成要素の製造バラツキ、アキュムレータ１２のオーバーフローなどに起因して、正弦波（又は余弦波）からの小さな誤差を含む可能性がある。
【0030】
カウント値ｃｎｔ１，ｃｎｔ２、ランプ電圧Ｖｒｍｐ１，Ｖｒｍｐ２、及び出力周波数信号Ｖｏｕｔ１，Ｖｏｕｔ２のそれぞれは、時間周期Ｔ０で周期的に変化する。
【0031】
図１の周波数シンセサイザ１０１は、ルックアップテーブルを用いることなく任意周波数の正弦波又は余弦波の信号を生成することができるダイレクトディジタルシンセサイザである。周波数シンセサイザ１０１は、位相を高速に切り換え可能でありながら、その回路規模及び消費電力を従来のダイレクトディジタルシンセサイザよりも削減することができる。また、周波数シンセサイザ１０１は、位相設定値Ｐに応じて変化する任意の位相差を有する出力周波数信号Ｖｏｕｔ１，Ｖｏｕｔ２を生成することができる。
【0032】
図３は、図１のアキュムレータ１２の構成を示すブロック図である。アキュムレータ１２は、ｎビットの加算器２１及びｎビットのラッチ２２を備えるディジタル回路である。加算器２１は、ラッチ２２から出力されるカウント値ｃｎｔ１に周波数設定値Ｋを加算して出力する。ラッチ２２は、加算器２１の出力値を格納する。ラッチ２２は、クロック信号ｃｌｋの立ち上がりごとに、格納された現在の値をカウント値ｃｎｔ１として出力し、加算器２１の出力値を格納する。
【0033】
図４は、図１のアキュムレータ１２によって生成されるカウント値ｃｎｔ１の一例を示す図である。図５は、ｎ＝４及びＫ＝３の場合を示す。ｎ＝４の場合、アキュムレータ１２は、０～２ｎ－１、すなわち０～１５の範囲内において累積的に加算したカウント値を生成する。加算器２１は、その加算結果が１６以上になるとオーバーフローを起こし、結果的に、本来の加算結果から１６が減算された値を出力する。周波数設定値Ｋ＝３の場合、クロック信号ｃｌｋの立ち上がりごとにカウント値ｃｎｔ１は３ずつ増加し、１５の次は１８となるところオーバーフローを起こして２となり、その後、カウント値ｃｎｔ１は再び３ずつ増加する。周波数設定値Ｋ＝１の場合、クロック信号ｃｌｋの立ち上がりごとにカウント値ｃｎｔ１は１ずつ増加し、１５の次は１６となるところオーバーフローを起こして０となり、その後、カウント値ｃｎｔ１は再び１ずつ増加する。周波数設定値Ｋ＝５の場合、クロック信号ｃｌｋの立ち上がりごとにカウント値ｃｎｔ１は５ずつ増加し、１５の次は２０となるところオーバーフローを起こして４となり、その後、カウント値ｃｎｔ１は再び５ずつ増加する。カウント値ｃｎｔ１のオーバーフローは、平均すると、ｆ＝Ｋ×ｆｃｌｋ／２ｎの周期で生成する。
【0034】
出力周波数信号Ｖｏｕｔ１，Ｖｏｕｔ２の周波数は、カウント値ｃｎｔ１の周波数に等しく、Ｋ×ｆｃｌｋ／２ｎによって表される。アキュムレータ１２のビット数ｎは、周波数シンセサイザ１０１を搭載する無線通信装置によって使用されるチャネル数に応じて決定され、一般的には、ｎ＝８～１２であれば十分である。
【0035】
図５は、図１のディジタル／アナログ変換器１３－１，１３－２の構成を示す回路図である。ディジタル／アナログ変換器１３－１，１３－２は互いに同じ構成を有する。ディジタル／アナログ変換器１３－１，１３－２のそれぞれは、抵抗Ｒ０、スイッチ３１－１～３１－（２ｎ－１）、及び定電流源３２－１～３２－（２ｎ－１）を備える。スイッチ３１－１～３１－（２ｎ－１）は互いに同じ特性を有する。定電流源３２－１～３２－（２ｎ－１）もまた互いに同じ特性を有し、予め決められた電流Ｉを生成する。
【0036】
本明細書では、スイッチ３１－１～３１－（２ｎ－１）を総称して「スイッチ３１」とも呼び、定電流源３２－１～３２－（２ｎ－１）を総称して「定電流源３２」とも呼ぶ。
【0037】
図５の例は、ｎ＝３ビットの場合を示し、ディジタル／アナログ変換器１３－１，１３－２は、２３－１＝７個のスイッチ３１及び７個の定電流源３２を備えている。カウント値ｃｎｔ１、ｃｎｔ２は、３つのビットｂ１～ｂ３からなり、ｂ１が最下位ビットであり、ｂ３が最上位ビットである。ビットｂ１に応じて１つのスイッチ３１がオン／オフし、ビットｂ２に応じて２つのスイッチ３１が連動してオン／オフし、ビットｂ３に応じて４つのスイッチ３１が連動してオン／オフする。
【0038】
図６は、図５のディジタル／アナログ変換器１３－１，１３－２の動作を説明する図である。図６の横軸は、カウント値のビットｂ３，ｂ２，ｂ１からなるコードを示し、縦軸は、各コードに対応するランプ電圧Ｖｒｍｐ１、Ｖｒｍｐ２を示す。すべてのスイッチ３１がオフされている場合（すなわち、カウント値ｃｎｔ１が「０００」である場合）、ランプ電圧Ｖｒｍｐ１は電源電圧Ｖｃｃに等しい。１つのスイッチ３１をオンするごとに、ランプ電圧Ｖｒｍｐ１は、電源電圧ＶｃｃからＩ×Ｒ０ずつ低下する。すべてのスイッチ３１がオンされている場合（すなわち、カウント値ｃｎｔ１が「１１１」である場合）、ランプ電圧Ｖｒｍｐ１は、Ｖｃｃ－７×Ｉ×Ｒ０になる。また、ランプ電圧Ｖｒｍｐ２は、ランプ電圧Ｖｒｍｐ１に対してＰ・Ｉ・Ｒ０の差を有して変化する。
【0039】
図４ではｎ＝４のアキュムレータ１２について説明し、図５及び図６ではｎ＝３のディジタル／アナログ変換器１３－１，１３－２について説明したが、ディジタル／アナログ変換器１３－１，１３－２のビット数ｎは、アキュムレータ１２のビット数ｎに等しく設定されることに注意する。
【0040】
図５のディジタル／アナログ変換器１３－１，１３－２は、高速動作に優れる電流加算型の変換器であるが、他の任意のタイプの変換器を使用してもよい。
【0041】
図７は、図１の信号生成回路１４－１，１４－２及び基準電圧回路１５－１，１５－２の構成を示す回路図である。信号生成回路１４－１，１４－２は互いに同じ構成を有し、基準電圧回路１５－１，１５－２は互いに同じ構成を有する。
【0042】
信号生成回路１４－１，１４－２のそれぞれは、差動増幅器４１～４３及び抵抗Ｒ１１，Ｒ１２を備える。信号生成回路１４－１は下記のように動作する。差動増幅器４１は、ランプ電圧Ｖｒｍｐ１を基準電圧Ｖｂｏｔに対して比較して第１の差動出力信号を生成する。差動増幅器４２は、ランプ電圧Ｖｒｍｐ１を基準電圧Ｖｂｏｔより高い基準電圧Ｖｍｉｄに対して比較して第２の差動出力信号を生成する。差動増幅器４３は、ランプ電圧Ｖｒｍｐ１を基準電圧Ｖｍｉｄより高い基準電圧Ｖｔｏｐに対して比較して第３の差動出力信号を生成する。差動増幅器４１～４３の出力端子は、抵抗Ｒ１１，Ｒ１２を介して電源電圧Ｖｃｃの端子に接続される。出力周波数信号Ｖｏｕｔ１は、差動増幅器４１，４３の差動出力信号と、差動増幅器４２の差動出力信号の反転信号との和である。信号生成回路１４－２もまた、信号生成回路１４－１と同様に、ランプ電圧及Ｖｒｍｐ２及び基準電圧Ｖｔｏｐ，Ｖｍｉｄ．Ｖｂｏｔに基づいて、出力周波数信号Ｖｏｕｔ２を生成する。
【0043】
基準電圧回路１５－１，１５－２のそれぞれは、抵抗Ｒ２１～Ｒ２４を備える。抵抗Ｒ２１～Ｒ２４は、正の電源電圧Ｖｃｃの端子と、負の電源電圧Ｖｅｅの端子との間に直列接続され、基準電圧Ｖｔｏｐ，Ｖｍｉｄ．Ｖｂｏｔを電源電圧Ｖｃｃ，Ｖｅｅから生成する分圧抵抗（又は抵抗ラダー）である。抵抗Ｒ２２，Ｒ２３の抵抗値は互いに等しく設定される。
【0044】
図８は、図７の差動増幅器４１～４３の構成の一例を示す回路図である。差動増幅器４１～４３のそれぞれは、一対のバイポーラトランジスタＱ１，Ｑ２、定電流源５１、及び抵抗Ｒａ～Ｒｄを備える。バイポーラトランジスタＱ１のベースにはランプ電圧Ｖｒｍｐ（すなわち、ランプ電圧Ｖｒｍｐ１又はＶｒｍｐ２）が印加され、バイポーラトランジスタＱ２のベースには基準電圧Ｖｘ（ｘ＝ｔｏｐ，ｍｉｄ，ｂｏｔ）が印加される。ランプ電圧Ｖｒｍｐ及び基準電圧Ｖｘの電位差に応じて、出力端子ｄｏｕｔ１，ｄｏｕｔ２を介して出力電流Ｉｘが流れる。
【0045】
図９は、図７の差動増幅器４１～４３の構成の他の例を示す回路図である。信号生成回路１４は、図８の差動増幅器４１～４３に代えて、図９の差動増幅器４１Ａ～４３Ａを備えてもよい。差動増幅器４１Ａ～４３Ａのそれぞれは、図８のバイポーラトランジスタＱ１，Ｑ２に代えて、一対の電界効果トランジスタＱ１Ａ，Ｑ２Ａを備える。
【0046】
図１０は、図７の差動増幅器４１～４３のそれぞれの動作特性を概略的に示すグラフである。各差動増幅器４１～４３の出力電流Ｉｘは、近似的に、ランプ電圧Ｖｒｍｐに関する双曲線正弦関数ｔａｎｈ（Ｖｒｍｐ）の特性（実線）又はその反転信号の特性（破線）を有して変動する。ランプ電圧Ｖｒｍｐが基準電圧Ｖｘを中心とする所定の電圧範囲Ｖｔｒａｎにある場合、出力電流Ｉｘはランプ電圧Ｖｒｍｐに応じて変動するが、ランプ電圧Ｖｒｍｐが電圧範囲Ｖｔｒａｎの外部にある場合、ランプ電圧Ｖｒｍｐが変化しても出力電流Ｉｘは実質的に変動しない。
【0047】
図１１は、図７の一対の差動増幅器４２，４３に対して異なる基準電圧Ｖｍｉｄ，Ｖｔｏｐが設定された場合の動作特性の変化を概略的に示すグラフである。図１１の上段、中段、及び下段は、ランプ電圧Ｖｒｍｐの変化に対して、差動増幅器４２，４３の出力電流の和である電流Ｉｓｕｍ’を示す。図１１の上段は、大きな差を有する基準電圧Ｖｍｉｄ，Ｖｔｏｐ（基準電圧Ｖ２ａ，Ｖ３ａとして示す）が設定される場合を示し、図１１の下段は、小さな差を有する基準電圧Ｖｍｉｄ，Ｖｔｏｐ（基準電圧Ｖ２ｃ，Ｖ３ｃとして示す）が設定される場合を示し、図１１の中段は、これらの中間の差を有する基準電圧Ｖｍｉｄ，Ｖｔｏｐ（基準電圧Ｖ２ｂ，Ｖ３ｂとして示す）が設定される場合を示す。双曲線正弦関数の特性をそれぞれ有する差動増幅器４２，４３を組み合わせることにより、電流Ｉｓｕｍ’は、ランプ電圧Ｖｒｍｐに関して２つの双曲線正弦関数を連結した特性を有して変動する。図１１の上段及び下段の場合、電流Ｉｓｕｍ’は、正弦波の半周期の波形から大きく乖離している。一方、図１１の中段の場合、基準電圧Ｖｍｉｄ，Ｖｔｏｐの差を適切に設定することにより、電流Ｉｓｕｍ’は、正弦波の半周期の波形によく近似できることがわかる。
【0048】
同様に、基準電圧Ｖｂｏｔ，Ｖｍｉｄの差を適切に設定することにより、差動増幅器４１，４２の出力電流の和もまた、正弦波の残りの半周期の波形によく近似させることができる。
【0049】
図１２は、図７の信号生成回路１４－１，１４－２によって生成される電流Ｉｓｕｍの特性を概略的に示すグラフである。図１２は、ランプ電圧Ｖｒｍｐの変化に対して、差動増幅器４１～４３の出力電流の総和である電流Ｉｓｕｍを示す。ディジタル／アナログ変換器１３－１，１３－２が図５の構成を有する場合、電圧範囲Ｖｂｏｔ～Ｖｔｏｐが８個に分割され、図１２の矢印で示す８個のランプ電圧Ｖｒｍｐが生成される。ランプ電圧Ｖｒｍｐ＝Ｖｂｏｔの場合の電流Ｉｓｕｍは、ランプ電圧Ｖｒｍｐ＝Ｖｔｏｐの場合の電流Ｉｓｕｍに等しい。従って、図１２に示すように、ランプ電圧Ｖｒｍｐ＝Ｖｔｏｐを生成可能であれば、ディジタル／アナログ変換器１３－１，１３－２はランプ電圧Ｖｒｍｐ＝Ｖｂｏｔを生成可能でなくてもよい。基準電圧Ｖｔｏｐ，Ｖｍｉｄ．Ｖｂｏｔの差を適切に設定することにより、差動増幅器４１～４３から出力される電流Ｉｓｕｍを、正弦波の周期全体の波形によく近似させることができる。
【0050】
カウント値ｃｎｔ１が０００，００１，０１０，…，１１１の順に生成され、これらのコードに従って図６のランプ電圧Ｖｒｍｐが生成される場合、図１２の特性に従って、正弦波に類似した波形で変化する電流Ｉｓｕｍが生成される。電流Ｉｓｕｍが負荷抵抗（図示せず）に流れたとき、正弦波に類似した波形で変化する電圧を有する出力周波数信号Ｖｏｕｔが生成される。
【0051】
図１３は、図７の信号生成回路１４－１，１４－２の動作を説明する図である。前述したように、加算器２０を用いてカウント値ｃｎｔ１に位相設定値Ｐを加算することにより、ディジタル／アナログ変換器１３－１，１３－２ごとに異なるカウント値が供給される。その結果、あるカウント値ｃｎｔ１が生成されている瞬間において、ランプ電圧Ｖｒｍｐ２は、ランプ電圧Ｖｒｍｐ１とは異なる値になる。信号生成回路１４－１の差動増幅器４１～４３は、ランプ電圧及Ｖｒｍｐ１及び基準電圧Ｖｔｏｐ，Ｖｍｉｄ．Ｖｂｏｔに基づいて出力電流をそれぞれ生成し、それらの総和が電流Ｉｓｕｍ１になる。また、信号生成回路１４－２の差動増幅器４１～４３は、ランプ電圧及Ｖｒｍｐ２及び基準電圧Ｖｔｏｐ，Ｖｍｉｄ．Ｖｂｏｔに基づいて出力電流をそれぞれ生成し、それらの総和が電流Ｉｓｕｍ２になる。また、図１３の例では、Ｉ１は、カウント値ｃｎｔ１＝０のときに生成される電流Ｉｓｕｍ１の値を示し、Ｉ２は、カウント値ｃｎｔ２＝ｃｎｔ１＋Ｐ＝Ｐのときに生成される電流Ｉｓｕｍ２の値を示す。図１３によれば、電流Ｉｓｕｍ２は、位相設定値Ｐの分だけ電流ｉｓｕｍ１よりも進んだ位相を有することがわかる。従って、信号生成回路１４－１，１４－２は、位相設定値Ｐに応じて変化する位相差を有する出力周波数信号Ｖｏｕｔ１，Ｖｏｕｔ２を生成する。
【0052】
第１の実施形態に係る周波数シンセサイザ１０１は、信号生成回路１４－１，１４－２のアナログ信号処理により正弦波を生成することにより、ルックアップテーブルを用いることなく任意周波数の正弦波又は余弦波の信号を生成することができる。周波数シンセサイザ１０１は、位相を高速に切り換え可能でありながら、その回路規模及び消費電力を従来のダイレクトディジタルシンセサイザよりも削減することができる。
【0053】
従来の周波数シンセサイザは、ルックアップテーブルを格納するために、数千～数万個のトランジスタを含むＲＯＭを備え、ＲＯＭにより周波数シンセサイザの全消費電力のうちの約３０～４０％を消費していた。第１の実施形態に係る周波数シンセサイザ１０１によれば、ルックアップテーブルが不要になったことにより、その回路規模及び消費電力を従来よりも大幅に削減することができる。
【0054】
第１の実施形態に係る周波数シンセサイザ１０１によれば、アキュムレータ１２を用いることにより、ルックアップテーブルがなくても、出力周波数信号Ｖｏｕｔ１，Ｖｏｕｔ２の周波数を厳密に設定することができる。
【0055】
また、カウント値ｃｎｔ１は、所望周波数及びその高調波以外に、不要波を含む可能性がある。また、前述したように、カウント値ｃｎｔ１のオーバーフローは、平均すると、ｆ＝Ｋ×ｆｃｌｋ／２ｎの周期で生成し、そのままでは、出力周波数信号Ｖｏｕｔ１，Ｖｏｕｔ２に大きなジッタ（時間誤差）が生じるおそれがある。第１の実施形態に係る周波数シンセサイザ１０１によれば、信号生成回路１４のアナログ信号処理により正弦波を生成することにより、不要波を抑圧し、ジッタの少ない、周波数純度の高い出力周波数信号Ｖｏｕｔ１，Ｖｏｕｔ２を得ることができる。
【0056】
第１の実施形態に係る周波数シンセサイザ１０１によれば、位相設定値Ｐに応じて変化する任意の位相差を有する出力周波数信号Ｖｏｕｔ１，Ｖｏｕｔ２を生成することができる。
【0057】
第１の実施形態に係る周波数シンセサイザ１０１によれば、アキュムレータ１２から出力されるカウント値ｃｎｔ１は、ディジタル／アナログ変換器１３－１及び信号生成回路１４－１を含む回路部分と、ディジタル／アナログ変換器１３－２及び信号生成回路１４－２を含む回路部分とによって共用される。周波数シンセサイザ１０１は、ただ１つのアキュムレータ１２を備える。従って、信号生成回路ごとにアキュムレータを備える場合よりも、回路規模及び消費電力を削減することができる。
【0058】
［第２の実施形態］
図１４は、第２の実施形態に係る周波数シンセサイザ１０１Ａの構成を示すブロック図である。周波数シンセサイザ１０１Ａは、図１の基準電圧回路１５－２を除去した構成を有する。図１の例では、基準電圧回路１５－１，１５－２は同じ基準電圧Ｖｔｏｐ，Ｖｍｉｄ．Ｖｂｏｔを生成する。従って、１つの基準電圧回路１５－１によって生成された基準電圧が信号生成回路１４－１，１４－２によって共用されてもよい。１つの基準電圧回路１５－１のみを備えることで、回路規模を削減することができる。また、確実に同じ基準電圧Ｖｔｏｐ，Ｖｍｉｄ．Ｖｂｏｔを信号生成回路１４－１，１４－２に供給できるので、別個の信号生成回路１４－１，１４－２を用いる場合よりも高精度の周波数シンセサイザ１０１Ａを提供することができる。
図１４は、第２の実施形態に係る周波数シンセサイザ１０１Ａの構成を示すブロック図である。周波数シンセサイザ１０１Ａは、図１の基準電圧回路１５－２を除去した構成を有する。図１の例では、基準電圧回路１５－１，１５－２は同じ基準電圧Ｖｔｏｐ，Ｖｍｉｄ．Ｖｂｏｔを生成する。従って、１つの基準電圧回路１５－１によって生成された基準電圧が信号生成回路１４－１，１４－２によって共用されてもよい。１つの基準電圧回路１５－１のみを備えることで、回路規模を削減することができる。また、確実に同じ基準電圧Ｖｔｏｐ，Ｖｍｉｄ．Ｖｂｏｔを信号生成回路１４－１，１４－２に供給できるので、別個の信号生成回路１４－１，１４－２を用いる場合よりも高精度の周波数シンセサイザ１０１Ａを提供することができる。
【0059】
【0060】
図１６は、図１５の基準電圧回路１６の構成を示す回路図である。基準電圧回路１６は、複数のディジタル／アナログ変換器６１～６３を備える。ディジタル／アナログ変換器６１～６３は、予め決められた複数の電圧設定値「０」、「２ｎ＋１」、及び「２ｎ」に応じて、複数の基準電圧Ｖｔｏｐ，Ｖｍｉｄ．Ｖｂｏｔをそれぞれ生成する。ディジタル／アナログ変換器６１～６３は、ディジタル／アナログ変換器１３－１，１３－２の構成要素及びレイアウトと少なくとも部分的に同じ構成要素及びレイアウトを有する、ディジタル／アナログ変換器１３－１，１３－２のレプリカ回路である。
【0061】
第１及び第２の実施形態では、ランプ電圧Ｖｒｍｐ１，Ｖｒｍｐ２がディジタル／アナログ変換器１３－１，１３－２によって生成され、基準電圧Ｖｔｏｐ，Ｖｍｉｄ．Ｖｂｏｔが分圧抵抗Ｒ２１～Ｒ２４によって生成される。言いかえると、ランプ電圧Ｖｒｍｐ１，Ｖｒｍｐ２及び基準電圧Ｖｔｏｐ，Ｖｍｉｄ．Ｖｂｏｔが互いに異なる機構によって生成される。その結果、トランジスタ及び抵抗器などの素子の製造ばらつき、電源電圧の変動、及び温度による素子特性の変動が生じ、出力周波数信号Ｖｏｕｔ１，Ｖｏｕｔ２が変動するおそれがある。第２の実施形態では、ディジタル／アナログ変換器１３－１，１３－２のレプリカ回路であるディジタル／アナログ変換器６１～６３により基準電圧Ｖｔｏｐ，Ｖｍｉｄ．Ｖｂｏｔを生成することにより、ＰＶＴ（プロセス、電源電圧、温度）変動耐性を向上させることができる。
【0062】
図１６の例は、図５の例と同様に、ｎ＝３ビットの場合を示す。この場合、前述したように、ディジタル／アナログ変換器１３－１，１３－２は２３－１＝７個のスイッチ３１及び７個の定電流源３２を備える。ディジタル／アナログ変換器６１，６２のそれぞれは、ディジタル／アナログ変換器１３－１，１３－２のものと同じ７個のスイッチ３１及び７個の定電流源３２を備える。ディジタル／アナログ変換器６３は、ディジタル／アナログ変換器１３－１，１３－２のものと同じ７個のスイッチ３１及び７個の定電流源３２を備え、さらに、スイッチ３１及び定電流源３２のものと同じ特性を有する追加のスイッチ３３及び定電流源３４を備える。
【0063】
ディジタル／アナログ変換器６３において、スイッチ３１及び３３のすべてがオンされるように予め設定され、これにより、基準電圧Ｖｂｏｔが生成される。ディジタル／アナログ変換器６２において、４つのスイッチ３１がオンされ、残りの３つのスイッチ３１がオフされるように予め設定され、これにより、基準電圧Ｖｍｉｄが生成される。ディジタル／アナログ変換器６１において、すべてのスイッチ３１がオフされるように予め設定され、これにより、基準電圧Ｖｔｏｐが生成される。
【0064】
ディジタル／アナログ変換器６１～６３は、ディジタル／アナログ変換器１３－１，１３－２のものと少なくとも部分的に同じ構成要素及びレイアウトを有する。これにより、素子の製造ばらつき及び電源電圧の変動の影響を受けにくくすることができる。また、温度による素子特性の変動の影響を受けにくくするために、ディジタル／アナログ変換器１３及び６１～６３を互いに近接して配置してもよい。
【0065】
ディジタル／アナログ変換器１３及び６１～６３の対称性を向上させるために、ディジタル／アナログ変換器１３，６１，６２に、ディジタル／アナログ変換器６３のものと同様のスイッチ３３及び定電流源３４を追加してもよい。
【0066】
差動増幅器は同相信号除去比（ＣＭＲＲ）が大きいので、ＰＶＴ変動があっても、差動増幅器の２つの入力信号に同じ変動が入れば変動は相殺される。従って、第３の実施形態に係る周波数シンセサイザ１０１Ｂによれば、ＰＶＴ変動耐性を大きく向上させることができる。
【0067】
図１の例のように、周波数シンセサイザが複数の信号生成回路に対応する複数の基準電圧回路を備える場合、各基準電圧回路は、分圧抵抗Ｒ２１～Ｒ２４に代えて、図１６の例のように複数のディジタル／アナログ変換器を備えてもよい。
【0068】
図１７は、第３の実施形態の変形例に係る周波数シンセサイザの一部の構成を示すブロック図である。図１５の周波数シンセサイザ１０１Ｂは、図１６のディジタル／アナログ変換器６１，６２に代えて、図１７のディジタル／アナログ変換器６１Ａ，６２Ａを備えてもよい。ディジタル／アナログ変換器６１Ａ，６２Ａは、図１６のディジタル／アナログ変換器６１，６２においてオフされたスイッチ３１及びそれに接続された定電流源３２を除去した構成を有する。ディジタル／アナログ変換器６１Ａ，６２Ａ，６３は、電流が流れる素子に関しては、ディジタル／アナログ変換器１３－１，１３－２の構成要素及びレイアウトと同じ構成要素及びレイアウトを有する。また、ディジタル／アナログ変換器から、電流が流れない素子を除去することにより、ＰＶＴ変動耐性を向上しながら、回路規模を削減することができる。
【0069】
［第４の実施形態］
図１８は、第４の実施形態に係る周波数シンセサイザ１０１Ｃの構成を示すブロック図である。周波数シンセサイザ１０１Ｃは、図１５の加算器２０に代えて、ディジタル／アナログ変換器１７を備える。
図１８は、第４の実施形態に係る周波数シンセサイザ１０１Ｃの構成を示すブロック図である。周波数シンセサイザ１０１Ｃは、図１５の加算器２０に代えて、ディジタル／アナログ変換器１７を備える。
【0070】
加算器２０を除去したことにより、ディジタル／アナログ変換器１３－２はディジタル／アナログ変換器１３－１によって生成されるランプ電圧Ｖｒｍｐ１と同じランプ電圧を生成する。
【0071】
ディジタル／アナログ変換器１７は、位相設定値Ｐに応じた大きさを有するバイアス電圧を生成する。次いで、ディジタル／アナログ変換器１７は、ディジタル／アナログ変換器１３－２によって生成されたランプ電圧にバイアス電圧を加算してランプ電圧Ｖｒｍｐ２を生成する。信号生成回路１４－１，１４－２ごとに異なるランプ電圧Ｖｒｍｐ１，Ｖｒｍｐ２が供給される。
【0072】
図１９は、図１８のディジタル／アナログ変換器１７の構成を示す回路図である。ディジタル／アナログ変換器１７は、図５のディジタル／アナログ変換器１３－１，１３－２から抵抗Ｒ０、すなわち負荷を除去した構成を有する。従って、ディジタル／アナログ変換器１７は、ディジタル／アナログ変換器１３－１，１３－２の構成要素及びレイアウトと少なくとも部分的に同じ構成要素及びレイアウトを有する。
【0073】
第１～第３の実施形態では、カウント値ｃｎｔ１に位相設定値Ｐをディジタル的に加算することにより、位相設定値Ｐに応じて変化する任意の位相差を有する出力周波数信号Ｖｏｕｔ１，Ｖｏｕｔ２を実現していた。しかしながら、ディジタル加算器は回路規模の増大をもたらす。第４の実施形態では、ディジタル／アナログ変換器１７を用いて生成したバイアス電圧をランプ電圧にアナログ的に加算することで、加算器２０と等価な機能を実現する。これにより、ディジタル加算器が不要となり、回路規模を削減することができる。
【0074】
［第５の実施形態］
図２０は、第５の実施形態に係る周波数シンセサイザ１０１Ｄの構成を示すブロック図である。周波数シンセサイザ１０１Ｄは、図１８のディジタル／アナログ変換器１３－２及び１７に代えて、基準電圧回路１８を備える。
図２０は、第５の実施形態に係る周波数シンセサイザ１０１Ｄの構成を示すブロック図である。周波数シンセサイザ１０１Ｄは、図１８のディジタル／アナログ変換器１３－２及び１７に代えて、基準電圧回路１８を備える。
【0075】
ディジタル／アナログ変換器１３－１によって生成されたランプ電圧Ｖｒｍｐ１は、信号生成回路１４－１，１４－２の両方に供給される。
【0076】
【0077】
図２１は、図２０の基準電圧回路１８の構成を示す回路図である。基準電圧回路１８は、ディジタル／アナログ変換器６１～６３及び加算器７１～７３を備える。基準電圧回路１８のディジタル／アナログ変換器６１～６３は、基準電圧回路１６のディジタル／アナログ変換器６１～６３と同様に構成される。加算器７１～７３は、ディジタル／アナログ変換器６１～６３のための電圧設定値「０」、「２ｎ＋１」、及び「２ｎ」に、位相設定値Ｐを加算する。これにより、基準電圧回路１８のディジタル／アナログ変換器６１～６３に供給される電圧設定値は、基準電圧回路１６のディジタル／アナログ変換器６１～６３に供給される電圧設定値とは異なる。その結果、基準電圧回路１６は基準電圧Ｖｔｏｐ１，Ｖｍｉｄ１．Ｖｂｏｔ１を生成し、基準電圧回路１８は異なる基準電圧Ｖｔｏｐ２，Ｖｍｉｄ２．Ｖｂｏｔ２を生成する。基準電圧回路１６，１８のディジタル／アナログ変換器６１～６３は、ディジタル／アナログ変換器１３－１の構成要素及びレイアウトと少なくとも部分的に同じ構成要素及びレイアウトを有する。
【0078】
ディジタル／アナログ変換器１３－１は、複数の信号生成回路１４－１，１４－２の間で共通のランプ電圧Ｖｒｍｐ１を複数の信号生成回路１４－１，１４－２に供給する。また、基準電圧回路１６，１８は、信号生成回路１４－１，１４－２ごとに異なる組み合わせの電圧を含む複数の基準電圧Ｖｔｏｐ１，Ｖｍｉｄ１．Ｖｂｏｔ１又はＶｔｏｐ２，Ｖｍｉｄ２．Ｖｂｏｔ２を複数の信号生成回路１４－１，１４－２に供給する。
【0079】
図２２は、図２０の信号生成回路１４－１，１４－２の動作を説明する図である。前述したように、加算器７１～７３を用いて電圧設定値「０」、「２ｎ＋１」、及び「２ｎ」に位相設定値Ｐを加算することにより、信号生成回路１４－１，１４－２ごとに異なる電圧設定値がディジタル／アナログ変換器６１～６３に供給される。その結果、基準電圧Ｖｔｏｐ２，Ｖｍｉｄ２．Ｖｂｏｔ２は、基準電圧Ｖｔｏｐ１，Ｖｍｉｄ１．Ｖｂｏｔ１とは異なる値になる。信号生成回路１４－１の差動増幅器４１～４３は、ランプ電圧及Ｖｒｍｐ１及び基準電圧Ｖｔｏｐ１，Ｖｍｉｄ１．Ｖｂｏｔ１に基づいて出力電流をそれぞれ生成し、それらの総和が電流Ｉｓｕｍ１になる。また、信号生成回路１４－２の差動増幅器４１～４３は、ランプ電圧及Ｖｒｍｐ１及び基準電圧Ｖｔｏｐ２，Ｖｍｉｄ２．Ｖｂｏｔ２に基づいて出力電流をそれぞれ生成し、それらの総和が電流Ｉｓｕｍ２になる。図２２によれば、電流Ｉｓｕｍ２は、位相設定値Ｐの分だけ電流ｉｓｕｍ１よりも進んだ位相を有することがわかる。従って、信号生成回路１４－１，１４－２は、位相設定値Ｐに応じて変化する位相差を有する出力周波数信号Ｖｏｕｔ１，Ｖｏｕｔ２を生成する。
【0080】
第１～第４の実施形態では、信号生成回路１４－１，１４－２は、信号生成回路１４－１，１４－２ごとに異なるランプ電圧Ｖｒｍｐ１，Ｖｒｍｐ２と、複数の信号生成回路１４－１，１４－２の間で共通の複数の基準電圧Ｖｔｏｐ，Ｖｍｉｄ．Ｖｂｏｔとに基づいて動作する。第５の実施形態では、信号生成回路１４－１，１４－２は、複数の信号生成回路１４－１，１４－２の間で共通のランプ電圧Ｖｒｍｐ１と、信号生成回路１４－１，１４－２ごとに異なる組み合わせの電圧を含む複数の基準電圧Ｖｔｏｐ１，Ｖｍｉｄ１．Ｖｂｏｔ１又はＶｔｏｐ２，Ｖｍｉｄ２．Ｖｂｏｔ２とに基づいて動作する。これにより、第５の実施形態に係る周波数シンセサイザ１０１Ｄによれば、信号生成回路１４－１，１４－２は、第１～第４の実施形態の場合と同様に、位相設定値Ｐに応じて変化する任意の位相差を有する出力周波数信号Ｖｏｕｔ１，Ｖｏｕｔ２を生成することができる。高速に動作するアキュムレータ１２及びディジタル／アナログ変換器１３－１を複数の信号生成回路１４－１，１４－２により共有できるので、第１～第４の実施形態の場合よりも消費電力を削減することができる。
【0081】
【0082】
図２４は、図２３の基準電圧回路１９の構成を示す回路図である。基準電圧回路１９は、図２１の加算器７１～７３に代えて、ディジタル／アナログ変換器８１～８３を備える。ディジタル／アナログ変換器８１～８３は、位相設定値Ｐに応じた大きさを有するバイアス電圧を生成する。次いで、ディジタル／アナログ変換器８１～８３は、ディジタル／アナログ変換器６１～６３によって生成された基準電圧にバイアス電圧を加算する。これにより、基準電圧回路１６，１９は、信号生成回路１４－１，１４－２ごとに異なる基準電圧を供給する。ディジタル／アナログ変換器６１～６３，８１～８３は、ディジタル／アナログ変換器１３－１の構成要素及びレイアウトと少なくとも部分的に同じ構成要素及びレイアウトを有する。
【0083】
第５の実施形態では、電圧設定値に位相設定値Ｐをディジタル的に加算することにより、位相設定値Ｐに応じて変化する任意の位相差を有する出力周波数信号Ｖｏｕｔ１，Ｖｏｕｔ２を実現していた。一方、第６の実施形態では、ディジタル／アナログ変換器８１～８３を用いて、基準電圧にバイアス電圧をアナログ的に加算することで、加算器７１～７３と等価な機能を実現する。これにより、ディジタル加算器が不要となり、回路規模を削減することができる。
【0084】
［第７の実施形態］
図２５は、第７の実施形態に係る無線通信装置２００の構成を示すブロック図である。無線通信装置２００は、送信回路２０１、ミキサ２０２－１～２０２－４、増幅器２０３－１～２０３－４、アンテナ素子２０４－１～２０４－４、制御回路２０５、周波数シンセサイザ２０６、及び周波数逓倍器２０７－１～２０７－４を備える。
図２５は、第７の実施形態に係る無線通信装置２００の構成を示すブロック図である。無線通信装置２００は、送信回路２０１、ミキサ２０２－１～２０２－４、増幅器２０３－１～２０３－４、アンテナ素子２０４－１～２０４－４、制御回路２０５、周波数シンセサイザ２０６、及び周波数逓倍器２０７－１～２０７－４を備える。
【0085】
送信回路２０１は、送信すべきデータを含むベースバンド信号をミキサ２０２－１～２０２－４に送る。
【0086】
周波数シンセサイザ２０６は、第１～第６の実施形態に係るいずれかの周波数シンセサイザと同様に構成される。ただし、周波数シンセサイザ２０６は、アンテナ素子２０４－１～２０４－４の個数に応じて、４つの信号生成回路などを備える。周波数シンセサイザ２０６は、等価的に、従来の信号源２１１及び移相器２１２－１～２１２－４の機能を有し、所定周波数を有する複数の高周波信号を、互いに所定の位相差を有して発生する。周波数シンセサイザ２０６には、制御回路２０５からディジタル制御信号ｋ１～ｋ４がそれぞれ入力される。周波数シンセサイザ２０６は、ディジタル制御信号ｋ１～ｋ４に応じて、高周波信号の位相をそれぞれ変化させる。制御回路２０５は、ディジタル制御信号ｋ１～ｋ４を用いて、高周波信号の位相を互いに独立かつ任意に変化させる。
【0087】
周波数逓倍器２０７－１～２０７－４は、移相器２１２－１～２１２－４から出力された高周波信号の周波数を逓倍してミキサ２０２－１～２０２－４に送る。
【0088】
ミキサ２０２－１～２０２－４は、周波数逓倍器２０７－１～２０７－４から入力された高周波信号（無線周波信号）を、送信回路２０１から入力されたベースバンド信号により変調する。ミキサ２０２－１～２０２－４の出力信号は、増幅器２０３－１～２０３－４によってそれぞれ増幅され、その後、アンテナ素子２０４－１～２０４－４からそれぞれ放射される。
【0089】
アンテナ素子２０４－１～２０４－４は、送信する無線周波信号の位相を移相器２１２－１～２１２－４により変化させることで、フェーズドアレーアンテナ装置として動作する。移相器２１２－１～２１２－４を用いて無線周波信号の位相を高精度に変化させることにより、アンテナ装置の指向性をより高くすることができる。
【0090】
図２５は、送信回路２０１を備える無線通信装置２００を示すが、第１～第６の実施形態に係る周波数シンセサイザは、受信回路を備える無線通信装置にも同様に適用可能である。無線通信装置が受信回路を備える場合、受信信号に基づいてその到来方向を推定してもよく、移相器を用いて到来方向にビームを向けてもよい。
【0091】
第７の実施形態によれば、例えば、ミリ波及びテラヘルツ波などの高い周波数帯を利用した無線通信装置を提供することができる。
【0092】
第７の実施形態によれば、低消費電力でアレーアンテナ間の位相を高速に切り換え可能であるので、移動体を高速に探したり、高速移動体をトラッキングしたりすることが可能となる。
【0093】
第７の実施形態によれば、移相器なしにフェーズドアレーアンテナを実現することができる。
【0094】
［他の実施形態］
説明した各実施形態及び各変形例は任意に組み合わされてもよい。
説明した各実施形態及び各変形例は任意に組み合わされてもよい。
【0095】
図２及び図２３の例では、カウント値ｃｎｔ１が時間に応じて増大する場合について説明したが、実施形態に係る周波数シンセサイザのアキュムレータは、カウント値ｃｎｔ１が時間に応じて減少するように構成されてもよい。また、図２の例では、ランプ電圧Ｖｒｍｐ１，Ｖｒｍｐ２が時間に応じて増大する場合について説明したが、実施形態に係る周波数シンセサイザのディジタル／アナログ変換器は、ランプ電圧Ｖｒｍｐ１，Ｖｒｍｐ２が時間に応じて減少するように構成されてもよい。
【産業上の利用可能性】
【0096】
本開示の一態様に係る周波数シンセサイザ及び無線通信装置は、無線通信システムの移動局又は携帯端末装置に適用可能である。
【符号の説明】
【0097】
１１ クロック信号源
１２ アキュムレータ
１３－１，１３－２ ディジタル／アナログ変換器（ＤＡＣ）
１４－１，１４－２ 信号生成回路
１５－１，１５－２，１６，１６Ａ 基準電圧回路
１７ ディジタル／アナログ変換器（ＤＡＣ）
１８，１９ 基準電圧回路
２０ 加算器
２１ 加算器
２２ ラッチ
３１－１～３１－（２ｎ－１） スイッチ
３２－１～３２－（２ｎ－１） 定電流源
３３ スイッチ
３４ 定電流源
４１～４６ 差動増幅器
５１ 定電流源
６１，６１Ａ，６２，６２Ａ、６３ ディジタル／アナログ変換器（ＤＡＣ）
７１～７３ 加算器
８１～８３ ディジタル／アナログ変換器（ＤＡＣ）
１０１，１０１Ａ～１０１Ｅ 周波数シンセサイザ
２００ 無線通信装置
２０１ 送信回路
２０２－１～２０２－４ ミキサ
２０３－１～２０３－４ 増幅器
２０４－１～２０４－４ アンテナ素子
２０５ 制御回路
２０６ 周波数シンセサイザ
２０７－１～２０７－４ 周波数逓倍器
２１１ 信号源
２１２－１～２１２－４ 移相器
Ｒ０，Ｒ１１，Ｒ１２，Ｒ２１～Ｒ２４，Ｒａ～Ｒｄ 抵抗
Ｑ１，Ｑ２ バイポーラトランジスタ
Ｑ１Ａ，Ｑ２Ａ 電界効果トランジスタ
１２ アキュムレータ
１３－１，１３－２ ディジタル／アナログ変換器（ＤＡＣ）
１４－１，１４－２ 信号生成回路
１５－１，１５－２，１６，１６Ａ 基準電圧回路
１７ ディジタル／アナログ変換器（ＤＡＣ）
１８，１９ 基準電圧回路
２０ 加算器
２１ 加算器
２２ ラッチ
３１－１～３１－（２ｎ－１） スイッチ
３２－１～３２－（２ｎ－１） 定電流源
３３ スイッチ
３４ 定電流源
４１～４６ 差動増幅器
５１ 定電流源
６１，６１Ａ，６２，６２Ａ、６３ ディジタル／アナログ変換器（ＤＡＣ）
７１～７３ 加算器
８１～８３ ディジタル／アナログ変換器（ＤＡＣ）
１０１，１０１Ａ～１０１Ｅ 周波数シンセサイザ
２００ 無線通信装置
２０１ 送信回路
２０２－１～２０２－４ ミキサ
２０３－１～２０３－４ 増幅器
２０４－１～２０４－４ アンテナ素子
２０５ 制御回路
２０６ 周波数シンセサイザ
２０７－１～２０７－４ 周波数逓倍器
２１１ 信号源
２１２－１～２１２－４ 移相器
Ｒ０，Ｒ１１，Ｒ１２，Ｒ２１～Ｒ２４，Ｒａ～Ｒｄ 抵抗
Ｑ１，Ｑ２ バイポーラトランジスタ
Ｑ１Ａ，Ｑ２Ａ 電界効果トランジスタ
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】