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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024177070
(43)【公開日】2024-12-19
(54)【発明の名称】半導体素子
(51)【国際特許分類】
H01L 21/336 20060101AFI20241212BHJP
H01L 29/417 20060101ALI20241212BHJP
H01L 21/8234 20060101ALI20241212BHJP
H01L 29/786 20060101ALI20241212BHJP
H01L 21/3205 20060101ALN20241212BHJP
【ＦＩ】
H01L29/78 301X
H01L29/78 301G
H01L29/50 M
H01L27/088 A
H01L27/088 D
H01L29/78 617K
H01L29/78 618C
H01L21/88 J
【審査請求】未請求
【請求項の数】10
【出願形態】ＯＬ
(21)【出願番号】P 2024069358
(22)【出願日】2024-04-22
(31)【優先権主張番号】10-2023-0073507
(32)【優先日】2023-06-08
(33)【優先権主張国・地域又は機関】KR
(71)【出願人】
【識別番号】390019839
【氏名又は名称】三星電子株式会社
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】１２９，Ｓａｍｓｕｎｇ－ｒｏ，Ｙｅｏｎｇｔｏｎｇ－ｇｕ，Ｓｕｗｏｎ－ｓｉ，Ｇｙｅｏｎｇｇｉ－ｄｏ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ
(74)【代理人】
【識別番号】110000051
【氏名又は名称】弁理士法人共生国際特許事務所
(72)【発明者】
【氏名】金 眞 範
(72)【発明者】
【氏名】楊 貴 福
(72)【発明者】
【氏名】梁 錫
(72)【発明者】
【氏名】李 商 文
(72)【発明者】
【氏名】張 星 旭
(72)【発明者】
【氏名】張 誠 桓
(72)【発明者】
【氏名】崔 元 熙
【テーマコード（参考）】
4M104
5F033
5F048
5F110
5F140
【Ｆターム（参考）】
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(57)【要約】
【課題】ソース／ドレイン下部から電流が漏れることを防止することができる半導体素子及びその製造方法を提供する。
【解決手段】本発明による半導体素子は、第１半導体物質を含む下部パターン層と、下部パターン層の上に配置され、第１導電型不純物でドーピングされた半導体物質を含む第１導電型ドーピングパターン層と、第１導電型ドーピングパターン層の上に配置され、第１導電型不純物と異なる第２導電型不純物でドーピングされた半導体物質を含むソース／ドレインパターンと、ソース／ドレインパターン間を接続し、互いに離隔して積層され、第１半導体物質と異なる第２半導体物質を含む半導体パターンを含むチャンネルパターンと、第１導電型ドーピングパターン層の上に配置され、ソース／ドレインパターンの間を横断し、チャンネルパターンを囲むゲートパターンと、を有する。
【選択図】図１
【解決手段】本発明による半導体素子は、第１半導体物質を含む下部パターン層と、下部パターン層の上に配置され、第１導電型不純物でドーピングされた半導体物質を含む第１導電型ドーピングパターン層と、第１導電型ドーピングパターン層の上に配置され、第１導電型不純物と異なる第２導電型不純物でドーピングされた半導体物質を含むソース／ドレインパターンと、ソース／ドレインパターン間を接続し、互いに離隔して積層され、第１半導体物質と異なる第２半導体物質を含む半導体パターンを含むチャンネルパターンと、第１導電型ドーピングパターン層の上に配置され、ソース／ドレインパターンの間を横断し、チャンネルパターンを囲むゲートパターンと、を有する。
【選択図】図１
【特許請求の範囲】
【請求項1】
第１半導体物質を含む下部パターン層と、
前記下部パターン層の上に配置され、第１導電型不純物でドーピングされた半導体物質を含む第１導電型ドーピングパターン層と、
前記第１導電型ドーピングパターン層の上に配置され、前記第１導電型不純物と異なる第２導電型不純物でドーピングされた半導体物質を含むソース／ドレインパターンと、
前記ソース／ドレインパターン間を接続し、互いに離隔して積層され、前記第１半導体物質と異なる第２半導体物質を含む半導体パターンを含むチャンネルパターンと、
前記第１導電型ドーピングパターン層の上に配置され、前記ソース／ドレインパターンの間を横断し、前記チャンネルパターンを囲むゲートパターンと、を有することを特徴とする半導体素子。
前記下部パターン層の上に配置され、第１導電型不純物でドーピングされた半導体物質を含む第１導電型ドーピングパターン層と、
前記第１導電型ドーピングパターン層の上に配置され、前記第１導電型不純物と異なる第２導電型不純物でドーピングされた半導体物質を含むソース／ドレインパターンと、
前記ソース／ドレインパターン間を接続し、互いに離隔して積層され、前記第１半導体物質と異なる第２半導体物質を含む半導体パターンを含むチャンネルパターンと、
前記第１導電型ドーピングパターン層の上に配置され、前記ソース／ドレインパターンの間を横断し、前記チャンネルパターンを囲むゲートパターンと、を有することを特徴とする半導体素子。
【請求項2】
前記第１半導体物質は、ゲルマニウム（Ｇｅ）０ａｔ％～３１．５ａｔ％、炭素（Ｃ）０ａｔ％超２ａｔ％以下、及び残りの含有量のシリコン（Ｓｉ）を含むことを特徴とする請求項１に記載の半導体素子。
【請求項3】
前記第２半導体物質は、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、又はこれらの組み合わせを含むことを特徴とする請求項１に記載の半導体素子。
【請求項4】
前記第１導電型不純物は、ｎ型不純物であり、前記第２導電型不純物は、ｐ型不純物であることを特徴とする請求項１に記載の半導体素子。
【請求項5】
前記ｎ型不純物は、リン（Ｐ）、砒素（Ａｓ）、アンチモン（Ｓｂ）、又はこれらの組み合わせを含み、
前記ｐ型不純物は、ホウ素（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）、又はこれらの組み合わせを含むことを特徴とする請求項４に記載の半導体素子。
前記ｐ型不純物は、ホウ素（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）、又はこれらの組み合わせを含むことを特徴とする請求項４に記載の半導体素子。
【請求項6】
半導体素子であって、
第１半導体物質を含む下部パターン層と、
前記下部パターン層の上に配置され、第１導電型不純物でドーピングされた半導体物質を含む第１導電型ドーピングパターン層と、
前記第１導電型ドーピングパターン層の上に配置され、前記第１導電型不純物と異なる第２導電型不純物でドーピングされた半導体物質を含むソース／ドレインパターンと、
前記ソース／ドレインパターン間を接続し、互いに離隔して積層され、前記第１半導体物質と異なる第２半導体物質を含む半導体パターンを含むチャンネルパターンと、
前記第１導電型ドーピングパターン層の上に配置され、前記ソース／ドレインパターン間を横断し、前記チャンネルパターンを囲むゲートパターンと、
前記ソース／ドレインパターンの下に配置され、前記下部パターン層及び前記第１導電型ドーピングパターン層を貫通し、前記ソース／ドレインパターンと接続される下部コンタクト電極と、を有することを特徴とする半導体素子。
第１半導体物質を含む下部パターン層と、
前記下部パターン層の上に配置され、第１導電型不純物でドーピングされた半導体物質を含む第１導電型ドーピングパターン層と、
前記第１導電型ドーピングパターン層の上に配置され、前記第１導電型不純物と異なる第２導電型不純物でドーピングされた半導体物質を含むソース／ドレインパターンと、
前記ソース／ドレインパターン間を接続し、互いに離隔して積層され、前記第１半導体物質と異なる第２半導体物質を含む半導体パターンを含むチャンネルパターンと、
前記第１導電型ドーピングパターン層の上に配置され、前記ソース／ドレインパターン間を横断し、前記チャンネルパターンを囲むゲートパターンと、
前記ソース／ドレインパターンの下に配置され、前記下部パターン層及び前記第１導電型ドーピングパターン層を貫通し、前記ソース／ドレインパターンと接続される下部コンタクト電極と、を有することを特徴とする半導体素子。
【請求項7】
前記ソース／ドレインパターンは、互いに離隔して配置される第１ソース／ドレイン構造物及び第２ソース／ドレイン構造物を含み、
前記半導体素子は、前記第１ソース／ドレイン構造物の上に配置され、前記第１ソース／ドレイン構造物に接続される第１上部コンタクト電極をさらに有することを特徴とする請求項６に記載の半導体素子。
前記半導体素子は、前記第１ソース／ドレイン構造物の上に配置され、前記第１ソース／ドレイン構造物に接続される第１上部コンタクト電極をさらに有することを特徴とする請求項６に記載の半導体素子。
【請求項8】
前記下部コンタクト電極は、前記第２ソース／ドレイン構造物の下に配置され、前記第２ソース／ドレイン構造物に接続されることを特徴とする請求項７に記載の半導体素子。
【請求項9】
前記半導体素子は、前記ゲートパターンの上に配置され、前記ゲートパターンに接続される第２上部コンタクト電極をさらに有することを特徴とする請求項７に記載の半導体素子。
【請求項10】
第１導電型不純物でドーピングされた半導体物質を含む第１導電型ドーピングパターン層と、
前記第１導電型ドーピングパターン層の上に配置され、前記第１導電型不純物と異なる第２導電型不純物でドーピングされた半導体物質を含むソース／ドレインパターンと、
前記ソース／ドレインパターン間を接続し、互いに離隔して積層される半導体パターンを含むチャンネルパターンと、
前記第１導電型ドーピングパターン層の上に配置され、前記ソース／ドレインパターン間を横断し、前記チャンネルパターンを囲むゲートパターンと、
前記ソース／ドレインパターンの下に配置され、前記第１導電型ドーピングパターン層を貫通し、前記ソース／ドレインパターンと接続される下部コンタクト電極と、を有することを特徴とする半導体素子。
前記第１導電型ドーピングパターン層の上に配置され、前記第１導電型不純物と異なる第２導電型不純物でドーピングされた半導体物質を含むソース／ドレインパターンと、
前記ソース／ドレインパターン間を接続し、互いに離隔して積層される半導体パターンを含むチャンネルパターンと、
前記第１導電型ドーピングパターン層の上に配置され、前記ソース／ドレインパターン間を横断し、前記チャンネルパターンを囲むゲートパターンと、
前記ソース／ドレインパターンの下に配置され、前記第１導電型ドーピングパターン層を貫通し、前記ソース／ドレインパターンと接続される下部コンタクト電極と、を有することを特徴とする半導体素子。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体素子及びその製造方法に関し、特に、ソース／ドレイン下部から電流が漏れることを防止することができる半導体素子及びその製造方法に関する。
【背景技術】
【0002】
半導体は、導体と不導体の中間領域に属する物質で、所定の条件下で電気が通じる物質を意味する。
このような半導体物質を利用して様々な半導体素子を製造することができ、例えば、メモリ素子などを製造することができる。
このような半導体素子は、様々な電子装置に使用することができる。
このような半導体物質を利用して様々な半導体素子を製造することができ、例えば、メモリ素子などを製造することができる。
このような半導体素子は、様々な電子装置に使用することができる。
【0003】
電子産業が高度に発展するにつれて、半導体素子の特性に対する要求がますます高まっている。
例えば、半導体素子に対する高信頼性、高速化及び／又は多機能化などに対するして要求がますます高まっている。
例えば、半導体素子に対する高信頼性、高速化及び／又は多機能化などに対するして要求がますます高まっている。
【0004】
このような要求特性を満たすために、半導体素子内の構造は、ますます複雑化、集積化されている。
例えば、大きさが小さくなった素子でソース／ドレインがアンエッチング（ｕｎｅｔｃｈ）される問題がある。
例えば、大きさが小さくなった素子でソース／ドレインがアンエッチング（ｕｎｅｔｃｈ）される問題がある。
【発明の概要】
【発明が解決しようとする課題】
【0005】
本発明は上記従来の半導体素子における問題点に鑑みてなされたものであって、本発明の目的は、ソース／ドレインがアンエッチング（ｕｎｅｔｃｈ）される問題を解決することができ、ソース／ドレイン下部から電流が漏れることを防止することができ、ＢＳＰＤＮ（ｂａｃｋｓｉｄｅ ｐｏｗｅｒ Ｄｉｓｔｒｉｂｕｔｉｏｎ ｎｅｔｗｏｒｋ）構造適用時、下部基板を全て除去する構造（ＢＳＰＤＮ Ｂｕｌｋ－ｌｅｓｓ）もエッチング選択比を通じて容易に実現できる半導体素子を提供することにある。
【課題を解決するための手段】
【0006】
上記目的を達成するためになされた本発明による半導体素子は、第１半導体物質を含む下部パターン層と、前記下部パターン層の上に配置され、第１導電型不純物でドーピングされた半導体物質を含む第１導電型ドーピングパターン層と、前記第１導電型ドーピングパターン層の上に配置され、前記第１導電型不純物と異なる第２導電型不純物でドーピングされた半導体物質を含むソース／ドレインパターンと、前記ソース／ドレインパターン間を接続し、互いに離隔して積層され、前記第１半導体物質と異なる第２半導体物質を含む半導体パターンを含むチャンネルパターンと、前記第１導電型ドーピングパターン層の上に配置され、前記ソース／ドレインパターンの間を横断し、前記チャンネルパターンを囲むゲートパターンと、を有することを特徴とする。
【0007】
また、上記目的を達成するためになされた本発明による半導体素子は、第１半導体物質を含む下部パターン層と、前記下部パターン層の上に配置され、第１導電型不純物でドーピングされた半導体物質を含む第１導電型ドーピングパターン層と、前記第１導電型ドーピングパターン層の上に配置され、前記第１導電型不純物と異なる第２導電型不純物でドーピングされた半導体物質を含むソース／ドレインパターンと、前記ソース／ドレインパターン間を接続し、互いに離隔して積層され、前記第１半導体物質と異なる第２半導体物質を含む半導体パターンを含むチャンネルパターンと、前記第１導電型ドーピングパターン層の上に配置され、前記ソース／ドレインパターン間を横断し、前記チャンネルパターンを囲むゲートパターンと、前記ソース／ドレインパターンの下に配置され、前記下部パターン層及び前記第１導電型ドーピングパターン層を貫通し、前記ソース／ドレインパターンと接続される下部コンタクト電極と、を有することを特徴とする。
【0008】
また、上記目的を達成するためになされた本発明による半導体素子は、第１導電型不純物でドーピングされた半導体物質を含む第１導電型ドーピングパターン層と、前記第１導電型ドーピングパターン層の上に配置され、前記第１導電型不純物と異なる第２導電型不純物でドーピングされた半導体物質を含むソース／ドレインパターンと、前記ソース／ドレインパターン間を接続し、互いに離隔して積層される半導体パターンを含むチャンネルパターンと、前記第１導電型ドーピングパターン層の上に配置され、前記ソース／ドレインパターン間を横断し、前記チャンネルパターンを囲むゲートパターンと、前記ソース／ドレインパターンの下に配置され、前記第１導電型ドーピングパターン層を貫通し、前記ソース／ドレインパターンと接続される下部コンタクト電極と、を有することを特徴とする。
【発明の効果】
【0009】
本発明に係る半導体素子によれば、大きさが小さくなった素子でもエッチング（ｅｔｃｈ）を深く形成できるため、ソース／ドレインがアンエッチング（ｕｎｅｔｃｈ）される問題を解決することができ、ソース／ドレインの下部から電流が漏れることを防止することができ、ＢＳＰＤＮ（ｂａｃｋｓｉｄｅ ｐｏｗｅｒ Ｄｉｓｔｒｉｂｕｔｉｏｎ ｎｅｔｗｏｒｋ）構造適用時に下部基板を全て除去する構造（ＢＳＰＤＮ Ｂｕｌｋ－ｌｅｓｓ）もエッチング選択比を通じて容易に実現することができる。
【図面の簡単な説明】
【0010】
【図1】本発明の一実施形態に係る半導体素子を示す平面図である。
【図5A】本発明の一実施形態に係る半導体素子の製造方法を説明するための中間段階を示す断面図である。
【図5B】本発明の一実施形態に係る半導体素子の製造方法を説明するための中間段階を示す断面図である。
【図6A】本発明の一実施形態に係る半導体素子の製造方法を説明するための中間段階を示す断面図である。
【図6B】本発明の一実施形態に係る半導体素子の製造方法を説明するための中間段階を示す断面図である。
【図7A】本発明の一実施形態に係る半導体素子の製造方法を説明するための中間段階を示す断面図である。
【図7B】本発明の一実施形態に係る半導体素子の製造方法を説明するための中間段階を示す断面図である。
【図8A】本発明の一実施形態に係る半導体素子の製造方法を説明するための中間段階を示す断面図である。
【図8B】本発明の一実施形態に係る半導体素子の製造方法を説明するための中間段階を示す断面図である。
【図9A】本発明の一実施形態に係る半導体素子の製造方法を説明するための中間段階を示す断面図である。
【図9B】本発明の一実施形態に係る半導体素子の製造方法を説明するための中間段階を示す断面図である。
【図10A】本発明の一実施形態に係る半導体素子の製造方法を説明するための中間段階を示す断面図である。
【図10B】本発明の一実施形態に係る半導体素子の製造方法を説明するための中間段階を示す断面図である。
【図11A】本発明の一実施形態に係る半導体素子の製造方法を説明するための中間段階を示す断面図である。
【図11B】本発明の一実施形態に係る半導体素子の製造方法を説明するための中間段階を示す断面図である。
【図12A】本発明の他の実施形態に係る半導体素子の製造方法を説明するための中間段階を示す断面図である。
【図12B】本発明の他の実施形態に係る半導体素子の製造方法を説明するための中間段階を示す断面図である。
【図13A】本発明の他の実施形態に係る半導体素子の製造方法を説明するための中間段階を示す断面図である。
【図13B】本発明の他の実施形態に係る半導体素子の製造方法を説明するための中間段階を示す断面図である。
【図14A】本発明の他の実施形態に係る半導体素子の製造方法を説明するための中間段階を示す断面図である。
【図14B】本発明の他の実施形態に係る半導体素子の製造方法を説明するための中間段階を示す断面図である。
【図15】本発明の他の実施形態に係る半導体素子の製造方法を説明するための中間段階を示す断面図である。
【図16】本発明の他の実施形態に係る半導体素子の製造方法を説明するための中間段階を示す断面図である。
【図17】本発明の他の実施形態に係る半導体素子の製造方法を説明するための中間段階を示す断面図である。
【図18】本発明の他の実施形態に係る半導体素子の製造方法を説明するための中間段階を示す断面図である。
【図19】本発明の他の実施形態に係る半導体素子の製造方法を説明するための中間段階を示す断面図である。
【図20A】本発明の一実施形態に係る半導体素子の製造方法を説明するための中間段階を示す断面図である。
【図20B】本発明の一実施形態に係る半導体素子の製造方法を説明するための中間段階を示す断面図である。
【図21】本発明の一実施形態に係る半導体素子の製造方法を説明するための中間段階を示す断面図である。
【図22】本発明の一実施形態に係る半導体素子の製造方法を説明するための中間段階を示す断面図である。
【図23A】本発明の一実施形態に係る半導体素子の製造方法を説明するための中間段階を示す断面図である。
【図23B】本発明の一実施形態に係る半導体素子の製造方法を説明するための中間段階を示す断面図である。
【図24A】本発明の一実施形態に係る半導体素子の製造方法を説明するための中間段階を示す断面図である。
【図24B】本発明の一実施形態に係る半導体素子の製造方法を説明するための中間段階を示す断面図である。
【図25A】本発明の一実施形態に係る半導体素子の製造方法を説明するための中間段階を示す断面図である。
【図25B】本発明の一実施形態に係る半導体素子の製造方法を説明するための中間段階を示す断面図である。
【図26A】本発明の一実施形態に係る半導体素子の製造方法を説明するための中間段階を示す断面図である。
【図26B】本発明の一実施形態に係る半導体素子の製造方法を説明するための中間段階を示す断面図である。
【図27A】本発明の一実施形態に係る半導体素子の製造方法を説明するための中間段階を示す断面図である。
【図27B】本発明の一実施形態に係る半導体素子の製造方法を説明するための中間段階を示す断面図である。
【図28A】本発明の一実施形態に係る半導体素子の製造方法を説明するための中間段階を示す断面図である。
【図28B】本発明の一実施形態に係る半導体素子の製造方法を説明するための中間段階を示す断面図である。
【図29A】本発明の他の実施形態に係る半導体素子の製造方法を説明するための中間段階を示す断面図である。
【図29B】本発明の他の実施形態に係る半導体素子の製造方法を説明するための中間段階を示す断面図である。
【発明を実施するための形態】
【0011】
次に、本発明に係る半導体素子を実施するための形態の具体例を図面を参照しながら説明する。
実施形態は様々な形態に実施することができ、ここで説明する実施例に限定されない。
本発明を明確に説明するために説明上不要な部分は省略し、明細書全体にわたって同一又は類似する構成要素については同じ参照符号を使用する。
また、図面に示した各構成の大きさ及び厚さは説明の便宜上任意に示したもので、本発明が図面に限定されるものではない。
説明の便宜及び／又は簡単な図示のために一部層及び領域の厚さを拡大したり誇張して示した。
実施形態は様々な形態に実施することができ、ここで説明する実施例に限定されない。
本発明を明確に説明するために説明上不要な部分は省略し、明細書全体にわたって同一又は類似する構成要素については同じ参照符号を使用する。
また、図面に示した各構成の大きさ及び厚さは説明の便宜上任意に示したもので、本発明が図面に限定されるものではない。
説明の便宜及び／又は簡単な図示のために一部層及び領域の厚さを拡大したり誇張して示した。
【0012】
また、層、膜、領域、板など部分が他の部分の「上」又は「の上」にあるという時、これは他の部分の「直上」にある場合だけでなく、その中間にまた他の部分がある場合も含む。
逆に、ある部分が他の部分の「直上」にあるという時には、中間に他の部分がないことを意味する。
また、基準となる部分の「上」又は「の上」にあるというのは、基準となる部分の上又は下に位置することであり、必ず重力反対方向での「上」又は「の上」に位置することを意味するのではない。
また、明細書全体において、ある部分が他の構成要素を「含む」とする時、これは特に反対の記載がない限り、他の構成要素を除くのではなく、他の構成要素をさらに含むことができることを意味する。
また、明細書全体で、「平面上」又は「平面から見る時」は、対象部分を上から見た時を意味し、「断面上」又は「断面から見る時」は、対象部分を垂直に切断した断面をそばから見た時を意味することになる。
逆に、ある部分が他の部分の「直上」にあるという時には、中間に他の部分がないことを意味する。
また、基準となる部分の「上」又は「の上」にあるというのは、基準となる部分の上又は下に位置することであり、必ず重力反対方向での「上」又は「の上」に位置することを意味するのではない。
また、明細書全体において、ある部分が他の構成要素を「含む」とする時、これは特に反対の記載がない限り、他の構成要素を除くのではなく、他の構成要素をさらに含むことができることを意味する。
また、明細書全体で、「平面上」又は「平面から見る時」は、対象部分を上から見た時を意味し、「断面上」又は「断面から見る時」は、対象部分を垂直に切断した断面をそばから見た時を意味することになる。
【0013】
本発明の一実施形態に係る半導体素子に関する図面では、例示的に、ナノワイヤー又はナノシートを含むトランジスタ、ＭＢＣＦＥＴ（登録商標）（Ｍｕｌｔｉ－Ｂｒｉｄｇｅ Ｃｈａｎｎｅｌ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒｔｏｒ）、フィン型パターン形状のチャンネル領域を含むフィン型トランジスタ（ＦｉｎＦＥＴ）を示したが、これに限定されるものではない。
いくつかの実施形態に係る半導体素子は、トンネリングトランジスタ（ｔｕｎｎｅｌｉｎｇ ＦＥＴ）、３ＤＳＦＥＴ（３Ｄ Ｓｔａｃｋ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒｔｏｒ）、又はＣＦＥＴ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒｔｏｒ）などを含むことができることはもちろんである。
いくつかの実施形態に係る半導体素子は、トンネリングトランジスタ（ｔｕｎｎｅｌｉｎｇ ＦＥＴ）、３ＤＳＦＥＴ（３Ｄ Ｓｔａｃｋ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒｔｏｒ）、又はＣＦＥＴ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒｔｏｒ）などを含むことができることはもちろんである。
【0014】
図１～図３を参照して、本発明の一実施形態に係る半導体素子を説明する。
図１は、本発明の一実施形態に係る半導体素子を示す平面図であり、図２Ａは、図１のＸ－Ｘ’線に沿って切断した断面図であり、図２Ｂは、図１のＹ－Ｙ’線に沿って切断した断面図であり、図２Ｃは、図１のＺ－Ｚ’線に沿って切断した断面図であり、図３は、本発明の他の実施形態に係る半導体素子を示す、図２のＸ－Ｘ’線に沿って切断した断面図に対応する断面図である。
図１は、本発明の一実施形態に係る半導体素子を示す平面図であり、図２Ａは、図１のＸ－Ｘ’線に沿って切断した断面図であり、図２Ｂは、図１のＹ－Ｙ’線に沿って切断した断面図であり、図２Ｃは、図１のＺ－Ｚ’線に沿って切断した断面図であり、図３は、本発明の他の実施形態に係る半導体素子を示す、図２のＸ－Ｘ’線に沿って切断した断面図に対応する断面図である。
【0015】
図１、図２Ａ、図２Ｂ、及び図２Ｃを参照すると、本発明の一実施形態に係る半導体素子１０は、下部絶縁層３３０、下部絶縁層３３０の上に配置される下部パターン層１１０、下部パターン層１１０の上に配置される第１導電型ドーピングパターン層１１５、第１導電型ドーピングパターン層１１５の上に配置されるソース／ドレインパターン１５０、ソース／ドレインパターン１５０間に配置されるチャンネルパターン（ＣＰ）、そしてソース／ドレインパターン１５０間を横断し、チャンネルパターン（ＣＰ）を囲むゲートパターン（ＧＳ）を含む。
選択的に、半導体素子１０は、第１スペーサ１３０及び第２スペーサ１４１をさらに含み得る。
選択的に、半導体素子１０は、ゲートスペーサ１４０、キャッピング層１４５、エッチング停止膜１８５、及び層間絶縁膜１９０をさらに含み得る。
選択的に、半導体素子１０は、下部コンタクト電極（ＣＴ１）、及び下部配線構造体（ＭＬ１）をさらに含み得る。
選択的に、半導体素子１０は、第１上部コンタクト電極（ＵＣＴ１）、第２上部コンタクト電極（ＵＣＴ２）、及び上部配線構造体（ＭＬ２）をさらに含み得る。
選択的に、半導体素子１０は、第１スペーサ１３０及び第２スペーサ１４１をさらに含み得る。
選択的に、半導体素子１０は、ゲートスペーサ１４０、キャッピング層１４５、エッチング停止膜１８５、及び層間絶縁膜１９０をさらに含み得る。
選択的に、半導体素子１０は、下部コンタクト電極（ＣＴ１）、及び下部配線構造体（ＭＬ１）をさらに含み得る。
選択的に、半導体素子１０は、第１上部コンタクト電極（ＵＣＴ１）、第２上部コンタクト電極（ＵＣＴ２）、及び上部配線構造体（ＭＬ２）をさらに含み得る。
【0016】
下部絶縁層３３０は、上部面と下部面を有する。
下部絶縁層３３０の上部面及び下部面は、第１方向（Ｄ１）及び第１方向（Ｄ１）と交差する第２方向（Ｄ２）に平行な平面で構成される。
下部絶縁層３３０の上部面は、下部絶縁層３３０の下部面と第３方向（Ｄ３）に対向（ｏｐｐｏｓｉｔｅ）する面である。
ここで、第３方向（Ｄ３）は、第１方向（Ｄ１）及び第２方向（Ｄ２）と交差する方向である。
例えば、第３方向（Ｄ３）は、基板１００の厚さ方向である。
下部絶縁層３３０の下部面は、下部絶縁層３３０の後面（ｂａｃｋｓｉｄｅ）と称する。
いくつかの実施形態で、セル領域の論理回路は、下部絶縁層３３０の上面上に具現される。
下部絶縁層３３０は、単一膜であるものとしてと示しているが、説明の便宜のためであり、これに限定されるものではない。
下部絶縁層３３０の上部面及び下部面は、第１方向（Ｄ１）及び第１方向（Ｄ１）と交差する第２方向（Ｄ２）に平行な平面で構成される。
下部絶縁層３３０の上部面は、下部絶縁層３３０の下部面と第３方向（Ｄ３）に対向（ｏｐｐｏｓｉｔｅ）する面である。
ここで、第３方向（Ｄ３）は、第１方向（Ｄ１）及び第２方向（Ｄ２）と交差する方向である。
例えば、第３方向（Ｄ３）は、基板１００の厚さ方向である。
下部絶縁層３３０の下部面は、下部絶縁層３３０の後面（ｂａｃｋｓｉｄｅ）と称する。
いくつかの実施形態で、セル領域の論理回路は、下部絶縁層３３０の上面上に具現される。
下部絶縁層３３０は、単一膜であるものとしてと示しているが、説明の便宜のためであり、これに限定されるものではない。
【0017】
後述する図２６Ａ～図２７Ｂに示すように、本発明の一実施形態に係る半導体素子１０は、下部パターン層１１０をエッチング停止膜として基板１００を除去した後、基板１００があったシートに下部絶縁層３３０を形成して製造する。
これにより、下部絶縁層３３０は、基板１００と類似する形状を有するが、基板１００とは異なる物質で構成され得る。
一例として、基板１００は、例えば、バルクシリコン、ＳＯＩ（ｓｉｌｉｃｏｎ ｏｎ ｉｎｓｕｌａｔｏｒ）、シリコンゲルマニウム（ＳｉＧｅ）、ＳＧＯＩ（ｓｉｌｉｃｏｎ ｇｅｒｍａｎｉｕｍ ｏｎ ｉｎｓｕｌａｔｏｒ）、アンチモン化インジウム、鉛テルル化合物、インジウム砒素、インジウムリン化物、ガリウム砒素、又はアンチモン化ガリウムを含み得る。
下部絶縁層３３０は、例えば、酸化物、硝酸塩、窒酸化物、又はこれらの組み合わせを含み得る。
これにより、下部絶縁層３３０は、基板１００と類似する形状を有するが、基板１００とは異なる物質で構成され得る。
一例として、基板１００は、例えば、バルクシリコン、ＳＯＩ（ｓｉｌｉｃｏｎ ｏｎ ｉｎｓｕｌａｔｏｒ）、シリコンゲルマニウム（ＳｉＧｅ）、ＳＧＯＩ（ｓｉｌｉｃｏｎ ｇｅｒｍａｎｉｕｍ ｏｎ ｉｎｓｕｌａｔｏｒ）、アンチモン化インジウム、鉛テルル化合物、インジウム砒素、インジウムリン化物、ガリウム砒素、又はアンチモン化ガリウムを含み得る。
下部絶縁層３３０は、例えば、酸化物、硝酸塩、窒酸化物、又はこれらの組み合わせを含み得る。
【0018】
また、後述する図６Ａ及び図６Ｂに示すように、基板１００は、犠牲活性パターン（ＡＰ＿Ｐ）を定義するトレンチを有し、トレンチ内にフィールド絶縁膜１０５が配置される。
基板１００を除去する過程で、フィールド絶縁膜１０５を共に除去する。
この場合、下部絶縁層３３０は、フィールド絶縁膜１０５を含まない。
但し、基板１００を除去する過程で、フィールド絶縁膜１０５を一緒に除去しない場合、下部絶縁層３３０は、フィールド絶縁膜１０５を含む。
また、基板１００を除去する過程で、基板１００の犠牲活性パターン（ＡＰ＿Ｐ）まで除去する。
基板１００が位置した領域に形成される下部絶縁層３３０は、一部の犠牲活性パターン（ＡＰ＿Ｐ）、例えば、フィールド絶縁膜１０５の上部に突出した犠牲活性パターン（ＡＰ＿Ｐ）と対応する形状の活性パターン（ＡＰ）を含む。
基板１００を除去する過程で、フィールド絶縁膜１０５を共に除去する。
この場合、下部絶縁層３３０は、フィールド絶縁膜１０５を含まない。
但し、基板１００を除去する過程で、フィールド絶縁膜１０５を一緒に除去しない場合、下部絶縁層３３０は、フィールド絶縁膜１０５を含む。
また、基板１００を除去する過程で、基板１００の犠牲活性パターン（ＡＰ＿Ｐ）まで除去する。
基板１００が位置した領域に形成される下部絶縁層３３０は、一部の犠牲活性パターン（ＡＰ＿Ｐ）、例えば、フィールド絶縁膜１０５の上部に突出した犠牲活性パターン（ＡＰ＿Ｐ）と対応する形状の活性パターン（ＡＰ）を含む。
【0019】
活性パターン（ＡＰ）は、シート（ｓｈｅｅｔ）又はフィン（ｆｉｎ）形状を有する。
活性パターン（ＡＰ）は、第１方向（Ｄ１）に沿って延長され、第２方向（Ｄ２）に沿って互いに離隔されるように配置される。
一例として、活性パターン（ＡＰ）は、ＮＭＯＳが形成される領域に配置される。
他の例として、活性パターン（ＡＰ）は、ＰＭＯＳが形成される領域に配置される。
活性パターン（ＡＰ）は、下部絶縁層３３０のように、例えば、酸化物、硝酸塩、窒酸化物、又はこれらの組み合わせを含み得る。
下部パターン層１１０は、下部絶縁層３３０の上面上に配置される。
下部パターン層１１０は、下部絶縁層３３０の活性パターン（ＡＰ）のように第１方向（Ｄ１）に沿って延長され、第２方向（Ｄ２）に沿って互いに離隔するように配置される。
下部パターン層１１０と活性パターン（ＡＰ）の第２方向（Ｄ２）両側面には、第１スペーサ１３０が配置される。
活性パターン（ＡＰ）は、第１方向（Ｄ１）に沿って延長され、第２方向（Ｄ２）に沿って互いに離隔されるように配置される。
一例として、活性パターン（ＡＰ）は、ＮＭＯＳが形成される領域に配置される。
他の例として、活性パターン（ＡＰ）は、ＰＭＯＳが形成される領域に配置される。
活性パターン（ＡＰ）は、下部絶縁層３３０のように、例えば、酸化物、硝酸塩、窒酸化物、又はこれらの組み合わせを含み得る。
下部パターン層１１０は、下部絶縁層３３０の上面上に配置される。
下部パターン層１１０は、下部絶縁層３３０の活性パターン（ＡＰ）のように第１方向（Ｄ１）に沿って延長され、第２方向（Ｄ２）に沿って互いに離隔するように配置される。
下部パターン層１１０と活性パターン（ＡＰ）の第２方向（Ｄ２）両側面には、第１スペーサ１３０が配置される。
【0020】
下部パターン層１１０は、後で説明するソース／ドレインパターン１５０と第３方向（Ｄ３）に重畳される。
下部パターン層１１０は、後で説明するゲートパターン（ＧＳ）を横切る第１方向（Ｄ１）に延長される。
下部パターン層１１０は、基板１００又は後述する半導体パターン（ＳＰ１、ＳＰ２、ＳＰ３、ＳＰ４）とエッチング選択比を有する第１半導体物質を含む。
一例として、第１半導体物質は、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、又はこれらの組み合わせと、炭素（Ｃ）を含み得る。
例えば、第１半導体物質は、ゲルマニウム（Ｇｅ）０ａｔ％～３１．５ａｔ％、炭素（Ｃ）０ａｔ％超過２ａｔ％以下、及び残りの含有量のシリコン（Ｓｉ）を含む。
下部パターン層１１０は、後で説明するゲートパターン（ＧＳ）を横切る第１方向（Ｄ１）に延長される。
下部パターン層１１０は、基板１００又は後述する半導体パターン（ＳＰ１、ＳＰ２、ＳＰ３、ＳＰ４）とエッチング選択比を有する第１半導体物質を含む。
一例として、第１半導体物質は、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、又はこれらの組み合わせと、炭素（Ｃ）を含み得る。
例えば、第１半導体物質は、ゲルマニウム（Ｇｅ）０ａｔ％～３１．５ａｔ％、炭素（Ｃ）０ａｔ％超過２ａｔ％以下、及び残りの含有量のシリコン（Ｓｉ）を含む。
【0021】
後述する図７Ａ～図１１Ｂに示すように、ソース／ドレイン凹部（１５０Ｒ）を形成し、ソース／ドレイン凹部（１５０Ｒ）の下の犠牲下部パターン（ＵＢＰ）を選択的に除去する時、下部パターン層１１０が基板１００又は半導体パターン（ＳＰ１、ＳＰ２、ＳＰ３、ＳＰ４）とエッチング選択比を有する第１半導体物質を含むため、下部パターン層１１０がエッチング停止膜（ｗｅｔ ｓｔｏｐｐｅｒ）として作用して基板１００又は半導体パターン（ＳＰ１、ＳＰ２、ＳＰ３、ＳＰ４）がエッチングされるのを防ぐことができる。
第１導電型ドーピングパターン層１１５は、下部パターン層１１０の上面上に配置される。
第１導電型ドーピングパターン層１１５は、下部パターン層１１０のように第１方向（Ｄ１）に沿って延長され、第２方向（Ｄ２）に沿って互いに離隔されるように配置される。
第１導電型ドーピングパターン層１１５は、後に説明するソース／ドレインパターン１５０と第３方向（Ｄ３）に重畳される。
第１導電型ドーピングパターン層１１５は、下部パターン層１１０の上面上に配置される。
第１導電型ドーピングパターン層１１５は、下部パターン層１１０のように第１方向（Ｄ１）に沿って延長され、第２方向（Ｄ２）に沿って互いに離隔されるように配置される。
第１導電型ドーピングパターン層１１５は、後に説明するソース／ドレインパターン１５０と第３方向（Ｄ３）に重畳される。
【0022】
第１導電型ドーピングパターン層１１５は、後に説明するゲートパターン（ＧＳ）を横切る第１方向（Ｄ１）に延長される。
第１導電型ドーピングパターン層１１５は、第１導電型不純物でドーピングされた半導体物質を含む。
一方、後述するソース／ドレインパターン１５０は、第１導電型不純物と異なる第２導電型不純物でドーピングされた半導体物質を含む。
即ち、第１導電型ドーピングパターン層１１５は、ソース／ドレインパターン１５０と反対にドーピングされた（ａｎｔｉ－ｄｏｐｅｄ）半導体物質を含む。
第１導電型ドーピングパターン層１１５は、ソース／ドレインパターン１５０の下に電流が漏れるのを防止することができ、これにより、漏れを防止するための空間を確保する必要がないので、半導体素子１０の大きさをさらに小さくすることができる。
第１導電型ドーピングパターン層１１５は、第１導電型不純物でドーピングされた半導体物質を含む。
一方、後述するソース／ドレインパターン１５０は、第１導電型不純物と異なる第２導電型不純物でドーピングされた半導体物質を含む。
即ち、第１導電型ドーピングパターン層１１５は、ソース／ドレインパターン１５０と反対にドーピングされた（ａｎｔｉ－ｄｏｐｅｄ）半導体物質を含む。
第１導電型ドーピングパターン層１１５は、ソース／ドレインパターン１５０の下に電流が漏れるのを防止することができ、これにより、漏れを防止するための空間を確保する必要がないので、半導体素子１０の大きさをさらに小さくすることができる。
【0023】
また、後述する図７Ａ～図１１Ｂに示すように、ソース／ドレイン凹部（１５０Ｒ）を形成し、ソース／ドレイン凹部（１５０Ｒ）の下の犠牲下部パターン（ＵＢＰ）を選択的に除去した後、第１導電型ドーピングパターン層１１５とソース／ドレインパターン１５０を一緒に形成したり、後述する図１２Ａ～図１４Ｂに示すように、第１導電型ドーピングパターン層１１５を形成した後、ソース／ドレインパターン１５０を形成することができる。
第１導電型ドーピングパターン層１１５によってソース／ドレインパターン１５０の下に電流が漏れるのを防止することができる。
また、第１導電型ドーピングパターン層１１５がソース／ドレインパターン１５０と一緒に形成されるため、第１導電型ドーピングパターン層１１５がソース／ドレインパターン１５０の成長を阻害しない。
従って、第１導電型ドーピングパターン層１１５がソース／ドレインパターン１５０の成長を阻害することによる生産性低下、ソース／ドレインパターン１５０に欠陥（ｄｅｆｅｃｔ）発生によるストレス（ｓｔｒｅｓｓ）効果の減少、「ｄｏｐａｎｔ ａｃｔｉｖａｔｉｏｎ」の減少、結晶欠陥によるｄｉｆｆｕｓｉｏｎ増加による性能劣化を防止することができる。
第１導電型ドーピングパターン層１１５によってソース／ドレインパターン１５０の下に電流が漏れるのを防止することができる。
また、第１導電型ドーピングパターン層１１５がソース／ドレインパターン１５０と一緒に形成されるため、第１導電型ドーピングパターン層１１５がソース／ドレインパターン１５０の成長を阻害しない。
従って、第１導電型ドーピングパターン層１１５がソース／ドレインパターン１５０の成長を阻害することによる生産性低下、ソース／ドレインパターン１５０に欠陥（ｄｅｆｅｃｔ）発生によるストレス（ｓｔｒｅｓｓ）効果の減少、「ｄｏｐａｎｔ ａｃｔｉｖａｔｉｏｎ」の減少、結晶欠陥によるｄｉｆｆｕｓｉｏｎ増加による性能劣化を防止することができる。
【0024】
第１導電型ドーピングパターン層１１５は、一例として、シリコン（Ｓｉ）及びシリコンゲルマニウム（ＳｉＧｅ）の内の少なくとも一つのような半導体物質に第１導電型不純物がドーピングされた半導体物質を含み得る。
一例として、ソース／ドレインパターン１５０が含む第２導電型不純物でドーピングされた半導体物質がｎ型不純物でドーピングされた半導体物質を含む場合、即ち、ソース／ドレインパターン１５０がＮＭＯＳ領域に位置する場合、第１導電型ドーピングパターン層１１５が含む第１導電型不純物でドーピングされた半導体物質は、ｐ型不純物でドーピングされた半導体物質を含む。
また、ソース／ドレインパターン１５０が含む第２導電型不純物でドーピングされた半導体物質がｐ型不純物でドーピングされた半導体物質を含む場合、即ち、ソース／ドレインパターン１５０がＰＭＯＳ領域に位置する場合、第１導電型ドーピングパターン層１１５が含む第１導電型不純物でドーピングされた半導体物質は、ｎ型不純物でドーピングされた半導体物質を含む。
一例として、ソース／ドレインパターン１５０が含む第２導電型不純物でドーピングされた半導体物質がｎ型不純物でドーピングされた半導体物質を含む場合、即ち、ソース／ドレインパターン１５０がＮＭＯＳ領域に位置する場合、第１導電型ドーピングパターン層１１５が含む第１導電型不純物でドーピングされた半導体物質は、ｐ型不純物でドーピングされた半導体物質を含む。
また、ソース／ドレインパターン１５０が含む第２導電型不純物でドーピングされた半導体物質がｐ型不純物でドーピングされた半導体物質を含む場合、即ち、ソース／ドレインパターン１５０がＰＭＯＳ領域に位置する場合、第１導電型ドーピングパターン層１１５が含む第１導電型不純物でドーピングされた半導体物質は、ｎ型不純物でドーピングされた半導体物質を含む。
【0025】
一例として、ｎ型不純物は、リン（Ｐ）、砒素（Ａｓ）、アンチモン（Ｓｂ）、又はこれらの組み合わせを含み得る。
例えば、ｎ型不純物としてリン（Ｐ）を使用する場合、不純物ガスとしてリン（Ｐ）又はポスフィン（ＰＨ３）などを使用して、低エネルギーイオン注入法、プラズマイオン注入法、又はパルスドレーザ融削蒸着法（ｐｌｕｓｅｄ ｌａｓｅｒ ａｂｌａｔｉｏｎ ｄｅｐｏｓｉｔｉｏｎ）などを通じて半導体物質にリン（Ｐ）をドーピングする。
ｐ型不純物は、ホウ素（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）、又はこれらの組み合わせを含み得る。
例えば、ｐ型不純物としてホウ素（Ｂ）を使用する場合、不純物ガスとしてホウ素（Ｂ）、二フッ化ホウ素（ＢＦ２）、又は三フッ化ホウ素（ＢＦ３）などを使用して、低エネルギーイオン注入法、プラズマイオン注入法、又はパルスドレーザ融削蒸着法（ｐｌｕｓｅｄ ｌａｓｅｒａｂｌａｔｉｏｎ ｄｅｐｏｓｉｔｉｏｎ）などを通じて半導体物質にホウ素（Ｂ）をドーピングする。
例えば、ｎ型不純物としてリン（Ｐ）を使用する場合、不純物ガスとしてリン（Ｐ）又はポスフィン（ＰＨ３）などを使用して、低エネルギーイオン注入法、プラズマイオン注入法、又はパルスドレーザ融削蒸着法（ｐｌｕｓｅｄ ｌａｓｅｒ ａｂｌａｔｉｏｎ ｄｅｐｏｓｉｔｉｏｎ）などを通じて半導体物質にリン（Ｐ）をドーピングする。
ｐ型不純物は、ホウ素（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）、又はこれらの組み合わせを含み得る。
例えば、ｐ型不純物としてホウ素（Ｂ）を使用する場合、不純物ガスとしてホウ素（Ｂ）、二フッ化ホウ素（ＢＦ２）、又は三フッ化ホウ素（ＢＦ３）などを使用して、低エネルギーイオン注入法、プラズマイオン注入法、又はパルスドレーザ融削蒸着法（ｐｌｕｓｅｄ ｌａｓｅｒａｂｌａｔｉｏｎ ｄｅｐｏｓｉｔｉｏｎ）などを通じて半導体物質にホウ素（Ｂ）をドーピングする。
【0026】
第１導電型ドーピングパターン層１１５は、ソース／ドレインパターン１５０と一緒に形成されるため、第１導電型ドーピングパターン層１１５は、下部パターン層１１０をシードとして利用する選択的エピタキシャル成長工程によって形成されたエピ層（ｅｐｉｔａｘｉａｌ ｌａｙｅｒ）である。
第１スペーサ１３０、第１導電型ドーピングパターン層１１５、及びソース／ドレインパターン１５０の第２方向（Ｄ２）の両側面には、第２スペーサ１４１が配置される。
この時、第２スペーサ１４１は、ソース／ドレインパターン１５０の側面を全部覆うが、これに限定されるものではなく、第２スペーサ１４１は、ソース／ドレインパターン１５０の側面を一部だけを覆うこともできる。
即ち、第２スペーサ１４１の第３方向（Ｄ３）の上端の高さは、ソース／ドレインパターン１５０の第３方向（Ｄ３）の上端の高さと同じであってもよく、ソース／ドレインパターン１５０の第３方向（Ｄ３）の上端の高さより低くてもよい。
第１スペーサ１３０、第１導電型ドーピングパターン層１１５、及びソース／ドレインパターン１５０の第２方向（Ｄ２）の両側面には、第２スペーサ１４１が配置される。
この時、第２スペーサ１４１は、ソース／ドレインパターン１５０の側面を全部覆うが、これに限定されるものではなく、第２スペーサ１４１は、ソース／ドレインパターン１５０の側面を一部だけを覆うこともできる。
即ち、第２スペーサ１４１の第３方向（Ｄ３）の上端の高さは、ソース／ドレインパターン１５０の第３方向（Ｄ３）の上端の高さと同じであってもよく、ソース／ドレインパターン１５０の第３方向（Ｄ３）の上端の高さより低くてもよい。
【0027】
一方、ソース／ドレインパターン１５０の第２方向（Ｄ２）両側面には、第２スペーサ１４１を配置することができない場合もある。
この場合、ソース／ドレインパターン１５０は、エピタキシャル成長時に第２方向（Ｄ２）に側面（ｌａｔｅｒａｌ）成長も行われ、左右が凸のダイヤモンド形状を有する。
チャンネルパターン（ＣＰ）は、活性パターン（ＡＰ）の上面上に配置される。
チャンネルパターン（ＣＰ）は、活性パターン（ＡＰ）と第３方向（Ｄ３）に離隔する。
チャンネルパターン（ＣＰ）と活性パターン（ＡＰ）との間には、下部パターン層１１０及び第１導電型ドーピングパターン層１１５が配置される。
チャンネルパターン（ＣＰ）は、第１導電型ドーピングパターン層１１５とも第３方向（Ｄ３）に離隔する。
この場合、ソース／ドレインパターン１５０は、エピタキシャル成長時に第２方向（Ｄ２）に側面（ｌａｔｅｒａｌ）成長も行われ、左右が凸のダイヤモンド形状を有する。
チャンネルパターン（ＣＰ）は、活性パターン（ＡＰ）の上面上に配置される。
チャンネルパターン（ＣＰ）は、活性パターン（ＡＰ）と第３方向（Ｄ３）に離隔する。
チャンネルパターン（ＣＰ）と活性パターン（ＡＰ）との間には、下部パターン層１１０及び第１導電型ドーピングパターン層１１５が配置される。
チャンネルパターン（ＣＰ）は、第１導電型ドーピングパターン層１１５とも第３方向（Ｄ３）に離隔する。
【0028】
チャンネルパターン（ＣＰ）は、半導体パターン（ＳＰ１、ＳＰ２、ＳＰ３、ＳＰ４）を含み得る。
一例として、チャンネルパターン（ＣＰ）は、第１半導体パターン（ＳＰ１）、第２半導体パターン（ＳＰ２）、第３半導体パターン（ＳＰ３）、及び第４半導体パターン（ＳＰ４）を含む。
第１半導体パターン（ＳＰ１）、第２半導体パターン（ＳＰ２）、第３半導体パターン（ＳＰ３）、及び第４半導体パターン（ＳＰ４）は、第１導電型ドーピングパターン層１１５の上部面より高く配置される。
一例として、チャンネルパターン（ＣＰ）は、第１半導体パターン（ＳＰ１）、第２半導体パターン（ＳＰ２）、第３半導体パターン（ＳＰ３）、及び第４半導体パターン（ＳＰ４）を含む。
第１半導体パターン（ＳＰ１）、第２半導体パターン（ＳＰ２）、第３半導体パターン（ＳＰ３）、及び第４半導体パターン（ＳＰ４）は、第１導電型ドーピングパターン層１１５の上部面より高く配置される。
【0029】
第１半導体パターン（ＳＰ１）の上に第２半導体パターン（ＳＰ２）が配置され、第２半導体パターン（ＳＰ２）の上に第３半導体パターン（ＳＰ３）が配置され、第３半導体パターン（ＳＰ３）の上に第４半導体パターン（ＳＰ４）が配置される。
第２半導体パターン（ＳＰ２）は、第１半導体パターン（ＳＰ１）及び第３半導体パターン（ＳＰ３）と第３方向（Ｄ３）に離隔しており、第３半導体パターン（ＳＰ３）は、第２半導体パターン（ＳＰ２）及び第４半導体パターン（ＳＰ４）と第３方向（Ｄ３）に離隔している。
半導体パターン（ＳＰ１、ＳＰ２、ＳＰ３、ＳＰ４）間の離隔距離は、実質的に同じである。
但し、これに限定されるものではなく、半導体パターン（ＳＰ１、ＳＰ２、ＳＰ３、ＳＰ４）間の離隔距離は、異なる場合もあり得る。
第２半導体パターン（ＳＰ２）は、第１半導体パターン（ＳＰ１）及び第３半導体パターン（ＳＰ３）と第３方向（Ｄ３）に離隔しており、第３半導体パターン（ＳＰ３）は、第２半導体パターン（ＳＰ２）及び第４半導体パターン（ＳＰ４）と第３方向（Ｄ３）に離隔している。
半導体パターン（ＳＰ１、ＳＰ２、ＳＰ３、ＳＰ４）間の離隔距離は、実質的に同じである。
但し、これに限定されるものではなく、半導体パターン（ＳＰ１、ＳＰ２、ＳＰ３、ＳＰ４）間の離隔距離は、異なる場合もあり得る。
【0030】
半導体パターン（ＳＰ１、ＳＰ２、ＳＰ３、ＳＰ４）の厚さは、実質的に同じであるが、これに限定されるものではなく、半導体パターン（ＳＰ１、ＳＰ２、ＳＰ３、ＳＰ４）の内の少なくともいずれかの厚さが異なる場合もあり得る。
図２Ａ、図２Ｂ、及び図２Ｃには、４つの半導体パターン（ＳＰ１、ＳＰ２、ＳＰ３、ＳＰ４）が第３方向（Ｄ３）に沿って離隔して積層されていることを示しているが、これは説明の便宜のためのものであり、これに限定されるものではない。
例えば、３つ又は５つ以上の半導体パターンが第３方向（Ｄ３）に沿って離隔して積層され得る。
半導体パターン（ＳＰ１、ＳＰ２、ＳＰ３、ＳＰ４）は、下部パターン層１１０が含む第１半導体物質と異なる第２半導体物質を含み得る。
また、それぞれの半導体パターン（ＳＰ１、ＳＰ２、ＳＰ３、ＳＰ４）は、基板１００の犠牲活性パターン（ＡＰ＿Ｐ）と同じ半導体物質を含み得、犠牲活性パターン（ＡＰ＿Ｐ）と他の半導体物質を含み得るる。
図２Ａ、図２Ｂ、及び図２Ｃには、４つの半導体パターン（ＳＰ１、ＳＰ２、ＳＰ３、ＳＰ４）が第３方向（Ｄ３）に沿って離隔して積層されていることを示しているが、これは説明の便宜のためのものであり、これに限定されるものではない。
例えば、３つ又は５つ以上の半導体パターンが第３方向（Ｄ３）に沿って離隔して積層され得る。
半導体パターン（ＳＰ１、ＳＰ２、ＳＰ３、ＳＰ４）は、下部パターン層１１０が含む第１半導体物質と異なる第２半導体物質を含み得る。
また、それぞれの半導体パターン（ＳＰ１、ＳＰ２、ＳＰ３、ＳＰ４）は、基板１００の犠牲活性パターン（ＡＰ＿Ｐ）と同じ半導体物質を含み得、犠牲活性パターン（ＡＰ＿Ｐ）と他の半導体物質を含み得るる。
【0031】
半導体パターン（ＳＰ１、ＳＰ２、ＳＰ３、ＳＰ４）が、下部パターン層１１０が含む第１半導体物質と異なる第２半導体物質を含むことによって、後述する図５Ａ及び図５Ｂに示すように、半導体パターン（ＳＰ１、ＳＰ２、ＳＰ３、ＳＰ４）を形成するための上部パターン（Ｕ＿ＡＰ）を容易に形成することができる。
また、後述する図９Ａ及び図９Ｂに示すように、犠牲下部パターン（ＵＢＰ）除去時に下部パターン層１１０がエッチング停止膜（ｗｅｔ ｓｔｏｐｐｅｒ）として作用して、基板１００又は半導体パターン（ＳＰ１、ＳＰ２、ＳＰ３、ＳＰ４）がエッチングされるのを防ぐことができる。
また、後述する図２６Ａ及び図２６Ｂのように、本発明の一実施形態に係る半導体素子１０の製造方法において、ＢＳＰＤＮ（ｂａｃｋｓｉｄｅ ｐｏｗｅｒ Ｄｉｓｔｒｉｂｕｔｉｏｎ ｎｅｔｗｏｒｋ）構造を適用する時に基板１００を全て除去する過程でも、下部パターン層１１０をエッチング停止膜（ｗｅｔ ｓｔｏｐｐｅｒ）として使用して、「ＢＳＰＤＮ Ｂｕｌｋ－ｌｅｓｓ」構造（シリコン基板が全て除去された構造）をエッチング選択比を通じて容易に実現することができる。
また、後述する図９Ａ及び図９Ｂに示すように、犠牲下部パターン（ＵＢＰ）除去時に下部パターン層１１０がエッチング停止膜（ｗｅｔ ｓｔｏｐｐｅｒ）として作用して、基板１００又は半導体パターン（ＳＰ１、ＳＰ２、ＳＰ３、ＳＰ４）がエッチングされるのを防ぐことができる。
また、後述する図２６Ａ及び図２６Ｂのように、本発明の一実施形態に係る半導体素子１０の製造方法において、ＢＳＰＤＮ（ｂａｃｋｓｉｄｅ ｐｏｗｅｒ Ｄｉｓｔｒｉｂｕｔｉｏｎ ｎｅｔｗｏｒｋ）構造を適用する時に基板１００を全て除去する過程でも、下部パターン層１１０をエッチング停止膜（ｗｅｔ ｓｔｏｐｐｅｒ）として使用して、「ＢＳＰＤＮ Ｂｕｌｋ－ｌｅｓｓ」構造（シリコン基板が全て除去された構造）をエッチング選択比を通じて容易に実現することができる。
【0032】
一例として、半導体パターン（ＳＰ１、ＳＰ２、ＳＰ３、ＳＰ４）が含む第２半導体物質は、元素半導体物質のシリコン（Ｓｉ）又はゲルマニウム（Ｇｅ）を含み得る。
また、第２半導体物質は、化合物半導体を含み得、例えば、ＩＶ－ＩＶ族化合物半導体又はＩＩＩ－Ｖ族化合物半導体を含み得る。
ＩＶ－ＩＶ族化合物半導体は、例えば、炭素（Ｃ）、ケイ素（Ｓｉ）、ゲルマニウム（Ｇｅ）、スズ（Ｓｎ）の内の少なくとも２つ以上を含む二元系化合物（ｂｉｎａｒｙ ｃｏｍｐｏｕｎｄ）、又は三元系化合物（ｔｅｒｎａｒｙ ｃｏｍｐｏｕｎｄ）であり得る。
ＩＩＩ－Ｖ族化合物半導体は、例えば、ＩＩＩ族元素であるアルミニウム（Ａｌ）、ガリウム（Ｇａ）及びインジウム（Ｉｎ）の内の少なくとも一つとＶ族元素のリン（Ｐ）、砒素（Ａｓ）及びアンチモン（Ｓｂ）の内の一つが結合して形成される二元系化合物、三元系化合物又は四元系化合物のいずれかである。
また、第２半導体物質は、化合物半導体を含み得、例えば、ＩＶ－ＩＶ族化合物半導体又はＩＩＩ－Ｖ族化合物半導体を含み得る。
ＩＶ－ＩＶ族化合物半導体は、例えば、炭素（Ｃ）、ケイ素（Ｓｉ）、ゲルマニウム（Ｇｅ）、スズ（Ｓｎ）の内の少なくとも２つ以上を含む二元系化合物（ｂｉｎａｒｙ ｃｏｍｐｏｕｎｄ）、又は三元系化合物（ｔｅｒｎａｒｙ ｃｏｍｐｏｕｎｄ）であり得る。
ＩＩＩ－Ｖ族化合物半導体は、例えば、ＩＩＩ族元素であるアルミニウム（Ａｌ）、ガリウム（Ｇａ）及びインジウム（Ｉｎ）の内の少なくとも一つとＶ族元素のリン（Ｐ）、砒素（Ａｓ）及びアンチモン（Ｓｂ）の内の一つが結合して形成される二元系化合物、三元系化合物又は四元系化合物のいずれかである。
【0033】
ゲートパターン（ＧＳ）は、下部絶縁層３３０の上に配置される。
ゲートパターン（ＧＳ）と下部絶縁層３３０との間には下部パターン層１１０及び第１導電型ドーピングパターン層１１５が配置される。
ゲートパターン（ＧＳ）は、第２方向（Ｄ２）に延長される。
ゲートパターン（ＧＳ）は、第１方向（Ｄ１）に離隔して配置される。
一例として、ゲートパターン（ＧＳ）は、第１導電型ドーピングパターン層１１５の上に配置され、第１導電型ドーピングパターン層１１５を横切る。
ゲートパターン（ＧＳ）の下部は、第１導電型ドーピングパターン層１１５の上部と交差する。
ゲートパターン（ＧＳ）と下部絶縁層３３０との間には下部パターン層１１０及び第１導電型ドーピングパターン層１１５が配置される。
ゲートパターン（ＧＳ）は、第２方向（Ｄ２）に延長される。
ゲートパターン（ＧＳ）は、第１方向（Ｄ１）に離隔して配置される。
一例として、ゲートパターン（ＧＳ）は、第１導電型ドーピングパターン層１１５の上に配置され、第１導電型ドーピングパターン層１１５を横切る。
ゲートパターン（ＧＳ）の下部は、第１導電型ドーピングパターン層１１５の上部と交差する。
【0034】
ゲートパターン（ＧＳ）は、サブゲート部分（Ｓ＿ＧＳ）及びメインゲート部分（Ｍ＿ＧＳ）を有する。
サブゲート部分（Ｓ＿ＧＳ）は、第３方向（Ｄ３）に隣接する半導体パターン（ＳＰ１、ＳＰ２、ＳＰ３、ＳＰ４）の間、及び第１導電型ドーピングパターン層１１５と半導体パターン（ＳＰ１、ＳＰ２、ＳＰ３、ＳＰ４）の間に配置される。
メインゲート部分（Ｍ＿ＧＳ）は、第３方向（Ｄ３）で最上部に位置する半導体パターン（ＳＰ１、ＳＰ２、ＳＰ３、ＳＰ４）の上と、第２方向（Ｄ２）で互いに離隔した半導体パターン（ＳＰ１、ＳＰ２、ＳＰ３、ＳＰ４）の間に配置される。
チャンネルパターン（ＣＰ）が複数の半導体パターン（ＳＰ１、ＳＰ２、ＳＰ３、ＳＰ４）を含むため、ゲートパターン（ＧＳ）は、複数のサブゲート部分（Ｓ＿ＧＳ）を含む。
サブゲート部分（Ｓ＿ＧＳ）の数は、チャンネルパターン（ＣＰ）に含まれている半導体パターン（ＳＰ１、ＳＰ２、ＳＰ３、ＳＰ４）の数に比例する。
例えば、サブゲート部分（Ｓ＿ＧＳ）の数は、半導体パターン（ＳＰ１、ＳＰ２、ＳＰ３、ＳＰ４）の数と同じである。
サブゲート部分（Ｓ＿ＧＳ）は、第３方向（Ｄ３）に隣接する半導体パターン（ＳＰ１、ＳＰ２、ＳＰ３、ＳＰ４）の間、及び第１導電型ドーピングパターン層１１５と半導体パターン（ＳＰ１、ＳＰ２、ＳＰ３、ＳＰ４）の間に配置される。
メインゲート部分（Ｍ＿ＧＳ）は、第３方向（Ｄ３）で最上部に位置する半導体パターン（ＳＰ１、ＳＰ２、ＳＰ３、ＳＰ４）の上と、第２方向（Ｄ２）で互いに離隔した半導体パターン（ＳＰ１、ＳＰ２、ＳＰ３、ＳＰ４）の間に配置される。
チャンネルパターン（ＣＰ）が複数の半導体パターン（ＳＰ１、ＳＰ２、ＳＰ３、ＳＰ４）を含むため、ゲートパターン（ＧＳ）は、複数のサブゲート部分（Ｓ＿ＧＳ）を含む。
サブゲート部分（Ｓ＿ＧＳ）の数は、チャンネルパターン（ＣＰ）に含まれている半導体パターン（ＳＰ１、ＳＰ２、ＳＰ３、ＳＰ４）の数に比例する。
例えば、サブゲート部分（Ｓ＿ＧＳ）の数は、半導体パターン（ＳＰ１、ＳＰ２、ＳＰ３、ＳＰ４）の数と同じである。
【0035】
サブゲート部分（Ｓ＿ＧＳ）は、第１サブゲート部分、第２サブゲート部分、第３サブゲート部分、及び第４サブゲート部分を含む。
第１サブゲート部分、第２サブゲート部分、第３サブゲート部分、及び第４サブゲート部分は、下部絶縁層３３０の上に第３方向（Ｄ３）に順次離隔して積層される。
以下の説明は、サブゲート部分（Ｓ＿ＧＳ）の数が４つの場合について説明する。
但し、これに限定されるものではなく、３つ又は５つ以上のサブゲート部分を含むこともできる。
一例として、第１サブゲート部分は、第１導電型ドーピングパターン層１１５の上部面と第１半導体パターン（ＳＰ１）の下部面との間に配置され、第２サブゲート部分は、第１半導体パターン（ＳＰ１）の上部面と第２半導体パターン（ＳＰ２）の下部面との間に配置され、第３サブゲート部分は、第２半導体パターン（ＳＰ２）の上部面と第３半導体パターン（ＳＰ３）の下部面との間に配置され、第４サブゲート部分は、第３半導体パターン（ＳＰ３）の上部面と第４半導体パターン（ＳＰ４）の下部面との間に配置される。
第１サブゲート部分、第２サブゲート部分、第３サブゲート部分、及び第４サブゲート部分は、下部絶縁層３３０の上に第３方向（Ｄ３）に順次離隔して積層される。
以下の説明は、サブゲート部分（Ｓ＿ＧＳ）の数が４つの場合について説明する。
但し、これに限定されるものではなく、３つ又は５つ以上のサブゲート部分を含むこともできる。
一例として、第１サブゲート部分は、第１導電型ドーピングパターン層１１５の上部面と第１半導体パターン（ＳＰ１）の下部面との間に配置され、第２サブゲート部分は、第１半導体パターン（ＳＰ１）の上部面と第２半導体パターン（ＳＰ２）の下部面との間に配置され、第３サブゲート部分は、第２半導体パターン（ＳＰ２）の上部面と第３半導体パターン（ＳＰ３）の下部面との間に配置され、第４サブゲート部分は、第３半導体パターン（ＳＰ３）の上部面と第４半導体パターン（ＳＰ４）の下部面との間に配置される。
【0036】
サブゲート部分（Ｓ＿ＧＳ）は、後で説明するソース／ドレインパターン１５０の間に第１方向（Ｄ１）に離隔して配置される。
サブゲート部分（Ｓ＿ＧＳ）のそれぞれは、サブゲート電極１２０ｓ、サブ界面絶縁膜１３１Ｓ、及びサブゲート絶縁膜１３２Ｓを含む。
サブゲート電極１２０ｓは、第１導電型ドーピングパターン層１１５の上に配置される。
サブゲート電極１２０ｓは、活性パターン（ＡＰ）と交差する。
サブゲート電極１２０ｓの少なくとも一部は、サブゲート電極１２０ｓ及びチャンネルパターン（ＣＰ）の積層構造の上に配置される。
この時、メインゲート電極１２０Ｍの一部は、サブゲート電極１２０ｓ及びチャンネルパターン（ＣＰ）の積層構造の両側面を覆うように配置される。
これにより、チャンネルパターン（ＣＰ）の４面は、サブゲート電極１２０ｓとメインゲート電極１２０Ｍによって囲まれる。
サブゲート部分（Ｓ＿ＧＳ）のそれぞれは、サブゲート電極１２０ｓ、サブ界面絶縁膜１３１Ｓ、及びサブゲート絶縁膜１３２Ｓを含む。
サブゲート電極１２０ｓは、第１導電型ドーピングパターン層１１５の上に配置される。
サブゲート電極１２０ｓは、活性パターン（ＡＰ）と交差する。
サブゲート電極１２０ｓの少なくとも一部は、サブゲート電極１２０ｓ及びチャンネルパターン（ＣＰ）の積層構造の上に配置される。
この時、メインゲート電極１２０Ｍの一部は、サブゲート電極１２０ｓ及びチャンネルパターン（ＣＰ）の積層構造の両側面を覆うように配置される。
これにより、チャンネルパターン（ＣＰ）の４面は、サブゲート電極１２０ｓとメインゲート電極１２０Ｍによって囲まれる。
【0037】
サブゲート電極１２０は、金属、金属合金、導電性金属硝酸塩、金属シリサイド、ドーピングされた半導体物質、導電性金属酸化物、又は導電性金属窒酸化物を含み得る。
サブゲート電極１２０は、例えば、窒化チタン（ＴｉＮ）、タンタル炭化物（ＴａＣ）、タンタル硝酸塩（ＴａＮ）、チタンシリコン硝酸塩（ＴｉＳｉＮ）、タンタルシリコン硝酸塩（ＴａＳｉＮ）、タンタル窒化チタン（ＴａＴｉＮ）、チタンアルミニウム硝酸塩（ＴｉＡｌＮ）、タンタルアルミニウム硝酸塩（ＴａＡｌＮ）、タングステン硝酸塩（ＷＮ）、ルテニウム（Ｒｕ）、チタンアルミニウム（ＴｉＡｌ）、チタンアルミニウム炭化硝酸塩（ＴｉＡｌＣ－Ｎ）、チタンアルミニウム炭化物（ＴｉＡｌＣ）、チタン炭化物（ＴｉＣ）、タンタル炭化硝酸塩（ＴａＣＮ）、タングステン（Ｗ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、コバルト（Ｃｏ）、チタン（Ｔｉ）、タンタル（Ｔａ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、ニッケル白金（Ｎｉ－Ｐｔ）、ニオビウム（Ｎｂ）、ニオビウム硝酸塩（ＮｂＮ）、ニオビウム炭化物（ＮｂＣ）、モリブデン（Ｍｏ）、モリブデン硝酸塩（ＭｏＮ）、モリブデン炭化物（ＭｏＣ）、タングステン炭化物（ＷＣ）、ロジウム（Ｒｈ）、パラジウム（Ｐｄ）、イリジウム（Ｉｒ）、オスミウム（Ｏｓ）、銀（Ａｇ）、金（Ａｕ）、亜鉛（Ｚｎ）、バナジウム（Ｖ）、又はこれらの組み合わせを含み得るが、これに限定されるものではない。
導電性金属酸化物及び導電性金属窒酸化物は、上述した物質が酸化された形態を含み得るが、これに限定されるものではない。
サブゲート電極１２０は、例えば、窒化チタン（ＴｉＮ）、タンタル炭化物（ＴａＣ）、タンタル硝酸塩（ＴａＮ）、チタンシリコン硝酸塩（ＴｉＳｉＮ）、タンタルシリコン硝酸塩（ＴａＳｉＮ）、タンタル窒化チタン（ＴａＴｉＮ）、チタンアルミニウム硝酸塩（ＴｉＡｌＮ）、タンタルアルミニウム硝酸塩（ＴａＡｌＮ）、タングステン硝酸塩（ＷＮ）、ルテニウム（Ｒｕ）、チタンアルミニウム（ＴｉＡｌ）、チタンアルミニウム炭化硝酸塩（ＴｉＡｌＣ－Ｎ）、チタンアルミニウム炭化物（ＴｉＡｌＣ）、チタン炭化物（ＴｉＣ）、タンタル炭化硝酸塩（ＴａＣＮ）、タングステン（Ｗ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、コバルト（Ｃｏ）、チタン（Ｔｉ）、タンタル（Ｔａ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、ニッケル白金（Ｎｉ－Ｐｔ）、ニオビウム（Ｎｂ）、ニオビウム硝酸塩（ＮｂＮ）、ニオビウム炭化物（ＮｂＣ）、モリブデン（Ｍｏ）、モリブデン硝酸塩（ＭｏＮ）、モリブデン炭化物（ＭｏＣ）、タングステン炭化物（ＷＣ）、ロジウム（Ｒｈ）、パラジウム（Ｐｄ）、イリジウム（Ｉｒ）、オスミウム（Ｏｓ）、銀（Ａｇ）、金（Ａｕ）、亜鉛（Ｚｎ）、バナジウム（Ｖ）、又はこれらの組み合わせを含み得るが、これに限定されるものではない。
導電性金属酸化物及び導電性金属窒酸化物は、上述した物質が酸化された形態を含み得るが、これに限定されるものではない。
【0038】
サブ界面絶縁膜１３１Ｓは、第１導電型ドーピングパターン層１１５の上部面に配置される。
サブ界面絶縁膜１３１Ｓは、チャンネルパターン（ＣＰ）の周囲に沿って配置される。
サブ界面絶縁膜１３１Ｓは、第１導電型ドーピングパターン層１１５、ソース／ドレインパターン１５０、及びチャンネルパターン（ＣＰ）と直接接触する。
サブ界面絶縁膜１３１Ｓは、チャンネルパターン（ＣＰ）とサブゲート絶縁膜１３２Ｓとの間に介在する。
サブゲート絶縁膜１３２Ｓは、サブ界面絶縁膜１３１Ｓの上部面に配置される。
サブゲート絶縁膜１３２Ｓは、チャンネルパターン（ＣＰ）を囲む。
サブゲート絶縁膜１３２Ｓは、チャンネルパターン（ＣＰ）の周囲に沿って配置される。
サブゲート絶縁膜１３２Ｓは、サブゲート電極１２０ｓとサブ界面絶縁膜１３１Ｓとの間に介在する。
サブ界面絶縁膜１３１Ｓは、チャンネルパターン（ＣＰ）の周囲に沿って配置される。
サブ界面絶縁膜１３１Ｓは、第１導電型ドーピングパターン層１１５、ソース／ドレインパターン１５０、及びチャンネルパターン（ＣＰ）と直接接触する。
サブ界面絶縁膜１３１Ｓは、チャンネルパターン（ＣＰ）とサブゲート絶縁膜１３２Ｓとの間に介在する。
サブゲート絶縁膜１３２Ｓは、サブ界面絶縁膜１３１Ｓの上部面に配置される。
サブゲート絶縁膜１３２Ｓは、チャンネルパターン（ＣＰ）を囲む。
サブゲート絶縁膜１３２Ｓは、チャンネルパターン（ＣＰ）の周囲に沿って配置される。
サブゲート絶縁膜１３２Ｓは、サブゲート電極１２０ｓとサブ界面絶縁膜１３１Ｓとの間に介在する。
【0039】
後述する図３に示すように、サブゲート絶縁膜１３２Ｓは、サブゲート電極１２０ｓと内部ゲートスペーサ１３３との間に介在する。
サブ界面絶縁膜１３１Ｓは、例えば、シリコン酸化物（ＳｉＯ２）を含む。
サブゲート絶縁膜１３２Ｓは、例えば、高誘電率物質を含む。
高誘電率物質は、ハフニウム酸化物（ＨｆＯ）、アルミニウム酸化物（ＡｌＯ）、又はタンタル酸化物（ＴａＯ）のようにシリコン酸化物（ＳｉＯ２）より誘電定数が大きい物質を含む。
サブ界面絶縁膜１３１Ｓは、例えば、シリコン酸化物（ＳｉＯ２）を含む。
サブゲート絶縁膜１３２Ｓは、例えば、高誘電率物質を含む。
高誘電率物質は、ハフニウム酸化物（ＨｆＯ）、アルミニウム酸化物（ＡｌＯ）、又はタンタル酸化物（ＴａＯ）のようにシリコン酸化物（ＳｉＯ２）より誘電定数が大きい物質を含む。
【0040】
メインゲート部分（Ｍ＿ＧＳ）は、活性パターン（ＡＰ）と交差する領域では最上段の第４半導体パターン（ＳＰ４）の上に配置され、活性パターン（ＡＰ）と交差しない領域では下部絶縁層３３０の上に配置される。
これにより、ゲートパターン（ＧＳ）は、チャンネルパターン（ＣＰ）を囲む。
一例として、半導体パターン（ＳＰ１、ＳＰ２、ＳＰ３、ＳＰ４）において、ソース／ドレインパターン１５０と接続しない面、例えば４つの面は、ゲートパターン（ＧＳ）によって囲まれる。
即ち、サブゲート部分（Ｓ＿ＧＳ）は、半導体パターン（ＳＰ１、ＳＰ２、ＳＰ３、ＳＰ４）の上部と下部を囲み、メインゲート部分（Ｍ＿ＧＳ）は、半導体パターン（ＳＰ１、ＳＰ２、ＳＰ３、ＳＰ４）の側面及び最上段半導体パターン（ＳＰ４）の上部を包む。
メインゲート部分（Ｍ＿ＧＳ）は、メインゲート電極１２０Ｍ、界面絶縁膜１３１Ｍ、及びゲート絶縁膜１３２Ｍを含む。
メインゲート電極１２０Ｍは、金属、金属合金、導電性金属硝酸塩、金属シリサイド、ドーピングされた半導体物質、導電性金属酸化物、導電性金属窒酸化物、又はこれらの組み合わせを含み得る。
これにより、ゲートパターン（ＧＳ）は、チャンネルパターン（ＣＰ）を囲む。
一例として、半導体パターン（ＳＰ１、ＳＰ２、ＳＰ３、ＳＰ４）において、ソース／ドレインパターン１５０と接続しない面、例えば４つの面は、ゲートパターン（ＧＳ）によって囲まれる。
即ち、サブゲート部分（Ｓ＿ＧＳ）は、半導体パターン（ＳＰ１、ＳＰ２、ＳＰ３、ＳＰ４）の上部と下部を囲み、メインゲート部分（Ｍ＿ＧＳ）は、半導体パターン（ＳＰ１、ＳＰ２、ＳＰ３、ＳＰ４）の側面及び最上段半導体パターン（ＳＰ４）の上部を包む。
メインゲート部分（Ｍ＿ＧＳ）は、メインゲート電極１２０Ｍ、界面絶縁膜１３１Ｍ、及びゲート絶縁膜１３２Ｍを含む。
メインゲート電極１２０Ｍは、金属、金属合金、導電性金属硝酸塩、金属シリサイド、ドーピングされた半導体物質、導電性金属酸化物、導電性金属窒酸化物、又はこれらの組み合わせを含み得る。
【0041】
界面絶縁膜１３１Ｍは、半導体パターン（ＳＰ１、ＳＰ２、ＳＰ３、ＳＰ４）の上部面及び活性パターン（ＡＰ）の上部面に沿って延長される。
界面絶縁膜１３１Ｍは、後で説明するゲートスペーサ１４０の側面に沿って延長されない場合がある。
但し、これに限定されるものではなく、界面絶縁膜１３１Ｍは、ゲートスペーサ１４０の側面に沿って延長されることもできる。
界面絶縁膜１３１Ｍは、例えば、シリコン酸化物（ＳｉＯ２）を含む。
界面絶縁膜１３１Ｍは、後で説明するゲートスペーサ１４０の側面に沿って延長されない場合がある。
但し、これに限定されるものではなく、界面絶縁膜１３１Ｍは、ゲートスペーサ１４０の側面に沿って延長されることもできる。
界面絶縁膜１３１Ｍは、例えば、シリコン酸化物（ＳｉＯ２）を含む。
【0042】
ゲート絶縁膜１３２Ｍは、例えば、高誘電率物質を含む。
高誘電率物質は、ハフニウム酸化物（ＨｆＯ）、アルミニウム酸化物（ＡｌＯ）、又はタンタル酸化物（ＴａＯ）のようにシリコン酸化物（ＳｉＯ２）より誘電定数が大きい物質を含む。
ゲート絶縁膜１３２Ｍは、メインゲート電極１２０Ｍの側面と下部面に沿って延長される。
ゲート絶縁膜１３２Ｍは、ゲートスペーサ１４０の側面に沿って延長される。
ゲート絶縁膜１３２Ｍは、例えば、高誘電率物質を含む。
高誘電率物質は、ハフニウム酸化物（ＨｆＯ）、アルミニウム酸化物（ＡｌＯ）、又はタンタル酸化物（ＴａＯ）のようにシリコン酸化物（ＳｉＯ２）より誘電定数が大きい物質を含む。
高誘電率物質は、ハフニウム酸化物（ＨｆＯ）、アルミニウム酸化物（ＡｌＯ）、又はタンタル酸化物（ＴａＯ）のようにシリコン酸化物（ＳｉＯ２）より誘電定数が大きい物質を含む。
ゲート絶縁膜１３２Ｍは、メインゲート電極１２０Ｍの側面と下部面に沿って延長される。
ゲート絶縁膜１３２Ｍは、ゲートスペーサ１４０の側面に沿って延長される。
ゲート絶縁膜１３２Ｍは、例えば、高誘電率物質を含む。
高誘電率物質は、ハフニウム酸化物（ＨｆＯ）、アルミニウム酸化物（ＡｌＯ）、又はタンタル酸化物（ＴａＯ）のようにシリコン酸化物（ＳｉＯ２）より誘電定数が大きい物質を含む。
【0043】
ゲートスペーサ１４０は、メインゲート電極１２０Ｍの側面に配置される。
ゲートスペーサ１４０は、活性パターン（ＡＰ）及び半導体パターン（ＳＰ１、ＳＰ２、ＳＰ３、ＳＰ４）の間に配置されない。
ゲートスペーサ１４０は、第３方向（Ｄ３）に隣接する半導体パターン（ＳＰ１、ＳＰ２、ＳＰ３、ＳＰ４）の間に配置されない。
ゲートスペーサ１４０は、例えば、シリコン硝酸塩（ＳｉＮ）、シリコン窒酸化物（ＳｉＯＮ）、シリコン酸化物（ＳｉＯ２）、シリコン炭酸硝酸塩（ＳｉＯＣＮ）、シリコンホウ素硝酸塩（ＳｉＢＮ）、シリコン酸窒化ケイ素（ＳｉＯＢＮ）、炭化ケイ素（ＳｉＯＣ）、又はこれらの組み合わせを含み得る。
ゲートスペーサ１４０は、単一膜であるものとして示したが、説明の便宜のためのものであり、これに限定されるものではない。
ゲートスペーサ１４０は、活性パターン（ＡＰ）及び半導体パターン（ＳＰ１、ＳＰ２、ＳＰ３、ＳＰ４）の間に配置されない。
ゲートスペーサ１４０は、第３方向（Ｄ３）に隣接する半導体パターン（ＳＰ１、ＳＰ２、ＳＰ３、ＳＰ４）の間に配置されない。
ゲートスペーサ１４０は、例えば、シリコン硝酸塩（ＳｉＮ）、シリコン窒酸化物（ＳｉＯＮ）、シリコン酸化物（ＳｉＯ２）、シリコン炭酸硝酸塩（ＳｉＯＣＮ）、シリコンホウ素硝酸塩（ＳｉＢＮ）、シリコン酸窒化ケイ素（ＳｉＯＢＮ）、炭化ケイ素（ＳｉＯＣ）、又はこれらの組み合わせを含み得る。
ゲートスペーサ１４０は、単一膜であるものとして示したが、説明の便宜のためのものであり、これに限定されるものではない。
【0044】
一方、図３に示すように、内部ゲートスペーサ１３３が、サブゲート部分（Ｓ＿ＧＳ）とソース／ドレインパターン１５０との間に配置される。
内部ゲートスペーサ１３３は、サブゲート構造体（Ｓ＿ＧＳ）及びソース／ドレインパターン１５０とそれぞれ接する。
内部ゲートスペーサ１３３は、第１導電型ドーピングパターン層１１５及びチャンネルパターン（ＣＰ）の間と、第３方向（Ｄ３）に隣接するチャンネルパターン（ＣＰ）の間に配置される。
内部ゲートスペーサ１３３は、低誘電率物質を含む。
低誘電率物質は、シリコン酸化物、又はシリコン酸化物より誘電定数が低い物質を含む。
例えば、低誘電率物質は、シリコン酸化物、フッ素又は炭素がドーピングされたシリコン酸化物、多孔性シリコン酸化物（ｐｏｒｏｕｓ ｓｉｌｉｃｏｎ ｏｘｉｄｅ）、又は有機ポリマー誘電体（ｏｒｇａｎｉｃ ｐｏｌｙｍｅｒｉｃ ｄｉｅｌｅｃｔｒｉｃ）を含み得る。
他の例として、内部ゲートスペーサ１３３は、シリコン硝酸塩（ＳｉＮ）、シリコン窒酸化物（ＳｉＯＮ）、シリコン（Ｓｉ）炭化硝酸塩（ＳｉＣＮ）又はシリコン炭酸硝酸塩（ＳｉＯＣＮ）を含み得る。
内部ゲートスペーサ１３３は、サブゲート構造体（Ｓ＿ＧＳ）及びソース／ドレインパターン１５０とそれぞれ接する。
内部ゲートスペーサ１３３は、第１導電型ドーピングパターン層１１５及びチャンネルパターン（ＣＰ）の間と、第３方向（Ｄ３）に隣接するチャンネルパターン（ＣＰ）の間に配置される。
内部ゲートスペーサ１３３は、低誘電率物質を含む。
低誘電率物質は、シリコン酸化物、又はシリコン酸化物より誘電定数が低い物質を含む。
例えば、低誘電率物質は、シリコン酸化物、フッ素又は炭素がドーピングされたシリコン酸化物、多孔性シリコン酸化物（ｐｏｒｏｕｓ ｓｉｌｉｃｏｎ ｏｘｉｄｅ）、又は有機ポリマー誘電体（ｏｒｇａｎｉｃ ｐｏｌｙｍｅｒｉｃ ｄｉｅｌｅｃｔｒｉｃ）を含み得る。
他の例として、内部ゲートスペーサ１３３は、シリコン硝酸塩（ＳｉＮ）、シリコン窒酸化物（ＳｉＯＮ）、シリコン（Ｓｉ）炭化硝酸塩（ＳｉＣＮ）又はシリコン炭酸硝酸塩（ＳｉＯＣＮ）を含み得る。
【0045】
再び、図１、図２Ａ、図２Ｂ、及び図２Ｃを参照すると、キャッピング層１４５は、メインゲート部分（Ｍ＿ＧＳ）及びゲートスペーサ１４０の上に配置される。
キャッピング層１４５の上部面は、層間絶縁膜１９０の上部面と同一平面に配置される。
図に示したものとは異なり、キャッピング層１４５は、ゲートスペーサ１４０の間に配置することもできる。
キャッピング層１４５は、例えば、シリコン硝酸塩（ＳｉＮ）、シリコン窒酸化物（ＳｉＯＮ）、シリコン炭化硝酸塩（ＳｉＣＮ）、シリコン炭酸硝酸塩（ＳｉＯＣＮ）、又はこれらの組み合わせを含み得る。
キャッピング層１４５は、層間絶縁膜１９０に対するエッチング選択比を有する物質を含む。
キャッピング層１４５の上部面は、層間絶縁膜１９０の上部面と同一平面に配置される。
図に示したものとは異なり、キャッピング層１４５は、ゲートスペーサ１４０の間に配置することもできる。
キャッピング層１４５は、例えば、シリコン硝酸塩（ＳｉＮ）、シリコン窒酸化物（ＳｉＯＮ）、シリコン炭化硝酸塩（ＳｉＣＮ）、シリコン炭酸硝酸塩（ＳｉＯＣＮ）、又はこれらの組み合わせを含み得る。
キャッピング層１４５は、層間絶縁膜１９０に対するエッチング選択比を有する物質を含む。
【0046】
ソース／ドレインパターン１５０は、活性パターン（ＡＰ）の上に配置される。
ソース／ドレインパターン１５０は、第３方向（Ｄ３）に延長されるソース／ドレイン凹部（１５０Ｒ）内に配置される。
ソース／ドレイン凹部（１５０Ｒ）は、後述する図７Ａ～図１１Ｂに示すように形成される。
ソース／ドレインパターン１５０は、ソース／ドレイン凹部（１５０Ｒ）を満たす。
ソース／ドレイン凹部（１５０Ｒ）の底面は、第１導電型ドーピングパターン層１１５によって定義される。
ソース／ドレイン凹部（１５０Ｒ）の側面は、半導体パターン（ＳＰ１、ＳＰ２、ＳＰ３、ＳＰ４）及びサブゲート部分（Ｓ＿ＧＳ）によって定義される。
ソース／ドレインパターン１５０は、第３方向（Ｄ３）に延長されるソース／ドレイン凹部（１５０Ｒ）内に配置される。
ソース／ドレイン凹部（１５０Ｒ）は、後述する図７Ａ～図１１Ｂに示すように形成される。
ソース／ドレインパターン１５０は、ソース／ドレイン凹部（１５０Ｒ）を満たす。
ソース／ドレイン凹部（１５０Ｒ）の底面は、第１導電型ドーピングパターン層１１５によって定義される。
ソース／ドレイン凹部（１５０Ｒ）の側面は、半導体パターン（ＳＰ１、ＳＰ２、ＳＰ３、ＳＰ４）及びサブゲート部分（Ｓ＿ＧＳ）によって定義される。
【0047】
ソース／ドレインパターン１５０は、サブゲート部分（Ｓ＿ＧＳ）の側面に配置される。
例えば、ソース／ドレインパターン１５０は、サブゲート部分（Ｓ＿ＧＳ）のサブ界面絶縁膜１３１Ｓ又は内部ゲートスペーサ１３３の側面と接触する。
ソース／ドレインパターン１５０は、第１方向（Ｄ１）に隣接するサブゲート部分（Ｓ＿ＧＳ）の間に配置される。
例えば、ソース／ドレインパターン１５０は、サブゲート部分（Ｓ＿ＧＳ）の両側に配置される。
ソース／ドレインパターン１５０は、チャンネルパターン（ＣＰ）の半導体パターン（ＳＰ１、ＳＰ２、ＳＰ３、ＳＰ４）の側面に配置される。
例えば、ソース／ドレインパターン１５０は、半導体パターン（ＳＰ１、ＳＰ２、ＳＰ３、ＳＰ４）の側面と接触する。
ソース／ドレインパターン１５０は、第１方向（Ｄ１）に隣接する半導体パターン（ＳＰ１、ＳＰ２、ＳＰ３、ＳＰ４）の間に配置される。
例えば、ソース／ドレインパターン１５０は、サブゲート部分（Ｓ＿ＧＳ）のサブ界面絶縁膜１３１Ｓ又は内部ゲートスペーサ１３３の側面と接触する。
ソース／ドレインパターン１５０は、第１方向（Ｄ１）に隣接するサブゲート部分（Ｓ＿ＧＳ）の間に配置される。
例えば、ソース／ドレインパターン１５０は、サブゲート部分（Ｓ＿ＧＳ）の両側に配置される。
ソース／ドレインパターン１５０は、チャンネルパターン（ＣＰ）の半導体パターン（ＳＰ１、ＳＰ２、ＳＰ３、ＳＰ４）の側面に配置される。
例えば、ソース／ドレインパターン１５０は、半導体パターン（ＳＰ１、ＳＰ２、ＳＰ３、ＳＰ４）の側面と接触する。
ソース／ドレインパターン１５０は、第１方向（Ｄ１）に隣接する半導体パターン（ＳＰ１、ＳＰ２、ＳＰ３、ＳＰ４）の間に配置される。
【0048】
ソース／ドレインパターン１５０の側面は、凸凹のあるウエービー（ｗａｖｙ）形状を有する。
例えば、サブゲート部分（Ｓ＿ＧＳ）と隣接するソース／ドレインパターン１５０の側面は、サブゲート部分（Ｓ＿ＧＳ）に向かって凹状の形状を有し、半導体パターン（ＳＰ１、ＳＰ２、ＳＰ３、ＳＰ４）と隣接するソース／ドレインパターン１５０の側面は、半導体パターン（ＳＰ１、ＳＰ２、ＳＰ３、ＳＰ４）に向かって凸状の形状を有する。
ソース／ドレインパターン１５０は、選択的エピタキシャル成長工程によって形成されたエピタキシャルパターンである。
ソース／ドレインパターン１５０は、一例として、シリコン（Ｓｉ）及びシリコンゲルマニウム（ＳｉＧｅ）の内の少なくとも一つを含む。
ソース／ドレインパターン１５０は、半導体パターン（ＳＰ１、ＳＰ２、ＳＰ３、ＳＰ４）をチャンネル領域で使用するトランジスタのソース／ドレインの役割を果たす。
例えば、サブゲート部分（Ｓ＿ＧＳ）と隣接するソース／ドレインパターン１５０の側面は、サブゲート部分（Ｓ＿ＧＳ）に向かって凹状の形状を有し、半導体パターン（ＳＰ１、ＳＰ２、ＳＰ３、ＳＰ４）と隣接するソース／ドレインパターン１５０の側面は、半導体パターン（ＳＰ１、ＳＰ２、ＳＰ３、ＳＰ４）に向かって凸状の形状を有する。
ソース／ドレインパターン１５０は、選択的エピタキシャル成長工程によって形成されたエピタキシャルパターンである。
ソース／ドレインパターン１５０は、一例として、シリコン（Ｓｉ）及びシリコンゲルマニウム（ＳｉＧｅ）の内の少なくとも一つを含む。
ソース／ドレインパターン１５０は、半導体パターン（ＳＰ１、ＳＰ２、ＳＰ３、ＳＰ４）をチャンネル領域で使用するトランジスタのソース／ドレインの役割を果たす。
【0049】
前述のように、ソース／ドレインパターン１５０は、第１導電型ドーピングパターン層１１５が含む第１導電型不純物でドーピングされた半導体物質とは異なる、第２導電型不純物でドーピングされた半導体物質を含む。
ソース／ドレインパターン１５０は、一例として、シリコン（Ｓｉ）及びシリコンゲルマニウム（ＳｉＧｅ）の内の少なくとも一つのような半導体物質に第２導電型不純物がドーピングされた半導体物質を含む。
一例として、ソース／ドレインパターン１５０が含む第２導電型不純物でドーピングされた半導体物質がｎ型不純物でドーピングされた半導体物質を含む場合、即ち、ソース／ドレインパターン１５０がＮＭＯＳ領域に位置する場合、第１導電型ドーピングパターン層１１５が含む第１導電型不純物でドーピングされた半導体物質は、ｐ型不純物でドーピングされた半導体物質を含む。
また、ソース／ドレインパターン１５０が含む第２導電型不純物でドーピングされた半導体物質がｐ型不純物でドーピングされた半導体物質を含む場合、即ち、ソース／ドレインパターン１５０がＰＭＯＳ領域に位置する場合、第１導電型ドーピングパターン層１１５が含む第１導電型不純物でドーピングされた半導体物質は、ｎ型不純物でドーピングされた半導体物質を含む。
ソース／ドレインパターン１５０は、一例として、シリコン（Ｓｉ）及びシリコンゲルマニウム（ＳｉＧｅ）の内の少なくとも一つのような半導体物質に第２導電型不純物がドーピングされた半導体物質を含む。
一例として、ソース／ドレインパターン１５０が含む第２導電型不純物でドーピングされた半導体物質がｎ型不純物でドーピングされた半導体物質を含む場合、即ち、ソース／ドレインパターン１５０がＮＭＯＳ領域に位置する場合、第１導電型ドーピングパターン層１１５が含む第１導電型不純物でドーピングされた半導体物質は、ｐ型不純物でドーピングされた半導体物質を含む。
また、ソース／ドレインパターン１５０が含む第２導電型不純物でドーピングされた半導体物質がｐ型不純物でドーピングされた半導体物質を含む場合、即ち、ソース／ドレインパターン１５０がＰＭＯＳ領域に位置する場合、第１導電型ドーピングパターン層１１５が含む第１導電型不純物でドーピングされた半導体物質は、ｎ型不純物でドーピングされた半導体物質を含む。
【0050】
一例として、ｎ型不純物は、リン（Ｐ）、砒素（Ａｓ）、アンチモン（Ｓｂ）、又はこれらの組み合わせを含み得る。
例えば、ｎ型不純物としてリン（Ｐ）を使用する場合、不純物ガスとしてリン（Ｐ）又はポスフィン（ＰＨ３）などを使用して、低エネルギーイオン注入法、プラズマイオン注入法、又はパルスドレーザ融削蒸着法（ｐｌｕｓｅｄ ｌａｓｅｒ ａｂｌａｔｉｏｎ ｄｅｐｏｓｉｔｉｏｎ）などを通じて半導体物質にリン（Ｐ）をドーピングする。
ｐ型不純物は、ホウ素（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）、又はこれらの組み合わせを含み得る。
例えば、ｐ型不純物としてホウ素（Ｂ）を使用する場合、不純物ガスとしてホウ素（Ｂ）、二フッ化ホウ素（ＢＦ２）、又は三フッ化ホウ素（ＢＦ３）などを使用して、低エネルギーイオン注入法、プラズマイオン注入法、又はパルスドレーザ融削蒸着法（ｐｌｕｓｅｄ ｌａｓｅｒ ａｂｌａｔｉｏｎ ｄｅｐｏｓｉｔｉｏｎ）などを通じて半導体物質にホウ素（Ｂ）をドーピングする。
例えば、ｎ型不純物としてリン（Ｐ）を使用する場合、不純物ガスとしてリン（Ｐ）又はポスフィン（ＰＨ３）などを使用して、低エネルギーイオン注入法、プラズマイオン注入法、又はパルスドレーザ融削蒸着法（ｐｌｕｓｅｄ ｌａｓｅｒ ａｂｌａｔｉｏｎ ｄｅｐｏｓｉｔｉｏｎ）などを通じて半導体物質にリン（Ｐ）をドーピングする。
ｐ型不純物は、ホウ素（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）、又はこれらの組み合わせを含み得る。
例えば、ｐ型不純物としてホウ素（Ｂ）を使用する場合、不純物ガスとしてホウ素（Ｂ）、二フッ化ホウ素（ＢＦ２）、又は三フッ化ホウ素（ＢＦ３）などを使用して、低エネルギーイオン注入法、プラズマイオン注入法、又はパルスドレーザ融削蒸着法（ｐｌｕｓｅｄ ｌａｓｅｒ ａｂｌａｔｉｏｎ ｄｅｐｏｓｉｔｉｏｎ）などを通じて半導体物質にホウ素（Ｂ）をドーピングする。
【0051】
ソース／ドレインパターン１５０は、第１ソース／ドレイン構造物１５１と第２ソース／ドレイン構造物１５２を含む。
第１ソース／ドレイン構造物１５１と第２ソース／ドレイン構造物１５２は、それぞれ後述する第１上部コンタクト電極（ＵＣＴ１）又は下部コンタクト電極（ＣＴ１）と接続する。
例えば、第１ソース／ドレイン構造物１５１は、第１上部コンタクト電極（ＵＣＴ１）と接続され、第２ソース／ドレインパターン１５２は、下部コンタクト電極（ＣＴ１）と接続される。
以下、第１上部コンタクト電極（ＵＣＴ１）と接続されているソース／ドレインパターン１５０を第１ソース／ドレイン構造物１５１と、下部コンタクト電極（ＣＴ１）と接続されているソース／ドレインパターン１５０を第２ソース／ドレイン構造物１５２と称すことにする。
第１ソース／ドレイン構造物１５１と第２ソース／ドレイン構造物１５２は、それぞれ後述する第１上部コンタクト電極（ＵＣＴ１）又は下部コンタクト電極（ＣＴ１）と接続する。
例えば、第１ソース／ドレイン構造物１５１は、第１上部コンタクト電極（ＵＣＴ１）と接続され、第２ソース／ドレインパターン１５２は、下部コンタクト電極（ＣＴ１）と接続される。
以下、第１上部コンタクト電極（ＵＣＴ１）と接続されているソース／ドレインパターン１５０を第１ソース／ドレイン構造物１５１と、下部コンタクト電極（ＣＴ１）と接続されているソース／ドレインパターン１５０を第２ソース／ドレイン構造物１５２と称すことにする。
【0052】
第１ソース／ドレイン構造物１５１と第２ソース／ドレイン構造物１５２は、ゲートパターン（ＧＳ）が延長される方向に沿って第２方向（Ｄ２）に間隔をおいて離隔して配置される。
第１ソース／ドレイン構造物１５１と第２ソース／ドレイン構造物１５２との間には、後述する層間絶縁膜１９０が配置される。
エッチング停止膜１８５は、ゲートスペーサ１４０の側面上と、ソース／ドレインパターン１５０の上面上に配置される。
エッチング停止膜１８５は、後述する層間絶縁膜１９０に対してエッチング選択比を有する物質を含む。
エッチング停止膜１８５は、例えば、シリコン硝酸塩（ＳｉＮ）、シリコン窒酸化物（ＳｉＯＮ）、シリコン炭酸硝酸塩（ＳｉＯＣＮ）、シリコンホウ素硝酸塩（ＳｉＢＮ）、シリコン酸ホウ素窒化物（ＳｉＯＢＮ）、シリコン酸炭化物（ＳｉＯＣ）、又はこれらの組み合わせを含み得る。
層間絶縁膜１９０は、エッチング停止膜１８５の上に配置される。
層間絶縁膜１９０は、ソース／ドレインパターン１５０の上に配置される。
層間絶縁膜１９０は、キャッピング層１４５の上部面を覆わない。
第１ソース／ドレイン構造物１５１と第２ソース／ドレイン構造物１５２との間には、後述する層間絶縁膜１９０が配置される。
エッチング停止膜１８５は、ゲートスペーサ１４０の側面上と、ソース／ドレインパターン１５０の上面上に配置される。
エッチング停止膜１８５は、後述する層間絶縁膜１９０に対してエッチング選択比を有する物質を含む。
エッチング停止膜１８５は、例えば、シリコン硝酸塩（ＳｉＮ）、シリコン窒酸化物（ＳｉＯＮ）、シリコン炭酸硝酸塩（ＳｉＯＣＮ）、シリコンホウ素硝酸塩（ＳｉＢＮ）、シリコン酸ホウ素窒化物（ＳｉＯＢＮ）、シリコン酸炭化物（ＳｉＯＣ）、又はこれらの組み合わせを含み得る。
層間絶縁膜１９０は、エッチング停止膜１８５の上に配置される。
層間絶縁膜１９０は、ソース／ドレインパターン１５０の上に配置される。
層間絶縁膜１９０は、キャッピング層１４５の上部面を覆わない。
【0053】
層間絶縁膜１９０は、例えば、シリコン酸化物（ＳｉＯ２）、シリコン硝酸塩（ＳｉＮ）、シリコン窒酸化物（ＳｉＯＮ）、又は低誘電率物質の内の少なくとも一つを含む。
低誘電率物質は，例えば、Ｆｌｕｏｒｉｎａｔｅｄ ＴｅｔｒａＥｔｈｙｌＯｒｔｈｏＳｉｌｉｃａｔｅ（ＦＴＥＯＳ）、Ｈｙｄｒｏｇｅｎ ＳｉｌｓｅｓＱｕｉｏｘａｎｅ（ＨＳＱ）、Ｂｉｓ－ｂｅｎｚｏＣｙｃｌｏＢｕｔｅｎｅ（ＢＣＢ）、ＴｅｔｒａＭｅｔｈｙｌＯｒｔｈｏＳｉｌｉｃａｔｅ（ＴＭＯＳ）、ＯｃｔａＭｅｔｈｙｌｅｙＣｌｏＴｅｔｒａＳｉｌｏｘａｎｅ（ＯＭＣＴＳ）、ＨｅｘａＭｅｔｈｙｌＤｉＳｉｌｏｘａｎｅ（ＨＭＤＳ）、ＴｒｉＭｅｔｈｙｌＳｉｌｙｌ Ｂｏｒａｔｅ（ＴＭＳＢ）、ＤｉＡｃｅｔｏｘｙＤｉｔｅｒｔｉａｒｙＢｕｔｏＳｉｌｏｘａｎｅ（ＤＡＤＢＳ）、ＴｒｉＭｅｔｈｙｌＳｉｌｉｌ Ｐｈｏｓｐｈａｔｅ（ＴＭＳＰ）、ＰｏｌｙＴｅｔｒａＦｌｕｏｒｏＥｔｈｙｌｅｎｅ（ＰＴＦＥ）、ＴＯＳＺ（Ｔｏｎｅｎ ＳｉｌａＺｅｎ）、ＦＳＧ（Ｆｌｕｏｒｉｄｅ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）、ｐｏｌｙｐｒｏｐｙｌｅｎｅ ｏｘｉｄｅのようなｐｏｌｙｉｍｉｄｅ ｎａｎｏｆｏａｍｓ、ＣＤＯ（Ｃａｒｂｏｎ Ｄｏｐｅｄｓｉｌｉｃｏｎ Ｏｘｉｄｅ）、ＯＳＧ（Ｏｒｇａｎｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）、ＳｉＬＫ、Ａｍｏｒｐｈｏｕｓ Ｆｌｕｏｒｉｎａｔｅｄ Ｃａｒｂｏｎ、ｓｉｌｉｃａ ａｅｒｏｇｅｌｓ、ｓｉｌｉｃａ ｘｅｒｏｇｅｌｓ、ｍｅｓｏｐｏｒｏｕｓ ｓｉｌｉｃａ、又はこれらの組み合わせを含み得るが、これに限定されるものではない。
低誘電率物質は，例えば、Ｆｌｕｏｒｉｎａｔｅｄ ＴｅｔｒａＥｔｈｙｌＯｒｔｈｏＳｉｌｉｃａｔｅ（ＦＴＥＯＳ）、Ｈｙｄｒｏｇｅｎ ＳｉｌｓｅｓＱｕｉｏｘａｎｅ（ＨＳＱ）、Ｂｉｓ－ｂｅｎｚｏＣｙｃｌｏＢｕｔｅｎｅ（ＢＣＢ）、ＴｅｔｒａＭｅｔｈｙｌＯｒｔｈｏＳｉｌｉｃａｔｅ（ＴＭＯＳ）、ＯｃｔａＭｅｔｈｙｌｅｙＣｌｏＴｅｔｒａＳｉｌｏｘａｎｅ（ＯＭＣＴＳ）、ＨｅｘａＭｅｔｈｙｌＤｉＳｉｌｏｘａｎｅ（ＨＭＤＳ）、ＴｒｉＭｅｔｈｙｌＳｉｌｙｌ Ｂｏｒａｔｅ（ＴＭＳＢ）、ＤｉＡｃｅｔｏｘｙＤｉｔｅｒｔｉａｒｙＢｕｔｏＳｉｌｏｘａｎｅ（ＤＡＤＢＳ）、ＴｒｉＭｅｔｈｙｌＳｉｌｉｌ Ｐｈｏｓｐｈａｔｅ（ＴＭＳＰ）、ＰｏｌｙＴｅｔｒａＦｌｕｏｒｏＥｔｈｙｌｅｎｅ（ＰＴＦＥ）、ＴＯＳＺ（Ｔｏｎｅｎ ＳｉｌａＺｅｎ）、ＦＳＧ（Ｆｌｕｏｒｉｄｅ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）、ｐｏｌｙｐｒｏｐｙｌｅｎｅ ｏｘｉｄｅのようなｐｏｌｙｉｍｉｄｅ ｎａｎｏｆｏａｍｓ、ＣＤＯ（Ｃａｒｂｏｎ Ｄｏｐｅｄｓｉｌｉｃｏｎ Ｏｘｉｄｅ）、ＯＳＧ（Ｏｒｇａｎｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）、ＳｉＬＫ、Ａｍｏｒｐｈｏｕｓ Ｆｌｕｏｒｉｎａｔｅｄ Ｃａｒｂｏｎ、ｓｉｌｉｃａ ａｅｒｏｇｅｌｓ、ｓｉｌｉｃａ ｘｅｒｏｇｅｌｓ、ｍｅｓｏｐｏｒｏｕｓ ｓｉｌｉｃａ、又はこれらの組み合わせを含み得るが、これに限定されるものではない。
【0054】
下部絶縁層３３０の下部面の下には下部配線構造体（ＭＬ１）が配置される。
下部配線構造体（ＭＬ１）は、例えば、ソース／ドレインパターン１５０に電圧（例えば、電源電圧など）を供給するパワー転送ネットワーク（ｐｏｗｅｒ ｄｅｌｉｖｅｒｙ ｎｅｔｗｏｒｋ）である。
下部配線構造体（ＭＬ１）は、下部配線３４０及び下部配線絶縁層３５０を含む。
下部配線３４０は、下部絶縁層３３０の下部面の上に配置される。
下部配線３４０は、金属（一例として、銅）を含む。
下部配線３４０は、下部コンタクト電極（ＣＴ１）と電気的に接続される。
これに関する説明は、後述する。
また、図１、図２Ａ、図２Ｂ、及び図２Ｃでは、下部配線３４０は、ゲートパターン（ＧＳ）が延長される方向と平行して第２方向（Ｄ２）に延長されるものとしたが、これに限定されるものではない。
例えば、下部配線３４０は、ゲートパターン（ＧＳ）が延長される方向と交差する第１方向（Ｄ１）に延長されることもできる。
下部配線構造体（ＭＬ１）は、例えば、ソース／ドレインパターン１５０に電圧（例えば、電源電圧など）を供給するパワー転送ネットワーク（ｐｏｗｅｒ ｄｅｌｉｖｅｒｙ ｎｅｔｗｏｒｋ）である。
下部配線構造体（ＭＬ１）は、下部配線３４０及び下部配線絶縁層３５０を含む。
下部配線３４０は、下部絶縁層３３０の下部面の上に配置される。
下部配線３４０は、金属（一例として、銅）を含む。
下部配線３４０は、下部コンタクト電極（ＣＴ１）と電気的に接続される。
これに関する説明は、後述する。
また、図１、図２Ａ、図２Ｂ、及び図２Ｃでは、下部配線３４０は、ゲートパターン（ＧＳ）が延長される方向と平行して第２方向（Ｄ２）に延長されるものとしたが、これに限定されるものではない。
例えば、下部配線３４０は、ゲートパターン（ＧＳ）が延長される方向と交差する第１方向（Ｄ１）に延長されることもできる。
【0055】
下部配線絶縁層３５０は、下部絶縁層３３０の下部面の下に配置される。
下部配線絶縁層３５０は、下部配線３４０を覆い、下部配線３４０は、下部配線絶縁層３５０内に配置される。
下部配線絶縁層３５０は、例えば、シリコン酸化物（ＳｉＯ２）、シリコン硝酸塩（ＳｉＮ）、シリコン窒酸化物（ＳｉＯＮ）、又は低誘電膜の内の少なくとも一つを含み得る。
下部コンタクト電極（ＣＴ１）は、ソース／ドレインパターン１５０と下部配線構造体（ＭＬ１）との間に配置される。
下部コンタクト電極（ＣＴ１）は、少なくとも一つのソース／ドレインパターン１５０と接続される。
例えば、下部コンタクト電極（ＣＴ１）は、第２ソース／ドレイン構造物１５２と接続される。
下部コンタクト電極（ＣＴ１）は、第１ソース／ドレイン構造物１５１と接続されない場合もある。
下部配線絶縁層３５０は、下部配線３４０を覆い、下部配線３４０は、下部配線絶縁層３５０内に配置される。
下部配線絶縁層３５０は、例えば、シリコン酸化物（ＳｉＯ２）、シリコン硝酸塩（ＳｉＮ）、シリコン窒酸化物（ＳｉＯＮ）、又は低誘電膜の内の少なくとも一つを含み得る。
下部コンタクト電極（ＣＴ１）は、ソース／ドレインパターン１５０と下部配線構造体（ＭＬ１）との間に配置される。
下部コンタクト電極（ＣＴ１）は、少なくとも一つのソース／ドレインパターン１５０と接続される。
例えば、下部コンタクト電極（ＣＴ１）は、第２ソース／ドレイン構造物１５２と接続される。
下部コンタクト電極（ＣＴ１）は、第１ソース／ドレイン構造物１５１と接続されない場合もある。
【0056】
以下の説明では、下部コンタクト電極（ＣＴ１）が第２ソース／ドレイン構造物１５２と接続されており、第１ソース／ドレイン構造物１５１と接続されていない場合について説明する。
但し、これに限定されるものではなく、下部コンタクト電極（ＣＴ１）は、第１ソース／ドレイン構造物１５１と接続されることもできる。
下部コンタクト電極（ＣＴ１）は、第２ソース／ドレイン構造物１５２と接続されていない場合がある。
この時、第２ソース／ドレイン構造物１５２は、第１上部コンタクト電極（ＵＣＴ１）と接続されており、第１ソース／ドレイン構造物１５１は、第１上部コンタクト電極（ＵＣＴ１）と接続されていない場合がある。
但し、これに限定されるものではなく、下部コンタクト電極（ＣＴ１）は、第１ソース／ドレイン構造物１５１と接続されることもできる。
下部コンタクト電極（ＣＴ１）は、第２ソース／ドレイン構造物１５２と接続されていない場合がある。
この時、第２ソース／ドレイン構造物１５２は、第１上部コンタクト電極（ＵＣＴ１）と接続されており、第１ソース／ドレイン構造物１５１は、第１上部コンタクト電極（ＵＣＴ１）と接続されていない場合がある。
【0057】
下部コンタクト電極（ＣＴ１）は、第２ソース／ドレイン構造物１５２と下部配線構造体（ＭＬ１）の間に配置される。
下部コンタクト電極（ＣＴ１）は、第２ソース／ドレイン構造物１５２から下部配線構造体（ＭＬ１）まで第３方向（Ｄ３）に延長される。
下部コンタクト電極（ＣＴ１）の下部面は、下部配線構造体（ＭＬ１）と接続される。
下部コンタクト電極（ＣＴ１）の上部面は、第２ソース／ドレイン構造物１５２と接続される。
下部コンタクト電極（ＣＴ１）は、下部パターン層１１０及び第１導電型ドーピングパターン層１１５を貫通する。
また、下部コンタクト電極（ＣＴ１）は、下部絶縁層３３０内に配置され、下部コンタクト電極（ＣＴ１）は、下部絶縁層３３０を貫通し、下部コンタクト電極（ＣＴ１）の上面は、第２ソース／ドレイン構造体１５２と接続され、下部コンタクト電極（ＣＴ１）の下面は、下部配線構造体（ＭＬ１）と接続される。
下部コンタクト電極（ＣＴ１）は、第２ソース／ドレイン構造物１５２から下部配線構造体（ＭＬ１）まで第３方向（Ｄ３）に延長される。
下部コンタクト電極（ＣＴ１）の下部面は、下部配線構造体（ＭＬ１）と接続される。
下部コンタクト電極（ＣＴ１）の上部面は、第２ソース／ドレイン構造物１５２と接続される。
下部コンタクト電極（ＣＴ１）は、下部パターン層１１０及び第１導電型ドーピングパターン層１１５を貫通する。
また、下部コンタクト電極（ＣＴ１）は、下部絶縁層３３０内に配置され、下部コンタクト電極（ＣＴ１）は、下部絶縁層３３０を貫通し、下部コンタクト電極（ＣＴ１）の上面は、第２ソース／ドレイン構造体１５２と接続され、下部コンタクト電極（ＣＴ１）の下面は、下部配線構造体（ＭＬ１）と接続される。
【0058】
下部コンタクト電極（ＣＴ１）を介して第２ソース／ドレイン構造物１５２と下部配線構造体（ＭＬ１）が互いに電気的に接続される。
即ち、下部コンタクト電極（ＣＴ１）を介して下部配線構造体（ＭＬ１）から第２ソース／ドレイン構造物１５２に電圧（例えば、電源電圧など）が印加される。
下部コンタクト電極（ＣＴ１）は、導電パターン２３０及び導電パターン２３０を囲むバリアパターン２４０を含む。
導電パターン２３０は、例えば、金属、金属合金、導電性金属硝酸塩、導電性金属炭化物、導電性金属酸化物、導電性金属炭質貨物、及び２次元物質（Ｔｗｏ－ｄｉｍｅｎｓｉｏｎａｌ（２Ｄ） ｍａｔｅｒｉａｌ）の内の少なくとも一つを含み得る。
即ち、下部コンタクト電極（ＣＴ１）を介して下部配線構造体（ＭＬ１）から第２ソース／ドレイン構造物１５２に電圧（例えば、電源電圧など）が印加される。
下部コンタクト電極（ＣＴ１）は、導電パターン２３０及び導電パターン２３０を囲むバリアパターン２４０を含む。
導電パターン２３０は、例えば、金属、金属合金、導電性金属硝酸塩、導電性金属炭化物、導電性金属酸化物、導電性金属炭質貨物、及び２次元物質（Ｔｗｏ－ｄｉｍｅｎｓｉｏｎａｌ（２Ｄ） ｍａｔｅｒｉａｌ）の内の少なくとも一つを含み得る。
【0059】
バリアパターン２４０は、導電パターン２３０の側壁及び下部面を覆う。
バリアパターン２４０は、金属、金属合金、導電性金属硝酸塩を含み得る。
上記金属は、チタン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、及び白金（Ｐｔ）の内の少なくとも一つを含み得る。
上記導電性金属硝酸塩は、窒化チタン（ＴｉＮ）、タンタル硝酸塩（ＴａＮ）、タングステン硝酸塩（ＷＮ）、ニッケル硝酸塩（ＮｉＮ）、コバルト硝酸塩（ＣｏＮ）、及び白金硝酸塩（ＰｔＮ）の内の少なくとも一つを含み得る。
下部コンタクト電極（ＣＴ１）は、導電パターン２３０及びバリアパターン２４０を含む二重膜であるものとして示したが、説明の便宜のためのものであり、これに限定されるものではない。
バリアパターン２４０は、金属、金属合金、導電性金属硝酸塩を含み得る。
上記金属は、チタン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、及び白金（Ｐｔ）の内の少なくとも一つを含み得る。
上記導電性金属硝酸塩は、窒化チタン（ＴｉＮ）、タンタル硝酸塩（ＴａＮ）、タングステン硝酸塩（ＷＮ）、ニッケル硝酸塩（ＮｉＮ）、コバルト硝酸塩（ＣｏＮ）、及び白金硝酸塩（ＰｔＮ）の内の少なくとも一つを含み得る。
下部コンタクト電極（ＣＴ１）は、導電パターン２３０及びバリアパターン２４０を含む二重膜であるものとして示したが、説明の便宜のためのものであり、これに限定されるものではない。
【0060】
図に示していないが、いくつかの実施形態に係る半導体素子１０の第２ソース／ドレイン構造物１５２と下部コンタクト電極（ＣＴ１）との間には、金属シリサイド膜がさらに配置することができる。
例えば、金属シリサイド膜は、第２ソース／ドレイン構造物１５２と接する下部コンタクト電極（ＣＴ１）の界面に沿って配置される。
金属シリサイド膜は、金属シリサイドを含む。
層間絶縁層１９０の上面上には、上部配線構造体（ＭＬ２）が配置される。
上部配線構造体（ＭＬ２）は、例えば、ゲートパターン（ＧＳ）又はソース／ドレインパターン１５０に電圧（例えば、電源電圧など）を供給するパワー転送ネットワーク（ｐｏｗｅｒ ｄｅｌｉｖｅｒｙ ｎｅｔｗｏｒｋ）であり得る。
上部配線構造体（ＭＬ２）は、上部配線３２０及び上部配線絶縁層３１０を含む。
例えば、金属シリサイド膜は、第２ソース／ドレイン構造物１５２と接する下部コンタクト電極（ＣＴ１）の界面に沿って配置される。
金属シリサイド膜は、金属シリサイドを含む。
層間絶縁層１９０の上面上には、上部配線構造体（ＭＬ２）が配置される。
上部配線構造体（ＭＬ２）は、例えば、ゲートパターン（ＧＳ）又はソース／ドレインパターン１５０に電圧（例えば、電源電圧など）を供給するパワー転送ネットワーク（ｐｏｗｅｒ ｄｅｌｉｖｅｒｙ ｎｅｔｗｏｒｋ）であり得る。
上部配線構造体（ＭＬ２）は、上部配線３２０及び上部配線絶縁層３１０を含む。
【0061】
上部配線３２０は、層間絶縁層１９０の上面上に配置される。
上部配線３２０は、金属（一例として、銅）を含む。
上部配線３２０は、後述する第１又は第２上部コンタクト電極（ＵＣＴ１、ＵＣＴ２）と電気的に接続される。
図１、図２Ａ、図２Ｂ、及び図２Ｃでは、上部配線３２０が後述する第１上部コンタクト電極（ＵＣＴ１）と接続し、後述する第２上部コンタクト電極（ＵＣＴ２）とは接続していないものとして示したが、これに限定されるものではない。
例えば、上部配線３２０は、第２上部コンタクト電極（ＵＣＴ２）と接続され、第１上部コンタクト電極（ＵＣＴ１）とは接続されない場合もある。
又は、上部配線３２０は、第１上部コンタクト電極（ＵＣＴ１）及び第２上部コンタクト電極（ＵＣＴ２）とそれぞれ接続されることもできる。
また、図１、図２Ａ、図２Ｂ、及び図２Ｃでは、上部配線３２０が、ゲートパターン（ＧＳ）が延長される方向と平行して第２方向（Ｄ２）に延長されるものとしたが、これに限定されるものではない。
例えば、上部配線３２０は、ゲートパターン（ＧＳ）が延長される方向と交差する第１方向（Ｄ１）に延長されることもできる。
上部配線３２０は、金属（一例として、銅）を含む。
上部配線３２０は、後述する第１又は第２上部コンタクト電極（ＵＣＴ１、ＵＣＴ２）と電気的に接続される。
図１、図２Ａ、図２Ｂ、及び図２Ｃでは、上部配線３２０が後述する第１上部コンタクト電極（ＵＣＴ１）と接続し、後述する第２上部コンタクト電極（ＵＣＴ２）とは接続していないものとして示したが、これに限定されるものではない。
例えば、上部配線３２０は、第２上部コンタクト電極（ＵＣＴ２）と接続され、第１上部コンタクト電極（ＵＣＴ１）とは接続されない場合もある。
又は、上部配線３２０は、第１上部コンタクト電極（ＵＣＴ１）及び第２上部コンタクト電極（ＵＣＴ２）とそれぞれ接続されることもできる。
また、図１、図２Ａ、図２Ｂ、及び図２Ｃでは、上部配線３２０が、ゲートパターン（ＧＳ）が延長される方向と平行して第２方向（Ｄ２）に延長されるものとしたが、これに限定されるものではない。
例えば、上部配線３２０は、ゲートパターン（ＧＳ）が延長される方向と交差する第１方向（Ｄ１）に延長されることもできる。
【0062】
上部配線絶縁層３１０は、層間絶縁層１９０の上面上に配置される。
上部配線絶縁層３１０は、上部配線構造体（ＭＬ２）を覆う。
即ち、上部配線絶縁層３１０は、上部配線３２０を覆い、上部配線３２０は、上部配線絶縁層３１０内に配置される。
上部配線絶縁層３１０は、例えば、シリコン酸化物（ＳｉＯ２）、シリコン硝酸塩（ＳｉＮ）、シリコン窒酸化物（ＳｉＯＮ）、又は低誘電膜の内の少なくとも一つを含み得る。
上部配線絶縁層３１０は、上部配線構造体（ＭＬ２）を覆う。
即ち、上部配線絶縁層３１０は、上部配線３２０を覆い、上部配線３２０は、上部配線絶縁層３１０内に配置される。
上部配線絶縁層３１０は、例えば、シリコン酸化物（ＳｉＯ２）、シリコン硝酸塩（ＳｉＮ）、シリコン窒酸化物（ＳｉＯＮ）、又は低誘電膜の内の少なくとも一つを含み得る。
【0063】
第１上部コンタクト電極（ＵＣＴ１）は、ソース／ドレインパターン１５０と上部配線構造体（ＭＬ２）との間に配置される。
第１上部コンタクト電極（ＵＣＴ１）は、少なくとも一つのソース／ドレインパターン１５０と接続される。
例えば、第１上部コンタクト電極（ＵＣＴ１）は、第１ソース／ドレインパターン１５１と接続される。
第１上部コンタクト電極（ＵＣＴ１）は、第２ソース／ドレイン構造物１５２と接続されていない場合がある。
以下の説明では、第１上部コンタクト電極（ＵＣＴ１）が第１ソース／ドレイン構造物１５１と接続されており、第２ソース／ドレイン構造物１５２と接続されていない場合について説明する。
第１上部コンタクト電極（ＵＣＴ１）は、少なくとも一つのソース／ドレインパターン１５０と接続される。
例えば、第１上部コンタクト電極（ＵＣＴ１）は、第１ソース／ドレインパターン１５１と接続される。
第１上部コンタクト電極（ＵＣＴ１）は、第２ソース／ドレイン構造物１５２と接続されていない場合がある。
以下の説明では、第１上部コンタクト電極（ＵＣＴ１）が第１ソース／ドレイン構造物１５１と接続されており、第２ソース／ドレイン構造物１５２と接続されていない場合について説明する。
【0064】
第１上部コンタクト電極（ＵＣＴ１）は、メインゲート構造体（Ｍ＿ＧＳ）の一側に配置される。
第１上部コンタクト電極（ＵＣＴ１）は、ソース／ドレインパターン１５０の上に配置される。
例えば、第１上部コンタクト電極（ＵＣＴ１）は、第１ソース／ドレイン構造物１５１の上に配置される。
第１上部コンタクト電極（ＵＣＴ１）は、第２ソース／ドレイン構造物１５２の上に配置することができない場合がある。
第１上部コンタクト電極（ＵＣＴ１）は、少なくとも一つの層間絶縁層１９０を貫通する。
例えば、第１上部コンタクト電極（ＵＣＴ１）は、第１ソース／ドレイン構造物１５１上部の層間絶縁層１９０を貫通し、第１ソース／ドレイン構造物１５１に接続される。
第１上部コンタクト電極（ＵＣＴ１）は、第２ソース／ドレイン構造物１５２上部の層間絶縁層１９０を貫通しない。
即ち、第１上部コンタクト電極（ＵＣＴ１）は、第２ソース／ドレイン構造物１５２に接続されない場合がある。
第１上部コンタクト電極（ＵＣＴ１）は、ソース／ドレインパターン１５０の上に配置される。
例えば、第１上部コンタクト電極（ＵＣＴ１）は、第１ソース／ドレイン構造物１５１の上に配置される。
第１上部コンタクト電極（ＵＣＴ１）は、第２ソース／ドレイン構造物１５２の上に配置することができない場合がある。
第１上部コンタクト電極（ＵＣＴ１）は、少なくとも一つの層間絶縁層１９０を貫通する。
例えば、第１上部コンタクト電極（ＵＣＴ１）は、第１ソース／ドレイン構造物１５１上部の層間絶縁層１９０を貫通し、第１ソース／ドレイン構造物１５１に接続される。
第１上部コンタクト電極（ＵＣＴ１）は、第２ソース／ドレイン構造物１５２上部の層間絶縁層１９０を貫通しない。
即ち、第１上部コンタクト電極（ＵＣＴ１）は、第２ソース／ドレイン構造物１５２に接続されない場合がある。
【0065】
第１上部コンタクト電極（ＵＣＴ１）の下部面は、例えば、チャンネルパターン（ＣＰ）の内の最上部に位置する第４半導体パターン（ＳＰ４）の上部面と類似するレベルに配置される。
但し、これに限定されるものではなく、第１上部コンタクト電極（ＵＣＴ１）の下部面は、チャンネルパターン（ＣＰ）の内の最上部に位置する第４半導体パターン（ＳＰ４）の下部面より高くても低くてもよい。
又は、第１上部コンタクト電極（ＵＣＴ１）の下部面は、チャンネルパターン（ＣＰ）の内の最下部に位置する第１半導体パターン（ＳＰ１）の下面と最上部に位置する第４半導体パターン（ＳＰ４）の下面との間に配置することもできる。
但し、これに限定されるものではなく、第１上部コンタクト電極（ＵＣＴ１）の下部面は、チャンネルパターン（ＣＰ）の内の最上部に位置する第４半導体パターン（ＳＰ４）の下部面より高くても低くてもよい。
又は、第１上部コンタクト電極（ＵＣＴ１）の下部面は、チャンネルパターン（ＣＰ）の内の最下部に位置する第１半導体パターン（ＳＰ１）の下面と最上部に位置する第４半導体パターン（ＳＰ４）の下面との間に配置することもできる。
【0066】
第１上部コンタクト電極（ＵＣＴ１）は、導電パターン２１０及び導電パターン２１０を囲むバリアパターン２２０を含む。
導電パターン２１０は、例えば、金属、金属合金、導電性金属硝酸塩、導電性金属炭化物、導電性金属酸化物、導電性金属炭質貨物、及び２次元物質（Ｔｗｏ－ｄｉｍｅｎｓｉｏｎａｌ（２Ｄ） ｍａｔｅｒｉａｌ）の内の少なくとも一つを含み得る。
バリアパターン２２０は、導電パターン２１０の側壁及び下部面を覆う。
バリアパターン２２０は、金属、金属合金、導電性金属硝酸塩を含み得る。
上記金属は、チタン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、及び白金（Ｐｔ）の内の少なくとも一つを含み得る。
上記導電性金属硝酸塩は、窒化チタン（ＴｉＮ）、タンタル硝酸塩（ＴａＮ）、タングステン硝酸塩（ＷＮ）、ニッケル硝酸塩（ＮｉＮ）、コバルト硝酸塩（ＣｏＮ）、及び白金硝酸塩（ＰｔＮ）の内の少なくとも一つを含み得る。
第１上部コンタクト電極（ＵＣＴ１）は、導電パターン２１０及びバリアパターン２２０を含む二重膜であるものとして示したが、説明の便宜のためのものであり、これに限定されるものではない。
導電パターン２１０は、例えば、金属、金属合金、導電性金属硝酸塩、導電性金属炭化物、導電性金属酸化物、導電性金属炭質貨物、及び２次元物質（Ｔｗｏ－ｄｉｍｅｎｓｉｏｎａｌ（２Ｄ） ｍａｔｅｒｉａｌ）の内の少なくとも一つを含み得る。
バリアパターン２２０は、導電パターン２１０の側壁及び下部面を覆う。
バリアパターン２２０は、金属、金属合金、導電性金属硝酸塩を含み得る。
上記金属は、チタン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、及び白金（Ｐｔ）の内の少なくとも一つを含み得る。
上記導電性金属硝酸塩は、窒化チタン（ＴｉＮ）、タンタル硝酸塩（ＴａＮ）、タングステン硝酸塩（ＷＮ）、ニッケル硝酸塩（ＮｉＮ）、コバルト硝酸塩（ＣｏＮ）、及び白金硝酸塩（ＰｔＮ）の内の少なくとも一つを含み得る。
第１上部コンタクト電極（ＵＣＴ１）は、導電パターン２１０及びバリアパターン２２０を含む二重膜であるものとして示したが、説明の便宜のためのものであり、これに限定されるものではない。
【0067】
ソース／ドレインパターン１５０と第１上部コンタクト電極（ＵＣＴ１）との間には、さらに金属シリサイド膜（図示せず）が配置される。
金属シリサイド膜は、金属シリサイドを含む。
図１、図２Ａ、図２Ｂ、及び図２Ｃでは、第１上部コンタクト電極（ＵＣＴ１）が第１ソース／ドレイン構造物１５１の上に配置され、第２ソース／ドレイン構造物１５２の上に配置されないように示したが、これに限定されるものではない。
例えば、第１上部コンタクト電極（ＵＣＴ１）は、第１ソース／ドレイン構造物１５１及び第２ソース／ドレイン構造物１５２の上にそれぞれ配置され得る。
第１上部コンタクト電極（ＵＣＴ１）は、第１ソース／ドレイン構造物１５１及び第２ソース／ドレイン構造物１５２とそれぞれ接続される。
この時、第２ソース／ドレイン構造物１５２と接続されている第１上部コンタクト電極（ＵＣＴ１）は、電気的な信号が印加されないダミーコンタクト電極であり得る。
金属シリサイド膜は、金属シリサイドを含む。
図１、図２Ａ、図２Ｂ、及び図２Ｃでは、第１上部コンタクト電極（ＵＣＴ１）が第１ソース／ドレイン構造物１５１の上に配置され、第２ソース／ドレイン構造物１５２の上に配置されないように示したが、これに限定されるものではない。
例えば、第１上部コンタクト電極（ＵＣＴ１）は、第１ソース／ドレイン構造物１５１及び第２ソース／ドレイン構造物１５２の上にそれぞれ配置され得る。
第１上部コンタクト電極（ＵＣＴ１）は、第１ソース／ドレイン構造物１５１及び第２ソース／ドレイン構造物１５２とそれぞれ接続される。
この時、第２ソース／ドレイン構造物１５２と接続されている第１上部コンタクト電極（ＵＣＴ１）は、電気的な信号が印加されないダミーコンタクト電極であり得る。
【0068】
第２上部コンタクト電極（ＵＣＴ２）は、ゲートパターン（ＧＳ）と上部配線構造体（ＭＬ２）との間に配置される。
第２上部コンタクト電極（ＵＣＴ２）は、少なくとも一つのゲートパターン（ＧＳ）と接続される。
第２上部コンタクト電極（ＵＣＴ２）は、第１上部コンタクト電極（ＵＣＴ１）の一側に配置される。
第２上部コンタクト電極（ＵＣＴ２）は、メインゲート構造体（Ｍ＿ＧＳ）の上に配置される。
第２上部コンタクト電極（ＵＣＴ２）は、少なくとも一つのキャッピング層１４５を貫通する。
例えば、第２上部コンタクト電極（ＵＣＴ２）は、少なくとも一つのメインゲート構造
体（Ｍ＿ＧＳ）上部のキャッピング層１４５を貫通し、メインゲート構造体（Ｍ＿ＧＳ）に接続される。
第２上部コンタクト電極（ＵＣＴ２）は、少なくとも一つのゲートパターン（ＧＳ）と接続される。
第２上部コンタクト電極（ＵＣＴ２）は、第１上部コンタクト電極（ＵＣＴ１）の一側に配置される。
第２上部コンタクト電極（ＵＣＴ２）は、メインゲート構造体（Ｍ＿ＧＳ）の上に配置される。
第２上部コンタクト電極（ＵＣＴ２）は、少なくとも一つのキャッピング層１４５を貫通する。
例えば、第２上部コンタクト電極（ＵＣＴ２）は、少なくとも一つのメインゲート構造
体（Ｍ＿ＧＳ）上部のキャッピング層１４５を貫通し、メインゲート構造体（Ｍ＿ＧＳ）に接続される。
【0069】
第２上部コンタクト電極（ＵＣＴ２）は、ソース／ドレインパターン１５０上部の層間絶縁層１９０を貫通しない。
即ち、第２上部コンタクト電極（ＵＣＴ２）は、ソース／ドレインパターン１５０に接続されない。
第２上部コンタクト電極（ＵＣＴ２）の下部面は、例えば、メインゲート構造体（Ｍ＿ＧＳ）の上部面と類似するレベルに配置される。
但し、これに限定されるものではなく、第２上部コンタクト電極（ＵＣＴ２）の下部面は、メインゲート構造体（Ｍ＿ＧＳ）の下部面と上部面との間に配置することもできる。
第２上部コンタクト電極（ＵＣＴ２）は、導電パターン２５０及び導電パターン２５０を囲むバリアパターン２６０を含む。
即ち、第２上部コンタクト電極（ＵＣＴ２）は、ソース／ドレインパターン１５０に接続されない。
第２上部コンタクト電極（ＵＣＴ２）の下部面は、例えば、メインゲート構造体（Ｍ＿ＧＳ）の上部面と類似するレベルに配置される。
但し、これに限定されるものではなく、第２上部コンタクト電極（ＵＣＴ２）の下部面は、メインゲート構造体（Ｍ＿ＧＳ）の下部面と上部面との間に配置することもできる。
第２上部コンタクト電極（ＵＣＴ２）は、導電パターン２５０及び導電パターン２５０を囲むバリアパターン２６０を含む。
【0070】
導電パターン２５０は、例えば、金属、金属合金、導電性金属硝酸塩、導電性金属炭化物、導電性金属酸化物、導電性金属炭質貨物、及び２次元物質（Ｔｗｏ－ｄｉｍｅｎｓｉｏｎａｌ（２Ｄ） ｍａｔｅｒｉａｌ）の内の少なくとも一つを含み得る。
バリアパターン２６０は、導電パターン２５０の側壁及び下部面を覆う。
バリアパターン２６０は、金属、金属合金、導電性金属硝酸塩を含み得る。
上記金属は、チタン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、及び白金（Ｐｔ）の内の少なくとも一つを含み得る。
上記導電性金属硝酸塩は、窒化チタン（ＴｉＮ）、タンタル硝酸塩（ＴａＮ）、タングステン硝酸塩（ＷＮ）、ニッケル硝酸塩（ＮｉＮ）、コバルト硝酸塩（ＣｏＮ）、及び白金硝酸塩（ＰｔＮ）の内の少なくとも一つを含み得る。
バリアパターン２６０は、導電パターン２５０の側壁及び下部面を覆う。
バリアパターン２６０は、金属、金属合金、導電性金属硝酸塩を含み得る。
上記金属は、チタン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、及び白金（Ｐｔ）の内の少なくとも一つを含み得る。
上記導電性金属硝酸塩は、窒化チタン（ＴｉＮ）、タンタル硝酸塩（ＴａＮ）、タングステン硝酸塩（ＷＮ）、ニッケル硝酸塩（ＮｉＮ）、コバルト硝酸塩（ＣｏＮ）、及び白金硝酸塩（ＰｔＮ）の内の少なくとも一つを含み得る。
【0071】
第２上部コンタクト電極（ＵＣＴ２）は、導電パターン２５０及びバリアパターン２６０を含む二重膜であるものとして示したが、説明の便宜のためのものであり、これに限定されるものではない。
メインゲート構造体（Ｍ＿ＧＳ）と第２上部コンタクト電極（ＵＣＴ２）との間には、さらに金属シリサイド膜（図示せず）が配置され得る
金属シリサイド膜は、金属シリサイドを含む。
メインゲート構造体（Ｍ＿ＧＳ）と第２上部コンタクト電極（ＵＣＴ２）との間には、さらに金属シリサイド膜（図示せず）が配置され得る
金属シリサイド膜は、金属シリサイドを含む。
【0072】
以下、図４Ａ及び図４Ｂを参照して、本発明の他の実施形態に係る半導体素子１０について説明する。
図４Ａ及び図４Ｂは、本発明の他の実施形態に係る半導体素子１０を示し、図２Ａ及び図２Ｂに対応する断面図である。
図４Ａ及び図４Ｂに示した実施形態は、図２Ａ及び図２Ｂに示された実施形態と同じ部分が該当するので、これに関する説明は省略し、差異点を中心に説明する。
図４Ａ及び図４Ｂは、本発明の他の実施形態に係る半導体素子１０を示し、図２Ａ及び図２Ｂに対応する断面図である。
図４Ａ及び図４Ｂに示した実施形態は、図２Ａ及び図２Ｂに示された実施形態と同じ部分が該当するので、これに関する説明は省略し、差異点を中心に説明する。
【0073】
図２Ａ及び図２Ｂでは、下部絶縁層３３０の上に下部パターン層１１０が配置され、下部パターン層１１０の上に第１導電型ドーピングパターン層１１５が配置されるものとして示している。
図４Ａ及び図４Ｂでは、下部絶縁層３３０の上に第１導電型ドーピングパターン層１１５が配置され、下部パターン層１１０は含まないものとして示している。
後述する図２６Ａ及び図２６Ｂに示すように、本発明の一実施形態に係る半導体素子１０の製造方法において、ＢＳＰＤＮ（ｂａｃｋｓｉｄｅ ｐｏｗｅｒ Ｄｉｓｔｒｉｂｕｔｉｏｎ ｎｅｔｗｏｒｋ）構造適用時、下部パターン層１１０をエッチング停止膜（ｗｅｔ ｓｔｏｐｐｅｒ）として使用して基板１００を全て除去した後、選択的に下部パターン層１１０も除去する。
これにより、製造された半導体素子１０は、下部絶縁層３３０と第１導電型ドーピングパターン層１１５との間に下部パターン層１１０を含まない。
この時、下部コンタクト電極（ＣＴ１）は、第１導電型ドーピングパターン層１１５を貫通し、第２ソース／ドレイン構造物１５２に接続される。
図４Ａ及び図４Ｂでは、下部絶縁層３３０の上に第１導電型ドーピングパターン層１１５が配置され、下部パターン層１１０は含まないものとして示している。
後述する図２６Ａ及び図２６Ｂに示すように、本発明の一実施形態に係る半導体素子１０の製造方法において、ＢＳＰＤＮ（ｂａｃｋｓｉｄｅ ｐｏｗｅｒ Ｄｉｓｔｒｉｂｕｔｉｏｎ ｎｅｔｗｏｒｋ）構造適用時、下部パターン層１１０をエッチング停止膜（ｗｅｔ ｓｔｏｐｐｅｒ）として使用して基板１００を全て除去した後、選択的に下部パターン層１１０も除去する。
これにより、製造された半導体素子１０は、下部絶縁層３３０と第１導電型ドーピングパターン層１１５との間に下部パターン層１１０を含まない。
この時、下部コンタクト電極（ＣＴ１）は、第１導電型ドーピングパターン層１１５を貫通し、第２ソース／ドレイン構造物１５２に接続される。
【0074】
以下、図５Ａ～図２９Ｂを参照して、本発明の実施形態に係る半導体素子１０の製造方法について説明する。
図１２Ａ～図１４Ｂは、本発明の他の実施形態に係る半導体素子１０の製造方法を説明するための中間段階を示す断面図であり、図１５～図１９は、本発明の他の実施形態に係る半導体素子の製造方法を説明するための中間段階を示す断面図であり、図２９Ａ及び図２９Ｂは、本発明の他の実施形態に係る半導体素子の製造方法を説明するための中間段階を示す断面図である。
図１２Ａ～図１４Ｂは、本発明の他の実施形態に係る半導体素子１０の製造方法を説明するための中間段階を示す断面図であり、図１５～図１９は、本発明の他の実施形態に係る半導体素子の製造方法を説明するための中間段階を示す断面図であり、図２９Ａ及び図２９Ｂは、本発明の他の実施形態に係る半導体素子の製造方法を説明するための中間段階を示す断面図である。
【0075】
図５Ａ及び図５Ｂに示すように、基板１００上に予備下部パターン層１１０Ｐを形成する。
基板１００は、バルクシリコン又はＳＯＩ（ｓｉｌｉｃｏｎ ｏｎ ｉｎｓｕｌａｔｏｒ）を含む。
これとは異なり、基板１００は、シリコン基板を含むこともでき、又は他の物質、例えば、シリコンゲルマニウム（ＳｉＧｅ）、ＳＧＯＩ（ｓｉｌｉｃｏｎ ｇｅｒｍａｎｉｕｍ ｏｎ ｉｎｓｕｌａｔｏｒ）、アンチモン化インジウム、鉛テルル化合物、インジウム砒素、インジウムリン化物、ガリウム砒素、又はアンチモン化ガリウムを含むこともできる。
予備下部パターン層１１０Ｐは、基板１００とエッチング選択比を有する第１半導体物質を含む。
一例として、第１半導体物質は、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、又はこれらの組み合わせと、炭素（Ｃ）を含み、例えば、第１半導体物質は、ゲルマニウム（Ｇｅ）０ａｔ％～３１．５ａｔ％、炭素（Ｃ）０ａｔ％超過２ａｔ％以下、及び残りの含有量のシリコン（Ｓｉ）を含む。
又は、炭素（Ｃ）は、０．１ａｔ％～１ａｔ％を含む。
基板１００は、バルクシリコン又はＳＯＩ（ｓｉｌｉｃｏｎ ｏｎ ｉｎｓｕｌａｔｏｒ）を含む。
これとは異なり、基板１００は、シリコン基板を含むこともでき、又は他の物質、例えば、シリコンゲルマニウム（ＳｉＧｅ）、ＳＧＯＩ（ｓｉｌｉｃｏｎ ｇｅｒｍａｎｉｕｍ ｏｎ ｉｎｓｕｌａｔｏｒ）、アンチモン化インジウム、鉛テルル化合物、インジウム砒素、インジウムリン化物、ガリウム砒素、又はアンチモン化ガリウムを含むこともできる。
予備下部パターン層１１０Ｐは、基板１００とエッチング選択比を有する第１半導体物質を含む。
一例として、第１半導体物質は、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、又はこれらの組み合わせと、炭素（Ｃ）を含み、例えば、第１半導体物質は、ゲルマニウム（Ｇｅ）０ａｔ％～３１．５ａｔ％、炭素（Ｃ）０ａｔ％超過２ａｔ％以下、及び残りの含有量のシリコン（Ｓｉ）を含む。
又は、炭素（Ｃ）は、０．１ａｔ％～１ａｔ％を含む。
【0076】
続いて、予備下部パターン層１１０Ｐの上に予備犠牲下部パターン（ＵＢＰ＿Ｐ）及び上部パターン（Ｕ＿ＡＰ）を形成する。
予備犠牲下部パターン（ＵＢＰ＿Ｐ）は、予備下部パターン層１１０Ｐの上に配置し、上部パターン（Ｕ＿ＡＰ）は、予備犠牲下部パターン（ＵＢＰ＿Ｐ）の上に配置する。
上部パターン（Ｕ＿ＡＰ）は、基板１００上に交互に積層された犠牲層（ＳＣ＿Ｌ）と半導体層（ＡＣＴ＿Ｌ）を含む。
例えば、予備犠牲下部パターン（ＵＢＰ＿Ｐ）は、シリコン（Ｓｉ）を含み、犠牲層（ＳＣ＿Ｌ）は、シリコンゲルマニウム（ＳｉＧｅ）を含み、半導体層（ＡＣＴ＿Ｌ）は、シリコン（Ｓｉ）を含む。
予備犠牲下部パターン（ＵＢＰ＿Ｐ）は、予備下部パターン層１１０Ｐの上に配置し、上部パターン（Ｕ＿ＡＰ）は、予備犠牲下部パターン（ＵＢＰ＿Ｐ）の上に配置する。
上部パターン（Ｕ＿ＡＰ）は、基板１００上に交互に積層された犠牲層（ＳＣ＿Ｌ）と半導体層（ＡＣＴ＿Ｌ）を含む。
例えば、予備犠牲下部パターン（ＵＢＰ＿Ｐ）は、シリコン（Ｓｉ）を含み、犠牲層（ＳＣ＿Ｌ）は、シリコンゲルマニウム（ＳｉＧｅ）を含み、半導体層（ＡＣＴ＿Ｌ）は、シリコン（Ｓｉ）を含む。
【0077】
図６Ａ及び図６Ｂに示すように、基板１００上に犠牲活性パターン（ＡＰ＿Ｐ）を形成する。
基板１００は、犠牲活性パターン（ＡＰ＿Ｐ）を定義するトレンチを有し、トレンチ内にはフィールド絶縁膜１０５を配置する。
犠牲活性パターン（ＡＰ＿Ｐ）は、シート（ｓｈｅｅｔ）又はフィン（ｆｉｎ）形状を有する。
犠牲活性パターン（ＡＰ＿Ｐ）は、第１方向（Ｄ１）に沿って延長され、第２方向（Ｄ２）に沿って互いに離隔するように配置される。
犠牲活性パターン（ＡＰ＿Ｐ）は、基板１００の一部をエッチングして形成されたものであってもよいし、基板１００から成長したエピ層（ｅｐｉｔａｘｉａｌ ｌａｙｅｒ）をエッチングして形成されたこものであってもよい。
基板１００は、犠牲活性パターン（ＡＰ＿Ｐ）を定義するトレンチを有し、トレンチ内にはフィールド絶縁膜１０５を配置する。
犠牲活性パターン（ＡＰ＿Ｐ）は、シート（ｓｈｅｅｔ）又はフィン（ｆｉｎ）形状を有する。
犠牲活性パターン（ＡＰ＿Ｐ）は、第１方向（Ｄ１）に沿って延長され、第２方向（Ｄ２）に沿って互いに離隔するように配置される。
犠牲活性パターン（ＡＰ＿Ｐ）は、基板１００の一部をエッチングして形成されたものであってもよいし、基板１００から成長したエピ層（ｅｐｉｔａｘｉａｌ ｌａｙｅｒ）をエッチングして形成されたこものであってもよい。
【0078】
フィールド絶縁膜１０５を基板１００上に配置する。
フィールド絶縁膜１０５は、トレンチ内を満たすように配置される。
一例として、フィールド絶縁膜１０５は、犠牲活性パターン（ＡＰ＿Ｐ）の側壁の上に配置される。
フィールド絶縁膜１０５は、犠牲活性パターン（ＡＰ＿Ｐ）の上面上に配置されることはない。
フィールド絶縁膜１０５は、犠牲活性パターン（ＡＰ＿Ｐ）の側面を全体的に覆う。
又は、フィールド絶縁膜１０５は、犠牲活性パターン（ＡＰ＿Ｐ）の側壁の一部を覆うこともできる。
このような場合、犠牲活性パターン（ＡＰ＿Ｐ）の一部は、フィールド絶縁膜１０５の上部面より第３方向（Ｄ３）に突出する。
フィールド絶縁膜１０５は、絶縁物質を含み、例えば、酸化物、硝酸塩、窒酸化物、又はこれらの組み合わせを含み得る。
フィールド絶縁膜１０５は、単一膜であるものとして示したが、説明の便宜のためのものであり、これに限定されるものではない。
犠牲活性パターン（ＡＰ＿Ｐ）の形成と共に、予備下部パターン層１１０Ｐ及び予備犠牲下部パターン（ＵＢＰ＿Ｐ）から下部パターン層１１０及び犠牲下部パターン（ＵＢＰ）を形成する。
フィールド絶縁膜１０５は、トレンチ内を満たすように配置される。
一例として、フィールド絶縁膜１０５は、犠牲活性パターン（ＡＰ＿Ｐ）の側壁の上に配置される。
フィールド絶縁膜１０５は、犠牲活性パターン（ＡＰ＿Ｐ）の上面上に配置されることはない。
フィールド絶縁膜１０５は、犠牲活性パターン（ＡＰ＿Ｐ）の側面を全体的に覆う。
又は、フィールド絶縁膜１０５は、犠牲活性パターン（ＡＰ＿Ｐ）の側壁の一部を覆うこともできる。
このような場合、犠牲活性パターン（ＡＰ＿Ｐ）の一部は、フィールド絶縁膜１０５の上部面より第３方向（Ｄ３）に突出する。
フィールド絶縁膜１０５は、絶縁物質を含み、例えば、酸化物、硝酸塩、窒酸化物、又はこれらの組み合わせを含み得る。
フィールド絶縁膜１０５は、単一膜であるものとして示したが、説明の便宜のためのものであり、これに限定されるものではない。
犠牲活性パターン（ＡＰ＿Ｐ）の形成と共に、予備下部パターン層１１０Ｐ及び予備犠牲下部パターン（ＵＢＰ＿Ｐ）から下部パターン層１１０及び犠牲下部パターン（ＵＢＰ）を形成する。
【0079】
続いて、上部パターン（Ｕ＿ＡＰ）の上に、予備ゲート絶縁膜１３０Ｐ、予備メインゲート電極１２０ＭＰ、及び予備キャッピング層（１２０＿ＨＭ）を形成する。
予備ゲート絶縁膜１３０Ｐは、犠牲活性パターン（ＡＰ＿Ｐ）及び上部パターン（Ｕ＿ＡＰ）の第２方向（Ｄ２）両側面にも配置する。
予備ゲート絶縁膜１３０Ｐは、例えば、シリコン酸化物を含み得るが、これに限定されるものではない。
予備メインゲート電極１２０ＭＰは、例えば、ポリシリコンを含み得るが、これに限定されるものではない。
予備キャッピング層（１２０＿ＨＭ）は、例えば、シリコン硝酸塩を含み得るが、これに限定されるものではない。
予備ゲート絶縁膜１３０Ｐは、犠牲活性パターン（ＡＰ＿Ｐ）及び上部パターン（Ｕ＿ＡＰ）の第２方向（Ｄ２）両側面にも配置する。
予備ゲート絶縁膜１３０Ｐは、例えば、シリコン酸化物を含み得るが、これに限定されるものではない。
予備メインゲート電極１２０ＭＰは、例えば、ポリシリコンを含み得るが、これに限定されるものではない。
予備キャッピング層（１２０＿ＨＭ）は、例えば、シリコン硝酸塩を含み得るが、これに限定されるものではない。
【0080】
予備メインゲート電極１２０ＭＰの両側面の上に、予備ゲートスペーサ１４０ｐを形成する。
予備ゲートスペーサ１４０ｐは、犠牲活性パターン（ＡＰ＿Ｐ）及び上部パターン（Ｕ＿ＡＰ）の第２方向（Ｄ２）両側面にも配置される。
また、予備ゲート絶縁膜１３０Ｐが犠牲活性パターン（ＡＰ＿Ｐ）及び上部パターン（Ｕ＿ＡＰ）の第２方向（Ｄ２）両側面にも配置される場合、予備ゲートスペーサ１４０ｐは、予備ゲート絶縁膜１３０Ｐの表面上に配置される。
犠牲活性パターン（ＡＰ＿Ｐ）及び上部パターン（Ｕ＿ＡＰ）の第２方向（Ｄ２）両側面に位置する予備ゲートスペーサ１４０ｐは、第２スペーサ１４１となる。
予備ゲートスペーサ１４０ｐは、犠牲活性パターン（ＡＰ＿Ｐ）及び上部パターン（Ｕ＿ＡＰ）の第２方向（Ｄ２）両側面にも配置される。
また、予備ゲート絶縁膜１３０Ｐが犠牲活性パターン（ＡＰ＿Ｐ）及び上部パターン（Ｕ＿ＡＰ）の第２方向（Ｄ２）両側面にも配置される場合、予備ゲートスペーサ１４０ｐは、予備ゲート絶縁膜１３０Ｐの表面上に配置される。
犠牲活性パターン（ＡＰ＿Ｐ）及び上部パターン（Ｕ＿ＡＰ）の第２方向（Ｄ２）両側面に位置する予備ゲートスペーサ１４０ｐは、第２スペーサ１４１となる。
【0081】
図７Ａ及び図７Ｂに示すように、予備キャッピング層（１２０＿ＨＭ）及び予備ゲートスペーサ１４０Ｐをマスクとして利用し、上部パターン（Ｕ＿ＡＰ）の少なくとも一部をエッチングしてソース／ドレイン凹部（１５０Ｒ）を形成する。
ソース／ドレイン凹部（１５０Ｒ）の一部は、犠牲活性パターン（ＡＰ＿Ｐ）内に形成する。
ソース／ドレイン凹部（１５０Ｒ）が形成されることにより、半導体層（ＡＣＴ＿Ｌ）が分離され、半導体パターン（ＳＰ１、ＳＰ２、ＳＰ３、ＳＰ４）が形成され、ソース／ドレイン凹部（１５０Ｒ）の間に半導体パターン（ＳＰ１、ＳＰ２、ＳＰ３、ＳＰ４）が配置される。
半導体パターン（ＳＰ１、ＳＰ２、ＳＰ３、ＳＰ４）と犠牲層（ＳＣ＿Ｌ）は、第３方向（Ｄ３）で交互に積層する。
ソース／ドレイン凹部（１５０Ｒ）の一部は、犠牲活性パターン（ＡＰ＿Ｐ）内に形成する。
ソース／ドレイン凹部（１５０Ｒ）が形成されることにより、半導体層（ＡＣＴ＿Ｌ）が分離され、半導体パターン（ＳＰ１、ＳＰ２、ＳＰ３、ＳＰ４）が形成され、ソース／ドレイン凹部（１５０Ｒ）の間に半導体パターン（ＳＰ１、ＳＰ２、ＳＰ３、ＳＰ４）が配置される。
半導体パターン（ＳＰ１、ＳＰ２、ＳＰ３、ＳＰ４）と犠牲層（ＳＣ＿Ｌ）は、第３方向（Ｄ３）で交互に積層する。
【0082】
また、ソース／ドレイン凹部（１５０Ｒ）形成時に、ソース／ドレイン凹部（１５０Ｒ）側面に位置する予備ゲート絶縁膜１３０Ｐも共に除去され、犠牲活性パターン（ＡＰ＿Ｐ）側面に残っている予備ゲート絶縁膜１３０Ｐは、第１スペーサ１３０になる。
また、ソース／ドレイン凹部（１５０Ｒ）形成時に、一部第２スペーサ１４１もエッチングする。
これにより、第２スペーサ１４１は、ソース／ドレインパターン１５０の側面を全部覆うが、これに限定されるものではなく、第２スペーサ１４１は、ソース／ドレインパターン１５０の側面を一部だけ覆うこともできる。
即ち、第２スペーサ１４１の第３方向（Ｄ３）の上端の高さは、ソース／ドレインパターン１５０の第３方向（Ｄ３）の上端の高さと同じであってもよく、ソース／ドレインパターン１５０の第３方向（Ｄ３）の上端の高さより低くてもよい。
また、ソース／ドレイン凹部（１５０Ｒ）形成時に、一部第２スペーサ１４１もエッチングする。
これにより、第２スペーサ１４１は、ソース／ドレインパターン１５０の側面を全部覆うが、これに限定されるものではなく、第２スペーサ１４１は、ソース／ドレインパターン１５０の側面を一部だけ覆うこともできる。
即ち、第２スペーサ１４１の第３方向（Ｄ３）の上端の高さは、ソース／ドレインパターン１５０の第３方向（Ｄ３）の上端の高さと同じであってもよく、ソース／ドレインパターン１５０の第３方向（Ｄ３）の上端の高さより低くてもよい。
【0083】
図８Ａ及び図８Ｂに示すように、半導体パターン（ＳＰ１、ＳＰ２、ＳＰ３、ＳＰ４）、犠牲層（ＳＣ＿Ｌ）、及び予備ゲートスペーサ１４０Ｐの側面に第３スペーサ１４２を形成する。
まず、予備キャッピング層（１２０＿ＨＭ）、半導体パターン（ＳＰ１、ＳＰ２、ＳＰ３、ＳＰ４）、犠牲層（ＳＣ＿Ｌ）、予備ゲートスペーサ１４０Ｐ、フィールド絶縁膜１０５、及び犠牲下部パターン（ＵＢＰ）の上に予備第３スペーサを形成し、エッチング工程を通して予備第３スペーサの上部面を除去して第３スペーサ１４２を形成する。
第３スペーサ１４２は、ソース／ドレイン凹部（１５０Ｒ）内で半導体パターン（ＳＰ１、ＳＰ２、ＳＰ３、ＳＰ４）及び犠牲層（ＳＣ＿Ｌ）の側面を覆い、犠牲下部パターン（ＵＢＰ）の上部面は覆わない。
第３スペーサ１４２は、予備ゲートスペーサ１４０Ｐの側面を覆い、予備キャッピング層（１２０＿ＨＭ）の上部面は覆わない。
第３スペーサ１４２は、シリコン硝酸塩を含む。
但し、これに限定されるものではなく、第３スペーサ１４２の物質は、様々に変更することができる。
例えば、第３スペーサ１４２は、ＳｉＯＣＮなどで構成することができる。
まず、予備キャッピング層（１２０＿ＨＭ）、半導体パターン（ＳＰ１、ＳＰ２、ＳＰ３、ＳＰ４）、犠牲層（ＳＣ＿Ｌ）、予備ゲートスペーサ１４０Ｐ、フィールド絶縁膜１０５、及び犠牲下部パターン（ＵＢＰ）の上に予備第３スペーサを形成し、エッチング工程を通して予備第３スペーサの上部面を除去して第３スペーサ１４２を形成する。
第３スペーサ１４２は、ソース／ドレイン凹部（１５０Ｒ）内で半導体パターン（ＳＰ１、ＳＰ２、ＳＰ３、ＳＰ４）及び犠牲層（ＳＣ＿Ｌ）の側面を覆い、犠牲下部パターン（ＵＢＰ）の上部面は覆わない。
第３スペーサ１４２は、予備ゲートスペーサ１４０Ｐの側面を覆い、予備キャッピング層（１２０＿ＨＭ）の上部面は覆わない。
第３スペーサ１４２は、シリコン硝酸塩を含む。
但し、これに限定されるものではなく、第３スペーサ１４２の物質は、様々に変更することができる。
例えば、第３スペーサ１４２は、ＳｉＯＣＮなどで構成することができる。
【0084】
図９Ａ及び図９Ｂに示すように、ソース／ドレイン凹部（１５０Ｒ）下部及び半導体パターン（ＳＰ１、ＳＰ２、ＳＰ３、ＳＰ４）下部に位置する犠牲下部パターン（ＵＢＰ）を選択的に除去する。
この時、第３スペーサ１４２によって半導体パターン（ＳＰ１、ＳＰ２、ＳＰ３、ＳＰ４）、犠牲層（ＳＣ＿Ｌ）、及び予備ゲートスペーサ１４０Ｐは除去されないで、犠牲下部パターン（ＵＢＰ）を選択的に除去する。
また、犠牲下部パターン（ＵＢＰ）除去時、下部パターン層１１０が犠牲下部パターン（ＵＢＰ）及び基板１００とエッチング選択比を有する第１半導体物質を含むため、下部パターン層１１０がエッチング停止膜（ｗｅｔ ｓｔｏｐｐｅｒ）として作用して基板１００がエッチングされるのを防ぐ。
一例として、湿式エッチング工程を利用して犠牲下部パターン（ＵＢＰ）を除去する。
この時、下部パターン層１１０が含む第１半導体物質は除去されず、犠牲下部パターン（ＵＢＰ）が含む第２半導体物質が選択的に除去されるようにエッチング液を選択して使用する。
この時、第３スペーサ１４２によって半導体パターン（ＳＰ１、ＳＰ２、ＳＰ３、ＳＰ４）、犠牲層（ＳＣ＿Ｌ）、及び予備ゲートスペーサ１４０Ｐは除去されないで、犠牲下部パターン（ＵＢＰ）を選択的に除去する。
また、犠牲下部パターン（ＵＢＰ）除去時、下部パターン層１１０が犠牲下部パターン（ＵＢＰ）及び基板１００とエッチング選択比を有する第１半導体物質を含むため、下部パターン層１１０がエッチング停止膜（ｗｅｔ ｓｔｏｐｐｅｒ）として作用して基板１００がエッチングされるのを防ぐ。
一例として、湿式エッチング工程を利用して犠牲下部パターン（ＵＢＰ）を除去する。
この時、下部パターン層１１０が含む第１半導体物質は除去されず、犠牲下部パターン（ＵＢＰ）が含む第２半導体物質が選択的に除去されるようにエッチング液を選択して使用する。
【0085】
即ち、下部パターン層１１０の除去に使用されるエッチング液は、下部パターン層１１０の第１半導体物質に比べて犠牲下部パターン（ＵＢＰ）の第２半導体物質に対して相対的に高いエッチング率を有する。
例えば、下部パターン層１１０の第１半導体物質は、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、及び炭素（Ｃ）を含み得（ＳｉＧｅ：Ｃ）、犠牲下部パターン（ＵＢＰ）の第２半導体物質は、シリコン（Ｓｉ）を含み得る。
この時、ＳｉＧｅ：Ｃに対するエッチング率よりＳｉに対するエッチング率が高いエッチング液を使用してエッチング工程を進めることにより、犠牲下部パターン（ＵＢＰ）を選択的にエッチングする。
従って、下部パターン層１１０と、その下部の基板１００は除去されず、犠牲下部パターン（ＵＢＰ）を選択的に除去することができる。
犠牲下部パターン（ＵＢＰ）が位置した領域に空白空間（ＳＳ）が形成する。
一方、犠牲下部パターン（ＵＢＰ）を選択的に除去する工程において、予備ゲート絶縁膜１３０Ｐが一部又は全部除去する。
この場合、予備ゲート絶縁膜１３０Ｐが除去された部分にデント（ｄｅｎｔ）が形成され、デントの少なくとも一部がソース／ドレインパターン１５０によって満たされて、下部パターン層１１０の第２方向（Ｄ２）両側面にもソース／ドレインパターン１５０が配置される。
例えば、下部パターン層１１０の第１半導体物質は、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、及び炭素（Ｃ）を含み得（ＳｉＧｅ：Ｃ）、犠牲下部パターン（ＵＢＰ）の第２半導体物質は、シリコン（Ｓｉ）を含み得る。
この時、ＳｉＧｅ：Ｃに対するエッチング率よりＳｉに対するエッチング率が高いエッチング液を使用してエッチング工程を進めることにより、犠牲下部パターン（ＵＢＰ）を選択的にエッチングする。
従って、下部パターン層１１０と、その下部の基板１００は除去されず、犠牲下部パターン（ＵＢＰ）を選択的に除去することができる。
犠牲下部パターン（ＵＢＰ）が位置した領域に空白空間（ＳＳ）が形成する。
一方、犠牲下部パターン（ＵＢＰ）を選択的に除去する工程において、予備ゲート絶縁膜１３０Ｐが一部又は全部除去する。
この場合、予備ゲート絶縁膜１３０Ｐが除去された部分にデント（ｄｅｎｔ）が形成され、デントの少なくとも一部がソース／ドレインパターン１５０によって満たされて、下部パターン層１１０の第２方向（Ｄ２）両側面にもソース／ドレインパターン１５０が配置される。
【0086】
図１０Ａ及び図１０Ｂに示すように、第３スペーサ１４２を、エッチング工程を利用して除去する。
第３スペーサ１４２を除去することにより、ソース／ドレイン凹部（１５０Ｒ）内で半導体パターン（ＳＰ１、ＳＰ２、ＳＰ３、ＳＰ４）及び犠牲層（ＳＣ＿Ｌ）の側面が露出する。
また、予備ゲートスペーサ１４０Ｐの側面を覆っていた第３スペーサ１４２も除去される。
第３スペーサ１４２を除去することにより、ソース／ドレイン凹部（１５０Ｒ）内で半導体パターン（ＳＰ１、ＳＰ２、ＳＰ３、ＳＰ４）及び犠牲層（ＳＣ＿Ｌ）の側面が露出する。
また、予備ゲートスペーサ１４０Ｐの側面を覆っていた第３スペーサ１４２も除去される。
【0087】
図１１Ａ及び図１１Ｂに示すように、第１導電型ドーピングパターン層１１５とソース／ドレインパターン１５０を一つの工程で順次形成する。
第１導電型ドーピングパターン層１１５とソース／ドレインパターン１５０は、エピタキシャル成長法を利用して形成する。
下部パターン層１１０の上部面とソース／ドレイン凹部（１５０Ｒ）の内壁がシード（ｓｅｅｄ）に用いられる。
ソース／ドレイン凹部（１５０Ｒ）の内壁は、半導体パターン（ＳＰ１、ＳＰ２、ＳＰ３、ＳＰ４）、犠牲層（ＳＣ＿Ｌ）の側面、及び下部パターン層１１０の上部面で構成される。
犠牲下部パターン（ＵＢＰ）が位置した領域に形成された空白空間（ＳＳ）に、第１導電型ドーピングパターン層１１５を形成し、ソース／ドレイン凹部（１５０Ｒ）内にソース／ドレインパターン１５０を形成する。
この時、ウェハーの面方向による成長速度（ｇｒｏｗｔｈ ｒａｔｅ）を調節して、第１導電型ドーピングパターン層１１５が先に形成され、続いてソース／ドレインパターン１５０が形成されるようにする。
第１導電型ドーピングパターン層１１５とソース／ドレインパターン１５０は、エピタキシャル成長法を利用して形成する。
下部パターン層１１０の上部面とソース／ドレイン凹部（１５０Ｒ）の内壁がシード（ｓｅｅｄ）に用いられる。
ソース／ドレイン凹部（１５０Ｒ）の内壁は、半導体パターン（ＳＰ１、ＳＰ２、ＳＰ３、ＳＰ４）、犠牲層（ＳＣ＿Ｌ）の側面、及び下部パターン層１１０の上部面で構成される。
犠牲下部パターン（ＵＢＰ）が位置した領域に形成された空白空間（ＳＳ）に、第１導電型ドーピングパターン層１１５を形成し、ソース／ドレイン凹部（１５０Ｒ）内にソース／ドレインパターン１５０を形成する。
この時、ウェハーの面方向による成長速度（ｇｒｏｗｔｈ ｒａｔｅ）を調節して、第１導電型ドーピングパターン層１１５が先に形成され、続いてソース／ドレインパターン１５０が形成されるようにする。
【0088】
例えば、ウェハーの１００面の成長速度が１１０面の成長速度より高い条件では、第３方向（Ｄ３）にエピ層が成長することにより、犠牲下部パターン（ＵＢＰ）が位置した領域に形成された空白空間（ＳＳ）に第１導電型ドーピングパターン層１１５が成長し、ウェハーの１１０面の成長速度が１００面の成長速度より高い条件では、第１方向（Ｄ１）にエピ層が成長することにより、ソース／ドレイン凹部（１５０Ｒ）内にソース／ドレインパターン１５０が成長する。
前述のように、第１導電型ドーピングパターン層１１５は、第１導電型不純物でドーピングされた半導体物質を含み、ソース／ドレインパターン１５０は、第１導電型不純物と異なる第２導電型不純物でドーピングされた半導体物質を含む。
一例として、ソース／ドレインパターン１５０がｎ型不純物でドーピングされた半導体物質を含む場合、第１導電型ドーピングパターン層１１５はｐ型不純物でドーピングされた半導体物質を含む。
前述のように、第１導電型ドーピングパターン層１１５は、第１導電型不純物でドーピングされた半導体物質を含み、ソース／ドレインパターン１５０は、第１導電型不純物と異なる第２導電型不純物でドーピングされた半導体物質を含む。
一例として、ソース／ドレインパターン１５０がｎ型不純物でドーピングされた半導体物質を含む場合、第１導電型ドーピングパターン層１１５はｐ型不純物でドーピングされた半導体物質を含む。
【0089】
また、ソース／ドレインパターン１５０がｐ型不純物でドーピングされた半導体物質を含む場合、第１導電型ドーピングパターン層１１５ｎ型不純物でドーピングされた半導体物質を含む。
ソース／ドレインパターン１５０がｎ型不純物でドーピングされた半導体物質を含み、第１導電型ドーピングパターン層１１５がｐ型不純物でドーピングされた半導体物質を含む場合を例に挙げて説明すると、エピタキシャル成長初期には、１００面の成長速度が優勢な条件で不純物ガスとしてホウ素（Ｂ）を使用し、エピタキシャル成長後には、１１０面の成長速度が優勢な条件で不純物ガスとしてリン（Ｐ）を使用する。
一方、第１導電型ドーピングパターン層１１５とソース／ドレインパターン１５０を一つの工程で順次形成するのではなく、図１２Ａ～図１４Ｂに示すように、第１導電型ドーピングパターン層１１５を形成した後、次の工程でソース／ドレインパターン１５０を形成する。
ソース／ドレインパターン１５０がｎ型不純物でドーピングされた半導体物質を含み、第１導電型ドーピングパターン層１１５がｐ型不純物でドーピングされた半導体物質を含む場合を例に挙げて説明すると、エピタキシャル成長初期には、１００面の成長速度が優勢な条件で不純物ガスとしてホウ素（Ｂ）を使用し、エピタキシャル成長後には、１１０面の成長速度が優勢な条件で不純物ガスとしてリン（Ｐ）を使用する。
一方、第１導電型ドーピングパターン層１１５とソース／ドレインパターン１５０を一つの工程で順次形成するのではなく、図１２Ａ～図１４Ｂに示すように、第１導電型ドーピングパターン層１１５を形成した後、次の工程でソース／ドレインパターン１５０を形成する。
【0090】
この場合、第３スペーサ１４２を除去することなく、第３スペーサ１４２が存在する状態で第１導電型ドーピングパターン層１１５を形成する。
一例として、ソース／ドレインパターン１５０がｎ型不純物でドーピングされた半導体物質を含み、第１導電型ドーピングパターン層１１５がｐ型不純物でドーピングされた半導体物質を含むことを例に挙げて説明すると、第１導電型ドーピングパターン層１１５の形成は、１００面の成長速度が優勢な条件で不純物ガスとしてホウ素（Ｂ）を使用してエピタキシャル成長させて行うことができる。
一例として、ソース／ドレインパターン１５０がｎ型不純物でドーピングされた半導体物質を含み、第１導電型ドーピングパターン層１１５がｐ型不純物でドーピングされた半導体物質を含むことを例に挙げて説明すると、第１導電型ドーピングパターン層１１５の形成は、１００面の成長速度が優勢な条件で不純物ガスとしてホウ素（Ｂ）を使用してエピタキシャル成長させて行うことができる。
【0091】
続いて、図１４Ａ及び図１４Ｂに示すように、第３スペーサ１４２を、エッチング工程を利用して除去し、ソース／ドレイン凹部（１５０Ｒ）内にソース／ドレインパターン１５０を形成する。
この時、ソース／ドレイン凹部（１５０Ｒ）内の底面は、第１導電型ドーピングパターン層１１５の上部面である。
一例として、ソース／ドレインパターン１５０がｎ型不純物でドーピングされた半導体物質を含み、第１導電型ドーピングパターン層１１５がｐ型不純物でドーピングされた半導体物質を含むことを例に挙げて説明すると、ソース／ドレインパターン１５０の形成は、１１０面の成長速度が優勢な条件で不純物ガスとしてリン（Ｐ）を使用してエピタキシャル成長させて行う。
この時、ソース／ドレイン凹部（１５０Ｒ）内の底面は、第１導電型ドーピングパターン層１１５の上部面である。
一例として、ソース／ドレインパターン１５０がｎ型不純物でドーピングされた半導体物質を含み、第１導電型ドーピングパターン層１１５がｐ型不純物でドーピングされた半導体物質を含むことを例に挙げて説明すると、ソース／ドレインパターン１５０の形成は、１１０面の成長速度が優勢な条件で不純物ガスとしてリン（Ｐ）を使用してエピタキシャル成長させて行う。
【0092】
一方、図１５に示すように、ソース／ドレイン凹部（１５０Ｒ）を形成した後、犠牲層（ＳＣ＿Ｌ）に対するインデント（ｉｎｄｅｎｔ）工程を進める。
インデント（ｉｎｄｅｎｔ）工程では、湿式エッチング又は乾式エッチング方法を利用して犠牲層（ＳＣ＿Ｌ）をエッチングすることにより、犠牲層（ＳＣ＿Ｌ）の第１方向（Ｄ１）の長さをさらに短くしてインデント１５５を形成する。
これにより、犠牲層（ＳＣ＿Ｌ）がソース／ドレイン凹部（１５０Ｒ）と接する面がソース／ドレイン凹部（１５０Ｒ）を向かって凹み形状を持つようになる。
一例として、湿式エッチング方法を利用する場合、例えば、アンモニア水などのエッチング液を使用する。
インデント（ｉｎｄｅｎｔ）工程では、湿式エッチング又は乾式エッチング方法を利用して犠牲層（ＳＣ＿Ｌ）をエッチングすることにより、犠牲層（ＳＣ＿Ｌ）の第１方向（Ｄ１）の長さをさらに短くしてインデント１５５を形成する。
これにより、犠牲層（ＳＣ＿Ｌ）がソース／ドレイン凹部（１５０Ｒ）と接する面がソース／ドレイン凹部（１５０Ｒ）を向かって凹み形状を持つようになる。
一例として、湿式エッチング方法を利用する場合、例えば、アンモニア水などのエッチング液を使用する。
【0093】
続いて、図１６～図１９に示すように、半導体パターン（ＳＰ１、ＳＰ２、ＳＰ３、ＳＰ４）、犠牲層（ＳＣ＿Ｌ）、及び予備ゲートスペーサ１４０Ｐの側面に第３スペーサ１４２を形成し、ソース／ドレイン凹部（１５０Ｒ）の下の犠牲下部パターン（ＵＢＰ）を選択的に除去した後、第３スペーサ１４２を、エッチング工程を利用して除去する。
但し、第３スペーサ１４２を除去しても、インデント１５５内部の第３スペーサ１４２は残り、内部ゲートスペーサ１３３が形成される。
続いて、第１導電型ドーピングパターン層１１５とソース／ドレインパターン１５０を形成すると、図３に示すように、内部ゲートスペーサ１３３は、犠牲層（ＳＣ＿Ｌ）とソース／ドレインパターン１５０の間に配置される。
但し、第３スペーサ１４２を除去しても、インデント１５５内部の第３スペーサ１４２は残り、内部ゲートスペーサ１３３が形成される。
続いて、第１導電型ドーピングパターン層１１５とソース／ドレインパターン１５０を形成すると、図３に示すように、内部ゲートスペーサ１３３は、犠牲層（ＳＣ＿Ｌ）とソース／ドレインパターン１５０の間に配置される。
【0094】
また、後述する図２１及び図２２に示すように、犠牲層（ＳＣ＿Ｌ）を除去し、犠牲層（ＳＣ＿Ｌ）が位置した領域にサブゲート構造体（Ｓ＿ＧＳ）を形成すると、内部ゲートスペーサ１３３は、サブゲート構造体ら（Ｓ＿ＧＳ）とソース／ドレインパターン１５０の間に位置することになる。
内部ゲートスペーサ１３３は、低誘電率物質を含む。
低誘電率物質は、シリコン酸化物、又はシリコン酸化物より誘電定数が低い物質を含む。
例えば、低誘電率物質は、シリコン酸化物、フッ素又は炭素がドーピングされたシリコン酸化物、多孔性シリコン酸化物（ｐｏｒｏｕｓ ｓｉｌｉｃｏｎ ｏｘｉｄｅ）、又は有機ポリマー誘電体（ｏｒｇａｎｉｃ ｐｏｌｙｍｅｒｉｃ ｄｉｅｌｅｃｔｒｉｃ）を含み得る。
他の例として、内部ゲートスペーサ１３３は、シリコン硝酸塩、シリコン炭酸貨物、シリコン炭酸硝酸塩、シリコン酸硝酸塩の内の少なくとも一つを含み得る。
内部ゲートスペーサ１３３は、低誘電率物質を含む。
低誘電率物質は、シリコン酸化物、又はシリコン酸化物より誘電定数が低い物質を含む。
例えば、低誘電率物質は、シリコン酸化物、フッ素又は炭素がドーピングされたシリコン酸化物、多孔性シリコン酸化物（ｐｏｒｏｕｓ ｓｉｌｉｃｏｎ ｏｘｉｄｅ）、又は有機ポリマー誘電体（ｏｒｇａｎｉｃ ｐｏｌｙｍｅｒｉｃ ｄｉｅｌｅｃｔｒｉｃ）を含み得る。
他の例として、内部ゲートスペーサ１３３は、シリコン硝酸塩、シリコン炭酸貨物、シリコン炭酸硝酸塩、シリコン酸硝酸塩の内の少なくとも一つを含み得る。
【0095】
続いて、図２０Ａ及び図２０Ｂに示すように、ソース／ドレインパターン１５０の上にエッチング停止膜１８５及び層間絶縁膜１９０を順次形成する。
続いて、層間絶縁膜１９０の一部と、エッチング停止膜１８５の一部と、予備キャッピング層１２０＿ＨＭ）を除去し、予備メインゲート電極１２０ＭＰの上部面を露出させる。
予備メインゲート電極１２０ＭＰの上部面が露出する間、ゲートスペーサ１４０を形成する。
続いて、層間絶縁膜１９０の一部と、エッチング停止膜１８５の一部と、予備キャッピング層１２０＿ＨＭ）を除去し、予備メインゲート電極１２０ＭＰの上部面を露出させる。
予備メインゲート電極１２０ＭＰの上部面が露出する間、ゲートスペーサ１４０を形成する。
【0096】
図２１に示すように、上部パターン構造体（Ｕ＿ＡＰ）の上に位置する予備ゲート絶縁膜１３０Ｐ、予備メインゲート電極１２０ＭＰを除去し、ゲートスペーサ１４０の間の上部パターン構造体（Ｕ＿ＡＰ）を露出させる。
続いて、半導体パターン（ＳＰ１、ＳＰ２、ＳＰ３、ＳＰ４）の間と第１半導体パターン（ＳＰ１）の下にゲートトレンチ１２０ｔを形成する。
続いて、半導体パターン（ＳＰ１、ＳＰ２、ＳＰ３、ＳＰ４）の間と第１半導体パターン（ＳＰ１）の下にゲートトレンチ１２０ｔを形成する。
【0097】
図２２に示すように、ゲートトレンチ１２０ｔ内にサブ界面絶縁膜１３１Ｓ、サブゲート絶縁膜１３２Ｓ、サブゲート電極１２０ｓを順次形成する。
また、界面絶縁膜１３１Ｍ、メインゲート絶縁膜１３２Ｍ、メインゲート電極１２０Ｍ、及びキャッピング層１４５を順次形成する。
また、界面絶縁膜１３１Ｍ、メインゲート絶縁膜１３２Ｍ、メインゲート電極１２０Ｍ、及びキャッピング層１４５を順次形成する。
【0098】
図２３Ａ及び図２３Ｂに示すように、層間絶縁層１９０内に第１上部コンタクト電極（ＵＣＴ１）を形成する。
まず、層間絶縁層１９０を貫通してソース／ドレインパターン１５０を露出させるコンタクトホールを形成する。
例えば、層間絶縁層１９０を貫通し、第１ソース／ドレイン構造物１５１を露出させるコンタクトホールを形成する。
第２ソース／ドレイン構造物１５２を露出させるコンタクトホールは形成しないが、これに限定されるものではない。
続いて、コンタクトホールを満たし、第１ソース／ドレイン構造物１５１と電気的に接続する第１上部コンタクト電極（ＵＣＴ１）を形成する。
例えば、コンタクトホール内にバリアパターン２２０及び導電パターン２１０を順次形成する。
これにより、第１上部コンタクト電極（ＵＣＴ１）は、層間絶縁層１９１を貫通し、第１ソース／ドレイン構造物１５１に電気的に接続される。
まず、層間絶縁層１９０を貫通してソース／ドレインパターン１５０を露出させるコンタクトホールを形成する。
例えば、層間絶縁層１９０を貫通し、第１ソース／ドレイン構造物１５１を露出させるコンタクトホールを形成する。
第２ソース／ドレイン構造物１５２を露出させるコンタクトホールは形成しないが、これに限定されるものではない。
続いて、コンタクトホールを満たし、第１ソース／ドレイン構造物１５１と電気的に接続する第１上部コンタクト電極（ＵＣＴ１）を形成する。
例えば、コンタクトホール内にバリアパターン２２０及び導電パターン２１０を順次形成する。
これにより、第１上部コンタクト電極（ＵＣＴ１）は、層間絶縁層１９１を貫通し、第１ソース／ドレイン構造物１５１に電気的に接続される。
【0099】
また、キャッピング層１４５内に第２上部コンタクト電極（ＵＣＴ２）を形成する。
まず、キャッピング層１４５を貫通し、メインゲート構造体（Ｍ＿ＧＳ）を露出させるコンタクトホールを形成する。
例えば、キャッピング層１４５を貫通し、メインゲート構造体（Ｍ＿ＧＳ）を露出させるコンタクトホールを形成する。
続いて、コンタクトホールを満たし、メインゲート構造体（Ｍ＿ＧＳ）と電気的に接続する第２上部コンタクト電極（ＵＣＴ２）を形成する。
例えば、コンタクトホール内にバリアパターン２５０及び導電パターン２６０を順次形成する。
これにより、第２上部コンタクト電極（ＵＣＴ２）は、キャッピング層１４５を貫通し、メインゲート構造体（Ｍ＿ＧＳ）に電気的に接続される。
まず、キャッピング層１４５を貫通し、メインゲート構造体（Ｍ＿ＧＳ）を露出させるコンタクトホールを形成する。
例えば、キャッピング層１４５を貫通し、メインゲート構造体（Ｍ＿ＧＳ）を露出させるコンタクトホールを形成する。
続いて、コンタクトホールを満たし、メインゲート構造体（Ｍ＿ＧＳ）と電気的に接続する第２上部コンタクト電極（ＵＣＴ２）を形成する。
例えば、コンタクトホール内にバリアパターン２５０及び導電パターン２６０を順次形成する。
これにより、第２上部コンタクト電極（ＵＣＴ２）は、キャッピング層１４５を貫通し、メインゲート構造体（Ｍ＿ＧＳ）に電気的に接続される。
【0100】
図２４Ａ及び図２４Ｂに示すように、層間絶縁層１９０とキャッピング層１４５の上部面に第１上部コンタクト電極（ＵＣＴ１）と電気的に接続する上部配線構造体（ＭＬ２）を形成する。
但し、これに限定されるものではなく、上部配線構造体（ＭＬ２）は、第２上部コンタクト電極（ＵＣＴ１）とも電気的に接続することもできる。
上部配線構造体（ＭＬ２）は、第１上部配線３２０及び第１上部配線３２０を覆う上部配線絶縁層３１０を含み得る。
但し、これに限定されるものではなく、上部配線構造体（ＭＬ２）は、第２上部コンタクト電極（ＵＣＴ１）とも電気的に接続することもできる。
上部配線構造体（ＭＬ２）は、第１上部配線３２０及び第１上部配線３２０を覆う上部配線絶縁層３１０を含み得る。
【0101】
図２５Ａ及び図２５Ｂに示すように、本発明の一実施形態に係る半導体素子１０を回転させる。
一例として、回転した半導体素子１０は、キャリア基板（図示せず）の上に配置される。
この時、半導体素子１０の上部面がキャリア基板と向き合うように配置させた後、キャリア基板に付着する。
即ち、半導体素子１０の上面上に位置する上部配線構造体（ＭＬ２）がキャリア基板上に付着される。
上部配線構造体（ＭＬ２）とキャリア基板の間には接着部材（図示せず）が配置される。
一例として、回転した半導体素子１０は、キャリア基板（図示せず）の上に配置される。
この時、半導体素子１０の上部面がキャリア基板と向き合うように配置させた後、キャリア基板に付着する。
即ち、半導体素子１０の上面上に位置する上部配線構造体（ＭＬ２）がキャリア基板上に付着される。
上部配線構造体（ＭＬ２）とキャリア基板の間には接着部材（図示せず）が配置される。
【0102】
キャリア基板は、半導体素子１０と実質的に同じ面積を有することもでき、より大きい面積を有することができる。
キャリア基板は、例えば、半導体ウェハー、セラミック基板、又はガラス基板であってもよい。
接着部材は、フィルム状であってもよい。
接着部材は、ベースフィルム及びベースフィルムの両面に付着された接着層を含む。
ベースフィルムは、例えば、ポリエチレンテレフタレート（ＰＥＴ）又はポリエチレン－２，６－ナフタレンジカルボキシルレート（ＰＥＮ）のようなポリエチレン系フィルム又はポリオレフィン系フィルムであり得る。
ベースフィルムは、ポリエチレン系フィルム又はポリポリオレフィン系フィルムにシリコン（ｓｉｌｉｃｏｎｅ）又はテフロン（登録商標）（ｔｅｆｌｏｎ）をコーディングして形成する。
接着層は、例えば、アクリル系高分子樹脂、エポキシ樹脂又はこれらの混合からなり得る。
キャリア基板は、例えば、半導体ウェハー、セラミック基板、又はガラス基板であってもよい。
接着部材は、フィルム状であってもよい。
接着部材は、ベースフィルム及びベースフィルムの両面に付着された接着層を含む。
ベースフィルムは、例えば、ポリエチレンテレフタレート（ＰＥＴ）又はポリエチレン－２，６－ナフタレンジカルボキシルレート（ＰＥＮ）のようなポリエチレン系フィルム又はポリオレフィン系フィルムであり得る。
ベースフィルムは、ポリエチレン系フィルム又はポリポリオレフィン系フィルムにシリコン（ｓｉｌｉｃｏｎｅ）又はテフロン（登録商標）（ｔｅｆｌｏｎ）をコーディングして形成する。
接着層は、例えば、アクリル系高分子樹脂、エポキシ樹脂又はこれらの混合からなり得る。
【0103】
図２６Ａ及び図２６Ｂに示すように、エッチング工程を進行して基板１００を除去する。
エッチング工程は、例えば、湿式エッチング方式で行うが、これに限定されるものではない。
この時、下部パターン層１１０が基板１００とエッチング選択比を有する第１半導体物質を含むため、下部パターン層１１０がエッチング停止膜の役割を果たす。
即ち、基板１００をエッチングする過程で、下部パターン層１１０が露出すると、エッチング工程を中止する。
エッチング工程は、例えば、湿式エッチング方式で行うが、これに限定されるものではない。
この時、下部パターン層１１０が基板１００とエッチング選択比を有する第１半導体物質を含むため、下部パターン層１１０がエッチング停止膜の役割を果たす。
即ち、基板１００をエッチングする過程で、下部パターン層１１０が露出すると、エッチング工程を中止する。
【0104】
このように、本発明の一実施形態に係る半導体素子１０の製造方法において、ＢＳＰＤＮ（ｂａｃｋｓｉｄｅ ｐｏｗｅｒ Ｄｉｓｔｒｉｂｕｔｉｏｎ ｎｅｔｗｏｒｋ）構造を適用する時に基板１００を全て除去する過程でも、下部パターン層１１０をエッチング停止膜（ｗｅｔ ｓｔｏｐｐｅｒ）として使用し、「ＢＳＰＤＮ Ｂｕｌｋ－ｌｅｓｓ」構造（シリコン基板が全て除去された構造）をエッチング選択比を通じて容易に実現することができる。
基板１００をエッチングする過程は、基板１００に対するエッチング率が相対的に高いエッチング液を利用してエッチング工程を進める。
例えば、基板１００がＳｉを含み、下部パターン層１１０がＳｉＧｅ：Ｃを含む場合、Ｓｉに対するエッチング率が相対的に高いエッチング液を利用してエッチング工程を進める。
基板１００が除去されることにより、下部パターン層１１０が露出される。
基板１００をエッチングする過程は、基板１００に対するエッチング率が相対的に高いエッチング液を利用してエッチング工程を進める。
例えば、基板１００がＳｉを含み、下部パターン層１１０がＳｉＧｅ：Ｃを含む場合、Ｓｉに対するエッチング率が相対的に高いエッチング液を利用してエッチング工程を進める。
基板１００が除去されることにより、下部パターン層１１０が露出される。
【0105】
図２７Ａ及び図２７Ｂに示すように、下部パターン層１１０を覆うように下部絶縁層３３０を形成する。
これにより、下部絶縁層３３０は、下部パターン層１１０と接する。
下部絶縁層３３０は、下部パターン層１１０を覆うように予備下部絶縁層を形成した後、化学的機械的研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）工程を進めて下部絶縁層３３０の上部面を平坦化して形成するが、これに限定されるものではない。
図２６Ａ～図２７Ｂでは、エッチング工程を進行して基板１００を除去し、基板１００を除去した領域に下部絶縁層３３０を形成することを示したが、これに限定されず、図２６Ａ～図２７Ｂの工程を省略することもできる。
例えば、基板１００を前面エッチングして除去せずに、基板１００の一部領域を選択的に除去する。
この時、下部パターン層１１０が露出するようにフォト及びエッチング工程を利用して基板１００をパターニングする。
又は、エッチング工程を通じて基板１００を完全に除去せず、下部パターン層１１０が露出するように基板１００の一部のみを除去することもできる。
これにより、下部絶縁層３３０は、下部パターン層１１０と接する。
下部絶縁層３３０は、下部パターン層１１０を覆うように予備下部絶縁層を形成した後、化学的機械的研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）工程を進めて下部絶縁層３３０の上部面を平坦化して形成するが、これに限定されるものではない。
図２６Ａ～図２７Ｂでは、エッチング工程を進行して基板１００を除去し、基板１００を除去した領域に下部絶縁層３３０を形成することを示したが、これに限定されず、図２６Ａ～図２７Ｂの工程を省略することもできる。
例えば、基板１００を前面エッチングして除去せずに、基板１００の一部領域を選択的に除去する。
この時、下部パターン層１１０が露出するようにフォト及びエッチング工程を利用して基板１００をパターニングする。
又は、エッチング工程を通じて基板１００を完全に除去せず、下部パターン層１１０が露出するように基板１００の一部のみを除去することもできる。
【0106】
続いて、フォト及びエッチング工程を進行して、下部絶縁層３３０の一部を除去して、第２ソース／ドレイン構造物１５２が露出するコンタクトホールを形成する。
この時、コンタクトホールは、下部パターン層１１０及び第１導電型ドーピングパターン層１１５を貫通する。
コンタクトホールの側面は、例えば、下部絶縁層３３０で囲まれる。
続いて、コンタクトホールを満たし、第２ソース／ドレイン構造物１５２と電気的に接続する下部コンタクト電極（ＣＴ１）を形成する。
例えば、コンタクトホール内にバリアパターン２４０及び導電パターン２３０を順次形成する。
これにより、下部コンタクト電極（ＣＴ１）は、下部パターン層１１０及び第１導電型ドーピングパターン層１１５を貫通し、第２ソース／ドレイン構造物１５２に電気的に接続される。
この時、コンタクトホールは、下部パターン層１１０及び第１導電型ドーピングパターン層１１５を貫通する。
コンタクトホールの側面は、例えば、下部絶縁層３３０で囲まれる。
続いて、コンタクトホールを満たし、第２ソース／ドレイン構造物１５２と電気的に接続する下部コンタクト電極（ＣＴ１）を形成する。
例えば、コンタクトホール内にバリアパターン２４０及び導電パターン２３０を順次形成する。
これにより、下部コンタクト電極（ＣＴ１）は、下部パターン層１１０及び第１導電型ドーピングパターン層１１５を貫通し、第２ソース／ドレイン構造物１５２に電気的に接続される。
【0107】
図２８Ａ及び図２８Ｂに示すように、下部絶縁層３３０の下部面上に下部コンタクト電極（ＣＴ１）と電気的に接続する下部配線構造体（ＭＬ１）を形成する。
下部配線構造体（ＭＬ１）は、下部配線３４０及び下部配線３４０を覆う下部配線絶縁層３５０を含む。
続いて、キャリア基板及び接着部材を除去した後、半導体素子１０を回転させて、図１、図２Ａ、図２Ｂ、及び図２Ｃの半導体素子１０を形成する。
一方、図２６Ａ及び図２６Ｂに示すように、基板１００を除去した後、図２９Ａ及び図２９Ｂに示すように、選択的に下部パターン層１１０も除去することができる。
下部配線構造体（ＭＬ１）は、下部配線３４０及び下部配線３４０を覆う下部配線絶縁層３５０を含む。
続いて、キャリア基板及び接着部材を除去した後、半導体素子１０を回転させて、図１、図２Ａ、図２Ｂ、及び図２Ｃの半導体素子１０を形成する。
一方、図２６Ａ及び図２６Ｂに示すように、基板１００を除去した後、図２９Ａ及び図２９Ｂに示すように、選択的に下部パターン層１１０も除去することができる。
【0108】
即ち、本発明の一実施形態に係る半導体素子１０の製造方法において、ＢＳＰＤＮ（ｂａｃｋｓｉｄｅ ｐｏｗｅｒ Ｄｉｓｔｒｉｂｕｔｉｏｎ ｎｅｔｗｏｒｋ）構造を適用する時、下部パターン層１１０をエッチング停止膜（ｗｅｔ ｓｔｏｐｐｅｒ）として使用して基板１００を全て除去した後、選択的に下部パターン層１１０も除去する。
下部パターン層１１０は、エッチング工程を利用して除去する。
エッチング工程は、例えば、湿式エッチング方式で行うが、これに限定されるものではない。
下部パターン層１１０をエッチングする過程は、下部パターン層１１０に対するエッチング率が相対的に高いエッチング液を利用してエッチング工程を進める。
例えば、下部パターン層１１０が、ＳｉＧｅ：Ｃを含む場合、ＳｉＧｅ：Ｃに対するエッチング率が相対的に高いエッチング液を利用してエッチング工程を進める。
下部パターン層１１０は、エッチング工程を利用して除去する。
エッチング工程は、例えば、湿式エッチング方式で行うが、これに限定されるものではない。
下部パターン層１１０をエッチングする過程は、下部パターン層１１０に対するエッチング率が相対的に高いエッチング液を利用してエッチング工程を進める。
例えば、下部パターン層１１０が、ＳｉＧｅ：Ｃを含む場合、ＳｉＧｅ：Ｃに対するエッチング率が相対的に高いエッチング液を利用してエッチング工程を進める。
【0109】
続いて、下部パターン層１１０が除去されることにより露出した第１導電型ドーピングパターン層１１５を覆うように下部絶縁層３３０を形成し、第２ソース／ドレイン構造物１５２と電気的に接続する下部コンタクト電極（ＣＴ１）を形成し、下部絶縁層３３０の下部面上に下部コンタクト電極（ＣＴ１）と電気的に接続する下部配線構造体（ＭＬ１）を形成した後、半導体素子１０を回転させて、図４Ａ及び図４Ｂの半導体素子１０を形成する。
【0110】
尚、本発明は、上述の実施形態に限られるものではない。本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。
【符号の説明】
【0111】
１０ 半導体素子
１００ 基板
１０５ フィールド絶縁膜
１１０ 下部パターン層
１１０Ｐ 予備下部パターン層
１１５ 第１導電型ドーピングパターン層
１２０＿ＨＭ 予備キャッピング層
１２０Ｍ メインゲート電極
１２０ＭＰ 予備メインゲート電極
１２０ｓ サブゲート電極
１３０ 第１スペーサ
１３０Ｐ 予備ゲート絶縁膜
１３１Ｍ 界面絶縁膜
１３２Ｍ メインゲート絶縁膜
１３１Ｓ サブ界面絶縁膜
１３２Ｓ サブゲート絶縁膜
１３３ 内部ゲートスペーサ
１４０ ゲートスペーサ
１４０Ｐ 予備ゲートスペーサ
１４１ 第２スペーサ
１４２ 第３スペーサ
１４５ キャッピング層
１５０ ソース／ドレインパターン
１５０Ｒ ソース／ドレイン凹部
１５１ 第１ソース／ドレイン構造物
１５２ 第２ソース／ドレイン構造物
１５５ インデント
１８５ エッチング停止膜
１９０ 層間絶縁膜
２１０、２３０、２５０ 導電パターン
２２０、２４０、２６０ バリアパターン
３１０ 上部配線絶縁層
３２０ 上部配線
３３０ 下部絶縁層
３４０ 下部配線
３５０ 下部配線絶縁層
ＡＣＴ＿Ｌ 半導体層
ＡＰ 活性パターン
ＡＰ＿Ｐ 犠牲活性パターン
ＣＰ チャンネルパターン
ＧＳ ゲートパターン
ＭＬ１ 下部配線構造体
ＭＬ２ 上部配線構造体
Ｍ＿ＧＳ メインゲート部分
ＳＣ＿Ｌ 犠牲層
Ｓ＿ＧＳ サブゲート部分
ＳＰ１、ＳＰ２、ＳＰ３、ＳＰ４ 半導体パターン
ＵＢＰ 犠牲下部パターン
ＵＢＰ＿Ｐ 予備犠牲下部パターン
Ｕ＿ＡＰ 上部パターン
ＣＴ１ 下部コンタクト電極
ＵＣＴ１ 第１上部コンタクト電極
ＵＣＴ２ 第２上部コンタクト電極
１００ 基板
１０５ フィールド絶縁膜
１１０ 下部パターン層
１１０Ｐ 予備下部パターン層
１１５ 第１導電型ドーピングパターン層
１２０＿ＨＭ 予備キャッピング層
１２０Ｍ メインゲート電極
１２０ＭＰ 予備メインゲート電極
１２０ｓ サブゲート電極
１３０ 第１スペーサ
１３０Ｐ 予備ゲート絶縁膜
１３１Ｍ 界面絶縁膜
１３２Ｍ メインゲート絶縁膜
１３１Ｓ サブ界面絶縁膜
１３２Ｓ サブゲート絶縁膜
１３３ 内部ゲートスペーサ
１４０ ゲートスペーサ
１４０Ｐ 予備ゲートスペーサ
１４１ 第２スペーサ
１４２ 第３スペーサ
１４５ キャッピング層
１５０ ソース／ドレインパターン
１５０Ｒ ソース／ドレイン凹部
１５１ 第１ソース／ドレイン構造物
１５２ 第２ソース／ドレイン構造物
１５５ インデント
１８５ エッチング停止膜
１９０ 層間絶縁膜
２１０、２３０、２５０ 導電パターン
２２０、２４０、２６０ バリアパターン
３１０ 上部配線絶縁層
３２０ 上部配線
３３０ 下部絶縁層
３４０ 下部配線
３５０ 下部配線絶縁層
ＡＣＴ＿Ｌ 半導体層
ＡＰ 活性パターン
ＡＰ＿Ｐ 犠牲活性パターン
ＣＰ チャンネルパターン
ＧＳ ゲートパターン
ＭＬ１ 下部配線構造体
ＭＬ２ 上部配線構造体
Ｍ＿ＧＳ メインゲート部分
ＳＣ＿Ｌ 犠牲層
Ｓ＿ＧＳ サブゲート部分
ＳＰ１、ＳＰ２、ＳＰ３、ＳＰ４ 半導体パターン
ＵＢＰ 犠牲下部パターン
ＵＢＰ＿Ｐ 予備犠牲下部パターン
Ｕ＿ＡＰ 上部パターン
ＣＴ１ 下部コンタクト電極
ＵＣＴ１ 第１上部コンタクト電極
ＵＣＴ２ 第２上部コンタクト電極
【図1】
【図2A】
【図2B】
【図2C】
【図3】
【図4A】
【図4B】
【図5A】
【図5B】
【図6A】
【図6B】
【図7A】
【図7B】
【図8A】
【図8B】
【図9A】
【図9B】
【図10A】
【図10B】
【図11A】
【図11B】
【図12A】
【図12B】
【図13A】
【図13B】
【図14A】
【図14B】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20A】
【図20B】
【図21】
【図22】
【図23A】
【図23B】
【図24A】
【図24B】
【図25A】
【図25B】
【図26A】
【図26B】
【図27A】
【図27B】
【図28A】
【図28B】
【図29A】
【図29B】