(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024017784
(43)【公開日】2024-02-08
(54)【発明の名称】半導体装置
(51)【国際特許分類】
H01L 27/088 20060101AFI20240201BHJP
H01L 21/8234 20060101ALI20240201BHJP
H01L 21/76 20060101ALI20240201BHJP
【ＦＩ】
H01L27/088 331G
H01L27/088 331C
H01L27/088 331A
H01L27/088 D
H01L21/76 L
H01L21/76 S
【審査請求】未請求
【請求項の数】15
【出願形態】ＯＬ
(21)【出願番号】P 2022120665
(22)【出願日】2022-07-28
(71)【出願人】
【識別番号】302062931
【氏名又は名称】ルネサスエレクトロニクス株式会社
(74)【代理人】
【識別番号】110002066
【氏名又は名称】弁理士法人筒井国際特許事務所
(72)【発明者】
【氏名】小清水 亮
(72)【発明者】
【氏名】中柴 康隆
(72)【発明者】
【氏名】河合 徹
【テーマコード（参考）】
5F032
5F048
【Ｆターム（参考）】
5F032AA35
5F032AB01
5F032AB05
5F032BA03
5F032CA01
5F032CA16
5F032CA18
5F032CA24
5F048AA01
5F048AA04
5F048AC06
5F048BA02
5F048BA07
5F048BA13
5F048BB05
5F048BB08
5F048BB16
5F048BB19
5F048BC03
5F048BC07
5F048BD07
5F048BE02
5F048BE04
5F048BF06
5F048BF07
5F048BF15
5F048BF16
5F048BF18
5F048BG13
5F048BH01
5F048BH04
5F048CA03
5F048CA04
5F048CB07
5F048CC13
5F048CC16
5F048DA25
(57)【要約】
【課題】半導体装置の性能を向上させる。
【解決手段】半導体基板ＳＢは、裏面ＳＢｂに達するｎ型基板領域ＫＢと、ｎ型基板領域ＫＢ上の互いに異なる位置に配置されたｎ型半導体領域ＷＬ１および半導体領域ＷＬ２と、半導体領域ＷＬ１上および半導体領域ＷＬ２上に形成されたｎ型埋込層ＢＬと、を有する。半導体基板ＳＢは、ｎ型埋込層ＢＬ上に互いに離間して形成されたｐ型半導体領域ＥＰ１およびｐ型半導体領域ＥＰ２と、ｎ型埋込層ＢＬから半導体基板ＳＢの表面ＳＢａに達するｎ型半導体領域ＤＮ１と、を更に有する。ｐ型半導体領域ＥＰ１およびｎ型半導体領域ＤＮ１の下方には、ｎ型埋込層ＢＬとｎ型半導体領域ＷＬ１とｎ型基板領域ＫＢとが存在している。ｐ型半導体領域ＥＰ１の上部には、第１トランジスタが形成され、ｐ型半導体領域ＥＰ２の上部には、第２トランジスタが形成されている。
【選択図】図１
【解決手段】半導体基板ＳＢは、裏面ＳＢｂに達するｎ型基板領域ＫＢと、ｎ型基板領域ＫＢ上の互いに異なる位置に配置されたｎ型半導体領域ＷＬ１および半導体領域ＷＬ２と、半導体領域ＷＬ１上および半導体領域ＷＬ２上に形成されたｎ型埋込層ＢＬと、を有する。半導体基板ＳＢは、ｎ型埋込層ＢＬ上に互いに離間して形成されたｐ型半導体領域ＥＰ１およびｐ型半導体領域ＥＰ２と、ｎ型埋込層ＢＬから半導体基板ＳＢの表面ＳＢａに達するｎ型半導体領域ＤＮ１と、を更に有する。ｐ型半導体領域ＥＰ１およびｎ型半導体領域ＤＮ１の下方には、ｎ型埋込層ＢＬとｎ型半導体領域ＷＬ１とｎ型基板領域ＫＢとが存在している。ｐ型半導体領域ＥＰ１の上部には、第１トランジスタが形成され、ｐ型半導体領域ＥＰ２の上部には、第２トランジスタが形成されている。
【選択図】図１
【特許請求の範囲】
【請求項1】
第１素子領域および第２素子領域を含む表面と、前記表面とは反対側の裏面とを有する半導体基板と、
前記第１素子領域に形成された第１導電型の第１トランジスタと、
前記第２素子領域に形成された第２トランジスタと、
前記半導体基板の前記表面上に、前記第１トランジスタおよび前記第２トランジスタを覆うように形成された層間絶縁膜と、
前記層間絶縁膜に埋め込まれた複数のコンタクトプラグと、
を含む半導体装置であって、
前記半導体基板は、
前記裏面に達する前記第１導電型の基板領域と、
前記基板領域上の互いに異なる位置に配置された、前記第１導電型の第１半導体領域および前記第１導電型または前記第１導電型とは反対の第２導電型の第２半導体領域と、
前記第１半導体領域上および前記第２半導体領域上に形成された前記第１導電型の埋込層と、
前記埋込層上に互いに離間して形成された、前記第２導電型の第３半導体領域および前記第２導電型の第４半導体領域と、
前記埋込層から前記表面に達する前記第１導電型の第５半導体領域と、
を有し、
前記複数のコンタクトプラグのうちの第１コンタクトプラグは、前記第５半導体領域上に配置され、かつ、前記第５半導体領域と電気的に接続され、
前記第３半導体領域および前記第５半導体領域の下方には、前記埋込層と前記第１半導体領域と前記基板領域とが存在し、
前記第４半導体領域の下方には、前記埋込層と前記第２半導体領域と前記基板領域とが存在し、
平面視において、前記第１素子領域は前記第３半導体領域に内包され、
平面視において、前記第２素子領域は前記第４半導体領域に内包され、
平面視において、前記第３半導体領域と前記第４半導体領域との間に前記第５半導体領域が介在している、半導体装置。
前記第１素子領域に形成された第１導電型の第１トランジスタと、
前記第２素子領域に形成された第２トランジスタと、
前記半導体基板の前記表面上に、前記第１トランジスタおよび前記第２トランジスタを覆うように形成された層間絶縁膜と、
前記層間絶縁膜に埋め込まれた複数のコンタクトプラグと、
を含む半導体装置であって、
前記半導体基板は、
前記裏面に達する前記第１導電型の基板領域と、
前記基板領域上の互いに異なる位置に配置された、前記第１導電型の第１半導体領域および前記第１導電型または前記第１導電型とは反対の第２導電型の第２半導体領域と、
前記第１半導体領域上および前記第２半導体領域上に形成された前記第１導電型の埋込層と、
前記埋込層上に互いに離間して形成された、前記第２導電型の第３半導体領域および前記第２導電型の第４半導体領域と、
前記埋込層から前記表面に達する前記第１導電型の第５半導体領域と、
を有し、
前記複数のコンタクトプラグのうちの第１コンタクトプラグは、前記第５半導体領域上に配置され、かつ、前記第５半導体領域と電気的に接続され、
前記第３半導体領域および前記第５半導体領域の下方には、前記埋込層と前記第１半導体領域と前記基板領域とが存在し、
前記第４半導体領域の下方には、前記埋込層と前記第２半導体領域と前記基板領域とが存在し、
平面視において、前記第１素子領域は前記第３半導体領域に内包され、
平面視において、前記第２素子領域は前記第４半導体領域に内包され、
平面視において、前記第３半導体領域と前記第４半導体領域との間に前記第５半導体領域が介在している、半導体装置。
【請求項2】
請求項１記載の半導体装置において、
前記第１導電型はｎ型であり、
前記第１トランジスタは、ｎチャネル型ＭＩＳＦＥＴであり、
前記第３半導体領域の電位よりも高い電位が、前記第１コンタクトプラグから前記第５半導体領域に供給される、半導体装置。
前記第１導電型はｎ型であり、
前記第１トランジスタは、ｎチャネル型ＭＩＳＦＥＴであり、
前記第３半導体領域の電位よりも高い電位が、前記第１コンタクトプラグから前記第５半導体領域に供給される、半導体装置。
【請求項3】
請求項２記載の半導体装置において、
前記第１コンタクトプラグから前記第５半導体領域に正電位が供給される、半導体装置。
前記第１コンタクトプラグから前記第５半導体領域に正電位が供給される、半導体装置。
【請求項4】
請求項２記載の半導体装置において、
前記第１トランジスタはＬＤＭＯＳＦＥＴである、半導体装置。
前記第１トランジスタはＬＤＭＯＳＦＥＴである、半導体装置。
【請求項5】
請求項１記載の半導体装置において、
前記第１トランジスタは、直列に接続されたハイサイドトランジスタとロウサイドトランジスタとを有する電力変換回路における前記ロウサイドトランジスタとして用いられる、半導体装置。
前記第１トランジスタは、直列に接続されたハイサイドトランジスタとロウサイドトランジスタとを有する電力変換回路における前記ロウサイドトランジスタとして用いられる、半導体装置。
【請求項6】
請求項１記載の半導体装置において、
前記第１トランジスタの耐圧は、前記第２トランジスタの耐圧よりも大きい、半導体装置。
前記第１トランジスタの耐圧は、前記第２トランジスタの耐圧よりも大きい、半導体装置。
【請求項7】
請求項１記載の半導体装置において、
前記第１トランジスタは、電力スイッチング素子である、半導体装置。
前記第１トランジスタは、電力スイッチング素子である、半導体装置。
【請求項8】
請求項１記載の半導体装置において、
平面視において、前記第５半導体領域は前記第３半導体領域を囲んでいる、半導体装置。
平面視において、前記第５半導体領域は前記第３半導体領域を囲んでいる、半導体装置。
【請求項9】
請求項１記載の半導体装置において、
前記埋込層の不純物濃度は、前記第１半導体領域および前記基板領域のそれぞれの不純物濃度よりも高い、半導体装置。
前記埋込層の不純物濃度は、前記第１半導体領域および前記基板領域のそれぞれの不純物濃度よりも高い、半導体装置。
【請求項10】
請求項９記載の半導体装置において、
前記第１半導体領域の不純物濃度は、前記基板領域の不純物濃度よりも高い、半導体装置。
前記第１半導体領域の不純物濃度は、前記基板領域の不純物濃度よりも高い、半導体装置。
【請求項11】
請求項１記載の半導体装置において、
前記半導体基板は、
前記第３半導体領域に互いに離間して形成された、前記第１トランジスタの前記第１導電型のソース領域および前記第１トランジスタの前記第１導電型のドレイン領域と、
前記第４半導体領域に形成された第１ウエル領域と、
前記第１ウエル領域に互いに離間して形成された、前記第２トランジスタの第２ソース領域および前記第２トランジスタの第２ドレイン領域と、
を有し、
前記ソース領域と前記ドレイン領域との間の前記半導体基板の前記表面上にゲート絶縁膜を介して前記第１トランジスタの第１ゲート電極が形成され、
前記第２ソース領域と前記第２ドレイン領域との間の前記半導体基板の前記表面上に第２ゲート絶縁膜を介して前記第２トランジスタの第２ゲート電極が形成されている、半導体装置。
前記半導体基板は、
前記第３半導体領域に互いに離間して形成された、前記第１トランジスタの前記第１導電型のソース領域および前記第１トランジスタの前記第１導電型のドレイン領域と、
前記第４半導体領域に形成された第１ウエル領域と、
前記第１ウエル領域に互いに離間して形成された、前記第２トランジスタの第２ソース領域および前記第２トランジスタの第２ドレイン領域と、
を有し、
前記ソース領域と前記ドレイン領域との間の前記半導体基板の前記表面上にゲート絶縁膜を介して前記第１トランジスタの第１ゲート電極が形成され、
前記第２ソース領域と前記第２ドレイン領域との間の前記半導体基板の前記表面上に第２ゲート絶縁膜を介して前記第２トランジスタの第２ゲート電極が形成されている、半導体装置。
【請求項12】
請求項１記載の半導体装置において、
前記半導体基板における前記第３半導体領域および前記第５半導体領域の下方の領域は、全て前記第１導電型の領域となっている、半導体装置。
前記半導体基板における前記第３半導体領域および前記第５半導体領域の下方の領域は、全て前記第１導電型の領域となっている、半導体装置。
【請求項13】
請求項１記載の半導体装置において、
前記半導体基板には、ＳＴＩ領域と、前記ＳＴＩ領域よりも深いＤＴＩ領域とが形成されている、半導体装置。
前記半導体基板には、ＳＴＩ領域と、前記ＳＴＩ領域よりも深いＤＴＩ領域とが形成されている、半導体装置。
【請求項14】
請求項１３記載の半導体装置において、
前記第３半導体領域に形成された前記ＤＴＩ領域は、前記第３半導体領域および前記埋込層を貫通して、前記第１半導体領域に達し、
前記第４半導体領域に形成された前記ＤＴＩ領域は、前記第４半導体領域および前記埋込層を貫通して、前記第２半導体領域に達している、半導体装置。
前記第３半導体領域に形成された前記ＤＴＩ領域は、前記第３半導体領域および前記埋込層を貫通して、前記第１半導体領域に達し、
前記第４半導体領域に形成された前記ＤＴＩ領域は、前記第４半導体領域および前記埋込層を貫通して、前記第２半導体領域に達している、半導体装置。
【請求項15】
請求項１記載の半導体装置において、
前記半導体基板は、
前記第４半導体領域の側面を覆う前記第１導電型の第６半導体領域と、
前記第５半導体領域と前記第６半導体領域との間に介在する前記第２導電型の第７半導体領域と、
を更に有し、
前記第５半導体領域は前記第３半導体領域の側面を覆い、
前記第７半導体領域は、前記埋込層を貫通して前記第２半導体領域に達し、
前記第２半導体領域は前記第２導電型である、半導体装置。
前記半導体基板は、
前記第４半導体領域の側面を覆う前記第１導電型の第６半導体領域と、
前記第５半導体領域と前記第６半導体領域との間に介在する前記第２導電型の第７半導体領域と、
を更に有し、
前記第５半導体領域は前記第３半導体領域の側面を覆い、
前記第７半導体領域は、前記埋込層を貫通して前記第２半導体領域に達し、
前記第２半導体領域は前記第２導電型である、半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置に関し、例えば、電力スイッチング素子としてのトランジスタを有する半導体装置に好適に利用できるものである。
【背景技術】
【0002】
インバータ回路などの電力変換回路には、例えばＬＤＭＯＳＦＥＴ(Laterally Diffused Metal-Oxide-Semiconductor Field Effect Transistor)などの電力スイッチング素子が用いられる。電力スイッチング素子は半導体基板に形成されるが、電力スイッチング素子が形成された半導体基板に、他の回路を構成するトランジスタも一緒に形成する場合がある。
【0003】
特許文献１（特開２０１３－２４７１２０号公報）および非特許文献１には、アクティブバリア構造を備えた半導体装置に関する技術が記載されている。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特開２０１３－２４７１２０号公報
【非特許文献】
【0005】
【非特許文献1】T.Nitta et al., “Enhanced Active Protection Techniqe for Substrate Minority Carrier Injection in Smart IC”, Proceedings of the 2012 24th International Symposium on Power Semiconductor Devices and ICs.
【発明の概要】
【発明が解決しようとする課題】
【0006】
電力スイッチング素子を有する半導体装置において、できるだけ性能を向上させることが望まれる。
【0007】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【0008】
一実施の形態によれば、半導体装置は、半導体基板と、前記半導体基板の表面の第１素子領域に形成された第１導電型の第１トランジスタと、前記半導体基板の前記表面の第２素子領域に形成された第２トランジスタと、を有している。半導体装置を構成する前記半導体基板は、前記半導体基板の裏面に達する前記第１導電型の基板領域と、前記基板領域上の互いに異なる位置に配置された第１半導体領域および第２半導体領域と、を有する。前記第１半導体基板は、前記第１導電型であり、前記第２半導体領域は、前記第１導電型または前記第１導電型とは反対の第２導電型である。前記半導体基板は、前記第１半導体領域上および前記第２半導体領域上に形成された前記第１導電型の埋込層と、前記埋込層上に互いに離間して形成された、前記第２導電型の第３半導体領域および前記第２導電型の第４半導体領域と、前記埋込層から前記表面に達する前記第１導電型の第５半導体領域と、を更に有する。第１コンタクトプラグが、前記第５半導体領域上に配置され、かつ、前記第５半導体領域と電気的に接続されている。前記第３半導体領域および前記第５半導体領域の下方には、前記埋込層と前記第１半導体領域と前記基板領域とが存在し、前記第４半導体領域の下方には、前記埋込層と前記第２半導体領域と前記基板領域とが存在する。平面視において、前記第１素子領域は前記第３半導体領域に内包され、平面視において、前記第２素子領域は前記第４半導体領域に内包され、平面視において、前記第３半導体領域と前記第４半導体領域との間に前記第５半導体領域が介在している。
【発明の効果】
【0009】
一実施の形態によれば、半導体装置の性能を向上させることができる。
【図面の簡単な説明】
【0010】
【図1】一実施の形態の半導体装置の要部断面図である。
【図2】一実施の形態の半導体装置の要部平面図である。
【図3】インバータ回路を示す回路図である。
【図4】インバータ回路を示す回路図である。
【図5】インバータ回路を示す回路図である。
【図6】一実施の形態の半導体装置の要部断面図である。
【図7】一実施の形態の半導体装置の説明図である。
【図8】他の実施の形態の半導体装置の要部断面図である。
【図9】他の実施の形態の半導体装置の要部断面図である。
【図10】他の実施の形態の半導体装置の要部断面図である。
【発明を実施するための形態】
【0011】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【0012】
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【0013】
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
【0014】
（実施の形態１）
＜半導体装置の構造について＞
本発明の一実施の形態の半導体装置を図面を参照して説明する。図１は、本実施の形態の半導体装置の要部断面図である。図２は、本実施の形態の半導体装置の要部平面図である。図２のＡ－Ａ線の断面図が、図１にほぼ対応している。
＜半導体装置の構造について＞
本発明の一実施の形態の半導体装置を図面を参照して説明する。図１は、本実施の形態の半導体装置の要部断面図である。図２は、本実施の形態の半導体装置の要部平面図である。図２のＡ－Ａ線の断面図が、図１にほぼ対応している。
【0015】
本実施の形態の半導体装置は、インバータ回路などの電力変換回路に用いられる電力スイッチング素子を有する半導体装置であり、ここでは、電力スイッチング素子を構成するトランジスタとしてＬＤＭＯＳＦＥＴを有している。
【0016】
なお、本願において、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor)またはＬＤＭＯＳＦＥＴというときは、ゲート絶縁膜に酸化膜（酸化シリコン膜）を用いたＭＩＳＦＥＴだけでなく、酸化膜（酸化シリコン膜）以外の絶縁膜をゲート絶縁膜に用いたＭＩＳＦＥＴも含むものとする。また、ＬＤＭＯＳＦＥＴは、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）素子の一種である。また、ＬＤＭＯＳＦＥＴは、ＨＶ－ＭＯＳＦＥＴ（High Voltage Metal Oxide Semiconductor Field Effect Transistor）あるいはＤＥＭＯＳＦＥＴ（Drain Extended Metal Oxide Semiconductor Field Effect Transistor）と呼ばれる場合もある。
【0017】
また、ｎチャネル型のＭＩＳＦＥＴ（トランジスタ）は、ｎ型のＭＩＳＦＥＴ（トランジスタ）とみなすことができ、ｐチャネル型のＭＩＳＦＥＴ（トランジスタ）は、ｐ型のＭＩＳＦＥＴ（トランジスタ）とみなすことができる。この場合のｎ型とは、オン時のチャネルの導電型がｎ型であるという意味であり、ｐ型とは、オン時のチャネルの導電型がｐ型であるという意味である。以下では、素子領域１Ａに形成されるトランジスタがｎ型（ｎチャネル型）のトランジスタである場合について説明する。
【0018】
以下、本実施の形態の半導体装置の構造について、図１を参照して具体的に説明する。
【0019】
本実施の形態の半導体装置を構成する半導体基板ＳＢは、単結晶シリコンなどからなる半導体基板である。半導体基板ＳＢは、互いに反対側に位置する主面である表面ＳＢａおよび裏面ＳＢｂを有している。半導体基板ＳＢの表面ＳＢａは、電力変換回路の電力スイッチング素子として機能するトランジスタ（ここではＬＤＭＯＳＦＥＴ１）が形成された領域である素子領域１Ａと、他の回路（例えば情報処理回路またはアナログ回路）を構成するＭＩＳＦＥＴ２が形成された領域である素子領域２Ａとを含んでいる。素子領域１Ａに形成されるトランジスタ（ここではＬＤＭＯＳＦＥＴ１）の耐圧は、素子領域２Ａに形成されるトランジスタ（ここではＭＩＳＦＥＴ２）の耐圧よりも高い。また、素子領域１Ａに形成されるトランジスタ（ここではＬＤＭＯＳＦＥＴ１）の動作電圧は、素子領域２Ａに形成されるトランジスタ（ここではＭＩＳＦＥＴ２）の動作電圧よりも高い。
【0020】
半導体基板ＳＢの表面ＳＢａには、必要に応じて、ＳＴＩ（Shallow Trench Isolation）法を用いてＳＴＩ領域（素子分離領域）３が形成されている。ＳＴＩ領域３は、半導体基板ＳＢに形成された溝に埋め込まれた絶縁体（絶縁膜）からなる。
【0021】
半導体基板ＳＢは、半導体基板ＳＢの裏面ＳＢｂに達するｎ型基板領域ＫＢと、ｎ型基板領域ＫＢ上の互いに異なる位置に配置されたｎ型半導体領域ＷＬ１および半導体領域ＷＬ２と、ｎ型半導体領域ＷＬ１上および半導体領域ＷＬ２上に形成されたｎ型埋込層ＢＬと、ｎ型埋込層ＢＬ上に互いに離間して形成されたｐ型半導体領域ＥＰ１およびｐ型半導体領域ＥＰ２と、を有している。
【0022】
ｎ型基板領域ＫＢは、半導体基板ＳＢのベースとなるｎ型半導体基板により形成されている。ｎ型基板領域ＫＢの厚さ（半導体基板ＳＢの裏面ＳＢｂからの厚さ）は、ほぼ均一である。本実施の形態の半導体装置を製造する際には、ｐ型の半導体基板ではなく、ｎ型の半導体基板が用いられる。
【0023】
ｎ型半導体領域ＷＬ１は、ｎ型の半導体領域であり、半導体領域ＷＬ２は、ｎ型またはｐ型の半導体領域である。すなわち、半導体領域ＷＬ２の導電型は、任意である。ｎ型半導体領域ＷＬ１および半導体領域ＷＬ２は、それぞれｎ型基板領域ＫＢ上に形成されているが、ｎ型半導体領域ＷＬ１と半導体領域ＷＬ２とは、ｎ型基板領域ＫＢ上の互いに異なる位置に形成されている。このため、ｎ型半導体領域ＷＬ１と半導体領域ＷＬ２とは、平面視において重なっていない。ｎ型半導体領域ＷＬ１の下面は、ｎ型基板領域ＫＢに接し、また、半導体領域ＷＬ２の下面は、ｎ型基板領域ＫＢの上面と接している。ｐ型半導体領域ＥＰ１およびｎ型半導体領域ＤＮ１は、平面視において、ｎ型半導体領域ＷＬ１に内包されている。
【0024】
なお、平面視とは、半導体基板ＳＢの表面ＳＢａに略平行な平面で見た場合に対応している。
【0025】
図１の場合は、ｎ型半導体領域ＷＬ１（の側面）と半導体領域ＷＬ２（の側面）とは、互いに隣接している。半導体領域ＷＬ２がｐ型の場合は、半導体領域ＷＬ２とｎ型半導体領域ＷＬ１との境界には、ＰＮ接合が形成される。半導体領域ＷＬ２がｎ型の場合は、ｎ型半導体領域ＷＬ１と半導体領域ＷＬ２との両方がｎ型の半導体領域となり、ｎ型半導体領域ＷＬ１と半導体領域ＷＬ２との間にＰＮ接合は形成されない。半導体領域ＷＬ２がｎ型の場合は、ｎ型半導体領域ＷＬ１の不純物濃度（ｎ型不純物濃度）と半導体領域ＷＬ２の不純物濃度（ｎ型不純物濃度）とは、同じであっても、異なっていてもよい。このため、半導体領域ＷＬ２がｎ型の場合は、ｎ型半導体領域ＷＬ１と半導体領域ＷＬ２との間に境界はあっても無くてもよく、ｎ型半導体領域ＷＬ１と半導体領域ＷＬ２とを合わせたもの全体を、１つのｎ型半導体領域とみなすこともできる。
【0026】
ｎ型基板領域ＫＢとｎ型半導体領域ＷＬ１とｎ型埋込層ＢＬとは、同じ導電型（ｎ型）である。ｎ型半導体領域ＷＬ１の不純物濃度（ｎ型不純物濃度）は、ｎ型基板領域ＫＢの不純物濃度（ｎ型不純物濃度）よりも高い。また、ｎ型埋込層ＢＬの不純物濃度（ｎ型不純物濃度）は、ｎ型半導体領域ＷＬ１の不純物濃度（ｎ型不純物濃度）およびｎ型基板領域ＫＢの不純物濃度（ｎ型不純物濃度）のそれぞれよりも高い。
【0027】
ｎ型半導体領域ＷＬ１上に位置する部分のｎ型埋込層ＢＬの下面は、ｎ型半導体領域ＷＬ１の上面と接しており、半導体領域ＷＬ２上に位置する部分のｎ型埋込層ＢＬの下面は、半導体領域ＷＬ２の上面と接している。半導体領域ＷＬ２がｐ型の場合には、ｎ型埋込層ＢＬと半導体領域ＷＬ２との境界には、ＰＮ接合が形成されるが、半導体領域ＷＬ２がｎ型の場合には、ｎ型埋込層ＢＬと半導体領域ＷＬ２との境界に、ＰＮ接合は形成されない。
【0028】
半導体基板ＳＢは、更に、ｎ型埋込層ＢＬから半導体基板ＳＢの表面ＳＢａに達するｎ型半導体領域ＤＮを有している。ｎ型半導体領域ＤＮは、ｎ型埋込層ＢＬから半導体基板ＳＢの表面ＳＢａにかけて、半導体基板ＳＢの厚さ方向に延在しており、ｎ型半導体領域ＤＮの下面（底面）は、ｎ型埋込層ＢＬの上面に接し、ｎ型半導体領域ＤＮの上面は、半導体基板ＳＢの表面ＳＢａに達している。平面視において、ｐ型半導体領域ＥＰ１とｐ型半導体領域ＥＰ２との間に、ｎ型半導体領域ＤＮが介在している。より具体的には、平面視において、ｎ型半導体領域ＤＮは、ｐ型半導体領域ＥＰ１を囲んでいる。平面視において、ｎ型半導体領域ＤＮはｐ型半導体領域ＥＰ１を囲むように形成されているが、ｎ型半導体領域ＤＮはｐ型半導体領域ＥＰ１，ＥＰ２のそれぞれを囲むように形成してもよい。
【0029】
なお、以下では、平面視においてｐ型半導体領域ＥＰ１を囲むｎ型半導体領域ＤＮを、符号ＤＮ１を付してｎ型半導体領域ＤＮ１と称し、平面視においてｐ型半導体領域ＥＰ１を囲む部分以外のｎ型半導体領域ＤＮを、符号ＤＮ２を付してｎ型半導体領域ＤＮ２と称することとする。ｎ型半導体領域ＤＮ１は、ｐ型半導体領域ＥＰ１の側面を覆っている。ｎ型半導体領域ＤＮ１，ＤＮ２は、いずれもｎ型埋込層ＢＬから半導体基板ＳＢの表面ＳＢａに達するように形成されているが、ｎ型半導体領域ＤＮ１は、ｐ型半導体領域ＥＰ１と隣接しているが、ｐ型半導体領域ＥＰ２は、ｐ型半導体領域ＥＰ１と隣接していない。ｎ型半導体領域ＤＮ１とｎ型半導体領域ＤＮ２とは、互いにつながっている場合と、互いに分離されているいる場合とがあり得る。平面視において、ｐ型半導体領域ＥＰ１の周囲はｎ型半導体領域ＤＮ１で囲まれているため、平面視において、ｐ型半導体領域ＥＰ１とｐ型半導体領域ＥＰ２との間には、ｎ型半導体領域ＤＮ１が介在している。別の見方をすると、平面視において、ｐ型半導体領域ＥＰ１とｐ型半導体領域ＥＰ２とは、ｎ型半導体領域ＤＮ１を介して隣り合っている。
【0030】
ｐ型半導体領域ＥＰ１の底面は、ｎ型埋込層ＢＬと接し、ｐ型半導体領域ＥＰ１の側面は、ｎ型半導体領域ＤＮ１と接している。言い換えると、ｐ型半導体領域ＥＰ１の底面は、ｎ型埋込層ＢＬで覆われ、ｐ型半導体領域ＥＰ１の側面は、ｎ型半導体領域ＤＮ１で覆われている。また、ｐ型半導体領域ＥＰ２の底面は、ｎ型埋込層ＢＬと接し、ｐ型半導体領域ＥＰ２の側面は、ｎ型半導体領域ＤＮ（ｎ型半導体領域ＤＮ１またはｎ型半導体領域ＤＮ２）と接している。言い換えると、ｐ型半導体領域ＥＰ２の底面は、ｎ型埋込層ＢＬで覆われ、ｐ型半導体領域ＥＰ２の側面は、ｎ型半導体領域ＤＮ（ｎ型半導体領域ＤＮ１またはｎ型半導体領域ＤＮ２）で覆われている。
【0031】
ｐ型半導体領域ＥＰ１とｐ型半導体領域ＥＰ２とｎ型半導体領域ＤＮとは、いずれもｎ型埋込層ＢＬ上に形成されているが、ｎ型埋込層ＢＬ上の互いに異なる位置に形成されているため、平面視において互いに重なってはいない。
【0032】
ｐ型半導体領域ＥＰ１およびｎ型半導体領域ＤＮ１の下方には、ｎ型埋込層ＢＬとｎ型半導体領域ＷＬ１とｎ型基板領域ＫＢとがこの順序で存在し、また、ｐ型半導体領域ＥＰ２の下方には、ｎ型埋込層ＢＬと半導体領域ＷＬ２とｎ型基板領域ＫＢとがこの順序で存在している。このため、半導体基板ＳＢにおいて、ｐ型半導体領域ＥＰ１およびｎ型半導体領域ＤＮ１の下方の領域は、全てｎ型となっており、ｐ型半導体領域ＥＰ１およびｎ型半導体領域ＤＮ１の下方に、ｐ型半導体領域は存在していない。
【0033】
素子領域１Ａは、平面視において、ｐ型半導体領域ＥＰ１に内包され、また、素子領域２Ａは、平面視において、ｐ型半導体領域ＥＰ２に内包されている。このため、素子領域１Ａに形成されたＬＤＭＯＳＦＥＴ１のｎ型ソース領域ＳＲ１、ｎ型ドレイン領域ＤＲ１およびチャネル形成領域（チャネルが形成される領域）は、平面視において、ｐ型半導体領域ＥＰ１内に形成されている。また、素子領域２Ａに形成されたＭＩＳＦＥＴ２のソース領域ＳＲ２、ドレイン領域ＤＲ２およびチャネル形成領域は、平面視において、ｐ型半導体領域ＥＰ２内に形成されている。
【0034】
次に、素子領域１Ａに形成されたＬＤＭＯＳＦＥＴ１の構成について説明する。ＬＤＭＯＳＦＥＴ１は、ｎ型（ｎチャネル型）のＭＩＳＦＥＴ（トランジスタ）である。
【0035】
半導体基板ＳＢにおいて、ｐ型半導体領域ＥＰ１の上部（上層部）には、ｎ型半導体領域（ｎ型ドリフト層、ｎ型ウエル）ＮＤとｐ型半導体領域（ｐ型ボディ領域、ｐ型ウエル）ＰＢとが形成されている。ｎ型半導体領域ＮＤとｐ型半導体領域ＰＢとは、ＬＤＭＯＳＦＥＴ１のゲート長方向において、互いに隣接している。なお、ＬＤＭＯＳＦＥＴ１のゲート長方向は、ＬＤＭＯＳＦＥＴ１のゲート電極ＧＥ１のゲート長方向に対応し、ＬＤＭＯＳＦＥＴ１のゲート幅方向は、ＬＤＭＯＳＦＥＴ１のゲート電極ＧＥ１のゲート幅方向に対応している。ｎ型半導体領域ＮＤとｐ型半導体領域ＰＢのうち、ｎ型半導体領域ＮＤがＬＤＭＯＳＦＥＴ１のドレイン側に位置し、ｐ型半導体領域ＰＢがＬＤＭＯＳＦＥＴ１のソース側に位置している。ｎ型半導体領域ＮＤとｐ型半導体領域ＰＢとは、それぞれ半導体基板ＳＢの表面ＳＢａに達している。ｎ型半導体領域ＮＤおよびｐ型半導体領域ＰＢのそれぞれの底面は、ｐ型半導体領域ＥＰ１に接している。ｎ型半導体領域ＮＤとｐ型半導体領域ＥＰ１との境界には、ＰＮ接合が形成されている。ｐ型半導体領域ＰＢの不純物濃度（ｐ型不純物濃度）は、ｐ型半導体領域ＥＰ１の不純物濃度（ｐ型不純物濃度）よりも高い。
【0036】
ｐ型半導体領域ＰＢは、後述するｎ型ソース領域ＳＲ１とｐ型半導体領域ＰＲとを囲むように形成されている。ｐ型半導体領域ＰＢは、バックゲートとして機能することができる。ｐ型半導体領域ＰＢは、ＬＤＭＯＳＦＥＴのドレインからソースへの空乏層の延びを抑えるパンチスルーストッパとしての機能も有することができる。ｎ型ソース領域ＳＲ１とｎ型ドレイン領域ＤＲ１との間において、ゲート電極ＧＥ１の下に位置する部分のｐ型半導体領域ＰＢの上部（上層部）が、ＬＤＭＯＳＦＥＴのチャネル形成領域となる。
【0037】
半導体基板ＳＢにおいて、ｐ型半導体領域ＰＢ内に、ｎ型ソース領域ＳＲ１およびｐ型半導体領域ＰＲが形成されている。ｎ型ソース領域ＳＲ１は、ＬＤＭＯＳＦＥＴ１のソース領域として機能するｎ型半導体領域である。ｐ型半導体領域ＰＲの不純物濃度（ｐ型不純物濃度）は、ｐ型半導体領域ＰＢの不純物濃度（ｐ型不純物濃度）よりも高い。ＬＤＭＯＳＦＥＴ１のゲート長方向において、ｐ型半導体領域ＰＲはｎ型ソース領域ＳＲ１と隣接している。ｐ型半導体領域ＰＲおよびｎ型ソース領域ＳＲ１のうち、ＬＤＭＯＳＦＥＴ１のチャネル形成領域に隣接する側にソース領域ＳＲ１が位置し、ＬＤＭＯＳＦＥＴ１のチャネル形成領域から遠い側にｐ型半導体領域ＰＲが位置している。ｐ型半導体領域ＰＢの底面とｎ型ソース領域ＳＲ１の底面は、ｐ型半導体領域ＰＢと接している。また、ｎ型ソース領域ＳＲ１におけるｐ型半導体領域ＰＲに隣接する側とは反対側の側面は、ｐ型半導体領域ＰＢと接している。ｐ型半導体領域ＰＢの上面とｎ型ソース領域ＳＲ１の上面は、半導体基板ＳＢの表面ＳＢａに達している。ｐ型半導体領域ＰＲは、ｐ型半導体領域ＰＢのコンタクト部として機能することができる。
【0038】
ｎ型半導体領域ＮＤ内に、ｎ型ドレイン領域（ｎ型半導体領域）ＤＲ１が形成されている。ｎ型ドレイン領域ＤＲ１は、ＬＤＭＯＳＦＥＴ１のドレイン領域として機能するｎ型半導体領域である。ｎ型ドレイン領域ＤＲ１の上面は、半導体基板ＳＢの表面ＳＢａに達している。ｎ型ドレイン領域ＤＲ１の不純物濃度（ｎ型不純物濃度）は、ｎ型半導体領域ＮＤの不純物濃度（ｎ型不純物濃度）よりも高い。ｎ型ドレイン領域ＤＲ１とｎ型ソース領域ＳＲ１とは、ＬＤＭＯＳＦＥＴ１のゲート長方向において、互いに離間している。
【0039】
半導体基板ＳＢの表面ＳＢａ上には、ゲート絶縁膜ＧＦ１を介して、ＬＤＭＯＳＦＥＴ１のゲート電極ＧＥ１が形成されている。具体的には、ゲート電極ＧＥ１は、ｎ型ソース領域ＳＲ１とｎ型ドレイン領域ＤＲ１との間の半導体基板ＳＢの表面ＳＢａ上にゲート絶縁膜ＧＦ１を介して形成されている。ゲート絶縁膜ＧＦ１は、例えば酸化シリコン膜からなる。ゲート電極ＧＥ１は、例えば、多結晶シリコン膜（ドープトポリシリコン膜）の単体膜あるいは多結晶シリコン膜と金属シリサイド層との積層膜などからなる。
【0040】
平面視において、ＬＤＭＯＳＦＥＴ１のチャネル形成領域とｎ型半導体領域ＮＤとの間には、ＳＴＩ領域３が配置されており、ゲート電極ＧＥ１の一部（ドレイン側の一部）は、このＳＴＩ領域３上に乗り上げている。すなわち、ゲート電極ＧＥ１の一部は、ＳＴＩ領域３上に位置している。ＬＤＭＯＳＦＥＴ１のチャネル形成領域とｎ型半導体領域ＮＤとの間に介在するＳＴＩ領域３の下には、ｎ型半導体領域ＮＤが存在している。ｎ型ドレイン領域ＤＲ１の底面は、ｎ型半導体領域ＮＤと接し、ｎ型ドレイン領域ＤＲ１の側面は、ＳＴＩ領域３と接している。このため、ＳＴＩ領域３の下のｎ型半導体領域ＮＤも、ＬＤＭＯＳＦＥＴ１のチャネルとｎ型半導体領域ＮＤとの間の導通経路として機能することができる。
【0041】
なお、図１では、ＳＴＩ領域３とゲート電極ＧＥ１との間にゲート絶縁膜ＧＦ１が介在する場合が示されているが、ＳＴＩ領域３とゲート電極ＧＥ１との間にゲート絶縁膜ＧＦ１が介在しない場合もあり得る。また、ゲート電極ＧＥ１の両側面上には、絶縁膜（例えば酸化シリコン膜）からなるサイドウォールスペーサ（図示せず）が形成されていてもよい。
【0042】
ｐ型半導体領域ＰＢの一部はゲート電極ＧＥ１の下方に位置し、ｎ型半導体領域ＮＤの一部はゲート電極ＧＥ１の下方に位置している。ｐ型半導体領域ＰＢとｎ型半導体領域ＮＤとの境界には、ＰＮ接合が形成されている。この境界は、ＬＤＭＯＳＦＥＴ１のゲート長方向において、ゲート電極ＧＥ１の途中に位置している。この境界は、ゲート電極ＧＥ１の下方に位置するとともに、ＬＤＭＯＳＦＥＴ１のゲート幅方向に延在している。
【0043】
平面視において、ゲート電極ＧＥ１はｎ型ソース領域ＳＲ１とｎ型ドレイン領域ＤＲ１との間に配置されている。ゲート電極ＧＥ１に閾値電圧以上の電圧が印加されると、ゲート電極ＧＥ１の下に位置する部分のｐ型半導体領域ＰＢの上部（上層部）にｎ型反転層が形成される。ｎ型反転層はチャネルとなる。ｎ型ソース領域ＳＲ１とｎ型ドレイン領域ＤＲ１とが、チャネルおよびｎ型半導体領域ＮＤを通じて導通する。
【0044】
ＬＤＭＯＳＦＥＴ１のゲート長方向において、ｐ型半導体領域ＰＢとｎ型ドレイン領域ＤＲ１との間には、ｎ型ドレイン領域ＤＲ１よりも不純物濃度（ｎ型不純物濃度）が低いｎ型半導体領域ＮＤが介在している。このため、ＬＤＭＯＳＦＥＴ１のチャネル形成領域とｎ型ドレイン領域ＤＲ１との間には、ｎ型ドレイン領域ＤＲ１よりも低不純物濃度のｎ型半導体領域ＮＤが存在し、そのｎ型半導体領域ＮＤは、ｎ型ドリフト領域として機能することができる。従って、ＬＤＭＯＳＦＥＴ１のゲート長方向において、ｎ型ソース領域ＳＲ１とｎ型ドレイン領域ＤＲ１との間には、チャネル形成領域とｎ型半導体領域ＮＤ（ｎ型ドリフト領域）とが存在し、ｎ型ソース領域ＳＲ１側にチャネル形成領域が位置し、ｎ型ドレイン領域ＤＲ１側にｎ型半導体領域ＮＤが位置している。また、ｎ型半導体領域ＮＤおよびｐ型半導体領域ＰＢの下のｐ型半導体領域ＥＰ１は、リサーフ層（リサーフ領域）として機能することができる。
【0045】
次に、素子領域２Ａに形成されたＭＩＳＦＥＴ２の構成について説明する。
【0046】
半導体基板ＳＢにおいて、ｐ型半導体領域ＥＰ２の上部（上層部）には、ｐ型ウエル（ｐ型半導体領域）ＰＷが形成されている。ｐ型ウエルＰＷは、半導体基板ＳＢの表面ＳＢａに達している。ｐ型ウエルＰＷの底面は、ｐ型半導体領域ＥＰ２に接している。ｐ型ウエルＰＷの不純物濃度（ｐ型不純物濃度）は、ｐ型半導体領域ＥＰ２の不純物濃度（ｐ型不純物濃度）よりも高い。
【0047】
半導体基板ＳＢにおいて、ｐ型ウエルＰＷ内に、ｎ型ソース領域ＳＲ２およびｎ型ドレイン領域ＤＲ２が形成されている。ｎ型ソース領域ＳＲ２は、ＭＩＳＦＥＴ２のソース領域として機能するｎ型半導体領域であり、ｎ型ドレイン領域ＤＲ２は、ＭＩＳＦＥＴ２のドレイン領域として機能するｎ型半導体領域である。ｎ型ドレイン領域ＤＲ２とｎ型ソース領域ＳＲ２とは、ＭＩＳＦＥＴ２のゲート長方向において、互いに離間している。なお、ＭＩＳＦＥＴ２のゲート長方向は、ＭＩＳＦＥＴ２のゲート電極ＧＥ２のゲート長方向に対応し、ＭＩＳＦＥＴ２のゲート幅方向は、ＭＩＳＦＥＴ２のゲート電極ＧＥ２のゲート幅方向に対応している。ｎ型ソース領域ＳＲ２およびｎ型ドレイン領域ＤＲ２の各上面は、半導体基板ＳＢの表面ＳＢａに達している。ｎ型ソース領域ＳＲ２およびｎ型ドレイン領域ＤＲ２の各底面と各側面は、ｐ型ウエルＰＷと接している。
【0048】
ｎ型ソース領域ＳＲ２とｎ型ドレイン領域ＤＲ２との間の半導体基板ＳＢの表面ＳＢａ上（すなわちｐ型ウエルＰＷ上）に、ゲート絶縁膜ＧＦ２を介してゲート電極ＧＥ２が形成されている。ゲート絶縁膜ＧＦ２は、例えば酸化シリコン膜からなる。ゲート電極ＧＥ２は、例えば、多結晶シリコン膜（ドープトポリシリコン膜）の単体膜あるいは多結晶シリコン膜と金属シリサイド層との積層膜などからなる。ゲート電極ＧＥ２の両側面上には、絶縁膜（例えば酸化シリコン膜）からなるサイドウォールスペーサ（図示せず）が形成されていてもよい。
【0049】
また、本実施の形態では、半導体基板ＳＢにＤＴＩ（Deep Trench Isolation）領域４が形成されている。ＤＴＩ領域４は、半導体基板ＳＢに形成された溝に埋め込まれた絶縁体（絶縁膜）からなる。ＤＴＩ領域４の深さは、ＳＴＩ領域３の深さよりも深い。すなわち、ＤＴＩ領域４の底面の深さ位置は、ＳＴＩ領域３の底面の深さよりも深い。図１の場合は、ＤＴＩ領域４の底面は、半導体領域ＷＬ１，ＷＬ２の厚さの途中に位置している。
【0050】
平面視において、素子領域１Ａを囲むようにＤＴＩ領域４が配置され、また、素子領域２Ａを囲むようにＤＴＩ領域４が配置されている。素子領域１Ａを囲むように配置されたＤＴＩ領域４は、ｐ型半導体領域ＥＰ１とその下のｎ型埋込層ＢＬとを貫通して、半導体領域ＷＬ１に達しており、ＤＴＩ領域４の底面は、半導体領域ＷＬ１の厚さの途中に位置している。また、素子領域２Ａを囲むように配置されたＤＴＩ領域４は、ｐ型半導体領域ＥＰ２とその下のｎ型埋込層ＢＬとを貫通して、半導体領域ＷＬ２に達しており、ＤＴＩ領域４の底面は、半導体領域ＷＬ２の厚さの途中に位置している。素子領域１Ａを囲むように配置されたＤＴＩ領域４は、素子領域１Ａを電気的に分離する機能を有し、素子領域２Ａを囲むように配置されたＤＴＩ領域４は、素子領域２Ａを電気的に分離する機能を有している。
【0051】
また、ｎ型ドレイン領域ＤＲ１、ｎ型ソース領域ＳＲ１、ｐ型半導体領域ＰＲ、ｎ型半導体領域ＤＮ（特にｎ型半導体領域ＤＮ１）、ｎ型ドレイン領域ＤＲ２およびｎ型ソース領域ＳＲ２の各上部（表層部）に、それぞれ金属シリサイド層（図示せず）が形成されている場合もあり得る。この金属シリサイド層は、サリサイド（Salicide：Self Aligned Silicide）技術を用いて形成することができる。
【0052】
次に、半導体基板ＳＢ上の構造について説明する。
【0053】
半導体基板ＳＢの表面ＳＢａ上には、ゲート電極ＧＥ１，ＧＥ２を覆うように、絶縁膜として層間絶縁膜ＩＬが形成されている。層間絶縁膜ＩＬは、例えば酸化シリコン膜からなる。相対的に薄い窒化シリコン膜と、該窒化シリコン上の相対的に厚い酸化シリコン膜との積層膜により、層間絶縁膜ＩＬを形成することもできる。層間絶縁膜ＩＬの上面は平坦化されている。
【0054】
層間絶縁膜ＩＬには、コンタクトホール（貫通孔）が形成され、コンタクトホール内には、タングステン（Ｗ）膜を主体とする導電性のプラグ（コンタクトプラグ）ＰＧが形成されている（埋め込まれている）。プラグＰＧは複数設けられており、各プラグＰＧは層間絶縁膜ＩＬを貫通している。プラグＰＧは、ｎ型ソース領域ＳＲ１、ｎ型ドレイン領域ＤＲ１、ｐ型半導体領域ＰＲ、ｎ型半導体領域ＤＮ１、ｎ型ソース領域ＳＲ２およびｎ型ドレイン領域ＤＲ２のそれぞれ上に形成されている。
【0055】
ここで、ｎ型ドレイン領域ＤＲ１上に配置されてそのｎ型ドレイン領域ＤＲ１と電気的に接続されたプラグＰＧを、プラグＰＧＤと称することとする。また、ｎ型半導体領域ＤＮ１上に配置されてそのｎ型半導体領域ＤＮ１と電気的に接続されたプラグＰＧを、プラグＰＧＮと称することとする。
【0056】
また、プラグＰＧは、ゲート電極ＧＥ１，ＧＥ２のそれぞれ上にも配置され得るが、図１の断面図では、ゲート電極ＧＥ１，ＧＥ２上のプラグＰＧは図示されない。
【0057】
ｎ型ドレイン領域ＤＲ１上に配置されたプラグＰＧは、ｎ型ドレイン領域ＤＲ１と接することで、ｎ型ドレイン領域ＤＲ１と電気的に接続される。ｎ型ソース領域ＳＲ１上に配置されたプラグＰＧは、ｎ型ソース領域ＳＲ１と接することで、ｎ型ソース領域ＳＲ１と電気的に接続される。ｐ型半導体領域ＰＲ上に配置されたプラグＰＧは、ｐ型半導体領域ＰＲと接することで、ｐ型半導体領域ＰＲと電気的に接続され、更にそのｐ型半導体領域ＰＲを介してｐ型半導体領域ＰＢと電気的に接続される。ｎ型半導体領域ＤＮ１上に配置されたプラグＰＧＮは、ｎ型半導体領域ＤＮ１と接することで、ｎ型半導体領域ＤＮ１と電気的に接続される。ｎ型ソース領域ＳＲ２上に配置されたプラグＰＧは、ｎ型ソース領域ＳＲ２と接することで、ｎ型ソース領域ＳＲ２と電気的に接続される。ｎ型ドレイン領域ＤＲ２上に配置されたプラグＰＧは、ｎ型ドレイン領域ＤＲ２と接することで、ｎ型ドレイン領域ＤＲ２と電気的に接続される。
【0058】
なお、ｎ型ドレイン領域ＤＲ１、ｎ型ソース領域ＳＲ１、ｐ型半導体領域ＰＲ、ｎ型半導体領域ＤＮ１、ｎ型ドレイン領域ＤＲ２およびｎ型ソース領域ＳＲ２の各上部（表層部）に金属シリサイド層（図示せず）を形成した場合は、各プラグＰＧはその金属シリサイド層と接し、その金属シリサイド層を介して金属シリサイド層の下の各領域に電気的に接続される。
【0059】
プラグＰＧが埋め込まれた層間絶縁膜ＩＬ上には、アルミニウム（Ａｌ）またはアルミニウム合金などを主体とする導電膜からなる配線（第１層配線）Ｍ１が形成されている。配線Ｍ１は、アルミニウム配線が好適であるが、他の金属材料を用いた配線、例えばタングステン配線または銅配線とすることもできる。各プラグＰＧは、配線Ｍ１と電気的に接続される。
【0060】
配線Ｍ１は、プラグＰＧを介してｎ型ソース領域ＳＲ１に電気的に接続するソース配線Ｍ１Ｓと、プラグＰＧＤを介してｎ型ドレイン領域ＤＲ１に電気的に接続するドレイン配線Ｍ１Ｄと、プラグＰＧＮを介してｎ型半導体領域ＤＮ１に電気的に接続する配線Ｍ１Ｎと、を有している。
【0061】
ソース配線Ｍ１Ｓは、ｐ型半導体領域ＰＲ上に配置されたプラグＰＧを介してｐ型半導体領域ＰＲと電気的に接続されている。すなわち、ソース配線Ｍ１Ｓは、ｎ型ソース領域ＳＲ１上に配置されたプラグＰＧとｐ型半導体領域ＰＲ上に配置されたプラグＰＧの両方に電気的に接続されている。このため、ｎ型ソース領域ＳＲ１上に配置されたプラグＰＧからｎ型ソース領域ＳＲ１に供給される電位と、ｐ型半導体領域ＰＲ上に配置されたプラグＰＧからｐ型半導体領域ＰＲに供給される電位とは、互いに同じである。従って、ソース配線Ｍ１ＳからプラグＰＧ（ｎ型ソース領域ＳＲ上に配置されたプラグＰＧ）を介してｎ型ソース領域ＳＲ１に供給される電位（ソース電位）と同じ電位が、ソース配線Ｍ１ＳからプラグＰＧ（ｐ型半導体領域ＰＲ上に配置されたプラグＰＧ）を介してｐ型半導体領域ＰＲに供給され、更にｐ型半導体領域ＰＲからｐ型半導体領域ＰＢに供給される。
【0062】
配線Ｍ１は、プラグＰＧを介してｎ型ソース領域ＳＲ２に電気的に接続する配線と、プラグＰＧを介してｎ型ドレイン領域ＤＲ２に電気的に接続する配線も有している。また、配線Ｍ１は、プラグＰＧを介してゲート電極ＧＥ１に電気的に接続するゲート配線と、プラグＰＧを介してゲート電極ＧＥ２に電気的に接続するゲート配線とを更に有しているが、それらのゲート配線は、図１の断面図では図示されない。
【0063】
層間絶縁膜ＩＬおよび配線Ｍ１よりも上層の構造については、ここではその図示および説明は省略する。
【0064】
また、素子領域１Ａに形成されたＬＤＭＯＳＦＥＴ１は、複数の単位ＬＤＭＯＳＦＥＴを並列に接続した構成であってもよい。また、素子領域２Ａに形成されたＭＩＳＦＥＴ２は、単数であっても複数であってもよい。
【0065】
また、本実施の形態では、素子領域２Ａにｎチャネル型のＭＩＳＦＥＴ２を形成した場合について説明したが、素子領域２Ａにｎチャネル型のＭＩＳＦＥＴ２の代わりにｐチャネル型のＭＩＳＦＥＴを形成することもできる。その場合は、上記ｐ型ウエルＰＷはｎ型ウエルとなり、上記ｎ型ソース領域ＳＲ２およびｎ型ドレイン領域ＤＲ２は、ｐ型ソース領域およびｐ型ドレイン領域となる。また、素子領域２Ａに、ｎチャネル型のＭＩＳＦＥＴとｐチャネル型のＭＩＳＦＥＴの両方を形成することもできる。
【0066】
＜検討の経緯について＞
図３は、電力変換回路の一例としてのインバータ回路ＩＮＶを示す回路図である。
図３は、電力変換回路の一例としてのインバータ回路ＩＮＶを示す回路図である。
【0067】
図３に示されるインバータ回路ＩＮＶは、直列に接続されたパワートランジスタ（ハイサイドトランジスタ）ＴＲ１とパワートランジスタ（ロウサイドトランジスタ）ＴＲ２とを有している。パワートランジスタＴＲ１，ＴＲ２は、電力スイッチング素子であり、パワートランジスタＴＲ１は、ハイサイドスイッチ（高電位側スイッチ）用のトランジスタであり、パワートランジスタＴＲ２は、ロウサイドスイッチ（低電位側スイッチ）用のトランジスタである。本実施の形態の半導体装置が備えるＬＤＭＯＳＦＥＴ１は、パワートランジスタＴＲ１またはパワートランジスタＴＲ２として用いることができる。
【0068】
パワートランジスタＴＲ１とパワートランジスタＴＲ２とは、端子Ｔ１と端子Ｔ２との間に直列に接続されており、パワートランジスタＴＲ１のドレイン（Ｄ１）が端子Ｔ１と接続され、パワートランジスタＴＲ１のソース（Ｓ１）がパワートランジスタＴＲ２のドレイン（Ｄ２）と接続され、パワートランジスタＴＲ２のソース（Ｓ２）が端子Ｔ２と接続されている。端子Ｔ３は、パワートランジスタＴＲ１のソース（Ｓ１）とパワートランジスタＴＲ２のドレイン（Ｄ２）の両方に、電気的に接続されている。端子Ｔ１には、電源（バッテリ）などから電源電位（ＶＩＮ）が供給される。端子Ｔ２には、電源電位よりも低い基準電位、例えばグランド電位（ＧＮＤ）が供給される。端子Ｔ３は、出力用の端子である。端子Ｔ３は、負荷に接続されるが、例えばモータなどで用いられるコイルＣＬに接続される。
【0069】
パワートランジスタＴＲ１のゲート（Ｇ１）とパワートランジスタＴＲ２のゲート（Ｇ２）は、駆動回路に接続され、駆動回路からパワートランジスタＴＲ１，ＴＲ２の各ゲート（Ｇ１，Ｇ２）にゲート電圧が供給される。パワートランジスタＴＲ１のゲート（Ｇ１）に供給されるゲート電圧と、パワートランジスタＴＲ２のゲート（Ｇ２）に供給されるゲート電圧とを制御することにより、パワートランジスタＴＲ１，ＴＲ２の動作を制御することができる。
【0070】
ここで、図３に示されるインバータ回路ＩＮＶの動作の一部について説明する。
【0071】
インバータ回路ＩＮＶのスタンバイ時には、パワートランジスタＴＲ１のゲート電圧とパワートランジスタＴＲ２のゲート電圧は、それぞれ閾値電圧よりも低い（例えば０Ｖ）ため、パワートランジスタＴＲ１，ＴＲ２はどちらもオフ状態（非導通状態）となり、コイルＣＬに電流は流れない。
【0072】
次に、パワートランジスタＴＲ２のゲート電圧を閾値電圧よりも低く（例えば０Ｖ）したままで、パワートランジスタＴＲ１のゲート（Ｇ１）に閾値電圧以上のゲート電圧を供給すると、パワートランジスタＴＲ１はオン状態（導通状態）となり、パワートランジスタＴＲ２はオフ状態（非導通状態）となる。図４の回路図は、この状態が示されている。この状態（図４）では、電源電圧ＶＩＮが供給される端子Ｔ１から、パワートランジスタＴＲ１および端子Ｔ３を通って、コイルＣＬに電流ＩＯＮが流れる。
【0073】
次に、パワートランジスタＴＲ２のゲート電圧を閾値電圧よりも低く（例えば０Ｖ）したままで、パワートランジスタＴＲ１のゲート電圧を閾値電圧以上の電圧から閾値電圧よりも低い電圧（例えば０Ｖ）に低下させた場合を考える。この場合、パワートランジスタＴＲ１がオンで、かつ、パワートランジスタＴＲ２がオフの状態から、パワートランジスタＴＲ１，ＴＲ２はどちらもオフの状態に移行する。このとき、コイルＣＬの磁束密度の変化を抑制するような起電力が働き、端子Ｔ３が負電位となって端子Ｔ３からコイルＣＬに電流ＩＯＦが流れる過渡的な状態が発生する。図５の回路図は、この過渡的な状態が示されている。この過渡的な状態（端子Ｔ３が負電位となる状態）は、時間の経過とともに収まって解消される。すなわち、この過渡的な状態（端子Ｔ３が負電位となる状態）は、パワートランジスタＴＲ１がオンで、かつ、パワートランジスタＴＲ２がオフの状態から、パワートランジスタＴＲ１，ＴＲ２がどちらもオフの状態に切り換えた時に、一時的に発生することになる。コイルＣＬに流れる電流ＩＯＦの供給源は、端子Ｔ２から、パワートランジスタＴＲ２に形成される寄生ダイオードを通って端子Ｔ３に流れる電流と、パワートランジスタＴＲ２が形成された半導体基板から端子Ｔ３側へ供給された電流とで構成される。つまり、図５に示される上記過渡的な状態（端子Ｔ３が負電位となる状態）では、パワートランジスタＴＲ２が形成された半導体基板から端子Ｔ３側へ電流が供給されることを反映して、パワートランジスタＴＲ２が形成された半導体基板において、パワートランジスタＴＲ２のドレイン（Ｄ２）から半導体基板に電子が注入されることになる。
【0074】
上記過渡的な状態（端子Ｔ３が負電位となる状態）は、パワートランジスタＴＲ２のソース（Ｓ２）がグランド電位（ＧＮＤ）で、パワートランジスタＴＲ２のドレイン（Ｄ２）が負電位となる状態に対応している。パワートランジスタＴＲ２として、本実施の形態の半導体装置のＬＤＭＯＳＦＥＴ１を用いた場合には、図５に示される上記過渡的な状態（端子Ｔ３が負電位となる状態）では、ＬＤＭＯＳＦＥＴ１のドレイン領域（ｎ型ドレイン領域ＤＲ１）が負電位となる。
【0075】
ＬＤＭＯＳＦＥＴ１のドレイン領域（ｎ型ドレイン領域ＤＲ１）が負電位になると、そのドレイン領域から半導体基板ＳＢ内に電子が注入される。別の見方をすると、ｎ型ドレイン領域ＤＲ１から半導体基板ＳＢ内に電子が注入されることを反映して、ホール（正孔）がｎ型ドレイン領域ＤＲ１からプラグＰＧＤ１に移動し、更にドレイン配線Ｍ１Ｄ１などを通って半導体装置の外部の端子Ｔ３に移動することで、端子Ｔ３からコイルＣＬに電流ＩＯＦが流れ得る。
【0076】
ＬＤＭＯＳＦＥＴ１のドレイン領域（ｎ型ドレイン領域ＤＲ１）が負電位になったときに、ＬＤＭＯＳＦＥＴ１のドレイン領域（ｎ型ドレイン領域ＤＲ１）から半導体基板ＳＢ内に電子が注入されることに起因して、素子領域２Ａに形成されているＭＩＳＦＥＴ２に悪影響が生じてしまうことは、半導体装置の性能の低下を招くため、望ましくない。
【0077】
【0078】
図６に示される検討例の場合は、上記半導体基板ＳＢに相当する半導体基板ＳＢ１０１は、以下の点が上記半導体基板ＳＢと相違している。
【0079】
すなわち、図６に示される検討例の半導体装置を構成する半導体基板ＳＢ１０１は、上記ｎ型基板領域ＫＢに相当するｐ型基板領域ＫＢ１０１を有しているが、ｐ型基板領域ＫＢ１０１は、ｎ型ではなくｐ型である。ｐ型基板領域ＫＢ１０１は、半導体基板ＳＢ１０１のベースとなる半導体基板により形成されている。このため、図６の検討例の半導体装置を製造する際には、ｐ型の半導体基板が用いられる。また、検討例の半導体基板ＳＢ１０１において、ｐ型基板領域ＳＢ１０１とｎ型埋込層ＢＬとの間のｐ型半導体領域ＷＬ１０１は、ｎ型ではなくｐ型である。図６の検討例の場合は、上記ｎ型半導体領域ＷＬ１と上記半導体領域ＷＬ２とを合わせたもの全体が、ｐ型半導体領域ＷＬ１０１となっている。ｐ型半導体領域ＷＬ１０１の不純物濃度（ｐ型不純物濃度）は、ｐ型基板領域ＫＢ１０１の不純物濃度（ｐ型不純物濃度）よりも低い。ｎ型埋込層ＢＬとｎ型埋込層ＢＬよりも上の構造については、図６の半導体基板ＳＢ１０１も上記図１の半導体基板ＳＢとほぼ同様であるので、ここではその繰り返しの説明は省略する。
【0080】
このため、図６の場合は、半導体基板ＳＢ１０１において、ｐ型半導体領域ＥＰ１およびｎ型半導体領域ＤＮ１の下方には、ｎ型埋込層ＢＬとｐ型半導体領域ＷＬ１０１とｐ型基板領域ＫＢ１０１とがこの順序で存在している。また、図６の場合は、半導体基板ＳＢ１０１において、ｐ型半導体領域ＥＰ２の下方には、ｎ型埋込層ＢＬとｐ型半導体領域ＷＬ１０１とｐ型基板領域ＫＢ１０１とがこの順序で存在している。従って、図６の場合は、半導体基板ＳＢ１０１において、ｐ型半導体領域ＥＰ１およびｎ型半導体領域ＤＮ１の下にｎ型埋込層ＢＬが存在し、更にその下には、ｎ型ではなくｐ型の領域（ｐ型半導体領域ＷＬ１０１およびｐ型基板領域ＫＢ１０１）が存在している。
【0081】
ここで、図６の検討例の半導体装置の課題について説明する。
【0082】
図２～図４を参照して説明したように、素子領域１Ａに形成されたＬＤＭＯＳＦＥＴ１をロウサイドスイッチ用のパワートランジスタＴＲ２として用いた場合には、ＬＤＭＯＳＦＥＴ１のドレイン領域（ｎ型ドレイン領域ＤＲ１）が負電位となる場合がある。ｎ型ドレイン領域ＤＲ１が負電位になったときには、ｎ型ドレイン領域ＤＲ１から半導体基板ＳＢ１０１に電子が注入されるが、注入された電子は、ｐ型半導体領域ＥＰ１を通ってｐ型半導体領域ＥＰ１の下のｎ型埋込層ＢＬに注入され、更にｎ型埋込層ＢＬからｎ型埋込層ＢＬの下のｐ型半導体領域ＷＬ１０１およびｐ型基板領域ＫＢ１０１に電子が注入される。ｎ型ドレイン領域ＤＲ１が負電位になると、その影響でｐ型半導体領域ＥＰ１の下のｎ型埋込層ＢＬも負電位になりやすいことも、ｐ型半導体領域ＥＰ１の下のｎ型埋込層ＢＬから、その下のｐ型半導体領域ＷＬ１０１およびｐ型基板領域ＫＢ１０１に電子が注入される現象を促進させる。ｐ型の半導体領域では、ホールが多数キャリアで、電子は少数キャリアである。このため、ｐ型半導体領域ＥＰ１の下のｎ型埋込層ＢＬからその下のｐ型領域（ｐ型半導体領域ＷＬ１０１およびｐ型基板領域ＫＢ１０１）に電子が注入されると、注入された電子は、少数キャリアとして振舞うため、ホールと再結合して消滅するまでは、ｐ型領域内を拡散によって移動し得る。このため、ｐ型半導体領域ＥＰ１の下のｎ型埋込層ＢＬからその下のｐ型領域（ｐ型半導体領域ＷＬ１０１およびｐ型基板領域ＫＢ１０１）に電子が注入されると、注入された電子は、ｎ型埋込層ＢＬの下のｐ型領域（ｐ型半導体領域ＷＬ１０１およびｐ型基板領域ＫＢ１０１）内をかなりの距離、移動する可能性がある。その結果、電子がｎ型埋込層ＢＬの下のｐ型領域（ｐ型半導体領域ＷＬ１０１およびｐ型基板領域ＫＢ１０１）内を、ｐ型半導体領域ＥＰ２の下方の位置まで移動し、ｎ型埋込層ＢＬを通ってｐ型半導体領域ＥＰ２に注入される可能性がある。つまり、図６の場合、ＬＤＭＯＳＦＥＴ１のドレイン領域（ｎ型ドレイン領域ＤＲ１）が負電位になると、そのドレイン領域から半導体基板ＳＢに電子が注入され、電子が図６の矢印ＹＧ１０１の経路で移動して、ｐ型半導体領域ＥＰ２に注入される可能性がある。電子が図６の矢印ＹＧ１０１の経路で移動して、ｐ型半導体領域ＥＰ２に注入されることは、素子領域２Ａに形成されたＭＩＳＦＥＴ２の特性に影響を与える虞があり、半導体装置の性能低下につながるため、望ましくない。
【0083】
そこで、ＬＤＭＯＳＦＥＴ１のドレイン領域（ｎ型ドレイン領域ＤＲ１）が負電位になったときに、電子が図６の矢印ＹＧ１０１の経路で移動してｐ型半導体領域ＥＰ２に注入されることを防ぐために、素子領域１Ａと素子領域２Ａとの間の距離を大きくすることが考えられる。素子領域１Ａと素子領域２Ａとの間の距離を大きくするほど、ＬＤＭＯＳＦＥＴ１のドレイン領域（ｎ型ドレイン領域ＤＲ１）が負電位になったときに、電子が図６の矢印ＹＧ１０１の経路で移動してｐ型半導体領域ＥＰ２に注入される確率は低下する。しかしながら、素子領域１Ａと素子領域２Ａとの間の距離を大きくすることは、半導体装置の平面寸法を増大させ、半導体装置の大型化につながるため、望ましくない。
【0084】
このため、素子領域１Ａと素子領域２Ａとの間の距離を大きくしなくとも、ＬＤＭＯＳＦＥＴ１のドレイン領域（ｎ型ドレイン領域ＤＲ１）が負電位になったときに、電子が図６の矢印ＹＧ１０１の経路で移動してｐ型半導体領域ＥＰ２に注入されるのを防ぐことが望まれる。
【0085】
＜主要な特徴と効果について＞
図７は、本実施の形態の半導体装置の説明図である。図７は、上記図１と同じ断面が示されているが、理解を簡単にするために、図７では、層間絶縁膜ＩＬおよび配線Ｍ１の図示は省略している。また、図７では、プラグＰＧＤ，ＰＤＮ以外のプラグＰＧの図示も省略している。また、図７では、ｎ型基板領域ＫＢとｎ型半導体領域ＷＬ１とｎ型埋込層ＢＬとにだけハッチングを付し、それ以外についてはハッチングを省略している。
図７は、本実施の形態の半導体装置の説明図である。図７は、上記図１と同じ断面が示されているが、理解を簡単にするために、図７では、層間絶縁膜ＩＬおよび配線Ｍ１の図示は省略している。また、図７では、プラグＰＧＤ，ＰＤＮ以外のプラグＰＧの図示も省略している。また、図７では、ｎ型基板領域ＫＢとｎ型半導体領域ＷＬ１とｎ型埋込層ＢＬとにだけハッチングを付し、それ以外についてはハッチングを省略している。
【0086】
本実施の形態の半導体装置は、直列に接続されたハイサイドトランジスタ（上記パワートランジスタＴＲ１）とロウサイドトランジスタ（上記パワートランジスタＴＲ２）とを有する電力変換回路に用いることができる。素子領域１Ａに形成されたＬＤＭＯＳＦＥＴ１は、ロウサイドトランジスタ（上記パワートランジスタＴＲ２）またはハイサイドトランジスタ（上記パワートランジスタＴＲ２）として用いることができるが、特に、ロウサイドトランジスタ（上記パワートランジスタＴＲ２）として用いた場合に、図６の検討例を参照して説明した課題が発生することが懸念される。
【0087】
上記図３～図５を参照して説明したように、素子領域１Ａに形成されたＬＤＭＯＳＦＥＴ１をロウサイドスイッチ用のパワートランジスタＴＲ２として用いた場合には、ＬＤＭＯＳＦＥＴ１のドレイン領域（ｎ型ドレイン領域ＤＲ１）が負電位となる場合がある。ＬＤＭＯＳＦＥＴ１のドレイン領域（ｎ型ドレイン領域ＤＲ１）が負電位になったときには、そのドレイン領域（ｎ型ドレイン領域ＤＲ１）から半導体基板ＳＢに電子が注入される。
【0088】
ＬＤＭＯＳＦＥＴ１のドレイン領域（ｎ型ドレイン領域ＤＲ１）から半導体基板ＳＢ内に電子が注入されることに起因して、半導体基板ＳＢの素子領域２Ａに形成されているＭＩＳＦＥＴ２に悪影響が生じることは、半導体装置の性能の低下を招くため、望ましくない。本実施の形態では、以下の理由により、ＬＤＭＯＳＦＥＴ１のドレイン領域（ｎ型ドレイン領域ＤＲ１）が負電位になったときに、そのドレイン領域（ｎ型ドレイン領域ＤＲ１）から半導体基板ＳＢに電子が注入されても、半導体基板ＳＢの素子領域２Ａに形成されているＭＩＳＦＥＴ２に悪影響が生じないようにしている。
【0089】
本実施の形態では、図１および図７に示されるように、半導体装置を構成する半導体基板ＳＢにおいて、ｐ型半導体領域ＥＰ１およびｎ型半導体領域ＤＮ１の下方には、ｎ型埋込層ＢＬとｎ型半導体領域ＷＬ１とｎ型基板領域ＫＢとがこの順序で存在している。このため、半導体基板ＳＢにおいて、ｐ型半導体領域ＥＰ１およびｎ型半導体領域ＤＮ１の下方の領域は、全てｎ型の領域（ｎ型埋込層ＢＬとｎ型半導体領域ＷＬ１とｎ型基板領域ＫＢとからなるｎ型の領域）となっている。
【0090】
ＬＤＭＯＳＦＥＴ１のドレイン領域（ｎ型ドレイン領域ＤＲ１）が負電位となったときには、そのドレイン領域から半導体基板ＳＢに電子が注入されるが、注入された電子は、ｐ型半導体領域ＥＰ１を通ってｐ型半導体領域ＥＰ１の下のｎ型の領域（ｎ型埋込層ＢＬとｎ型半導体領域ＷＬ１とｎ型基板領域ＫＢとからなるｎ型の領域）に注入される。ｎ型の半導体領域では、ホールが少数キャリアであり、電子は多数キャリアである。ｎ型の領域に注入された電子は、多数キャリアとして振舞うため、ｎ型の領域内に電位勾配が生じていると、その電位勾配に従って移動しやすい。
【0091】
そして、本実施の形態では、プラグＰＧＮからｎ型半導体領域ＤＮ１に、ｐ型半導体領域ＥＰ１よりも高い電位（具体的には正電位）が印加される。ここで、ｐ型半導体領域ＰＲとｐ型半導体領域ＰＢとは互いに隣接し、また、ｐ型半導体領域ＰＢとｐ型半導体領域ＥＰ１とは互いに隣接しているため、ｐ型半導体領域ＰＲとｐ型半導体領域ＰＢとｐ型半導体領域ＥＰ１とは互いに電気的に接続されている。このため、ｐ型半導体領域ＰＲ上に配置されたプラグＰＧからｐ型半導体領域ＰＲに供給された電位は、ｐ型半導体領域ＰＢおよびｐ型半導体領域ＥＰ１にも供給される。ｐ型半導体領域ＰＲ上に配置されたプラグＰＧからｐ型半導体領域ＰＲに供給される電位は、グランド電位（０Ｖ）であるため、ｐ型半導体領域ＰＢとｐ型半導体領域ＥＰ１の電位は、いずれも、ほぼグランド電位（０Ｖ）となっている。一方、プラグＰＧＮからｎ型半導体領域ＤＮ１には、正電位を印加する。結果として、プラグＰＧＮからｎ型半導体領域ＤＮ１に、ｐ型半導体領域ＥＰ１よりも高い電位が印加されることになる。
【0092】
プラグＰＧＮからｎ型半導体領域ＤＮ１に、ｐ型半導体領域ＥＰ１よりも高い電位（具体的には正電位）を印加する。これにより、ｐ型半導体領域ＥＰ１の下のｎ型の領域（ｎ型埋込層ＢＬとｎ型半導体領域ＷＬ１とｎ型基板領域ＫＢとからなるｎ型の領域）と、ｎ型半導体領域ＤＮ１の下のｎ型の領域（ｎ型埋込層ＢＬとｎ型半導体領域ＷＬ１とｎ型基板領域ＫＢとからなるｎ型の領域）と、ｎ型半導体領域ＤＮ１とにおいて、電位勾配が発生する。その電位勾配は、プラグＰＧＮに近づくにしたがって電位が徐々に高くなるような電位勾配である。ｎ型の領域では、多数キャリアである電子は電子勾配に従って移動するため、ＬＤＭＯＳＦＥＴ１のドレイン領域（ｎ型ドレイン領域ＤＲ１）が負電位となったときに、そのドレイン領域から半導体基板ＳＢに注入された電子は、図７の矢印ＹＧで示される経路で移動し、ｎ型半導体領域ＤＮ１からプラグＰＧＮに排出されることになる。すなわち、ＬＤＭＯＳＦＥＴ１のドレイン領域からｐ型半導体領域ＥＰ１を通ってｐ型半導体領域ＥＰ１の下のｎ型埋込層ＢＬに注入された電子は、ｎ型半導体領域ＷＬ１とｎ型基板領域ＫＢとからなるｎ型の領域内を電位勾配に従ってｎ型半導体領域ＤＮ１に近づくように移動し、更にｎ型埋込層ＢＬおよびｎ型半導体領域ＤＮ１内を半導体基板ＳＢの厚さ方向に（半導体基板ＳＢの表面ＳＢａに近づくように）移動して、プラグＰＧＮから半導体基板ＳＢ外に排出される。
【0093】
このため、ＬＤＭＯＳＦＥＴ１のドレイン領域（ｎ型ドレイン領域ＤＲ１）からｐ型半導体領域ＥＰ１を通ってｐ型半導体領域ＥＰ１の下のｎ型埋込層ＢＬに注入された電子は、ｐ型の領域を通らずにｎ型の領域のみを通ってｎ型半導体領域ＤＮ１に移動し、ｎ型半導体領域ＤＮ１からプラグＰＧＮに排出され得る。従って、ＬＤＭＯＳＦＥＴ１のドレイン領域が負電位になったときには、そのドレイン領域から半導体基板ＳＢに注入された電子を、ｎ型半導体領域ＤＮ１からプラグＰＧＮに的確に排出させることができ、その結果、ＬＤＭＯＳＦＥＴ１のドレイン領域から半導体基板ＳＢに注入された電子は、半導体領域ＷＬ２やｐ型半導体領域ＥＰ２に到達せずにすむ。このため、ＬＤＭＯＳＦＥＴ１のドレイン領域が負電位になったときに、そのドレイン領域から半導体基板ＳＢに電子が注入されても、半導体基板ＳＢの素子領域２Ａに形成されているＭＩＳＦＥＴ２の特性に影響が生じないで済む。従って、半導体装置の性能を向上させることができる。
【0094】
上記図６の検討例の場合は、ＬＤＭＯＳＦＥＴ１のドレイン領域が負電位になったときに、ドレイン領域から半導体基板ＳＢに注入された電子は、ｐ型半導体領域ＥＰ１の下のｎ型埋込層ＢＬに注入され、更にｎ型埋込層ＢＬからｎ型埋込層ＢＬの下のｐ型領域（ｐ型半導体領域ＷＬ１０１およびｐ型基板領域ＫＢ１０１）に注入されるため、ｐ型領域内を少数キャリアとして拡散する。このため、たとえｐ型領域（ｐ型半導体領域ＷＬ１０１およびｐ型基板領域ＫＢ１０１）内に電位勾配が発生していたとしても、ｐ型領域内を比較的ランダムに移動しやすい。このため、上記図６の検討例の場合は、ＬＤＭＯＳＦＥＴ１のドレイン領域が負電位になったときに、ドレイン領域から半導体基板ＳＢに注入された電子を、ｎ型半導体領域ＤＮ１からプラグＰＧＮに十分に排出させることは難しい。
【0095】
それに対して、本実施の形態の場合は、ＬＤＭＯＳＦＥＴ１のドレイン領域（ｎ型ドレイン領域ＤＲ１）からｐ型半導体領域ＥＰ１を通ってｐ型半導体領域ＥＰ１の下のｎ型埋込層ＢＬに注入された電子は、ｐ型領域を通らずにｎ型領域のみを通ってｎ型半導体領域ＤＮ１からプラグＰＧＮに排出されるため、ｎ型領域内を多数キャリアとして電位勾配に従って移動することができる。このため、ＬＤＭＯＳＦＥＴ１のドレイン領域から半導体基板ＳＢに注入された電子を、ｎ型半導体領域ＤＮ１からプラグＰＧＮに的確に排出させることができる。
【0096】
また、本実施の形態では、ＬＤＭＯＳＦＥＴ１のドレイン領域から半導体基板ＳＢに注入された電子を、ｎ型半導体領域ＤＮ１からプラグＰＧＮに的確に排出させることができるため、素子領域１Ａと素子領域２Ａとの間の距離を小さくすることができる。このため、半導体装置の小型化（小面積化）を図ることができる。
【0097】
本実施の形態では、素子領域１Ａと素子領域２Ａとの間の距離を大きくしなくとも、ＬＤＭＯＳＦＥＴ１のドレイン領域が負電位になったときに、ＬＤＭＯＳＦＥＴ１のドレイン領域から半導体基板ＳＢに注入された電子が半導体基板ＳＢ内を移動してｐ型半導体領域ＥＰ２に注入されるのを防ぐことができる。このため、半導体装置の性能向上と小型化（小面積化）を両立させることができる。
【0098】
また、平面視において、ｐ型半導体領域ＥＰ１とｐ型半導体領域ＥＰ２との間にｎ型半導体領域ＤＮ１が介在している。また、平面視において、素子領域１Ａと素子領域２Ａとの間にｎ型半導体領域ＤＮ１が介在している。このため、平面視において、ｐ型半導体領域ＥＰ１（素子領域１Ａ）からｐ型半導体領域ＥＰ２（素子領域２Ａ）に至る経路の途中に、ｎ型半導体領域ＤＮ１が存在することになる。これにより、ＬＤＭＯＳＦＥＴ１のドレイン領域が負電位になったときに、ＬＤＭＯＳＦＥＴ１のドレイン領域から半導体基板ＳＢに注入された電子が半導体基板ＳＢ内を移動してｐ型半導体領域ＥＰ２に注入されるのを防ぐことができる。
【0099】
また、平面視において、ｐ型半導体領域ＥＰ１とｐ型半導体領域ＥＰ２との間にプラグＰＧＮが配置されていることが好ましい。また、平面視において、素子領域１Ａと素子領域２Ａとの間にプラグＰＧＮが配置されていることが好ましい。これにより、平面視において、ｐ型半導体領域ＥＰ１からｐ型半導体領域ＥＰ２に至る経路の途中に、電子の排出部（取り出し部）として機能するプラグＰＧＮが存在することになる。これにより、ＬＤＭＯＳＦＥＴ１のドレイン領域が負電位になったときに、ＬＤＭＯＳＦＥＴ１のドレイン領域から半導体基板ＳＢに注入された電子が半導体基板ＳＢ内を移動してｐ型半導体領域ＥＰ２に注入されるのを、的確に防ぐことができる。
【0100】
また、平面視において、ｎ型半導体領域ＤＮ１は、ｐ型半導体領域ＥＰ１を囲んでいることがより好ましく、すなわち、ｎ型半導体領域ＤＮ１は、素子領域１Ａを囲んでいることがより好ましい。これにより、ｐ型半導体領域ＥＰ２（素子領域２Ａ）が半導体基板ＳＢのどの位置に配置されたとしても、平面視において、ｐ型半導体領域ＥＰ１（素子領域１Ａ）とｐ型半導体領域ＥＰ２（素子領域２Ａ）との間にｎ型半導体領域ＤＮ１が介在することになる。これにより、ＬＤＭＯＳＦＥＴ１のドレイン領域（ｎ型ドレイン領域ＤＲ１）が負電位になったときに、ＬＤＭＯＳＦＥＴ１のドレイン領域から半導体基板ＳＢに注入された電子が半導体基板ＳＢ内を移動してｐ型半導体領域ＥＰ２に注入されるのを、より的確に防ぐことができる。また、半導体基板ＳＢにおいて、ｐ型半導体領域ＥＰ１（素子領域１Ａ）とｐ型半導体領域ＥＰ２（素子領域２Ａ）とを効率的に配置することができるため、設計の自由度を向上させることができ、また、半導体装置の小型化（小面積化）に有利となる。
【0101】
また、プラグＰＧＮからｎ型半導体領域ＤＮ１に正電位が印加されるが、プラグＰＧＮからｎ型半導体領域ＤＮ１への印加電圧は、５Ｖ以上であればより好ましい。また、プラグＰＧＮからｎ型半導体領域ＤＮ１への印加電圧は、上記電源電位ＶＩＮとすることもできる。これにより、プラグＰＧＮからｎ型半導体領域ＤＮ１への印加電圧を高くすることができるため、ＬＤＭＯＳＦＥＴ１のドレイン領域から半導体基板ＳＢに注入された電子を、ｎ型半導体領域ＤＮ１からプラグＰＧＮに排出させる作用を高めることができる。
【0102】
【0103】
【0104】
すなわち、本実施の形態２では、半導体基板ＳＢにＤＴＩ領域４は形成されていない。本実施の形態２では、半導体基板ＳＢにおいて、平面視でｐ型半導体領域ＥＰ１を囲むようにｎ型半導体領域ＤＮ１が形成され、平面視でｐ型半導体領域ＥＰ２を囲むようにｎ型半導体領域ＤＮ２が形成されており、ｎ型半導体領域ＤＮ１とｎ型半導体領域ＤＮ２との間に、ｐ型半導体領域ＤＰが配置されている。このため、ｐ型半導体領域ＥＰ１の底面はｎ型埋込層ＢＬで覆われ、ｐ型半導体領域ＥＰ１の側面はｎ型半導体領域ＤＮ１で覆われ、ｐ型半導体領域ＥＰ２の底面はｎ型埋込層ＢＬで覆われ、ｐ型半導体領域ＥＰ２の側面はｎ型半導体領域ＤＮ２で覆われている。ｐ型半導体領域ＥＰ１とｐ型半導体領域ＥＰ２との間には、ｎ型半導体領域ＤＮ１とｐ型半導体領域ＤＰとｎ型半導体領域ＤＮ２とが順に配置されており、ｎ型半導体領域ＤＮ１とｎ型半導体領域ＤＮ２との間にｐ型半導体領域ＤＰが介在している。ｎ型半導体領域ＤＮ２は、ＳＴＩ領域３の底面に達している。
【0105】
ｐ型半導体領域ＤＰは、ｎ型埋込層ＢＬを貫通して半導体領域ＷＬ２に達している。すなわち、ｐ型半導体領域ＥＰ１の下のｎ型埋込層ＢＬと、ｐ型半導体領域ＥＰ２の下のｎ型埋込層ＢＬとは、互いに分離されており、ｐ型半導体領域ＥＰ１の下のｎ型埋込層ＢＬと、ｐ型半導体領域ＥＰ２の下のｎ型埋込層ＢＬとの間には、ｐ型半導体領域ＤＰの一部（下部）が介在している。ｐ型半導体領域ＤＰは、半導体領域ＷＬ２から半導体基板ＳＢの表面ＳＢａに達しており、半導体基板ＳＢの厚さ方向に延在している。ｐ型半導体領域ＤＰの下面（底面）は、半導体領域ＷＬ２の上面に達し、ｐ型半導体領域ＤＰの上面は、半導体基板ＳＢの表面ＳＢａに達している。また、上記実施の形態１では、半導体領域ＷＬ２の導電型は任意であったが、本実施の形態２では、半導体領域ＷＬ２の導電型は、ｐ型である。
【0106】
他の構成は、本実施の形態２の半導体装置も、上記実施の形態１の半導体装置とほぼ同様であるので、ここではその繰り返しの説明は省略する。
【0107】
本実施の形態２では、半導体基板ＳＢにＤＴＩ領域４は形成されていなくとも、素子領域１Ａに形成されたＬＤＭＯＳＦＥＴ１と、素子領域２Ａに形成されたＭＩＳＦＥＴ２とを、ＰＮ接合分離分離構造により電気的に分離することができる。
【0108】
上記実施の形態１と同様に、本実施の形態２においても、半導体装置を構成する半導体基板ＳＢにおいて、ｐ型半導体領域ＥＰ１およびｎ型半導体領域ＤＮ１の下方には、ｎ型埋込層ＢＬとｎ型半導体領域ＷＬ１とｎ型基板領域ＫＢとがこの順序で存在している。このため、半導体基板ＳＢにおいて、ｐ型半導体領域ＥＰ１およびｎ型半導体領域ＤＮ１の下方の領域は、全てｎ型の領域（ｎ型埋込層ＢＬとｎ型半導体領域ＷＬ１とｎ型基板領域ＫＢとからなるｎ型の領域）となっている。これにより、ＬＤＭＯＳＦＥＴ１のドレイン領域（ｎ型ドレイン領域ＤＲ１）が負電位となったときに、ＬＤＭＯＳＦＥＴ１のドレイン領域（ｎ型ドレイン領域ＤＲ１）からｐ型半導体領域ＥＰ１を通ってｐ型半導体領域ＥＰ１の下のｎ型埋込層ＢＬに注入された電子は、ｐ型領域を通らずにｎ型領域のみを通ってｎ型半導体領域ＤＮ１からプラグＰＧＮに排出される。この際、電子は、ｎ型領域内を多数キャリアとして電位勾配に従って移動することができる。このため、ＬＤＭＯＳＦＥＴ１のドレイン領域から半導体基板ＳＢに注入された電子を、ｎ型半導体領域ＤＮ１からプラグＰＧＮに的確に排出させることができる。その結果、半導体装置の性能を向上させることができる。また、半導体装置の小型化（小面積化）を図ることができる。
【0109】
【0110】
【0111】
すなわち、本実施の形態３の半導体装置は、バイポーラトランジスタ５を更に備えている。このため、半導体基板ＳＢの表面ＳＢａは、バイポーラトランジスタ５が形成された領域である素子領域５Ａを更に含んでいる。バイポーラトランジスタ５は、アナログ回路などに用いることができる。
【0112】
本実施の形態３の半導体装置を構成する半導体基板ＳＢは、ｎ型基板領域ＫＢ上に配置されたｐ型半導体領域ＷＬ３を有しており、ｎ型埋込層ＢＬはｐ型半導体領域ＷＬ３上にも形成されている。ｎ型半導体領域ＷＬ１と半導体領域ＷＬ２とｐ型半導体領域ＷＬ３とは、ｎ型基板領域ＫＢ上の互いに異なる位置に配置されている。また、本実施の形態３では、半導体基板ＳＢにおいて、ｎ型埋込層ＢＬ上にｎ型半導体領域ＥＰ３が形成されている。ｐ型半導体領域ＥＰ１とｐ型半導体領域ＥＰ２とｎ型半導体領域ＥＰ３とは、ｎ型埋込層ＢＬ上に互いに離間して形成されている。平面視において、ｎ型半導体領域ＥＰ３はｎ型半導体領域ＤＮに囲まれている。このため、ｎ型半導体領域ＥＰ３の底面は、ｎ型埋込層ＢＬと接し、ｎ型半導体領域ＥＰ３の側面は、ｎ型半導体領域ＤＮと接している。言い換えると、ｎ型半導体領域ＥＰ３の底面は、ｎ型埋込層ＢＬで覆われ、ｎ型半導体領域ＥＰ３の側面は、ｎ型半導体領域ＤＮで覆われている。ｎ型半導体領域ＥＰ３の下方には、ｎ型埋込層ＢＬとｐ型半導体領域ＷＬ３とｎ型基板領域ＫＢとがこの順序で存在している。素子領域５Ａは、平面視においてｎ型半導体領域ＥＰ３と重なっている。素子領域５Ａに形成されたバイポーラトランジスタ５のｎ型エミッタ領域ＥＭおよびｐ型ベース領域ＢＳ１，ＢＳ２は、平面視においてｎ型半導体領域ＥＰ３内に形成されている。
【0113】
次に、素子領域５Ａに形成されたバイポーラトランジスタ５の構成について説明する。
【0114】
半導体基板ＳＢにおいて、ｎ型半導体領域ＥＰ３の上部（上層部）には、ｐ型ベース領域ＢＳ１が形成されている。ｐ型ベース領域ＢＳ１は、半導体基板ＳＢの表面ＳＢａに達している。ｐ型ベース領域ＢＳ１の底面は、ｎ型半導体領域ＥＰ３と接している。また、半導体基板ＳＢにおいて、ｐ型ベース領域ＢＳ内に、ｎ型エミッタ領域ＥＭおよびｐ型ベース領域ＢＳ２が形成されている。ｐ型ベース領域ＢＳ２の不純物濃度（ｐ型不純物濃度）は、ｐ型ベース領域ＢＳ１の不純物濃度（ｐ型不純物濃度）よりも高い。
【0115】
ｎ型エミッタ領域ＥＭは、バイポーラトランジスタ５のエミッタ領域として機能するｎ型半導体領域であり、ｐ型ベース領域ＢＳ１，ＢＳ２は、バイポーラトランジスタ５のベース領域として機能するｐ型半導体領域である。ｎ型半導体領域ＥＰ３は、バイポーラトランジスタ５のコレクタ領域として機能し得る。
【0116】
ｎ型エミッタ領域ＥＭ上に配置されたプラグＰＧは、ｎ型エミッタ領域ＥＭと電気的に接続される。また、ｐ型ベース領域ＢＳ２上に配置されたプラグＰＧは、ｐ型ベース領域ＢＳ２と電気的に接続される。また、ｎ型半導体領域ＥＰ３と電気的に接続されたプラグＰＧ（図９では図示されない）も形成されている。
【0117】
また、ｎ型エミッタ領域ＥＭおよびｐ型ベース領域ＢＳのそれぞれの上部（表層部）に金属シリサイド層（図示せず）が形成される場合もあり得る。
【0118】
他の構成は、本実施の形態３の半導体装置も、上記実施の形態１の半導体装置とほぼ同様であるので、ここではその繰り返しの説明は省略する。
【0119】
上記実施の形態１と同様に、本実施の形態３においても、ＬＤＭＯＳＦＥＴ１のドレイン領域（ｎ型ドレイン領域ＤＲ１）が負電位になったときには、そのドレイン領域（ｎ型ドレイン領域ＤＲ１）から半導体基板ＳＢに注入された電子を、ｎ型半導体領域ＤＮ１からプラグＰＧＮに的確に排出させることができる。その結果、ＬＤＭＯＳＦＥＴ１のドレイン領域（ｎ型ドレイン領域ＤＲ１）が負電位になったときに、そのドレイン領域（ｎ型ドレイン領域ＤＲ１）から半導体基板ＳＢに注入された電子は、半導体領域ＷＬ２やｐ型半導体領域ＥＰ２に到達せずにすみ、また、ｐ型半導体領域ＷＬ３やｎ型半導体領域ＥＰ３に到達せずにすむ。このため、ＬＤＭＯＳＦＥＴ１のドレイン領域（ｎ型ドレイン領域ＤＲ１）が負電位になったときに、そのドレイン領域（ｎ型ドレイン領域ＤＲ１）から半導体基板ＳＢに電子が注入されても、半導体基板ＳＢの素子領域２Ａに形成されているＭＩＳＦＥＴ２に悪影響が生じないで済み、また、半導体基板ＳＢの素子領域５Ａに形成されているバイポーラトランジスタ５に悪影響が生じないで済む。従って、半導体装置の性能を向上させることができる。
【0120】
また、上記実施の形態２に、本実施の形態３を適用することもできる。
【0121】
【0122】
【0123】
本実施の形態４の半導体装置は、ＬＤＭＯＳＦＥＴ１の代わりに、トレンチゲート型ＭＩＳＦＥＴ６を備えている。このため、本実施の形態４の半導体装置を構成する半導体基板ＳＢにおいて、素子領域１Ａに形成されているのは、ＬＤＭＯＳＦＥＴ１ではなくトレンチゲート型のＭＩＳＦＥＴ６である。ＬＤＭＯＳＦＥＴ１と同様に、トレンチゲート型のＭＩＳＦＥＴ６もｎ型（ｎチャネル型）のトランジスタである。
【0124】
素子領域１Ａに形成されたトレンチゲート型のＭＩＳＦＥＴ６の構成について以下に説明する。
【0125】
半導体基板ＳＢにおいて、ｐ型半導体領域ＥＰ１の上部（上層部）にｎ型半導体領域（ｎ型ドリフト層、ｎ型ウエル）ＮＤ３が形成され、ｎ型半導体領域ＮＤ３の上部（上層部）にｎ型ソース領域ＳＲ３およびｐ型半導体領域ＰＣが形成されている。ｎ型半導体領域ＮＤ３の底面および側面は、ｐ型半導体領域ＥＰ１で覆われている。
【0126】
素子領域１Ａにおいて、半導体基板ＳＢの表面ＳＢａには、ゲート電極用の溝（ゲート用トレンチ）ＧＲが形成されており、溝ＧＲ内には、ゲート絶縁膜ＧＦ３を介してトレンチゲート電極ＴＧが埋め込まれている。
【0127】
半導体基板ＳＢにおける溝ＧＲに隣接する位置において、最上層にソース領域ＳＲ３が形成され、そのソース領域ＳＲ３の下にｐ型半導体領域ＰＣが形成されており、ｐ型半導体領域ＰＣの下にはｎ型半導体領域ＮＤ３が存在している。溝ＧＲは、ソース領域ＳＲ３およびｐ型半導体領域ＰＣを貫通し、溝ＧＲの底面は、ｎ型半導体領域ＮＤ３の厚さの途中に位置している。
【0128】
また、半導体基板ＳＢにおいて、ｎ型半導体領域ＮＤ３内にｎ型ドレイン領域ＤＲ３が形成されている。ｎ型ドレイン領域ＤＲ３の不純物濃度（ｎ型不純物濃度）は、ｎ型半導体領域ＮＤ３の不純物濃度（ｎ型不純物濃度）よりも高い。ｎ型ドレイン領域ＤＲ３は、溝ＧＲの下方において、水平方向（半導体基板ＳＢの表面ＳＢａまたは裏面ＳＢｂ略平行な方向）に延在する領域と、その領域の外周部から半導体基板ＳＢの表面ＳＢａに達する領域とを一体的に有している。
【0129】
ｎ型ソース領域ＳＲ３は、トレンチゲート型のＭＩＳＦＥＴ６のソース領域として機能するｎ型半導体領域であり、ｎ型ドレイン領域ＤＲ３は、トレンチゲート型のＭＩＳＦＥＴ６のドレイン領域として機能するｎ型半導体領域であり、トレンチゲート電極ＴＧは、トレンチゲート型のＭＩＳＦＥＴ６のゲート電極として機能する。
【0130】
トレンチゲート電極ＴＧに閾値電圧以上の電圧が印加されると、溝ＧＲに隣接する部分のｐ型半導体領域ＰＣにｎ型反転層が形成される。ｎ型反転層はチャネルとなる。ｎ型ソース領域ＳＲ３とｎ型ドレイン領域ＤＲ３とが、チャネルおよびｎ型半導体領域ＮＤ３を通じて導通する。トレンチゲート型のＭＩＳＦＥＴ６は、ｎチャネル型のＭＩＳＦＥＴである。チャネル形成領域であるｐ型半導体領域ＰＣとｎ型ドレイン領域ＤＲ３との間に、ｎ型ドレイン領域ＤＲ３よりも低不純物濃度のｎ型半導体領域ＮＤ３が介在しているため、ｎ型半導体領域ＮＤ３は、ｎ型ドリフト領域として機能することができる。
【0131】
ソース領域ＳＲ３上に配置されたプラグＰＧは、ソース領域ＳＲ３と電気的に接続される。ｎ型ドレイン領域ＤＲ３上に配置されたプラグＰＧ（ＰＧＤ）は、ｎ型ドレイン領域ＤＲ３と電気的に接続される。また、トレンチゲート電極ＴＧと電気的に接続されたプラグＰＧ（図１０では図示されない）やｐ型半導体領域ＰＣと電気的に接続されたプラグＰＧ（図１０では図示されない）も形成されている。
【0132】
他の構成は、本実施の形態４の半導体装置も、上記実施の形態１の半導体装置とほぼ同様であるので、ここではその繰り返しの説明は省略する。
【0133】
上記実施の形態１と同様に、本実施の形態４においても、素子領域１Ａに形成されたＭＩＳＦＥＴ６をロウサイドスイッチ用のパワートランジスタＴＲ２（図３～図５参照）として用いた場合には、ＭＩＳＦＥＴ６のドレイン領域（ｎ型ドレイン領域ＤＲ３）が負電位となる場合がある。ＭＩＳＦＥＴ６のドレイン領域（ｎ型ドレイン領域ＤＲ３）が負電位になったときには、そのドレイン領域（ｎ型ドレイン領域ＤＲ３）から半導体基板ＳＢに電子が注入される。この電子が、半導体基板ＳＢ内を移動してｐ型半導体領域ＥＰ２に注入されてしまうと、素子領域２Ａに形成されたＭＩＳＦＥＴ２の特性に影響を与える虞があり、半導体装置の性能低下につながるため、望ましくない。すなわち、上記実施の形態１で説明した課題は、素子領域１Ａに形成された電力スイッチング素子がＬＤＭＯＳＦＥＴの場合に限定されず、素子領域１Ａに形成された電力スイッチング素子がトレンチゲート型のＭＩＳＦＥＴの場合にも生じ得る。
【0134】
上記実施の形態１と同様に、本実施の形態４においても、半導体装置を構成する半導体基板ＳＢにおいて、ｐ型半導体領域ＥＰ１およびｎ型半導体領域ＤＮ１の下方には、ｎ型埋込層ＢＬとｎ型半導体領域ＷＬ１とｎ型基板領域ＫＢとがこの順序で存在している。このため、半導体基板ＳＢにおいて、ｐ型半導体領域ＥＰ１およびｎ型半導体領域ＤＮ１の下方の領域は、全てｎ型の領域（ｎ型埋込層ＢＬとｎ型半導体領域ＷＬ１とｎ型基板領域ＫＢとからなるｎ型の領域）となっている。これにより、ＭＩＳＦＥＴ６のドレイン領域（ｎ型ドレイン領域ＤＲ３）が負電位となったときに、ＭＩＳＦＥＴ６のドレイン領域（ｎ型ドレイン領域ＤＲ３）からｎ型半導体領域ＮＤ３およびｐ型半導体領域ＥＰ１を通ってｐ型半導体領域ＥＰ１の下のｎ型埋込層ＢＬに注入された電子は、ｐ型領域を通らずにｎ型領域のみを通ってｎ型半導体領域ＤＮ１からプラグＰＧＮに排出される。この際、電子は、ｎ型領域内を多数キャリアとして電位勾配に従って移動することができる。ＭＩＳＦＥＴ６のドレイン領域から半導体基板ＳＢに注入された電子を、ｎ型半導体領域ＤＮ１からプラグＰＧＮに的確に排出させることができる。その結果、半導体装置の性能を向上させることができる。また、半導体装置の小型化（小面積化）を図ることができる。
【0135】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【符号の説明】
【0136】
１ ＬＤＭＯＳＦＥＴ
１Ａ，２Ａ，５Ａ 素子領域
２ ＭＩＳＦＥＴ
３ ＳＴＩ領域
４ ＤＴＩ領域
５ バイポーラトランジスタ
６ ＭＩＳＦＥＴ
ＢＬ ｎ型埋込層
ＢＳ１，ＢＳ２ ｐ型ベース領域
ＣＬ コイル
Ｄ１，Ｄ２ ドレイン
ＤＮ，ＤＮ１，ＤＮ２ ｎ型半導体領域
ＤＲ１，ＤＲ２，ＤＲ３ ｎ型ドレイン領域
ＥＭ ｎ型エミッタ領域
ＥＰ１，ＥＰ２ ｐ型半導体領域
ＥＰ３ ｎ型半導体領域
Ｇ１，Ｇ２ ゲート
ＧＥ１，ＧＥ２ ゲート電極
ＧＦ１，ＧＦ２ 絶縁膜
ＩＬ 層間絶縁膜
ＩＮＶ インバータ回路
ＫＢ ｎ型基板領域
ＫＢ１０１ ｐ型基板領域
Ｍ１，Ｍ１Ｎ 配線
Ｍ１Ｄ ドレイン配線
Ｍ１Ｓ ソース配線
ＮＤ，ＮＤ３ ｎ型半導体領域
ＰＢ，ＰＣ，ＰＲ ｐ型半導体領域
ＰＧ，ＰＧＤ，ＰＧＮ プラグ
ＰＷ ｐ型ウエル
Ｓ１，Ｓ２ ソース
ＳＢ，ＳＢ１００ 半導体基板
Ｔ１，Ｔ２，Ｔ３ 端子
ＴＲ１，ＴＲ２ パワートランジスタ
ＷＬ１ ｎ型半導体領域
ＷＬ２ 半導体領域
ＷＬ３ ｐ型半導体領域
ＳＲ１，ＳＲ２，ＳＲ３ ｎ型ソース領域
１Ａ，２Ａ，５Ａ 素子領域
２ ＭＩＳＦＥＴ
３ ＳＴＩ領域
４ ＤＴＩ領域
５ バイポーラトランジスタ
６ ＭＩＳＦＥＴ
ＢＬ ｎ型埋込層
ＢＳ１，ＢＳ２ ｐ型ベース領域
ＣＬ コイル
Ｄ１，Ｄ２ ドレイン
ＤＮ，ＤＮ１，ＤＮ２ ｎ型半導体領域
ＤＲ１，ＤＲ２，ＤＲ３ ｎ型ドレイン領域
ＥＭ ｎ型エミッタ領域
ＥＰ１，ＥＰ２ ｐ型半導体領域
ＥＰ３ ｎ型半導体領域
Ｇ１，Ｇ２ ゲート
ＧＥ１，ＧＥ２ ゲート電極
ＧＦ１，ＧＦ２ 絶縁膜
ＩＬ 層間絶縁膜
ＩＮＶ インバータ回路
ＫＢ ｎ型基板領域
ＫＢ１０１ ｐ型基板領域
Ｍ１，Ｍ１Ｎ 配線
Ｍ１Ｄ ドレイン配線
Ｍ１Ｓ ソース配線
ＮＤ，ＮＤ３ ｎ型半導体領域
ＰＢ，ＰＣ，ＰＲ ｐ型半導体領域
ＰＧ，ＰＧＤ，ＰＧＮ プラグ
ＰＷ ｐ型ウエル
Ｓ１，Ｓ２ ソース
ＳＢ，ＳＢ１００ 半導体基板
Ｔ１，Ｔ２，Ｔ３ 端子
ＴＲ１，ＴＲ２ パワートランジスタ
ＷＬ１ ｎ型半導体領域
ＷＬ２ 半導体領域
ＷＬ３ ｐ型半導体領域
ＳＲ１，ＳＲ２，ＳＲ３ ｎ型ソース領域
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】