(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024017785
(43)【公開日】2024-02-08
(54)【発明の名称】半導体記憶装置
(51)【国際特許分類】
H10B 12/00 20230101AFI20240201BHJP
【FI】
H01L27/108 621C
【審査請求】未請求
【請求項の数】20
【出願形態】OL
(21)【出願番号】P 2022120669
(22)【出願日】2022-07-28
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】110001612
【氏名又は名称】弁理士法人きさらぎ国際特許事務所
(72)【発明者】
【氏名】増田 貴史
(72)【発明者】
【氏名】岡嶋 睦
(72)【発明者】
【氏名】斉藤 信美
(72)【発明者】
【氏名】池田 圭司
【テーマコード(参考)】
5F083
【Fターム(参考)】
5F083AD24
5F083GA03
5F083GA10
5F083JA02
5F083JA12
5F083JA38
5F083JA39
5F083JA40
5F083JA42
5F083JA43
5F083JA60
5F083KA01
5F083KA05
5F083KA11
5F083LA03
5F083LA10
5F083ZA01
(57)【要約】
【課題】配線間の寄生容量を削減可能な半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、第1方向に並ぶ複数のメモリ層と、第1方向に延伸する第1配線と、を備える。複数のメモリ層は、それぞれ、メモリ部と、メモリ部及び第1配線に電気的に接続されたトランジスタと、第2方向に延伸し、トランジスタに電気的に接続された第2配線と、を備える。トランジスタは、メモリ部及び第1配線の間に電気的に接続された半導体層と、半導体層と対向し、第2配線に電気的に接続されたゲート電極と、半導体層とゲート電極との間に設けられたゲート絶縁膜と、を備える。半導体層は、ゲート電極の第1方向における一方側及び他方側の面の少なくともいずれかと対向する。第1方向と垂直であり、複数のメモリ層のうちの一つに対応するトランジスタの一部を含む断面において、第1配線は、トランジスタに接する第1の面と、トランジスタに接しない第2の面と、を備える。
【選択図】
図12
【特許請求の範囲】
【請求項1】
基板と、
前記基板の表面と交差する第1方向に並ぶ複数のメモリ層と、
前記第1方向に延伸する第1配線と
を備え、
前記複数のメモリ層は、それぞれ、
メモリ部と、
前記メモリ部及び前記第1配線に電気的に接続された第1トランジスタと、
前記第1方向と交差する第2方向に延伸し、前記第1トランジスタに電気的に接続された第2配線と
を備え、
前記第1トランジスタは、
前記メモリ部及び前記第1配線の間に電気的に接続された第1半導体層と、
前記第1半導体層と対向し、前記第2配線に電気的に接続された第1ゲート電極と、
前記第1半導体層と前記第1ゲート電極との間に設けられた第1ゲート絶縁膜と
を備え、
前記第1半導体層は、前記第1ゲート電極の前記第1方向における一方側及び他方側の面の少なくともいずれかと対向し、
前記第1方向と垂直であり、前記複数のメモリ層のうちの一つに対応する前記第1トランジスタの一部を含む断面において、前記第1配線は、前記第1トランジスタに接する第1の面と、前記第1トランジスタに接しない第2の面と、を備える
半導体記憶装置。
【請求項2】
前記第1方向と垂直であり、前記複数のメモリ層のうちの一つに対応する前記第1ゲート電極及び前記第1ゲート絶縁膜を含む第1断面において、
前記第1の面は前記第1ゲート絶縁膜に接し、
前記第2の面は前記第1ゲート絶縁膜に接しない
請求項1記載の半導体記憶装置。
【請求項3】
前記第1方向と垂直であり、前記複数のメモリ層のうちの一つに対応する前記第1半導体層の、前記第1ゲート電極の前記第1方向における一方側又は他方側の面と対向する部分の一部を含む第2断面において、
前記第1の面は前記第1半導体層に接し、
前記第2の面は前記第1半導体層に接しない
請求項1記載の半導体記憶装置。
【請求項4】
前記第1半導体層は、
前記第1ゲート電極の前記第1方向における一方側の面と対向する第1部分と、
前記第1ゲート電極の前記第1方向における他方側の面と対向する第2部分と、
前記第1部分及び前記第2部分の間に設けられ、前記第1部分及び前記第2部分と連続する第3部分と
を備え、
前記第1部分の前記第1配線との接触部と、前記第2部分の前記第1配線との接触部とは、前記第1方向に離間し、
前記第1部分の前記メモリ部との接触部と、前記第2部分の前記メモリ部との接触部とは、前記第3部分を介して連続する
請求項1記載の半導体記憶装置。
【請求項5】
前記第1ゲート電極は、前記第1ゲート絶縁膜を介して、前記第1配線の前記第1の面と対向する
請求項1記載の半導体記憶装置。
【請求項6】
前記断面において、前記第1半導体層の前記メモリ部側の面は、前記第1配線の中心点を中心とする円に沿った曲面である
請求項1記載の半導体記憶装置。
【請求項7】
前記断面において、前記第1半導体層の前記メモリ部側の面は、前記第2方向に延伸する
請求項1記載の半導体記憶装置。
【請求項8】
前記第1方向に延伸する第1絶縁層を備え、
前記断面において、前記第2の面は、前記第1絶縁層に接する
請求項1記載の半導体記憶装置。
【請求項9】
前記第1方向に延伸し、前記第1配線に接する第1絶縁層と、
前記第1方向に延伸し、前記第1絶縁層と前記第2方向に隣り合う第2絶縁層と
を備え、
前記複数のメモリ層は、それぞれ、前記第1方向及び前記第2方向と交差する第3方向に延伸し、前記第1ゲート電極及び前記第2配線に接続された第1導電層を備え、
前記第1トランジスタ及び前記第1導電層は、前記第1絶縁層及び前記第2絶縁層の間に設けられている
請求項1記載の半導体記憶装置。
【請求項10】
前記断面において、前記第2絶縁層の前記第1絶縁層側の面は、
前記第1半導体層と前記第2方向に並び、前記第3方向に延伸する第3の面と、
前記第1導電層と前記第2方向に並び、前記第3方向に延伸する第4の面と
を備え、
前記第4の面は、前記第3の面よりも、前記第1絶縁層側に設けられている
請求項9記載の半導体記憶装置。
【請求項11】
前記断面において、前記第2絶縁層の前記第1絶縁層側の面は、
前記第1半導体層と前記第2方向に並び、前記第3方向に延伸する第3の面と、
前記第1導電層と前記第2方向に並び、前記第3方向に延伸する第4の面と
を備え、
前記第4の面は、前記第3の面と連続する
請求項9記載の半導体記憶装置。
【請求項12】
前記第1方向及び前記第2方向と交差する第3方向に延伸し、前記第1配線に電気的に接続された第3配線と、
前記第3配線及び前記第1配線に電気的に接続された第2トランジスタと
を備え、
前記第2トランジスタは、
前記第3配線及び前記第1配線の間に電気的に接続された第2半導体層と、
前記第2半導体層と対向する第2ゲート電極と、
前記第2半導体層と前記第2ゲート電極との間に設けられた第2ゲート絶縁膜と
を備え、
前記第2半導体層は、前記第2ゲート電極の前記第1方向における一方側及び他方側の面の少なくともいずれかと対向し、
前記第1方向と垂直であり、前記第2トランジスタの一部を含む断面において、前記第1配線は、前記第2トランジスタに接する第5の面と、前記第2トランジスタに接しない第6の面と、を備える
請求項1記載の半導体記憶装置。
【請求項13】
前記第1方向と垂直であり、前記複数のメモリ層のうちの一つに対応する前記第2ゲート電極及び前記第2ゲート絶縁膜を含む第3断面において、
前記第5の面は前記第2ゲート絶縁膜に接し、
前記第6の面は前記第2ゲート絶縁膜に接しない
請求項12記載の半導体記憶装置。
【請求項14】
前記第1方向と垂直であり、前記複数のメモリ層のうちの一つに対応する前記第2半導体層の、前記第2ゲート電極の前記第1方向における一方側又は他方側の面と対向する部分の一部を含む第4断面において、
前記第5の面は前記第2半導体層に接し、
前記第6の面は前記第2半導体層に接しない
請求項12記載の半導体記憶装置。
【請求項15】
前記第1方向に延伸する第4配線を備え、
前記複数のメモリ層は、それぞれ、前記第2配線及び前記第4配線に電気的に接続された第3トランジスタを備え、
前記第3トランジスタは、
前記第2配線及び前記第4配線の間に電気的に接続された第3半導体層と、
前記第3半導体層と対向する第3ゲート電極と、
前記第3半導体層と前記第3ゲート電極との間に設けられた第3ゲート絶縁膜と
を備え、
前記第3半導体層は、前記第3ゲート電極の前記第1方向における一方側及び他方側の面の少なくともいずれかと対向し、
前記第1方向と垂直であり、前記第3トランジスタの一部を含む断面において、前記第4配線は、前記第3トランジスタに接する第7の面と、前記第3トランジスタに接しない第8の面と、を備える
請求項1記載の半導体記憶装置。
【請求項16】
前記第1方向と垂直であり、前記複数のメモリ層のうちの一つに対応する前記第3ゲート電極及び前記第3ゲート絶縁膜を含む第5断面において、
前記第7の面は前記第3ゲート絶縁膜に接し、
前記第8の面は前記第3ゲート絶縁膜に接しない
請求項15記載の半導体記憶装置。
【請求項17】
前記第1方向と垂直であり、前記複数のメモリ層のうちの一つに対応する前記第3半導体層の、前記第3ゲート電極の前記第1方向における一方側又は他方側の面と対向する部分の一部を含む第6断面において、
前記第7の面は前記第3半導体層に接し、
前記第8の面は前記第3半導体層に接しない
請求項15記載の半導体記憶装置。
【請求項18】
前記メモリ部は、キャパシタである
請求項1記載の半導体記憶装置。
【請求項19】
前記第1半導体層は、酸化物半導体を含む
請求項1記載の半導体記憶装置。
【請求項20】
前記第1半導体層は、ガリウム(Ga)及びアルミニウム(Al)のうち少なくとも一つの元素と、インジウム(In)と、亜鉛(Zn)と、酸素(O)と、を含む
請求項1記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【0001】
本実施形態は、半導体記憶装置に関する。
【背景技術】
【0002】
半導体記憶装置の高集積化に伴い、半導体記憶装置の三次元化に関する検討が進められている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】米国特許第9,514,792号明細書
【発明の概要】
【発明が解決しようとする課題】
【0004】
配線間の寄生容量を削減可能な半導体記憶装置を提供する。
【課題を解決するための手段】
【0005】
一の実施形態に係る半導体記憶装置は、基板と、基板の表面と交差する第1方向に並ぶ複数のメモリ層と、第1方向に延伸する第1配線と、を備える。複数のメモリ層は、それぞれ、メモリ部と、メモリ部及び第1配線に電気的に接続された第1トランジスタと、第1方向と交差する第2方向に延伸し、第1トランジスタに電気的に接続された第2配線と、を備える。第1トランジスタは、メモリ部及び第1配線の間に電気的に接続された第1半導体層と、第1半導体層と対向し、第2配線に電気的に接続された第1ゲート電極と、第1半導体層と第1ゲート電極との間に設けられた第1ゲート絶縁膜と、を備える。第1半導体層は、第1ゲート電極の第1方向における一方側及び他方側の面の少なくともいずれかと対向する。第1方向と垂直であり、複数のメモリ層のうちの一つに対応する第1トランジスタの一部を含む断面において、第1配線は、第1トランジスタに接する第1の面と、第1トランジスタに接しない第2の面と、を備える。
【図面の簡単な説明】
【0006】
【
図1】第1実施形態に係る半導体記憶装置の一部の構成を示す模式的な回路図である。
【
図2】同半導体記憶装置の一部の構成を示す模式的な回路図である。
【
図3】第1実施形態に係る半導体記憶装置の読出動作について説明するための模式的な回路図である。
【
図4】同読出動作について説明するための模式的な回路図である。
【
図5】同読出動作について説明するための模式的な回路図である。
【
図6】同読出動作について説明するための模式的な回路図である。
【
図7】同読出動作について説明するための模式的な回路図である。
【
図8】同読出動作について説明するための模式的な回路図である。
【
図9】第1実施形態に係る半導体記憶装置の一部の構成を示す模式的な斜視図である。
【
図10】同半導体記憶装置の一部の構成を示す模式的な斜視図である。
【
図11】同半導体記憶装置の一部の構成を示す模式的なXY断面図である。
【
図12】同半導体記憶装置の一部の構成を示す模式的なXY断面図である。
【
図13】
図11及び
図12に示す構成をA-A´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。
【
図14】
図11及び
図12に示す構成をB-B´線に沿って切断し、矢印の方向に沿って見た模式的なYZ断面図である。
【
図15】
図11及び
図12に示す構成をC-C´線に沿って切断し、矢印の方向に沿って見た模式的なXZ断面図である。
【
図16】第1実施形態に係る半導体記憶装置の製造方法について説明するための模式的な断面図である。
【
図17】同製造方法について説明するための模式的な断面図である。
【
図18】同製造方法について説明するための模式的な断面図である。
【
図19】同製造方法について説明するための模式的な断面図である。
【
図20】同製造方法について説明するための模式的な断面図である。
【
図21】同製造方法について説明するための模式的な断面図である。
【
図22】同製造方法について説明するための模式的な断面図である。
【
図23】同製造方法について説明するための模式的な断面図である。
【
図24】同製造方法について説明するための模式的な断面図である。
【
図25】同製造方法について説明するための模式的な断面図である。
【
図26】同製造方法について説明するための模式的な断面図である。
【
図27】同製造方法について説明するための模式的な断面図である。
【
図28】同製造方法について説明するための模式的な断面図である。
【
図29】同製造方法について説明するための模式的な断面図である。
【
図30】同製造方法について説明するための模式的な断面図である。
【
図31】同製造方法について説明するための模式的な断面図である。
【
図32】同製造方法について説明するための模式的な断面図である。
【
図33】同製造方法について説明するための模式的な断面図である。
【
図34】同製造方法について説明するための模式的な断面図である。
【
図35】同製造方法について説明するための模式的な断面図である。
【
図36】同製造方法について説明するための模式的な断面図である。
【
図37】同製造方法について説明するための模式的な断面図である。
【
図38】同製造方法について説明するための模式的な断面図である。
【
図39】同製造方法について説明するための模式的な断面図である。
【
図40】同製造方法について説明するための模式的な断面図である。
【
図41】同製造方法について説明するための模式的な断面図である。
【
図42】同製造方法について説明するための模式的な断面図である。
【
図43】同製造方法について説明するための模式的な断面図である。
【
図44】同製造方法について説明するための模式的な断面図である。
【
図45】同製造方法について説明するための模式的な断面図である。
【
図46】同製造方法について説明するための模式的な断面図である。
【
図47】同製造方法について説明するための模式的な断面図である。
【
図48】同製造方法について説明するための模式的な断面図である。
【
図49】同製造方法について説明するための模式的な断面図である。
【
図50】同製造方法について説明するための模式的な断面図である。
【
図51】同製造方法について説明するための模式的な断面図である。
【
図52】同製造方法について説明するための模式的な断面図である。
【
図53】同製造方法について説明するための模式的な断面図である。
【
図54】同製造方法について説明するための模式的な断面図である。
【
図55】同製造方法について説明するための模式的な断面図である。
【
図56】同製造方法について説明するための模式的な断面図である。
【
図57】同製造方法について説明するための模式的な断面図である。
【
図58】同製造方法について説明するための模式的な断面図である。
【
図59】同製造方法について説明するための模式的な断面図である。
【
図60】同製造方法について説明するための模式的な断面図である。
【
図61】同製造方法について説明するための模式的な断面図である。
【
図62】同製造方法について説明するための模式的な断面図である。
【
図63】同製造方法について説明するための模式的な断面図である。
【
図64】同製造方法について説明するための模式的な断面図である。
【
図65】同製造方法について説明するための模式的な断面図である。
【
図66】同製造方法について説明するための模式的な断面図である。
【
図67】同製造方法について説明するための模式的な断面図である。
【
図68】同製造方法について説明するための模式的な断面図である。
【
図69】同製造方法について説明するための模式的な断面図である。
【
図70】同製造方法について説明するための模式的な断面図である。
【
図71】同製造方法について説明するための模式的な断面図である。
【
図72】同製造方法について説明するための模式的な断面図である。
【
図73】比較例に係る半導体記憶装置の構成を示す模式的な斜視図である。
【
図74】第2実施形態に係る半導体記憶装置の一部の構成を示す模式的なXY断面図である。
【
図75】第1実施形態に係る半導体記憶装置の構成を示す模式的な断面図である。
【
図76】第3実施形態に係る半導体記憶装置の製造方法について説明するための模式的な断面図である。
【
図77】同製造方法について説明するための模式的な断面図である。
【
図78】同製造方法について説明するための模式的な断面図である。
【
図79】同製造方法について説明するための模式的な断面図である。
【
図80】同製造方法について説明するための模式的な断面図である。
【
図81】同製造方法について説明するための模式的な断面図である。
【
図82】同製造方法について説明するための模式的な断面図である。
【
図83】第3実施形態に係る半導体記憶装置の構成を示す模式的な断面図である。
【
図84】第3実施形態に係る半導体記憶装置の構成を示す模式的な断面図である。
【
図85】第4実施形態に係る半導体記憶装置の一部の構成を示す模式的なXY断面図である。
【発明を実施するための形態】
【0007】
次に、実施形態に係る半導体記憶装置を、図面を参照して詳細に説明する。尚、以下の実施形態はあくまでも一例であり、本発明を限定する意図で示されるものではない。また、以下の図面は模式的なものであり、説明の都合上、一部の構成等が省略される場合がある。また、複数の実施形態について共通する部分には同一の符号を付し、説明を省略する場合がある。
【0008】
また、本明細書において「半導体記憶装置」と言った場合には、メモリダイを意味する事もあるし、メモリチップ、メモリカード、SSD(Solid State Drive)等の、コントローラダイを含むメモリシステムを意味する事もある。更に、スマートホン、タブレット端末、パーソナルコンピュータ等の、ホストコンピュータを含む構成を意味する事もある。
【0009】
また、本明細書において、第1の構成が第2の構成に「電気的に接続されている」と言った場合、第1の構成は第2の構成に直接接続されていても良いし、第1の構成が第2の構成に配線、半導体部材又はトランジスタ等を介して接続されていても良い。例えば、3つのトランジスタを直列に接続した場合には、2つ目のトランジスタがOFF状態であったとしても、1つ目のトランジスタは3つ目のトランジスタに「電気的に接続」されている。
【0010】
また、本明細書においては、基板の上面に対して平行な所定の方向をX方向、基板の上面に対して平行で、X方向と垂直な方向をY方向、基板の上面に対して垂直な方向をZ方向と呼ぶ。
【0011】
また、本明細書においては、所定の面に沿った方向を第1方向、この所定の面に沿って第1方向と交差する方向を第2方向、この所定の面と交差する方向を第3方向と呼ぶことがある。これら第1方向、第2方向及び第3方向は、X方向、Y方向及びZ方向のいずれかと対応していても良いし、対応していなくても良い。
【0012】
また、本明細書において、「上」や「下」等の表現は、基板を基準とする。例えば、上記Z方向に沿って基板から離れる向きを上と、Z方向に沿って基板に近付く向きを下と呼ぶ。また、ある構成について下面や下端と言う場合には、この構成の基板側の面や端部を意味する事とし、上面や上端と言う場合には、この構成の基板と反対側の面や端部を意味する事とする。また、X方向又はY方向と交差する面を側面等と呼ぶ。
【0013】
[第1実施形態]
[回路構成]
図1は、第1実施形態に係る半導体記憶装置の一部の構成を示す模式的な回路図である。
図1に示す様に、本実施形態に係る半導体記憶装置は、メモリセルアレイMCAを備える。メモリセルアレイMCAは、複数のメモリ層ML0~ML2と、トランジスタ層TLと、これら複数のメモリ層ML0~ML2及びトランジスタ層TLに接続された複数のビット線BLと、トランジスタ層TLを介して複数のビット線BLに電気的に接続された複数のグローバルビット線GBLと、複数のメモリ層ML0~ML2に接続されたプレート線PLと、を備える。
【0014】
メモリ層ML0~ML2は、それぞれ、複数のワード線WL0~WL2と、これら複数のワード線WL0~WL2に接続された複数のメモリセルMCと、を備える。メモリセルMCは、それぞれ、トランジスタTrCと、キャパシタCpCと、を備える。トランジスタTrCのソース電極は、ビット線BLに接続されている。トランジスタTrCのドレイン電極は、キャパシタCpCに接続されている。トランジスタTrCのゲート電極は、ワード線WL0~WL2のいずれかに接続されている。キャパシタCpCの一方の電極は、トランジスタTrCのドレイン電極に接続されている。キャパシタCpCの他方の電極は、プレート線PLに接続されている。
【0015】
尚、各ビット線BLは、複数のメモリ層ML0~ML2に対応する複数のメモリセルMCに接続されている。
【0016】
また、メモリ層ML0~ML2は、それぞれ、複数のワード線WL0~WL2に対応して設けられた複数のトランジスタTrL0a,TrL0b,TrL1a,TrL1b,TrL2a,TrL2b(以下、「トランジスタTrL」と呼ぶ場合がある。)を備える。トランジスタTrLのドレイン電極は、ワード線WL0~WL2のいずれかに接続されている。トランジスタTrLのソース電極は、それぞれ、ワード線選択線LW0a,LW0b,LW1a,LW1b,LW2a,LW2b(以下、「ワード線選択線LW」と呼ぶ場合がある。)に接続されている。トランジスタTrLのゲート電極は、それぞれ、層選択線LL0a,LL0b,LL1a,LL1b,LL2a,LL2b(以下、「層選択線LL」と呼ぶ場合がある。)に接続されている。
【0017】
尚、ワード線選択線LWは、複数のメモリ層ML0~ML2に対応する複数のトランジスタTrLに接続されている。また、層選択線LL0a,LL1a,LL2aは、それぞれ、メモリ層ML0~ML2に対応する全てのトランジスタTrL0a,TrL1a,TrL2aに共通に接続されている。同様に、層選択線LL0b,LL1b,LL2bは、それぞれ、メモリ層ML0~ML2に対応する全てのトランジスタTrL0b,TrL1b,TrL2bに共通に接続されている。
【0018】
トランジスタ層TLは、複数のビット線選択線LB0~LB2と、複数のビット線選択線LB0~LB2に接続された複数のトランジスタTrBと、を備える。トランジスタTrBのソース電極は、グローバルビット線GBLに接続されている。トランジスタTrBのドレイン電極は、ビット線BLに接続されている。トランジスタTrBのゲート電極は、ビット線選択線LB0~LB2のいずれかに接続されている。
【0019】
また、トランジスタ層TLは、それぞれ、複数のビット線選択線LB0~LB2に対応して設けられた複数のトランジスタTrTa,TrTb(以下、「トランジスタTrT」と呼ぶ場合がある。)を備える。トランジスタTrTのドレイン電極は、ビット線選択線LB0~LB2のいずれかに接続されている。トランジスタTrTのソース電極は、それぞれ、ワード線選択線LWに接続されている。トランジスタTrTのゲート電極は、それぞれ、配線LTa,LTb(以下、「配線LT」と呼ぶ場合がある。)に接続されている。
【0020】
尚、配線LTaは、全てのトランジスタTrTaに共通に接続されている。同様に、配線LTbは、全てのトランジスタTrTbに共通に接続されている。
【0021】
図2は、第1実施形態に係る半導体記憶装置の一部の構成を示す模式的な回路図である。
図2に示す様に、本実施形態に係る半導体記憶装置は、センスアンプユニットSAUを備える。
【0022】
図2には、上述した複数のグローバルビット線GBLを、グローバルビット線GBL
C,GBL
Tとして図示している。
【0023】
また、
図2には、電圧V
DDを供給する電圧供給線W
VDDと、電圧V
DDの半分の大きさの電圧V
DD/2を供給する電圧供給線W
VDD/2と、接地電圧V
SSを供給する電圧供給線W
VSSと、を図示している。これらの電圧供給線W
VDD,W
VDD/2,W
VSSは、センスアンプユニットSAUに含まれる全てのセンスアンプSAに共通に接続される。
【0024】
また、
図2には、センスアンプSAのイネーブル信号SAEP,SAENを供給する信号供給線W
SAEP,W
SAENと、イコライズ信号EQLを供給する信号供給線W
EQLと、を図示している。これらの信号供給線W
SAEP,W
SAEN,W
EQLは、センスアンプユニットSAUに含まれる全てのセンスアンプSAに共通に接続される。
【0025】
また、
図2には、複数のカラム選択線CSL(CSL
0,CSL
1)を図示している。図示は省略するものの、本実施形態に係るセンスアンプユニットSAUは、基板表面においてX方向及びY方向に並ぶ複数のセンスアンプSAを備える。例えば、X方向負側から数えて2n+1(nは0以上の整数)番目の複数のセンスアンプSAと、X方向負側から数えて2n+2番目の複数のセンスアンプSAとを、一つのグループとする。この様な場合、センスアンプユニットSAUは、この様なグループを複数備える。カラム選択線CSLは、この様な複数のグループに対応して、複数設けられている。これら複数のカラム選択線CSLは、それぞれ、対応するグループに含まれる複数のセンスアンプSAに共通に接続される。
【0026】
また、
図2には、複数のデータ入出力信号線IO,/IO(IO<0>~IO<3>,/IO<0>~/IO<3>)を図示している。複数のデータ入出力信号線IO,/IOは、それぞれ、X方向に並ぶ全てのグループに共通に接続される。
【0027】
センスアンプユニットSAUは、待機時にグローバルビット線GBLC,GBLTの電圧をイコライズするイコライザ回路CEQと、読出動作等においてグローバルビット線GBLC,GBLTの信号を差動増幅する増幅回路CSUP,CSUNと、読出動作等においてグローバルビット線GBLC,GBLTをデータ入出力信号線IO,/IOと導通させるスイッチ回路CSWと、を備える。
【0028】
イコライザ回路CEQは、信号供給線WEQLの電圧が“H”である場合に、グローバルビット線GBLC,GBLTの電圧をイコライズする。即ち、グローバルビット線GBLC,GBLTを、お互いに導通させる。また、グローバルビット線GBLC,GBLTを、電圧供給線WVDD/2と導通させる。
【0029】
また、イコライザ回路CEQは、信号供給線WEQLの電圧が“L”である場合に、グローバルビット線GBLC,GBLTの電圧のイコライズを解除する。即ち、グローバルビット線GBLC,GBLTを、お互いに電気的に切り離す。また、グローバルビット線GBLC,GBLTを、電圧供給線WVDD/2から電気的に切り離す。
【0030】
イコライザ回路CEQは、グローバルビット線GBLC,GBLTの間に設けられたトランジスタTr11と、グローバルビット線GBLC及び電圧供給線WVDD/2の間に設けられたトランジスタTr12と、グローバルビット線GBLT及び電圧供給線WVDD/2の間に設けられたトランジスタTr13と、を備える。トランジスタTr11,Tr12,Tr13は、例えば、NMOS型の電界効果トランジスタである。トランジスタTr11,Tr12,Tr13のゲート電極は、信号供給線WEQLに接続される。
【0031】
増幅回路CSUP,CSUNは、信号供給線WSAEPの電圧が“L”であり、且つ、信号供給線WSAENの電圧が“H”である場合に、グローバルビット線GBLC,GBLTの信号を差動増幅する。
【0032】
増幅回路CSUPは、グローバルビット線GBLC及びノードN0の間に設けられたトランジスタTr21と、グローバルビット線GBLT及びノードN0の間に設けられたトランジスタTr22と、ノードN0及び電圧供給線WVDDの間に設けられたトランジスタTr23と、を備える。トランジスタTr21,Tr22,Tr23は、例えば、PMOS型の電界効果トランジスタである。トランジスタTr21のゲート電極は、グローバルビット線GBLTに接続される。トランジスタTr22のゲート電極は、グローバルビット線GBLCに接続される。トランジスタTr23のゲート電極は、信号供給線WSAEPに接続される。
【0033】
増幅回路CSUNは、グローバルビット線GBLC及びノードN1の間に設けられたトランジスタTr31と、グローバルビット線GBLT及びノードN1の間に設けられたトランジスタTr32と、を備える。ノードN1は、トランジスタTr33を介して、電圧供給線WVSSに電気的に接続される。トランジスタTr31,Tr32,Tr33は、例えば、NMOS型の電界効果トランジスタである。トランジスタTr31のゲート電極は、グローバルビット線GBLTに接続される。トランジスタTr32のゲート電極は、グローバルビット線GBLCに接続される。トランジスタTr33のゲート電極は、信号供給線WSAENに接続される。
【0034】
スイッチ回路CSWは、グローバルビット線GBLC及びデータ入出力信号線IO,/IOの間に設けられたトランジスタTr41と、グローバルビット線GBLT及びデータ入出力信号線IO,/IOの間に設けられたトランジスタTr42と、を備える。トランジスタTr41,Tr42は、例えば、NMOS型の電界効果トランジスタである。トランジスタTr41,Tr42のゲート電極は、複数のカラム選択線CSLに接続される。
【0035】
[読出動作]
図3は、第1実施形態に係る半導体記憶装置の読出動作におけるメモリセルアレイMCAの動作について説明するための模式的な回路図である。
【0036】
読出動作に際しては、複数のメモリ層ML0~ML2のうちの一つを選択する。図示の例では、メモリ層ML0が選択されている。メモリ層ML0~ML2の選択に際しては、例えば、複数の層選択線LL0a,LL1a,LL2aのうち、読出動作の対象となるメモリ層ML0に対応する層選択線LL0aに電圧VON´を供給し、その他の層選択線LL1a,LL2aに電圧VOFF´を供給する。また、例えば、複数の層選択線LL0b,LL1b,LL2bのうち、読出動作の対象となるメモリ層ML0に対応する層選択線LL0bに電圧VOFF´を供給し、その他の層選択線LL1b,LL2bに電圧VON´を供給する。また、配線LTaに電圧VON´を供給し、配線LTbに電圧VOFF´を供給する。
【0037】
電圧VON´は、例えば、トランジスタTrL,TrTをON状態とする程度の大きさを有する。電圧VOFF´は、例えば、トランジスタTrL,TrTをOFF状態とする程度の大きさを有する。例えば、トランジスタTrL,TrTがNMOSトランジスタである場合、電圧VON´は、電圧VOFF´よりも大きい。また、例えば、トランジスタTrL,TrTがPMOSトランジスタである場合、電圧VON´は、電圧VOFF´よりも小さい。尚、以下では、トランジスタTrL,TrTがNMOSトランジスタである例について説明する。
【0038】
また、読出動作に際しては、複数のワード線WL0~WL2のうちの一つを選択する。図示の例では、ワード線WL0が選択されている。ワード線WL0~WL2の選択に際しては、例えば、複数のワード線選択線LW0a,LW1a,LW2aのうち、読出動作の対象となるワード線WL0に対応するワード線選択線LW0aに電圧VONを供給し、その他の層選択線LW1a,LW2aに電圧VOFFを供給する。また、例えば、複数のワード線選択線LW0b,LW1b,LW2bに、電圧VOFFを供給する。また、ビット線選択線LB0に電圧VONを供給し、ビット線選択線LB1,LB2に電圧VOFFを供給する。
【0039】
電圧VONは、例えば、トランジスタTrC,TrBをON状態とする程度の大きさを有する。電圧VOFFは、例えば、トランジスタTrC,TrBをOFF状態とする程度の大きさを有する。例えば、トランジスタTrC,TrBがNMOSトランジスタである場合、電圧VONは、電圧VOFFよりも大きい。また、例えば、トランジスタTrC,TrBがPMOSトランジスタである場合、電圧VONは、電圧VOFFよりも小さい。尚、以下では、トランジスタTrC,TrBがNMOSトランジスタである例について説明する。
【0040】
ここで、読出動作の対象であるメモリセルMC(以下、「選択メモリセルMC」と呼ぶ。)に接続されたワード線WL0(以下、「選択ワード線WL0」と呼ぶ。)には、トランジスタTrL0aを介して、電圧VONが供給される。これにより、選択メモリセルMC中のトランジスタTrCがON状態となる。また、選択メモリセルMCに対応するトランジスタTrBに接続されたビット線選択線LB0には、トランジスタTrTaを介して、電圧VONが供給される。これにより、選択メモリセルMCに対応するトランジスタTrBがON状態となる。これに伴い、グローバルビット線GBLの電圧が変動する。この電圧の変動を検出することにより、選択メモリセルMCに記憶されたデータを読み出すことが可能である。
【0041】
また、選択メモリセルMCと同じメモリ層ML0に対応する選択ワード線WL0以外のワード線WL1,WL2(以下、「非選択ワード線WL1,WL2」等と呼ぶ。)には、トランジスタTrL0aを介して、電圧VOFFが供給される。これにより、メモリセルMC中のトランジスタTrCがOFF状態となる。同様に、選択メモリセルMCに対応するビット線選択線LB0以外のビット線選択線LB1,LB2には、トランジスタTrTaを介して、電圧VOFFが供給される。これにより、トランジスタTrBがOFF状態となる。
【0042】
また、選択メモリセルMCと異なるメモリ層ML1,ML2に対応する非選択ワード線WL0,WL1,WL2には、トランジスタTrL1b,TrL2bを介して、電圧VOFFが供給される。これにより、メモリセルMC中のトランジスタTrCがOFF状態となる。
【0043】
図4~
図8は、第1実施形態に係る半導体記憶装置の読出動作におけるセンスアンプユニットSAUの動作について説明するための模式的な回路図である。
【0044】
図4に示す様に、読出動作実行前の待機状態において、カラム選択線CSL及び信号供給線W
SAEP,W
SAEN,W
EQLの電圧は、それぞれ、“L,H,L,H”である。この状態では、トランジスタTr11,Tr12,Tr13がON状態であり、グローバルビット線GBL
C,GBL
Tの電圧が、電圧V
DD/2にイコライズされている。
【0045】
読出動作に際しては、
図5に示す様に、グローバルビット線GBL
C,GBL
Tの電圧のイコライズを解除する。例えば、信号供給線W
EQLの電圧を“L”とする。これに伴い、トランジスタTr11,Tr12,Tr13がOFF状態となる。
【0046】
また、読出動作に際しては、
図6に示す様に、メモリセルMC中のデータを、グローバルビット線GBLに読み出す。例えば、
図3を参照して説明した様に、複数のメモリ層ML0~ML2のうちの一つを選択し、複数のワード線WL0~WL2のうちの一つを選択し、対応する全てのメモリセルMCにおいて、トランジスタTrCをON状態とする。
【0047】
尚、
図6には、センスアンプユニットSAUに対応する2つのグローバルビット線GBL
C,GBL
Tのうち、グローバルビット線GBL
Tが選択される例を示している。従って、
図6の例では、グローバルビット線GBL
Cの電圧が電圧V
DD/2に維持され、グローバルビット線GBL
Tの電圧が変動している。ただし、グローバルビット線GBL
Cが選択されても良い。この場合、グローバルビット線GBL
Cの電圧が変動し、グローバルビット線GBL
Tの電圧が電圧V
DD/2に維持される。
【0048】
尚、
図6には、選択メモリセルMCのキャパシタCpCが、電圧V
DDによって充電されていた例を示す。この場合、グローバルビット線GBLの電圧は、電圧V
DD/2よりも大きくなる。ただし、選択メモリセルMCのキャパシタCpCは、接地電圧V
SSに放電されていても良い。この場合、グローバルビット線GBLの電圧は、電圧V
DD/2よりも小さくなる。
【0049】
また、読出動作に際しては、
図7に示す様に、グローバルビット線GBL
C,GBL
Tの信号を差動増幅する。例えば、信号供給線W
SAEPの電圧を“L”とし、且つ、信号供給線W
SAENの電圧を“H”とする。これに伴い、トランジスタTr23,Tr33がON状態となる。
【0050】
ここで、
図7の例では、グローバルビット線GBL
Tの電圧が電圧V
DD/2よりも大きい。従って、トランジスタTr23,Tr33がON状態になると、トランジスタTr22,Tr31がON状態となり、トランジスタTr21,Tr32がOFF状態となる。これに伴い、グローバルビット線GBL
Tの電圧は、電圧V
DDまで増大する。また、グローバルビット線GBL
Cの電圧は、接地電圧V
SSまで減少する。
【0051】
また、読出動作に際しては、
図8に示す様に、グローバルビット線GBL
C,GBL
Tをデータ入出力信号線IO,/IOと導通させる。例えば、複数のカラム選択線CSLのうちの一つ(
図8の例では、カラム選択線CSL
0)の電圧を“H”とする。これに伴い、トランジスタTr41がON状態となり、グローバルビット線GBL
Cとデータ入出力信号線/IOとが導通する。また、トランジスタTr42がON状態となり、グローバルビット線GBL
Tとデータ入出力信号線IOとが導通する。
【0052】
[ビット線BL及びワード線WLの寄生容量]
図3を参照して説明した様に、読出動作に際しては、選択メモリセルMC中のトランジスタTrCをON状態とし、キャパシタCpCを、ビット線BL及びグローバルビット線GBLと導通させて、グローバルビット線GBLの電圧を変動させる。また、
図4~
図8を参照して説明した様に、センスアンプユニットSAUによって、グローバルビット線GBLの電圧と電圧V
DD/2との差分を増幅して、メモリセルMC中のデータを読み出す。
【0053】
ここで、キャパシタCpCの静電容量をC
Sと、ビット線BL及びグローバルビット線GBLの寄生容量をC
BLとする。また、書込動作におけるビット線BL及びプレート線PLの間の電圧をV
dと、読出動作の、
図6を参照して説明した動作におけるビット線BL及びグローバルビット線GBLの電圧の変動量をΔV
BLとする。この場合、ΔV
BLは、(C
S×V
d)/(C
S+C
BL)と見積もることが可能である。即ち、ビット線BL及びグローバルビット線GBLの寄生容量(C
BL)が大きい程、読出動作の
図6を参照して説明した動作において、グローバルビット線GBLの電圧の変動量が小さくなってしまう。
図6を参照して説明した動作において、グローバルビット線GBLの電圧が十分に変動しないと、センスアンプユニットSAUによってグローバルビット線GBLの電圧と電圧V
DD/2との差分を増幅することが出来ず、読出動作を好適に実行することが出来ない場合がある。この様な理由から、ビット線BLの寄生容量の削減が望まれている。
【0054】
また、
図3を参照して説明した様に、読出動作に際しては、トランジスタTrLを介してワード線WLを充電し、これによって、選択メモリセルMC中のトランジスタTrCをON状態としている。従って、ワード線WLの寄生容量が小さい程、ワード線WLを高速に充電して、読出動作を高速に実行することが可能となる。また、読出動作の実行時間を所定の時間内に収めようとする場合、メモリセルMC1つあたりのワード線WLの寄生容量が小さい程、1つのワード線WLに接続されるメモリセルMCの数を大きくして、半導体記憶装置の高集積化を図ることが可能である。この様な理由から、ワード線WLの寄生容量の削減が望まれている。
【0055】
そこで、発明者らは、ビット線BL及びワード線WLの寄生容量を削減可能なメモリセルアレイMCAの構造について、検討を行った。以下、この様な構造について説明する。
【0056】
[メモリセルアレイMCAの構造]
図9及び
図10は、第1実施形態に係る半導体記憶装置の一部の構成を示す模式的な斜視図である。
図11及び
図12は、同半導体記憶装置の一部の構成を示す模式的なXY断面図である。尚、
図11及び
図12は、異なる高さ位置におけるXY断面を示している。
図13は、
図11及び
図12に示す構成をA-A´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。
図11及び
図12に示す様に、A-A´線は、X方向に延伸する部分と、斜め方向に延伸する部分と、を備えている。従って、
図13は、XZ断面と、
図11及び
図12における斜め方向、並びに、Z方向に延伸する断面と、を含んでいる。尚、
図13に示す断面は、
図10に示す構造を、Y方向負側から見た断面に対応している。
図14は、
図11及び
図12に示す構成をB-B´線に沿って切断し、矢印の方向に沿って見た模式的なYZ断面図である。
図15は、
図11及び
図12に示す構成をC-C´線に沿って切断し、矢印の方向に沿って見た模式的なXZ断面図である。
【0057】
図9及び
図10には、半導体基板Subの一部と、半導体基板Subの上方に設けられたメモリセルアレイMCAと、を示している。
【0058】
半導体基板Subは、例えば、ホウ素(B)等のP型の不純物を含むシリコン(Si)等の半導体基板である。半導体基板Subの上面には、図示しない絶縁層及び電極層が設けられている。半導体基板Subの上面、並びに、図示しない絶縁層及び電極層は、第1実施形態に係る半導体記憶装置を制御するための制御回路を構成する。例えば、メモリセルアレイMCAの直下の領域には、
図2を参照して説明したセンスアンプユニットSAUが設けられる。
【0059】
メモリセルアレイMCAは、Z方向に並ぶ複数のメモリ層ML0~ML2と、これらの下方に設けられたトランジスタ層TLと、その下方に設けられた複数のグローバルビット線GBLと、を備える。また、複数のメモリ層ML0~ML2の間、及び、メモリ層ML2とトランジスタ層TLとの間には、それぞれ、酸化シリコン(SiO2)等の絶縁層103が設けられている。
【0060】
[メモリ層ML0~ML2の構成]
メモリ層ML0~ML2は、
図11に示す様に、Y方向に並ぶメモリセル領域R
MCと、トランジスタ領域R
TrLと、フックアップ領域R
HUと、を備える。尚、
図11には、メモリセル領域R
MCに対してY方向の負側に設けられたトランジスタ領域R
TrL及びフックアップ領域R
HUを図示しているが、トランジスタ領域R
TrL及びフックアップ領域R
HUは、メモリセル領域R
MCに対してY方向の正側にも設けられている。
【0061】
[メモリセル領域R
MCの構成]
メモリセル領域R
MCには、X方向に交互に並ぶ複数の絶縁層101及び複数の導電層102が設けられている。
図9に示す様に、これら複数の絶縁層101及び複数の導電層102はY方向及びZ方向に延伸し、メモリ層ML0~ML2及びトランジスタ層TLをX方向に分断する。
【0062】
絶縁層101は、例えば、酸化シリコン(SiO2)等を含む。
【0063】
導電層102は、例えば、窒化チタン(TiN)及びタングステン(W)の積層構造等を含む。導電層102は、例えば、プレート線PL(
図1)として機能する。
【0064】
また、メモリセル領域RMCには、絶縁層101及び導電層102の間に設けられた複数の導電層104と、これら複数の導電層104の外周面の一部に接する絶縁層115と、が設けられている。複数の導電層104及び絶縁層115は、Y方向に並び、複数のメモリ層ML0~ML2及びトランジスタ層TLを貫通してZ方向に延伸する。
【0065】
導電層104は、例えば、酸化インジウムスズ(ITO)又はその他の導電性酸化物、窒化チタン(TiN)及びタングステン(W)の積層構造等を含む。尚、導電層104は、導電性酸化物のかわりに、ルテニウム(Ru)、イリジウム(Ir)又はその他の金属を含んでいても良い。また、導電層104は、導電性酸化物のみを含んでいても良いし、ルテニウム(Ru)、イリジウム(Ir)又はその他の金属のみを含んでいても良い。導電層104は、例えば、ビット線BL(
図1)として機能する。ビット線BLは、メモリ層ML0~ML2に含まれる複数のトランジスタTrCに対応して、複数設けられている。
【0066】
尚、本明細書において、導電性酸化物は、例えば、酸化インジウムスズ(ITO)、酸化インジウム亜鉛(IZO)、酸化ルテニウム(RuO2)、酸化イリジウム(IrO2)、又は、その他の酸素を含む導電性の材料を含むこととする。
【0067】
絶縁層115は、例えば、酸化シリコン(SiO2)等を含む。
【0068】
例えば
図11に示す様に、メモリセル領域R
MCにおいて、メモリ層ML0~ML2には、複数の導電層104に対応してY方向に交互に並ぶ略矩形状の領域R
R1,R
R2が設けられている。導電層104は、それぞれ、領域R
R1,R
R2の、絶縁層101側の端部に接している。領域R
R1中の、導電層104の中心点を中心とする仮想的な円c1の内側の領域には、トランジスタ構造110が設けられている。また、領域R
R1中の、円c1の外側の領域には、キャパシタ構造130の一部が設けられている。領域R
R2には、それぞれ、Y方向に隣り合う2つのキャパシタ構造130の一部と、絶縁層115の一部115aと、が設けられている。
【0069】
また、
図12に示す様に、メモリセル領域R
MCにおいて、メモリ層ML0~ML2には、これら複数の領域R
R1,R
R2と、絶縁層101と、の間に設けられた導電層120が設けられている。
【0070】
また、メモリセル領域RMCには、複数の領域RR1,RR2と、導電層120と、の間に設けられ、複数の領域RR1,RR2に対応してY方向に交互に並ぶ複数の導電層122及び絶縁層115の一部115bが設けられている。導電層104は、導電層122からはY方向に離間している。
【0071】
尚、図示の例では、上記一部115bのY方向の幅が、上記一部115aのY方向の幅よりも大きい。上記一部115bのY方向正側の側面は、上記一部115aのY方向正側の側面よりも、Y方向正側に設けられている。同様に、上記一部115bのY方向負側の側面は、上記一部115aのY方向負側の側面よりも、Y方向負側に設けられている。導電層104の外周面は、90°の角度範囲にわたって上記一部115aと接し、180°の角度範囲にわたって上記一部115bと接し、残りの90°の角度範囲が、上記トランジスタ構造110に接続されている。
【0072】
[トランジスタ構造110の構成]
トランジスタ構造110は、例えば
図12及び
図13に示す様に、導電層112と、導電層112の上面、下面及び側面に設けられた絶縁層113と、絶縁層113の上面、下面及び側面に設けられた半導体層114と、を備える。
図11及び
図12に示す様に、導電層112、絶縁層113及び半導体層114は、導電層104の外周面に沿って延伸する弧状の側面と、領域R
R1のY方向の境界に沿ってX方向に延伸するY方向の側面と、上記円c1に沿って延伸する弧状の側面と、を備える、略扇状(circular-sector shaped)の形状を備える。
【0073】
導電層112は、例えば、トランジスタTrC(
図1)のゲート電極として機能する。導電層112は、例えば、窒化チタン(TiN)及びタングステン(W)の積層構造等を含む。
図12に示す断面において、導電層104の外周面のうち、領域R
R1に接する部分の少なくとも一部は導電層112に対向し、その他の部分は導電層112に対向しない。
図12に示す様に、Y方向に並ぶ複数の導電層112は、それぞれ、導電層122と連続しており、導電層122を介して、Y方向に延伸する導電層120と連続している。
【0074】
絶縁層113は、例えば、トランジスタTrC(
図1)のゲート絶縁膜として機能する。絶縁層113は、例えば、酸化シリコン(SiO
2)等を含む。
図12に示す断面において、導電層104の外周面のうち、領域R
R1に接する部分は絶縁層113又は半導体層114に接し、その他の部分は絶縁層115に接する。
【0075】
半導体層114は、例えば、トランジスタTrC(
図1)のチャネル領域として機能する。半導体層114は、例えば、ガリウム(Ga)及びアルミニウム(Al)のうち少なくとも一つの元素と、インジウム(In)と、亜鉛(Zn)と、酸素(O)と、を含む半導体であっても良いし、その他の酸化物半導体であっても良い。半導体層114の、導電層112の上面を覆う部分、及び、導電層112の下面を覆う部分は、上述の通り、
図11に示す様な略扇状の形状を備える。
図11に示す断面において、導電層104の外周面のうち、領域R
R1に接する部分は半導体層114に接し、その他の部分は絶縁層115に接する。
図13に示す様に、Z方向に並ぶ複数の半導体層114は、Z方向に延伸する導電層104に共通に接続されている。
【0076】
尚、
図13には、半導体層114の、導電層112の上面を覆う部分を、部分114uと、導電層112の下面を覆う部分を、部分114lと表記している。また、これらの間に設けられた部分を、部分114cと表記している。部分114u,114lの、導電層104との接触部分は、Z方向に離間している。一方、部分114u,114lの、キャパシタ構造130との接触部分は、上記部分114cを介して、連続している。
【0077】
[導電層120の構成]
導電層120は、例えば、ワード線WL(
図1)として機能する。導電層120は、例えば
図12に示す様に、Y方向に延伸する。導電層120は、例えば、窒化チタン(TiN)及びタングステン(W)の積層構造等を備える。尚、導電層120の上面及び下面は、
図13に示す様に、酸化シリコン(SiO
2)等の絶縁層121によって覆われている。絶縁層121は、
図12に示す様に、絶縁層113と連続している。
【0078】
[キャパシタ構造130の構成]
キャパシタ構造130は、例えば
図13に示す様に、導電層131と、導電層131の上面、下面及び側面に設けられた導電層132と、導電層132の上面、下面及び側面に設けられた絶縁層133と、絶縁層133の上面、下面及び側面に設けられた導電層134と、導電層134の上面、下面及び側面に設けられた絶縁層135と、絶縁層135の上面、下面及び側面に設けられた導電層136と、導電層136の上面、下面及び側面に設けられた導電層137と、を備える。
【0079】
導電層131,132,136,137は、キャパシタCpC(
図1)の一方の電極として機能する。導電層131,137は、例えば、タングステン(W)等を含み、導電層102中のタングステンの部分と連続している。導電層132,136は、例えば、窒化チタン(TiN)等を含み、導電層102中の窒化チタンの部分と連続している。
【0080】
絶縁層133,135は、キャパシタCpC(
図1)の絶縁層として機能する。絶縁層133,135は、例えば、アルミナ(Al
2O
3)又はその他の絶縁性の金属酸化物であっても良い。
【0081】
導電層134は、例えば、キャパシタCpC(
図1)の他方の電極として機能する。導電層134は、例えば、酸化インジウムスズ(ITO)等を含む。導電層134は、絶縁層133,135を介して、導電層131,132,136,137から絶縁されている。導電層134は、半導体層114のX方向の側面に接続されている。
【0082】
[トランジスタ領域R
TrLの構成]
トランジスタ領域R
TrLには、例えば
図11に示す様に、X方向に並ぶ複数の絶縁層105が設けられている。これら複数の絶縁層105は、複数のメモリ層ML0~ML2及びトランジスタ層TLを貫通してZ方向に延伸する。
【0083】
絶縁層105は、例えば、酸化シリコン(SiO2)等を含む。
【0084】
また、トランジスタ領域R
TrLには、絶縁層105の間に設けられた複数の導電層106が設けられている。複数の導電層106は、X方向に並び、複数のメモリ層ML0~ML2及びトランジスタ層TLを貫通してZ方向に延伸する(
図14参照)。
【0085】
導電層106は、例えば、酸化インジウムスズ(ITO)又はその他の導電性酸化物、窒化チタン(TiN)及びタングステン(W)の積層構造等を含む。尚、導電層106は、導電性酸化物のかわりに、ルテニウム(Ru)、イリジウム(Ir)又はその他の金属を含んでいても良い。また、導電層106は、導電性酸化物のみを含んでいても良いし、ルテニウム(Ru)、イリジウム(Ir)又はその他の金属のみを含んでいても良い。導電層106は、例えば、ワード線選択線LW(
図1)として機能する。ワード線選択線LWは、メモリ層ML0~ML2に含まれる複数のトランジスタTrLに対応して、複数設けられている。
【0086】
トランジスタ領域R
TrLにおいて、メモリ層ML0~ML2は、例えば
図12に示す様に、複数の導電層106に対応して設けられた複数のトランジスタ構造140と、これら複数のトランジスタ構造140に沿ってX方向に延伸する導電層150と、を備える。
【0087】
トランジスタ構造140は、例えば
図12及び
図14に示す様に、導電層106の外周面に設けられた絶縁層141と、絶縁層141の外周面に設けられた導電層142と、導電層142の上面、下面及び外周面に設けられた絶縁層143と、絶縁層143の上面、下面及び外周面に設けられた半導体層144と、を備える。
【0088】
尚、
図12に例示する様なXY断面において、絶縁層141の外周面は、例えば、導電層106の中心位置を中心とする円に沿って形成されていても良い。また、導電層142、絶縁層143及び半導体層144のY方向の一方側(導電層120側)の側面は、導電層106の中心位置を中心とする円に沿って形成されていても良い。また、導電層142、絶縁層143及び半導体層144のX方向における両側面は、絶縁層105の側面に沿って直線状に形成されていても良い。
【0089】
絶縁層141は、例えば、酸化シリコン(SiO2)等を含む。絶縁層141は、導電層106の外周面を、全周にわたって囲んでいる。
【0090】
導電層142は、例えば、トランジスタTrL(
図1)のゲート電極として機能する。導電層142は、例えば、窒化チタン(TiN)及びタングステン(W)の積層構造等を含む。導電層142は、絶縁層141の外周面を、全周にわたって囲んでいる。
図12に示す様に、X方向に並ぶ複数の導電層142は、X方向に延伸する導電層150と連続している。
【0091】
絶縁層143は、例えば、トランジスタTrL(
図1)のゲート絶縁膜として機能する。絶縁層143は、例えば、酸化シリコン(SiO
2)等を含む。絶縁層143は、導電層142のX方向の両側面及びY方向の一方側(導電層120側)の側面を覆っている。
【0092】
半導体層144は、例えば、トランジスタTrL(
図1)のチャネル領域として機能する。半導体層144は、例えば、ガリウム(Ga)及びアルミニウム(Al)のうち少なくとも一つの元素と、インジウム(In)と、亜鉛(Zn)と、酸素(O)と、を含む半導体であっても良いし、その他の酸化物半導体であっても良い。半導体層144は、絶縁層143を介して、導電層142のX方向の両側面及びY方向の一方側(導電層120側)の側面を覆っている。
図14に示す様に、Z方向に並ぶ複数の半導体層144は、Z方向に延伸する導電層106に共通に接続されている。
図11に示す様に、X方向において隣り合う2つの半導体層144の間には、絶縁層105が設けられている。尚、半導体層144は、例えば
図12に示す様に、導電層120のY方向の端部に接続されている。
【0093】
導電層150は、例えば、層選択線LL(
図1)として機能する。導電層150は、例えば
図12に示す様に、X方向に延伸し、X方向に並ぶ複数の導電層142と連続している。導電層150は、例えば、窒化チタン(TiN)及びタングステン(W)の積層構造等を備える。尚、導電層150の上面及び下面は、例えば
図14に示す様に、酸化シリコン(SiO
2)等の絶縁層151によって覆われている。絶縁層151は、絶縁層141及び絶縁層143に接続されている。
【0094】
[フックアップ領域R
HUの構成]
フックアップ領域R
HUには、X方向に並ぶ複数のコンタクト電極107が設けられている。コンタクト電極107は、
図15に示す様に、Z方向に延伸し、上端において導電層150に接続されている。また、X方向に並ぶ複数のコンタクト電極107は、それぞれ、異なる高さ位置に設けられた導電層150に接続されている。コンタクト電極107は、例えば、窒化チタン(TiN)及びタングステン(W)の積層構造等を含む。
【0095】
[トランジスタ層TL以下の構成]
トランジスタ層TLは、メモリ層ML0~ML2と同様に構成されている。
【0096】
ただし、トランジスタ層TL中の導電層112、絶縁層113及び半導体層114は、それぞれ、トランジスタTrBのゲート電極、ゲート絶縁膜及びチャネル領域として機能する。また、トランジスタ層TL中の導電層120は、ビット線選択線LB0~LB2として機能する。また、トランジスタ層TL中の導電層134は、トランジスタTrBのソース電極として機能する。
【0097】
また、トランジスタ層TL中の導電層142、絶縁層143及び半導体層144は、それぞれ、トランジスタTrTのゲート電極、ゲート絶縁膜及びチャネル領域として機能する。また、トランジスタ層TL中の導電層150は、配線LTとして機能する。
【0098】
また、トランジスタ層TLの下方には、
図9及び
図10に示す様に、複数のグローバルビット線GBLが設けられている。グローバルビット線GBLは、X方向に延伸し、Y方向に並ぶ。グローバルビット線GBLは、例えば、窒化チタン(TiN)及びタングステン(W)の積層構造等を含む。
【0099】
また、トランジスタ層TLとグローバルビット線GBLとの間の領域には、
図10に示す様に、グローバルビット線GBLに沿ってX方向に並ぶ複数のコンタクト電極108が設けられている。これら複数のコンタクト電極108は、Z方向に延伸し、下端においてグローバルビット線GBLの上面に接続されている。また、上端において、トランジスタ層TL中の導電層134の下面に接続されている。コンタクト電極108は、例えば、窒化チタン(TiN)及びタングステン(W)の積層構造等を含む。
【0100】
【0101】
尚、第1実施形態に係る半導体記憶装置は、メモリセルアレイMCAと、メモリセルアレイMCAに接続されるセンスアンプユニットSAU等の周辺回路と、を別々のウェハ上に製造し、これらのウェハを貼合することによって形成する。この関係から、
図9等に示した半導体基板Subを基準とした場合と、メモリセルアレイMCAが形成されるウェハを基準とした場合とでは、メモリセルアレイMCA中の構成の上下関係が逆になる場合がある。
図16~
図72では、X方向、Y方向及びZ方向を、メモリセルアレイMCA中の構成に合わせて図示している。
【0102】
同製造方法においては、例えば
図16に示す様に、複数の絶縁層103と、複数の犠牲層120Aと、を交互に形成する。犠牲層120Aは、例えば、窒化シリコン(Si
3N
4)等を含む。この工程は、例えば、CVD(Chemical Vapor Deposition)等によって行う。
【0103】
次に、例えば
図17に示す様に、フックアップ領域R
HUにおいて複数の絶縁層103及び複数の犠牲層120Aの一部を除去して、階段状の構造を形成する。
【0104】
次に、例えば
図18~
図20に示す様に、絶縁層115,105に対応する位置に、開口115A,105Aを形成する。開口115A,105Aは、
図19及び
図20に示す様にZ方向に延伸し、Z方向に並ぶ複数の絶縁層103及び複数の犠牲層120Aを貫通する。この工程は、例えば、RIE等によって行う。
【0105】
次に、例えば
図21~
図23に示す様に、絶縁層115,105を形成する。この工程は、例えば、CVD等によって行う。
【0106】
次に、例えば
図24及び
図25に示す様に、導電層104に対応する位置に、開口104Aを形成する。開口104Aは、
図25に示す様にZ方向に延伸し、絶縁層115、並びに、Z方向に並ぶ複数の絶縁層103及び複数の犠牲層120Aを貫通する。この工程は、例えば、RIE等によって行う。
【0107】
尚、本実施形態において、開口104Aは、絶縁層115と、Z方向に並ぶ複数の絶縁層103及び複数の犠牲層120Aと、の境界位置に形成される。従って、犠牲層120Aを含むXY断面を観察した場合、
図24に示す様に、開口104Aの内周面の一部に犠牲層120Aが露出し、開口104Aの内周面のその他の部分には絶縁層115が露出する。また、図示は省略するものの、絶縁層103を含むXY断面を観察した場合、開口104Aの内周面の一部に絶縁層103が露出し、開口104Aの内周面のその他の部分には絶縁層115が露出する。
【0108】
次に、例えば
図26及び
図27に示す様に、開口104Aを介して、犠牲層120Aの一部を選択的に除去する。この工程は、例えば、ウェットエッチング等によって行う。
【0109】
ここで、この工程では、犠牲層120Aが、開口104Aに近い位置から除去される。
図26の例では、開口104AがXY断面において円形であり、犠牲層120Aを含まない円状の領域が、開口104Aの中心点を中心として広がる。この工程では、開口104Aの内部に、Y方向に隣り合う2つの絶縁層115の一部が露出し、これによって犠牲層120AがX方向に分断される。
【0110】
次に、例えば
図28に示す様に、開口104Aの内部に、犠牲層104Bを形成する。犠牲層104Bは、例えば、シリコン(Si)等を含む。この工程は、例えば、CVD等によって行う。
【0111】
次に、例えば
図29及び
図30に示す様に、導電層106に対応する位置に、開口106Aを形成する。開口106Aは、
図30に示す様にZ方向に延伸し、Z方向に並ぶ複数の絶縁層103及び複数の犠牲層120Aを貫通する。この工程は、例えば、RIE等によって行う。
【0112】
次に、例えば
図31及び
図32に示す様に、開口106Aを介して、犠牲層120Aの一部を選択的に除去する。この工程では、開口106Aの内部に、X方向に隣り合う2つの絶縁層105のX方向の側面が露出し、これによって犠牲層120AがY方向に分断される。この工程は、例えば、ウェットエッチング等によって行う。
【0113】
次に、例えば
図33に示す様に、開口106Aの内部に、犠牲層106Bを形成する。犠牲層106Bは、例えば、シリコン(Si)等を含む。この工程は、例えば、CVD等によって行う。
【0114】
次に、例えば
図34及び
図35に示す様に、導電層102に対応する位置に、開口102Aを形成する。開口102Aは、
図35に示す様にZ方向に延伸し、Z方向に並ぶ複数の絶縁層103及び複数の犠牲層120Aを貫通して、これらの構成をX方向に分断する。この工程は、例えば、RIE等によって行う。
【0115】
次に、例えば
図36及び
図37に示す様に、開口102Aを介して、犠牲層120Aの一部を選択的に除去する。この工程では、開口102Aの内部に犠牲層104Bの側面が露出する。この工程は、例えば、ウェットエッチング等によって行う。
【0116】
次に、例えば
図38及び
図39に示す様に、開口102Aを介して、犠牲層104Bの側面、絶縁層115のX方向及びY方向の側面、並びに、絶縁層103(
図39)の上面、下面及びX方向の側面に、導電層134を形成する。また、開口102Aの内部に、犠牲層102Bを形成する。犠牲層102Bは、例えば、シリコン(Si)等を含む。この工程では、例えば
図39に示す様に、Z方向において隣り合う2つの絶縁層103の間の領域が犠牲層102Bによって埋め込まれる。一方、X方向において隣り合う2つの絶縁層103の間の領域は、犠牲層102Bによって埋め込まれない。この工程は、例えば、ALD(Atomic Layer Deposition)及びCVD等によって行う。
【0117】
次に、例えば
図40及び
図41に示す様に、開口102Aを介して、犠牲層102B及び導電層134の一部を除去する。この工程では、例えば、犠牲層102Bの一部を除去して、導電層134の、絶縁層115(
図40)及び絶縁層103(
図41)のX方向の側面に設けられた部分を露出させ、この部分を除去する。この工程は、例えば、ウェットエッチング等によって行う。
【0118】
次に、例えば
図42及び
図43に示す様に、開口102Aを介して、犠牲層102B、絶縁層115(
図42)の一部、及び、絶縁層103(
図43)の一部を除去する。この工程では、犠牲層102Bが完全に除去される。また、絶縁層115(
図42)及び絶縁層103(
図43)は、犠牲層104Bが開口102Aに露出しない程度の範囲で除去される。この工程は、例えば、ウェットエッチング等によって行う。
【0119】
次に、例えば
図44及び
図45に示す様に、開口102Aを介して、導電層134の上面、下面、X方向の側面及びY方向の側面に、絶縁層133,135、導電層132,136、及び、導電層131,137,102を形成する。この工程は、例えば、CVD等によって行う。
【0120】
次に、例えば
図46に示す様に、犠牲層104Bを除去する。この工程は、例えば、ウェットエッチング等によって行う。
【0121】
次に、例えば
図47に示す様に、開口104Aを介して、犠牲層120A及び導電層134のX方向の側面、絶縁層115の側面、並びに、絶縁層103の上面と下面と内周面に、半導体層114を形成する。また、Z方向において隣り合う2つの絶縁層103の間の領域に、犠牲層112Aを形成する。この工程では、例えば
図47に示す様に、Z方向において隣り合う2つの絶縁層103の間の領域は、犠牲層112Aによって埋め込まれる。一方、開口104Aは、犠牲層112Aによって埋め込まれない。この工程は、例えば、ALD及びCVD等によって行う。
【0122】
次に、例えば
図48に示す様に、開口104Aを介して、犠牲層112A及び半導体層114の一部を除去する。この工程では、例えば、犠牲層112Aの一部を除去して、半導体層114の、絶縁層103の内周面に設けられた部分を露出させ、この部分を除去する。この工程は、例えば、ウェットエッチング等によって行う。
【0123】
次に、例えば
図49及び
図50に示す様に、開口104Aの内部に、導電層104を形成する。この工程は、例えば、ALD及びCVD等によって行う。
【0124】
次に、例えば
図51及び
図52に示す様に、絶縁層101に対応する位置に、開口101Aを形成する。開口101Aは、
図52に示す様にZ方向に延伸し、Z方向に並ぶ複数の絶縁層103及び複数の犠牲層120Aを貫通して、これらの構成をX方向に分断する。この工程は、例えば、RIE等によって行う。
【0125】
次に、例えば
図53及び
図54に示す様に、開口101Aを介して、犠牲層120Aを除去する。この工程は、例えば、ウェットエッチング等によって行う。尚、図には、犠牲層120Aが設けられていた部分に形成された開口を、開口120Bとして示している。
【0126】
次に、例えば
図55に示す様に、開口101A,120Bを介して、半導体層114の一部を除去し、犠牲層112Aの一部を露出させる。また、開口101A,120Bを介して、犠牲層112Aを除去し、導電層104の外周面の一部を露出させる。この工程は、例えば、ウェットエッチング等によって行う。
【0127】
次に、例えば
図56及び
図57に示す様に、開口120Bの内部に、絶縁層113,121を形成し、導電層112,120,122を形成する。この工程では、例えば、CVD等によって、開口101A,120Bに、絶縁層及び導電層を形成する。この際、開口120Bは、導電層によって埋め込まれる。一方、開口101Aは、導電層によって埋め込まれない。次に、例えば、ウェットエッチング等によって、これら絶縁層及び導電層のうち、絶縁層103のX方向の側面に設けられた部分を除去する。その後、開口101Aの内部に、絶縁層101を形成する。
【0128】
次に、例えば
図58及び
図59に示す様に、犠牲層106Bを除去する。この工程は、例えば、ウェットエッチング等によって行う。
【0129】
次に、例えば
図60及び
図61に示す様に、開口106Aを介して、絶縁層113の一部を除去し、導電層120の一部を露出させる。この工程は、例えば、ウェットエッチング等によって行う。
【0130】
次に、例えば
図62に示す様に、開口106Aを介して、犠牲層120A及び導電層120のY方向の側面、絶縁層105のX方向の側面、並びに、絶縁層103の上面と下面と内周面に、半導体層144を形成する。また、Z方向において隣り合う2つの絶縁層103の間の領域に、犠牲層142Aを形成する。この工程では、Z方向において隣り合う2つの絶縁層103の間の領域が犠牲層142Aによって埋め込まれる。一方、開口106Aは、犠牲層142Aによって埋め込まれない。この工程は、例えば、ALD及びCVD等によって行う。
【0131】
次に、例えば
図63に示す様に、開口106Aを介して、犠牲層142A及び半導体層144の一部を除去する。この工程では、例えば、犠牲層142Aの一部を除去して、半導体層144の、絶縁層103の内周面に設けられた部分を露出させ、この部分を除去する。この工程は、例えば、ウェットエッチング等によって行う。
【0132】
次に、例えば
図64及び
図65に示す様に、開口106Aの内部に、導電層106を形成する。この工程は、例えば、ALDやCVD等によって行う。
【0133】
次に、例えば
図66に示す様に、フックアップ領域R
HUに、X方向に並ぶ複数の開口opを形成する。開口opは、Z方向に延伸し、Z方向に並ぶ複数の絶縁層103及び複数の犠牲層120Aを貫通する。この工程は、例えば、RIE等によって行う。
【0134】
次に、例えば
図67及び
図68に示す様に、開口opを介して、犠牲層120Aを除去する。この工程は、例えば、ウェットエッチング等によって行う。尚、図には、犠牲層120Aが設けられていた部分に形成された開口を、開口150Aとして示している。
【0135】
次に、例えば
図69及び
図70に示す様に、開口op,150Aを介して、半導体層144の一部を除去し、犠牲層142Aの一部を露出させる。また、開口op,150Aを介して、犠牲層142Aを除去し、導電層106の外周面を露出させる。この工程は、例えば、ウェットエッチング等によって行う。
【0136】
次に、例えば
図71及び
図72に示す様に、開口150Aに、絶縁層141,143,151を形成し、導電層142,150を形成する。この工程では、例えば、CVD等によって、開口op,150Aに、絶縁層及び導電層を形成する。この際、開口150Aは、導電層によって埋め込まれる。一方、開口opは、導電層によって埋め込まれない。次に、例えば、ウェットエッチング等によって、これら絶縁層及び導電層のうち、絶縁層103の内周面に設けられた部分を除去する。その後、開口opの内部に、絶縁層を形成する。
【0137】
[比較例]
図73は、比較例に係る半導体記憶装置の構成を示す模式的な斜視図である。
【0138】
図12等を参照して説明した様に、第1実施形態に係る半導体記憶装置においては、Y方向に隣り合う2つの絶縁層115に着目した場合、これらの間に設けられた導電層104が、一方の絶縁層115に接する。一方、
図73に示す様に、比較例に係る半導体記憶装置においては、Y方向に隣り合う2つの絶縁層115に着目した場合、これらの間に設けられた導電層104が、どちらの絶縁層115からも離間する。
【0139】
また、
図12等を参照して説明した様に、第1実施形態に係る半導体記憶装置においては、導電層112に対応するXY断面において、導電層104の外周面の一部のみがトランジスタ構造110に接続されており、残りの部分はトランジスタ構造110に接続されていない。一方、比較例に係る半導体記憶装置においては、導電層112に対応するXY断面において、トランジスタ構造110´が導電層104の外周面を、全周にわたって取り囲んでおり、導電層104の外周面全体がトランジスタ構造110´に接続されている。
【0140】
[効果]
比較例に係る半導体記憶装置においては、半導体層114が導電層112の上面、下面及び側面を取り囲む様に構成されている。この様な構成では、半導体層114のうちの、導電層112の上面との対向部分、下面との対向部分、及び、側面との対向部分に、チャネルが形成される。従って、トランジスタTrのON電流を比較的大きくすることが可能である。これにより、動作の高速化・安定化を図ることが可能である。
【0141】
しかしながら、この様な構成では、ビット線BLとして機能する導電層104と、トランジスタTrCのゲート電極として機能する導電層112とが、絶縁層113を介して対向する。従って、ビット線BLと、トランジスタTrCのゲート電極との間に、寄生容量が生じてしまう。また、グローバルビット線GBL間においても、寄生容量が生じてしまう。この様な構成において読出動作を好適に実行するためには、例えば、導電層104と導電層112との対向面積を削減して、ビット線BLと、トランジスタTrCのゲート電極と、の間の静電容量を削減することが考えられる。
【0142】
また、この様な構成では、Z方向に隣り合う2つの導電層112の間に、寄生容量が生じてしまう。従って、導電層112のXY断面における面積は、小さいことが好ましい。
【0143】
そこで、本実施形態に係る半導体記憶装置においては、
図12を参照して説明した様に、導電層104の一部が導電層112と対向し、その他の部分は導電層112と対向しない構成を採用している。この様な構成によれば、導電層104と導電層112との対向面積を削減し、これらの間の寄生容量を削減可能である。また、導電層112のXY断面における面積を削減し、これらの間の寄生容量を削減可能である。
【0144】
尚、比較例に係る半導体記憶装置においては、半導体層114に対応するXY断面において、導電層104の外周面が、全周にわたって半導体層114と接している。一方、第1実施形態に係る半導体記憶装置においては、半導体層114に対応するXY断面において、導電層104の外周面の一部のみが半導体層114と接しており、残りの部分は半導体層114と接していない。この様な構成では、比較例と比較して、トランジスタTrCの動作電流が減少する可能性が考えられる。そこで、発明者らは、この様な構成におけるトランジスタTrCの動作電流について検討した。
【0145】
図6を参照して説明した様に、第1実施形態に係る半導体記憶装置の読出動作に際しては、メモリセルMC中のデータを、グローバルビット線GBLに読み出す。
【0146】
この際、メモリセルMCのキャパシタCpCが、電圧VDDによって充電されていると、メモリセルMCからグローバルビット線GBLに電流が流れる。この際、電子は、ビット線BLから、トランジスタTrCを介して、キャパシタCpCに供給される。従って、トランジスタTrCにおいては、ビット線BLがソース端子として機能し、キャパシタCpCがドレイン端子として機能する。この様な場合、トランジスタTrCに流れる電流は、ビット線BL-トランジスタTrC間の接触抵抗によって制限される。
【0147】
一方、メモリセルMCのキャパシタCpCが、接地電圧VSSに放電されていると、グローバルビット線GBLからメモリセルMCに電流が流れる。この際、電子は、キャパシタCpCから、トランジスタTrCを介して、ビット線BLに供給される。従って、トランジスタTrCにおいては、キャパシタCpCがソース端子として機能し、ビット線BLがドレイン端子として機能する。この様な場合、トランジスタTrCに流れる電流は、キャパシタCpC-トランジスタTrC間の接触抵抗によって制限される。
【0148】
読出動作は、この様な2通りの電流が大きい程、高速化可能である。また、読出動作の速度は、この様な2通りの電流のうち、小さい方に合わせて設定される。説明は省略するものの、書込動作も同様である。
【0149】
そこで、発明者らは、比較例に係る半導体記憶装置について、ビット線BLをソース端子とする場合のトランジスタTrCの電流と、キャパシタCpCをソース端子とする場合のトランジスタTrCの電流と、について、シミュレーションを行った。その結果、前者の電流が、後者の電流よりも大きくなることがわかった。これは、ビット線BL-トランジスタTrC間の接触抵抗が、キャパシタCpC-トランジスタTrC間の接触抵抗よりも小さいためであると考えられる。
【0150】
また、発明者らは、ビット線BLと半導体層114との、XY断面における接触面積と、上記2通りの電流と、の関係について、シミュレーションを行った。シミュレーションでは、ビット線BLのXY断面における中心点を通る2つの線分と、ビット線BLのXY断面における中心点を中心とする円と、を仮定し、これら2つの線分及び円によって規定される扇形の領域に、半導体層114が設けられる様な構成を仮定した。例えば、上記2つの線分の角度が90°である場合、第1実施形態に係る半導体記憶装置と同様の構成となる。また、上記2つの線分の角度が360°である場合、比較例に係る半導体記憶装置と同様の構成となる。
【0151】
シミュレーションの結果、ビット線BLをソース端子とする場合のトランジスタTrCの電流は、上記角度が減少するにつれて、大きく減少した。これは、ビット線BL-トランジスタTrC間の接触面積の減少に伴い、これらの間の接触抵抗が増大したためと考えられる。一方、キャパシタCpCをソース端子とする場合のトランジスタTrCの電流は、上記角度が90°を下回る程度の範囲まで、あまり変化しなかった。これは、
図73を参照して説明した様な構成においては、半導体層114のXY断面における輪郭線のうち、上記角度が90°程度となる角度範囲に対応する部分のみが導電層134に接続されており、残りの部分が導電層134に接続されていない(絶縁層115又は絶縁層121に接続されている)ためであると考えられる。この様な構造においては、上記角度が90°を下回る程度の範囲まで、半導体層114と導電層134との接触面積が変動しないため、キャパシタCpC-トランジスタTrC間の接触抵抗も変動しない。その結果、上記角度が90°程度となる領域において、ビット線BLをソース端子とする場合のトランジスタTrCの電流と、キャパシタCpCをソース端子とする場合のトランジスタTrCの電流とが、同程度の大きさとなった。尚、ビット線BLをソース端子とする場合のトランジスタTrCの電流が、キャパシタCpCをソース端子とする場合のトランジスタTrCの電流と同程度の大きさとなる様な上記角度は、90°でない場合もある。
【0152】
ここで、上述の通り、読出動作の速度は、上記2通りの電流のうち、小さい方によって規定される。従って、ビット線BLをソース端子とする場合のトランジスタTrCの電流が、キャパシタCpCをソース端子とする場合のトランジスタTrCの電流と同程度の電流まで減少しても、読出動作の速度を低下させる必要はない。従って、第1実施形態に係る半導体記憶装置によれば、トランジスタTrCの電流に実質的な影響を与えることなく、導電層104と導電層112との間の寄生容量、及び、導電層112の間の寄生容量を削減可能である。
【0153】
[第2実施形態]
第1実施形態に係る半導体記憶装置の製造に際しては、
図26及び
図27を参照して説明した工程において、開口104Aを介して、犠牲層120Aの一部を選択的に除去し、これによって、犠牲層120AをX方向に分断する。これにより、
図36を参照して説明した工程において、犠牲層120Aの意図しない部分が除去されてしまうことを防止可能である。
【0154】
ここで、
図11等を参照して説明した様に、第1実施形態に係る半導体記憶装置においては、絶縁層115の一部115bのY方向正側の側面が、絶縁層115の一部115aのY方向正側の側面よりも、Y方向正側に設けられている。この様な構成によれば、
図26及び
図27を参照して説明した工程において、犠牲層120Aを除去する範囲が比較的小さくても、犠牲層120Aを好適に分断することが可能である。これにより、トランジスタ構造110の小型化を図ることが可能である。
【0155】
しかしながら、この様な構成においては、
図55を参照して説明した工程において、犠牲層112Aを好適に除去することが出来ない場合がある。また、
図56及び
図57を参照して説明した工程において、導電層112及び絶縁層113を好適に形成することが出来ない場合がある。
【0156】
この様な場合には、絶縁層115の一部115bのY方向正側の側面のY方向の位置が、絶縁層115の一部115aのY方向正側の側面のY方向の位置と同じであっても良い。また、絶縁層115の一部115bのY方向正側の側面が、絶縁層115の一部115aのY方向正側の側面よりも、Y方向負側に設けられていても良い。
【0157】
以下、この様な構成について例示する。
【0158】
図74は、第2実施形態に係る半導体記憶装置の一部の構成を示す模式的なXY断面図である。以下の説明において、第1実施形態と同様の構成には同一の符号を付し、説明を省略する。
【0159】
第2実施形態に係る半導体記憶装置は、基本的には、第1実施形態に係る半導体記憶装置と同様に構成されている。ただし、第2実施形態に係る半導体記憶装置は、絶縁層115のかわりに、絶縁層215を備えている。絶縁層215は、基本的には、絶縁層115と同様に構成されている。ただし、絶縁層215においては、一部115bのY方向正側の側面のY方向の位置が、一部115aのY方向正側の側面のY方向の位置と同じであり、一部115a,115bが連続してX方向に延伸する。
【0160】
[第3実施形態]
第1実施形態に係る半導体記憶装置の製造に際しては、
図24及び
図25を参照して説明した工程において、開口104Aを形成する。開口104Aは、上方に設けられた部分ほど径が大きく、下方に設けられた部分ほど径が小さくなる場合がある。
【0161】
また、
図26及び
図27を参照して説明した工程において、開口104Aを介して、犠牲層120Aの一部を選択的に除去し、これによって、犠牲層120AをX方向に分断する。この工程では、Z方向に並ぶ複数の犠牲層120Aにおいて、犠牲層120Aが、同程度の範囲にわたって除去される。
【0162】
また、
図34及び
図35を参照して説明した工程において、開口102Aを形成する。開口102Aは、上方に設けられた部分ほどX方向の幅が広く、下方に設けられた部分ほどX方向の幅が狭くなる場合がある。
【0163】
また、
図36及び
図37を参照して説明した工程において、犠牲層120Aを除去して、犠牲層104Bを露出させる。
【0164】
ここで、上述の通り、第1実施形態に係る半導体記憶装置においては、
図9等に示した半導体基板Subを基準とした場合と、メモリセルアレイMCAが形成されるウェハを基準とした場合とでは、メモリセルアレイMCA中の構成の上下関係が逆になる場合がある。この様な場合、最終構造において、例えば
図75に示す様に、上方に設けられたキャパシタ構造130ほど、X方向の長さが大きく、下方に設けられたキャパシタ構造130ほど、X方向の長さが小さくなる場合がある。この様な構成においては、上方に設けられたキャパシタCpCほど静電容量が大きく、下方に設けられたキャパシタCpCほど静電容量が小さい。
【0165】
この様な、キャパシタCpCの静電容量のばらつきを抑制する場合には、例えば、導電層102及びキャパシタ構造130を形成する工程(
図34~
図45を参照して説明した工程)を、開口104A等を形成する工程(
図24~
図27を参照して説明した工程)よりも、前に実行することが考えられる。以下、この様な方法について説明する。
【0166】
図76~
図82は、第3実施形態に係る半導体記憶装置の製造方法について説明するための模式的な断面図である。
図83及び
図84は、第3実施形態に係る半導体記憶装置の構成を示す模式的な断面図である。
【0167】
例えば、
図76に示す様に、
図34及び
図35を参照して説明した工程を、開口104Aの形成よりも前に実行する。
【0168】
【0169】
【0170】
【0171】
【0172】
【0173】
次に、
図82に示す様に、
図26及び
図27を参照して説明した工程を実行する。この工程では、導電層134に対応する構成(導電層334)のX方向の側面を、開口104Aの内部に露出させる。
【0174】
その後、
図47~
図58を参照して説明した工程を実行することにより、
図83に示す様な構造が形成される。
【0175】
この様な方法によって半導体記憶装置を製造する場合、
図77を参照して説明した工程では、Z方向に並ぶ複数の犠牲層120Aにおいて、犠牲層120Aが、同程度の範囲にわたって除去される。これにより、上述の様な、キャパシタCpCの静電容量のばらつきを抑制可能である。
【0176】
尚、この様な方法によって半導体記憶装置を製造する場合、
図82を参照して説明した工程では、導電層334のX方向の側面を、開口104Aの内部に露出させる。この様な場合、
図84に示す様に、最終構造において、上方に設けられたトランジスタ構造110に対応するトランジスタTrCほどチャネル長が大きく、下方に設けられたトランジスタ構造110に対応するトランジスタTrCほどチャネル長が小さくなる場合がある。
【0177】
尚、第3実施形態に係る半導体記憶装置は、基本的には、第1実施形態に係る半導体記憶装置と同様に構成される。
【0178】
ただし、第3実施形態に係るトランジスタ構造310は、導電層112、絶縁層113及び半導体層114のかわりに、導電層312、絶縁層313及び半導体層314を備える。導電層312、絶縁層313及び半導体層314は、基本的には、導電層112、絶縁層113及び半導体層114と同様に構成される。ただし、
図11及び
図12を参照して説明した様に、導電層112、絶縁層113及び半導体層114の、導電層134との接触面又は対向面は、円c1に沿って形成された曲線状の側面を備える。一方、
図83に示す様に、導電層312、絶縁層313及び半導体層314の、導電層334との接触面又は対向面は、Y方向に延伸する。
【0179】
また、第3実施形態に係るキャパシタ構造330は、導電層131,132、絶縁層133及び導電層134のかわりに、導電層331,332、絶縁層333及び導電層334を備える。導電層331,332、絶縁層333及び導電層334は、基本的には、導電層131,132、絶縁層133及び導電層134と同様に構成される。ただし、
図11及び
図12を参照して説明した様に、導電層131,132、絶縁層133及び導電層134の、半導体層314との接触面又は対向面は、円c1に沿って形成された曲線状の側面を備える。一方、
図83に示す様に、導電層331,332、絶縁層333及び導電層334の、半導体層314との接触面又は対向面は、Y方向に延伸する。
【0180】
尚、第3実施形態に係る半導体記憶装置は、第2実施形態に係る半導体記憶装置と同様に、絶縁層115のかわりに、絶縁層215(
図74)を備えていても良い。これにより、
図55を参照して説明した工程において、犠牲層112Aを好適に除去出来、且つ、
図56及び
図57を参照して説明した工程において、導電層112及び絶縁層113を好適に形成することが出来る様にしても良い。
【0181】
[第4実施形態]
第1実施形態に係るトランジスタ構造140は、例えば
図12に示す様に、導電層106の外周面を全周にわたって囲む絶縁層141、導電層142、絶縁層143、及び、半導体層144を備える。しかしながら、トランジスタ構造140中の構成も、トランジスタ構造110中の構成と同様に、XY断面において、導電層106の外周面の一部のみに接し、又は、導電層106の外周面の一部のみと対向していても良い。
【0182】
以下、この様な構成について例示する。
【0183】
図85は、第4実施形態に係る半導体記憶装置の一部の構成を示す模式的なXY断面図である。以下の説明において、第1実施形態と同様の構成には同一の符号を付し、説明を省略する。
【0184】
第4実施形態に係る半導体記憶装置は、基本的には、第1実施形態に係る半導体記憶装置と同様に構成されている。ただし、第4実施形態に係る半導体記憶装置は、トランジスタ構造140のかわりに、トランジスタ構造440を備える。
【0185】
トランジスタ構造440は、導電層442と、導電層442の上面、下面及び側面に設けられた絶縁層443と、絶縁層443の上面、下面及び側面に設けられた半導体層444と、を備える。導電層442、絶縁層443及び半導体層444は、導電層106の外周面に沿って延伸する弧状の側面と、絶縁層105のX方向の境界に沿ってY方向に延伸するX方向の側面と、円c2に沿って延伸する弧状の側面と、を備える、略扇状の形状を備える。
【0186】
導電層442は、例えば、トランジスタTrL(
図1)のゲート電極として機能する。導電層442は、例えば、窒化チタン(TiN)及びタングステン(W)の積層構造等を含む。導電層106の外周面の一部は導電層442に対向し、その他の部分は導電層442に対向しない。X方向に並ぶ複数の導電層442は、それぞれ、Y方向に延伸する導電層422と連続しており、導電層422を介して、X方向に延伸する導電層150と連続している。
【0187】
絶縁層443は、例えば、トランジスタTrL(
図1)のゲート絶縁膜として機能する。絶縁層443は、例えば、酸化シリコン(SiO
2)等を含む。導電層106の外周面の一部は絶縁層443又は半導体層444に接し、その他の部分は絶縁層105に接する。
【0188】
半導体層444は、例えば、トランジスタTrL(
図1)のチャネル領域として機能する。半導体層444は、例えば、ガリウム(Ga)及びアルミニウム(Al)のうち少なくとも一つの元素と、インジウム(In)と、亜鉛(Zn)と、酸素(O)と、を含む半導体であっても良いし、その他の酸化物半導体であっても良い。導電層106の外周面の一部は半導体層444に接し、その他の部分は絶縁層105に接する。Z方向に並ぶ複数の半導体層444は、Z方向に延伸する導電層106に共通に接続されている。
【0189】
[その他の実施形態]
以上、第1実施形態~第4実施形態に係る半導体記憶装置について説明した。しかしながら、これらの実施形態に係る半導体記憶装置はあくまでも例示であり、具体的な構成、動作等は適宜調整可能である。
【0190】
例えば、第1実施形態~第4実施形態に係る半導体記憶装置においては、グローバルビット線GBLが、メモリ層ML0~ML2より下方に設けられている。しかしながら、この様な構成はあくまでも例示に過ぎず、具体的な構成は適宜調整可能である。例えば、グローバルビット線GBLは、メモリ層ML0~ML2より上方に設けられていても良い。
【0191】
また、第1実施形態~第4実施形態に係る半導体記憶装置は、メモリセルアレイMCAと、メモリセルアレイMCAに接続されるセンスアンプユニットSAU等の周辺回路と、を別々のウェハ上に製造し、これらのウェハを貼合することによって形成する様な構造を想定している。しかしながら、第1実施形態~第4実施形態に係る半導体記憶装置は、1枚のウェハ上に製造することも可能である。
【0192】
また、第1実施形態~第4実施形態に係る半導体記憶装置においては、ビット線として機能する導電層104が、酸化インジウムスズ(ITO)等の導電性酸化物を含む。しかしながら、この様な導電性酸化物は、Z方向に延伸する導電層104ではなく、トランジスタ構造110に含まれていても良い。また、導電層104及びトランジスタ構造110は、その他の材料等を含んでいても良い。
【0193】
また、第1実施形態~第4実施形態に係る半導体記憶装置においては、トランジスタTrC、TrBのチャネル領域として機能する半導体層114やトランジスタTrL、TrTのチャネル領域として機能する半導体層144が、ゲート電極の上面及び下面にそれぞれ対向して設けられているが、この構成に限らずゲート電極の上面及び下面のいずれか一方の面に対向して設けられていても良い。
【0194】
また、以上の説明では、トランジスタ構造110に接続されるメモリ部として、キャパシタCpCが採用される例について説明した。しかしながら、メモリ部は、キャパシタCpCでなくても良い。例えば、メモリ部は、強誘電体、強磁性体、GeSbTe等のカルコゲン材料又はその他の材料を含み、これら材料の特性を利用してデータを記録するものであっても良い。例えば、以上において説明したいずれかの構造において、キャパシタCpCを形成する電極間の絶縁層に、これら材料のいずれかを含ませても良い。
【0195】
[その他]
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0196】
Sub…半導体基板、ML0~ML2…メモリ層、BL…ビット線、WL…ワード線、PL…プレート線、TrC,TrL…トランジスタ、LL…層選択線、LW…ワード線選択線、102…導電層、104…導電層、110…トランジスタ構造、120…導電層、130…キャパシタ構造、140…トランジスタ構造、150…導電層。