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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024178046
(43)【公開日】2024-12-24
(54)【発明の名称】逐次比較型Ａ／Ｄコンバータ
(51)【国際特許分類】
H03M 1/08 20060101AFI20241217BHJP
H03M 1/38 20060101ALI20241217BHJP
【ＦＩ】
H03M1/08 A
H03M1/38
【審査請求】未請求
【請求項の数】10
【出願形態】ＯＬ
(21)【出願番号】P 2023096542
(22)【出願日】2023-06-12
(71)【出願人】
【識別番号】000116024
【氏名又は名称】ローム株式会社
(74)【代理人】
【識別番号】100105924
【弁理士】
【氏名又は名称】森下 賢樹
(74)【代理人】
【識別番号】100133215
【弁理士】
【氏名又は名称】真家 大樹
(72)【発明者】
【氏名】常村 祥弘
【テーマコード（参考）】
5J022
【Ｆターム（参考）】
5J022AA02
5J022AB04
5J022BA02
5J022CA10
5J022CB06
5J022CF01
5J022CF04
(57)【要約】
【課題】変換精度を改善した逐次比較型Ａ／Ｄコンバータを提供する。
【解決手段】ＳＡＲ－ＡＤＣ１００は、コンパレータ１２０と、ＣＭＯＳスイッチ２００を備える。ＣＭＯＳスイッチ２００の一端２０２は、コンパレータ１２０の入力ノードと接続される。ＣＭＯＳスイッチ２００は、ＰＭＯＳトランジスタＭＰ１、ＮＭＯＳトランジスタＭＮ１、第１ドライバ２１０、第２ドライバ２２０を備える。第１ドライバ２１０は、電流ソース能力が電流シンク能力より低くなるように構成され、第２ドライバ２２０は、電流シンク能力が電流ソース能力より低くなるように構成される。
【選択図】図２
【解決手段】ＳＡＲ－ＡＤＣ１００は、コンパレータ１２０と、ＣＭＯＳスイッチ２００を備える。ＣＭＯＳスイッチ２００の一端２０２は、コンパレータ１２０の入力ノードと接続される。ＣＭＯＳスイッチ２００は、ＰＭＯＳトランジスタＭＰ１、ＮＭＯＳトランジスタＭＮ１、第１ドライバ２１０、第２ドライバ２２０を備える。第１ドライバ２１０は、電流ソース能力が電流シンク能力より低くなるように構成され、第２ドライバ２２０は、電流シンク能力が電流ソース能力より低くなるように構成される。
【選択図】図２
【特許請求の範囲】
【請求項1】
逐次比較型Ａ／Ｄコンバータであって、
コンパレータと、
一端が前記コンパレータの入力ノードと接続されたＣＭＯＳ（Complementary Metal Oxide Semiconductor）スイッチと、
を備え、
前記ＣＭＯＳスイッチは、
並列に接続されたＰチャンネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）およびＮチャンネルＭＯＳＦＥＴと、
前記ＰチャンネルＭＯＳＦＥＴのゲート電圧を制御する第１ドライバと、
前記ＮチャンネルＭＯＳＦＥＴのゲート電圧を制御する第２ドライバと、
を備え、
前記第１ドライバは、電流ソース能力が電流シンク能力より低くなるように構成され、
前記第２ドライバは、電流シンク能力が電流ソース能力より低くなるように構成される、逐次比較型Ａ／Ｄコンバータ。
コンパレータと、
一端が前記コンパレータの入力ノードと接続されたＣＭＯＳ（Complementary Metal Oxide Semiconductor）スイッチと、
を備え、
前記ＣＭＯＳスイッチは、
並列に接続されたＰチャンネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）およびＮチャンネルＭＯＳＦＥＴと、
前記ＰチャンネルＭＯＳＦＥＴのゲート電圧を制御する第１ドライバと、
前記ＮチャンネルＭＯＳＦＥＴのゲート電圧を制御する第２ドライバと、
を備え、
前記第１ドライバは、電流ソース能力が電流シンク能力より低くなるように構成され、
前記第２ドライバは、電流シンク能力が電流ソース能力より低くなるように構成される、逐次比較型Ａ／Ｄコンバータ。
【請求項2】
前記第１ドライバは、
第１インバータと、
前記第１インバータのＰ型トランジスタと接続された第１電流源と、
を含む、請求項１に記載の逐次比較型Ａ／Ｄコンバータ。
第１インバータと、
前記第１インバータのＰ型トランジスタと接続された第１電流源と、
を含む、請求項１に記載の逐次比較型Ａ／Ｄコンバータ。
【請求項3】
前記第１ドライバは、第１インバータを有し、
前記第１インバータのＰ型トランジスタのサイズは、Ｎ型トランジスタのサイズより小さい、請求項１に記載の逐次比較型Ａ／Ｄコンバータ。
前記第１インバータのＰ型トランジスタのサイズは、Ｎ型トランジスタのサイズより小さい、請求項１に記載の逐次比較型Ａ／Ｄコンバータ。
【請求項4】
前記第１ドライバは、
第１インバータと、
前記第１インバータのＰ型トランジスタと直列に接続された第１抵抗と、
を含む、請求項１に記載の逐次比較型Ａ／Ｄコンバータ。
第１インバータと、
前記第１インバータのＰ型トランジスタと直列に接続された第１抵抗と、
を含む、請求項１に記載の逐次比較型Ａ／Ｄコンバータ。
【請求項5】
前記第１ドライバは、電源ラインと前記ＰチャンネルＭＯＳＦＥＴのゲートの間に接続された第１パワーダウンスイッチをさらに含む、請求項１から４のいずれかに記載の逐次比較型Ａ／Ｄコンバータ。
【請求項6】
前記第２ドライバは、
第２インバータと、
前記第２インバータのＮＭＯＳトランジスタと接続された第２電流源と、
を含む、請求項１から４のいずれかに記載の逐次比較型Ａ／Ｄコンバータ。
第２インバータと、
前記第２インバータのＮＭＯＳトランジスタと接続された第２電流源と、
を含む、請求項１から４のいずれかに記載の逐次比較型Ａ／Ｄコンバータ。
【請求項7】
前記第２ドライバは、第２インバータを有し、
前記第２インバータのＮＭＯＳトランジスタのサイズは、ＰＭＯＳトランジスタのサイズより小さい、請求項１から４のいずれかに記載の逐次比較型Ａ／Ｄコンバータ。
前記第２インバータのＮＭＯＳトランジスタのサイズは、ＰＭＯＳトランジスタのサイズより小さい、請求項１から４のいずれかに記載の逐次比較型Ａ／Ｄコンバータ。
【請求項8】
前記第２ドライバは、
第２インバータと、
前記第２インバータのＮＭＯＳトランジスタと直列に接続された第２抵抗と、
を含む、請求項１から４のいずれかに記載の逐次比較型Ａ／Ｄコンバータ。
第２インバータと、
前記第２インバータのＮＭＯＳトランジスタと直列に接続された第２抵抗と、
を含む、請求項１から４のいずれかに記載の逐次比較型Ａ／Ｄコンバータ。
【請求項9】
前記第２ドライバは、接地ラインと前記ＮチャンネルＭＯＳＦＥＴのゲートの間に接続された第２パワーダウンスイッチをさらに含む、請求項１から４のいずれかに記載の逐次比較型Ａ／Ｄコンバータ。
【請求項10】
ひとつの半導体基板に一体集積化された、請求項１から４のいずれかに記載の逐次比較型Ａ／Ｄコンバータ。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、逐次比較型Ａ／Ｄコンバータに関する。
【背景技術】
【0002】
中分解能～高分解能（たとえば８ビット以上）のＡ／Ｄコンバータ（ＡＤＣ：Analog Digital Converter）として、逐次比較型（ＳＡＲ：Successive Approximation Register）が使用される。ＳＡＲ－ＡＤＣは、入力電圧をサンプルホールドし、それを１回目のしきい値電圧と比較する。そして比較結果に応じて、２回目のしきい値電圧を決定し、再び比較を行う。この動作を繰り返すことにより、バイナリ探索によって、アナログ電圧がデジタル信号に変換される。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０１９－９６３７５号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
ＳＡＲ－ＡＤＣは、サンプルホールド回路や容量性Ｄ／Ａコンバータ（ＣＤＡＣ）を備え、これらは、キャパシタとスイッチの組み合わせで構成される。スイッチは、ＣＭＯＳスイッチ（トランスファゲートともいう）で構成される。
【0005】
ＣＭＯＳスイッチは、ＰチャンネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）とＮチャンネルＭＯＳＦＥＴの並列接続回路である。ＭＯＳＦＥＴは、寄生容量を有しており、クロックフィードスルーやチャージインジェクションによって、誤差電荷が混入する。
【0006】
クロックフィードスルーの影響は、ＣＭＯＳスイッチの一端が、ハイインピーダンスノードと接続されているときに顕著となる。ＳＡＲ－ＡＤＣにおいては、電圧コンパレータの入力ノード（反転入力端子や非反転入力端子）と接続されるＣＭＯＳスイッチにおいて特に顕著に現れる。具体的には、ＣＭＯＳスイッチがターンオフする際に、ハイインピーダンスノード、つまりコンパレータの入力端子からＭＯＳＦＥＴのゲートに向かって電荷が抜け、コンパレータの入力電圧を変化させる。これにより、ＳＡＲ－ＡＤＣの変換精度が低下する。
【0007】
クロックフィードスルーの影響を低減するために、ＣＭＯＳスイッチと直列にダミースイッチを挿入し、誤差電荷をキャンセルする手法が知られているが、ＳＡＲ－ＡＤＣにこの方法を採用すると、しきい値電圧を生成するＤ／Ａコンバータの出力に接続される容量が増えてしまい、しきい値電圧の電圧範囲が狭められる。
【0008】
本開示は係る状況においてなされたものであり、そのある態様の例示的な目的のひとつは、変換精度を改善した逐次比較型Ａ／Ｄコンバータの提供にある。
【課題を解決するための手段】
【0009】
本開示のある態様は、逐次比較型Ａ／Ｄコンバータに関する。逐次比較型Ａ／Ｄコンバータは、コンパレータと、一端がコンパレータの入力ノードと接続されたＣＭＯＳ（Complementary Metal Oxide Semiconductor）スイッチと、を備える。ＣＭＯＳスイッチは、並列に接続されたＰチャンネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）およびＮチャンネルＭＯＳＦＥＴと、ＰチャンネルＭＯＳＦＥＴのゲート電圧を制御する第１ドライバと、ＮチャンネルＭＯＳＦＥＴのゲート電圧を制御する第２ドライバと、を備える。第１ドライバは、電流ソース能力が電流シンク能力より低くなるように構成され、第２ドライバは、電流シンク能力が電流ソース能力より低くなるように構成される。
【0010】
なお、以上の構成要素を任意に組み合わせたもの、あるいは本開示の表現を、方法、装置などの間で変換したものもまた、本発明の態様として有効である。
【発明の効果】
【0011】
本開示のある態様によれば、変換精度を改善できる。
【図面の簡単な説明】
【0012】
【発明を実施するための形態】
【0013】
（実施形態の概要）
本開示のいくつかの例示的な実施形態の概要を説明する。この概要は、後述する詳細な説明の前置きとして、実施形態の基本的な理解を目的として、１つまたは複数の実施形態のいくつかの概念を簡略化して説明するものであり、発明あるいは開示の広さを限定するものではない。この概要は、考えられるすべての実施形態の包括的な概要ではなく、すべての実施形態の重要な要素を特定することも、一部またはすべての態様の範囲を線引きすることも意図していない。便宜上、「一実施形態」は、本明細書に開示するひとつの実施形態（実施例や変形例）または複数の実施形態（実施例や変形例）を指すものとして用いる場合がある。
本開示のいくつかの例示的な実施形態の概要を説明する。この概要は、後述する詳細な説明の前置きとして、実施形態の基本的な理解を目的として、１つまたは複数の実施形態のいくつかの概念を簡略化して説明するものであり、発明あるいは開示の広さを限定するものではない。この概要は、考えられるすべての実施形態の包括的な概要ではなく、すべての実施形態の重要な要素を特定することも、一部またはすべての態様の範囲を線引きすることも意図していない。便宜上、「一実施形態」は、本明細書に開示するひとつの実施形態（実施例や変形例）または複数の実施形態（実施例や変形例）を指すものとして用いる場合がある。
【0014】
一実施形態に係る逐次比較型Ａ／Ｄコンバータは、コンパレータと、一端がコンパレータの入力ノードと接続されたＣＭＯＳ（Complementary Metal Oxide Semiconductor）スイッチと、を備える。ＣＭＯＳスイッチは、並列に接続されたＰチャンネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）およびＮチャンネルＭＯＳＦＥＴと、ＰチャンネルＭＯＳＦＥＴのゲート電圧を制御する第１ドライバと、ＮチャンネルＭＯＳＦＥＴのゲート電圧を制御する第２ドライバと、を備える。第１ドライバは、電流ソース能力が電流シンク能力より低くなるように構成され、第２ドライバは、電流シンク能力が電流ソース能力より低くなるように構成される。
【0015】
この構成によると、ＣＭＯＳスイッチがターンオフするときに、ＰチャンネルＭＯＳＦＥＴおよびＮチャンネルＭＯＳＦＥＴそれぞれのゲート電圧の変化速度（スルーレート）が制限される。これにより、ハイインピーダンスノードであるコンパレータの入力端子から、ＭＯＳＦＥＴのゲートへの電荷の抜けを抑制することができ、コンパレータの入力電圧の変動を抑制でき、ひいては、ＳＡＲ－ＡＤＣの変換精度を改善できる。
【0016】
一実施形態において、第１ドライバは、第１インバータと、第１インバータのＰ型トランジスタと接続された第１電流源と、を含んでもよい。この構成では、第１電流源の電流量に応じて、ＰＭＯＳトランジスタのターンオフの速度を制限できる。
【0017】
一実施形態において、第１ドライバは、第１インバータを有してもよい。第１インバータのＰ型トランジスタのサイズは、Ｎ型トランジスタのサイズより小さくてもよい。この構成では、Ｐ型トランジスタのサイズに応じて、ＰＭＯＳトランジスタのターンオフの速度を制限できる。
【0018】
一実施形態において、第１ドライバは、第１インバータと、第１インバータのＰ型トランジスタと直列に接続された第１抵抗と、を含んでもよい。この構成では、第１抵抗の抵抗値に応じて、ＰＭＯＳトランジスタのターンオフの速度を制限できる。
【0019】
一実施形態において、第１ドライバは、電源ラインとＰチャンネルＭＯＳＦＥＴのゲートの間に接続された第１パワーダウンスイッチをさらに含んでもよい。この構成によれば、第１パワーダウンスイッチをオンすることにより、ＰチャンネルＭＯＳＦＥＴをオフ状態に固定できる。
【0020】
一実施形態において、第２ドライバは、第２インバータと、第２インバータのＮＭＯＳトランジスタと接続された第２電流源と、を含んでもよい。この構成では、第２電流源の電流量に応じて、ＮＭＯＳトランジスタのターンオフの速度を制限できる。
【0021】
一実施形態において、第２ドライバは、第２インバータを有してもよい。第２インバータのＮＭＯＳトランジスタのサイズは、ＰＭＯＳトランジスタのサイズより小さくてもよい。この構成では、Ｎ型トランジスタのサイズに応じて、ＮＭＯＳトランジスタのターンオフの速度を制限できる。
【0022】
一実施形態において、第２ドライバは、第２インバータと、第２インバータのＮＭＯＳトランジスタと直列に接続された第２抵抗と、を含んでもよい。この構成では、第２抵抗の抵抗値に応じて、ＮＭＯＳトランジスタのターンオフの速度を制限できる。
【0023】
一実施形態において、第２ドライバは、接地ラインとＮチャンネルＭＯＳＦＥＴのゲートの間に接続された第２パワーダウンスイッチをさらに含んでもよい。この構成によれば、第２パワーダウンスイッチをオンすることにより、ＮチャンネルＭＯＳＦＥＴをオフ状態に固定できる。
【0024】
一実施形態において、逐次比較型Ａ／Ｄコンバータは、ひとつの半導体基板に一体集積化されてもよい。「一体集積化」とは、回路の構成要素のすべてが半導体基板上に形成される場合や、回路の主要構成要素が一体集積化される場合が含まれ、回路定数の調節用に一部の抵抗やキャパシタなどが半導体基板の外部に設けられていてもよい。回路を１つのチップ上に集積化することにより、回路面積を削減することができるとともに、回路素子の特性を均一に保つことができる。
【0025】
（実施形態）
本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合のほか、部材Ａと部材Ｂが、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。
本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合のほか、部材Ａと部材Ｂが、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。
【0026】
同様に、「部材Ｃが、部材Ａと部材Ｂの間に接続された（設けられた）状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。
【0027】
図１は、実施形態に係る逐次比較型Ａ／Ｄコンバータ（ＳＡＲ－ＡＤＣ）１００のブロック図である。ＳＡＲ－ＡＤＣ１００は、一つの半導体基板に一体集積化される。ＳＡＲ－ＡＤＣ１００は、Ａ／Ｄコンバータの専用のチップであってもよいし、他の機能を有するＩＣ（Integrated Circuit）に集積化されてもよい。あるいは、ＳＡＲ－ＡＤＣ１００は、デジタル部とアナログ部が別々のチップで構成されてもよい。
【0028】
ＳＡＲ－ＡＤＣ１００は、サンプルホールド回路１１０、コンパレータ１２０、コントローラ１３０、容量型ＤＡＣ１４０、を備える。容量型ＤＡＣ１４０は、入力電圧ＶＩＮをサンプリングする。そして容量型ＤＡＣ１４０は、制御コードＣＯＤＥｋに応じたしきい値電圧ＶＴＨｋを生成する。ｋは、逐次比較処理のサイクルを示す。コンパレータ１２０は、容量型ＤＡＣ１４０の状態にもとづいて、入力電圧ＶＩＮとしきい値電圧ＶＴＨｋの大小関係を示す比較信号ｃｏｍｐを発生する。たとえば比較信号ｃｏｍｐは、入力信号ＶＩＮがしきい値電圧ＶＴＨｋより大きいときにＨ（ハイ）、小さいときにＬ（ロー）である。コントローラ１３０は、コンパレータ１２０の出力ｃｏｍｐにもとづいて、次のサイクルｋ＋１の制御コードＣＯＤＥｋ＋１を決定する。ＳＡＲ－ＡＤＣ１００はこの動作を繰り返す。
【0029】
なお、図１のブロック図は、ＳＡＲ－ＡＤＣ１００の処理を簡潔に示した機能ブロックであり、ＳＡＲ－ＡＤＣ１００の具体的な構成を限定するものではない。たとえばサンプルホールド回路１１０および容量型ＤＡＣ１４０は、スイッチドキャパシタ回路を用いて一体に構成されてもよい。またコンパレータ１２０は、サンプルホールドされた入力電圧ＶＩＮとしきい値電圧ＶＴＨｋの差分を、０と比較することにより、ＶＩＮとＶＴＨｋの大小関係を判定してもよい。
【0030】
図２は、実施形態に係るＳＡＲ－ＡＤＣ１００の一部分の回路図である。ＳＡＲ－ＡＤＣ１００は、コンパレータ１２０およびＣＭＯＳスイッチ２００を含む。ＣＭＯＳスイッチ２００は、一端２０２がコンパレータ１２０の入力ノードに接続されている。ＣＭＯＳスイッチ２００の一端２０２は、ハイインピーダンスノードであるといえる。ＣＭＯＳスイッチ２００の他端２０４には、何らかの電圧ＶＡが供給されている。ＣＭＯＳスイッチ２００は、サンプルホールド回路１１０の一部であってもよいし、容量型ＤＡＣ１４０の一部であってもよい。
【0031】
ＣＭＯＳスイッチ２００は、ＰチャンネルＭＯＳＦＥＴ（以下、ＰＭＯＳトランジスタ）ＭＰ１およびＮチャンネルＭＯＳＦＥＴ（以下、ＮＭＯＳトランジスタ）ＭＮ１、第１ドライバ２１０、第２ドライバ２２０を備える。ＰＭＯＳトランジスタＭＰ１とＮＭＯＳトランジスタＭＮ１は並列に接続される。
【0032】
第１ドライバ２１０は、制御信号ＣＴＲＬに応じて、ＰＭＯＳトランジスタＭＰ１のゲート電圧ＶＧＰを制御する。具体的には第１ドライバ２１０は、制御信号ＣＴＲＬが第１レベル（たとえばハイ）のときに、ＰＭＯＳトランジスタＭＰ１のゲート電圧ＶＧＰをローレベル（接地電圧０Ｖ）とし、制御信号ＣＴＲＬが第２レベル（たとえばロー）のときに、ＰＭＯＳトランジスタＭＰ１のゲート電圧ＶＧＰをハイレベル（電源電圧ＶＤＤ）とする。
【0033】
第２ドライバ２２０は、制御信号ＣＴＲＬに応じて、ＮＭＯＳトランジスタＭＮ１のゲート電圧を制御する。具体的には第２ドライバ２２０は、制御信号ＣＴＲＬが第１レベルのときに、ＮＭＯＳトランジスタＭＮ１のゲート電圧ＶＧＮをハイレベル（ＶＤＤ）とし、制御信号ＣＴＲＬが第２レベルのときに、ＰＭＯＳトランジスタＭＰ１のゲート電圧ＶＧＮをローレベル（０Ｖ）とする。
【0034】
第１ドライバ２１０は、電流ソース能力が電流シンク能力より低くなるように構成される。すなわち、第１ドライバ２１０のソース電流ＩＳＲＣ１は、シンク電流ＩＳＮＫ１よりも小さい。
【0035】
第２ドライバ２２０は、電流シンク能力が電流ソース能力より低くなるように構成される。すなわち第２ドライバ２２０のシンク電流ＩＳＮＫ２は、ソース電流ＩＳＲＣ２よりも小さい。
【0036】
以上がＣＭＯＳスイッチ２００の構成である。続いてその動作を説明する。
【0037】
図３は、図２のＣＭＯＳスイッチ２００の動作波形図である。時刻ｔ０より前は、制御信号ＣＴＲＬは第２レベル（ロー）であり、ＰＭＯＳトランジスタＭＰ１のゲート電圧ＶＧＰは電源電圧ＶＤＤ、ＮＭＯＳトランジスタＭＮ１のゲート電圧ＶＧＮは０Ｖであり、ＣＭＯＳスイッチ２００はオフ状態である。
【0038】
時刻ｔ０に、制御信号ＣＴＲＬは第２レベル（ロー）から第１レベル（ハイ）に遷移する。この遷移に応答して、第１ドライバ２１０は、ＰＭＯＳトランジスタＭＰ１のゲート電圧ＶＧＰを０Ｖに向かって変化させ、第２ドライバ２２０は、ＮＭＯＳトランジスタＭＮ１のゲート電圧ＶＧＮを電源電圧ＶＤＤに向かって変化させる。
【0039】
時刻ｔ１に、制御信号ＣＴＲＬは第１レベル（ハイ）から第２レベル（ロー）に遷移する。この遷移に応答して、第１ドライバ２１０は、ＰＭＯＳトランジスタＭＰ１のゲート電圧ＶＧＰを電源電圧ＶＤＤに向かって変化させ、第２ドライバ２２０は、ＮＭＯＳトランジスタＭＮ１のゲート電圧ＶＧＮを０Ｖに向かって変化させる。
【0040】
上述のように、第１ドライバ２１０の電流ソース能力は、その電流シンク能力に比べて低い。したがって、ＰＭＯＳトランジスタＭＰ１のゲート電圧ＶＧＰは、上昇速度が下降速度に比べて低い。そのため、ＰＭＯＳトランジスタＭＰ１は、ターンオフ時間が、ターンオン時間に比べて長い。
【0041】
また、第２ドライバ２２０の電流シンク能力は、その電流ソース能力に比べて低い。したがって、ＮＭＯＳトランジスタＭＮ１のゲート電圧ＶＧＮは、下降速度が上昇速度に比べて低い。そのため、ＮＭＯＳトランジスタＭＮ１についても、ＰＭＯＳトランジスタＭＰ１と同様に、ターンオフ時間が、ターンオン時間に比べて長い。
【0042】
以上がＣＭＯＳスイッチ２００の動作である。ＣＭＯＳスイッチ２００のターンオフの速度（スルーレート）を制限することにより、ＣＭＯＳスイッチ２００の一端２０２から、ＰＭＯＳトランジスタＭＰ１のゲート容量ＣｐおよびＮＭＯＳトランジスタＭＮ１のゲート容量Ｃｎを介して抜けた電荷を吸い込む時間が長くなるため、結果として、一端２０２の電圧ＶＢの変動が小さくなる。コンパレータ１２０の入力電圧ＶＢの変動を抑制することにより、ひいてはＳＡＲ－ＡＤＣ１００の変換精度を改善できる。
【0043】
本開示は、図２のブロック図や回路図として把握され、あるいは上述の説明から導かれるさまざまな装置、方法に及ぶものであり、特定の構成に限定されるものではない。以下、本開示の範囲を狭めるためではなく、本開示や本発明の本質や動作の理解を助け、またそれらを明確化するために、より具体的な構成例や実施例を説明する。
【0044】
（実施例１）
図４は、実施例１に係るＣＭＯＳスイッチ２００Ａの回路図である。第１ドライバ２１０Ａは、第１インバータ２１２、第１電流源２１４、第１パワーダウンスイッチ２１６を含む。
図４は、実施例１に係るＣＭＯＳスイッチ２００Ａの回路図である。第１ドライバ２１０Ａは、第１インバータ２１２、第１電流源２１４、第１パワーダウンスイッチ２１６を含む。
【0045】
第１インバータ２１２は、Ｐ型トランジスタＭＰ１１およびＮ型トランジスタＭＮ１１を含む。第１電流源２１４は、第１インバータ２１２のＰ型トランジスタＭＰ１１と接続される。第１電流源２１４は、トランジスタＭＰ１２，ＭＰ１３、電流源ＣＳ１を含む。トランジスタＭＰ１２，ＭＰ１３はカレントミラー回路を形成しており、電流源ＣＳ１が生成する基準電流を折り返して、電流Ｉｂ１をＰ型トランジスタＭＰ１１に供給する。
【0046】
第１パワーダウンスイッチ２１６は、電源ラインとＰＭＯＳトランジスタＭＰ１のゲートの間に接続される。第１パワーダウンスイッチ２１６は、Ｐ型トランジスタＭＰ１４で構成される。
【0047】
第２ドライバ２２０Ａは、第２インバータ２２２、第２電流源２２４、第２パワーダウンスイッチ２２６を含む。第２インバータ２２２は、Ｐ型トランジスタＭＰ２１およびＮ型トランジスタＭＮ２１を含む。第２電流源２２４は、第２インバータ２２２のＮ型トランジスタＭＮ２１と接続される。第２電流源２２４は、トランジスタＭＮ２２，ＭＮ２３、電流源ＣＳ２を含む。トランジスタＭＮ２２，ＭＮ２３はカレントミラー回路を形成しており、電流源ＣＳ２が生成する基準電流を折り返して、電流Ｉｂ２をＮ型トランジスタＭＮ２１に供給する。
【0048】
図５は、ドライバの能力を変化させたときのＣＭＯＳスイッチ２００Ａの動作波形図（シミュレーション結果）である。（i）～（v）は、第１ドライバ２１０Ａ（２２０Ｂ）のトランジスタＭＰ１３，ＭＰ１２（ＭＮ２３，ＭＮ２２）からなるカレントミラー回路のミラー比を１倍、２倍、４倍、８倍、１６倍としたときの波形を表している。ＣＭＯＳスイッチ２００Ａの他端２０４には、固定電圧ＶＡ＝２．５Ｖが印加されている。図５から分かるように、カレントミラー回路のミラー比を小さくし、電流Ｉｂ１，Ｉｂ２を小さくしていくと、ＣＭＯＳスイッチ２００Ａがオフのときの、ＣＭＯＳスイッチ２００の一端２０２の電圧ＶＢの変化が小さくなっていくことが分かる。
【0049】
この構成によれば、第１ドライバ２１０Ａにおいては、第１インバータ２１２のＰ型トランジスタＭＰ１１に供給される電流Ｉｂ１によって、第１ドライバ２１０Ａの電流ソース能力を制限でき、電圧ＶＢの変動を抑制できる。
【0050】
また、第１パワーダウンスイッチ２１６をオンすることにより、ＰＭＯＳトランジスタＭＰ１をオフ状態に固定できる。
【0051】
同様に、第２ドライバ２２０Ａにおいては、第２インバータ２２２のＮ型トランジスタＭＮ２１に供給される電流Ｉｂ２によって、第２ドライバ２２０Ａの電流シンク能力を制限でき、電圧ＶＢの変動を抑制できる。
【0052】
また、第２パワーダウンスイッチ２２６をオンすることにより、ＮＭＯＳトランジスタＭＮ１をオフ状態に固定できる。
【0053】
（実施例２）
図６は、実施例２に係るＣＭＯＳスイッチ２００Ｂの回路図である。第１ドライバ２１０Ｂは、第１インバータ２１２および第１パワーダウンスイッチ２１６を含む。第１インバータ２１２のＰ型トランジスタＭＰ１１のサイズＷ／Ｌ（ゲート幅／ゲート長）は、Ｎ型トランジスタＭＮ１１のサイズＷ／Ｌよりも小さく構成される。
図６は、実施例２に係るＣＭＯＳスイッチ２００Ｂの回路図である。第１ドライバ２１０Ｂは、第１インバータ２１２および第１パワーダウンスイッチ２１６を含む。第１インバータ２１２のＰ型トランジスタＭＰ１１のサイズＷ／Ｌ（ゲート幅／ゲート長）は、Ｎ型トランジスタＭＮ１１のサイズＷ／Ｌよりも小さく構成される。
【0054】
第２ドライバ２２０Ｂは、第２インバータ２２２および第２パワーダウンスイッチ２２６を含む。第２インバータ２２２のＮ型トランジスタＭＮ２１のサイズＷ／Ｌは、Ｐ型トランジスタＭＰ２１のサイズＷ／Ｌよりも小さく構成される。
【0055】
実施例２によれば、第１ドライバ２１０ＢのＰ型トランジスタＭＰ１１のサイズＷ／Ｌを小さくすることで、電流ソース能力を制限できる。同様に、第２ドライバ２２０ＢのＮ型トランジスタＭＮ１１のサイズＷ／Ｌを小さくすることで、電流シンク能力を制限できる。
【0056】
（実施例３）
図７は、実施例３に係るＣＭＯＳスイッチ２００Ｃの回路図である。第１ドライバ２１０Ｃは、第１インバータ２１２、第１抵抗Ｒ１、パワーダウンスイッチ２１６を含む。第１抵抗Ｒ１は、第１インバータ２１２のＰ型トランジスタＭＰ１１と直列に接続される。
図７は、実施例３に係るＣＭＯＳスイッチ２００Ｃの回路図である。第１ドライバ２１０Ｃは、第１インバータ２１２、第１抵抗Ｒ１、パワーダウンスイッチ２１６を含む。第１抵抗Ｒ１は、第１インバータ２１２のＰ型トランジスタＭＰ１１と直列に接続される。
【0057】
第２ドライバ２２０Ｃは、第２インバータ２２２、第２抵抗Ｒ２、パワーダウンスイッチ２２６を含む。第２抵抗Ｒ２は、第２インバータ２２２のＮ型トランジスタＭＮ１１と直列に接続される。
【0058】
実施例３によれば、第１抵抗Ｒ１の抵抗値によって、第１ドライバ２１０Ｃの電流ソース能力を制限できる。同様に、第２抵抗Ｒ２の抵抗値によって、第２ドライバ２２０Ｃの電流シンク能力を制限できる。
【0059】
ＳＡＲ－ＡＤＣにはさまざまな回路構成が提案されており、本開示に係る技術の適用は、特定の構成に限定されるものではない。以下では、ＳＡＲ－ＡＤＣ１００の構成例を説明する。
【0060】
図８は、ＳＡＲ－ＡＤＣ１００ａの回路図である。ＳＡＲ－ＡＤＣ１００ａは、差動形式であり、差動入力信号ＶＩＮＰ，ＶＩＮＮをデジタル信号に変換する。コンパレータ１２０、コントローラ１３０およびスイッチドキャパシタ回路３００を備える。スイッチドキャパシタ回路３００は、図１のサンプルホールド回路１１０および容量型ＤＡＣ１４０の機能を有する。
【0061】
この構成においては、スイッチＳＷ１，ＳＷ２の一端がコンパレータ１２０の入力端子と接続されている。したがってスイッチＳＷ１，ＳＷ２について、上述のＣＭＯＳスイッチ２００の構成を採用することができる。
【0062】
図９は、ＳＡＲ－ＡＤＣ１００ｂの回路図である。ＳＡＲ－ＡＤＣ１００ｂは、図８のＳＡＲ－ＡＤＣ１００ａをシングルエンド形式に変更したものである。この構成においては、スイッチＳＷ３，ＳＷ４の一端がコンパレータ１２０の入力端子と接続されている。したがってスイッチＳＷ３，ＳＷ４について、上述のＣＭＯＳスイッチ２００の構成を採用することができる。
【0063】
図１０は、ＳＡＲ－ＡＤＣ１００ｃの回路図である。ＳＡＲ－ＡＤＣ１００ｃは、図８のＳＡＲ－ＡＤＣ１００ａと同様に、差動形式である。この構成においては、スイッチＳＷ５，ＳＷ６の一端がコンパレータ１２０の入力端子と接続されている。したがってスイッチＳＷ５，ＳＷ６について、上述のＣＭＯＳスイッチ２００の構成を採用することができる。
【0064】
当業者によれば、本開示の適用が、ここで例示したＳＡＲ－ＡＤＣ１００ａ～１００ｃに限定されないこと、またそれ以外の公知の、あるいは将来利用可能なさまざま構成のＳＡＲ－ＡＤＣに適用可能であることが理解される。
【0065】
(付記)
本明細書には以下の技術が開示される。
本明細書には以下の技術が開示される。
【0066】
（項目１）
逐次比較型Ａ／Ｄコンバータであって、
コンパレータと、
一端が前記コンパレータの入力ノードと接続されたＣＭＯＳ（Complementary Metal Oxide Semiconductor）スイッチと、
を備え、
前記ＣＭＯＳスイッチは、
並列に接続されたＰチャンネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）およびＮチャンネルＭＯＳＦＥＴと、
前記ＰチャンネルＭＯＳＦＥＴのゲート電圧を制御する第１ドライバと、
前記ＮチャンネルＭＯＳＦＥＴのゲート電圧を制御する第２ドライバと、
を備え、
前記第１ドライバは、電流ソース能力が電流シンク能力より低くなるように構成され、
前記第２ドライバは、電流シンク能力が電流ソース能力より低くなるように構成される、逐次比較型Ａ／Ｄコンバータ。
逐次比較型Ａ／Ｄコンバータであって、
コンパレータと、
一端が前記コンパレータの入力ノードと接続されたＣＭＯＳ（Complementary Metal Oxide Semiconductor）スイッチと、
を備え、
前記ＣＭＯＳスイッチは、
並列に接続されたＰチャンネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）およびＮチャンネルＭＯＳＦＥＴと、
前記ＰチャンネルＭＯＳＦＥＴのゲート電圧を制御する第１ドライバと、
前記ＮチャンネルＭＯＳＦＥＴのゲート電圧を制御する第２ドライバと、
を備え、
前記第１ドライバは、電流ソース能力が電流シンク能力より低くなるように構成され、
前記第２ドライバは、電流シンク能力が電流ソース能力より低くなるように構成される、逐次比較型Ａ／Ｄコンバータ。
【0067】
（項目２）
前記第１ドライバは、
第１インバータと、
前記第１インバータのＰ型トランジスタと接続された第１電流源と、
を含む、項目１に記載の逐次比較型Ａ／Ｄコンバータ。
前記第１ドライバは、
第１インバータと、
前記第１インバータのＰ型トランジスタと接続された第１電流源と、
を含む、項目１に記載の逐次比較型Ａ／Ｄコンバータ。
【0068】
（項目３）
前記第１ドライバは、第１インバータを有し、
前記第１インバータのＰ型トランジスタのサイズは、Ｎ型トランジスタのサイズより小さい、項目１に記載の逐次比較型Ａ／Ｄコンバータ。
前記第１ドライバは、第１インバータを有し、
前記第１インバータのＰ型トランジスタのサイズは、Ｎ型トランジスタのサイズより小さい、項目１に記載の逐次比較型Ａ／Ｄコンバータ。
【0069】
（項目４）
前記第１ドライバは、
第１インバータと、
前記第１インバータのＰ型トランジスタと直列に接続された第１抵抗と、
を含む、項目１に記載の逐次比較型Ａ／Ｄコンバータ。
前記第１ドライバは、
第１インバータと、
前記第１インバータのＰ型トランジスタと直列に接続された第１抵抗と、
を含む、項目１に記載の逐次比較型Ａ／Ｄコンバータ。
【0070】
（項目５）
前記第１ドライバは、電源ラインと前記ＰチャンネルＭＯＳＦＥＴのゲートの間に接続された第１パワーダウンスイッチをさらに含む、項目１から４のいずれかに記載の逐次比較型Ａ／Ｄコンバータ。
前記第１ドライバは、電源ラインと前記ＰチャンネルＭＯＳＦＥＴのゲートの間に接続された第１パワーダウンスイッチをさらに含む、項目１から４のいずれかに記載の逐次比較型Ａ／Ｄコンバータ。
【0071】
（項目６）
前記第２ドライバは、
第２インバータと、
前記第２インバータのＮＭＯＳトランジスタと接続された第２電流源と、
を含む、項目１から５のいずれかに記載の逐次比較型Ａ／Ｄコンバータ。
前記第２ドライバは、
第２インバータと、
前記第２インバータのＮＭＯＳトランジスタと接続された第２電流源と、
を含む、項目１から５のいずれかに記載の逐次比較型Ａ／Ｄコンバータ。
【0072】
（項目７）
前記第２ドライバは、第２インバータを有し、
前記第２インバータのＮＭＯＳトランジスタのサイズは、ＰＭＯＳトランジスタのサイズより小さい、項目１から５のいずれかに記載の逐次比較型Ａ／Ｄコンバータ。
前記第２ドライバは、第２インバータを有し、
前記第２インバータのＮＭＯＳトランジスタのサイズは、ＰＭＯＳトランジスタのサイズより小さい、項目１から５のいずれかに記載の逐次比較型Ａ／Ｄコンバータ。
【0073】
（項目８）
前記第２ドライバは、
第２インバータと、
前記第２インバータのＮＭＯＳトランジスタと直列に接続された第２抵抗と、
を含む、項目１から５のいずれかに記載の逐次比較型Ａ／Ｄコンバータ。
前記第２ドライバは、
第２インバータと、
前記第２インバータのＮＭＯＳトランジスタと直列に接続された第２抵抗と、
を含む、項目１から５のいずれかに記載の逐次比較型Ａ／Ｄコンバータ。
【0074】
（項目９）
前記第２ドライバは、接地ラインと前記ＮチャンネルＭＯＳＦＥＴのゲートの間に接続された第２パワーダウンスイッチをさらに含む、項目１から５のいずれかに記載の逐次比較型Ａ／Ｄコンバータ。
前記第２ドライバは、接地ラインと前記ＮチャンネルＭＯＳＦＥＴのゲートの間に接続された第２パワーダウンスイッチをさらに含む、項目１から５のいずれかに記載の逐次比較型Ａ／Ｄコンバータ。
【0075】
（項目１０）
ひとつの半導体基板に一体集積化された、項目１から９のいずれかに記載の逐次比較型Ａ／Ｄコンバータ。
ひとつの半導体基板に一体集積化された、項目１から９のいずれかに記載の逐次比較型Ａ／Ｄコンバータ。
【符号の説明】
【0076】
１００ ＳＡＲ－ＡＤＣ
１１０ サンプルホールド回路
１２０ コンパレータ
１３０ コントローラ
１４０ 容量型ＤＡＣ
２００ ＣＭＯＳスイッチ
２１０ 第１ドライバ
２１２ 第１インバータ
２１４ 第１電流源
２１６ 第１パワーダウンスイッチ
Ｒ１ 第１抵抗
２２０ 第２ドライバ
２２２ 第２インバータ
２２４ 第２電流源
２２６ 第２パワーダウンスイッチ
Ｒ２ 第２抵抗
ＭＰ１ ＰＭＯＳトランジスタ
ＭＮ１ ＮＭＯＳトランジスタ
１１０ サンプルホールド回路
１２０ コンパレータ
１３０ コントローラ
１４０ 容量型ＤＡＣ
２００ ＣＭＯＳスイッチ
２１０ 第１ドライバ
２１２ 第１インバータ
２１４ 第１電流源
２１６ 第１パワーダウンスイッチ
Ｒ１ 第１抵抗
２２０ 第２ドライバ
２２２ 第２インバータ
２２４ 第２電流源
２２６ 第２パワーダウンスイッチ
Ｒ２ 第２抵抗
ＭＰ１ ＰＭＯＳトランジスタ
ＭＮ１ ＮＭＯＳトランジスタ
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】