特開 2024-178081 システムオンチップ及びその製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024178081

(43)【公開日】2024-12-24

(54)【発明の名称】システムオンチップ及びその製造方法

(51)【国際特許分類】

   H01L 21/8234 20060101AFI20241217BHJP

   H01L 21/82 20060101ALI20241217BHJP

   H01L 21/8238 20060101ALI20241217BHJP

【ＦＩ】

H01L27/088 C

H01L21/82 B

H01L27/088 H

H01L27/092 D

H01L27/092 K

【審査請求】有

【請求項の数】10

【出願形態】ＯＬ

(21)【出願番号】P 2023158405

(22)【出願日】2023-09-22

(31)【優先権主張番号】202310685324.2

(32)【優先日】2023-06-12

(33)【優先権主張国・地域又は機関】CN

(71)【出願人】

【識別番号】523362755

【氏名又は名称】チェンドゥ・アナログ・サーキット・テクノロジー・インコーポレイテッド

(71)【出願人】

【識別番号】523362766

【氏名又は名称】シャンハイ・アナログ・サーキット・テクノロジー・カンパニー・リミテッド

(74)【代理人】

【識別番号】100108453

【弁理士】

【氏名又は名称】村山 靖彦

(74)【代理人】

【識別番号】100110364

【弁理士】

【氏名又は名称】実広 信哉

(74)【代理人】

【識別番号】100133400

【弁理士】

【氏名又は名称】阿部 達彦

(72)【発明者】

【氏名】ダン・ニン

(72)【発明者】

【氏名】ジャンジュン・シャン

【テーマコード（参考）】

5F048

5F064

【Ｆターム（参考）】

5F048AA09

5F048AB02

5F048AB03

5F048AB04

5F048AB05

5F048AC01

5F048BB16

5F048BF06

5F048BG13

5F064AA04

5F064BB02

5F064BB05

5F064BB06

5F064BB07

5F064BB12

5F064BB15

5F064CC09

5F064EE35

(57)【要約】

【課題】業界において、構造及び総合性がより優れ、システムオンチップの周辺スタンダードセル及び埋込型記憶セルに使用される新規なトランジスタが求められている。
【解決手段】本発明に係るシステムオンチップは、埋込型記憶モジュール及びその周辺デジタルモジュールを含み、埋込型記憶モジュールには、少なくとも１つの埋込型記憶セルが含まれ、デジタルモジュールには、第１のＭＯＳトランジスタ及び少なくとも１つのスタンダードセルが含まれ、前記スタンダードセルは、第２のＭＯＳトランジスタを含み、前記埋込型記憶セルは、第３のＭＯＳトランジスタを含み、第１のＭＯＳトランジスタ、第２のＭＯＳトランジスタ及び第３のＭＯＳトランジスタはそれぞれ、１つのゲート及びその下方にあるゲート酸化物層を含み、第２のＭＯＳトランジスタ及び第３のＭＯＳトランジスタのゲート酸化物層の厚さが同じであり、いずれも第１のＭＯＳトランジスタのゲート酸化物層の厚さより薄い。本発明のシステムオンチップにおける周辺スタンダードセル及び記憶セルにおける中間厚さゲート酸化物層のトランジスタは、より小さい面積、より低い動作電圧、及びより小さい電力消費を有する。
【選択図】なし

【特許請求の範囲】

【請求項1】

少なくとも１つの第１のＭＯＳトランジスタ及び少なくとも１つのスタンダードセルを含むデジタルモジュールと、少なくとも１つの埋込型記憶セルを含む埋込型記憶モジュールと、を含み、
前記スタンダードセルは、少なくとも１つの第２のＭＯＳトランジスタを含み、前記埋込型記憶セルは、少なくとも１つの第３のＭＯＳトランジスタを含み、前記第１のＭＯＳトランジスタ、第２のＭＯＳトランジスタ及び第３のＭＯＳトランジスタはそれぞれ、１つのゲート及びその下方にあるゲート酸化物層を含み、第２のＭＯＳトランジスタ及び第３のＭＯＳトランジスタのゲート酸化物層の厚さが同じであり、いずれも第１のＭＯＳトランジスタのゲート酸化物層の厚さより薄い、システムオンチップ。

【請求項2】

前記第２のＭＯＳトランジスタ及び第３のＭＯＳトランジスタのゲート酸化物層の厚さは、第１のＭＯＳトランジスタの厚さより少なくとも１０オングストローム少ない、請求項１に記載のシステムオンチップ。

【請求項3】

前記第２のＭＯＳトランジスタ及び第３のＭＯＳトランジスタのゲート酸化物層は、同じ製造プロセスプラットフォームにおける同じステップで形成される、請求項１に記載のシステムオンチップ。

【請求項4】

前記デジタルモジュールは、１つのゲート及びその下方にあるゲート酸化物層を含む第４ＭＯＳトランジスタをさらに含み、前記第２のＭＯＳトランジスタのゲート酸化物層の厚さは、第４ＭＯＳトランジスタのゲート酸化物層の厚さより厚い、請求項１～３のいずれか一項に記載のシステムオンチップ。

【請求項5】

前記第２のＭＯＳトランジスタのゲート酸化物層の厚さは、第４ＭＯＳトランジスタの厚さより少なくとも５オングストローム厚い、請求項４に記載のシステムオンチップ。

【請求項6】

前記第２のＭＯＳトランジスタ及び第３のＭＯＳトランジスタのゲート酸化物層の厚さは、３０～１９０オングストロームである、請求項１～３のいずれか一項に記載のシステムオンチップ。

【請求項7】

前記埋込型記憶セルは、埋込型不揮発性記憶セルである、請求項１～３のいずれか一項に記載のシステムオンチップ。

【請求項8】

前記埋込型不揮発性記憶セルは、埋込型複数回プログラム可能及び消去可能な記憶セル又は埋込型フラッシュ記憶セルである、請求項７に記載のシステムオンチップ。

【請求項9】

前記スタンダードセルは、インバータ、ＮＡＮＤゲート、ＮＯＲゲート、スリーステートバッファ、ラッチ、フリップフロップ、レジスタ、セレクター又は全加算器である、請求項１～３のいずれか一項に記載のシステムオンチップ。

【請求項10】

第１のＭＯＳトランジスタのゲート酸化物層を形成した後、第２のＭＯＳトランジスタ及び第３のＭＯＳトランジスタを形成しようとする領域内において、形成されたゲート酸化物層を薄くすると同時に、第２のＭＯＳトランジスタ及び第３のＭＯＳトランジスタのゲート酸化物層を形成するステップを含む、請求項１に記載のシステムオンチップを製造する方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、システムオンチップ及びその製造方法に関し、具体的には、デジタルモジュール及び埋込型記憶モジュールを含むシステムオンチップ及びその製造方法に関する。

【背景技術】

【0002】

システムオンチップ（ＳＯＣ）は、記憶モジュール及びその周辺のデジタルモジュールを含む。記憶モジュールは、埋込型記憶モジュール及び非埋込型記憶モジュールを含む。埋込型記憶モジュールには、埋込型記憶セルが含まれ、記憶セルには、記憶トランジスタが含まれる。周辺のデジタルモジュールには、ロジックトランジスタ（周辺ロジックトランジスタとも呼ばれる）及びスタンダードセルが含まれ、スタンダードセルにもロジックトランジスタ（周辺ロジックトランジスタとも呼ばれる）が含まれる。

【0003】

周辺ロジックトランジスタ及び記憶トランジスタは、異なるタイプの厚いゲート酸化物層及び薄いゲート酸化物層を含む。厚いゲート酸化物層トランジスタは、通常、５ｖ素子を有し、薄いゲート酸化物層トランジスタは、通常、１．５ｖ又は１．８ｖ素子を有する。厚いゲート酸化物層トランジスタ素子は、高圧トランジスタ素子と呼ばれてもよく、薄いゲート酸化物層トランジスタ素子は、低圧トランジスタ素子と呼ばれてもよい。

【0004】

周辺スタンダードセル及び埋込型記憶セルは、通常、高圧トランジスタ、例えば、５ｖトランジスタ、又は低圧トランジスタ、例えば、１．５ｖトランジスタを選択する。それらはそれぞれ、以下の欠点を有する。高圧トランジスタは、ゲート酸化物層が厚く、閾値電圧が高く、面積が大きく、単位容量が小さく、かつ低い電圧、例えば５ｖ以下の電圧に適用されず、低圧トランジスタは、耐圧性が小さく、高い電圧、例えば、１．５ｖ以上の電圧に適用されない。

【発明の概要】

【発明が解決しようとする課題】

【0005】

したがって、業界において、構造及び総合性がより優れ、システムオンチップの周辺スタンダードセル及び埋込型記憶セルに使用される新規なトランジスタが求められている。

【課題を解決するための手段】

【0006】

本発明の第１態様に係るシステムオンチップは、少なくとも１つの第１のＭＯＳトランジスタ及び少なくとも１つのスタンダードセルを含むデジタルモジュールと、少なくとも１つの埋込型記憶セルを含む埋込型記憶モジュールと、を含み、前記スタンダードセルは、少なくとも１つの第２のＭＯＳトランジスタを含み、前記埋込型記憶セルは、少なくとも１つの第３のＭＯＳトランジスタを含み、前記第１のＭＯＳトランジスタ、第２のＭＯＳトランジスタ及び第３のＭＯＳトランジスタはそれぞれ、１つのゲート及びその下方にあるゲート酸化物層を含み、第２のＭＯＳトランジスタ及び第３のＭＯＳトランジスタのゲート酸化物層の厚さが同じであり、いずれも第１のＭＯＳトランジスタのゲート酸化物層の厚さより薄い。

【0007】

１つの好ましい実施形態では、前記第２のＭＯＳトランジスタ及び第３のＭＯＳトランジスタのゲート酸化物層の厚さは、第１のＭＯＳトランジスタの厚さより少なくとも１０オングストローム少なく、より好ましくは、少なくとも２０オングストローム少ない。

【0008】

別の好ましい実施形態では、前記第２のＭＯＳトランジスタ及び第３のＭＯＳトランジスタのゲート酸化物層は、同じ製造プロセスプラットフォームにおける同じステップで形成される。

【0009】

別の好ましい実施形態では、前記デジタルモジュールは、１つのゲート及びその下方にあるゲート酸化物層を含む第４ＭＯＳトランジスタをさらに含み、前記第２のＭＯＳトランジスタのゲート酸化物層の厚さは、第４ＭＯＳトランジスタのゲート酸化物層の厚さより厚い。より好ましくは、前記第２のＭＯＳトランジスタのゲート酸化物層の厚さは、第４ＭＯＳトランジスタの厚さより少なくとも５オングストローム厚い。

【0010】

また別の好ましい実施形態では、前記第２のＭＯＳトランジスタ及び第３のＭＯＳトランジスタのゲート酸化物層の厚さは、３０～１９０オングストロームである。

【0011】

また別の好ましい実施形態では、前記埋込型記憶セルは、埋込型不揮発性記憶セルであり、より好ましくは、埋込型複数回プログラム可能及び消去可能な記憶セル又は埋込型フラッシュ記憶セルである。

【0012】

また別の好ましい実施形態では、前記スタンダードセルは、インバータ、ＮＡＮＤゲート、ＮＯＲゲート、スリーステートバッファ、ラッチ、フリップフロップ、レジスタ、セレクター又は全加算器である。

【0013】

本発明の別の態様に係る本発明の上記システムオンチップを製造する方法は、第１のＭＯＳトランジスタのゲート酸化物層を形成した後、第２のＭＯＳトランジスタ及び第３のＭＯＳトランジスタを形成しようとする領域内において、形成されたゲート酸化物層を薄くすると同時に、第２のＭＯＳトランジスタ及び第３のＭＯＳトランジスタのゲート酸化物層を形成するステップを含む。

【発明を実施するための形態】

【0014】

システムオンチップは、複数のモジュールを含み、各モジュールは、複数の半導体素子、例えば、トランジスタを含む。あるモジュールは、半導体素子（例えば、トランジスタ）で構成されたいくつかのセルをさらに含む。

【0015】

本発明のシステムオンチップは、埋込型記憶モジュール及びその周辺のデジタルモジュールを含む。デジタルモジュールに含まれた第１のＭＯＳトランジスタ及び第４ＭＯＳトランジスタと、スタンダードセルに含まれた第２のＭＯＳトランジスタはそれぞれ、厚いゲート酸化物層及び薄いゲート酸化物層の周辺ロジックトランジスタと、中間厚さゲート酸化物層の周辺ロジックトランジスタと呼ばれてもよい。埋込型記憶モジュールにおける記憶セルに含まれた第３のＭＯＳトランジスタは、中間厚さゲート酸化物層の記憶トランジスタと呼ばれてもよい。

【0016】

デジタルモジュールにおける上記第１のＭＯＳトランジスタ及び第４ＭＯＳトランジスタは、好ましくは、デジタルモジュールにおけるスタンダードセル内に含まれない。

【0017】

本発明のシステムオンチップにおいて、中間厚さゲート酸化物層の周辺ロジックトランジスタのゲート酸化物層の厚さは、中間厚さゲート酸化物層の記憶トランジスタのゲート酸化物層の厚さと同じであるが、厚いゲート酸化物層の周辺ロジックトランジスタのゲート酸化物層の厚さより薄い。デジタルモジュールは、中間厚さゲート酸化物層の周辺ロジックトランジスタをさらに含む場合、そのゲート酸化物層の厚さが厚いゲート酸化物層の周辺ロジックトランジスタのゲート酸化物層の厚さより薄いだけでなく、薄いゲート酸化物層の周辺ロジックトランジスタのゲート酸化物層の厚さより厚く、即ち、デジタルモジュールにおける第１のＭＯＳトランジスタのゲート酸化物層の厚さと第４ＭＯＳトランジスタのゲート酸化物層の厚さとの間にある。

【0018】

本発明の中間厚さゲート酸化物層の周辺ロジックトランジスタは、そのゲート酸化物層の厚さがデジタルモジュールにおける厚いゲート酸化物層の周辺ロジックトランジスタのゲート酸化物層の厚さより薄い。このように、厚いゲート酸化物層の周辺ロジックトランジスタ（即ち、通常の周辺スタンダードセルにおいて通常使用されている高圧トランジスタ）と比較して、より高い性能を有し、即ち、より小さいゲート線幅（トランジスタのチャネル長さ）を許容し、面積を減少させることができ、より低い閾値電圧を有し、中等動作電圧又は低い動作電圧の要件を満たすことができ、より高い素子特性、例えば、より大きい駆動能力（駆動電流）、及びより高い単位容量を有する。

【0019】

また、中間厚さゲート酸化物層の周辺ロジックトランジスタは、そのゲート酸化物層の厚さがデジタルモジュールにおける薄いゲート酸化物層の周辺ロジックトランジスタのゲート酸化物層の厚さより厚い。このように、薄いゲート酸化物層の周辺ロジックトランジスタ（即ち、通常の周辺スタンダードセルにおいて通常使用されている低圧トランジスタ）と比較して、より高い耐圧性を有し、わずかに高い動作電圧又は中等動作電圧の要件を満たすことができる。

【0020】

同様に、本発明の中間厚さゲート酸化物層の記憶トランジスタは、厚いゲート酸化物層の記憶トランジスタと比較して、操作動作電圧を低下させ、面積を減少させ、電力消費を低下させることができ、薄いゲート酸化物層の記憶トランジスタと比較して、より高い耐圧性を有し、わずかに高い動作電圧又は中等動作電圧の要件を満たすことができる。

【0021】

本発明において、中間厚さゲート酸化物層の周辺ロジックトランジスタ（第２のＭＯＳトランジスタ）のゲート酸化物層の厚さは、好ましくは、厚いゲート酸化物層の周辺ロジックトランジスタ（第１のＭＯＳトランジスタ）のゲート酸化物層の厚さより少なくとも１０オングストローム少なく、より好ましくは、少なくとも２０オングストローム少なく、さらに好ましくは、少なくとも３０オングストローム少ない。

【0022】

デジタルモジュールは、中間厚さゲート酸化物層の周辺ロジックトランジスタ（第４ＭＯＳトランジスタ）をさらに含む場合、中間厚さゲート酸化物層の周辺ロジックトランジスタのゲート酸化物層の厚さは、好ましくは、薄いゲート酸化物層の周辺ロジックトランジスタのゲート酸化物層の厚さより少なくとも５オングストローム多く、より好ましくは、少なくとも１０オングストローム多く、さらに好ましくは、少なくとも２０オングストローム多く、さらに好ましくは、少なくとも３０オングストローム多く、最も好ましくは、少なくとも５０オングストローム多い。

【0023】

中間厚さゲート酸化物層の記憶トランジスタは、上記中間厚さゲート酸化物層の周辺ロジックトランジスタと同じゲート酸化物層の厚さの好ましい特徴を有する。

【0024】

本発明において、周辺ロジックトランジスタ及び記憶トランジスタのゲート酸化物層の厚さは、具体的な寸法について特に限定されず、具体的な適用に応じて設定される。好ましくは、以下の寸法を有する。

【0025】

厚いゲート酸化物層の周辺ロジックトランジスタ（第１のＭＯＳトランジスタ）のゲート酸化物層の厚さは、＞６０オングストローム、好ましくは、７０～３００オングストローム、より好ましくは、８０～２６０オングストローム、さらに好ましくは、９０～２２０オングストローム、最も好ましくは、１００～１８０オングストロームである。

【0026】

中間厚さゲート酸化物層の周辺ロジックトランジスタ（第２のＭＯＳトランジスタ）及び中間厚さゲート酸化物層の記憶トランジスタ（第３のＭＯＳトランジスタ）のゲート酸化物層の厚さは、好ましくは、３０～１９０オングストローム、より好ましくは、４０～１５０オングストローム、より好ましくは、５０～１１０オングストローム、さらに好ましくは、５５～１００オングストローム、最も好ましくは、６０～９０オングストロームである。

【0027】

薄いゲート酸化物層の周辺ロジックトランジスタ（第４ＭＯＳトランジスタ）のゲート酸化物層の厚さは、好ましくは、１０～４０オングストローム、より好ましくは、１２～３８オングストローム、さらに好ましくは、１５～３５オングストローム、最も好ましくは、１８～３２オングストロームである。

【0028】

本発明において、中間厚さゲート酸化物層の周辺ロジックトランジスタ及び中間厚さゲート酸化物層の記憶トランジスタのゲート線幅（チャネル長さ）は、好ましくは、厚いゲート酸化物層の周辺ロジックトランジスタのゲート線幅（チャネル長さ）より小さい。デジタルモジュールは、厚いゲート酸化物層及び薄いゲート酸化物層の２タイプの周辺ロジックトランジスタを含む場合、中間厚さゲート酸化物層の周辺ロジックトランジスタのゲート線幅（チャネル長さ）は、好ましくは、厚いゲート酸化物層の周辺ロジックトランジスタのゲート線幅（チャネル長さ）より小さいだけでなく、薄いゲート酸化物層の周辺ロジックトランジスタのゲート線幅（チャネル長さ）より大きく、両者の間にある。

【0029】

本発明において、周辺ロジックトランジスタ及び記憶トランジスタのゲート線幅（チャネル長さ）は、具体的な寸法について特に限定されず、具体的な適用に応じて設定され、好ましくは、以下の寸法を有する。

【0030】

厚いゲート酸化物層の周辺ロジックトランジスタのゲート線幅（チャネル長さ）は、好ましくは、０．１１～１２．００μｍ、より好ましくは、０．１５～７．００μｍ、さらに好ましくは、０．２０～２．００μｍ、最も好ましくは、０．３０～０．８μｍである。

【0031】

中間厚さゲート酸化物層の周辺ロジックトランジスタ及び中間厚さゲート酸化物層の記憶トランジスタのゲート線幅（チャネル長さ）は、好ましくは、０．０５～１０．００μｍ、より好ましくは、０．０８～５．００μｍ、さらに好ましくは、０．１１～１．００μｍ、最も好ましくは、０．１３～０．６０μｍである。

【0032】

薄いゲート酸化物層の周辺ロジックトランジスタのゲート線幅（チャネル長さ）は、好ましくは、０．０１～５．００μｍ、より好ましくは、０．０３～１．００μｍ、さらに好ましくは、０．０５～０．５μｍ、最も好ましくは、０．０７～０．２０μｍである。

【0033】

本発明のシステムオンチップにおいて、デジタルモジュールにおける周辺ロジックトランジスタ及び記憶モジュールにおける記憶トランジスタは、同じ製造プロセスプラットフォームにおいて製造され形成される。即ち、厚いゲート酸化物層の周辺ロジックトランジスタと、中間厚さゲート酸化物層の周辺ロジックトランジスタ及び中間厚さゲート酸化物層の記憶トランジスタとは、同じ製造プロセスプラットフォームにおいて製造され形成される。デジタルモジュールには、薄いゲート酸化物層の周辺ロジックトランジスタがさらに含まれる場合、薄いゲート酸化物層の周辺ロジックトランジスタも、同じ製造プロセスプラットフォームにおいて製造され形成される。中間厚さゲート酸化物層の周辺ロジックトランジスタ及び中間厚さゲート酸化物層の記憶トランジスタについて、それらのゲート酸化物層は、同じ製造プロセスにおいて、同じステップで共に形成され、また、それらのウェル注入、ゲート形成、並びにソース・ドレインの低濃度ドープ及び高濃度ドープのステップはそれぞれ、厚いゲート酸化物層の周辺ロジックトランジスタの対応するステップと共に実行される。ただ、これらのトランジスタのタイプが異なる場合、ウェル注入、及びソース・ドレインにドープされたイオンのタイプが異なる。このような製造方法は、非常に便利であり、効率を向上させるだけでなく、コストを低減することができる。業界に知られているチップ内の新しいトランジスタ素子の形成が、通常、追加のゲート酸化物層の形成ステップ、追加のウェル注入及びソース・ドレインのドープステップを必要とするため、本発明の技術手段は、プロセスの複雑さを低減し、フォトマスクレベルを省く。

【0034】

つまり、ロジックプロセスに基づく埋込型記憶モジュールのプラットフォームについて、本発明は、記憶セルにおけるトンネル酸化膜を中間厚さゲート酸化物層の周辺ロジックトランジスタのゲート酸化物層として利用し、かつ当該プロセスプラットフォームにおける厚いゲート酸化物層の標準ロジック素子とウェル注入工程、ソース・ドレインの低濃度ドープ及び高濃度ドープ工程などを共用し、新規なトランジスタ又はトランジスタコンデンサを形成する。新規なトランジスタは、ゲート酸化物層の厚さがより薄く、閾値電圧がより低く、より低い操作電圧で動作することができ、当該素子は、より小さい設計ルールを有し、当該プロセスプラットフォームに基づくスタンダードセルは、当該新規な素子を使用すると、より小さい面積を有することになり、顧客の製品コストを大幅に低減することができる。

【0035】

本発明のシステムオンチップは、本業界内の通常の多種の標準ロジックプロセスプラットフォーム、例えば、１８０ｎｍ、１５０ｎｍ、１３０ｎｍ、１１０ｎｍ、９０ｎｍ、５５ｎｍ、又は４０ｎｍのプロセスプラットフォームを使用して製造することができる。１８０ｎｍのプロセスは、５ｖ若しくは３．３ｖトランジスタ素子を製造することができるか、又は１．８ｖ及び５ｖトランジスタ素子を同時に製造することができるか、又は１．８ｖ及び３．３ｖトランジスタ素子を同時に製造することができる。１１０ｎｍのプロセスは、５ｖトランジスタ素子を製造することができるか、又は１．５ｖ及び５ｖトランジスタ素子を同時に製造することができる。

【0036】

これらのプロセスは、一般的に、シャロートレンチアイソレーション領域を形成するステップと、厚いゲート酸化物層のトランジスタ及び薄いゲート酸化物層のトランジスタが所在するウェルを相次いで形成するステップと、厚いゲート酸化物層を形成するステップと、薄いゲート酸化物層を形成するステップ（具体的には、マスクで薄いゲート酸化物層のトランジスタ領域以外の領域を被覆し、次に、マスクで被覆されていない薄いゲート酸化物層のトランジスタ領域において、形成された厚いゲート酸化物層を薄くして、薄いゲート酸化物層を形成することを含む）と、ゲートを形成するステップと、薄いゲート酸化物層のトランジスタ及び厚いゲート酸化物層のトランジスタのソース・ドレインの低濃度ドープ領域を相次いで形成するステップと、ゲート側壁保護層を形成するステップと、薄いゲート酸化物層のトランジスタ及び厚いゲート酸化物層のトランジスタのソース・ドレインの高濃度ドープ領域を形成するステップと、金属シリサイドを形成するステップと、後部の金属配線層を形成するステップとの通常のステップを順に含む。

【0037】

デジタルモジュールには薄いゲート酸化物層の周辺ロジックトランジスタが含まれない場合、以上のステップは、薄いゲート酸化物層のトランジスタに関するステップを含まない。

【0038】

より具体的には、システムオンチップにおけるデジタルモジュールが薄いゲート酸化物層の周辺ロジックトランジスタを含まない場合、本発明における中間厚さゲート酸化物層の周辺ロジックトランジスタ及び中間厚さゲート酸化物層の記憶トランジスタの形成ステップは、以下のとおりである。

【0039】

本発明のシステムオンチップを製造するプロセスにおいて、中間厚さゲート酸化物層の周辺ロジックトランジスタ及び中間厚さゲート酸化物層の記憶トランジスタが所在するウェル、ゲート及びソース・ドレインはそれぞれ、厚いゲート酸化物層の周辺ロジックトランジスタのウェル、ゲート及びソース・ドレインの形成と共に、同じステップで形成される。ただ、中間厚さゲート酸化物層の周辺ロジックトランジスタは、中間厚さゲート酸化物層の記憶トランジスタ又は厚いゲート酸化物層の周辺ロジックトランジスタとは、タイプが異なる場合、そのウェルに注入されたイオンのタイプ及びソース・ドレインドープ領域に注入されたイオンのタイプが後者とは異なる。

【0040】

中間厚さゲート酸化物層の周辺ロジックトランジスタのゲート酸化物層は、中間厚さゲート酸化物層の記憶トランジスタのゲート酸化物層と同じであり、かつ同じステップで形成される。しかし、厚いゲート酸化物層の周辺ロジックトランジスタのゲート酸化物層とは異なり、かつ形成について前後順序がある。即ち、ウェルの形成ステップとゲートの形成ステップとの間に、ゲート酸化物層の形成ステップにおいて、厚いゲート酸化物層の周辺ロジックトランジスタのゲート酸化物層を形成した後、中間厚さゲート酸化物層の周辺ロジックトランジスタ及び中間厚さゲート酸化物層の記憶トランジスタを形成しようとする領域以外の領域をマスクで被覆し、次に、マスクで被覆されていない中間厚さゲート酸化物層の周辺ロジックトランジスタ及び中間厚さゲート酸化物層の記憶トランジスタの領域内に、所望の厚さを得るまで、形成された厚いゲート酸化物層を薄くして、新しい薄い中間厚さゲート酸化物層を形成する。

【0041】

マスクで被覆されていない領域内に、形成された厚いゲート酸化物層を薄くし、かつ新しい中間厚さゲート酸化物層を形成する具体的な方式は、マスクで被覆されていない領域内に、新しいゲート酸化物層の所望の厚さに達するように、光放射による照射を実施し、かつエッチングを行って、形成されたゲート酸化物層を完全に剥離してから、当該領域に熱酸化を行って、新しいゲート酸化物層を生成することを含む。或いは、当該具体的な方式は、マスクで被覆されていない領域内に、残されたゲート酸化物層が新しいゲート酸化物層の所望の厚さに達するように、光放射による照射を実施し、かつエッチングを行って、形成されたゲート酸化物層を部分的に剥離することを含む。第１種の方式が好ましい。第２種の方式において、ゲート酸化物層を部分的に剥離することにより、残されたゲート酸化物層内にエッチング物質が残されて、新しいゲート酸化物層の性能に影響を与えるためである。

【0042】

システムオンチップのデジタルモジュールには、薄いゲート酸化物層の周辺ロジックトランジスタがさらに含まれる場合、製造プロセスにおいて、中間厚さゲート酸化物層の周辺ロジックトランジスタ及び中間厚さゲート酸化物層の記憶トランジスタのウェル、ゲート酸化物層、ゲート、ソース・ドレインドープ領域の形成は、上述したとおりである。薄いゲート酸化物層の周辺ロジックトランジスタのゲート酸化物層は、ゲート酸化物層の形成ステップにおいて、厚いゲート酸化物層の周辺ロジックトランジスタ及び中間厚さゲート酸化物層の周辺ロジックトランジスタのゲート酸化物層を形成した後、薄いゲート酸化物層の周辺ロジックトランジスタを形成しようとする領域以外の領域をマスクで被覆し、次に、マスクで被覆されていない薄いゲート酸化物層の周辺ロジックトランジスタの領域内に、当該領域内に形成されたゲート酸化物層を薄くして、新しい薄いゲート酸化物層の周辺ロジックトランジスタの所望のゲート酸化物層の厚さを得ることにより、形成される。次に、ゲートを形成する。

【0043】

マスクで被覆されていない領域内に、形成されたゲート酸化物層を薄くして、新しいゲート酸化物層を形成する具体的な方式は、上述したとおりである。

【0044】

本発明の埋込型記憶セルは、好ましくは、埋込型不揮発性記憶セルであり、より好ましくは、埋込型複数回プログラム可能及び消去可能な記憶セル又は埋込型フラッシュ記憶セルである。

【0045】

本発明における上記デジタルモジュール内のスタンダードセルは、好ましくは、インバータ、ＮＡＮＤゲート、ＮＯＲゲート、スリーステートバッファ、ラッチ、フリップフロップ、レジスタ、セレクター又は全加算器である。

【0046】

以下、実施例の方式で、本発明のシステムオンチップ及びその製造方法、並びにその中間厚さゲート酸化物層の周辺ロジックトランジスタ及び中間厚さゲート酸化物層の記憶トランジスタの製造方法、その構造及び性能を具体的に説明する。

【0047】

１１０ｎｍのロジックプロセスを使用して、１つのシステムオンチップを製造する。それは、埋込型複数回プログラム可能及び消去可能な記憶モジュール及びその周辺のデジタルモジュールを含む。上記記憶モジュールは、少なくとも１つの埋込型複数回プログラム可能及び消去可能な記憶セルを含み、当該記憶セルは、１つの中間厚さゲート酸化物層の記憶トランジスタを含む。上記デジタルモジュールは、少なくとも１つの厚いゲート酸化物層の周辺ロジックトランジスタ、少なくとも１つの薄いゲート酸化物層の周辺ロジックトランジスタ、及び少なくとも１つのスタンダードセルを含む。少なくとも１つのスタンダードセルは、インバータである。上記インバータは、構造及び成分が基本的に同じであるが、タイプのみが逆である２つの中間厚さゲート酸化物層の周辺ロジックトランジスタ、即ち、１つのＮＭＯＳ中間厚さゲート酸化物層の周辺ロジックトランジスタ及び１つのＰＭＯＳ中間厚さゲート酸化物層の周辺ロジックトランジスタを含む。

【0048】

上記厚いゲート酸化物層の周辺ロジックトランジスタ、薄いゲート酸化物層の周辺ロジックトランジスタ、インバータにおけるＮＭＯＳ中間厚さゲート酸化物層の周辺ロジックトランジスタ、及び中間厚さゲート酸化物層の記憶トランジスタはいずれも、ＮＭＯＳトランジスタであり、Ｐウェルに位置し、それぞれがＮ型ソース・ドレインを有し、各ソース・ドレインがそれぞれ１つの低濃度Ｎドープ領域及び１つの高濃度Ｎドープ領域を含む。これらのゲート酸化物層の厚さはそれぞれ、１３９±５オングストローム、２５±５オングストローム、８５±５オングストローム及び８５±５オングストロームであり、それぞれ５ｖ、１．５ｖ、３．３ｖ及び３．３ｖ動作電圧に適用され、また、５ｖトランジスタ素子、１．５ｖトランジスタ素子、３．３ｖトランジスタ素子及び３．３ｖトランジスタ素子と呼ばれてもよい。インバータにおけるＰＭＯＳ中間厚さゲート酸化物層の周辺ロジックトランジスタは、Ｎウェルに位置し、Ｐ型ソース・ドレインを有し、各ソース・ドレインがそれぞれ１つの低濃度Ｐドープ領域及び１つの高濃度Ｐドープ領域を含み、そのゲート酸化物層の厚さがＮＭＯＳのゲート酸化物層の厚さと同じであり、８５±５オングストロームである。

【0049】

通常の周辺スタンダードセルに通常使用されている厚いゲート酸化物層／又は薄いゲート酸化物層の周辺ロジックトランジスタ（例えば、５ｖ／１．５ｖトランジスタ素子）に対して、当該実施例のＮＭＯＳ及びＰＭＯＳ中間厚さゲート酸化物層の周辺ロジックトランジスタのゲート酸化物層の厚さは、厚いゲート酸化物層の周辺ロジックトランジスタのゲート酸化物層の厚さより薄く、その閾値が低く、５ｖよりも低い３．３ｖ動作電圧に使用され、低い動作電圧の要件を満たすことができ、それとともに、そのゲート酸化物層の厚さは、薄いゲート酸化物層の周辺ロジックトランジスタのゲート酸化物層の厚さより厚く、耐圧性が向上し、１．５ｖよりも高い３．３ｖ動作電圧に適用される。

【0050】

当該実施例における厚いゲート酸化物層の周辺ロジックトランジスタ及び薄いゲート酸化物層の周辺ロジックトランジスタ、ＮＭＯＳ及びＰＭＯＳ中間厚さゲート酸化物層の周辺ロジックトランジスタ、及び中間厚さゲート酸化物層の記憶トランジスタのゲート線幅（チャネル長さ）はそれぞれ、０．６μｍ、０．１１μｍ、０．３５μｍ、及び０．３５μｍである。ＮＭＯＳ中間厚さゲート酸化物層の周辺ロジックトランジスタのゲート線幅は、ＰＭＯＳ中間厚さゲート酸化物層の周辺ロジックトランジスタのゲート線幅と同じである。中間厚さゲート酸化物層の周辺ロジックトランジスタのゲート線幅（チャネル長さ）は、厚いゲート酸化物層の周辺ロジックトランジスタのゲート線幅（チャネル長さ）より小さい。通常の周辺スタンダードセルに通常使用されている厚いゲート酸化物層の周辺ロジックトランジスタに対して、当該実施例の中間厚さゲート酸化物層の周辺ロジックトランジスタにより、面積寸法を減少させることができる。中間厚さゲート酸化物層の記憶トランジスタにより、記憶セルの面積寸法を減少させることもできる。

【0051】

また、当該実施例において、厚いゲート酸化物層の周辺ロジックトランジスタ及び薄いゲート酸化物層の周辺ロジックトランジスタ、ＮＭＯＳ及びＰＭＯＳ中間厚さゲート酸化物層の周辺ロジックトランジスタ、及び中間厚さゲート酸化物層の記憶トランジスタのチャネル飽和電流はそれぞれ、５７０μＡ／μｍ、４２５μＡ／μｍ、５３０μＡ／μｍ、－２６０μＡ／μｍ、及び５３０μＡ／μｍである。中間厚さゲート酸化物層の周辺ロジックトランジスタのチャネル飽和電流は、薄いゲート酸化物層の周辺ロジックトランジスタのチャネル飽和電流より大きい。通常の周辺スタンダードセルに通常使用されている薄いゲート酸化物層の周辺ロジックトランジスタに対して、同じ操作電圧下で、当該実施例の中間厚さゲート酸化物層の周辺ロジックトランジスタは、より大きい駆動能力（駆動電流）を有する。

【0052】

当該実施例のシステムオンチップは、通常の１１０ｎｍのロジックプロセスプラットフォームを使用して製造される。シャロートレンチアイソレーション領域を形成するステップと、ＰＭＯＳ中間厚さゲート酸化物層の周辺ロジックトランジスタが所在するＮウェルを形成するステップと、厚いゲート酸化物層の周辺ロジックトランジスタ、ＮＭＯＳ中間厚さゲート酸化物層の周辺ロジックトランジスタ及び中間厚さゲート酸化物層の記憶トランジスタが所在するＰウェルを形成するステップと、薄いゲート酸化物層の周辺ロジックトランジスタが所在するＰウェルを形成するステップと、ゲート酸化物層を形成するステップ（厚いゲート酸化物層の周辺ロジックトランジスタのゲート酸化物層、ＰＭＯＳ及びＮＭＯＳ中間厚さゲート酸化物層の周辺ロジックトランジスタ及び中間厚さゲート酸化物層の記憶トランジスタのゲート酸化物層、及び薄いゲート酸化物層の周辺ロジックトランジスタのゲート酸化物層を相次いで形成することを含む）と、４つの上記トランジスタのゲートを形成するステップと、薄いゲート酸化物層の周辺ロジックトランジスタのＮ型ソース・ドレインの低濃度ドープ領域を形成するステップと、厚いゲート酸化物層の周辺ロジックトランジスタ、ＮＭＯＳ中間厚さゲート酸化物層の周辺ロジックトランジスタ及び中間厚さゲート酸化物層の記憶トランジスタのＮ型ソース・ドレインの低濃度ドープ領域と、ＰＭＯＳ中間厚さゲート酸化物層の周辺ロジックトランジスタのＰ型ソース・ドレインの低濃度ドープ領域とを形成するステップと、ゲート側壁保護層を形成するステップと、４つの上記トランジスタのソース・ドレインの高濃度ドープ領域を形成するステップと、金属シリサイドを形成するステップと、後部の金属配線層を形成するステップとを順に含む。

【0053】

中間厚さゲート酸化物層の周辺ロジックトランジスタ及び中間厚さゲート酸化物層の記憶トランジスタは、基本的に厚いゲート酸化物層の周辺ロジックトランジスタ（高圧トランジスタ）と共に形成される。ＮＭＯＳ中間厚さゲート酸化物層の周辺ロジックトランジスタ及び中間厚さゲート酸化物層の記憶トランジスタが所在するウェル、ゲート及びソース・ドレインはそれぞれ、厚いゲート酸化物層の周辺ロジックトランジスタのウェル、ゲート及びソース・ドレインと共に、同じステップで形成される。ＰＭＯＳ中間厚さゲート酸化物層の周辺ロジックトランジスタのＮウェルは、厚いゲート酸化物層の周辺ロジックトランジスタのＰウェルよりも優先して形成され、そのゲート及びソース・ドレインもそれぞれ、厚いゲート酸化物層の周辺ロジックトランジスタと共に、同じステップで形成される。

【0054】

しかし、中間厚さゲート酸化物層の周辺ロジックトランジスタ及び中間厚さゲート酸化物層の記憶トランジスタのゲート酸化物層の形成は、厚いゲート酸化物層の周辺ロジックトランジスタのゲート酸化物層の形成とは異なる。各トランジスタのゲート酸化物層の形成ステップは、具体的には以下のとおりである。

【0055】

ウェルの形成ステップとゲートの形成ステップとの間に、ゲート酸化物層の形成ステップにおいて、まず、厚いゲート酸化物層の周辺ロジックトランジスタの、厚さが１３９±５オングストロームのゲート酸化物層を形成する。次に、中間厚さゲート酸化物層の周辺ロジックトランジスタ及び中間厚さゲート酸化物層の記憶トランジスタを形成しようとする領域以外の領域をマスクで被覆し、次に、マスクで被覆されていない中間厚さゲート酸化物層の周辺ロジックトランジスタ及び中間厚さゲート酸化物層の記憶トランジスタの領域内に、光放射による照射を実施し、かつエッチングを行って、形成された厚いゲート酸化物層を完全に剥離してから、当該領域に熱酸化を行って、厚さが８５±５オングストロームの新しい中間厚さゲート酸化物層の周辺ロジックトランジスタ及び中間厚さゲート酸化物層の記憶トランジスタのゲート酸化物層を生成する。そして、薄いゲート酸化物層の周辺ロジックトランジスタのゲート酸化物層を直接的に形成する。即ち、薄いゲート酸化物層の周辺ロジックトランジスタ領域を形成しようとする領域以外の領域をマスクで被覆し、次に、マスクで被覆されていない薄いゲート酸化物層の周辺ロジックトランジスタの領域内に、光放射による照射を実施し、かつエッチングを行って、当該領域内に形成されたゲート酸化物層を完全に剥離してから、当該領域に熱酸化を行って、厚さが２５±５オングストロームの新しい薄いゲート酸化物層の周辺ロジックトランジスタのゲート酸化物層を生成する。

【0056】

本発明は、容易で効率的で低コストの方法を使用して、それぞれシステムオンチップの周辺デジタルモジュールと埋込型記憶モジュールに適用される、性能がより高い新規な中間厚さゲート酸化物層の周辺ロジックトランジスタと中間厚さゲート酸化物層の記憶トランジスタを同時に製造する。