特開 2024-178098 ＣＸＬメモリ装置及びこれを利用した方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024178098

(43)【公開日】2024-12-24

(54)【発明の名称】ＣＸＬメモリ装置及びこれを利用した方法

(51)【国際特許分類】

   G06F 12/00 20060101AFI20241217BHJP

   G06F 11/30 20060101ALI20241217BHJP

   G06F 13/16 20060101ALI20241217BHJP

   G06F 12/06 20060101ALI20241217BHJP

【ＦＩ】

G06F12/00 550Z

G06F11/30 140N

G06F11/30 158

G06F13/16 510C

G06F12/06 515H

【審査請求】未請求

【請求項の数】28

【出願形態】ＯＬ

(21)【出願番号】P 2024046606

(22)【出願日】2024-03-22

(31)【優先権主張番号】10-2023-0075088

(32)【優先日】2023-06-12

(33)【優先権主張国・地域又は機関】KR

(71)【出願人】

【識別番号】390019839

【氏名又は名称】三星電子株式会社

【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．

【住所又は居所原語表記】１２９，Ｓａｍｓｕｎｇ－ｒｏ，Ｙｅｏｎｇｔｏｎｇ－ｇｕ，Ｓｕｗｏｎ－ｓｉ，Ｇｙｅｏｎｇｇｉ－ｄｏ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ

(74)【代理人】

【識別番号】100107766

【弁理士】

【氏名又は名称】伊東 忠重

(74)【代理人】

【識別番号】100229448

【弁理士】

【氏名又は名称】中槇 利明

(72)【発明者】

【氏名】安 將▲ひょく▼

(72)【発明者】

【氏名】李 庸仁

【テーマコード（参考）】

5B042

5B160

【Ｆターム（参考）】

5B042MA05

5B042MA08

5B160AA14

5B160AB26

5B160MB01

5B160MM03

5B160NA03

(57)【要約】

【課題】ＣＸＬメモリ装置及びこれを利用した方法を提供する。
【解決手段】その方法は、ＣＸＬメモリ装置のメモリデバイスの劣化因子を収集し、ＣＸＬを用いてメモリ装置に接続されたホスト装置からメモリ割り当て要求を受信し、ホスト装置に対するメモリデバイスのメモリ割り当てを行うステップを含み、メモリ割り当て要求及びメモリ割り当ての少なくとも一部は、メモリデバイスの劣化因子によるメモリデバイスの劣化状態に基づいて行われる。
【選択図】図１

【特許請求の範囲】

【請求項1】

ＣＸＬ（Ｃｏｍｐｕｔｅ Ｅｘｐｒｅｓｓ Ｌｉｎｋ）メモリデバイスであって、
データを格納するメモリセルグループと、
前記メモリセルグループの劣化因子を測定する１つ以上のセンサと、
ＣＸＬを用いて前記メモリデバイスに接続されたホスト装置からメモリ割り当て要求を受信し、前記メモリセルグループの前記劣化因子による前記メモリセルグループの劣化状態に基づいて前記ホスト装置に対する前記メモリセルグループのメモリ割り当てを行う制御要素と、
を含む、ＣＸＬメモリデバイス。

【請求項2】

前記制御要素は、前記メモリ割り当てを行うために、前記メモリセルグループの前記劣化因子に基づいて前記メモリセルグループの前記劣化状態を推定し、前記メモリセルグループの前記劣化状態に基づいて、前記メモリセルグループのウェアレベリングのためのメモリ使用スケジュールを決定する、請求項１に記載のＣＸＬメモリデバイス。

【請求項3】

前記制御要素は、前記メモリ使用スケジュールを決定するために、前記メモリセルグループの前記劣化状態を示す劣化パラメータ値の分布が均一になるように前記メモリ使用スケジュールを決定する、請求項２に記載のＣＸＬメモリデバイス。

【請求項4】

前記制御要素は、前記メモリセルグループのＢＴＩ（ｂｉａｓ ｔｅｍｐｅｒａｔｕｒｅ ｉｎｓｔａｂｉｌｉｔｙ）、ＨＣＩ（ｈｏｔ ｃａｒｒｉｅｒ ｉｎｊｅｃｔｉｏｎ）、又はその組み合わせに基づいて前記劣化パラメータ値を決定する、請求項３に記載のＣＸＬメモリデバイス。

【請求項5】

前記メモリセルグループの動作は、飽和状態の静的動作と非飽和状態の変移動作を含み、
前記制御要素は、前記メモリセルグループが飽和状態にあるとき前記ＢＴＩを用いて前記劣化パラメータ値を決定し、前記メモリセルグループが非飽和状態にあるとき前記ＨＣＩを用いて前記劣化パラメータ値を決定する、請求項４に記載のＣＸＬメモリデバイス。

【請求項6】

前記制御要素は、前記メモリ割り当てを行うために、
前記メモリ使用スケジュールに基づいて前記メモリセルグループのメモリアドレスから物理メモリアドレスを選択し、前記物理メモリアドレスを前記ホスト装置の前記メモリ割り当て要求による仮想メモリアドレスにマッピングしてアドレス変換情報を決定する、請求項２に記載のＣＸＬメモリデバイス。

【請求項7】

前記制御要素は、前記メモリ使用スケジュールに基づいて前記メモリセルグループの高い劣化状態のメモリ空間に格納されたデータを、前記メモリセルグループの低い劣化状態のメモリ空間にマイグレーションする、請求項２に記載のＣＸＬメモリデバイス。

【請求項8】

前記劣化因子は、前記メモリセルグループの動作電圧、動作温度、動作時間、動作カウント、又はその組み合わせを含む、請求項１に記載のＣＸＬメモリデバイス。

【請求項9】

前記メモリセルグループの第１メモリセルグループは、前記メモリセルグループの第２メモリセルグループとは異なる特性を有し、
前記特性は性能、期待寿命、又はその組み合わせを含む、請求項１に記載のＣＸＬメモリデバイス。

【請求項10】

前記メモリセルグループは、ページ単位、バンク単位、及びランク単位のいずれか１つの劣化管理単位により管理グループに分割され、
前記管理グループの各管理グループごとに前記劣化因子の収集及び前記劣化状態の推定が行われる、請求項１に記載のＣＸＬメモリデバイス。

【請求項11】

請求項１に記載のＣＸＬメモリデバイス及び前記ホスト装置を含む、ＣＸＬメモリシステム。

【請求項12】

ホスト装置であって、
ＣＸＬ（Ｃｏｍｐｕｔｅ Ｅｘｐｒｅｓｓ Ｌｉｎｋ）を用いて前記ホスト装置に接続されたＣＸＬメモリ装置から前記ＣＸＬメモリ装置のメモリ要素の劣化因子を受信し、
前記メモリ要素の前記劣化因子に基づいて前記メモリ要素の劣化状態を推定し、
前記メモリ要素の前記劣化状態に基づいて、前記メモリ要素のウェアレベリングのためのメモリ使用スケジュールを決定し、
前記メモリ使用スケジュールに基づいて前記ＣＸＬメモリ装置に対するメモリ割り当て要求を行う、１つ以上のプロセッサ、
を含む、ホスト装置。

【請求項13】

前記１つ以上のプロセッサは、前記メモリ割り当てを行うために、前記メモリ要素の前記劣化状態を示す劣化パラメータ値の分布が均一になるように前記メモリ使用スケジュールを決定する、請求項１２に記載のホスト装置。

【請求項14】

前記劣化パラメータ値は、
前記メモリ要素のＢＴＩ（ｂｉａｓ ｔｅｍｐｅｒａｔｕｒｅ ｉｎｓｔａｂｉｌｉｔｙ）、ＨＣＩ（ｈｏｔ ｃａｒｒｉｅｒ ｉｎｊｅｃｔｉｏｎ）、又はその組み合わせに基づいて決定され、
前記メモリ要素の動作は、飽和状態の静的動作と非飽和状態の変移動作を含み、
前記１つ以上のプロセッサは、前記メモリ要素が飽和状態にあるとき前記ＢＴＩを用いて前記劣化パラメータ値を決定し、前記メモリ要素が非飽和状態にあるとき前記ＨＣＩを用いて前記劣化パラメータ値を決定する、請求項１３に記載のホスト装置。

【請求項15】

ＣＸＬ（Ｃｏｍｐｕｔｅ Ｅｘｐｒｅｓｓ Ｌｉｎｋ）メモリボックスであって、
データを格納するメモリセルグループ及び前記メモリセルグループを制御するサブ制御要素をそれぞれ含むＣＸＬメモリデバイスと、
前記ＣＸＬメモリデバイスの劣化因子を測定する１つ以上のセンサと、
ＣＸＬを用いて前記ＣＸＬメモリボックスに接続されたホスト装置からメモリ割り当て要求を受信し、前記ＣＸＬメモリデバイスの前記劣化因子による前記ＣＸＬメモリデバイスの劣化状態に基づいて前記ホスト装置に対する前記ＣＸＬメモリデバイスのメモリ割り当てを行う制御要素と、
を含む、ＣＸＬメモリボックス。

【請求項16】

前記制御要素は、前記メモリ割り当てを行うために、前記ＣＸＬメモリデバイスの前記劣化因子に基づいて前記ＣＸＬメモリデバイスの前記劣化状態を推定し、前記ＣＸＬメモリデバイスの前記劣化状態に基づいて、前記ＣＸＬメモリデバイスのウェアレベリングのためのメモリ使用スケジュールを決定する、請求項１５に記載のＣＸＬメモリボックス。

【請求項17】

前記制御要素は、前記メモリ使用スケジュールを決定するために、前記ＣＸＬメモリデバイスの前記劣化状態を示す劣化パラメータ値の分布が均一になるように前記メモリ使用スケジュールを決定する、請求項１６に記載のＣＸＬメモリボックス。

【請求項18】

前記制御要素は、前記メモリ割り当てを行うために、前記メモリ使用スケジュールに基づいて前記ＣＸＬメモリデバイスのメモリアドレスから物理メモリアドレスを選択し、前記物理メモリアドレスを前記ホスト装置の前記メモリ割り当て要求による仮想メモリアドレスにマッピングしてアドレス変換情報を決定する、請求項１６に記載のＣＸＬメモリボックス。

【請求項19】

前記メモリデバイス及び前記ホスト装置を含む、請求項１５に記載のＣＸＬメモリボックス。

【請求項20】

ＣＸＬ（Ｃｏｍｐｕｔｅ Ｅｘｐｒｅｓｓ Ｌｉｎｋ）メモリシステムであって、
メモリ割り当て要求を発生させるホスト装置と、
データを格納するＣＸＬメモリデバイス及び前記ＣＸＬメモリデバイスを制御するサブ制御要素をそれぞれ含むＣＸＬメモリボックスと、
前記ＣＸＬメモリボックスの劣化因子による前記ＣＸＬメモリボックスの劣化状態に基づいて前記ホスト装置に対する前記ＣＸＬメモリボックスのメモリ割り当てを行う制御要素と、
を含む、ＣＸＬメモリシステム。

【請求項21】

前記ＣＸＬメモリデバイスは、データを格納するメモリセルグループ及び前記メモリセルグループを制御するサブ制御要素をそれぞれ含む、請求項２０に記載のＣＸＬメモリシステム。

【請求項22】

前記制御要素は、前記メモリ割り当てを行うために、前記ＣＸＬメモリボックスの前記劣化因子に基づいて前記ＣＸＬメモリボックスの前記劣化状態を推定し、前記ＣＸＬメモリボックスの前記劣化状態に基づいて、前記ＣＸＬメモリボックスのウェアレベリングのためのメモリ使用スケジュールを決定する、請求項２０に記載のＣＸＬメモリシステム。

【請求項23】

前記制御要素は、前記メモリ使用スケジュールを決定するために、前記ＣＸＬメモリボックスの前記劣化状態を示す劣化パラメータ値の分布が均一になるように前記メモリ使用スケジュールを決定する、請求項２２に記載のＣＸＬメモリシステム。

【請求項24】

前記制御要素は、前記メモリ割り当てを行うために、前記メモリ使用スケジュールに基づいて前記ＣＸＬメモリボックスのメモリアドレスから物理メモリアドレスを選択し、前記物理メモリアドレスを前記ホスト装置の前記メモリ割り当て要求による仮想メモリアドレスにマッピングしてアドレス変換情報を決定する、請求項２２に記載のＣＸＬメモリシステム。

【請求項25】

ＣＸＬ（Ｃｏｍｐｕｔｅ Ｅｘｐｒｅｓｓ Ｌｉｎｋ）メモリ装置のメモリ管理方法であって、
前記ＣＸＬメモリ装置のメモリ要素の劣化因子を収集するステップと、
ＣＸＬを用いて前記メモリ装置に接続されたホスト装置からメモリ割り当て要求を受信するステップと、
前記ホスト装置に対する前記メモリ要素のメモリ割り当てを行うステップと、
を含み、
前記メモリ割り当て要求及び前記メモリ割り当ての少なくとも一部は、前記メモリ要素の前記劣化因子による前記メモリ要素の劣化状態に基づいて行われる、メモリ管理方法。

【請求項26】

前記メモリ割り当てを行うステップは、
前記メモリ要素の前記劣化因子に基づいて前記メモリ要素の前記劣化状態を推定するステップと、
前記メモリ要素の前記劣化状態に基づいて、前記メモリ要素のウェアレベリングのためのメモリ使用スケジュールを決定するステップをさらに含み、
前記メモリ割り当ては前記メモリ使用スケジュールに基づいて行われる、請求項２５に記載のメモリ管理方法。

【請求項27】

前記メモリ使用スケジュールを決定するステップは、前記メモリ要素の前記劣化状態を示す劣化パラメータ値の分布が均一になるように前記メモリ使用スケジュールを決定するステップを含む、請求項２６に記載のメモリ管理方法。

【請求項28】

前記メモリ割り当てを行うステップは、
前記メモリ使用スケジュールに基づいて前記メモリ要素のメモリアドレスから物理メモリアドレスを選択するステップと、
前記物理メモリアドレスを前記ホスト装置の前記メモリ割り当て要求による仮想メモリアドレスにマッピングしてアドレス変換情報を決定するステップと、
を含む、請求項２６に記載のメモリ管理方法。

【発明の詳細な説明】

【技術分野】

【0001】

以下の実施形態は、ＣＸＬメモリ装置及びこれを利用した方法に関する。

【背景技術】

【0002】

ＣＸＬ（Ｃｏｍｐｕｔｅ Ｅｘｐｒｅｓｓ Ｌｉｎｋ）は高速通信のための開放型標準インターフェースであって、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）、メモリ、アクセラレータ（ａｃｃｅｌｅｒａｔｏｒ）、その他の周辺機器のような複数の構成要素を連結する包括的なインターフェース環境を提供することができる。ＣＸＬの拡張性を介して様々なシステムの構成要素のプールが構成されることができる。例えば、ＣＸＬメモリプーリング（ｍｅｍｏｒｙ ｐｏｏｌｉｎｇ）を介していずれかのホストのために様々なシステムを経て形成されたメモリプールが提供されることができる。また、ＣＸＬメモリ共有を介して様々なホストがいずれかのシステムの同じメモリアドレスにアクセスしてもよい。このようなＣＸＬを介して人工知能（Ａｒｔｉｆｉｃｉａｌ Ｉｎｔｅｌｌｉｇｅｎｃｅ、ＡＩ）のような高いコンピューティング資源を要求する技術に適切なコンピューティング環境が安定的かつ容易に構成されることができる。

【発明の概要】

【発明が解決しようとする課題】

【0003】

以下の実施形態の目的は、ＣＸＬメモリ装置及びこれを利用した方法を提供することにある。

【課題を解決するための手段】

【0004】

一実施形態によれば、ＣＸＬ（Ｃｏｍｐｕｔｅ Ｅｘｐｒｅｓｓ Ｌｉｎｋ）メモリデバイスは、データを格納するメモリセルグループと、前記メモリセルグループの劣化因子を測定する１つ以上のセンサと、ＣＸＬを用いて前記メモリデバイスに接続されたホスト装置からメモリ割り当て要求を受信し、前記メモリセルグループの前記劣化因子による前記メモリセルグループの劣化状態に基づいて前記ホスト装置に対する前記メモリセルグループのメモリ割り当てを行う制御要素とを含む。

【0005】

一実施形態によると、ホスト装置は、ＣＸＬ（Ｃｏｍｐｕｔｅ Ｅｘｐｒｅｓｓ Ｌｉｎｋ）を用いて前記ホスト装置に接続されたＣＸＬメモリ装置から前記ＣＸＬメモリ装置のメモリ要素の劣化因子を受信し、前記メモリ要素の前記劣化因子に基づいて前記メモリ要素の劣化状態を推定し、前記メモリ要素の前記劣化状態に基づいて、前記メモリ要素のウェアレベリングのためのメモリ使用スケジュールを決定し、前記メモリ使用スケジュールに基づいて前記ＣＸＬメモリ装置に対するメモリ割り当て要求を行う、１つ以上のプロセッサを含む。

【0006】

一実施形態によると、ＣＸＬ（Ｃｏｍｐｕｔｅ Ｅｘｐｒｅｓｓ Ｌｉｎｋ）メモリボックスは、データを格納するメモリセルグループ及び前記メモリセルグループを制御するサブ制御要素をそれぞれ含むＣＸＬメモリデバイスと、前記ＣＸＬメモリデバイスの劣化因子を測定する１つ以上のセンサと、ＣＸＬを用いて前記ＣＸＬメモリボックスに接続されたホスト装置からメモリ割り当て要求を受信し、前記ＣＸＬメモリデバイスの前記劣化因子による前記ＣＸＬメモリデバイスの劣化状態に基づいて前記ホスト装置に対する前記ＣＸＬメモリデバイスのメモリ割り当てを行う制御要素とを含む。

【0007】

一実施形態によると、ＣＸＬ（Ｃｏｍｐｕｔｅ Ｅｘｐｒｅｓｓ Ｌｉｎｋ）メモリシステムは、メモリ割り当て要求を発生させるホスト装置と、データを格納するＣＸＬメモリデバイス及び前記ＣＸＬメモリデバイスを制御するサブ制御要素をそれぞれ含むＣＸＬメモリボックスと、前記ＣＸＬメモリボックスの劣化因子による前記ＣＸＬメモリボックスの劣化状態に基づいて前記ホスト装置に対する前記ＣＸＬメモリボックスのメモリ割り当てを行う制御要素とを含む。

【0008】

一実施形態によると、ＣＸＬ（Ｃｏｍｐｕｔｅ Ｅｘｐｒｅｓｓ Ｌｉｎｋ）メモリ装置のメモリ管理方法は、前記ＣＸＬメモリ装置のメモリ要素の劣化因子を収集するステップと、ＣＸＬを用いて前記メモリ装置に接続されたホスト装置からメモリ割り当て要求を受信するステップと、前記ホスト装置に対する前記メモリ要素のメモリ割り当てを行うステップと、を含み、前記メモリ割り当て要求及び前記メモリ割り当ての少なくとも一部は、前記メモリ要素の前記劣化因子による前記メモリ要素の劣化状態に基づいて行われる。

【発明の効果】

【0009】

下実施形態によれば、３ＣＸＬメモリ装置及びこれを利用した方法を提供することができる。

【図面の簡単な説明】

【0010】

【図1】一実施形態に係るホスト装置及びＣＸＬメモリ装置の概略的な構成を示す図である。

【図2】一実施形態に係る劣化因子を考慮したウェアレベリング過程を例示的に示す図である。

【図3】一実施形態に係るアドレス管理動作及び劣化管理動作を例示的に示す図である。

【図4】一実施形態に係るメモリ要素の静的区間と変移区間を例示的に示す図である。

【図5A】一実施形態に係るＣＸＬメモリデバイスに関する構成の例示図である。

【図5B】一実施形態に係るＣＸＬメモリデバイスに関する構成の例示図である。

【図6A】一実施形態に係るＣＸＬメモリボックスに関する構成の例示図である。

【図6B】一実施形態に係るＣＸＬメモリボックスに関する構成の例示図である。

【図6C】一実施形態に係るＣＸＬメモリボックスに関する構成の例示図である。

【図7A】一実施形態に係るＣＸＬメモリシステムに関する構成の例示図である。

【図7B】一実施形態に係るホスト装置のウェアレベリングに関する構成の例示図である。

【図8】一実施形態に係る作業処理及び劣化管理に使用される管理単位の例示図である。

【図9】一実施形態に係るＣＸＬメモリ装置による劣化因子基盤のメモリ管理方法を例示的に示すフローチャートである。

【図10】一実施形態に係るホスト装置による劣化因子基盤のメモリ管理方法を例示的に示すフローチャートである。

【発明を実施するための形態】

【0011】

実施形態に対する特定な構造的又は機能的な説明は、単なる例示のための目的として開示されたものであって、様々な形態に変更されることができる。したがって、実施形態は特定な開示形態に限定されることなく、本明細書の範囲は技術的な思想に含まれる変更、均等物ないし代替物を含む。

【0012】

第１又は第２などの用語を複数の構成要素を説明するために用いることがあるが、このような用語は１つの構成要素を他の構成要素から区別する目的としてのみ解釈されなければならない。例えば、第１構成要素は第２構成要素と命名することができ、同様に、第２構成要素は第１構成要素にも命名することができる。

【0013】

いずれかの構成要素が他の構成要素に「連結」されていると言及されたときには、その他の構成要素に直接的に連結されているか又は接続されているが、中間に他の構成要素が存在し得るものと理解されなければならない。

【0014】

単数の表現は、文脈上、明白に異なる意味をもたない限り複数の表現を含む。本明細書において、「含む」又は「有する」等の用語は、明細書上に記載した特徴、数字、ステップ、動作、構成要素、部品又はこれを組み合わせたものが存在することを示すものであって、１つ又はそれ以上の他の特徴や数字、ステップ、動作、構成要素、部品、又はこれを組み合わせたものなどの存在又は付加の可能性を予め排除しないものとして理解しなければならない。

【0015】

本明細書において、「Ａ又はＢのうち少なくとも１つ」、及び「Ａ、Ｂ、又はＣのうち少なくとも１つ」のような文句は、その文句のうち該当する文句と共に羅列された項目のうちいずれか１つ、又はそのすべての可能な組み合わせを含むことができる。

【0016】

異なるように定義さがれない限り、技術的又は科学的な用語を含み、ここで用いる全ての用語は、本実施形態が属する技術分野で通常の知識を有する者によって一般的に理解されるものと同じ意味を有する。一般的に用いられる予め定義された用語は、関連技術の文脈上で有する意味と一致する意味を有するものと解釈されなければならず、本明細書で明白に定義しない限り、理想的又は過度に形式的な意味として解釈されることはない。

【0017】

以下、添付する図面を参照しながら実施形態を詳細に説明する。図面を参照して説明する際に、図面符号に拘わらず同じ構成要素は同じ参照符号を付与し、これに対する重複する説明は省略する。

【0018】

図１は、一実施形態に係るホスト装置及びＣＸＬメモリ装置の概略的な構成を示す図である。ＣＸＬ（Ｃｏｍｐｕｔｅ Ｅｘｐｒｅｓｓ Ｌｉｎｋ）は、プロセッサ、メモリ拡張、及びアクセラレータのためのキャッシュ一貫性を支援するコネクティング技術である。プロセッサと追加構成要素がＣＸＬを用いて接続されれば、ＣＸＬ技術によってプロセッサのメモリ空間と追加構成要素のメモリ空間との間にメモリ一貫性が保持され、リソース共有を介して性能が高まり、ソフトウェアスタックの複雑性が減少し、全体システムのコストが節減され得る。ユーザは、アクセラレータのメモリ管理の代わりにワークロードのみに集中することができる。人工知能及びマシーンラーニングのような新しいアプリケーションを支援するために、プロセッサを補完するアクセラレータの役割が増大することにより、高速通信のための開放型標準インターフェースとしてＣＸＬが提供され得る。ＣＸＬは、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）、メモリ、アクセラレータ（ａｃｃｅｌｅｒａｔｏｒ）、その他の周辺機器のような複数の構成要素を接続する包括的なインターフェース環境を提供することができる。例えば、ＣＸＬの拡張性に基づいたＣＸＬメモリプーリング（ｍｅｍｏｒｙ ｐｏｏｌｉｎｇ）を介して、いずれかのホストのために様々なシステムを経て形成されたメモリプールが提供されてもよい。また、ＣＸＬメモリ共有（ｍｅｍｏｒｙ ｓｈａｒｉｎｇ）を介して様々なホストがいずれかのシステムの同じメモリアドレスにアクセスできる。

【0019】

図１を参照すると、ホスト装置１１０は、ＣＸＬインターフェースを用いてＣＸＬメモリ装置１２０のメモリ要素１２２にアクセスし、メモリ要素１２２を用いることができる。ＣＸＬメモリ装置１２０は、制御要素１２１及びメモリ要素１２２を含む。制御要素１２１は、ホスト装置１１０とＣＸＬメモリ装置１２０との間の接続性を提供し、メモリ要素１２２のメモリ使用を管理できる。メモリ要素１２２は、データを格納してもよい。ホスト装置１１０とＣＸＬメモリ装置１２０との間の接続及び／又は制御要素１２１とメモリ要素１２２との間の接続にＣＸＬ技術が用いられる。

【0020】

メモリ要素１２２は、様々なレベルのメモリ形態を称する。例えば、メモリ要素１２２は、メモリセルグループ（ｍｅｍｏｒｙ ｃｅｌｌ ｇｒｏｕｐｓ）又はメモリデバイスに該当する。メモリセルグループは、複数のメモリセルを含むグループ（例えば、メモリチップ）を意味する。メモリデバイスは、１つ以上のメモリモジュールを含むデバイスを意味する。各メモリモジュールは複数のメモリグループを含んでもよい。メモリデバイスは、メモリセルグループに比べて大きい容量を有する装置である。メモリ要素１２２がメモリセルグループに該当する場合、ＣＸＬメモリ装置１２０はメモリデバイスに該当する。メモリ要素１２２がメモリデバイスに該当する場合、ＣＸＬメモリ装置１２０はメモリボックスに該当する。メモリボックスは、メモリデバイスに比べて大きい容量を有する大容量メモリストレージに該当する。但し、メモリセルグループ、メモリモジュール、メモリデバイス、メモリボックスに対する説明は１つの例示に過ぎず、ＣＸＬメモリ装置１２０及びメモリ要素１２２は、これに例示されていない他のレベルのメモリであってもよい。

【0021】

メモリセルグループ及びメモリデバイスは、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｉｅｓ）、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｉｅｓ）、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｉｅｓ）、ＰＲＡＭ、ＯＴＳ（Ｏｖｏｎｉｃ Ｔｈｒｅｓｈｏｌｄ Ｓｗｉｔｃｈｉｎｇ）物質を利用した磁気－選択メモリ（ｓｅｌｆ－ｓｅｌｅｃｔｉｎｇ ｍｅｍｏｒｙ）などで構成されてもよい。但し、メモリセルグループ及びメモリデバイスの構成がこれに限定されることはない。

【0022】

制御要素１２１は、コントローラ、ＣＸＬスイッチ（図示せず）のような様々な制御手段を含む。ここで、ＣＸＬスイッチ（図示せず）とＣＸＬスイッチ１３０は別個の装置を意味する。制御要素１２１は、メモリ要素１２２のレベルに適する制御手段を含む。例えば、メモリ要素１２２がメモリセルグループに該当する場合、制御要素１２１はメモリコントローラを含む。メモリ要素１２２がメモリデバイスに該当する場合、制御要素１２１は、サーバコントローラ（例えば、ＢＭＣ（Ｂａｓｅｂｏａｒｄ Ｍａｎａｇｅｍｅｎｔ Ｃｏｎｔｒｏｌｌｅｒ））及びＣＸＬスイッチ（図示せず）のうち少なくとも１つを含む。

【0023】

ホスト装置１１０とＣＸＬメモリ装置１２０は、物理的に互いに分離した装置に該当する。ＣＸＬメモリ装置１２０は、ホスト装置１１０に格納空間を提供するホスト装置１１０と独立した装置に該当する。例えば、以下で詳細に説明するが、ＣＸＬメモリ装置１２０は、劣化データ管理及び／又は劣化スケジューリングを含む劣化管理機能及びアドレス変換及びアドレス割り当てを含むアドレス管理機能のうち少なくとも一部を行ってもよい。図１には、ホスト装置１１０とＣＸＬメモリ装置１２０が一対一に連結されている例示を示すが、複数のホスト装置と複数のＣＸＬメモリ装置が連結されてもよい。複数のホスト装置と複数のＣＸＬメモリ装置が連結されている場合、ＣＸＬメモリ装置１２０は、メモリプーリング及び／又はメモリ共有を介してホスト装置１１０だけでなく、ホスト装置１１０以外のホスト装置に格納空間を提供することができる。また、ホスト装置１１０は、メモリプーリング及び／又はメモリ共有を介してＣＸＬメモリ装置１２０だけでなく、他のＣＸＬメモリ装置の格納空間を使用することができる。

【0024】

メモリ要素１２２のいずれかメモリ要素は、他のメモリ要素とは異なる特性を有してもよい。特性は、性能、期待寿命、又はその組み合わせを含む。例えば、メモリ要素１２２は、第１メモリ要素及び第２メモリ要素を含む。第１メモリ要素と第２メモリ要素は、性能及び／又は期待寿命の側面で互いに異なる特性を有してもよい。このような差は、第１メモリ要素と第２メモリ要素の設計スペックの差により生じるものであるか、第１メモリ要素と第２メモリ要素の運用上の差によって生じるものであってもよい。例えば、第１メモリ要素が第２メモリ要素よりも高い性能を発揮するように設計されたモデルであるため、第１メモリ要素の性能が第２メモリ要素の性能よりも高いか、あるいは第２メモリ要素の使用期間が第１メモリ要素の使用期間よりも長くて第１メモリ要素の期待寿命が第２メモリ要素の期待寿命よりも長くてもよい。

【0025】

メモリ要素１２２の劣化が互いに異なる態様に進む場合、メモリ要素１２２の性能及び期待寿命が悪化する。ウェアレベリング（ｗｅａｒ－ｌｅｖｅｌｉｎｇ）は、メモリ要素１２２の劣化レベルを互いに類似するレベルに保持し、メモリ要素１２２の全般的な性能及び期待寿命を向上させることができる。ＣＸＬメモリ装置１２０は、劣化因子（ｄｅｇｒａｄａｔｉｏｎ ｆａｃｔｏｒｓ）（劣化因子１２４）に基づいたメモリ要素１２２のウェアレベリングを行ってメモリ要素１２２の性能及び期待寿命を最適化することができる。

【0026】

制御要素１２１は、メモリ要素１２２の劣化因子１２４を収集し、劣化因子１２４を用いてメモリ要素１２２のウェアレベリングを行う。劣化因子１２４の収集にセンサ１２３を用いてもよい。センサ１２３は、一定の分布を有するようにメモリ要素１２２に配置されてもよい。劣化因子１２４は、メモリ要素１２２の動作電圧、動作温度、動作時間、動作カウント、又はその組み合わせを含んでもよい。センサ１２３は、動作電圧、動作温度、動作時間、動作カウント、又はその組み合わせを測定できる検出デバイスを含んでもよい。

【0027】

劣化因子１２４は、メモリ要素１２２の性能を低下させて期待寿命を短縮させる原因を提供する。例えば、劣化因子１２４は、メモリ要素１２２の動作電圧、動作温度、動作時間、動作カウント、又はその組み合わせを含んでもよい。動作カウントは、動作クロック及び／又は動作回数を意味する。動作電圧及び／又は動作温度が高まり、動作時間が長くなって動作カウントが多くなるほど、メモリ要素１２２の劣化が加速化し得る。

【0028】

ホスト装置１１０は、ＣＸＬメモリ装置１２０にメモリ割り当てを要求する。ＣＸＬメモリ装置１２０は、ホスト装置１１０に対するメモリ割り当てを行ってもよい。一実施形態によれば、制御要素１２１は、ホスト装置１１０とＣＸＬメモリ装置１２０との間のＣＸＬ環境（例えば、ＣＸＬインターフェース）を提供するＣＸＬスイッチ（図示せず）を含む。必要な場合、ホスト装置１１０とＣＸＬメモリ装置１２０にＣＸＬスイッチ１３０が配置されてもよい。ＣＸＬスイッチ１３０は、制御要素１２１のＣＸＬスイッチ（図示せず）と区分される。ＣＸＬスイッチ１３０及び／又は制御要素１２１のＣＸＬスイッチ（図示せず）を介してメモリ割り当て要求及びメモリ割り当てが行われることができる。

【0029】

ホスト装置１１０のメモリ割り当て要求及びＣＸＬメモリ装置１２０のメモリ割り当てのうち少なくとも一部は劣化因子１２４によるメモリ要素１２２の劣化状態に基づいて行われてもよい。劣化状態は、劣化が進んだ程度を示す。劣化因子１２４に基づいて劣化パラメータ値が決定され、劣化パラメータ値に基づいて劣化状態が推定され得る。ウェアレベリングの一環として、メモリ要素１２２の劣化パラメータ値の分布が均一になるよう、メモリ使用スケジュールが決定される。劣化パラメータ値の導き出し過程は、図４などを参照して説明する。

【0030】

一実施形態によれば、ＣＸＬメモリ装置１２０（例えば、制御要素１２１）は、劣化因子１２４に基づいてメモリ要素１２２の劣化状態を推定し、劣化状態に基づいてメモリ要素１２２のウェアレベリングのためのメモリ使用スケジュールを決定することができる。メモリ使用スケジュールに基づいて、メモリ使用（例えば、メモリ割り当て、データマイグレーション（ｍｉｇｒａｔｉｏｎ））が行われてもよい。例えば、メモリ使用スケジュールに基づいてホスト装置１１０のメモリ割り当て要求によるメモリ割り当てが行われる。メモリ使用スケジュールは、ホスト装置１１０の作業実行のようにメモリ使用が必要な場合、メモリ要素１２２のどのメモリ空間を優先的に使用するかに関する使用順序を含んでもよい。例えば、メモリ使用スケジュールによりメモリ要素１２２の第１メモリ空間、第２メモリ空間、及び第３メモリ空間の順のスケジューリングが行われた場合、ホスト装置１１０の作業により第１メモリ空間、第２メモリ空間、及び第３メモリ空間が順次使用されてもよい。

【0031】

一実施形態によれば、ＣＸＬメモリ装置１２０（例えば、制御要素１２１）は、ホスト装置１１０に劣化因子１２４を提供する。ホスト装置１１０は、劣化因子１２４に基づいてメモリ要素１２２の劣化状態を推定し、劣化状態に基づいてメモリ要素１２２のウェアレベリングのためのメモリ使用スケジュールを決定してもよい。メモリ使用スケジュールに基づいてメモリ使用（例えば、メモリ割り当て、データマイグレーション）が行われる。例えば、メモリ使用スケジュールに基づいてメモリ要素１２２に対するメモリ割り当て要求が行われてもよい。

【0032】

メモリ要素１２２は、ページ（ｐａｇｅ）単位、バンク（ｂａｎｋ）単位、又は、ランク（ｒａｎｋ）単位の劣化管理の単位に応じて管理グループに分割されてもよい。制御要素１２１は、各管理グループごとに劣化因子１２４を収集する。劣化管理単位は、作業処理単位よりも大きくてもよい。劣化管理単位は、作業処理単位の倍数（例えば、４倍、８倍、１６倍など）に該当する。例えば、ホスト装置１１０のカーネル（ｋｅｒｎｅｌ）又はオペレーティングシステム（ｏｐｅｒａｔｉｎｇ ｓｙｓｔｅｍ）の作業処理過程（例えば、データロード、データ処理、データ格納など）に６４ビットの作業処理の単位を用いてもよく、劣化管理過程（例えば、劣化因子１２４の収集、劣化因子１２４の格納、劣化因子１２４に基づいた劣化状態の推定、劣化状態に基づいたメモリ割り当て、劣化状態に基づいたデータマイグレーションなど）にページ単位（例えば、５１２Ｋｂ（ｋｉｌｏｂｙｔｅ）、１Ｍｂ（ｍｅｇａｂｙｔｅ）、２Ｍｂ）を用いてもよい。

【0033】

図２は、一実施形態に係る劣化因子を考慮したウェアレベリング過程を例示的に示す図である。図２を参照すると、ステップ２１０において、各管理グループの劣化状態がチェックされる。メモリ要素は、劣化管理単位（例えば、ページ単位など）により管理グループに分割されてもよい。例えば、図２には、第１管理グループＧ１及び第２管理グループＧ２が図示されている。例えば、図２に示すように、劣化状態チェックにより第１管理グループＧ１の劣化程度が第２管理グループＧ２よりも高いことが確認され得る。

【0034】

ステップ２２０において、劣化状態に基づいてメモリ割り当てが行われる。劣化因子に基づいて劣化パラメータ値が決定され、劣化パラメータ値に基づいて劣化状態が推定される。劣化パラメータ値の分布が均一になるようにメモリ割り当てが行われる。図２には、メモリ割り当て例示について図示されているが、メモリ割り当ての代わりに、データマイグレーションが行われる。ウェアレベリングのために、第１管理グループＧ１よりも相対的に低い劣化状態の第２管理グループＧ２に基づいてメモリ割り当てが実行されてもよく、データＤ１は、メモリ割り当てによる第２管理グループＧ２のメモリ空間に格納されてもよい。

【0035】

ウェアレベリングにより第１管理グループＧ１と第２管理グループＧ２との間の劣化均衡が保持される。図２は、管理グループＧ１、Ｇ２に関する説明は、ＣＸＬメモリ装置のメモリ要素の全体管理グループに適用され得る。全体管理グループのウェアレベリングにより全体管理グループの劣化均衡が保持され、メモリ要素の性能及び期待寿命が最適化されることができる。

【0036】

図３は、一実施形態に係るアドレス管理動作及び劣化管理動作を例示的に示す図である。図３を参照すると、アドレス管理（ａｄｄｒｅｓｓ ｍａｎａｇｅｍｅｎｔ）３０１は、アドレス変換（ａｄｄｒｅｓｓ ｔｒａｎｓｌａｔｉｏｎ）３０２及びアドレス割り当て（ａｄｄｒｅｓｓ ａｌｌｏｃａｔｉｏｎ）３０３を含み、劣化管理（ｄｅｇｒａｄａｔｉｏｎ ｍａｎａｇｅｍｅｎｔ）３０５は、劣化データ管理３０６及び劣化スケジューリング３０７を含む。

【0037】

劣化データ管理３０６は劣化因子に関するデータを収集し、劣化因子から劣化状態を推定し、劣化因子及び／又は劣化状態に関するデータを格納／管理する動作を含む。劣化スケジューリング３０７は、ウェアレベリングを可能にするメモリ使用スケジュールを決定する動作を含む。例えば、劣化スケジューリング３０７は、劣化因子に基づいて劣化パラメータ値を決定し、劣化パラメータ値の分布が均一になるようにメモリ使用スケジュールを決定する動作を含む。

【0038】

アドレス変換３０２は、ホスト装置によって用いられる仮想メモリアドレスとメモリ要素の物理メモリアドレスとの間の変換動作を含む。アドレス変換３０２により仮想メモリアドレスが物理メモリアドレスに変換されたり、仮想メモリアドレスが物理メモリアドレスに変換されてもよい。アドレス割り当て３０３は、ホスト装置のメモリ割り当て要求に応じて、メモリ空間のアドレスを割り当てる動作を含む。ウェアレベリングのためのメモリ使用スケジュールに基づいてアドレス割り当て３０３が行われる。

【0039】

図１を参照して説明されたように、ＣＸＬメモリ装置１２０は、制御要素１２１及びメモリ要素１２２を含み、制御要素１２１は、コントローラ（例えば、メモリコントローラ、サーバコントローラ）、ＣＸＬスイッチ（図示せず）のような様々な制御手段を含む。また、ホスト装置１１０とＣＸＬメモリ装置１２０との間にＣＸＬスイッチ１３０が配置されてもよい。図３に示すアドレス管理３０１及び劣化管理３０５は、制御要素１２１及び／又はＣＸＬスイッチ１３０によって実行され得る。

【0040】

例えば、制御要素１２１及びＣＸＬスイッチ１３０のいずれか１つによってアドレス管理３０１及び劣化管理３０５の両者が行われる。これとは異なり、制御要素１２１によってアドレス管理３０１及び劣化管理３０５のいずれかの一部分が行われ、ＣＸＬスイッチ１３０によって残りの一部分が行われる。制御要素１２１がマルチ制御要素（例えば、第１制御要素及び第２制御要素）を含み、制御要素１２１によってアドレス管理３０１及び劣化管理３０５の少なくとも一部分が行われる場合、マルチ制御要素のうち一部（例えば、第１制御要素）により該当少なくとも一部分の一部が行われ、残りの一部（例えば、第２制御要素）によって該当少なくとも一部分の残りの一部が行われる。

【0041】

図４は、一実施形態に係るメモリ要素の静的区間と変移区間を例示的に示す図である。先に言及したように、メモリ要素（例えば、メモリ要素の管理グループ）の劣化因子に基づいて劣化パラメータ値が決定され、劣化パラメータ値に基づいてメモリ要素（例えば、メモリ要素の管理グループ）の劣化状態が推定される。ウェアレベリングの一環として、メモリ要素（例えば、メモリ要素の管理グループ）の劣化パラメータ値の分布が均一になるようにメモリ使用スケジュールが決定されることができる。

【0042】

一実施形態によれば、劣化パラメータ値は、メモリ要素（例えば、管理グループのメモリ素子）のＢＴＩ（Ｂｉａｓ Ｔｅｍｐｅｒａｔｕｒｅ Ｉｎｓｔａｂｉｌｉｔｙ）、ＨＣＩ（Ｈｏｔ Ｃａｒｒｉｅｒ Ｉｎｊｅｃｔｉｏｎ）、又はその組み合わせに基づいて決定されてもよい。ＢＴＩ及びＨＣＩは、半導体素子のストレスを示す。

【0043】

ＢＴＩは、電気的なストレス及び高温環境による半導体素子の劣化現像を示す。電気的なストレス及び高温環境は、半導体素子内部の電荷移動経路に変化を起こし、半導体素子の電気的特性を変化させ得る。ＢＴＩは、ＮＢＴＩ（Ｎｅｇａｔｉｖｅ Ｂｉａｓ Ｔｅｍｐｅｒａｔｕｒｅ Ｉｎｓｔａｂｉｌｉｔｙ）及びＰＢＴＩ（Ｐｏｓｉｔｉｖｅ Ｂｉａｓ Ｔｅｍｐｅｒａｔｕｒｅ Ｉｎｓｔａｂｉｌｉｔｙ）を含む。ＮＢＴＩは、半導体素子のゲートに負バイアス（ｎｅｇａｔｉｖｅ ｂｉａｓ）を印加したとき、半導体素子がオン状態になるｐＭＯＳＦＥＴ（ｐｏｓｉｔｉｖｅ Ｍｅｔａｌ－Ｏｘｉｄｅ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ－Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）の劣化現像を示し、ＰＢＴＩは、ゲートに正バイアス（ｐｏｓｉｔｉｖｅ ｂｉａｓ）を印加したとき、半導体素子がオン状態になるｎＭＯＳＦＥＴ（ｎｅｇａｔｉｖｅ ＭＯＳＦＥＴ）の劣化現像を示す。ＮＢＴＩの場合、ＰＭＯＳチャネルに形成された正孔（ｈｏｌｅ）がゲート酸化膜にトラップ（ｔｒａｐ）され、閾値電圧の増加を起こし、ＰＢＴＩの場合、ＮＭＯＳチャネルに形成された電子がゲート酸化膜にトラップされながら閾値電圧の増加を引き起こす。ＢＴＩは、半導体素子の寿命を短縮させることで、その性能に影響を及ぼし得る。

【0044】

ＨＣＩは、電気的なストレス及び高温環境によってキャリアが高エネルギー状態に移動して発生する現像を示す。ＨＣＩは半導体素子の寸法（ｄｉｍｅｎｓｉｏｎ）が小さくなるにつれ、強くなった電界により加速化したキャリアにより示される。ＨＣＩは、電荷移動経路で高エネルギー状態のキャリアが衝突して半導体素子内の欠陥が生じ、半導体素子の電気的特性を変化させ得る。半導体素子のドレインとソースとの間に強い電界によって加速されたホットキャリア（ｈｏｔ ｃａｒｒｉｅｒ）が衝突して生成されたＥＨＰ（ｅｌｅｃｔｒｏｎ－ｈｏｌｅ ｐａｉｒ）がゲート酸化膜にトラップされたり、ホットキャリアが直接ゲート酸化膜にトラップされて閾値電圧を増加させることができる。ＨＣＩは、半導体素子の寿命を短縮させ、性能に影響を及ぼし得る。

【0045】

メモリ要素（例えば、メモリ要素のメモリ素子）の動作は、飽和状態の静的動作（ｓｔａｔｉｃ ｏｐｅｒａｔｉｏｎ）と非飽和状態（ｕｎｓａｔｕｒａｔｉｏｎ ｓｔａｔｕｓ）の変移動作（ｔｒａｎｓｉｔｉｏｎ ｏｐｅｒａｔｉｏｎ）を含む。図４に示すグラフは、メモリ要素の入力電圧Ｖ_ｉｎ及び出力電圧Ｖ_ｏｕｔを示す。図４において、静的区間４０１は、メモリ要素の静的動作に対応し、変移区間４０２はメモリ要素の変移動作に対応する。

【0046】

一実施形態によれば、メモリ要素が飽和状態にある静的区間４０１でＢＴＩを用いて劣化パラメータ値が決定され、メモリ要素が非飽和状態にある変移区間４０２でＨＣＩを用いて前記劣化パラメータ値が決定される。下記の数式（１）は、ＢＴＩを利用した劣化パラメータを示し、下記の数式（２）は、ＨＣＩを利用した劣化パラメータを示す。

【0047】

【数1】

【0048】

数式（１）において、～ΔＶ_ｔｈはＢＴＩによるメモリ要素の閾値電圧の変化、Ｖはメモリ要素の動作電圧、Ｔはメモリ要素の動作温度、ｔはメモリ要素の動作時間及び／又は動作カウントを示す。Ｖ、Ｔ、ｔは劣化因子に該当する。劣化因子に基づいてＢＴＩによる閾値電圧の変化が推定され、閾値電圧の変化が劣化パラメータ値として用いられてもよい。例えば、静的区間４０１において、メモリ要素の閾値電圧値の変化に対応する劣化パラメータ値が均一になるようにメモリ使用スケジュールが決定されてもよい。例えば、閾値電圧の変化が大きく示されるメモリ空間のメモリ使用は減少し、閾値電圧の変化が小さく示されるメモリ空間のメモリ使用は増加するように、メモリ使用スケジュールが決定されることができる。

【数2】

【0049】

数式（２）において、～ΔＩ_ｏｎは、ＨＣＩによるメモリ要素のターンオン状態の電流変化、Ｖはメモリ要素の動作電圧、Ｔはメモリ要素の動作温度、ｔはメモリ要素の動作時間及び／又は動作カウントを示す。Ｖ、Ｔ、ｔは劣化因子に該当する。劣化因子に基づいてＨＣＩによるターンオン状態の電流の変化が推定され、電流の変化が劣化パラメータ値として用いられてもよい。例えば、変移区間４０２において、メモリ要素の電流変化値の変化に対応する劣化パラメータ値が均一になるようにメモリ使用スケジュールが決定される。例えば、電流の変化が大きく示されるメモリ空間のメモリ使用は減少し、電流の変化が小さく示されるメモリ空間のメモリ使用は増加するように、メモリ使用スケジュールが決定されることができる。

【0050】

図５Ａ及び図５Ｂは、一実施形態に係るＣＸＬメモリデバイスに関する構成の例示図である。図５Ａを参照すると、ＣＸＬメモリデバイス５２０は、データを格納するメモリセルグループ５２２、メモリセルグループの劣化因子を測定するセンサ５２３、及びＣＸＬを用いてメモリデバイスに接続されたホスト装置からメモリ割り当て要求を受信し、メモリセルグループの劣化因子によるメモリセルグループの劣化状態に基づいて、ホスト装置に対するメモリセルグループのメモリ割り当てを行う制御要素５２１を含む。一実施形態によれば、制御要素５２１はメモリコントローラに該当する。

【0051】

制御要素５２１はアドレス管理及び劣化管理を行う。アドレス管理及び劣化管理によりメモリセルグループ５２２のウェアレベリングを達成することができる。ホスト装置５１０とＣＸＬメモリデバイス５２０との間の接続、及び制御要素５２１とメモリセルグループ５２２との間の接続にＣＸＬを用いてもよい。

【0052】

制御要素５２１は、劣化管理のために劣化データ管理及び劣化スケジューリングを行う。制御要素５２１は、メモリセルグループ５２２の劣化因子を収集する。一実施形態によれば、制御要素５２１は、ファブリックマネジャ（ｆａｂｒｉｃ ｍａｎａｇｅｒ）を用いて劣化管理を行ってもよい。ファブリックマネジャは、システム構成とリソース割り当てを担当するアプリケーションロジックである。ファブリックマネジャは、ＣＸＬを用いて接続された構成要素のトポロジーを理解し、管理する役割を行うことができる。制御要素５２１は、センサ５２３を用いて劣化因子を収集する。センサ５２３は、メモリセルグループ５２２に関するセンサデータを生成する。センサデータに基づいて劣化因子が決定される。図５Ａは、センサ５２３がメモリセルグループ５２２に一対一に配置された例示を示すが、メモリセルグループ５２２とセンサ５２３の個数はそれぞれ異なってもよい。例えば、複数のメモリセルグループのために１つのセンサが配置されたり、１つのメモリセルグループのために複数のセンサが配置されてもよい。メモリセルグループ５２２の劣化状態に対する劣化因子の推定の正確度を高めるために、センサデータの加工が行われることができる。

【0053】

ＣＸＬメモリデバイス５２０は、劣化因子を格納する管理メモリ（図示せず）をさらに含んでもよい。制御要素５２１は、管理メモリ（図示せず）を用いて劣化因子の履歴を管理する。管理メモリ（図示せず）は、不揮発性メモリ（ｎｏｎ－ｖｏｌａｔｉｌｅ ｍｅｍｏｒｙ）に該当する。この場合、ＣＸＬメモリデバイス５２０の電源保持に関係なく、劣化因子の履歴が安定的に管理される。但し、管理メモリ（図示せず）のメモリタイプがこれに限定されることはない。劣化因子の履歴は、劣化状態の推定正確度を高めることに寄与する。長い期間の間に蓄積された劣化因子の履歴を用いて推定された劣化状態は、１つの時点（ｔｉｍｅ ｐｏｉｎｔ）の劣化因子を用いて推定された劣化状態に比べて、メモリセルグループ５２２の実際の劣化状態をさらに正確に反映することができる。劣化状態に対する推定正確度が高まるほど、ウェアレベリングの効果が向上する。

【0054】

制御要素５２１は劣化因子に基づいて劣化状態を推定し、劣化状態に基づいてメモリ使用スケジュールを決定することができる。メモリ使用スケジュールは割り当てスケジュール及びマイグレーションスケジュールを含む。制御要素５２１は、メモリセルグループ５２２（例えば、メモリセルグループ５２２の管理グループ）の劣化状態が均等になるようにメモリ使用スケジュールを決定することができる。

【0055】

制御要素５２１は、ホスト装置５１０からメモリ割り当て要求を受信し、ホスト装置５１０に対するメモリデバイス５１３のメモリ割り当てを行う。制御要素５２１は、アドレス管理のためにアドレス変換及びアドレス割り当てを行ってもよい。

【0056】

ＣＸＬメモリデバイス５２０とホスト装置５１０は、他のアドレス体系を用いてもよい。メモリセルグループ５２２のメモリ空間には物理メモリアドレスが付与されてもよい。物理メモリアドレスは実際のアドレスに該当する。ＣＸＬメモリデバイス５２０は、物理メモリアドレスを用いてもよい。ホスト装置５１０は仮想メモリアドレスを用いてもよい。ホスト装置５１０のメモリ割り当て要求は、仮想メモリアドレスを含む。ホスト装置５１０のメモリ割り当て要求があるとき、アドレスコンバータ５１１１は、メモリ割り当て要求の仮想メモリアドレスに適した物理メモリアドレスをマッピングすることができる。

【0057】

制御要素５２１は、ウェアレベリングのためのメモリ使用スケジュールに基づいて仮想メモリアドレスに物理メモリアドレスをマッピングする。アドレスコンバータ５１１１は、ホスト装置５１０のメモリ割り当て要求に対してメモリ使用スケジュールによる物理メモリアドレスを順にマッピングしてもよい。アドレスコンバータ５１１１は、メモリ使用スケジュールに基づいてメモリセルグループ５２２のメモリアドレスから物理メモリアドレスを選択し、選択された物理メモリアドレスをホスト装置５１０のメモリ割り当て要求による仮想メモリアドレスにマッピングしてアドレス変換情報を決定することができる。仮想メモリアドレスと物理メモリアドレスのとの間のアドレス変換情報は、アドレス変換テーブルで管理されてもよい。

【0058】

制御要素５２１は、アドレス変換情報を参照してメモリ割り当て（ｍｅｍｏｒｙ ａｌｌｏｃａｔｉｏｎ）を行い、割り当てられた物理メモリアドレスに対する割り当て解除（ｄｅａｌｌｏｃａｔｉｏｎ）を行うことができる。制御要素５２１は、メモリ使用スケジュールを参照して仮想メモリアドレスに物理メモリアドレスをマッピングし、該当物理メモリアドレスによるメモリ割り当てを行ってもよい。同じデータが同じメモリ空間に留まって該当メモリ空間の劣化を誘発する場合、メモリセルグループ５２２の高い劣化状態のメモリ空間に格納された該当データは、メモリ使用スケジュールに基づいてメモリセルグループ５２２の低い劣化状態のメモリ空間にマイグレーションされてもよい。データマイグレーションの実行有無は、制御要素５２１によって決定されてもよい。データマイグレーションが必要なメモリ空間の物理メモリアドレスが特定されれば、メモリ使用スケジュールを参照して該当物理メモリアドレスのデータのための新しい物理メモリアドレスが選択される。以前の物理メモリアドレスのデータは、新しい物理メモリアドレスのメモリ空間にマイグレーションされうる。

【0059】

図５Ｂを参照すると、ＣＸＬメモリデバイス５４０は、制御要素５４１、メモリセルグループ５４２、及びセンサ５４３を含む。図５Ｂには、図５Ａとは異なりホスト装置５１０とＣＸＬメモリデバイス５４０との間にＣＸＬスイッチ５３０が配置されてもよい。この場合、制御要素５４１及びＣＸＬスイッチ５３０のいずれか１つによってアドレス管理及び劣化管理の両者が行われる。これとは異なり、制御要素５４１によってアドレス管理及び劣化管理のいずれか一部が行われ、ＣＸＬスイッチ５３０によって残りの一部分が行われる。例えば、制御要素５４１により劣化管理が行われ、ＣＸＬスイッチ５３０によりアドレス管理が行われる。異なる例として、制御要素５４１によって劣化管理のうちの一部である劣化データ管理が行われ、ＣＸＬスイッチ５３０によりアドレス管理と共に劣化管理のうちの残りの一部である劣化スケジューリングが行われる。その他に、ＣＸＬメモリデバイス５２０に対する説明がＣＸＬメモリデバイス５４０に適用されてもよい。

【0060】

図６Ａ、図６Ｂ、及び図６Ｃは、一実施形態に係るＣＸＬメモリボックスに関する構成の例示図である。図６Ａを参照すると、ＣＸＬメモリボックス６３０は、データを格納するメモリセルグループ及びメモリセルグループを制御するサブ制御要素（例えば、図５Ａの制御要素５２１、図５Ｂの制御要素５４１）をそれぞれ含むＣＸＬメモリデバイス６３２、ＣＸＬメモリデバイス６３２の劣化因子を測定するセンサ６３３、及びＣＸＬを用いてＣＸＬメモリボックス６３０に接続されたホスト装置６１０からメモリ割り当て要求を受信し、ＣＸＬメモリデバイス６３２の劣化因子によるＣＸＬメモリデバイス６３２の劣化状態に基づいてホスト装置６１０に対するＣＸＬメモリデバイス６３２のメモリ割り当てを行う制御要素６３１を含む。一実施形態によれば、制御要素６３１は、サーバコントローラ（例えば、ＢＭＣ）又はＣＸＬスイッチに該当する。ＣＸＬメモリデバイス６３２の各ＣＸＬメモリデバイスは、図５ＡのＣＸＬメモリデバイス５２０及び図５ＢのＣＸＬメモリデバイス５４０に対応する。

【0061】

制御要素６３１は、アドレス管理及び劣化管理を行う。アドレス管理及び劣化管理によりＣＸＬメモリデバイス６３２のウェアレベリングが達成される。ホスト装置６１０とＣＸＬメモリボックス６３０との間の接続、及び制御要素６３１とＣＸＬメモリデバイス６３２との間の接続にＣＸＬが用いられる。

【0062】

制御要素６３１は、ＣＸＬメモリデバイス６３２の劣化因子を収集する。一実施形態によれば、制御要素６３１は、ファブリックマネジャを用いて劣化管理を行ってもよい。制御要素６３１は、センサ６３３を用いて劣化因子を収集してもよい。ＣＸＬメモリボックス６３０は、劣化因子を格納する管理メモリ（図示せず）をさらに含んでもよい。制御要素６３１は、管理メモリ（図示せず）を用いて劣化因子の履歴を管理してもよい。管理メモリ（図示せず）は、不揮発性メモリに該当する。

【0063】

制御要素６３１は、ＣＸＬメモリデバイス６３２の劣化因子に基づいてＣＸＬメモリデバイス６３２の劣化状態を推定し、ＣＸＬメモリデバイス６３２の劣化状態に基づいて、ＣＸＬメモリデバイス６３２のウェアレベリングのためのメモリ使用スケジュールを決定する。制御要素６３１は、ＣＸＬメモリデバイス６３２の劣化状態を示す劣化パラメータ値の分布が均一になるようにメモリ使用スケジュールを決定することができる。制御要素６３１は、メモリ使用スケジュールに基づいてＣＸＬメモリデバイス６３２のメモリアドレスから物理メモリアドレスを選択し、物理メモリアドレスをホスト装置６１０のメモリ割り当て要求による仮想メモリアドレスにマッピングしてアドレス変換情報を決定することができる。

【0064】

図６Ｂを参照すると、ＣＸＬメモリボックス６４０は、第１制御要素６４１、第２制御要素６４２、ＣＸＬメモリデバイス６４３、及びセンサ６４４を含む。図６ＢのＣＸＬメモリボックス６４０は、図６ＡのＣＸＬメモリボックス６３０とは異なり、第１制御要素６４１及び第２制御要素６４２のマルチ制御要素を含む。一実施形態によれば、第１制御要素６４１はＣＸＬスイッチに該当し、第２制御要素６４２はサーバコントローラ（例えば、ＢＭＣ）に該当する。

【0065】

第１制御要素６４１及び第２制御要素６４２のいずれか１つによってアドレス管理及び劣化管理の両者が行われる。これとは異なり、第１制御要素６４１によってアドレス管理及び劣化管理のいずれか一部が行われ、第２制御要素６４２によって残りの一部分が行われる。例えば、第２制御要素６４２によって劣化管理が行われ、第１制御要素６４１によってアドレス管理が行われる。異なる例として、第２制御要素６４２によって劣化管理中の一部である劣化データ管理が行われ、第１制御要素６４１によってアドレス管理と共に劣化管理中の残りの一部である劣化スケジューリングが行われる。その他に、図６Ａに示すＣＸＬメモリボックス６３０に対する説明がＣＸＬメモリボックス６４０に適用され得る。

【0066】

図６Ｃを参照すると、ＣＸＬメモリボックス６５０は、第１制御要素６５１、ＣＸＬメモリデバイス６５２、及びセンサ６５３を含む。図６Ｃには、図６Ａ及び図６Ｂとは異なり、ホスト装置６１０とＣＸＬメモリボックス６５０との間にＣＸＬスイッチ６６０が配置されてもよい。この場合、制御要素６５１及びＣＸＬスイッチ６６０のいずれか１つによってアドレス管理及び劣化管理の両者が行われる。これとは異なり、制御要素６５１によってアドレス管理及び劣化管理のある一部分が行われ、ＣＸＬスイッチ６６０によって残りの一部分が行われる。例えば、制御要素６５１によって劣化管理が行われ、ＣＸＬスイッチ６６０によってアドレス管理が行われる。異なる例として、制御要素６５１によって劣化管理中の一部である劣化データ管理が行われ、ＣＸＬスイッチ６６０によってアドレス管理と共に劣化管理中の残りの一部である劣化スケジューリングが行われる。その他に、ＣＸＬメモリボックス６３０に対する説明がＣＸＬメモリボックス６５０に適用され得る。

【0067】

図７Ａを参照すると、ＣＸＬメモリシステム７００は、メモリ割り当て要求を発生させるホスト装置７１０、データを格納するＣＸＬメモリデバイス、及びＣＸＬメモリデバイスを制御するサブ制御要素（例えば、図６Ａの制御要素６３１、図６Ｂの第１制御要素６４１、第２制御要素６４２、図６Ｃの制御要素６５１）をそれぞれ含むＣＸＬメモリボックス７３０、及びＣＸＬメモリボックス７３０の劣化因子によるＣＸＬメモリボックス７３０の劣化状態に基づいてホスト装置７１０に対するＣＸＬメモリボックス７３０のメモリ割り当てを行う制御要素７２０を含む。ＣＸＬメモリデバイスは、データを格納するメモリセルグループ及びメモリセルグループを制御するサブ制御要素（例えば、図５Ａの制御要素５２１、図５Ｂの制御要素５４１）をそれぞれ含む。一実施形態によれば、制御要素７２０は、サーバコントローラ（例えば、ＢＭＣ）又はＣＸＬスイッチに該当する。ＣＸＬメモリボックス７３０の各メモリボックスは、図６ＡのＣＸＬメモリボックス６３０、図６ＢのＣＸＬメモリボックス６４０、及び図６ＣのＣＸＬメモリボックス６５０に対応する。

【0068】

制御要素７２０は、アドレス管理及び劣化管理を行う。アドレス管理及び劣化管理によりＣＸＬメモリボックス７３０のウェアレベリングが達成される。ホスト装置７１０と制御要素７２０と間の接続、及び制御要素７２０とＣＸＬメモリボックス７３０との間の接続にＣＸＬを用いてもよい。制御要素７２０は、ＣＸＬメモリボックス７３０の劣化因子を収集する。一実施形態によれば、制御要素７２０は、ファブリックマネジャを用いて劣化管理を行ってもよい。制御要素７２０は、ＣＸＬメモリボックス７３０のセンサを用いて劣化因子を収集することができる。制御要素７２０は、劣化因子を格納する管理メモリ（図示せず）を含んでもよい。制御要素７２０は、管理メモリ（図示せず）を用いて劣化因子の履歴を管理する。管理メモリ（図示せず）は不揮発性メモリに該当する。

【0069】

制御要素７２０は、ＣＸＬメモリボックス７３０の劣化因子に基づいてＣＸＬメモリボックス７３０の劣化状態を推定し、ＣＸＬメモリボックス７３０の劣化状態に基づいて、ＣＸＬメモリボックス７３０のウェアレベリングのためのメモリ使用スケジュールを決定する。制御要素７２０は、ＣＸＬメモリボックス７３０の劣化状態を示す劣化パラメータ値の分布が均一になるようにメモリ使用スケジュールを決定してもよい。制御要素７２０は、メモリ使用スケジュールに基づいてＣＸＬメモリボックス７３０のメモリアドレスから物理メモリアドレスを選択し、物理メモリアドレスをホスト装置のメモリ割り当て要求による仮想メモリアドレスにマッピングしてアドレス変換情報を決定することができる。

【0070】

図７Ｂを参照すると、ホスト装置７５０は、ＣＸＬインターフェースを用いてＣＸＬメモリ装置７７０のメモリ要素７７２にアクセスし、メモリ要素７７２を使用できる。ＣＸＬメモリ装置７７０は、制御要素７７１及びメモリ要素７７２を含む。制御要素７７１は、ホスト装置７５０とＣＸＬメモリ装置７７０と間の接続性を提供し、メモリ要素７７２のメモリ使用を管理することができる。メモリ要素７７２はデータを格納する。ホスト装置７５０とＣＸＬメモリ装置７７０との間の接続及び／又は制御要素７７１とメモリ要素７７２との間の接続にＣＸＬ技術が用いられてもよい。

【0071】

ホスト装置７５０は、１つ以上のプロセッサ７５１を含む。ホスト装置７５０は、１つ以上のプロセッサ７５１を用いてカーネル又はオペレーティングシステムを実行できる。１つ以上のプロセッサ７５１は、カーネル又はオペレーティングシステムの実行に伴うメモリ使用のために、アドレス管理及び劣化管理の少なくとも一部を行ってもよい。１つ以上のプロセッサ７５１は、ＣＸＬを用いてホスト装置７５０に接続されているＣＸＬメモリ装置７７０からＣＸＬメモリ装置７７０のメモリ要素７７２の劣化因子を受信し、メモリ要素７７２の劣化因子に基づいてメモリ要素７７２の劣化状態を推定し、メモリ要素７７２の劣化状態に基づいてメモリ要素７７２のウェアレベリングのためのメモリ使用スケジュールを決定し、メモリ使用スケジュールに基づいてＣＸＬメモリ装置７７０に対するメモリ割り当て要求を行うことができる。

【0072】

制御要素７７１は、ホスト装置７５０（例えば、１つ以上のプロセッサ７５１、カーネル、オペレーティングシステム）に劣化因子を提供する。ホスト装置７５０は、劣化因子に基づいてメモリ要素７７２の劣化状態を推定し、劣化状態に基づいてメモリ要素７７２のウェアレベリングのためのメモリ使用スケジュールを決定してもよい。メモリ使用スケジュールに基づいて、メモリ使用（例えば、メモリ割り当て、データマイグレーション）が行われる。

【0073】

必要に応じて、ホスト装置７５０とＣＸＬメモリ装置７７０との間にＣＸＬスイッチ７６０が配置されてもよい。１つ以上のプロセッサ７５１、ＣＸＬスイッチ７６０、及び制御要素７７１によってアドレス管理及び劣化管理が行われる。アドレス管理及び劣化管理によりメモリ要素７７２のウェアレベリングを達成することができる。

【0074】

一実施形態によれば、制御要素７７１は、劣化管理のうち劣化データ管理を行うことができる。制御要素７７１は、メモリ要素７７２の劣化因子を収集してもよい。制御要素７７１は、センサ７７３を用いて劣化因子を収集してもよい。劣化因子は、センサ７７３のセンサデータに基づいて決定されてもよい。ＣＸＬメモリ装置７７０は、管理メモリ（図示せず）をさらに含んでもよく、制御要素７７１は、管理メモリ（図示せず）を用いて劣化因子のデータを管理してもよい。制御要素７７１は、ホスト装置７５０に劣化情報に該当する劣化因子を提供することができる。

【0075】

１つ以上のプロセッサ７５１は、劣化因子に基づいて劣化スケジューリングを行うことができる。１つ以上のプロセッサ７５１は、劣化因子に基づいてメモリ要素７７２の劣化状態を推定し、劣化状態に基づいてメモリ要素７７２のウェアレベリングのためのメモリ使用スケジュールを決定する。メモリ使用スケジュールは、割り当てスケジュール及びマイグレーションスケジュールを含む。１つ以上のプロセッサ７５１は、メモリ要素７７２（例えば、メモリ要素７７２の管理グループ）の劣化状態が均等になるようにメモリ使用スケジュールを決定することができる。１つ以上のプロセッサ７５１は、メモリ使用スケジュールに基づいてメモリ割り当て要求及び／又はデータマイグレーション要求を生成し、スイッチ７６０又は制御要素７７１を介してメモリ割り当て及び／又はデータマイグレーションが行われる。

【0076】

一実施形態によれば、ホスト装置７５０に劣化クエリＡＰＩ（ｄｅｇｒａｄａｔｉｏｎ ｑｕｅｒｙ Ａｐｐｌｉｃａｔｉｏｎ Ｐｒｏｇｒａｍ Ｉｎｔｅｒｆａｃｅ）が提供されることができる。１つ以上のプロセッサ７５１は、劣化クエリＡＰＩを用いて制御要素７７１に劣化情報を要求してもよい。制御要素７７１は、劣化クエリＡＰＩを用いてホスト装置７５０に劣化情報を提供することができる。

【0077】

図８は、一実施形態に係る作業処理及び劣化管理に使用される管理単位の例示図である。先に説明されたように、メモリデバイスは、ページ単位、バンク単位、及びランク単位のいずれか１つのような劣化管理単位に応じて管理グループに分割され、各管理グループごとに劣化因子に基づいたメモリ管理が行われることができる。図８を参照すれば、管理グループ８１１は、様々なメモリ領域（例えば、メモリセルグループ）にかけて分布している。例えば、各メモリ領域は、Ｋ１－ビットの帯域幅を利用することができ、各メモリモジュール８１０は、Ｋ２－ビットの帯域幅を使用することができる。図８の例示において、Ｋ２＝Ｋ１×８が成立する。例えば、Ｋ１＝８、Ｋ２＝６４であってもよい。６４－ビットは、作業処理単位に該当する。例えば、管理グループ８１１が５１２Ｋｂのページ単位の劣化管理単位が使用される場合、８個のメモリモジュールにかけて管理グループ８１１が形成される。但し、ここで言及された数値は１つの例示に該当し、異なる様々な数値を用いてもよい。

【0078】

このように複数のメモリモジュールにかけて形成された管理グループに基づいて劣化管理及びウェアレベリングが行われる。図８を参照すると、ＣＸＬメモリ装置の制御要素８２０は、複数の管理グループそれぞれの劣化因子を収集することができる。ＣＸＬメモリ装置の制御要素８２０又はホスト装置８３０は、劣化因子に基づいて複数の管理グループそれぞれの劣化状態を推定する。制御要素８２０又はホスト装置８３０は、複数の管理グループそれぞれの劣化状態に基づいてウェアレベリングのためのメモリ使用スケジュールを生成し得る。

【0079】

図９は、一実施形態に係るＣＸＬメモリ装置による劣化因子基盤のメモリ管理方法を例示的に示すフローチャートである。図９を参照すれば、ＣＸＬメモリ装置は、ステップ９１０において、ＣＸＬメモリ装置のメモリデバイスの劣化因子を収集し、ステップ９２０において、ＣＸＬを用いてメモリ装置に接続されたホスト装置からメモリ割り当て要求を受信し、ステップ９３０において、ホスト装置に対するメモリデバイスのメモリ割り当てを行う。メモリ割り当て要求及びメモリ割り当ての少なくとも一部は、メモリデバイスの劣化因子によるメモリデバイスの劣化状態に基づいて行われる。

【0080】

ＣＸＬメモリ装置は、メモリデバイスの劣化因子に基づいてメモリデバイスの劣化状態を推定し、メモリデバイスの劣化状態に基づいて、メモリデバイスのウェアレベリングのためのメモリ使用スケジュールを決定する。メモリ割り当ては、メモリ使用スケジュールに基づいて行われる。

【0081】

ＣＸＬメモリ装置は、メモリ使用スケジュールを決定するとき、メモリデバイスの劣化状態を示す劣化パラメータ値の分布が均一になるように、メモリ使用スケジュールを決定することができる。劣化パラメータ値は、メモリデバイスのＢＴＩ、ＨＣＩ、又はその組み合わせに基づいて決定されてもよい。メモリデバイスの動作は、飽和状態の静的動作と非飽和状態の変移動作を含む。メモリデバイスが飽和状態にあるときＢＴＩを用いて劣化パラメータ値が決定され、メモリデバイスが非飽和状態にあるときＨＣＩを用いて劣化パラメータ値が決定される。

【0082】

ＣＸＬメモリ装置は、ステップ９３０においてメモリ割り当てを行うとき、メモリ使用スケジュールに基づいてメモリデバイスのメモリアドレスからデバイスメモリアドレスを選択し、デバイスメモリアドレスをホスト装置のメモリ割り当て要求による仮想メモリアドレスにマッピングしてアドレス変換情報を決定することができる。

【0083】

ＣＸＬメモリ装置は、メモリ使用スケジュールに基づいてメモリデバイスの高い劣化状態のメモリ空間に格納されているデータをメモリデバイスの低い劣化状態のメモリ空間にマイグレーションする。

【0084】

ＣＸＬメモリ装置は、ホスト装置にメモリデバイスの劣化因子を提供してもよい。メモリ割り当て要求は、メモリデバイスの劣化因子によりホスト装置によって推定されたメモリデバイスの劣化状態に基づいて行われることができる。

【0085】

劣化因子は、メモリデバイスの動作電圧、動作温度、動作時間、動作カウント、又はその組み合わせを含む。

【0086】

メモリデバイスの第１メモリデバイスは、メモリデバイスの第２メモリデバイスとは異なる特性を有してもよい。特性は、性能、期待寿命、又はその組み合わせを含んでもよい。

【0087】

メモリデバイスは、ページ単位、バンク単位、及びランク単位のいずれか１つの劣化管理単位により管理グループに分割されてもよい。管理グループの各管理グループごとに劣化因子の収集及び劣化状態の推定が行われることができる。

【0088】

その他に、図９のメモリ管理方法には、図１～図８、及び図１０の説明が適用されてもよい。

【0089】

図１０は、一実施形態に係るホスト装置による劣化因子基盤のメモリ管理方法を例示的に示すフローチャートである。図１０を参照すれば、ホスト装置はステップ１０１０において、ＣＸＬを介してホスト装置に接続されたＣＸＬメモリ装置からＣＸＬメモリ装置のメモリデバイスの劣化因子を受信し、ステップ１０２０において、メモリデバイスの劣化因子に基づいてメモリデバイスの劣化状態を推定し、メモリデバイスの劣化状態に基づいて、ステップ１０３０において、メモリデバイスのウェア－レベリングのためのメモリ使用スケジュールを決定し、ステップ１０４０において、メモリ使用スケジュールに基づいてＣＸＬメモリ装置に対するメモリ割り当て要求を行う。

【0090】

ホスト装置は、ステップ１０３０において、メモリ使用スケジュールを決定するとき、メモリデバイスの劣化状態を示す劣化パラメータ値の分布が均一になるようにメモリ使用スケジュールを決定する。

【0091】

劣化パラメータ値は、メモリデバイスのＢＴＩ、ＨＣＩ、又はその組み合わせに基づいて決定されてもよい。メモリデバイスの動作は、飽和状態の静的動作と非飽和状態の変移動作を含む。メモリデバイスが飽和状態にあるときＢＴＩを用いて劣化パラメータ値が決定され、メモリデバイスが非飽和状態にあるときＨＣＩを用いて劣化パラメータ値が決定されてもよい。

【0092】

その他に、図１０のメモリ管理方法には、図１～図９の説明が適用されてもよい。

【0093】

以上で説明された実施形態は、ハードウェア構成要素、ソフトウェア構成要素、又はハードウェア構成要素及びソフトウェア構成要素の組み合せで具現される。例えば、本実施形態で説明した装置及び構成要素は、例えば、プロセッサ、コントローラ、ＡＬＵ（ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔ）、デジタル信号プロセッサ（ｄｉｇｉｔａｌ ｓｉｇｎａｌ ｐｒｏｃｅｓｓｏｒ）、マイクロコンピュータ、ＦＰＡ（ｆｉｅｌｄ ｐｒｏｇｒａｍｍａｂｌｅ ａｒｒａｙ）、ＰＬＵ（ｐｒｏｇｒａｍｍａｂｌｅ ｌｏｇｉｃ ｕｎｉｔ）、マイクロプロセッサー、又は命令（ｉｎｓｔｒｕｃｔｉｏｎ）を実行して応答する異なる装置のように、１つ以上の汎用コンピュータ又は特殊目的コンピュータを用いて具現される。処理装置は、オペレーティングシステム（ＯＳ）及びオペレーティングシステム上で実行される１つ以上のソフトウェアアプリケーションを実行する。また、処理装置は、ソフトウェアの実行に応答してデータをアクセス、格納、操作、処理、及び生成する。理解の便宜のために、処理装置は１つが使用されるものとして説明する場合もあるが、当技術分野で通常の知識を有する者は、処理装置が複数の処理要素（ｐｒｏｃｅｓｓｉｎｇ ｅｌｅｍｅｎｔ）及び／又は複数類型の処理要素を含むことが把握する。例えば、処理装置は、複数のプロセッサ又は１つのプロセッサ及び１つのコントローラを含む。また、並列プロセッサ（ｐａｒａｌｌｅｌ ｐｒｏｃｅｓｓｏｒ）のような、他の処理構成も可能である。

【0094】

ソフトウェアは、コンピュータプログラム、コード、命令、又はそのうちの一つ以上の組合せを含み、希望の通りに動作するよう処理装置を構成したり、独立的又は結合的に処理装置を命令することができる。ソフトウェア及び／又はデータは、処理装置によって解釈されたり処理装置に命令又はデータを提供するために、いずれかの類型の機械、構成要素、物理的装置、仮想装置、コンピュータ格納媒体又は装置、又は送信される信号波に永久的又は一時的に具体化することができる。ソフトウェアはネットワークに連結されたコンピュータシステム上に分散され、分散した方法で格納されたり実行され得る。ソフトウェア及びデータは一つ以上のコンピュータで読出し可能な記録媒体に格納され得る。

【0095】

本実施形態による方法は、様々なコンピュータ手段を介して実施されるプログラム命令の形態で具現され、コンピュータ読み取り可能な記録媒体に記録される。記録媒体は、プログラム命令、データファイル、データ構造などを単独又は組み合せて含むことができ、記録媒体及びプログラム命令は、本発明の目的のために特別に設計して構成されたものでもよく、コンピュータソフトウェア分野の技術を有する当業者にとって公知のものであり使用可能なものであってもよい。コンピュータ読み取り可能な記録媒体の例として、ハードディスク、フロッピー（登録商標）ディスク及び磁気テープのような磁気媒体、ＣＤ－ＲＯＭ、ＤＶＤのような光記録媒体、フロプティカルディスクのような磁気－光媒体、及びＲＯＭ、ＲＡＭ、フラッシュメモリなどのようなプログラム命令を保存して実行するように特別に構成されたハードウェア装置を含む。プログラム命令の例としては、コンパイラによって生成されるような機械語コードだけでなく、インタプリタなどを用いてコンピュータによって実行される高級言語コードを含む。

【0096】

上記で説明したハードウェア装置は、本発明に示す動作を実行するために１つ以上のソフトウェアモジュールとして作動するように構成してもよく、その逆も同様である。

【0097】

上述したように実施形態をたとえ限定された図面によって説明したが、当技術分野で通常の知識を有する者であれば、上記の説明に基づいて様々な技術的な修正及び変形を適用することができる。例えば、説明された技術が説明された方法と異なる順に実行され、及び／又は説明されたシステム、構造、装置、回路などの構成要素が説明された方法とは異なる形態に結合又は組み合わせられてもよく、他の構成要素又は均等物によって置き換え又は置換されたとしても適切な結果を達成することができる。

【0098】

したがって、他の具現、他の実施形態及び特許請求の範囲と均等なものも後述する特許請求範囲の範囲に属する。

【図1】

【図2】

【図3】

【図4】

【図5A】

【図5B】

【図6A】

【図6B】

【図6C】

【図7A】

【図7B】

【図8】

【図9】

【図10】