特開 2024-178112 半導体素子及びその製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024178112

(43)【公開日】2024-12-24

(54)【発明の名称】半導体素子及びその製造方法

(51)【国際特許分類】

   H01L 29/78 20060101AFI20241217BHJP

   H01L 29/12 20060101ALI20241217BHJP

   H01L 21/336 20060101ALI20241217BHJP

【ＦＩ】

H01L29/78 652K

H01L29/78 653C

H01L29/78 652T

H01L29/78 658E

H01L29/78 652M

H01L29/78 658F

H01L29/78 658A

H01L29/78 652D

【審査請求】未請求

【請求項の数】24

【出願形態】ＯＬ

(21)【出願番号】P 2024082362

(22)【出願日】2024-05-21

(31)【優先権主張番号】10-2023-0075002

(32)【優先日】2023-06-12

(33)【優先権主張国・地域又は機関】KR

(71)【出願人】

【識別番号】505087780

【氏名又は名称】マグナチップセミコンダクター有限会社

【氏名又は名称原語表記】ＭＡＧＮＡＣＨＩＰ ＳＥＭＩＣＯＮＤＵＣＴＯＲ ＬＴＤ

【住所又は居所原語表記】１ Ｈｙａｎｇｊｅｏｎｇ－ｄｏｎｇ，Ｈｅｕｎｇｄｕｋ－ｇｕ，Ｃｈｅｏｎｇｊｕ Ｃｉｔｙ，Ｃｈｕｎｇ Ｃｈｅｏｎｇ Ｂｏｋ－ｄｏ，Ｋｏｒｅａ

(74)【代理人】

【識別番号】110000051

【氏名又は名称】弁理士法人共生国際特許事務所

(72)【発明者】

【氏名】イ， ジン

(72)【発明者】

【氏名】パク， チャン ホ

(72)【発明者】

【氏名】キム， ホ ヒョン

(72)【発明者】

【氏名】ファン， デ ウォン

(72)【発明者】

【氏名】キム， ヨン ソク

(57)【要約】      （修正有）

【課題】スイッチング特性を改善した半導体素子及び製造方法を提供する。
【解決手段】半導体素子は、第１導電型の半導体基板１００、半導体基板の上に配置された第１導電型エピ層１１０、エピ層に形成された複数のトレンチ１２０、複数のトレンチの内部に形成されたシールド絶縁膜１３０、複数のトレンチ内の下部でシールド絶縁膜に囲まれて形成されたシールド電極１４０、シールド絶縁膜とシールド電極の上に形成されたインター電極の絶縁膜層１５０、インター電極の絶縁膜層の上に配置されたゲート絶縁膜１６０、ゲート絶縁膜の上に配置されたゲート電極１７０、複数のトレンチの間でエピ層の上部に形成された第２導電型のボディ領域２１０、ボディ領域の上に形成されたソース領域２２０及びゲート電極の上面とソース領域の上面とに形成された層間絶縁膜２３０を備え、インター電極の絶縁膜層の位置と厚さとによってゲート電極の位置及び厚さを決定する。
【選択図】図１ａ

【特許請求の範囲】

【請求項1】

第１導電型の半導体基板と、
前記半導体基板の上に配置された第１導電型のエピ層と、
前記エピ層に形成された複数のトレンチと、
前記複数のトレンチの内部に形成されたシールド絶縁膜と、
前記複数のトレンチ内の下部で前記シールド絶縁膜に囲まれて形成されたシールド電極と、
前記シールド絶縁膜及び前記シールド電極の上に形成されたインター電極の絶縁膜層と、
前記インター電極の絶縁膜層の上に配置されたゲート絶縁膜と、
前記ゲート絶縁膜の上に配置されたゲート電極と、
前記複数のトレンチの間で前記エピ層の上部に形成された第２導電型のボディ領域と、
前記ボディ領域の上に形成されたソース領域と、
前記ゲート電極の上面及び前記ソース領域の上面に形成された層間絶縁膜と、
前記ソース領域及び前記ボディ領域に接触するボディコンタクト領域と、を備え、
前記インター電極の絶縁膜層の位置及び厚さによって前記ゲート電極の位置及び厚さが決定されることを特徴とする半導体素子。

【請求項2】

前記インター電極の絶縁膜層の位置及び厚さは、前記シールド電極がエッチングされた深さによって決定されることを特徴とする請求項１に記載の半導体素子。

【請求項3】

前記インター電極の絶縁膜と前記ゲート電極との厚さの比率は、１：１～１：１０であることを特徴とする請求項１に記載の半導体素子。

【請求項4】

前記インター電極の絶縁膜と前記シールド電極との厚さの比率は、１：３～１：１５であることを特徴とする請求項１に記載の半導体素子。

【請求項5】

前記ボディ領域の上部表面は、前記ゲート電極の上部表面よりも下に配置されることを特徴とすることを特徴とする請求項１に記載の半導体素子。

【請求項6】

前記シールド電極と前記ゲート電極との厚さの比率は、１：１～１５：１であることを特徴とする請求項１に記載の半導体素子。

【請求項7】

前記複数のトレンチは、その入口を基準にして前記トレンチの側面の傾きが８５゜～９０゜の角度で形成されることを特徴とする請求項１に記載の半導体素子。

【請求項8】

前記シールド絶縁膜は、１次熱酸化（Ｔｈｅｒｍａｌ Ｏｘｉｄａｔｉｏｎ）膜工程によって蒸着されるか、又は１次熱酸化膜工程の後に２次ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）工程を進めて蒸着されることを特徴とすることを特徴とする請求項１に記載の半導体素子。

【請求項9】

前記ボディ領域、前記ソース領域、及び前記層間絶縁膜の上に形成されたメタル層を更に含むことを特徴とする請求項１に記載の半導体素子。

【請求項10】

第１導電型の半導体基板の上に第１導電型のエピ層を形成する段階と、
前記エピ層に複数のトレンチを形成する段階と、
前記複数のトレンチの内部にシールド絶縁膜を形成する段階と、
前記複数のトレンチ内の下部で前記シールド絶縁膜に囲まれるシールド電極を形成する段階と、
前記複数のトレンチの内部で前記シールド絶縁膜及び前記シールド電極の上にインター電極の絶縁膜層を形成する段階と、
前記インター電極の絶縁膜層の上に配置されるゲート絶縁膜を形成する段階と、
前記ゲート絶縁膜の上に配置されるゲート電極を形成する段階と、
前記複数のトレンチの間で前記エピ層の上部に第２導電型のボディ領域を形成する段階と、
前記ボディ領域の上にソース領域を形成する段階と、
前記ゲート電極の上面及び前記ソース領域の上面に層間絶縁膜を形成する段階と、
前記ソース領域及び前記ボディ領域に接触するボディコンタクト領域を形成する段階と、を有し、
前記インター電極の絶縁膜層を形成する位置及び厚さによって前記ゲート電極を形成する位置及び厚さが決定されることを特徴とする半導体素子の製造方法。

【請求項11】

前記複数のトレンチの内部で前記シールド絶縁膜及び前記シールド電極の上にインター電極の絶縁膜層を形成する段階は、前記シールド電極がエッチングされる深さによって前記インター電極の絶縁膜層の位置及び厚さを決定する段階を含むことを特徴とする請求項１０に記載の半導体素子の製造方法。

【請求項12】

前記エピ層を形成する段階は、少なくとも２つ以上のエピ層を形成する段階を含むことを特徴とする請求項１０に記載の半導体素子の製造方法。

【請求項13】

前記エピ層を形成する段階は、前記トレンチの深さの３倍以内の厚さで形成する段階を含むことを特徴とする請求項１０に記載の半導体素子の製造方法。

【請求項14】

前記トレンチを形成する段階は、前記エピ層を形成した後にマスクを蒸着してからトレンチエッチング工程を進めて形成し、前記トレンチの入口を基準にして前記トレンチの側面の傾きを８５゜～９０゜の角度で形成する段階を含むことを特徴とする請求項１０に記載の半導体素子の製造方法。

【請求項15】

前記トレンチを形成する段階は、前記トレンチを形成するエッチング工程において前記エピ層の内壁に発生する損傷又は均一ではない領域を回復させる犠牲酸化膜を形成する段階を含むことを特徴とする請求項１０に記載の半導体素子の製造方法。

【請求項16】

前記シールド絶縁膜を形成する段階は、前記シールド絶縁膜を１次熱酸化（Ｔｈｅｒｍａｌ Ｏｘｉｄａｔｉｏｎ）膜工程で形成するか、又は１次熱酸化膜工程の後に２次ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）工程を進めて形成する段階を含むことを特徴とする請求項１０に記載の半導体素子の製造方法。

【請求項17】

前記シールド電極を形成する段階は、前記シールド絶縁膜の内部からその上面の上までシールドポリを蒸着し、前記シールドポリに対してＣＭＰ工程を進めて前記トレンチの上面までエッチングするか、又はブランケットエッチング（Ｂｌａｎｋｅｔ Ｅｔｃｈｉｎｇ）工程を進めて前記エピ層の上面の高さになるまでエッチングし、前記トレンチの上面又は前記エピ層の上面の高さになるまでエッチングされた前記シールドポリを前記トレンチの内部で前記インター電極の絶縁膜が形成される位置までエッチングして前記シールド電極を形成する段階を含むことを特徴とする請求項１０に記載の半導体素子の製造方法。

【請求項18】

前記シールド電極を形成する段階は、前記シールド電極の上に配置される前記シールド絶縁膜の開口部の幅を広げるために、前記シールド絶縁膜の側面の一部をエッチングする段階を含むことを特徴とする請求項１０に記載の半導体素子の製造方法。

【請求項19】

前記インター電極の絶縁膜層を形成する段階は、ＣＶＤ工程を通じて前記シールド電極の上面及び前記シールド絶縁膜の表面にポリオキサイド（Ｐｏｌｙ Ｏｘｉｄｅ）を蒸着し、その後にＣＭＰ工程、ブランケットエッチング工程、又は前記ＣＭＰ工程及び前記ブランケットエッチング工程の混合工程を進めて前記ポリオキサイドを前記エピ層の上面までエッチングし、前記エピ層の上面までエッチングされたインター電極の絶縁膜が前記トレンチ内に形成されるように前記インター電極の絶縁膜を乾式エッチング、湿式エッチング、又は乾式及び湿式の混合エッチングする段階を含むことを特徴とする請求項１０に記載の半導体素子の製造方法。

【請求項20】

前記トレンチの内部に形成される前記インター電極の絶縁膜と前記ゲート電極との厚さの比率は、１：１．２～１：３であることを特徴とする請求項１９に記載の半導体素子の製造方法。

【請求項21】

前記ゲート電極を形成する段階は、前記シールド絶縁膜及び前記ゲート絶縁膜の上にゲートポリ（Ｇａｔｅ Ｐｏｌｙ）を蒸着して前記ゲートポリを前記エピ層の上面までＣＭＰ工程を行い、前記ＣＭＰ工程を行った前記ゲートポリに対して前記エピ層の上面よりも低くなるようにリセスエッチング（Ｒｅｃｅｓｓ Ｅｔｃｈｉｎｇ）工程を進める段階を含むことを特徴とする請求項１０に記載の半導体素子の製造方法。

【請求項22】

前記リセスエッチング工程は、５００Å～５０００Åの厚さで前記ゲートポリをエッチングする段階を含むことを特徴とする請求項２１に記載の半導体素子の製造方法。

【請求項23】

前記ボディ領域を形成する段階は、前記エピ層の上部から前記インター電極の絶縁膜層の上面に形成される前記ゲート電極の深さまで、最大の厚さで形成する段階を含むことを特徴とする請求項１０に記載の半導体素子の製造方法。

【請求項24】

前記ボディ領域、前記ソース領域、及び前記層間絶縁膜の上にメタル層を形成する段階を更に含むことを特徴とする請求項１０に記載の半導体素子の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体素子及びその製造方法に関し、より詳細には、スプリットゲート（Ｓｐｌｉｔ Ｇａｔｅ）のトレンチ（Ｔｒｅｎｃｈ）構造を適用して、トレンチ内の下部にシールド電極（Ｓｈｉｅｌｄ Ｅｌｅｃｔｒｏｄｅ）又はソース電極（Ｓｏｕｒｃｅ Ｅｌｅｃｔｒｏｄｅ）を形成し、トレンチ内の上部にゲート電極を形成した、トレンチモスフェット（Ｔｒｅｎｃｈ ＭＯＳＦＥＴ）構造を有する半導体素子及びその製造方法に関する。

【背景技術】

【0002】

電気製品及び電子製品には、ますます複雑な回路と高性能の技術が要求される。このような製品の電力消耗を減らし、且つ効率を極大化するためには、高性能のパワー半導体素子が要求され、特にパワーディスクリートトレンチモスフェット（Ｐｏｗｅｒ Ｄｉｓｃｒｅｔｅ Ｔｒｅｎｃｈ ＭＯＳＦＥＴ）素子に対する需要が多く増加している。

【0003】

パワートレンチモスフェット（Ｐｏｗｅｒ Ｔｒｅｎｃｈ ＭＯＳＦＥＴ）構造有する半導体素子では、降伏電圧（Ｂｒｅａｋｄｏｗｎ Ｖｏｌｔａｇｅ）及びスイッチングの特性がＭＯＳＦＥＴ素子の性能を計る重要な要素である。更に、高い降伏電圧、及びオン抵抗（ＯＮ－Ｒｅｓｉｓｔａｎｃｅ）を減少させることも、半導体素子の特性を改善するために必要である。

【0004】

従来技術の一例として、トリプルポリ（Ｔｒｉｐｌｅ Ｐｏｌｙ）構造を有するパワーモスフェット（Ｐｏｗｅｒ ＭＯＳＦＥＴ）は、トレンチ内にシールドポリ電極（Ｓｈｉｅｌｄ Ｐｏｌｙ Ｅｌｅｃｔｒｏｄｅ）が形成され、そしてシールドポリ電極の上部の両側にゲートポリ電極（Ｇａｔｅ Ｐｏｌｙ Ｅｌｅｃｔｒｏｄｅ）が形成される構造である。この従来技術では、安定した降伏電圧及びＯＮ－ＯＦＦスイッチングを同時に確保することが容易ではない。トリプルポリ構造を有するパワーモスフェット構造では、シールドポリ電極の上部の両側にゲートポリ電極を形成しなければならないため、シールドポリ電極とゲートポリ電極との間に寄生キャパシタンス（Ｐａｒａｓｉｔｉｃ ｃａｐａｃｉｔａｎｃｅ）が発生し、これによりシールドポリ電極とゲートポリ電極との間に高い寄生キャパシタンス値を有する。寄生キャパシタンス値を減少させるためには、ゲートポリ電極の面積を減少させるか、又はシールドポリ電極とゲートポリ電極との間に形成される絶縁膜であるオキサイド（Ｏｘｉｄｅ）の厚さを確保しなければならないが、仮にゲートポリ電極の面積を減らした場合、一定以上の降伏電圧を確保することが難しくなる。また、寄生キャパシタンスを改善するためには、ゲートポリ電極とシールドポリ電極との間に配置されるオキサイドの厚さを増加させなければならないが、この場合、オキサイドの厚さを増加させることにより、トレンチの幅が増加し、小さなセルピッチを確保することが難しくなる。即ち、パワートレンチモスフェット（Ｐｏｗｅｒ Ｔｒｅｎｃｈ ＭＯＳＦＥＴ）素子内に多くのセルを確保することが難しく、ＭＯＳＦＥＴ素子内にセルの集積度を高めることが難しくなる。

【0005】

また、従来技術のトリプルポリ（Ｔｒｉｐｌｅ Ｐｏｌｙ）構造は、シールドポリ電極の上部の両側にゲートポリ電極を形成するため、入力キャパシタンス（Ｃ_ｉｓｓ）値も増加する。ここで、入力キャパシタンスは、素子がターンオンする場合に充電されるキャパシタンスを意味する。この値が小さいほど、ターンオンする場合の入力スイッチングの速度が向上する。入力キャパシタンス値はＣ_ｉｓｓ＝Ｃ_ｇｓ＋Ｃ_ｇｄで表されるが、２つのゲートポリ電極を有するため、Ｃ_ｇｓ（ゲート・ソース間のキャパシタンス）が増加する問題がある。これにより、入力キャパシタンス（Ｃ_ｉｓｓ）値を充電するために必要なゲートの総電荷量（Ｑ_ｇ）の値が大きくなり、スイッチング損失が発生する。ゲートの電荷量の値が大きいと、パワーモスフェットをオン（ＯＮ）するために必要な容量まで充電するのに時間がかかり、スイッチング損失が大きくなる。したがって、スイッチング特性を改善することが必要である。

【先行技術文献】

【特許文献】

【0006】

【特許文献1】特開２０１０－５６５５２号公報

【発明の概要】

【発明が解決しようとする課題】

【0007】

本発明は、上記従来の問題点に鑑みてなされたものであって、本発明の目的は、スイッチング特性を改善した半導体素子及びその製造方法を提供することにある、

【課題を解決するための手段】

【0008】

したがって、上述した問題点を解決するために、本発明の多様な実施形態では、パワートレンチモスフェット素子にスプリットゲート（Ｓｐｌｉｔ Ｇａｔｅ）のトレンチ構造を適用し、トレンチ内の下部にはシールド電極を形成し、トレンチ内の上部にはゲート電極を形成することによって、小さなセルピッチを具現しようとする。

【0009】

また、ゲート電極の厚さを適正化することによって、降伏電圧を維持しながらも、入力キャパシタンス及び寄生キャパシタンス値を減少させ、速いスイッチング特性を具現しようとする。

【0010】

また、シールド電極のエッチング工程、及びシールド電極とゲート電極との間に形成されるインター電極の絶縁膜層の厚さを適正化することによって、低い入力キャパシタンス（Ｃ_ｉｓｓ）値を確保しようとする。

【0011】

また、スプリットゲート（Ｓｐｌｉｔ Ｇａｔｅ）のトレンチ構造を適用して、従来技術に比べてセルピッチ（Ｃｅｌｌ Ｐｉｔｃｈ）を減少させ、ＭＯＳＦＥＴ素子内にセルの集積度を向上させようとする。

【0012】

また、ボディ領域に対する複数のイオン注入（Ｂｏｄｙ Ｒｅｇｉｏｎ Ｍｕｌｔｉ Ｉｍｐｌａｎｔａｔｉｏｎ）工程、ゲートポリリセス（Ｇａｔｅ Ｐｏｌｙ Ｒｅｃｅｓｓ）工程、及びマルチエピ構造を形成する素子の製造工程を通じて、希望する降伏電圧値を維持しながらも、素子のオン抵抗（Ｒ_ｏｎ）及びキャパシタンス特性を改善させようとする。

【0013】

上記目的を達成するためになされた本発明の一態様によれる半導体素子は、第１導電型半導体基板と、前記半導体基板の上に配置された第１導電型エピ層と、前記エピ層に形成された複数のトレンチと、前記複数のトレンチの内部に形成されたシールド絶縁膜と、前記複数のトレンチ内の下部で前記シールド絶縁膜に囲まれて形成されたシールド電極と、前記シールド絶縁膜及び前記シールド電極の上に形成されたインター電極の絶縁膜層と、前記インター電極の絶縁膜層の上に配置されたゲート絶縁膜と、前記ゲート絶縁膜の上に配置されたゲート電極と、前記複数のトレンチの間で前記エピ層の上部表面に形成された第２導電型のボディ領域と、前記ボディ領域の上に形成されたソース領域と、前記ゲート電極の上面及び前記ソース領域の上面に形成された層間絶縁膜と、前記ソース領域及びボディ領域に接触するボディコンタクト領域と、を備え、前記インター電極の絶縁膜層の位置及び厚さによって前記ゲート電極の位置及び厚さが決定されることを特徴とする。

【0014】

一実施形態によると、前記インター電極の絶縁膜層の位置及び厚さは、前記シールド電極がエッチングされた深さによって決定される。
一実施形態によると、前記インター電極の絶縁膜と前記ゲート電極との厚さの比率は、１：１～１：１０である。
一実施形態によると、前記インター電極の絶縁膜と前記シールド電極との厚さの比率は、１：３～１：１５である。
一実施形態によると、前記ボディ領域の上部表面は、前記ゲート電極の上部表面よりも下に配置される。
一実施形態によると、前記シールド電極と前記ゲート電極との厚さの比率は、１：１～１５：１である。
一実施形態によると、前記複数のトレンチは、その入口を基準にして前記トレンチの側面の傾きを８５°～９０°の角度で形成される。
一実施形態によると、前記シールド絶縁膜は、１次熱酸化（Ｔｈｅｒｍａｌ Ｏｘｉｄａｔｉｏｎ）膜工程によって蒸着されるか、又は１次熱酸化膜工程の後に２次ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）工程を進めて蒸着される。
一実施形態によると、前記ボディ領域、前記ソース領域、及び前記層間絶縁膜の上に形成されたメタル層を更に含む。

【0015】

上記目的を達成するためになされた本発明の一態様による半導体素子の製造方法は、第１導電型の半導体基板の上に第１導電型のエピ層を形成する段階と、前記エピ層に複数のトレンチを形成する段階と、前記複数のトレンチの内部にシールド絶縁膜を形成する段階と、前記複数のトレンチ内の下部で前記シールド絶縁膜に囲まれるシールド電極を形成する段階と、前記複数のトレンチの内部で前記シールド絶縁膜及び前記シールド電極の上にインター電極の絶縁膜層を形成する段階と、前記インター電極の絶縁膜層の上に配置されるゲート絶縁膜を形成する段階と、前記ゲート絶縁膜の上に配置されるゲート電極を形成する段階と、前記複数のトレンチの間で前記エピ層の上部に第２導電型のボディ領域を形成する段階と、前記ボディ領域の上にソース領域を形成する段階と、前記ゲート電極の上面及び前記ソース領域の上面に層間絶縁膜を形成する段階と、前記ソース領域及び前記ボディ領域に接触するボディコンタクト領域を形成する段階と、を有し、前記インター電極の絶縁膜層を形成する位置及び厚さによって前記ゲート電極を形成する位置及び厚さが決定されることを特徴とする。

【0016】

一実施形態によると、前記複数のトレンチの内部で前記シールド絶縁膜及び前記シールド電極の上にインター電極の絶縁膜層を形成する段階は、前記シールド電極がエッチングされる深さによって前記インター電極の絶縁膜層の位置及び厚さを決定する段階を含む。
一実施形態によると、前記エピ層を形成する段階は、少なくとも２つ以上のエピ層を形成する段階を含む。
一実施形態によると、前記エピ層を形成する段階は、前記トレンチの深さの３倍以内の厚さで形成する段階を含む。
一実施形態によると、前記トレンチを形成する段階は、前記エピ層を形成した後にマスクを蒸着してから前記トレンチのエッチング工程を進めて形成し、前記トレンチの入口を基準にして前記トレンチの側面の傾きを８５°～９０°の角度で形成する段階を含む。
一実施形態によると、前記トレンチを形成する段階は、前記トレンチを形成するエッチング工程において前記エピ層の内壁に発生する損傷又は均一ではない領域を回復させる犠牲酸化膜を形成する段階を含む。
一実施形態によると、前記シールド絶縁膜を形成する段階は、前記シールド絶縁膜を１次熱酸化（Ｔｈｅｒｍａｌ Ｏｘｉｄａｔｉｏｎ）膜工程で形成するか、又は１次熱酸化膜工程の後に２次ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）工程を進めて形成する段階を含む。
一実施形態によると、前記シールド電極を形成する段階は、前記シールド絶縁膜の内部からその上面の上までシールドポリを蒸着し、前記シールドポリに対してＣＭＰ工程を進めて前記トレンチの上面までエッチングするか、又はブランケットエッチング（Ｂｌａｎｋｅｔ Ｅｔｃｈｉｎｇ）工程を進めて前記エピ層の上面の高さまでエッチングし、前記トレンチの上面又は前記エピ層の上面の高さまでエッチングされた前記シールドポリを前記トレンチの内部で前記インター電極の絶縁膜が形成される位置まで追加エッチングして前記シールド電極を形成する段階を含む。
一実施形態によると、前記シールド電極を形成する段階は、前記シールド電極の上に配置される前記シールド絶縁膜の開口部の幅を広げるために、前記シールド絶縁膜の側面の一部をエッチングする段階を含む。
一実施形態によると、前記インター電極の絶縁膜層を形成する段階は、ＣＶＤ工程を通じて前記シールド電極の上面及び前記シールド絶縁膜の表面にポリオキサイド（Ｐｏｌｙ Ｏｘｉｄｅ）を蒸着し、その後にＣＭＰ工程、ブランケットエッチング工程、又は前記ＣＭＰ工程及び前記ブランケットエッチング工程の混合工程を進めて前記ポリオキサイドを前記エピ層の上面までエッチングし、前記エピ層の上面までエッチングされたインター電極の絶縁膜が前記トレンチ内に形成されるように前記インター電極の絶縁膜を乾式エッチング、湿式エッチング、又は乾式及び湿式の混合エッチングする段階を含む。
一実施形態によると、前記トレンチ内に形成される前記インター電極の絶縁膜とゲート電極との厚さの比率は、１：１．２～１：３である。
一実施形態によると、前記ゲート電極を形成する段階は、前記シールド絶縁膜及び前記ゲート絶縁膜の上にゲートポリ（Ｇａｔｅ Ｐｏｌｙ）を蒸着して前記ゲートポリを前記エピ層の上面までＣＭＰ工程を行い、前記ＣＭＰ工程を行った前記ゲートポリに対して前記エピ層の上面よりも低くなるようにリセスエッチング工程を進める段階を含む。
一実施形態によると、前記リセスエッチング工程は、５００Å～５０００Åの厚さで前記ゲートポリをエッチングする段階を含。
一実施形態によると、前記ボディ領域を形成する段階は、前記エピ層の上部から前記インター電極の絶縁膜層の上面に形成される前記ゲート電極の深さまで、最大の厚さで形成する段階を含む。
一実施形態によると、前記製造方法は、前記ボディ領域、前記ソース領域、及び前記層間絶縁膜の上にメタル層を形成する段階を更に含む。

【発明の効果】

【0017】

本発明によると、パワートレンチモスフェット素子は、スプリットポリ（Ｓｐｌｉｔ Ｐｏｌｙ）のトレンチ構造を適用して、トレンチの内部にシールド電極を形成し、その上部にゲート電極を形成することで、小さなセルピッチを具現することができ、結果的にＭＯＳＦＥＴ素子の集積度を向上させることができる。

【0018】

また、ゲート電極の厚さを適正化することによって、キャパシタンス特性及びこれによるゲートの総電荷量（Ｑ_ｇ）値を減少させて、速いスイッチング特性を具現することができる。

【0019】

また、シールド電極とゲート電極との間に適正な厚さのインター電極の絶縁膜（ＩＰＯ：Ｉｎｔｅｒ Ｐｏｌｙ Ｏｘｉｄｅ）層を確保することによって、降伏電圧の減少なしに入力キャパシタンス及び寄生キャパシタンスを含む素子のスイッチング特性を改善することができる。

【0020】

また、インター電極の絶縁膜の厚さ、ボディ領域の深さ（Ｂｏｄｙ Ｊｕｎｃｔｉｏｎ Ｄｅｐｔｈ）、及びゲートポリの厚さ（Ｇａｔｅ Ｐｏｌｙ Ｔｈｉｃｋｎｅｓｓ）を調節する素子の製造工程を適用して、希望する入力キャパシタンス（Ｃ_ｉｓｓ）値、帰還キャパシタンス（Ｃ_ｒｓｓ）値、及び降伏電圧値を確保することができる。

【0021】

また、シールド電極、ゲート電極、及びインター電極の絶縁膜などの厚さの比率を適正化して、希望する入力キャパシタンス（Ｃ_ｉｓｓ）値、帰還キャパシタンス（Ｃ_ｒｓｓ）値、及び降伏電圧値を確保することができる。

【0022】

本発明で得られる効果は、以上で言及した効果に制限されない。言及しなかった他の効果は、以下の記載から、本発明が属する技術の分野における通常の知識を有する者において明確に理解できるだろう。

【図面の簡単な説明】

【0023】

【図1a】本発明の一実施形態による半導体素子の構造を示す図である。

【図1b】本発明の一実施形態による半導体素子の構成要素の厚さを示す図である。

【図2】本発明の一実施形態によるエピ層に形成されたトレンチの構造を示す図である。

【図3】本発明の一実施形態によるシールド絶縁膜の構造を示す図である。

【図4a】本発明の一実施形態によるシールド電極を形成する過程を示す図である。

【図4b】本発明の一実施形態によるシールド電極を形成する過程を示す図である。

【図4c】本発明の一実施形態によるシールド電極を形成する過程を示す図である。

【図4d】本発明の一実施形態によるシールド電極を形成する過程を示す図である。

【図4e】本発明の一実施形態によるシールド電極を形成する過程を示す図である。

【図5a】本発明の一実施形態によるインター電極の絶縁膜層を形成する過程を示す図である。

【図5b】本発明の一実施形態によるインター電極の絶縁膜層を形成する過程を示す図である。

【図5c】本発明の一実施形態によるインター電極の絶縁膜層を形成する過程を示す図である。

【図6】本発明の一実施形態によるゲート絶縁膜の構造を示す図である。

【図7a】本発明の一実施形態によるゲート電極を形成する過程を示す図である。

【図7b】本発明の一実施形態によるゲート電極を形成する過程を示す図である。

【図7c】本発明の一実施形態によるゲート電極を形成する過程を示す図である。

【図8】本発明の一実施形態によるボディ領域、ソース領域、及び層間絶縁膜を形成する過程を示す図である。

【図9】本発明の一実施形態によるメタル層の構造を示す図である。

【発明を実施するための形態】

【0024】

本発明の利点及び特徴、そしてそれらを達成する方法は、図面と共に以下で詳細に記載する実施形態を参照することで明確に理解できるだろう。しかし、本発明は、以下で開示する実施形態に限定されるものではなく、それぞれ異なる多様な形態でも具現することができる。したがって、以下で開示する実施形態は、単に本発明の開示が完全になるようにすると共に、本発明が属する技術の分野における通常の知識を有する者に本発明の内容を完全に知らせるために提供するものであると理解しなければならない。即ち、本発明は、特許請求の範囲の記載によって定義されるのみである。そして本明細書の全体に亘って、同一の参照符号は同一の構成要素を指す。

【0025】

本発明の実施形態の記載において、一つの構成要素が他の構成要素に「連結された（ｃｏｎｎｅｃｔｅｄ ｔｏ）」又は「カップリングされた（ｃｏｕｐｌｅｄ ｔｏ）」と記載する場合は、他の構成要素に直接に連結又はカップリングされる場合のみならず、その中間に他の構成要素を介在する場合も含む。その反面、一つの構成要素が他の構成要素に「直接接続された（ｄｉｒｅｃｔｌｙ ｃｏｎｎｅｃｔｙ ｔｏ）」又は「直接カップリングされた（ｄｉｒｅｃｔｌｙ ｃｏｕｐｌｅｄ ｔｏ）」と記載する場合は、途中で他の構成要素を介在しないことを言う。そして「及び／又は」は、言及するもののそれぞれ及び１つ以上の全ての組み合わせを含む。

【0026】

本発明の実施形態の記載で使用する用語は、実施形態を説明するためのものであり、本発明を制限しようとするものではない。実施形態の記載において、単数形は、文言で特に言及しない限り、複数形も含む。そして実施形態の記載で使用する「含む（ｃｏｍｐｒｉｓｅｓ）」及び／又は「含んでいる（ｃｏｍｐｒｓｉｎｇ）」は、言及する構成要素、段階、動作、及び／又は素子が１つ以上の異なる構成要素、段階、動作、及び／又は素子を有することを排除しない。

【0027】

また、「第１」、「第２」などの用語が多様な構成要素を説明するために使用されるが、構成要素はこれらの用語によって制限されない。これらの用語は、単に一つの構成要素を他の構成要素から区別するために使用するものである。

【0028】

したがって、以下で言及する第１構成要素は、本発明の技術的思想の範囲内で第２構成要素でありうる。他の定義がない場合、本明細書で使用される全ての用語（技術及び科学的用語を含む）は、本発明が属する技術の分野における通常の知識を有する者において、共通に理解される意味で使用される。また、一般的に使用される辞書に定義されている用語は、特に定義しない限り、理想的又は過度に解釈されない。

【0029】

本発明の実施形態で使用する「部」又は「モジュール」という用語は、ソフトウエアの構成要素、ＦＰＧＡ又はＡＳＩＣのようなハードウエアの構成要素を意味し、「部」又は「モジュール」はある役割を果たす。しかし、「部」又は「モジュール」は、ソフトウエア又はハードウエアに限定される意味ではない。「部」又は「モジュール」は、アドレス可能な記録媒体に常駐するように構成することもでき、１つ又はそれ以上のプロセッサを再生するように構成することもできる。したがって、一例として、「部」又は「モジュール」は、ソフトウエアの構成要素、オブジェクト指向のソフトウエアの構成要素、クラスの構成要素、タスクの構成要素などのような構成要素、及びプロセス、関数、属性、プロシージャ、サブルーチン、プログラムコードのセグメント、ドライバー、ファームウエア、マイクロコード、回路、データ、データベース、データの構造、テーブル、アレイ、及び変数などを含む。これらの構成要素及び「部」又は「モジュール」で提供される機能は、より少ない数の構成要素と「部」又は「モジュール」に結合されるか、追加の構成要素から「部」又は「モジュール」に更に分離される。

【0030】

本発明のいくつかの実施形態に関連して説明する方法又はアルゴリズムの各段階は、プロセッサによって実行されるハードウエア、ソフトウエアモジュール、又はこれらの結合によって具現される。ソフトウエアモジュールは、ＲＡＭメモリ、フラッシュメモリ、ＲＯＭメモリ、ＥＰＲＯＭメモリ、ＥＥＰＲＯＭメモリ、レジスタ、ハードディスク、着脱型ディスク、ＣＤ－ＲＯＭ、又は当業界に知られている任意の異なる形態の記録媒体に常駐する。例示的に、記録媒体はプロセッサにカップリングされ、プロセッサは記録媒体から情報を判読し、その情報を記録媒体に記録する。別の方法として、記録媒体はプロセッサと一体型である。プロセッサ及び記録媒体は、オンデマンド型集積回路（ＡＳＩＣ）内に常駐することもできる。また、ＡＳＩＣはユーザーの端末内に常駐することもできる。

【0031】

以下、本発明を実施するための形態の具体例を、図面を参照しながら詳細に説明する。しかし、本発明は、様々な異なる形態で具現することができ、ここで説明する実施形態に限定されない。

【0032】

以下では、本発明の一実施形態による半導体素子の構造について説明する。

【0033】

図１ａは、本発明の一実施形態による半導体素子の構造を示す図である。

【0034】

図１ａを参照すると、本発明の一実施形態による半導体素子の半導体基板１００は、第１導電型を有する。半導体基板１００の上にエピ層１１０を形成する。

【0035】

半導体基板１００の第１導電型は、エピ層１１０よりも高い高濃度の第１導電型のドーパントを有する。

【0036】

エピ層１１０は、第１導電型を有する半導体基板１００と同一の第１導電型を有する。エピ層１１０は、マルチエピの形成工程を進めて、少なくとも２つ以上の層で形成され、半導体基板１００の上には下部のエピ層（未図示）が形成され、そして下部のエピ層の上には上部のエピ層（未図示）が形成される。下部のエピ層は、後工程として進める熱工程によって半導体基板１００内の第１導電型のドーパントが下部のエピ層に拡散され、下部のエピ層の濃度の増加によって非抵抗値が減少する。上部のエピ層は、相対的に第１導電型のドーパントの拡散が少なく、第１導電型のドーパントの濃度が下部のエピ層よりも低いため、相対的にエピ層の比抵抗が高くなる。これにより、ドリフト層（Ｄｒｉｆｔ Ｌａｙｅｒ）のエピ層の比抵抗が全体的に減少し、ドレイン・ソース間の低いオン抵抗（Ｒ_ｄｓｏｎ）を具現することができる。エピ層１１０の厚さは、２μｍ～１５μｍで形成され、トレンチ１２０の深さ（Ｄｅｐｔｈ）の３倍以内の厚さで形成される。

【0037】

シールド絶縁膜１３０は、複数のトレンチ１２０の内部に形成される。シールド絶縁膜１３０は、１次熱酸化（Ｔｈｅｒｍａｌ Ｏｘｉｄａｔｉｏｎ）膜工程及び２次蒸着工程を通じて形成される。

【0038】

シールド電極（Ｓｈｉｅｌｄ Ｅｌｅｃｔｒｏｄｅ）１４０は、複数のトレンチ１２０の内部でシールド絶縁膜１３０に囲まれて形成される。シールド電極１４０は、シールド絶縁膜１３０内にシールドポリ（Ｓｈｉｅｌｄ Ｐｏｌｙ）の蒸着工程を進めて形成される。

【0039】

インター電極の絶縁膜層１５０は、複数のトレンチ１２０の内部でシールド絶縁膜１３０及びシールド電極１４０の上に形成される。インター電極の絶縁膜層１５０の面積を調節することで、目的とする入力キャパシタンス値、及び入力キャパシタンス値をドライブするためのゲートの総電荷量（Ｑ_ｑ）値を調節することができる。インター電極の絶縁膜層１５０は、オキサイドからなるインター電極の絶縁膜、インター電極の酸化膜層（Ｉｎｔｅｒ Ｐｏｌｙ Ｏｘｉｄｅ Ｌａｙｅｒ）、又はインター電極の誘電体層（Ｉｎｔｅｒ Ｐｏｌｙ Ｄｉｅｌｅｃｔｒｉｃ）とも呼ばれる。

【0040】

ゲート絶縁膜１６０は、複数のトレンチ１２０の内部でインター電極の絶縁膜層１５０の上に配置されるように形成される。ゲート絶縁膜１６０は、インター電極の絶縁膜層１５０の上面、トレンチ１２０の側壁、及びエピ層１１０の上面の一部に蒸着工程を通じて形成される。

【0041】

ゲート電極１７０は、ゲート絶縁膜１６０の上に配置されるように形成される。ゲート電極１７０は、ゲートポリをエピ層１１０の上面からトレンチ１２０の内部にリセスエッチング（Ｒｅｃｅｓｓ Ｅｔｃｈｉｎｇ）して形成される。リセスエッチング工程を通じてゲート電極１７０の厚さＡを調節することで、入力キャパシタンス（Ｃ_ｉｓｓ）値、及び入力キャパシタンス値をドライブするためのゲートの総電荷量（Ｑ_ｑ）値を調節することができる。

【0042】

トレンチ１２０内に配置されるゲート電極１７０を上部電極と呼び、シールド電極１４０を下部電極と呼ぶ。

【0043】

ボディ領域２１０は、複数のトレンチ１２０の両側にあるエピ層１１０の上部表面に形成される。

【0044】

ボディ領域２１０が形成される深さによって、オン抵抗（Ｒ_ｏｎ）及びキャパシタンス値を調節することができるため、目的とする素子アプリケーションに合わせて、ボディ領域２１０の深さを異なるように形成する。

【0045】

ソース領域２２０は、ボディ領域２１０の上に形成される。

【0046】

層間絶縁膜２３０は、ゲート電極１７０の上面とソース領域２２０の上面の一部とに形成される。

【0047】

ボディコンタクト領域２１５は、ソース領域２２０及びボディ領域２１０に接触する。ボディコンタクト領域２１５は、複数のトレンチ１２０の間に形成されるボディ領域２１０内に形成される。

【0048】

メタル層（Ｍｅｔａｌ Ｌａｙｅｒ）２４０は、ボディ領域２１０、ソース領域２２０、及び層間絶縁膜２３０の上に形成される。メタル層２４０は、ソース領域２２０に電気的に連結されるソース電極とも呼ばれる。

【0049】

図１ｂは、本発明の一実施形態による半導体素子の構成要素の厚さを示す図である。

【0050】

図１ｂを参照すると、図面に記載した「Ａ」はゲート電極１７０の厚さを示し、「Ｂ」はシールド電極１４０の厚さを示し、「Ｃ」はインター電極の絶縁膜層１５０の厚さを示す。

【0051】

また、シールド電極１４０の厚さＢとゲート電極１７０の厚さＡとの比率は、１：１～１５：１である。

【0052】

ゲート電極１７０の厚さＡを調節することで、ゲート電極１７０の上に形成される層間絶縁膜２３０の面積を調節することができる。また、ゲート電極１７０の厚さＡを調節することで、ゲート電極１７０の面積を減少させることができ、これによってキャパシタンス値に変化を与えることができる。また、ゲート電極１７０及びシールド電極１４０の厚さＢを調節することで、ＭＯＳＦＥＴ電圧（保証耐圧）を調節することができる。ゲート電極１７０の厚さＡに比べてシールド電極１４０の厚さＢが増加するほど、高い保証耐圧のパワーモスフェット（Ｐｏｗｅｒ ＭＯＳＦＥＴ）素子を具現することができる。

【0053】

インター電極の絶縁膜層１５０の厚さＣとゲート電極１７０の厚さＡとの比率は、１：１～１：１０である。

【0054】

また、インター電極の絶縁膜層１５０の厚さＣとシールド電極１４０の厚さＢとの比率は、１：３～１：１５である。

【0055】

上述した厚さを調節することで、素子の特性に合わせてキャパシタンス値を調節することができる特徴を有するようになる。

【0056】

以下では、本発明の一実施形態による半導体素子の製造方法について説明する。

【0057】

図２は、本発明の一実施形態によるエピ層の内部に形成されたトレンチの構造を示す図である。図３は、本発明の一実施形態によるシールド絶縁膜の構造を示す図である。図４ａ～図４ｅは、本発明の一実施形態によるシールド電極を形成する過程を示す図である。図５ａ～図５ｃは、本発明の一実施形態によるインター電極の絶縁膜層を形成する過程を示す図である。図６は、本発明の一実施形態によるゲート絶縁膜の構造を示す図である。図７ａ～図７ｃは、本発明の一実施形態によるゲート電極を形成する過程を示す図である。図８は、本発明の一実施形態によるボディ領域、ソース領域、及び層間絶縁膜を形成する過程を示す図であり、そして図９は、本発明の一実施形態によるメタル層の構造を示す図である。

【0058】

図２を参照すると、半導体基板１００の上にエピ層１１０を形成する。半導体基板１００は、第１導電型で形成される。エピ層１１０は、半導体基板１００と同様に第１導電型で形成される。エピ層１１０は、少なくとも２つ以上、即ちマルチエピ層（Ｍｕｌｔｉ－Ｅｐｉｔａｘｉａｌ Ｌａｙｅｒ）で形成される。半導体基板１００の上に下部のエピ層（未図示）を形成し、そして下部のエピ層の上に上部のエピ層（未図示）を形成する。下部のエピ層は、後工程として進める熱工程によって、半導体基板１００の第１導電型のドーパントが下部のエピ層に拡散され、下部のエピ層の濃度の増加によって非抵抗値が減少する。上部のエピ層は、相対的に第１導電型のドーパントの拡散が少なくなり、第１導電型のドーパントの濃度が下部のエピ層よりも低いため、相対的にエピ層の比抵抗が高くなる。これにより、ドリフト層（Ｄｒｉｆｔ Ｌａｙｅｒ）のエピ層１１０の非抵抗を減少させ、ドレイン・ソース間の低いオン抵抗（Ｒ_ｄｓｏｎ）を具現することができる。エピ層１１０の厚さは、２μｍ～１５μｍで形成され、後述するトレンチ１２０の深さ（Ｄｅｐｔｈ）の３倍以内の厚さに形成される。

【0059】

図２を参照すると、複数のトレンチ１２０は、エピ層１１０に形成される。複数のトレンチ１２０は、エピ層１１０を形成した後、マスク工程及びエッチング工程を進めて形成される。複数のトレンチ１２０は、エピ層１１０の上面から下方向にトレンチエッチングを行い、トレンチ１２０の入口を基準にして、トレンチ１２０の側面の傾きを８５°～９０°の角度で形成する。また、複数のトレンチ１２０は、その入口を基準にして、トレンチ１２０の側面の傾きを９０°～９５°の角度で形成する。即ち、トレンチ１２０は、その下部の幅が上部の幅よりも狭いか又は同じように形成される。

【0060】

これは、トレンチ１２０の内部に形成されるポリシールド、及びゲート電極１７０のステップカバレッジ（Ｓｔｅｐ Ｃｏｖｅｒａｇｅ）、セルピッチ（Ｃｅｌｌ Ｐｉｔｃｈ）、降伏電圧などの特性を最適化するためである。

【0061】

トレンチ１２０をエッチングする時に、エッチングされる角度によってＵ字形（Ｕ－ｓｈａｐｅ）又はＶ字形（Ｖ－Ｓｈａｐｅ）に形成する。

【0062】

半導体基板１００及びエピ層１１０は、シリコン（Ｓｉｌｉｃｏｎ）又はシリコンカーバイド（Ｓｉｌｉｃｏｎ Ｃａｒａｂｉｄ）で形成される。

【0063】

トレンチ１２０をエッチングした後、トレンチ１２０の側面に犠牲酸化膜（未図示）を形成する段階を更に含む。エピ層１１０にエッチングされたトレンチ１２０の側面に犠牲酸化膜を形成する。犠牲酸化膜（Ｓａｃｒｉｆｉｃｉａｌ Ｏｘｉｄｅ）は、トレンチ１２０をエッチングする時に、エピ層１１０の内壁に形成されるダメージや均一ではない部分を回復させるために使用される。犠牲酸化膜は、約９００℃～１２００℃の熱工程を進めて、１００Å～１５００Åの厚さに薄く形成される。犠牲酸化膜は、エピ層１１０の内壁に発生したダメージや均一ではない部分を回復させた後、除去される。

【0064】

図３を参照すると、シールド絶縁膜１３０は、複数のトレンチ１２０の内部に形成される。シールド絶縁膜１３０は、１次熱酸化（Ｔｈｅｒｍａｌ Ｏｘｉｄａｔｉｏｎ）膜工程で蒸着して形成される。１次熱酸化膜工程では、１０００Å～７０００Åの厚さでシールド絶縁膜１３０を蒸着して形成する。他の実施形態によると、１次熱酸化膜工程を進めた後、追加で２次ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）工程を進めて形成する。２次ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）工程では、５００Å～５０００Åの厚さでシールド絶縁膜を蒸着して形成する。この時、１次熱酸化膜は、バッファ層（Ｂｕｆｆｅｒ Ｌａｙｅｒ）の役割を果たす。シールド絶縁膜１３０は、１次熱酸化膜工程だけで形成されるか、又は１次熱酸化膜工程及び２次ＣＶＤ工程で形成される。

【0065】

２次ＣＶＤ工程は、ＳＡＣＶＤ（Ｓｕｂ－ａｔｍｏｓｐｈｅｒｉｃ Ｐｒｅｓｓｕｒｅ ＣＶＤ）、ＰＥＣＶＤ（Ｐｌａｓｍａ－Ｅｎｈａｎｃｅｄ ＣＶＤ）、ＨＤＰＣＶＤ（Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ ＣＶＤ）などの工程である。

【0066】

シールド絶縁膜１３０は、１次熱酸化膜工程を通じてシリコン酸化膜（Ｓｉｌｉｃｏｎ Ｏｘｉｄｅ）で形成される。また、２次ＣＶＤ工程の時には、酸化膜（Ｏｘｉｄｅ Ｌａｙｅｒ）又は窒化膜（Ｎｉｔｒｉｄｅ Ｌａｙｅｒ）で形成されるか、他の実施形態として、酸化膜（Ｏｘｉｄｅ Ｌａｙｅｒ）と窒化膜（Ｎｉｔｒｉｄｅ Ｌａｙｅｒ）とが積層された構造で形成される。

【0067】

図４ａ～図４ｄを参照すると、シールドポリ（１４０ａ～１４０ｄ）の蒸着及びエッチングを通じてシールド電極１４０を形成する。

【0068】

先ず、図４ａを参照すると、シールド絶縁膜１３０を形成した後、シールド絶縁膜１３０にシールドポリ１４０ａの蒸着工程を進める。シールド絶縁膜１３０に蒸着されたシールドポリ１４０ａの厚さは０．３μｍ～８μｍである。

【0069】

図４ｂを参照すると、シールド絶縁膜１３０に蒸着されたシールドポリ１４０ａの一部をエッチングして除去する。ＣＭＰ工程を進めてトレンチ１２０の入口の高さになるまでシールドポリ１４０ａの一部を除去した後、更にブランケットエッチング（Ｂｌａｎｋｅｔ Ｅｔｃｈｉｎｇ）工程を進めてエピ層１１０の上面の高さになるまでシールドポリ１４０ａを除去する。

【0070】

図４ｃを参照すると、エピ層１１０の上面の高さになるまでエッチングされたシールドポリ１４０ｂに対して追加エッチングをして、その上面がトレンチの内部に位置するシールドポリ１４０ｃを形成する。トレンチ１２０の内部において、シールドポリ１４０ｃがエッチングされる深さによって、インター電極の絶縁膜層１５０の厚さが決定される。シールドポリ１４０ｃは、シールド電極１４０の役割をする。

【0071】

図４ｄを参照すると、シールドポリ１４０ｄの上部側のトレンチの側面に形成されているシールド絶縁膜１３０の一部をエッチングする。シールド絶縁膜１３０の一部をエッチングしてシールド絶縁膜１３０の開口部（Ｏｐｅｎｉｎｇ）１３１の幅を広げる。これによって、インター電極の絶縁膜層１５０がシールド絶縁膜１３０及びトレンチ１２０の内部に容易に蒸着することができる。エッチング工程は、部分エッチング工程（Ｐａｒｔｉａｌ Ｅｔｃｈｉｎｇ Ｐｒｏｃｅｓｓ）と呼ぶ。

【0072】

図４ｅを参照すると、図４ｄで説明した工程とは異なる実施形態として、シールドポリ１４０ｄの上部側のトレンチの側面に形成されているシールド絶縁膜１３０の上部をエッチングする。シールド絶縁膜１３０の上部をエッチングして、シールド絶縁膜１３０の開口部１３２の幅を図４ｄで示した開口部１３１の幅よりも広げる。シールド絶縁膜１３０は、シールドポリ１４０ｄの上面よりも深くエッチングされる。これによって、インター電極の絶縁膜層１５０がシールド絶縁膜１３０及びトレンチ１２０の内部により容易に蒸着される。

【0073】

エッチング工程は、乾式エッチング（Ｄｒｙ Ｅｔｃｈｉｎｇ）工程、湿式エッチング（Ｗｅｔ Ｅｔｃｈｉｎｇ）工程、又はこれらの混合エッチング工程である。

【0074】

図５ａ～図５ｃを参照すると、複数のトレンチ１２０の内部において、シールド絶縁膜１３０及びシールド電極１４０の上にインター電極の絶縁膜層（１５０ａ～１５０ｃ）を蒸着し、その後エッチングをしてインター電極の絶縁膜層１５０を形成する。

【0075】

先ず、図５ａを参照すると、図４ｄで示した部分エッチング工程を進めた後、シールド絶縁膜１３０及びシールド電極１４０の上にインター電極の絶縁膜層１５０ａを蒸着する。インター電極の絶縁膜層１５０ａは、ＣＶＤ工程によって蒸着される。或いは、インター電極の絶縁膜層１５０ａは、ＣＶＤ工程の中のＳＡＣＶＤ（Ｓｕｂ－ａｔｍｏｓｐｈｅｒｉｃ Ｐｒｅｓｓｕｒｅ ＣＶＤ）工程によって蒸着される。インター電極の絶縁膜層１５０ａは、シールド絶縁膜１３０の表面から１０００Å～１５０００Åの厚さで蒸着される。

【0076】

更に、ＣＶＤ工程は、ＰＥＣＶＤ（Ｐｌａｓｍａ－Ｅｎｈａｎｃｅｄ ＣＶＤ）、ＨＤＰＣＶＤ（Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ ＣＶＤ）などの工程である。

【0077】

シールド絶縁膜１３０とインター電極の絶縁膜層１５０ａとは、互いに同一の物質の絶縁膜を使用するか、又は互いに異なる物質の絶縁膜を使用する。

【0078】

図５ｂを参照すると、エピ層１１０の上面に蒸着されたシールド絶縁膜１３０の一部及びインター電極の絶縁膜層１５０ａの一部にＣＭＰ工程及びブランケットエッチング（Ｂｌａｎｋｅｔ Ｅｔｃｈｉｎｇ）工程を進めて、エピ層１１０の上面にシールド絶縁膜１３０の一部が存在するようにエッチングする。この時、エピ層１１０の上面に存在するシールド絶縁膜１３０の表面とインター電極の絶縁膜の表面とは同じ高さになり、インター電極の絶縁膜層を「１５０ｂ」という。

【0079】

図５ｃを参照すると、シールド絶縁膜１３０及びインター電極の絶縁膜層１５０ｂに追加エッチングをして、トレンチ内でインター電極の絶縁膜層１５０の厚さＣを調節する。追加エッチング工程を通じて、トレンチ１２０の内部に形成された一部のシールド絶縁膜１３０及びインター電極の絶縁膜層１５０ｂの上部の一部を、乾式エッチング（Ｄｒｙ Ｅｔｃｈｉｎｇ）工程、湿式エッチング（Ｗｅｔ Ｅｔｃｈｉｎｇ）工程、又はこれらの混合エッチング工程を通じて除去する。シールド絶縁膜１３０及びインター電極の絶縁膜層１５０ｂの上部の一部を除去して、トレンチ１２０の内部にインター電極の絶縁膜層１５０ｃを形成する。トレンチ１２０内において、シールド電極１４０の上に形成されたインター電極の絶縁膜層１５０ｃの厚さＣは１０００Å～８０００Åである。このようなエッチング工程によって、インター電極の絶縁膜層１５０ｃの厚さＣを調節することで、インター電極の絶縁膜層１５０ｃの面積を調節することができる。また、インター電極の絶縁膜層１５０ｃの面積を調節することによって、入力キャパシタンス（Ｃ_ｉｓｓ）値、及び入力キャパシタンス（Ｃ_ｉｓｓ）値をドライブするためのゲートの総電荷量（Ｑ_ｑ）値を調節することができる。

【0080】

図６は、本発明の一実施形態によるゲート絶縁膜１６０の構造を示す図である。

【0081】

ゲート絶縁膜１６０は、蒸着工程によってトレンチ１２０の内部に形成されたインター電極の絶縁膜層１５０の上面、トレンチ１２０の側面、及びエピ層１１０の上面に形成される。ゲート絶縁膜１６０の厚さは、約１００Å～１０００Åで形成される。

【0082】

図７ａ～図７ｃを参照すると、ゲート絶縁膜１６０の上にゲートポリ（１７０ａ～１７０ｃ）を蒸着し、且つエッチングする。

【0083】

先ず、図７ａを参照すると、ゲート絶縁膜１６０の表面にゲートポリ１７０ａを蒸着する。したがって、ゲートポリ１７０ａを、トレンチ１２０の内部からエピ層１１０の上部表面の上まで蒸着する。

【0084】

図７ｂを参照すると、ＣＭＰ工程によって、エピ層１１０の上に蒸着されたゲートポリ１７０ａを、ゲート絶縁膜１６０の表面の高さまで除去する。ここで、ゲート絶縁膜１６０を挟んで、トレンチ１２０の内部に残っているゲートポリを「１７０ｂ」という。

【0085】

図７ｃを参照すると、トレンチの内部に向けてゲートポリ１７０ｂをリセスエッチングする。リセスエッチングで形成されたゲートポリ１７０ｃがゲート電極１７０であり、これによってゲート電極１７０の厚さＡを調節する。エピ層１１０の上面の高さからゲートポリ１７０ｃをリセスエッチングする厚さは、５００Å～５０００Åである。リセスエッチングの後のゲート電極１７０の厚さＡは、０．３μｍ～１μｍである。リセスエッチング工程によって、ゲート電極１７０の厚さＡを調節することで、入力キャパシタンス値、及びこれをドライブするためのゲートの総電荷量（Ｑ_ｑ）値を調節することができる。

【0086】

図８を参照すると、複数のトレンチ１２０の間でエピ層１１０の上面にボディ領域２１０を形成する。ここで、半導体基板１００及びエピ層１１０は第１導電型を有し、ボディ領域２１０は第２導電型を有する。ボディ領域２１０は、単独のインプラント工程又は複数のインプラント工程によって形成される。複数のインプラント工程では、第１ボディ領域の形成工程と第２ボディ領域の形成工程とに分けて進め、互いの濃度が異なるように調節して形成する。

【0087】

また、ボディ領域２１０の上部表面は、ゲート電極１７０の上部表面よりも下に配置される。

【0088】

ボディ領域２１０には、イオンを注入する時に、ホウ素（Ｂｏｒｏｎ）、フッ化ホウ素（ＢＦ２）などの不純物でイオン注入をする。

【0089】

ボディ領域２１０が形成される深さによって、オン抵抗（Ｒ_ｏｎ）値、入力キャパシタンス（Ｃ_ｉｓｓ）値、及び帰還キャパシタンス（Ｃ_ｒｓｓ）値が調節されるため、パワー半導体素子のアプリケーションによって、ボディ領域２１０の深さを異なるように形成する。

【0090】

ボディ領域２１０を形成した後、ソースパターン工程によって、ソース領域２２０を形成する。ボディ領域２１０の上において、ソース領域２２０が形成されるアクティブ領域（Ａｃｔｉｖｅ Ｒｅｇｉｏｎ）を除いたターミネーション領域（Ｔｅｒｍｉｎａｔｉｏｎ Ｒｅｇｉｏｎ）などにソース領域２２０が形成されることを防止するために、ソースフォトパターン（Ｓｏｕｒｃｅ Ｐｈｏｔｏ Ｐａｔｔｅｒｎ）工程を進める。ソースフォトパターン工程を進めた後、ソース領域２２０を形成する。ソース領域２２０は、ボディ領域２１０の上に形成される。ソース領域２２０は、ボディ領域２１０とは反対に、第１導電型を有する。ソース領域２２０を形成した後に、ソースフォトパターン工程に使われたソースパターンマスクを除去する。

【0091】

ソース領域２２０を形成する時の不純物としては、ヒ素（Ａｒｓｅｎｉｃ）、リン（Ｐｈｏｓｐｈｏｒｕｓ）などが使用される。ソース領域２２０を形成した後、層間絶縁膜２３０を形成する。層間絶縁膜２３０は、ＩＬＤ（Ｉｎｔｅｒ Ｌａｙｅｒ Ｄｉｅｌｅｃｔｒｉｃ）である。層間絶縁膜２３０は、ゲート電極１７０の上面及びソース領域２２０の上面に形成される。層間絶縁膜２３０は、ＴＥＯＳ（Ｔｅｔｒａ－Ｅｔｈｙｌ－Ｏｒｔｈｏ－Ｓｉｌｉｃａｔｅ）工程、ＢＰＳＧ（Ｂｏｒｏ Ｐｈｏｓｐｈｏｒｕｓ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）工程などによって形成される。層間絶縁膜２３０をＴＥＯＳ工程で形成する場合、約１０００Å～５０００Åの厚さで形成する。また、層間絶縁膜２３０をＢＰＳＧ工程で形成する場合、約１０００Å～５０００Åの厚さで形成する。

【0092】

ボディコンタクト領域２１５を形成する。ボディコンタクト領域２１５は、複数のトレンチ１２０の間に形成されるボディ領域２１０内に形成される。ボディコンタクト領域２１５は、層間絶縁膜２３０をエッチングして形成される。また、ボディコンタクト領域２１５は、コンタクトリセスエッチング（Ｃｏｎｔａｃｔ Ｒｅｃｅｓｓ Ｅｔｃｈｉｎｇ）工程によって形成される。層間絶縁膜２３０の間に形成されるボディコンタクト領域２１５には、メタル層２４０が蒸着して形成される。

【0093】

ボディコンタクト領域２１５は、高濃度の第２導電型でイオン注入が行われ、これはボディ領域２１０よりも高い濃度である。

【0094】

図９を参照すると、メタル層２４０を形成する。メタル層２４０は、ボディ領域２１０、ボディコンタクト領域２１５、ソース領域２２０、及び層間絶縁膜２３０を覆いながら（ｃｏｖｅｒ）形成される。メタル層２４０は、一定の厚さで蒸着工程を進めた後にＣＭＰ工程を進めて形成される。

【0095】

メタル層２４０は、アルミニウム（Ａｌ）、タングステン（Ｗ）、銅（Ｃｕ）などの金属物質で形成される。

【0096】

メタル層２４０の上には、素子の保護のためにパッシベーション（Ｐａｓｓｉｖａｔｉｏｎ）膜（未図示）を形成する。

【0097】

メタル層２４０は、ソース電極と呼ぶ。

【0098】

上述したように、本発明の実施形態による半導体素子の製造方法は、スプリットゲート（Ｓｐｌｉｔ Ｇａｔｅ）のトレンチ構造を適用して、トレンチ１２０の内部にシールド電極１４０を形成し、シールド電極１４０の上部にゲート電極１７０を形成することで小さなセルピッチを具現することができる。また、ゲート電極１７０の厚さＡを最小化することによって、入力キャパシタンス値、及び入力キャパシタンス値をドライブするためのゲートの総電荷量（Ｑ_ｑ）値を減少させ、速いスイッチング特性を具現することができる。

【0099】

また、シールドポリリセス（Ｒｅｃｅｓｓ）工程及びオキサイド（Ｏｘｉｄｅ）の形成工程によって、シールド電極１４０とゲート電極１７０との間に、素子の特性に適合する厚さのインター電極の絶縁膜層１５０を形成することで、低い入力キャパシタンス（Ｃ_ｉｓｓ）値を確保することができる。

【0100】

以上、図面を参照しながら本発明の実施形態について詳細に説明したが、本発明は上述の実施形態に限定されるものではなく、本発明の技術的思想から逸脱しない範囲内で多様に変更実施することが可能である。

【符号の説明】

【0101】

１００ 半導体基板
１１０ エピ層
１２０ トレンチ
１３０ シールド絶縁膜
１３１、１３２ 開口部
１４０ シールド電極
１４０ａ～１４０ｄ シールドポリ
１５０、１５０ａ～１５０ｃ 絶縁膜層
１６０ ゲート絶縁膜
１７０ ゲート電極
１７０ａ～１７０ｃ ゲートポリ
２１０ ボディ領域
２１５ ボディコンタクト領域
２２０ ソース領域
２３０ 層間絶縁膜
２４０ メタル層

【図1a】

【図1b】

【図2】

【図3】

【図4a】

【図4b】

【図4c】

【図4d】

【図4e】

【図5a】

【図5b】

【図5c】

【図6】

【図7a】

【図7b】

【図7c】

【図8】

【図9】