特開 2024-178113 改善された電気的性能を有するパワーエレクトロニクスデバイス

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024178113

(43)【公開日】2024-12-24

(54)【発明の名称】改善された電気的性能を有するパワーエレクトロニクスデバイス

(51)【国際特許分類】

   H01L 29/78 20060101AFI20241217BHJP

   H01L 29/12 20060101ALI20241217BHJP

【ＦＩ】

H01L29/78 652H

H01L29/78 652T

【審査請求】未請求

【請求項の数】20

【出願形態】ＯＬ

【外国語出願】

(21)【出願番号】P 2024082380

(22)【出願日】2024-05-21

(31)【優先権主張番号】102023000010677

(32)【優先日】2023-05-26

(33)【優先権主張国・地域又は機関】IT

(31)【優先権主張番号】18/662,577

(32)【優先日】2024-05-13

(33)【優先権主張国・地域又は機関】US

(71)【出願人】

【識別番号】312014443

【氏名又は名称】エスティマイクロエレクトロニクス インターナショナル エヌ．ヴイ．

(74)【代理人】

【識別番号】100079108

【弁理士】

【氏名又は名称】稲葉 良幸

(74)【代理人】

【識別番号】100109346

【弁理士】

【氏名又は名称】大貫 敏史

(74)【代理人】

【識別番号】100117189

【弁理士】

【氏名又は名称】江口 昭彦

(74)【代理人】

【識別番号】100134120

【弁理士】

【氏名又は名称】内藤 和彦

(74)【代理人】

【識別番号】100126480

【弁理士】

【氏名又は名称】佐藤 睦

(72)【発明者】

【氏名】カッシーノ，サルバトーレ

(72)【発明者】

【氏名】サッジョ，マリオ ジュゼッペ

(72)【発明者】

【氏名】プルヴィレンティ，マリオ

(57)【要約】      （修正有）

【課題】ドリフト層とドレイン層との間の界面における少数電荷キャリアの突然の再結合に起因したスナッピー挙動を低減する。
【解決手段】エレクトロニクスデバイス１０は、第１の軸（Ｚ）に沿って互いに対向する上面１５ａ及び下面１５ｂを有するＳｉＣの半導体本体１５を含み、半導体本体は、底面から始まり半導体本体内に延在し、第１の導電型を有するドレイン基板１６と、上面１５ａから始まり半導体本体内に延在し、第１の導電型及び第２のドーパント濃度を有するドリフト層１７と、ドリフト層に収容された本体領域１９と、本体領域に収容されたソース領域２０と、上面の上のゲート構造２３と、を含む。半導体本体は、ドリフト層に埋め込まれ、第２の導電型を有し、第１の軸に沿ってソース領域及び／又はゲート構造と位置合わせされた少なくとも１つのドープポケット領域２５をさらに備える。
【選択図】図１

【特許請求の範囲】

【請求項1】

エレクトロニクスデバイスであって、
第１の軸に沿って互いに対向する上面及び下面を有するシリコンカーバイドの半導体本体を備え、
前記半導体本体は、
前記半導体本体の前記下面から始まり前記半導体本体内に延在し、第１の導電型及び第１のドーパント濃度を有するドレイン基板と、
前記半導体本体の前記上面から始まり前記ドレイン基板まで前記半導体本体内に延在し、前記第１の導電型及び前記第１のドーパント濃度よりも低い第２のドーパント濃度を有するドリフト層と、
前記半導体本体の前記上面から始まり、前記ドレイン基板から離れて前記半導体本体内に延在し、前記ドリフト層内に収容され、前記第１の導電型とは反対の第２の導電型を有する少なくとも１つの第１の本体領域と、
前記半導体本体の前記上面から始まり前記半導体本体内に延在し、前記ドリフト層から離間するように前記第１の本体領域内に収容され、前記第１の導電型を有する少なくとも１つの第１のソース領域と、
を含み、
前記エレクトロニクスデバイスは、
前記第１のソース領域、前記第１の本体領域、前記ドリフト層及び前記ドレイン基板とともに、第１のＭＯＳＦＥＴの第１のＭＯＳＦＥＴ部分を形成するように、前記半導体本体の前記上面上に延在し、前記第１の軸に沿って前記第１の本体領域上に重ね合わされた少なくとも１つの第１のゲート構造、をさらに備え、
前記半導体本体は、前記ドリフト層に埋め込まれ、前記第２の導電型を有し、前記第１の軸に沿って前記第１のソース領域及び／又は前記第１のゲート構造と少なくとも部分的に位置合わせされた少なくとも１つの第１のドープポケット領域をさらに含む、エレクトロニクスデバイス。

【請求項2】

前記第１のドープポケット領域は、前記第１の軸に沿って前記ドレイン基板から最小ドープポケット距離を有し、前記第１の本体領域は、前記第１の軸に沿って前記ドレイン基板から最小本体距離を有し、
前記最小ドープポケット距離と前記最小本体距離との間の第１の比は、０％～７０％であるか、又は０％若しくは７０％に等しい、請求項１に記載のエレクトロニクスデバイス。

【請求項3】

前記第１のＭＯＳＦＥＴが１Ａ／ｎｓ以下の前記回復電流の変化率で動作するように構成されている場合、前記第１の比は０％以上７０％以下であり、
前記第１のＭＯＳＦＥＴが１Ａ／ｎｓ～２Ａ／ｎｓ又は２Ａ／ｎｓに等しい前記回復電流の前記変化率で動作するように構成されている場合、前記第１の比は０％以上６０％以下であり、
前記第１のＭＯＳＦＥＴが２Ａ／ｎｓ～３Ａ／ｎｓ又は３Ａ／ｎｓに等しい前記回復電流の前記変化率で動作するように構成されている場合、前記第１の比は０％以上５０％以下であり、
前記第１のＭＯＳＦＥＴが３Ａ／ｎｓ～４Ａ／ｎｓ又は４Ａ／ｎｓに等しい前記回復電流の前記変化率で動作するように構成されている場合、前記第１の比は０％以上４０％以下であり、
前記第１のＭＯＳＦＥＴが４Ａ／ｎｓ～５Ａ／ｎｓ又は５Ａ／ｎｓに等しい前記回復電流の前記変化率で動作するように構成されている場合、前記第１の比は０％以上３０％以下であり、
前記第１のＭＯＳＦＥＴが５Ａ／ｎｓ～６Ａ／ｎｓ又は６Ａ／ｎｓに等しい前記回復電流の前記変化率で動作するように構成されている場合、前記第１の比は０％以上２０％以下であり、
前記第１のＭＯＳＦＥＴが６Ａ／ｎｓ～７Ａ／ｎｓ又は７Ａ／ｎｓに等しい前記回復電流の前記変化率で動作するように構成されている場合、前記第１の比は０％以上１０％以下であり、
前記第１のＭＯＳＦＥＴが７Ａ／ｎｓ以上の前記回復電流の前記変化率で動作するように構成されている場合、前記第１のドープポケット領域は前記ドレイン基板と接触している、請求項２に記載のエレクトロニクスデバイス。

【請求項4】

前記第１のドープポケット領域は、前記第１の軸に直交する第２の軸に沿って、最大ドープポケット幅を有し、前記第１のＭＯＳＦＥＴは、前記第２の軸に沿って、平均ＭＯＳＦＥＴ幅を有し、
前記最大ドープポケット幅と前記平均ＭＯＳＦＥＴ幅との間の第２の比は、１５％～３０％であるか、又は１５％若しくは３０％に等しい、請求項１に記載のエレクトロニクスデバイス。

【請求項5】

前記第１のドープポケット領域は、前記第１の軸に沿って最大ドープポケット厚さを有し、
前記最大ドープポケット厚さと前記最小本体距離との間の第３の比は、１０％～３０％であるか、又は１０％若しくは３０％に等しい、請求項２に記載のエレクトロニクスデバイス。

【請求項6】

前記第１のドープポケット領域は、前記ドリフト層の前記第２のドーパント濃度よりも高いドープポケットドーパント濃度を有し、特に、１×１０^１７ａｔ／ｃｍ^３～５×１０^１７ａｔ／ｃｍ^３であるか、又は１×１０^１７ａｔ／ｃｍ^３若しくは５×１０^１７ａｔ／ｃｍ^３に等しい、請求項１に記載のエレクトロニクスデバイス。

【請求項7】

前記第１のドープポケット領域は、前記第１の軸に沿って、
前記第１のソース領域と位置合わせされ、かつ前記第１のゲート構造に対してずらして配置されるか、
前記第１のゲート構造と位置合わせされ、かつ前記第１のソース領域に対してずらして配置されるか、又は
前記第１のソース領域と部分的に位置合わせされ、かつ前記第１のゲート構造と部分的に位置合わせされる、請求項１に記載のエレクトロニクスデバイス。

【請求項8】

前記半導体本体が、
前記半導体本体の前記上面から始まり、前記ドレイン基板から離れて前記半導体本体内に延在し、前記第１の軸に直交して前記第１の本体領域の側方にあり、前記第１の軸に直交して前記第１の本体領域から離れており、前記ドリフト層内に収容され、前記第２の導電型を有する少なくとも１つの第２の本体領域と、
前記半導体本体の前記上面から始まり前記半導体本体内に延在し、前記ドリフト層から離間するように前記第２の本体領域内に収容され、前記第１の導電型を有する少なくとも１つの第２のソース領域と、
をさらに含み、
前記第１のゲート構造はまた、前記第２のソース領域、前記第２の本体領域、前記ドリフト層及び前記ドレイン基板とともに、前記第１のＭＯＳＦＥＴの第２のＭＯＳＦＥＴ部分を形成するように、前記第２の本体領域上に前記第１の軸に平行に重ね合わされ、
前記半導体本体は、前記ドリフト層に埋め込まれ、前記第２の導電型を有し、前記第１の軸に平行に、前記第２のソース領域及び／又は前記第１のゲート構造と少なくとも部分的に位置合わせされた少なくとも１つの第２のドープポケット領域をさらに含む、請求項１に記載のエレクトロニクスデバイス。

【請求項9】

前記第１のドープポケット領域及び前記第２のドープポケット領域は、前記第１の軸に直交して互いに少なくとも部分的に位置合わせされるか、又は前記第１の軸に直交して互いに対してずらして配置される、請求項８に記載のエレクトロニクスデバイス。

【請求項10】

前記半導体本体は、前記半導体本体の前記上面から始まり前記半導体本体内に延在し、前記第２のソース領域の側方であって前記ドリフト層及び前記第２のソース領域から離間するように前記第２の本体領域内に収容され、前記第１の導電型を有する少なくとも１つの第３のソース領域をさらに含み、
前記エレクトロニクスデバイスは、前記第３のソース領域、前記第２の本体領域、前記ドリフト層及び前記ドレイン基板とともに、第２のＭＯＳＦＥＴのそれぞれの第１のＭＯＳＦＥＴ部分を形成するように、前記半導体本体の前記上面の上に延在し、前記第１のゲート構造の側方にあり、前記第２の本体領域上に前記第１の軸に平行に重ね合わされた少なくとも１つの第２のゲート構造をさらに備え、
前記半導体本体は、前記ドリフト層に埋め込まれ、前記第２の導電型を有し、前記第１の軸に平行に、前記第３のソース領域及び／又は前記第２のゲート構造と少なくとも部分的に位置合わせされた少なくとも１つの第３のドープポケット領域をさらに含む、請求項８に記載のエレクトロニクスデバイス。

【請求項11】

前記半導体本体は、前記ドリフト層に埋め込まれ、前記第２の導電型を有し、前記第１の軸に沿って前記第１のドープポケット領域と少なくとも部分的に位置合わせされた少なくとも１つのさらなるドープポケット領域をさらに含む、請求項１に記載のエレクトロニクスデバイス。

【請求項12】

前記ドリフト層は、ドリフト主領域と、前記第１の軸に沿って前記ドリフト主領域と前記ドレイン基板との間に介在するドリフトバッファ領域とを含み、
前記ドリフト主領域は、前記第１の導電型及び前記第２のドーパント濃度を有し、前記ドリフトバッファ領域は、前記第１の導電型及び前記第２のドーパント濃度よりも高いバッファドーパント濃度を有する、請求項１に記載のエレクトロニクスデバイス。

【請求項13】

前記ドリフトバッファ領域の前記バッファドーパント濃度は、前記第２のドーパント濃度よりも２５％高い濃度から３×１０^１６ａｔ／ｃｍ^３の間に含まれるか、又は前記第２のドーパント濃度よりも２５％高い濃度若しくは３×１０^１６ａｔ／ｃｍ^３に等しい、請求項１２に記載のエレクトロニクスデバイス。

【請求項14】

前記ドリフトバッファ領域は、前記第１の軸に沿って最大厚さを有し、
前記最大厚さと前記最小本体距離との間の第４の比は、３０％～５０％であるか、又は３０％若しくは５０％に等しい、請求項２に記載のエレクトロニクスデバイス。

【請求項15】

エレクトロニクスデバイスであって、
シリコンカーバイドの半導体本体を備え、
前記半導体本体は、
第１の導電型及び第１のドーパント濃度のドレイン基板と、
前記ドレイン基板の上方に位置し、前記第１の導電型及び前記第１のドーパント濃度よりも低い第２のドーパント濃度を有するドリフト層と、
前記ドリフト層の上面と同一平面上にあり、前記ドリフト層によって前記ドレイン基板から分離された上面を有し、前記第１の導電型とは反対の第２の導電型を有する本体領域と、
前記本体領域に埋め込まれ、前記本体領域によって前記ドリフト層から分離され、前記第１の導電型を有するソース領域と、
前記ドリフト層に埋め込まれ、前記本体領域の底面よりも低い上面と前記ドレイン基板の上面よりも高い底面とを有する前記第２の導電型の第１のドープポケット領域と、
を含み、
前記エレクトロニクスデバイスは、
少なくとも一部第１の本体領域及び前記第１のドープポケット領域の少なくとも一部の真上にあるゲート構造、をさらに備え、
前記ソース領域、前記本体領域、前記ドリフト層及び前記ドレイン基板がＭＯＳＦＥＴを形成する、エレクトロニクスデバイス。

【請求項16】

前記第１のドープポケット領域及び前記ゲート構造は、同じ垂直軸上に位置合わせされる、請求項１５に記載のエレクトロニクスデバイス。

【請求項17】

前記半導体本体が、前記ドリフト層に埋め込まれ、前記本体領域の前記底面よりも低い上面と、前記ドレイン基板の前記上面よりも高い底面とを有する、前記第２の導電型の第２のドープポケット領域を含み、前記第２のドープポケット領域が直接前記本体領域である、請求項１６に記載のエレクトロニクスデバイス。

【請求項18】

エレクトロニクスデバイスを製造する方法であって、
シリコンカーバイドの半導体本体を形成することと、
前記半導体本体内に第１の導電型及び第１のドーパント濃度のＭＯＳＦＥＴのドレイン基板を形成することと、
前記ドレイン基板の上方の前記半導体本体内に、前記第１の導電型及び前記第１のドーパント濃度より低い第２のドーパント濃度を有する前記ＭＯＳＦＥＴのドリフト層を形成することと、
前記半導体本体内に、前記ドリフト層の上面と同一平面上にあり、前記ドリフト層によって前記ドレイン基板から分離された上面を有し、前記第１の導電型とは反対の第２の導電型を有する前記ＭＯＳＦＥＴの本体領域を形成することと、
前記本体領域に埋め込まれ、前記本体領域によって前記ドリフト層から分離され、前記第１の導電型を有する前記ＭＯＳＦＥＴのソース領域を形成することと、
前記ドリフト層に埋め込まれ、前記本体領域の底面よりも低い上面と前記ドレイン基板の上面よりも高い底面とを有する前記第２の導電型の第１のドープポケット領域を形成することと、
少なくとも一部第１の本体領域及び前記第１のドープポケット領域の少なくとも一部の真上に前記ＭＯＳＦＥＴのゲート構造を形成することと、
を含む、方法。

【請求項19】

前記第１のドープポケット領域及び前記ゲート構造は、同じ垂直軸上に位置合わせされる、請求項１８に記載の方法。

【請求項20】

前記ドリフト層に埋め込まれ、前記本体領域の前記底面よりも低い上面と、前記ドレイン基板の前記上面よりも高い底面とを有する、前記第２の導電型の第２のドープポケット領域を形成することを含み、前記第２のドープポケット領域は直接前記本体領域である、請求項１９に記載の方法。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、改善された電気的性能を有するパワーエレクトロニクスデバイスに関する。特に、本開示は、改善された電気的動作及び信頼性を有する１つ以上のパワーＭＯＳＦＥＴを含むシリコンカーバイドエレクトロニクスデバイスに関する。さらに、このパワーエレクトロニクスデバイスを含む装置に関する。

【背景技術】

【0002】

関連技術の説明
知られているように、パワーデバイスは、高電圧及び／又は高電流、例えば、禁止状態において１７００Ｖに達する電圧、及び電流において数十／数百アンペアまでで動作するためのエレクトロニクスデバイスであり、複数の適用分野において使用される。例えば、それらは、オーディオ増幅器、モータ制御デバイス、電源又はパワースイッチにおいて一般的に使用され、パワーダイオード、パワートランジスタ、サイリスタ、絶縁ゲートバイポーラトランジスタ（Insulated Gate Bipolar Transistors、ＩＧＢＴ）、金属酸化物半導体電界効果トランジスタ（Metal－Oxide－Semiconductor Field－Effect Transistors、ＭＯＳＦＥＴ）を含む。

【0003】

パワーデバイスでは、広いバンドギャップ（例えば、１．１ｅＶよりも大きいバンドギャップのエネルギー値Ｅｇを有する）、低いオン状態抵抗（Ｒ_ＯＮ）、高い値の熱伝導率、高い動作周波数、及び電荷キャリアの高い飽和速度を有する半導体材料が一般に使用される。これらの特性を有し、電子部品の製造に使用されるように設計された材料は、シリコンカーバイド（ＳｉＣ）である。特に、シリコンカーバイドは、その異なるポリタイプ（例えば、３Ｃ－ＳｉＣ、４Ｈ－ＳｉＣ、６Ｈ－ＳｉＣ）において、上に列挙した特性に関してケイ素よりも好ましい。

【0004】

シリコンカーバイド基板から出発して形成されたエレクトロニクスデバイスは、シリコン基板上に設けられた同様のデバイスと比較して、伝導時の低い出力抵抗、低い漏れ電流、高い動作温度及び高い動作周波数などの多くの利点を有する。

【0005】

特に、ＳｉＣ ＭＯＳＦＥＴは、より高いスイッチング性能を実証しており、このことは、これらのＳｉＣパワーデバイスを高周波用途に特に好ましいものにしている。

【0006】

特に、パワーＭＯＳＦＥＴは、ゲート－ソース電圧Ｖ_ＧＳの値を変化させることによって調整される定電流源として、飽和モード（活性領域での動作）で使用されることがある。実際に、飽和モードでは、ドレイン－ソース電流Ｉ_ＤＳは、ドレイン－ソース電圧Ｖ_ＤＳにほとんど依存しないが、ゲート－ソース電圧Ｖ_ＧＳの関数として変化する。

【0007】

異なる用途において、パワーＭＯＳＦＥＴは、オン状態からオフ状態へのスイッチング、及びその逆のスイッチングの線形モード（オーム領域又はトライオード領域とも呼ばれる）で動作する。線形モードは、電流Ｉ_ＤＳ及び電圧Ｖ_ＤＳ間の線形関係、したがって、ドレイン－ソースオン抵抗Ｒ_ＤＳｏｎ（以下、オン抵抗Ｒ_Ｄｓｏｎとも称される）の定数値によって特徴づけられる。この動作モードでは、オフ状態とオン状態との間のスイッチング速度がパワーＭＯＳＦＥＴデバイスの特性に影響を及ぼす。実際、オン状態からオフ状態への遷移が遅いほど、スイッチング中の電力消費が大きくなり、パワーＭＯＳＦＥＴの閾値電圧Ｖ_ＴＨの熱ドリフトの確率が大きくなる。

【0008】

したがって、ＳｉＣパワーＭＯＳＦＥＴは、スイッチング時間を最小にするように設計され、したがって、これらの欠点が生じる確率を低減する。しかしながら、スイッチング時間を減少させることは、動的及び過渡レジームにおいて、スイッチングフェーズ中のＭＯＳＦＥＴ電流及び電圧の既知の「リンギング」現象（すなわち、スイッチング時に始まり、スイッチングの瞬間から始まる過渡期間後に終了まで経時的に振幅が減少する、電流及び電圧における実質的に正弦波の発振の現象）を引き起こす。リンギング現象は、ＭＯＳＦＥＴが安全に耐えるように設計されているものよりもしばしば大きい電流及び電圧「オーバーシュート」（すなわち、かなりの振幅を有する電流及び電圧振動ピーク）を引き起こす。したがって、オーバーシュートは、ＭＯＳＦＥＴを損傷し、電力損失を増加させ、無視できない重要性のノイズ及び電磁干渉をもたらす可能性がある。

【0009】

さらに、ＳｉＣパワーＭＯＳＦＥＴにおける一般的な傾向は、それらを継続的に小型化させることであり、それによって同じ単位面積におけるＭＯＳＦＥＴのより高い密度を可能にし、したがって、対応してそれらのサイズを増加させる必要なく、ＭＯＳＦＥＴを有するデバイスの計算性能を増加させる。特に、垂直構造ＭＯＳＦＥＴにおいて、これは、ゲート構造の下にある各ＭＯＳＦＥＴセルの本体領域間の距離を減少させることによって行われる。これは、ＭＯＳＦＥＴを小型化するが、ＭＯＳＦＥＴのドリフト層とゲート構造との間の接触面が減少するので、ゲート－ドレイン容量の減少も引き起こす。ゲート－ドレイン容量の減少は、ドレイン領域がゲート構造に動的に容量結合されることをより少なくし、したがって、ドレイン領域がドレイン電圧の突然の変動によりさらされやすくなる。したがって、この負の結果は、ＭＯＳＦＥＴのオーバーシュート、より一般的には、リンギング現象の原因となる。

【0010】

ゲート－ドレイン容量の減少は、ＭＯＳＦＥＴの「寄生ターンオン」（Parasitic Turn－On、ＰＴＯ）現象、すなわち、ＭＯＳＦＥＴが逆モードで動作するように制御されるが、ゲート構造とドレイン領域との間の動的容量結合に起因して、いかなる場合でもＭＯＳＦＥＴの導通を活性化するようなゲート電圧の対応する振動を生成するドレイン電圧の振動が存在する場合の、ＭＯＳＦＥＴの導通チャネルのターンオンを低減する。ＰＴＯは、ＭＯＳＦＥＴの信頼性を低下させ、誤動作をより起こりやすくするので一般に望ましくないが、ＭＯＳＦＥＴオーバーシュートの最大振幅を減少させるので、リンギング現象を減少させる正の効果も有する。しかしながら、ＭＯＳＦＥＴを小型化するとＰＴＯが小さくなるため、微細化されたＭＯＳＦＥＴではこの現象を有効に利用してリンギング現象を低減することができない。

【0011】

ＭＯＳＦＥＴリンギング問題に対するいくつかの解決策が知られている。

【0012】

例えば、ＭＯＳＦＥＴに集積された抵抗又はＭＯＳＦＥＴの外部の抵抗などのさらなる直列抵抗をゲート構造に追加することによって、ゲート抵抗を増加させることが知られている。これにより、ＭＯＳＦＥＴのリンギングリスクが低減されることが確認されている。しかしながら、ＭＯＳＦＥＴの電気的特性を過度に劣化させることなく、ゲート構造に追加される抵抗を適切に選択することは一般に非常に困難である。実際に、ゲート抵抗の増加は、通常、ＭＯＳＦＥＴのスイッチング時間の著しい増加を生じさせ、したがって、線形モードで使用されるときにその動作の悪化を生じさせる。

【0013】

さらに、ゲート構造の電気的制御を改善し、したがってＭＯＳＦＥＴのオーバーシュートを低減するために、外部電子回路（例えば、ＲＣ回路に基づく「スナバ」又は「ダンピング」回路）を使用することが知られている。しかしながら、ＭＯＳＦＥＴの外部にこれらの電子回路が存在することは、ＭＯＳＦＥＴを含むデバイスの設計を複雑にし、それらのコスト及び電力消費を増加させる。

【0014】

さらに、特に高電力ＭＯＳＦＥＴ（すなわち、約１２００Ｖより大きいドレイン－ソース電圧で動作するように構成されたＭＯＳＦＥＴ）において、別の一般的に発生する問題は、ＭＯＳＦＥＴの「スナッピー」挙動の問題である。

【0015】

特に、この挙動は、例えば、高電力ＭＯＳＦＥＴが、約１２００Ｖの動作電圧、約８５０Ｖに等しいドレイン－ソース電圧、１７５^ｏＣ／２００^ｏＣの温度、及び約２．５Ａ／ｎｓより大きい回復電流の変化率ｄｉ／ｄｔの値で動作されるときに生じる、ドレイン－ソース電圧及びドレイン－ソース電流曲線における勾配の突然の変化によって識別される。これは、ドレイン－ソース電圧のオーバーシュートの発生を引き起こし、これは、ＭＯＳＦＥＴの不安定性及び誤動作、ＭＯＳＦＥＴの電気的性能の劣化、並びに結果として生じるノイズ及び電磁干渉妨害を伴うリンギング現象をもたらし得る。極端な場合には、このオーバーシュートの振幅は、アバランシェ降伏電圧に達するか又はそれを超えることさえあり、ＭＯＳＦＥＴのアバランシェによる降伏を引き起こし得る。

【0016】

スナッピー挙動は、ドリフト層とドレイン層との間の界面における少数電荷キャリアの突然の再結合に起因して生じることが確認されている。

【0017】

実際、正確な電気的動作を保証するために、高出力ＭＯＳＦＥＴは、ドリフト層において低いドーパント濃度（例えば、約１×１０^１６ａｔ／ｃｍ^３より低い）を有し、したがって、ドリフト層の空乏領域において多数の少数キャリアを有する。ＭＯＳＦＥＴが高温（例えば、約１７０℃より高い温度）で動作する場合、知られているようにＭＯＳＦＥＴの温度に比例するこれらの少数キャリアの寿命は、ドレイン領域に達する前に完全な再結合を不可能にする程度まで増加する可能性がある。この場合、少数キャリアの一部はドリフト層で再結合せず、ドリフト層とドレイン層との界面で消滅するだけである。少数キャリアがドリフト層とドレイン層との間の界面で再結合し始める瞬間から始まる特定の時間間隔の間、この再結合は、ＭＯＳＦＥＴの出力寄生容量Ｃ_ｏｓｓ（ドレイン－ソース容量とゲート－ソース容量の合計と等しい）を生成し、これは一定であり、したがって、この時間間隔の間、ＭＯＳＦＥＴのスナッピー挙動を引き起こす。

【0018】

この問題は、代わりに、低電力ＭＯＳＦＥＴ（すなわち、約１２００Ｖよりも低く、例えば約６５０Ｖに等しいドレイン－ソース電圧で動作するように構成されたＭＯＳＦＥＴであって、ドリフト層においてより高いドーパント濃度を有し、したがって少数キャリアのより高い再結合速度を有し、その平均寿命を減少させるＭＯＳＦＥＴ）、並びに高温で動作しないＭＯＳＦＥＴ（例えば、約１７０℃よりも低く、例えば約３０～１００℃に等しい温度で動作し、したがって少数キャリアよりも短い平均寿命を有するＭＯＳＦＥＴ）において二次的である。

【0019】

この問題に対する既知の解決策は、ＭＯＳＦＥＴのリンギングに対抗するために以前に提示されたものと同様であり、したがって、ゲート構造の抵抗を増加させること、又はＭＯＳＦＥＴに結合された外部電子回路を使用することを含む。したがって、前述したのと同じ欠点がこれらの解決策にも当てはまる。

【0020】

本開示の目的は、従来技術の欠点を克服するパワーエレクトロニクスデバイス及び対応する装置を提供することである。

【発明の概要】

【0021】

本開示の実施形態は、従来の解決策の欠点を少なくとも部分的に克服するパワーエレクトロニクスデバイス及び対応する装置を提供する。

【0022】

一実施形態において、エレクトロニクスデバイスは、第１の軸に沿って互いに対向する上面及び下面を有するシリコンカーバイドの半導体本体を含む。半導体本体は、半導体本体の下面から始まり半導体本体内に延在し、第１の導電型及び第１のドーパント濃度を有するドレイン基板を含む。半導体本体は、半導体本体の上面から始まりドレイン基板まで半導体本体内に延在し、第１の導電型及び第１のドーパント濃度よりも低い第２のドーパント濃度を有するドリフト層を含む。半導体本体は、少なくとも１つの第１の本体領域を含み、第１の本体領域は、半導体本体の上面から始まり、ドレイン基板から離れて半導体本体内に延在し、ドリフト層内に収容され、第１の導電型とは反対の第２の導電型を有する。半導体本体は、半導体本体の上面から始まり半導体本体内に延在し、ドリフト層から離間するように第１の本体領域内に収容され、第１の導電型を有する少なくとも１つの第１のソース領域を含む。エレクトロニクスデバイスは、第１のソース領域、第１の本体領域、ドリフト層及びドレイン基板とともに第１のＭＯＳＦＥＴの第１のＭＯＳＦＥＴ部分を形成するように、半導体本体の上面上に延在し、第１の軸に沿って第１の本体領域上に重ね合わされた少なくとも１つの第１のゲート構造を含む。半導体本体は、ドリフト層に埋め込まれ、第２の導電型を有し、第１の軸に沿って第１のソース領域及び／又は第１のゲート構造と少なくとも部分的に位置合わせされた少なくとも１つの第１のドープポケット領域をさらに含む。

【0023】

一実施形態において、エレクトロニクスデバイスは、シリコンカーバイドの半導体本体を含む。半導体本体は、第１の導電型及び第１のドーパント濃度のドレイン基板と、ドレイン基板の上方に位置し、第１の導電型及び第１のドーパント濃度より低い第２のドーパント濃度を有するドリフト層と、ドリフト層の上面と同一平面上にあり、ドリフト層によってドレイン基板から分離された上面を有し、第１の導電型と反対の第２の導電型を有する本体領域とを含む。半導体本体は、本体領域に埋め込まれ、本体領域によってドリフト層から分離され、第１の導電型を有するソース領域と、ドリフト層に埋め込まれ、本体領域の底面よりも低い上面及びドレイン基板の上面よりも高い底面を有する第２の導電型の第１のドープポケット領域とを含む。エレクトロニクスデバイスは、少なくとも一部第１の本体領域及び第１のドープポケット領域の少なくとも一部の真上にゲート構造を含む。ソース領域、本体領域、ドリフト層及びドレイン基板は、ＭＯＳＦＥＴを形成する。

【0024】

一実施形態では、方法は、シリコンカーバイドの半導体本体を形成することと、半導体本体内に第１の導電型及び第１のドーパント濃度のＭＯＳＦＥＴのドレイン基板を形成することと、ドレイン基板の上方の半導体本体内に、第１の導電型及び第１のドーパント濃度より低い第２のドーパント濃度を有するＭＯＳＦＥＴのドリフト層を形成することとを含む。本方法は、半導体本体内に、ドリフト層の上面と同一平面上にあり、ドリフト層によってドレイン基板から分離された上面を有し、第１の導電型とは反対の第２の導電型を有するＭＯＳＦＥＴの本体領域を形成することを含む。この方法は、本体領域に埋め込まれ、本体領域によってドリフト層から分離され、第１の導電型を有するＭＯＳＦＥＴのソース領域を形成することと、ドリフト層に埋め込まれ、本体領域の底面よりも低い上面及びドレイン基板の上面よりも高い底面を有する第２の導電型の第１のドープポケット領域を形成することと、第１の本体領域の少なくとも一部及び第１のドープポケット領域の少なくとも一部の真上にＭＯＳＦＥＴのゲート構造を形成することとを含む。

【図面の簡単な説明】

【0025】

本開示のより良い理解のために、好ましい実施形態が、純粋に非限定的な例として、添付の図面を参照してここで説明される。

【図1】エレクトロニクスデバイスのそれぞれの実施形態の断面図である。

【図2】エレクトロニクスデバイスのそれぞれの実施形態の断面図である。

【図3】エレクトロニクスデバイスのそれぞれの実施形態の断面図である。

【図4】エレクトロニクスデバイスのそれぞれの実施形態の断面図である。

【図5】エレクトロニクスデバイスのそれぞれの実施形態の断面図である。

【図6A】ＭＯＳＦＥＴの電気制御条件が変化するときの、図１～図５のエレクトロニクスデバイスのＭＯＳＦＥＴの一部の空乏領域の変化を示す断面図である。

【図6B】ＭＯＳＦＥＴの電気制御条件が変化するときの、図１～図５のエレクトロニクスデバイスのＭＯＳＦＥＴの一部の空乏領域の変化を示す断面図である。

【図6C】ＭＯＳＦＥＴの電気制御条件が変化するときの、図１～図５のエレクトロニクスデバイスのＭＯＳＦＥＴの一部の空乏領域の変化を示す断面図である。

【図6D】ＭＯＳＦＥＴの電気制御条件が変化するときの、図１～図５のエレクトロニクスデバイスのＭＯＳＦＥＴの一部の空乏領域の変化を示す断面図である。

【図6E】ＭＯＳＦＥＴの電気制御条件が変化するときの、図１～図５のエレクトロニクスデバイスのＭＯＳＦＥＴの一部の空乏領域の変化を示す断面図である。

【図6F】ＭＯＳＦＥＴの電気制御条件が変化するときの、図１～図５のエレクトロニクスデバイスのＭＯＳＦＥＴの一部の空乏領域の変化を示す断面図である。

【図7A】図１～５のエレクトロニクスデバイスのそれぞれの電気信号を示す図である。

【図7B】図１～５のエレクトロニクスデバイスのそれぞれの電気信号を示す図である。

【図8】エレクトロニクスデバイスのそれぞれのさらなる実施形態の断面図である。

【図9】エレクトロニクスデバイスのそれぞれのさらなる実施形態の断面図である。

【図10A】エレクトロニクスデバイスのそれぞれの実施形態の隠れた部分を有する上面図である。

【図10B】エレクトロニクスデバイスのそれぞれの実施形態の隠れた部分を有する上面図である。

【図11】エレクトロニクスデバイスさらなる実施形態の断面図である。

【0026】

特に、図面は、互いに直交する軸Ｘ、軸Ｙ及び軸Ｚによって定義される三軸デカルト系を参照して示されている。

【0027】

以下の説明において、異なる実施形態に共通の要素は、同じ参照番号で示されている。

【発明を実施するための形態】

【0028】

図１は、パワーエレクトロニクスデバイス１０の一実施形態の横断面図を示す。

【0029】

特に、パワーエレクトロニクスデバイス１０（以下、エレクトロニクスデバイス１０又はより単純にデバイス１０とも呼ばれる）は、図１において、軸Ｘ及びＺによって画定される平面ＸＺ内に示される。デバイス１０は、軸Ｙに平行な主延在部を有し、図１は、この主延在部に垂直な断面を示す。

【0030】

デバイス１０は、例えば、装置（図示せず、ノートブック、携帯電話、サーバ、ＴＶ、自動車、自動車充電ステーション、又は光起電力パネル用変換システムなどの電気／電子タイプの装置）内にある。

【0031】

デバイス１０は、１つ以上のＭＯＳＦＥＴ１０’、特に垂直構造ＭＯＳＦＥＴ（例えば、エンハンスメント型のもの）が収容される活性領域（図示せず）を有する。図１の例示的かつ非限定的な実施形態では、３つのＭＯＳＦＥＴ１０’が、ＭＯＳＦＥＴアレイを形成するように軸Ｘに沿って互いに横方向に配置されて示されている。しかしながら、ＭＯＳＦＥＴ１０’の数は、それ自体明らかな方法で変化してもよく、例えば、より多く（例えば、１０又は１００）又はより少なく（例えば、１つのＭＯＳＦＥＴのみ）てもよい。

【0032】

デバイス１０は、シリコンカーバイド、ＳｉＣ（４Ｈ－ＳｉＣなど）の基板（又はドレイン基板）１６を含む。基板１６は、ＭＯＳＦＥＴ１０’のドレイン領域を形成する。

【0033】

基板１６は、第１の導電型（以下、Ｎ型導電性を考慮する）と、例えば１０^１８ａｔ／ｃｍ^３程度の第１のドーパント濃度（又は第１の導電値）とを有する。

【0034】

基板１６は、軸Ｚに沿って互いに対向する上面１６ａ及び下面１６ｂを有する。例えば、基板１６は、表面１６ａと表面１６ｂとの間の軸Ｚに沿って、約５０μｍ～約３５０μｍ、より具体的には約１６０μｍ～約２００μｍ、例えば約１８０μｍに等しい厚さを有する。

【0035】

デバイス１０は、基板１６上に延在するＳｉＣ（４Ｈ－ＳｉＣなど）のドリフト層１７を含む。特に、ドリフト層１７は、基板１６上にエピタキシャル成長される。

【0036】

ドリフト層１７は、第１の導電型（ここではＮ型）と、第１のドーパント濃度よりも低い第２のドーパント濃度（例えば、約２．５×１０^１６ａｔ／ｃｍ^３よりも低い）とを有する。

【0037】

ドリフト層１７は、軸Ｚに沿って互いに対向する上面１７ａ及び下面１７ｂを有し、ドリフト層１７の下面１７ｂは、基板１６の上面１６ａに接触している。

【0038】

例えば、ドリフト層１７は、表面１７ａと１７ｂとの間で軸Ｚに沿って約４μｍ～約１５μｍ、例えば約６．５μｍに等しい厚さを有する。

【0039】

デバイス１０はまた、基板１６の底面１６ｂに延在してオーミックコンタクトを形成するドレインオーミックコンタクト領域又は層（図示せず、例えばニッケルシリサイド）を含む。例えば、それ自体公知の方法で、ドレインオーミックコンタクト領域は、基板１６の下面１６ｂ上に延在してもよく、又は、下面１６ｂにおいて基板１６によって露出されるように、基板１６内に延在してもよい。

【0040】

デバイス１０はまた、基板１６と直接電気的に接触してドレイン電気端子を形成するように、ドレインオーミックコンタクト領域の上に延在するドレインメタライゼーション１８を含む。ドレインメタライゼーション１８は、導電性材料からなり、例えば、Ｔｉ／ＮｉＶ／Ａｇ又はＴｉ／ＮｉＶ／Ａｕなどの金属層の積層によって形成される。

【0041】

デバイス１０はまた、ドリフト層１７内に収容され、ドリフト層１７の上面１７ａから始まり基板１６に向かって（基板１６に達することなく）延在する複数の本体領域１９を含む。

【0042】

詳細には、各本体領域１９は、ドリフト層１７によって露出され、軸Ｚに沿ってドリフト層１７の上面１７ａと実質的に位置合わせされたそれぞれの上面１９ａを有する。

【0043】

本体領域１９は、ドリフト層１７を介して軸Ｘに沿って互いに離間しており、軸Ｘに沿って互いに横方向に配置されている。本体領域１９は、それぞれ軸Ｙに平行な主延在部を有する。

【0044】

本体領域１９は、第１の導電型とは反対の第２の導電型（ここではＰ型）を有する。本体領域１９は、（例えば約３×１０^１７ａｔ／ｃｍ^３と約３×１０^１８ａｔ／ｃｍ^３との間の）第３のドーパント濃度を有する。

【0045】

特に、２つの本体領域１９が各ＭＯＳＦＥＴ１０’に対して予め設定され、各本体領域１９は、以下により詳細に説明するように、ＭＯＳＦＥＴアレイ内で互いに連続する２つのＭＯＳＦＥＴ１０’間で共有される。

【0046】

デバイス１０はまた、各本体領域１９に対して、本体領域１９内に収容され、本体領域１９の上面１９ａから始まりドリフト層１７に向かって（ドリフト層１７に達することなく）延在する２つのそれぞれのソース領域２０を含む。

【0047】

詳細には、各ソース領域２０は、本体領域１９によって露出され、軸Ｚに沿って本体領域１９の上面１９ａと実質的に位置合わせされたそれぞれの上面２０ａを有する。

【0048】

ソース領域２０は、本体領域１９を貫通する軸Ｘに沿って互いに離間している。ソース領域２０はそれぞれ、軸Ｙに平行な主延在部を有する。

【0049】

ソース領域２０は、第１の導電型（ここでは、Ｎ型）を有し、第１のドーパント濃度よりも高い第４のドーパント濃度（例えば、約１×１０^１９ａｔ／ｃｍ^３～約１×１０^２１ａｔ／ｃｍ^３、例えば約１×１０^２０ａｔ／ｃｍ^３に等しい）を有する。

【0050】

特に、各本体領域１９に対して２つのソース領域２０が存在し、これらの２つのソース領域２０の各々は、考慮される本体領域１９を共有する２つのＭＯＳＦＥＴ１０’のうちのそれぞれのＭＯＳＦＥＴ１０’に属する。

【0051】

ソース領域２０とドリフト層１７との間に軸Ｘに沿って介在する各本体領域１９の部分は、ＭＯＳＦＥＴ１０’のそれぞれのチャネル領域１９’を画定し、ＭＯＳＦＥＴ１０’が適切にバイアスされたときに、チャネル領域１９’を通じて電気伝導が生じる。

【0052】

基板１６、ドリフト層１７、本体領域１９及びソース領域２０は共に、デバイス１０のＳｉＣの半導体本体１５を形成し、半導体本体１５は、軸Ｚに沿って互いに対向する上面１５ａ（ドリフト層１７、本体領域１９及びソース領域２０の上面１７ａ、１９ａ及び２０ａによって画定される）及び下面１５ｂ（基板１６の下面１６ｂによって画定される）を有する。

【0053】

デバイス１０はまた、各ＭＯＳＦＥＴ１０’用のそれぞれのゲート構造２１を含む。

【0054】

各ゲート構造２１は、ドリフト層１７を介して互いに対向し、軸Ｘに沿って互いに連続する２つの本体構造１９の一部である２つのそれぞれのチャネル領域１９’にわたって延在する。換言すれば、各ゲート構造２１は、それぞれのＭＯＳＦＥＴ１０’のチャネル領域１９’にわたって延在する。ゲート構造２１はまた、軸Ｙに平行な主延在部を有する。

【0055】

特に、各ゲート構造２１は、それぞれのチャネル領域１９’の上、軸Ｘに沿ってこれらのチャネル領域１９’の間に挟まれたドリフト層１７の部分の上、及び場合によってはそれぞれのソース領域２０の一部の上に延在する。

【0056】

各ゲート構造２１は、半導体本体１５の上面１５ａ上のゲート絶縁層２２と、平面ＸＺ内においてゲート絶縁層２２によって囲まれたゲート領域２３とを含む。

【0057】

ゲート絶縁層２２は、二酸化シリコン（ＳｉＯ_２）などの絶縁材料からなり、ゲート領域２３は、金属又はドープされたポリシリコンなどの導電材料からなる。このようにして、ゲート領域２３は、ゲート絶縁層２２によって、半導体本体１５から（詳細には、ゲート領域２３が重ね合わされるチャネル領域１９’から）物理的かつ電気的に絶縁される。

【0058】

ゲート領域２３はまた、当業者にそれ自体知られている方法で、デバイス１０のゲートメタライゼーション（図示せず）に電気的に接続される。ゲートメタライゼーションは、デバイス１０のゲート端子を画定する。

【0059】

図１に示すように、垂直構造を有する各ＭＯＳＦＥＴ１０’は、第１及び第２のＭＯＳＦＥＴ部分１０’_ａ及び１０’_ｂを含む。第１のＭＯＳＦＥＴ部分１０’_ａは、ゲート構造２１、ドリフト層１７の左側のソース領域２０、ドリフト層１７の左側のそれぞれの本体領域１９（特に、ドリフト層１７の左側のチャネル領域１９’）、ドリフト層１７及び基板１６によって画定され、第２のＭＯＳＦＥＴ部分１０’_ｂは、ゲート構造２１、ドリフト層１７の右側のソース領域２０、ドリフト層１７の右側のそれぞれの本体領域１９（特に、ドリフト層１７の右側のチャネル領域１９’）、ドリフト層１７及び基板１６によって画定される。

【0060】

さらに、デバイス１０は、各ソース領域２０に対して、それぞれのソースオーミックコンタクト領域又は層（図示せず、例えばニッケルシリサイド）を含む。ソースオーミックコンタクト領域は、それぞれのソース領域２０の上面２０ａに延在し、それぞれのオーミックコンタクトを形成する。例えば、それ自体公知の方法で、各ソースオーミックコンタクト領域は、ソース領域２０の上面２０ａ上に延在してもよく、あるいは、上面２０ａにおいてソース領域２０によって露出されるようにソース領域２０内に延在してもよい。

【0061】

デバイス１０はまた、ソース領域２０と直接電気的に接触し、したがってソース電気端子を形成するように、ソースオーミックコンタクト領域上に延在するソースメタライゼーション２４を含む。実際には、ソースメタライゼーション２４は、ソース領域２０と直接電気的に接触するように、ゲート構造２１の上、及びゲート構造２１によって覆われていない半導体本体１５の上面１５ａの領域上に延在する。ソースメタライゼーション２４は、導電性材料からなり、例えば、Ｔｉ／ＡｌＳｉＣｕ又はＮｉ／ＡｌＳｉＣｕなどの金属層の積層によって形成される。

【0062】

デバイス１０はまた、ソースメタライゼーション２４を保護するためにソースメタライゼーション２４の上に延在するパッシベーション層（図示せず）を含むことができる。

【0063】

例えば、図示されておらず、それ自体知られている方法で、デバイス１０の活性領域は、軸Ｘ及びＹによって画定され、半導体本体１５の上面１５ａに実質的に平行な平面ＸＹにおいて、平面ＸＹにおいてＭＯＳＦＥＴ１０’を完全に取り囲むエッジ終端領域又は保護リングによって、外部から画定される。例えば、エッジ終端領域は、Ｐ型注入領域である。任意選択的に、デバイス１０は、軸Ｚに沿ってエッジ終端領域上に重ね合わされ、ＭＯＳＦＥＴ１０’を完全に取り囲み、ソースメタライゼーション２４を横方向に画定するように、半導体本体１５の上面１５ａ上に延在するエッジ絶縁層（図示せず）を含むこともできる。

【0064】

さらに、デバイス１０は、１つ以上のドープポケット領域２５を含む。

【0065】

図１の例示的かつ非限定的な実施形態では、各ＭＯＳＦＥＴ１０’に対して２つのドープポケット領域２５が存在し、特に、各ＭＯＳＦＥＴ部分１０’_ａ及び１０’_ｂに対してそれぞれのドープポケット領域２５が存在する。それにもかかわらず、以下でより良く説明するように、ドープポケット領域２５の数は変化してもよく、例えば、前述したものよりも多くても少なくてもよい（例えば、各ＭＯＳＦＥＴ１０’に対して１つのドープポケット領域２５のみでもよい）。

【0066】

図１の例示的かつ非限定的な実施形態において、ドープポケット領域２５は、平面ＸＺにおいて実質的に矩形（例えば、角が丸められた矩形）の断面を有する。しかしながら、ドープポケット領域２５の平面ＸＺにおける断面の他の閉じた多角形形状、例えば、台形形状、Ｔ字形状、マッシュルーム形状なども同様に考慮され得る。

【0067】

ドープポケット領域２５は、ドリフト層１７内に埋め込まれ、それぞれのＭＯＳＦＥＴ１０’のソース領域２０及び／又はゲート構造２１と少なくとも部分的に軸Ｚに沿って位置合わせされる。特に、ドープポケット領域２５は、本体領域１９及び半導体本体１５の上面１５ａから距離をおいて延在する。

【0068】

詳細には、ドープポケット領域２５は、ドリフト層１７を貫通する軸Ｘに沿って互いに離間している。

【0069】

ドープポケット領域２５は、軸Ｙに平行な主延在部を有し得る。例えば、ドープポケット領域２５は、図１０Ａにより良く示されるように、軸Ｙに平行なストリップの形状を有し得る。例えば、ドープポケット領域２５は、軸Ｙに平行に測定された長さを有し、この長さは、軸Ｙに平行に測定された本体領域１９の長さにほぼ等しい。

【0070】

ドープポケット領域２５は、第２の導電型（ここではＰ型）を有し、ドリフト層１７の第２のドーパント濃度より高いドープポケットドーパント濃度を有する。例えば、ドープポケット領域２５は、ホウ素又はアルミニウムでドープされる。

【0071】

特に、ドープされたポケットドーパント濃度は、約１×１０^１７ａｔ／ｃｍ^３～約５×１０^１７ａｔ／ｃｍ^３であり（すなわち、ドリフト層１７の第２のドーパント濃度の約１０倍～約５０倍）、例えば、約３×１０^１７ａｔ／ｃｍ^３に等しく、その結果、ドープポケット領域２５は、ＭＯＳＦＥＴ１０’の降伏電圧で空乏化される。

【0072】

一実施形態によれば、ドープポケット領域２５は、軸Ｚに沿って実質的に同じ高さで、軸Ｘに沿って互いに横方向に配置される。換言すれば、ドープポケット領域２５は、基板１６に対して同じ高さで、軸Ｘに沿って互いに連続して配置される。

【0073】

各本体領域１９が基板１６からの最小距離（又は最小本体距離）Ｄ_ｂを有すること、及び各ドープポケット領域２５が基板１６からの最小距離（又は最小ドープポケット距離）Ｄ_ｓを有することを考慮すると、最小距離Ｄ_ｓは、最小距離Ｄ_ｂよりも小さい。

【0074】

特に、以下でより良く説明されるように、最小距離Ｄ_ｓと最小距離Ｄ_ｂとの間の比率（又は第１の比率）Ｄ_ｓ／Ｄ_ｂは、０％～約７０％（境界値を含む）である。

【0075】

各ＭＯＳＦＥＴ１０’が軸Ｘに沿って平均幅（又は平均ＭＯＳＦＥＴ幅）Ｌ_ｍを有すること、及び各ドープポケット領域２５が軸Ｘに沿って最大幅（又は最大ドープポケット幅）Ｌ_ｓを有することを考慮すると、最大幅Ｌ_ｓは平均幅Ｌ_ｍよりも小さく、特に、最大幅Ｌ_ｓと平均幅Ｌ_ｍとの間の比（又は第２の比）Ｌ_ｓ／Ｌ_ｍは、約１５％～約３０％（境界値を含む）である。例えば、各ＭＯＳＦＥＴ１０’の平均幅Ｌ_ｍは、考慮されるＭＯＳＦＥＴ１０’の２つの本体領域１９の、軸Ｚに平行なそれぞれの中央軸の間で測定される。言い換えれば、それは、それぞれの本体領域１９内に存在する２つのソース領域２０からそれぞれ等距離にあるそれぞれの本体領域１９の上面１９ａの２つの点の間で軸Ｘに平行に測定される。

【0076】

さらに、ドープポケット領域２５がそれぞれ軸Ｚに沿った最大厚さ（又は最大ドープポケット厚さ）Ｓ_ｓを有することを考慮すると、最大厚さＳ_ｓと最小距離Ｄ_ｂとの間の比（又は第３の比）Ｓ_ｓ／Ｄ_ｂは、約１０％～約３０％（境界値を含む）であり得る。

【0077】

より詳細には、各本体領域１９は、軸Ｚに沿って上面１９ａの反対側にある下面１９ｂを有する。さらに、各ドープポケット領域２５は、軸Ｚに沿って互いに対向する上面２５ａ及び下面２５ｂを有し、軸Ｘに沿って互いに対向し、表面２５ａ及び２５ｂに接合されて横断する第１の側面２５ｃ及び第２の側面２５ｄを有する。最小距離Ｄ_ｂは、各本体領域１９の下面１９ｂと基板１６の上面１６ａとの間の軸Ｚに沿って画定される。最小距離Ｄ_ｓは、各ドープポケット領域２５の下面２５ｂと基板１６の上面１６ａとの間の軸Ｚに沿って画定される。最大幅Ｌ_ｓは、各ドープポケット領域２５の第１の側面２５ｃと第２の側面２５ｄとの間の軸Ｘに沿って画定される。最大厚さＳ_ｓは、各ドープポケット領域２５の上面２５ａと下面２５ｂとの間の軸Ｚに沿って画定される。

【0078】

例示的かつ非限定的な実施形態によれば、最小距離Ｄ_ｂは約５．２μｍ～約５．７μｍであり、最小距離Ｄ_ｓは約０μｍ～約０．５μｍであり、平均幅Ｌ_ｍは約４．５μｍ～約５μｍであり、最大幅Ｌ_ｓは約０．９μｍ～約１．５μｍであり、最大厚さＳ_ｓは約０．５μｍ～約１．２μｍである。

【0079】

デバイス１０の一実施形態によれば（例えば、図１に示され、各ＭＯＳＦＥＴ１０’に対して２つのドープポケット領域２５が予め設定されている）、各ソース領域２０は、ドープポケット領域２５のそれぞれ１つと垂直に（すなわち、軸Ｚに平行に）少なくとも部分的に位置合わせされている。次に、ドープポケット領域２５はまた、それぞれのＭＯＳＦＥＴ１０’のゲート構造２１と垂直に位置合わせされてもよく、又はそれに対して垂直にずらして配置されてもよい（すなわち、それに対して垂直に位置合わせされなくてもよい）。

【0080】

デバイス１０の異なる実施形態（例えば、図２に示され、各ＭＯＳＦＥＴ１０’に対して１つのドープポケット領域２５のみが存在する）によれば、各ゲート構造２１は、ドープポケット領域２５のうちのそれぞれ１つと少なくとも部分的に垂直に位置合わせされ、ドープポケット領域２５は、ソース領域２０に対して垂直にずらして配置されてもよい。

【0081】

これらの実施形態は互いに組み合わされてもよい。例えば、デバイス１０のさらなる実施形態（例えば、図３に示され、各ＭＯＳＦＥＴ１０’に対して３つのドープポケット領域２５が存在する）によれば、ゲート構造２１は、ドープポケット領域２５のいくつかと少なくとも部分的に垂直に位置合わせされ、ドープポケット領域２５のいくつかはソース領域２０に対して垂直にずらして配置され、ソース領域２０は、他のドープポケット領域２５と少なくとも部分的に垂直に位置合わせされる。

【0082】

前述したものの代替として、例えば図４に示すように、ドープポケット領域２５は、軸Ｘに沿って互いに横方向に、しかし軸Ｚに沿って互いに異なる高さに配置されてもよい。換言すれば、ドープポケット領域２５は、軸Ｘに沿って互いに連続して配置され得るが、基板１６に対して互いに異なる高さに配置され得る。この場合、異なる最小距離Ｄ_ｓが存在することになり（図４の例では、第１及び第２の最小距離Ｄ_ｓ１及びＤ_ｓ２）、それらの各々は、比Ｄ_ｓ／Ｄ_ｂに関して前述した条件を満たす。

【0083】

さらに、図５に示されるように、互いに重ね合わされ、軸Ｚに平行な方向に相互に離間された複数のドープポケット領域２５を有することも可能である。言い換えれば、ドープポケット領域２５は、少なくとも部分的に互いに垂直に位置合わせされてもよい。例えば、軸Ｘに沿って互いに横方向にドープポケット領域２５の複数グループを有することが可能であり、各グループは、軸Ｚに平行に互いに重ね合わされた２つ以上のそれぞれのドープポケット領域２５を含む。例えば、軸Ｚに平行に互いに重ね合わされたドープポケット領域２５は、軸Ｚに平行に、例えば約０．５μｍより大きくてもよいそれぞれの相互距離Ｄ_ｒを有する。この実施形態は、本明細書に記載される実施形態のいずれかと組み合わせることができる。

【0084】

既知の方法では、使用中に、デバイス１０は、ソース電圧Ｖ_Ｓ（例えば、接地基準電圧ＧＮＤ、すなわち、０Ｖ）をソースメタライゼーション２４に、したがってソース領域２０に印加することによってバイアスされ、一方、ドレイン電圧Ｖ_Ｄ（例えば、３０Ｖ～１７００Ｖ）がドレインメタライゼーション１８に、したがって基板１６に印加される。すなわち、ＭＯＳＦＥＴ１０’のソース端子とドレイン端子との間には、ドレイン－ソース電圧Ｖ_ＤＳが印加される。

【0085】

さらに、ゲート領域２３が、ゲート閾値電圧Ｖ_Ｇ，ｔｈよりも大きいゲート電圧Ｖ_Ｇにバイアスされ、ＭＯＳＦＥＴ１０’のチャネル領域１９’を通る電荷キャリア（ここでは電子）のそれぞれの流れを生成するとき、デバイス１０は導通状態にある。逆に、ゲート領域２３に印加されるゲート電圧Ｖ_Ｇがゲート閾値電圧Ｖ_Ｇ，ｔｈよりも低く、ＭＯＳＦＥＴ１０’のチャネル領域１９’を流れる電荷キャリアの生成を抑制するような場合、デバイス１０は禁止状態にある。

【0086】

したがって、デバイス１０の全体的な導通は、すべてのＭＯＳＦＥＴ１０’の関数であり、特に、各ＭＯＳＦＥＴ１０’の両方の電子流（それぞれがそれぞれのＭＯＳＦＥＴ部分１０’_ａ、１０’_ｂに対応する）の関数である。その結果、適切にバイアスされると、デバイス１０は、ＭＯＳＦＥＴ１０’のソース端子とドレイン端子との間にドレイン－ソース電流Ｉ_ＤＳを生成する。

【0087】

ドープポケット領域２５が、ドープポケット領域２５が存在しない既知の場合に対してデバイス１０のリンギング現象を低減し、例えば、ＭＯＳＦＥＴ１０’のスイッチング中のドレイン－ソース電圧Ｖ_ＤＳ及びドレイン－ソース電流Ｉ_ＤＳのオーバーシュートの振幅も７０～８０％低減することが確認されている。この有益な効果は、ＭＯＳＦＥＴ１０’におけるＰＴＯの確立によるものではなく、この現象とは無関係であることが確認されている。

【0088】

実際に、ドープポケット領域２５は、ソース端子とドレイン端子との動的容量結合を増加させ、したがって、ＭＯＳＦＥＴ１０’のスイッチング中のドレイン－ソース電圧Ｖ_ＤＳの振動の減少を可能にする。

【0089】

特に、図６Ａ～図６Ｆは、ドレイン－ソース電圧Ｖ_ＤＳが増加するときのＭＯＳＦＥＴ１０’のうちの１つの空乏領域２７の、動的段階中の挙動を示す。例として、図６Ａ～図６Ｆは、ＭＯＳＦＥＴ１０’のうちの１つの第１のＭＯＳＦＥＴ部分１０’_ａのみを示しているが、同様の考察が第２のＭＯＳＦＥＴ部分１０’_ｂ及びすべてのＭＯＳＦＥＴ１０’にも当てはまる。

【0090】

図６Ａ～図６Ｆに見られるように、ドレイン－ソース電圧Ｖ_ＤＳが増加するにつれて（図６Ａはドレイン－ソース電圧Ｖ_ＤＳの最小値の場合に対応し、図６Ｆはドレイン－ソース電圧Ｖ_ＤＳの最大値の場合に対応する）、空乏領域２７も拡大し、ソース領域２０から始まり、基板１６に向かって進む。言い換えれば、空乏領域２７は、ドレイン－ソース電圧Ｖ_ＤＳが増加するほど基板１６に向かってより多く延在する下側境界面２７’（空乏領域２７の軸Ｚに沿った下限に対応し、したがって、少数電荷キャリア、ここでは正孔が多数電荷キャリア、ここでは電子よりも大きいドリフト層１７の領域の下限に対応する）を有する。

【0091】

図６Ａ及び図６Ｂでは、空乏領域２７の下側境界面２７’は、下にあるドープポケット領域２５にまだ達しておらず、したがって、これは、電界の分布及び考慮されるＭＯＳＦＥＴ１０’内の正孔の分布に何の役割も持たない。換言すれば、空乏領域２７の下側境界面２７’は、ドープポケット領域２５の上方に延在する。

【0092】

図６Ｃにおいて、空乏領域２７は、ドープポケット領域２５にちょうど到達し、接触している。この場合、空乏領域２７の下側境界面２７’は、軸Ｚに沿って、ドープポケット領域２５の直下に移動する。言い換えれば、空乏領域２７は、ドープポケット領域２５の上に配置されたドリフト層１７の部分とドープポケット領域２５との両方を通って延在する。この場合、ソース領域２０とドープポケット領域２５との間に、実質的に垂直方向を有する正孔の流れが確立されることが確認されている。

【0093】

図６Ｄ～図６Ｆでは、空乏領域２７は、ドープポケット領域２５の下で基板１６に向かって次第に拡大する。換言すれば、ドープポケット領域２５と基板１６との間に軸Ｚに沿って介在する空乏領域２７の下側境界面２７’は、ドープポケット領域２５から離れ、基板１６に向かってますます移動する。同時に、ソース領域２０とドープポケット領域２５との間の正孔の流れが強まり、ソース領域２０とドープポケット領域２５との間の電気的結合が増大する。

【0094】

空乏領域２７がドープポケット領域２５を通って延在するようになるとき、ドレイン－ソース電圧Ｖ_ＤＳ及びドレイン－ソース電流Ｉ_ＤＳは、それらの経時的な変化率を、ＭＯＳＦＥＴ１０’の同じ他の電気的及び物理的パラメータによって低減することが確認されている。これにより、ドレイン－ソース電圧Ｖ_ＤＳ及びドレイン－ソース電流Ｉ_ＤＳは、ドープポケット領域２５が存在しない場合に対してより小さい最大振幅で経時的に振動し、したがって、リンギング効果を低減する。

【0095】

図７Ａ及び図７Ｂは、ＭＯＳＦＥＴ１０’のうちの１つについて、ＭＯＳＦＥＴ１０’がオン状態からオフ状態に切り替わるときのドレイン－ソース電圧Ｖ_ＤＳ及びドレイン－ソース電流Ｉ_ＤＳのそれぞれの経時的な傾向を示す（約ｔ＝ｔ＊＝０．１μｓ以下で示される）。特に、これは、それぞれの電気的特性を比較するために、ＭＯＳＦＥＴ１０’の１つ、及びドープポケット領域２５が存在しない既知のＭＯＳＦＥＴの両方について示されている。

【0096】

ｔ＝ｔ＊＝０．１μｓでスイッチングした後、過渡時間間隔が存在し、ドレイン－ソース電圧Ｖ_ＤＳ及びドレイン－ソース電流Ｉ_ＤＳは、それぞれの平均値に向かって収束する前に、それぞれの平均値の周辺で減衰して振動する（図７Ａ及び図７Ｂの例では、それぞれ約４００ Ｖ及び約０Ａ）。

【0097】

この過渡時間間隔の間、ドレイン－ソース電圧Ｖ_ＤＳ及びドレイン－ソース電流Ｉ_ＤＳの振動の振幅は、ドープポケット領域２５が存在する場合の方が、ドープポケット領域２５が存在しない既知の場合よりも小さい。

【0098】

さらに、ドープポケット領域２５の存在は、デバイス１０の他の電気的特性及び動作特性（例えば、降伏電圧、ドレイン－ソースオン抵抗、ＭＯＳＦＥＴ１０’の本体ダイオード電流）を著しく変更しないことが確認されている。

【0099】

リンギング低減の有効性は、一般に、ドープポケット領域２５の基板１６からの最小距離Ｄ_ｓが０（すなわち、Ｄｓ＝０μｍ）であるとき、したがってドープポケット領域２５が基板１６の上面１６ａと接触しているときに最大である。

【0100】

さらに、一般に、ドリフト層１７内のドープポケット領域２５の垂直位置は、ＭＯＳＦＥＴ１０’が動作するように設計され電気的に制御されるＭＯＳＦＥＴ１０’の回復電流の変化率ｄｉ／ｄｔに依存する。詳細には、回復電流は、直流電流が流れた後にドレイン－ソース電流が符号を変えるドレイン－ソース電圧の上昇段階の間の過渡時間間隔においてＭＯＳＦＥＴ１０’を流れる逆方向ドレイン－ソース電流である。回復電流の変化率ｄｉ／ｄｔはまた、ＭＯＳＦＥＴ１０’の静的又は動的レジームを示す（例えば、ｄｉ／ｄｔ＜１Ａ／ｎｓの場合は静的レジーム、ｄｉ／ｄｔより大きい値の場合は動的レジーム）。

【0101】

換言すれば、最小距離Ｄ_ｓと最小距離Ｄ_ｂとの第１の比Ｄ_ｓ／Ｄ_ｂの変化範囲（特にその上限）は、ＭＯＳＦＥＴ１０’の回復電流ｄｉ／ｄｔの変化率に依存する。これは、回復電流の変化率ｄｉ／ｄｔが増加するとき、ソース領域２０と基板１６との間の動的容量結合がリンギングの高い減衰を有するのに十分であることを保証し続けるために、ドープポケット領域２５が基板１６により近くなるという事実による。

【0102】

一実施形態によれば、ＭＯＳＦＥＴ１０’が、０Ａ／ｎｓ＜ｄｉ／ｄｔ≦１Ａ／ｎｓで動作するように構成されている場合、第１の比Ｄ_ｓ／Ｄ_ｂは、０％～約７０％（特に、約５０％～約７０％）である。

【0103】

一実施形態によれば、ＭＯＳＦＥＴ１０’が１Ａ／ｎｓ＜ｄｉ／ｄｔ≦２Ａ／ｎｓで動作するように構成されている場合、第１の比Ｄ_ｓ／Ｄ_ｂは、０％～約６０％（特に、約４０％～約６０％）である。

【0104】

一実施形態によれば、ＭＯＳＦＥＴ１０’が２Ａ／ｎｓ＜ｄｉ／ｄｔ≦３Ａ／ｎｓで動作するように構成されている場合、第１の比Ｄ_ｓ／Ｄ_ｂは、０％～約５０％（特に、約３０％～約５０％）である。

【0105】

一実施形態によれば、ＭＯＳＦＥＴ１０’が３Ａ／ｎｓ＜ｄｉ／ｄｔ≦４Ａ／ｎｓで動作するように構成されている場合、第１の比Ｄ_ｓ／Ｄ_ｂは、０％～約４０％（特に、約２０％～約４０％）である。

【0106】

一実施形態によれば、ＭＯＳＦＥＴ１０’が４Ａ／ｎｓ＜ｄｉ／ｄｔ≦５Ａ／ｎｓで動作するように構成されている場合、第１の比Ｄ_ｓ／Ｄ_ｂは、０％～約３０％（特に、約１０％～約３０％）である。

【0107】

一実施形態によれば、ＭＯＳＦＥＴ１０’が５Ａ／ｎｓ＜ｄｉ／ｄｔ≦６Ａ／ｎｓで動作するように構成されている場合、第１の比Ｄ_ｓ／Ｄ_ｂは、０％～約２０％である。

【0108】

一実施形態によれば、ＭＯＳＦＥＴ１０’が６Ａ／ｎｓ＜ｄｉ／ｄｔ≦７Ａ／ｎｓで動作するように構成されている場合、第１の比Ｄ_ｓ／Ｄ_ｂは、０％～約１０％である。

【0109】

一実施形態によれば、ＭＯＳＦＥＴ１０’がｄｉ／ｄｔ＞７Ａ／ｎｓで動作するように構成されている場合、第１の比Ｄ_ｓ／Ｄ_ｂは約０％に等しい。

【0110】

図８は、デバイス１０のさらなる実施形態を示している。特に、図８のデバイス１０は、高電力デバイスである（すなわち、例えば約１２００Ｖより高いドレイン－ソース電圧Ｖ_ＤＳで動作するように設計及び構成されている）。

【0111】

図８の例では、デバイス１０は、図１の実施形態と同様であり、２つのドープポケット領域２５が、各ＭＯＳＦＥＴ１０’に対して、軸Ｘに沿って互いに横方向に、軸Ｚに沿って同じ高さに存在する。それにもかかわらず、デバイス１０は、前述の実施形態のいずれかに同様に基づくことができ、したがって、以下の考察は、他の実施形態にも同様に適用される。

【0112】

特に、ドリフト層１７全体が第２のドーパント濃度を有する図１とは異なり、図８では、ドリフト層１７は、第１の導電型（ここではＮ型）及び第２のドーパント濃度を有する主ドリフト領域１７’と、第１の導電型（ここではＮ型）及び第２のドーパント濃度よりも高いバッファドーパント濃度を有するドリフトバッファ領域１７’’とを含む。言い換えれば、図１では、ドリフト層１７は、唯一のドリフト主領域１７’によって形成されているが、図８では、ドリフト層１７は、ドリフト主領域１７’及びドリフトバッファ領域１７’’によって形成されている。

【0113】

特に、ドリフトバッファ領域１７’’のバッファドーパント濃度は、第２のドーパント濃度よりも約２５％大きい値（すなわち、第２のドーパント濃度と第２のドーパント濃度の約２５％との合計）と約３×１０^１６ａｔ／ｃｍ^３との間であり、例えば、約１．３×１０^１６ａｔ／ｃｍ^３に等しい。その結果、バッファドーパント濃度は、第２のドーパント濃度よりも少なくとも約２５％高い。

【0114】

ドリフトバッファ領域１７’’は基板１６上に延在し、ドリフト主領域１７’はドリフトバッファ領域１７’’上に延在する。したがって、ドリフトバッファ領域１７’’は、軸Ｚに沿って、基板１６とドリフト主領域１７’との間に介在する。

【0115】

より詳細には、ドリフトバッファ領域１７’’は、軸Ｚに沿って互いに対向する上面１７’’ａ及び下面１７’’ｂ（基板１６の上面１６ａに接し、ドリフト層１７の下面１７ｂを画定する）を有し、ドリフト主領域１７’は、軸Ｚに沿って互いに対向する上面１７’ａ（ドリフト層１７の上面１７ａを画定する）及び下面１７’ｂ（ドリフトバッファ領域１７’’の上面１７’’ａに接する）を有する。

【0116】

ドリフトバッファ領域１７’’は軸Ｚに沿って最大厚さＳ_ｂを有し、ドリフト主領域１７’は軸Ｚに沿って最小厚さＳ_ｄを有し、これはドリフトバッファ領域１７’’の最大厚さＳ_ｂ以上である。特に、ドリフトバッファ領域１７’’及びドリフト主領域１７’は、軸Ｚに平行に実質的に一定である厚さＳ_ｂ及びＳ_ｄを有する。例えば、ドリフトバッファ領域１７’’の最大厚さＳ_ｂは、ドリフトバッファ領域１７’’の上面１７’’ａと下面１７’’ｂとの間で軸Ｚに沿って測定され、ドリフト主領域１７’の最小厚さＳ_ｄは、本体領域１９（詳細には、１つの本体領域１９の下面１９ｂ）とドリフト主領域１７’の下面１７’ｂとの間で軸Ｚに沿って測定される。

【0117】

一実施形態によれば、ドリフトバッファ領域１７’’の最大厚さＳ_ｂと本体領域１９の基板１６からの最小距離Ｄ_ｂとの間の比（又は第４の比）Ｓ_ｂ／Ｄ_ｂは、約３０％～約５０％（境界値を含む）であり、例えば約４０％に等しい。

【0118】

ドープポケット領域２５は、ドリフトバッファ領域１７’’内に完全に延在してもよいし、ドリフト主領域１７’内に完全に延在してもよいし、ドリフトバッファ領域１７’’内に部分的に延在し、かつドリフト主領域１７’内に部分的に延在してもよい。

【0119】

特に、ドリフト主領域１７’よりも高いドーピングを有するドリフトバッファ領域１７’’の存在が、ＭＯＳＦＥＴ１０’のスナッピー挙動を防止することが確認されている。

【0120】

実際、ドリフトバッファ領域１７’’は、そのより高いドーピングのために少数電荷キャリア（ここでは正孔）の再結合速度を増加させる。言い換えれば、ドリフト層１７内の正孔の平均寿命が短縮され、したがって、デバイス１０が高温（例えば、約１７０℃よりも高い温度）で動作する場合であっても、正孔は、基板１６に到達する前に再結合させられ、したがって、正孔が基板１６の上面１６ａに接触して突然再結合することを防止する。特に、ドリフトバッファ領域１７’’は、静的レジームにおいて、空乏領域２７の下側境界面２７’が基板１６の上面１６ａに達することを防止する。したがって、これは、ＭＯＳＦＥＴ１０’のスナッピー挙動を回避する。

【0121】

さらに、ドリフト層１７内のドリフトバッファ領域１７’’の存在は、デバイス１０の動作及び他の電気的パラメータ（例えば、ＭＯＳＦＥＴ１０’のオン抵抗及び降伏電圧）を著しく変更しないことが確認されている。特に、ドリフトバッファ領域１７’’のバッファドーパント濃度及び最大厚さＳ_ｂの値は、ＭＯＳＦＥＴ１０’のオン抵抗を実質的に変化させないように、前述の範囲内で選択される。

【0122】

本開示に従って行われる本開示の特徴の検討から、本開示がもたらす利点は明らかである。

【0123】

ドープポケット領域２５の存在は、デバイス１０のＭＯＳＦＥＴ１０’におけるリンギング現象が、ＭＯＳＦＥＴ１０’の「回復」段階中に効果的に低減されることを可能にするが、デバイス１０の他の電気的及び物理的特性を負の方向に変更することはない。

【0124】

さらに、この利点は、ＭＯＳＦＥＴ１０’のスイッチング速度を低下させることなく、デバイス１０の面積を増大させることなく、かつデバイス１０の外部に複雑な電子回路を追加することなく達成される。

【0125】

さらに、ドープポケット領域２５は、ドーピング種の注入又は「チャネリング」によってドリフト層１７内に形成されてもよい。これは、デバイス１０が簡単な方法で製造されることを可能にし、特にチャネリング技術に関して、ドープポケット領域２５のサイズの正確な制御及びデバイス１０の電気的特性の正確な制御を確実にする。

【0126】

さらに、ドリフトバッファ領域１７’’及びドリフト主領域１７’を含むドリフト層１７を使用することにより、デバイス１０のＭＯＳＦＥＴ１０’がスナッピー挙動を呈することが防止され、したがって、デバイス１０の電気的特性、動作及び信頼性が改善される。

【0127】

最後に、添付の特許請求の範囲において定義される本開示の範囲から逸脱することなく、本明細書で説明及び図示されるものに対して修正及び変形が行われ得ることは明らかである。例えば、記載された異なる実施形態は、さらなる解決策を提供するために互いに組み合わされてもよい。

【0128】

ドープポケット領域２５の形状、数及び配置は、前述したように、かつ前述した範囲内で変化してもよい。

【0129】

さらに、前述したことは、デバイス１０が単一の部分１０’_ａ又は１０’_ｂを有する（例えば、第１のＭＯＳＦＥＴ部分１０’ａのみを有する）単一のＭＯＳＦＥＴ１０’を含む場合にも適用される。

【0130】

さらに、それ自体公知の方法で、デバイス１０のドリフト層１７は、図９に示すように、電流拡散層（Current Spreading Layer、ＣＳＬ）４０を含むことができる。

【0131】

詳細には、図９は、例として、図１のものと同様のデバイス１０の実施形態を示す。それにもかかわらず、ＣＳＬ４０は、本明細書に記載される実施形態の各々において同様に存在し得る。

【0132】

ＣＳＬ４０は、本体領域１９がＣＳＬ４０内に収容される（例えば、完全に収容される）ように、半導体本体１５の上面１５ａから始まり基板１６に向かって、基板１６に達することなくドリフト層１７内に（特に、ドリフト主領域１７’内に）延在する。特に、ＣＳＬ４０は、軸Ｚに沿って、基板１６から、及びドリフトバッファ領域１７’’が存在する場合にはドリフトバッファ領域１７’’から、ある距離にある。

【0133】

例えば、軸Ｚに沿って本体領域１９の下で、ＣＳＬ４０は、約０．１μｍ又は０．２μｍに等しい厚さを有する。言い換えれば、ＣＳＬ４０は、軸Ｚに沿って互いに対向する上面４０ａ（ドリフト層１７の上面１７ａを形成する）及び下面４０ｂを有する。ＣＳＬ４０の下面４０ｂは、軸Ｚに沿って本体領域１９の下に延在し、軸Ｚに沿って本体領域１９の下面１９ｂから約０．１μｍ～０．２μｍだけ離れている。

【0134】

ＣＳＬ４０は、第１の導電型（ここではＮ型）を有し、第２のドーパント濃度よりも高いＣＳＬドーパント濃度（例えば、約１×１０^１７ａｔ／ｃｍ^３程度）を有する。

【0135】

知られているように、ＣＳＬ４０は、ドリフト層１７内のゲート構造２１の下を流れる電荷流の拡散を増大させ、均質化する。

【0136】

さらに、図１０Ａ及び図１０Ｂに示されるように、平面ＸＹにおけるドープポケット領域２５の形状は変化してもよい。

【0137】

特に、図１０Ａ及び１０Ｂは、デバイス１０の上面図（すなわち、平面ＸＹに平行な図）を示す。見やすくするために、図１０Ａ及び図１０Ｂは、半導体本体１５の上面１５ａのみを示し、半導体本体１５に埋め込まれたドープポケット領域２５を点線で示す。言い換えれば、先に説明したデバイス１０の他の要素（例えば、本体領域１９、ソース領域２０、ゲート構造２１など）は、図の理解を不明瞭にしないようにここでは示されていないが、それらは明らかに存在する。

【0138】

詳細には、図１０Ａは、前述したデバイス１０の実施形態を示し、ドープポケット領域２５は、軸Ｙに平行な主延在部と、軸Ｙに沿った本体領域１９の長さに実質的に等しい軸Ｙに沿った長さとを有するストリップの形状を有する。例えば、この図では、ドープポケット領域２５は、矩形形状を有する。

【0139】

それにもかかわらず、例えば図１０Ｂに示されるように、軸Ｙに平行なドープポケット領域２５の形状は異なっていてもよい。

【0140】

例えば、ドープポケット領域２５は、軸Ｙに平行に不連続であってもよい。

【0141】

特に、図１０Ｂは、ドープポケット領域２５が平面ＸＹに平行なマトリクス又は市松模様に配置されている場合を示す。マトリクスにおいて、ドープポケット領域２５は、（図１０Ａに示されるように）軸Ｙに平行な列に位置合わせされてもよく、又は軸Ｙに平行に互いに位置合わせされなくてもよい（例えば、ある行のドープポケット領域２５は、マトリクスにおいて当該行に隣接する２つの第１の隣接行のドープポケット領域２５に対して横方向にずらして配置されてもよく、マトリクスにおいてこれら２つの第１の隣接行に隣接する２つの行のドープポケット領域２５と軸Ｙに平行に位置合わせされてもよい）。

【0142】

平面ＸＹに平行に、これらのドープポケット領域２５は、（図１０Ｂに示されるような）長方形形状、正方形形状、円形形状、六角形形状などを有し得る。

【0143】

さらに、図１１に示すように、デバイス１０は、ドリフトバッファ領域１７’’及びドリフト主領域１７’を含むドリフト層１７を有してもよく、代わりにドープポケット領域２５を有しなくてもよい。ドープポケット領域２５が存在しないこの実施形態では、デバイス１０はスナッピー挙動を有さず、したがって、高電力で最適化された方法で動作することができる。

【0144】

エレクトロニクスデバイス（１０）は、第１の軸（Ｚ）に沿って互いに対向する上面（１５ａ）及び下面（１５ｂ）を有するシリコンカーバイド（ＳｉＣ）の半導体本体（１５）を含み、半導体本体（１５）は、半導体本体（１５）の下面（１５ｂ）から始まり半導体本体（１５）内に延在し、第１の導電型及び第１のドーパント濃度を有するドレイン基板（１６）と、半導体本体（１５）の上面（１５ａ）から始まりドレイン基板（１６）まで半導体本体（１５）内に延在し、第１の導電型及び第１のドーパント濃度よりも低い第２のドーパント濃度を有するドリフト層（１７）と、半導体本体（１５）の上面（１５ａ）から始まり、ドレイン基板（１６）から離れて半導体本体（１５）内に延在し、ドリフト層（１７）内に収容され、第１の導電型とは反対の第２の導電型を有する少なくとも１つの第１の本体領域（１９）と、半導体本体（１５）の上面（１５ａ）から始まり半導体本体（１５）内に延在し、ドリフト層（１７）から離間するように第１の本体領域（１９）内に収容され、第１の導電型を有する少なくとも１つの第１のソース領域（２０）と、を含み、エレクトロニクスデバイス（１０）は、第１のソース領域（２０）、第１の本体領域（１９）、ドリフト層（１７）及びドレイン基板（１６）とともに、第１のＭＯＳＦＥＴ（１０’）の第１のＭＯＳＦＥＴ部分（１０’ａ）を形成するように、半導体本体（１５）の上面（１５ａ）上に延在し、第１の軸（Ｚ）に沿って第１の本体領域（１９）上に重ね合わされた少なくとも１つの第１のゲート構造（２１）をさらに含み、半導体本体（１５）は、ドリフト層（１７）内に埋め込まれ、第２の導電型を有し、第１の軸（Ｚ）に沿って第１のソース領域（２０）及び／又は第１のゲート構造（２１）と少なくとも部分的に位置合わせされた少なくとも１つの第１のドープポケット領域（２５）をさらに含む、ものとして要約されてもよい。

【0145】

第１のドープポケット領域（２５）は、第１の軸（Ｚ）に沿ってドレイン基板（１６）から最小ドープポケット距離（Ｄ_ｓ）を有することができ、第１の本体領域（１９）は、第１の軸（Ｚ）に沿ってドレイン基板（１６）から最小本体距離（Ｄ_ｂ）を有することができ、最小ドープポケット距離（Ｄ_ｓ）と最小本体距離（Ｄ_ｂ）との間の第１の比（Ｄ_ｓ／Ｄ_ｂ）は、０％～７０％とすることができ、又は０％若しくは７０％に等しい。

【0146】

第１のＭＯＳＦＥＴ（１０’）が、０Ａ／ｎｓ～１Ａ／ｎｓ又は１Ａ／ｎｓに等しい回復電流の変化率（ｄｉ／ｄｔ）で動作するように構成されている場合、第１の比（Ｄ_ｓ／Ｄ_ｂ）は、０％～７０％であってもよく、又は０％若しくは７０％に等しくてもよい。第１のＭＯＳＦＥＴ（１０’）が、１Ａ／ｎｓ～２Ａ／ｎｓ又は２Ａ／ｎｓに等しい回復電流の変化率（ｄｉ／ｄｔ）で動作するように構成されている場合、第１の比（Ｄ_ｓ／Ｄ_ｂ）は、０％～６０％であってもよく、又は０％若しくは６０％に等しくてもよい。第１のＭＯＳＦＥＴ（１０’）が、２Ａ／ｎｓ～３Ａ／ｎｓ又は３Ａ／ｎｓに等しい回復電流の変化率（ｄｉ／ｄｔ）で動作するように構成されている場合、第１の比（Ｄ_ｓ／Ｄ_ｂ）は、０％～５０％であってもよく、又は０％若しくは５０％に等しくてもよい。第１のＭＯＳＦＥＴ（１０’）が、３Ａ／ｎｓ～４Ａ／ｎｓ又は４Ａ／ｎｓに等しい回復電流の変化率（ｄｉ／ｄｔ）で動作するように構成されている場合、第１の比（Ｄ_ｓ／Ｄ_ｂ）は、０％～４０％であってもよく、又は０％若しくは４０％に等しくてもよい。第１のＭＯＳＦＥＴ（１０’）が４Ａ／ｎｓ～５Ａ／ｎｓ又は５Ａ／ｎｓに等しい回復電流の変化率（ｄｉ／ｄｔ）で動作するように構成されている場合、第１の比（Ｄ_ｓ／Ｄ_ｂ）は、０％～３０％であってもよく、又は０％若しくは３０％に等しくてもよい。第１のＭＯＳＦＥＴ（１０’）が５Ａ／ｎｓ～６Ａ／ｎｓ又は６Ａ／ｎｓに等しい回復電流の変化率（ｄｉ／ｄｔ）で動作するように構成されている場合、第１の比（Ｄ_ｓ／Ｄ_ｂ）は、０％～２０％であってもよく、又は０％若しくは２０％に等しくてもよい。第１のＭＯＳＦＥＴ（１０’）が、６Ａ／ｎｓ～７Ａ／ｎｓ又は７Ａ／ｎｓに等しい回復電流の変化率（ｄｉ／ｄｔ）で動作するように構成されている場合、第１の比（Ｄ_ｓ／Ｄ_ｂ）は、０％～１０％であってもよく、又は０％若しくは１０％に等しくてもよい。第１のＭＯＳＦＥＴ（１０’）が、７Ａ／ｎｓ以上の回復電流の変化率（ｄｉ／ｄｔ）で動作するように構成されている場合、第１のドープポケット領域（２５）は、ドレイン基板（１６）と接触していてもよい。

【0147】

第１のドープポケット領域（２５）は、第１の軸（Ｚ）に直交する第２の軸（Ｘ）に沿って最大ドープポケット幅（Ｌ_ｓ）を有してもよく、第１のＭＯＳＦＥＴ（１０’）は、第２の軸（Ｘ）に沿って平均ＭＯＳＦＥＴ幅（Ｌ_ｍ）を有してもよく、最大ドープポケット幅（Ｌ_ｓ）と平均ＭＯＳＦＥＴ幅（Ｌ_ｍ）との間の第２の比（Ｌ_ｓ／Ｌ_ｍ）は、１５％～３０％であってもよく、又は１５％若しくは３０％に等しい。

【0148】

第１のドープポケット領域（２５）は、第１の軸（Ｚ）に沿って最大ドープポケット厚さ（Ｓ_ｓ）を有してもよく、最大ドープポケット厚さ（Ｓ_ｓ）と最小本体距離（Ｄ_ｂ）との間の第３の比（Ｓ_ｓ／Ｄ_ｂ）は、１０％～３０％であってもよく、又は１０％若しくは３０％に等しい。

【0149】

第１のドープポケット（２５）は、ドリフト層（１７）の第２のドーパント濃度よりも高いドープポケットドーパント濃度を有することができ、特に、１×１０^１７ａｔ／ｃｍ^３～５×１０^１７ａｔ／ｃｍ^３であってもよく、又は１×１０^１７ａｔ／ｃｍ^３若しくは５×１０^１７ａｔ／ｃｍ^３に等しくてもよい。

【0150】

第１のドープポケット領域（２５）は、第１の軸（Ｚ）に沿って、第１のソース領域（２０）と位置合わせされ、かつ第１のゲート構造（２１）に対してずらして配置され、又は第１のゲート構造（２１）と位置合わせされ、かつ第１のソース領域（２０）に対してずらして配置され、又は、第１のソース領域（２０）と部分的に位置合わせされ、かつ第１のゲート構造（２１）と部分的に位置合わせされてもよい。

【0151】

半導体本体（１５）は、半導体本体（１５）の上面（１５ａ）から始まり、ドレイン基板（１６）から離れて半導体本体（１５）内に延在し、第１の軸（Ｚ）に直交して第１の本体領域（１９）の側方にあり、第１の軸（Ｚ）に直交して第１の本体領域（１９）から離れており、ドリフト層（１７）内に収容され、第２の導電型を有する少なくとも１つの第２の本体領域（１９）と、半導体本体（１５）の上面（１５ａ）から始まり半導体本体（１５）内に延在し、ドリフト層（１７）から離間するように第２の本体領域（１９）内に収容され、第１の導電型を有する少なくとも１つの第２のソース領域（２０）と、をさらに含んでもよく、第１のゲート構造（２１）はまた、第２のソース領域（２０）、第２の本体領域（１９）、ドリフト層（１７）及びドレイン基板（１６）とともに、第１のＭＯＳＦＥＴ（１０’）の第２のＭＯＳＦＥＴ部分（１０’_ｂ）を形成するように、第２の本体領域（１９）上に第１の軸（Ｚ）に平行に重ね合わされ、半導体本体（１５）は、ドリフト層（１７）に埋め込まれ、第２の導電型を有し、第１の軸（Ｚ）に平行に、第２のソース領域（２０）及び／又は第１のゲート構造（２１）と少なくとも部分的に位置合わせされた少なくとも１つの第２のドープポケット領域（２５）をさらに含んでもよい。

【0152】

第１のドープポケット領域（２５）及び第２のドープポケット領域（２５）は、第１の軸（Ｚ）に直交して互いに少なくとも部分的に位置合わせされてもよく、又は第１の軸（Ｚ）に直交して互いに対してずらして配置されてもよい。

【0153】

半導体本体（１５）は、半導体本体（１５）の上面（１５ａ）から始まり半導体本体（１５）内に延在し、第２のソース領域（２０）の側方であってドリフト層（１７）及び第２のソース領域（２０）から離間するように第２の本体領域（１９）内に収容され、第１の導電型を有する少なくとも１つの第３のソース領域（２０）をさらに含んでもよく、エレクトロニクスデバイス（１０）は、第３のソース領域（２０）、第２の本体領域（１９）、ドリフト層（１７）及びドレイン基板（１６）とともに、第２のＭＯＳＦＥＴ（１０’）のそれぞれの第１のＭＯＳＦＥＴ部分（１０’_ａ）を形成するように、半導体本体（１５）の上面（１５ａ）の上に延在し、第１のゲート構造（２１）の側方にあり、第２の本体領域（１９）上に第１の軸（Ｚ）に平行に重ね合わされた少なくとも１つの第２のゲート構造（２１）をさらに含むことができ、半導体本体（１５）は、ドリフト層（１７）に埋め込まれ、第２の導電型を有し、第１の軸（Ｚ）に平行に、第３のソース領域（２０）及び／又は第２のゲート構造（２１）と少なくとも部分的に位置合わせされた少なくとも１つの第３のドープポケット領域（２５）をさらに含んでもよい。

【0154】

半導体本体（１５）は、ドリフト層（１７）に埋め込まれ、第２の導電型を有し、第１の軸（Ｚ）に沿って第１のドープポケット領域（２５）と少なくとも部分的に位置合わせされた少なくとも１つのさらなるドープポケット領域（２５）をさらに含んでもよい。

【0155】

ドリフト層（１７）は、ドリフト主領域（１７’）及びドリフトバッファ領域（１７’’）を含んでもよく、ドリフトバッファ領域（１７’’）は、ドリフト主領域（１７’）とドレイン基板（１６）との間に第１の軸（Ｚ）に沿って挿入され、ドリフト主領域（１７’）は、第１の導電型及び第２のドーパント濃度を有してもよく、ドリフトバッファ領域（１７’’）は、第１の導電型及び第２のドーパント濃度より高いバッファドーパント濃度を有してもよい。

【0156】

ドリフトバッファ領域（１７’’）のバッファドーパント濃度は、第２のドーパント濃度よりも２５％高い濃度から３×１０^１６ａｔ／ｃｍ^３の間であってもよく、又は第２のドーパント濃度よりも２５％高い濃度又は３×１０^１６ａｔ／ｃｍ^３に等しくてもよい。

【0157】

ドリフトバッファ領域（１７’’）は、第１の軸（Ｚ）に沿って最大厚さ（Ｓ_ｂ）を有してもよく、最大厚さ（Ｓ_ｂ）と最小本体距離（Ｄ_ｂ）との間の第４の比（Ｓ_ｂ／Ｄ_ｂ）は、３０％～５０％であってもよく、又は３０％若しくは５０％に等しい。

【0158】

装置は、エレクトロニクスデバイス（１０）を含むものとして要約することができる。

【0159】

上で説明される様々な実施形態を組み合わせて、さらなる実施形態を提供することができる。本明細書で言及された、及び／又は出願データシートに列挙された米国特許、米国特許出願公開、米国特許出願、外国特許、外国特許出願及び非特許刊行物のすべては、その全体が参照により本明細書に組み込まれる。実施形態の態様は、必要に応じて、様々な特許、出願、及び刊行物の概念を採用するように変更して、さらなる実施形態を提供することができる。

【0160】

これらの変更及び他の変更は、上記の詳細な説明に照らして実施形態に対して行うことができる。一般に、以下の特許請求の範囲において、使用される用語は、特許請求の範囲を本明細書及び特許請求の範囲に開示された特定の実施形態に限定するように解釈されるべきではなく、そのような特許請求の範囲が権利を与えられる均等物の全範囲とともにすべての可能な実施形態を含むように解釈されるべきである。したがって、特許請求の範囲は本開示によって限定されるものではない。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6A】

【図6B】

【図6C】

【図6D】

【図6E】

【図6F】

【図7A】

【図7B】

【図8】

【図9】

【図10A】

【図10B】

【図11】

【外国語明細書】