特開 2024-178563 半導体駆動回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024178563

(43)【公開日】2024-12-25

(54)【発明の名称】半導体駆動回路

(51)【国際特許分類】

   H03K 17/0812 20060101AFI20241218BHJP

   H02M 7/48 20070101ALI20241218BHJP

   H03K 17/08 20060101ALN20241218BHJP

   H03K 17/567 20060101ALN20241218BHJP

【ＦＩ】

H03K17/0812

H02M7/48 M

H03K17/08 Z

H03K17/567

【審査請求】未請求

【請求項の数】5

【出願形態】ＯＬ

(21)【出願番号】P 2023096784

(22)【出願日】2023-06-13

(71)【出願人】

【識別番号】000106276

【氏名又は名称】サンケン電気株式会社

(74)【代理人】

【識別番号】100083806

【弁理士】

【氏名又は名称】三好 秀和

(74)【代理人】

【識別番号】100101247

【弁理士】

【氏名又は名称】高橋 俊一

(74)【代理人】

【識別番号】100095500

【弁理士】

【氏名又は名称】伊藤 正和

(74)【代理人】

【識別番号】100098327

【弁理士】

【氏名又は名称】高松 俊雄

(72)【発明者】

【氏名】井上 隆

【テーマコード（参考）】

5H770

5J055

【Ｆターム（参考）】

5H770BA01

5H770DA03

5H770DA41

5H770HA02X

5H770HA09Z

5H770LB09

5J055AX34

5J055BX16

5J055CX20

5J055DX09

5J055DX56

5J055EX07

5J055EY01

5J055EY10

5J055EY12

5J055EY17

5J055EY21

5J055EZ10

5J055EZ14

5J055EZ25

5J055EZ31

5J055EZ40

5J055FX12

5J055GX01

5J055GX04

(57)【要約】

【課題】簡易な構成で、ソフトシャットダウンを実現することが可能な半導体駆動回路を提供する。
【解決手段】半導体駆動回路１００は、半導体素子を駆動するための半導体駆動回路１００である。半導体駆動回路１００は、入力信号を入力し、入力信号に基づいて、セット信号及びリセット信号を生成する制御回路１１０を備える、また、半導体駆動回路１００は、セット信号の立ち上がりエッジに応じて半導体素子の駆動信号をオンにし、リセット信号の立ち上がりエッジに応じて駆動信号をオフにする駆動信号回路１２０を備える。さらに、半導体駆動回路１００は、セット信号及びリセット信号が同時にオンになった場合に、セット信号及びリセット信号の立ち上がりエッジに応じて、駆動信号回路１２０により駆動信号をオフするよりも緩やかに、半導体素子の駆動信号をソフトターンオフさせるソフト遮断回路１３０を備える。
【選択図】図１

【特許請求の範囲】

【請求項1】

半導体素子を駆動するための半導体駆動回路であって、
入力信号を入力し、前記入力信号に基づいて、セット信号及びリセット信号を生成する制御回路と、
前記セット信号の立ち上がりエッジに応じて前記半導体素子の駆動信号をオンにし、前記リセット信号の立ち上がりエッジに応じて前記駆動信号をオフにする駆動信号回路と、
前記セット信号及び前記リセット信号が同時にオンになった場合に、前記セット信号及び前記リセット信号の立ち上がりエッジに応じて、前記駆動信号回路により前記駆動信号をオフするよりも緩やかに、前記半導体素子の前記駆動信号をソフトターンオフさせるソフト遮断回路と、を備える、半導体駆動回路。

【請求項2】

前記ソフト遮断回路による前記ソフトターンオフに要する時間は、前記駆動信号回路により前記駆動信号をオフにする時間に比べ、少なくとも３倍の時間を要する、請求項１に記載の半導体駆動回路。

【請求項3】

前記制御回路は、アラート信号を入力し、前記アラート信号がオンの場合に、前記セット信号及び前記リセット信号を同時にオンにする、請求項１又は２に記載の半導体駆動回路。

【請求項4】

前記制御回路は、
前記入力信号及び前記アラート信号に基づいて、パルスセット信号、パルスアラート信号、及びパルスリセット信号を生成するパルス生成部と、
前記パルスセット信号又は前記パルスアラート信号に基づいて、前記セット信号を生成するセット信号生成回路と、
前記パルスリセット信号又は前記パルスアラート信号に基づいて、前記リセット信号を生成するリセット信号生成回路と、を備える、請求項３に記載の半導体駆動回路。

【請求項5】

前記制御回路は、
前記入力信号に対して所定の時間、フィルタ処理を行うフィルタ回路と、
前記入力信号の立ち上がりエッジに応じて第１パルスセット信号を出力し、前記入力信号の立ち下がりエッジに応じて第１パルスリセット信号を出力する第１パルス変換回路と、
前記フィルタ回路の出力信号の立ち上がりエッジに応じて第２パルスセット信号を出力し、前記フィルタ回路の出力信号の立ち下がりエッジに応じて第２パルスリセット信号を出力する第２パルス変換回路と、
前記第１パルスリセット信号及び前記第２パルスリセット信号の論理和信号を出力する論理和回路と、
前記論理和信号の立ち上がりエッジに応じて、ＴＦＦ出力信号のオンオフを反転させるＴＦＦ回路と、
前記第１パルスセット信号の立ち上がりエッジに応じて、前記ＴＦＦ出力信号を遅延させて第１遅延信号を出力する第１ＤＦＦ回路と、
前記第１パルスリセット信号の立ち上がりエッジに応じて、前記第１遅延信号を遅延させて第２遅延信号を出力する第２ＤＦＦ回路と、
前記第２遅延信号の立ち上がりエッジに応じて、パルスアラート信号を生成する第３パルス変換回路と、
前記第２パルスリセット信号又は前記パルスアラート信号に基づいて、前記リセット信号を生成するリセット信号生成回路と、
前記第２パルスセット信号又は前記パルスアラート信号に基づいて、前記セット信号を生成するセット信号生成回路と、を備え、
前記入力信号は、前記半導体駆動回路の異常検知時に、前記フィルタ回路の時定数より短い時間でオン、オフ、及びオンと変化するパルス波が印加される信号である、請求項１又は２に記載の半導体駆動回路。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体駆動回路に関する。

【背景技術】

【0002】

従来、パワー半導体素子を用いてモータ等の負荷を制御する装置において、パワー半導体素子と、それらを制御する集積回路チップとを単一のパッケージ内に組み込んだパワーモジュールに関する技術が存在する。このパワーモジュールの出力端子に過電流や短絡等の異常が発生した場合、異常検知信号をパワーモジュール内部に伝達し出力素子の遮断（ターンオフ）処理を行うことで、パワーモジュール等を保護する技術が提案されている。特許文献１には、半導体デバイス駆動回路が開示されている。特許文献１に開示された半導体デバイス駆動回路は、エラー発生時に半導体スイッチング素子のゲート電圧を緩やかに低下させることで、緩やかに半導体スイッチング素子を遮断し、短絡保護を行う。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】国際公開第２０１７／０９８６２４号

【発明の概要】

【発明が解決しようとする課題】

【0004】

特許文献１に開示された半導体デバイス駆動回路においては、不飽和電圧検知回路で検知したエラー信号を一旦、第２レベルシフト主回路で高電位エラー信号にレベルシフトさせる必要がある。しかし、第２レベルシフト主回路で示されるようなレベルシフト回路は、一般的に多くの半導体素子を必要とし、そのため、回路規模が増大する。

【0005】

本発明は、このような従来技術が有する課題に鑑みてなされたものである。そして本発明の目的は、簡易な構成で、ソフトシャットダウンを実現することが可能な半導体駆動回路を提供することにある。

【課題を解決するための手段】

【0006】

本発明の態様に係る半導体駆動回路は、半導体素子を駆動するための半導体駆動回路であって、入力信号を入力し、入力信号に基づいて、セット信号及びリセット信号を生成する制御回路と、セット信号の立ち上がりエッジに応じて半導体素子の駆動信号をオンにし、リセット信号の立ち上がりエッジに応じて駆動信号をオフにする駆動信号回路と、セット信号及びリセット信号が同時にオンになった場合に、セット信号及びリセット信号の立ち上がりエッジに応じて、駆動信号回路により駆動信号をオフするよりも緩やかに、半導体素子の駆動信号をソフトターンオフさせるソフト遮断回路と、を備える。

【発明の効果】

【0007】

本発明によれば、簡易な構成で、ソフトシャットダウンを実現することが可能な半導体駆動回路を提供することができる。

【図面の簡単な説明】

【0008】

【図1】図１は第１の実施形態に係る半導体駆動回路の構成を示す図である。

【図2】図２は第１の実施形態に係る半導体駆動回路の動作について説明するためのタイミングチャートである。

【図3】図３は、第１の実施形態に係る半導体駆動回路に設けられた制御回路の概略示す回路図である。

【図4】図４は、第１の実施形態に係る半導体駆動回路に設けられた制御回路の動作について説明するためのタイミングチャートである。

【図5】図５は、第２の実施形態に係る半導体駆動回路の構成を示す図である。

【図6】図６は、第２の実施形態に係る半導体駆動回路に設けられた制御回路の概略示す回路図である。

【図7】図７は、第２の実施形態に係る半導体駆動回路に設けられた制御回路の動作について説明するためのタイミングチャートである。

【発明を実施するための形態】

【0009】

以下、本発明のいくつかの実施形態に係る半導体駆動回路１００を、図面を参照しながら詳細に説明する。各実施形態に係る駆動回路の図中の同一又は相当部分には、同一符号を付してその説明を省略する。

【0010】

（第１の実施形態）
図１は、第１の実施形態に係る半導体駆動回路１００の構成を示す図である。本実施形態に係る半導体駆動回路１００は、負荷（三相モータ３００）を駆動する装置である。図１に示す例においては、電源４００から供給される三相モータ３００のＵ端子への電力を制御する半導体駆動回路１００の構成を示している。なお、Ｖ端子及びＷ端子に電力を供給する半導体駆動回路１００は、図１に示す回路と同じ構成となるため、ここでは図示及び説明を省略する。

【0011】

半導体駆動回路１００は、ハイサイド半導体素子ＱＨと、ローサイド半導体素子ＱＬと、ハイサイド駆動ＩＣチップＨＳＤＩＣと、ローサイド駆動ＩＣチップＬＳＤＩＣと、を備える。半導体駆動回路１００は、コントロールＩＣ２００からの制御信号に基づいて動作する。本実施形態において、ハイサイド半導体素子ＱＨ及びローサイド半導体素子ＱＬはパワー半導体素子であり、ゲート端子がそれぞれハイサイド駆動ＩＣチップＨＳＤＩＣ及びローサイド駆動ＩＣチップＬＳＤＩＣと接続される。パワー半導体素子は、例えば、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）であってもよい。なお、本実施形態において、ハイサイド半導体素子ＱＨは、半導体素子に相当する。

【0012】

コントロールＩＣ２００は、半導体駆動回路１００を制御する回路であり、ハイサイド駆動ＩＣチップＨＳＤＩＣ及びローサイド駆動ＩＣチップＬＳＤＩＣに、制御信号を伝達する。また、コントロールＩＣ２００は、ローサイド駆動ＩＣチップＬＳＤＩＣから伝達された異常に関する情報を取得し、ハイサイド駆動ＩＣチップＨＳＤＩＣに伝達する。なお、第１の実施形態において、ハイサイド駆動ＩＣチップＨＳＤＩＣへの異常情報の伝達は、アラート信号Ａｌｅｒｔにより行われる。ハイサイド駆動ＩＣチップＨＳＤＩＣ及びローサイド駆動ＩＣチップＬＳＤＩＣは、それぞれ電源端子ＶＣＣＨＵ、ＶＣＣＬに供給される電力で駆動する。

【0013】

半導体駆動回路１００は、ハイサイド駆動ＩＣチップＨＳＤＩＣ及びローサイド駆動ＩＣチップＬＳＤＩＣから、ハイサイド半導体素子ＱＨ及びローサイド半導体素子ＱＬのゲートに駆動信号を送ることで、三相モータ３００を制御する。

【0014】

ハイサイド駆動ＩＣチップＨＳＤＩＣは、低電圧領域ＬＡに制御回路１１０を備え、高電圧領域ＨＡに、レベルシフタ、駆動信号回路１２０、及びソフト遮断回路１３０を備える。なお、ハイサイド駆動ＩＣチップＨＳＤＩＣ及びローサイド駆動ＩＣチップＬＳＤＩＣは、１チップに収められてもよく、あるいは、ハイサイドとローサイドとでチップが分かれて構成されてもよい。

【0015】

ローサイド駆動ＩＣチップＬＳＤＩＣは、図１に示すように、ローサイド半導体素子ＱＬを駆動するための、ローサイド側制御回路１４１及びローサイド側駆動回路１４２を備える。また、ローサイド駆動ＩＣチップＬＳＤＩＣは、電流検出端子ｓｅｎｓｅにおいて検出された異常に関する情報をコントロールＩＣ２００に伝達させるための、半導体素子１４３及び比較器１４４を備える。

【0016】

制御回路１１０は、入力信号ＨＩＮを入力し、入力信号ＨＩＮに基づいて、セット信号Ｓｅｔ及びリセット信号Ｒｅｓｅｔを生成する。また、制御回路１１０は、コントロールＩＣ２００からアラート信号Ａｌｅｒｔを入力し、アラート信号Ａｌｅｒｔがオンの場合に、セット信号Ｓｅｔ及びリセット信号Ｒｅｓｅｔを同時にオンにする。なお、本実施形態において、セット信号Ｓｅｔ及びリセット信号Ｒｅｓｅｔの同時オンは、時間的に完全にオンするタイミングが一致されるものに限定されない。例えば、後述の駆動信号回路１２０及びソフト遮断回路１３０で、同時にオンさせたことが検出されるタイミングであれば、セット信号Ｓｅｔ及びリセット信号Ｒｅｓｅｔの同時オンのタイミングにおける微小な時間のズレを含んでもよい。

【0017】

駆動信号回路１２０は、セット信号Ｓｅｔの立ち上がりエッジに応じてハイサイド半導体素子ＱＨの駆動信号ＨＯをオンにし、リセット信号Ｒｅｓｅｔの立ち上がりエッジに応じて駆動信号ＨＯをオフにする。また、駆動信号回路１２０は。セット信号Ｓｅｔ及びリセット信号Ｒｅｓｅｔが同時にオンされた場合には、駆動信号ＨＯをオフにする。なお、本明細書において、駆動信号回路１２０による駆動信号ＨＯのオフを、後述のソフトターンオフと区別するために、「通常のターンオフ」と称する場合がある。

【0018】

ソフト遮断回路１３０は、セット信号Ｓｅｔ及びリセット信号Ｒｅｓｅｔの立ち上がりエッジに応じて、ハイサイド半導体素子ＱＨをソフトシャットダウンさせるための駆動信号ＨＯを生成する。具体的には、ソフト遮断回路１３０は、セット信号Ｓｅｔ及びリセット信号Ｒｅｓｅｔが同時にオンされた場合には、ハイサイド半導体素子ＱＨをソフトシャットダウンさせるための駆動信号ＨＯを生成する。すなわち、ソフト遮断回路１３０は、セット信号Ｓｅｔ及びリセット信号Ｒｅｓｅｔが同時にオンになった場合に、セット信号Ｓｅｔ及びリセット信号Ｒｅｓｅｔの立ち上がりエッジに応じて、駆動信号ＨＯをソフトターンオフさせる。このソフト遮断回路１３０によるソフトターンオフは、駆動信号回路１２０により駆動信号ＨＯをオフするよりも緩やかに、駆動信号ＨＯをオフさせるものである。

【0019】

本実施形態において、ソフトターンオフに要する時間は、駆動信号回路１２０により駆動信号ＨＯをオフにする時間に比べ、少なくとも３倍の時間を要する。なお、本実施形態においてソフトターンオフに要する時間が、駆動信号回路１２０によってターンオフされる時間より少なくとも３倍を要する形態は、本実施形態の構成を限定するものではない。例えば、ソフトターンオフに要する時間が、駆動信号回路１２０によってターンオフされる時間より３倍～１０倍程度の時間が掛かる構成であってもよい。

【0020】

また、セット信号Ｓｅｔ及びリセット信号Ｒｅｓｅｔが同時にオンとなる場合には、上述の通り、駆動信号ＨＯは、駆動信号回路１２０による通常のターンオフ及びソフト遮断回路１３０によりソフトターンオフが実施される。この場合、ソフトターンオフは、通常のターンオフ動作の少なくとも３倍の時間を要するため、実際にハイサイド半導体素子ＱＨのゲート電圧が遮断されるのは、ソフトターンオフが完了したタイミングとなる。

【0021】

図２は第１の実施形態に係る半導体駆動回路１００の動作について説明するためのタイミングチャートである。

【0022】

まず、図２の期間Ｔ１（時刻ｔ１～時刻ｔ３）に示す通常のターンオンの動作は、ハイサイドの入力信号ＨＩＮの立ち上がりエッジに応じて制御回路１１０でセット信号Ｓｅｔが生成される（時刻ｔ２）。制御回路１１０で生成されたセット信号Ｓｅｔは、レベルシフトされ駆動信号回路１２０及びソフト遮断回路１３０に伝達される。駆動信号回路１２０は、伝達されたセット信号Ｓｅｔに基づいて、ハイサイド半導体素子ＱＨのゲート駆動信号である駆動信号ＨＯを「Ｌ」（オフ）から「Ｈ」（オン）に遷移させる（時刻ｔ２～時刻ｔ３）。なお、ソフト遮断回路１３０は、時刻ｔ２において、リセット信号Ｒｅｓｅｔがオフであるため、このタイミングではソフトターンオフの処理を行わない。

【0023】

また、図２の期間Ｔ２（時刻ｔ４～時刻ｔ６）に示す通常のターンオフの動作は、入力信号ＨＩＮの立ち下がりエッジに応じて、制御回路１１０でリセット信号Ｒｅｓｅｔが生成される（時刻ｔ５）。制御回路１１０で生成されたリセット信号Ｒｅｓｅｔは、レベルシフトされ駆動信号回路１２０に伝達される。駆動信号回路１２０は、伝達されたリセット信号Ｒｅｓｅｔに基づいて、ハイサイド半導体素子ＱＨのゲート駆動信号である駆動信号ＨＯを「Ｈ」（オン）から「Ｌ」（オフ）に遷移させる（時刻ｔ５～時刻ｔ６）。なお、ソフト遮断回路１３０は、時刻ｔ２において、セット信号Ｓｅｔがオフであるため、このタイミングではソフトターンオフの処理を行わない。

【0024】

次に図２の期間Ｔ３（時刻ｔ１０～時刻ｔ１４）に示す異常が発生した場合の半導体駆動回路１００の動作について説明する。半導体駆動回路１００の出力素子であるハイサイド半導体素子ＱＨ又はローサイド半導体素子ＱＬに、例えば過電流等の異常が発生した場合に、その過電流はローサイド半導体素子ＱＬの電流検出端子ｓｅｎｓｅにより検知される。

【0025】

電流検出端子ｓｅｎｓｅから異常であることがローサイド駆動ＩＣチップＬＳＤＩＣに伝達され、異常であることを示す情報がローサイド駆動ＩＣチップＬＳＤＩＣの異常検出出力端子ＦＯから、コントロールＩＣ２００に伝達される。

【0026】

その後、コントロールＩＣ２００は、異常検出出力端子ＦＯから伝達された情報に基づいて、ハイサイド駆動ＩＣチップＨＳＤＩＣの異常検知信号端子（アラート信号Ａｌｅｒｔ）が「Ｌ」から「Ｈ」に遷移する形で異常検知信号が伝達される。

【0027】

制御回路１１０は、アラート信号Ａｌｅｒｔの立ち上がりエッジにより、セット信号Ｓｅｔ及びリセット信号Ｒｅｓｅｔの両方に対して、同時に信号パルスが生成する。このセット信号Ｓｅｔ及びリセット信号Ｒｅｓｅｔの両方がレベルシフトされ、駆動信号回路１２０及びソフト遮断回路１３０に伝達される。

【0028】

ソフト遮断回路１３０は、セット信号Ｓｅｔ及びリセット信号Ｒｅｓｅｔに基づいて、通常より緩やかにターンオフするような、なだらかな立ち下がりで「Ｈ」（オン）から「Ｌ」（オフ）に遷移させる（時刻ｔ１３～時刻ｔ１４）。また、駆動信号回路１２０は、リセット信号Ｒｅｓｅｔに基づいて、ハイサイド半導体素子ＱＨの駆動信号ＨＯを通常のタイミングで「Ｈ」（オン）から「Ｌ」（オフ）に遷移させる。ここで、駆動信号ＨＯは、駆動信号回路１２０及びソフト遮断回路１３０により、「Ｌ」（オフ）に遷移されるが、ソフト遮断回路１３０によって、緩やかに「Ｈ」（オン）から「Ｌ」（オフ）に遷移される。

【0029】

このように、半導体駆動回路１００は、異常が発生した場合、ハイサイド半導体素子ＱＨの駆動信号ＨＯをソフトターンオフすることにより、ハイサイド半導体素子ＱＨがソフトシャットダウンされ、遮断時に出力端子に発生するサージ電圧を低減することができる。

【0030】

図３は、第１の実施形態に係る半導体駆動回路１００に設けられた制御回路１１０の概略示す回路図である。図３に示すように、制御回路１１０は、パルス生成部１１１と、セット信号生成回路１１２ａと、リセット信号生成回路１１２ｂと、を含んで構成される。

【0031】

パルス生成部１１１は、入力信号ＨＩＮ及びアラート信号Ａｌｅｒｔに基づいて、パルスセット信号Ｐ＿Ｓｅｔ、パルスアラート信号Ｐ＿Ａｌｅｒｔ、及びパルスリセット信号Ｐ＿Ｒｅｓｅｔを生成する。

【0032】

セット信号生成回路１１２ａは、パルスセット信号Ｐ＿Ｓｅｔ又はパルスアラート信号Ｐ＿Ａｌｅｒｔに基づいて、セット信号Ｓｅｔを生成する。具体的には、セット信号生成回路１１２ａは、図３に示すように、論理和回路で構成され、パルスセット信号Ｐ＿Ｓｅｔと、パルスアラート信号Ｐ＿Ａｌｅｒｔとの論理和により、セット信号Ｓｅｔを生成する。

【0033】

リセット信号生成回路１１２ｂは、パルスリセット信号Ｐ＿Ｒｅｓｅｔ又はパルスアラート信号Ｐ＿Ａｌｅｒｔに基づいて、リセット信号Ｒｅｓｅｔを生成する。具体的には、リセット信号生成回路１１２ｂは、図３に示すように、論理和回路で構成され、パルスリセット信号Ｐ＿Ｒｅｓｅｔと、パルスアラート信号Ｐ＿Ａｌｅｒｔとの論理和により、リセット信号Ｒｅｓｅｔを生成する。

【0034】

図４は、第１の実施形態に係る半導体駆動回路１００に設けられた制御回路１１０の動作について説明するためのタイミングチャートである。

【0035】

図４の時刻ｔ１における入力信号ＨＩＮの立ち上がりエッジに応じて、パルス生成部１１１は、パルスセット信号Ｐ＿Ｓｅｔを生成する。また、セット信号生成回路１１２ａは、パルスセット信号Ｐ＿Ｓｅｔに応じて、セット信号Ｓｅｔを出力する。

【0036】

図４の時刻ｔ２における入力信号ＨＩＮの立ち下がりエッジに応じて、パルス生成部１１１は、パルスリセット信号Ｐ＿Ｒｅｓｅｔを生成する。また、リセット信号生成回路１１２ｂは、パルスリセット信号Ｐ＿Ｒｅｓｅｔに応じて、リセット信号Ｒｅｓｅｔを出力する。

【0037】

図４の時刻ｔ３における入力信号ＨＩＮの立ち上がりに基づく動作については、上述の時刻ｔ１における動作と同じとなるため、ここでは説明を省略する。

【0038】

図４の時刻ｔ４におけるアラート信号Ａｌｅｒｔの立ち上がりエッジに応じて、パルス生成部１１１は、パルスアラート信号Ｐ＿Ａｌｅｒｔを生成する。また、セット信号生成回路１１２ａ及びリセット信号生成回路１１２ｂは、パルスアラート信号Ｐ＿Ａｌｅｒｔ信号に応じて、セット信号Ｓｅｔ及びリセット信号Ｒｅｓｅｔを出力する。

【0039】

上述の通り、第１の実施形態に係る半導体駆動回路１００は、半導体素子を駆動するための半導体駆動回路１００である。半導体駆動回路１００は、入力信号ＨＩＮを入力し、入力信号ＨＩＮに基づいて、セット信号及びリセット信号を生成する制御回路１１０を備える。また、半導体駆動回路１００は、セット信号の立ち上がりエッジに応じて半導体素子の駆動信号をオンにし、リセット信号の立ち上がりエッジに応じて駆動信号をオフにする駆動信号回路１２０を備える。さらに、半導体駆動回路１００は、セット信号及びリセット信号が同時にオンになった場合に、セット信号及びリセット信号の立ち上がりエッジに応じて、半導体素子の駆動信号をソフトターンオフさせるソフト遮断回路１３０を備える。また、ソフト遮断回路１３０は、駆動信号回路１２０により駆動信号をオフするよりも緩やかに、半導体素子の駆動信号をソフトターンオフさせる。

【0040】

これにより、半導体駆動回路１００は、異常検出信号に対して、電圧を高電圧にレベルシフトさせるレベルシフタを設ける必要がなく、回路の小規模化を図ることが可能となる。すなわち、第１の実施形態に係る半導体駆動回路１００は、簡易な構成で、ソフトシャットダウンを実現することが可能となる。

【0041】

また、半導体駆動回路１００のソフト遮断回路１３０によるソフトターンオフに要する時間は、駆動信号回路１２０により駆動信号をオフにする時間に比べ、少なくとも３倍の時間を要してもよい。これにより、半導体駆動回路１００は、緩やかに半導体素子を遮断することが可能となり、遮断時に出力端子に発生するサージ電圧を低減することが可能となる。

【0042】

また、半導体駆動回路１００の制御回路１１０は、アラート信号Ａｌｅｒｔを入力し、アラート信号Ａｌｅｒｔがオンの場合に、セット信号Ｓｅｔ及びリセット信号Ｒｅｓｅｔを同時にオンにしてもよい。これにより半導体駆動回路１００は、制御回路１１０から駆動信号回路１２０及びソフト遮断回路１３０へのアラート信号の経路を設ける必要がない。すなわち、半導体駆動回路１００は、アラート信号の電圧を高電圧にレベルシフトさせるレベルシフタを設ける必要がなく、回路の小規模化を図ることが可能となる。

【0043】

さらに、制御回路１１０は、入力信号ＨＩＮ及びアラート信号Ａｌｅｒｔに基づいて、パルスセット信号Ｐ＿Ｓｅｔ、パルスアラート信号Ｐ＿Ａｌｅｒｔ、及びパルスリセット信号Ｐ＿Ｒｅｓｅｔを生成するパルス生成部１１１を備えてもよい。また、制御回路１１０は、パルスセット信号Ｐ＿Ｓｅｔ又はパルスアラート信号Ｐ＿Ａｌｅｒｔに基づいて、セット信号Ｓｅｔを生成するセット信号生成回路１１２ａを備えてもよい。さらに、制御回路１１０は、パルスリセット信号Ｐ＿Ｒｅｓｅｔ又はパルスアラート信号Ｐ＿Ａｌｅｒｔに基づいて、リセット信号Ｒｅｓｅｔを生成するリセット信号生成回路１１２ｂを備えてもよい。これにより、半導体駆動回路１００は、簡易な構成で、アラート信号Ａｌｅｒｔの立ち上がりエッジに応じて、セット信号Ｓｅｔ及びリセット信号Ｒｅｓｅｔを同時にオンさせる回路を構成し、小規模化を図ることが可能となる。

【0044】

（第２の実施形態）
以上の通り、具体的な実施形態を一つ説明したが、上述した実施形態は例示であって実施形態を限定するものではない。例えば、上述の実施形態では、コントロールＩＣ２００から入力したアラート信号Ａｌｅｒｔに基づいて、セット信号Ｓｅｔ及びリセット信号Ｒｅｓｅｔの両方を同時に立ち上げる形態について例示した。

【0045】

ここではさらに、異常検出時にフィルタ回路１１３のフィルタ時定数より短い間隔でオン、オフ、及びオンと変化するパルス波を入力信号ＨＩＮに印加させる第２の実施形態に係る半導体駆動回路１００について、第１の実施形態と異なる構成について説明する。

【0046】

図５は、第２の実施形態に係る半導体駆動回路１００の構成を示す図である。第２の実施形態に係る半導体駆動回路１００は、コントロールＩＣ２００から半導体駆動回路１００に伝達されるアラート信号Ａｌｅｒｔが存在しない点で、図１に示す第１の実施形態に係る半導体駆動回路１００の構成と異なる。

【0047】

図６は、第２の実施形態に係る半導体駆動回路１００に設けられた制御回路１１０の概略示す回路図である。図６に示すように、第２の実施形態に係る制御回路１１０は、フィルタ回路１１３と、第１パルス変換回路１１４ａと、第２パルス変換回路１１４ｂと、第３パルス変換回路１１４ｃと、論理和回路１１２ｃと、を備える。また、第２の実施形態に係る制御回路１１０は、ＴＦＦ回路１１５と、第１ＤＦＦ回路１１６ａと、第２ＤＦＦ回路１１６ｂと、セット信号生成回路１１２ｅと、リセット信号生成回路１１２ｄと、を備える。

【0048】

フィルタ回路１１３は、入力信号ＨＩＮに対して所定の時間、フィルタ処理を行う。一般的に、ハイサイド半導体素子ＱＨのようなパワーモジュールへの駆動信号はノイズ等の影響をなくすため、フィルタ処理を実施し、遅延させたあと、セット信号Ｓｅｔやリセット信号Ｒｅｓｅｔを出力する。そのため、フィルタ回路１１３の時定数より短い時間で、フィルタ回路１１３に入力する信号が「Ｈ」→「Ｌ」→「Ｈ」と変化した場合、フィルタ処理の後のパルス波形は発生せず、それにより、ノイズ波形による誤動作を防ぐことができる。

【0049】

このフィルタ回路１１３における処理について、図７のタイミングチャートを用いて具体的に説明する。図７は、第２の実施形態に係る半導体駆動回路１００の動作について説明するためのタイミングチャートである。図７の時刻ｔ１における入力信号ＨＩＮの立ち上がりエッジに応じて、フィルタ回路１１３及び後述の第２パルス変換回路１１４ｂを介して、時刻ｔ２のタイミングで第２パルスセット信号Ｐ２＿Ｓｅｔが生成される。同様に、図７の時刻ｔ３における入力信号ＨＩＮの立ち下がりエッジに応じて、フィルタ回路１１３及び後述の第２パルス変換回路１１４ｂを介して、時刻ｔ４のタイミングで第２パルスリセット信号Ｐ２＿Ｒｅｓｅｔが生成される。

【0050】

図７に示すように、フィルタ回路１１３及び第２パルス変換回路１１４ｂを介して生成された第２パルスセット信号Ｐ２＿Ｓｅｔ及び第２パルスリセット信号Ｐ２＿Ｒｅｓｅｔは、所定の時間だけ遅延して生成される。

【0051】

一方で、図７に示す時刻ｔ８から時刻ｔ９に示されるように、フィルタ回路１１３に入力させる入力信号ＨＩＮがフィルタ時定数より短い期間（図中、期間（ｉ））で「Ｈ」→「Ｌ」→「Ｈ」と変化した場合、ノイズ除去と同様に処理される。すなわち、時刻ｔ８～時刻ｔ９の入力信号ＨＩＮの変化に応じては、第２パルスセット信号Ｐ２＿Ｓｅｔ及び第２パルスリセット信号Ｐ２＿Ｒｅｓｅｔは、図７において、「×」で示すように、生成されない。

【0052】

また、第２の実施形態に係る半導体駆動回路１００の制御回路１１０においては、入力信号ＨＩＮを、フィルタ回路１１３を介さずに第１パルス変換回路１１４ａでパルス変換した信号としても用いる。これにより、第２の実施形態に係る半導体駆動回路１００は、上述のようなごく短い時間の入力信号ＨＩＮのパルス波形入力を、異常検知時の信号として半導体駆動回路１００に認識させることができる。すなわち、第２の実施形態に係る半導体駆動回路１００は、異常検知時の専用の信号（端子）を用いないことで、回路を小型化することが可能となる。また、高電圧のパワーモジュールでは絶縁距離の確保という課題があり、パワーモジュールに設置できる端子数に制限が付く場合がある。このような状況では、異常検知を伝えるための端子を設置できないケースがあり、第２の実施形態に係る半導体駆動回路１００の構成を活用することができる。

【0053】

第１パルス変換回路１１４ａは、入力信号ＨＩＮの立ち上がりエッジに応じて第１パルスセット信号Ｐ１＿Ｓｅｔを出力し、入力信号ＨＩＮの立ち下がりエッジに応じて第１パルスリセット信号Ｐ１＿Ｒｅｓｅｔを出力する。

【0054】

第２パルス変換回路１１４ｂは、フィルタ回路１１３の出力信号の立ち上がりエッジに応じて第２パルスセット信号Ｐ２＿Ｓｅｔを出力し、フィルタ回路１１３の出力信号の立ち下がりエッジに応じて第２パルスリセット信号Ｐ２＿Ｒｅｓｅｔを出力する。

【0055】

論理和回路１１２ｃは、第１パルスリセット信号Ｐ１＿Ｒｅｓｅｔ及び前記第２パルスリセット信号Ｐ２＿Ｒｅｓｅｔの論理和信号Ｃを出力する。

【0056】

ＴＦＦ回路１１５（ＴＦＦ：トグルフリップフロップ）は、論理和信号Ｃの立ち上がりエッジに応じて、ＴＦＦ出力信号ＴＯのオンオフを反転させる。

【0057】

第１ＤＦＦ回路１１６ａ（ＤＦＦ：ディレイフリップフロップ）は、第１パルスセット信号Ｐ１＿Ｓｅｔの立ち上がりエッジに応じて、ＴＦＦ出力信号ＴＯを遅延させて第１遅延信号ＤＯ１を出力する。

【0058】

第２ＤＦＦ回路１１６ｂは、第１パルスリセット信号Ｐ１＿Ｒｅｓｅｔの立ち上がりエッジに応じて、第１遅延信号ＤＯ１を遅延させて第２遅延信号ＤＯ２を出力する。

【0059】

第３パルス変換回路１１４ｃは、第２遅延信号ＤＯ２の立ち上がりエッジに応じて、パルスアラート信号Ｐ＿Ａｌｅｒｔを生成する。

【0060】

リセット信号生成回路１１２ｄは、第２パルスリセット信号Ｐ２＿Ｒｅｓｅｔ又はパルスアラート信号Ｐ＿Ａｌｅｒｔに基づいて、リセット信号Ｒｅｓｅｔを生成する。すなわち、リセット信号生成回路１１２ｄは、第１の実施形態に係る半導体駆動回路１００のリセット信号生成回路１１２ｂと同様に、論理和回路で構成される。つまり、リセット信号生成回路１１２ｄは、第２パルスリセット信号Ｐ２＿Ｒｅｓｅｔと、パルスアラート信号Ｐ＿Ａｌｅｒｔとの論理和により、リセット信号Ｒｅｓｅｔを生成する。

【0061】

セット信号生成回路１１２ｅは、第２パルスセット信号Ｐ２＿Ｓｅｔ又はパルスアラート信号Ｐ＿Ａｌｅｒｔに基づいて、セット信号Ｓｅｔを生成する。すなわち、セット信号生成回路１１２ｅは、第１の実施形態に係る半導体駆動回路１００のセット信号生成回路１１２ａと同様に、論理和回路で構成される。つまり、セット信号生成回路１１２ｅは、第２パルスセット信号Ｐ２＿Ｓｅｔと、パルスアラート信号Ｐ＿Ａｌｅｒｔとの論理和により、セット信号Ｓｅｔを生成する。

【0062】

また、上述の通り、第２の実施形態において、入力信号ＨＩＮは、半導体駆動回路１００の異常検知時に、フィルタ回路１１３の時定数より短い時間でオン、オフ、及びオンと変化するパルス波（パルス信号）が印加される信号である。

【0063】

すなわち、第２の実施形態においてコントロールＩＣ２００は、異常検出出力端子ＦＯを介して伝達された情報に基づいて、入力信号ＨＩＮに、フィルタ回路１１３の時定数より短い時間のパルス信号を印加することで、異常状態に関する情報を伝達する。

【0064】

図７は、第２の実施形態に係る半導体駆動回路１００の動作について説明するためのタイミングチャートである。

【0065】

図７の時刻ｔ１においては、入力信号ＨＩＮの立ち上がりに応じて、第１パルス変換回路１１４ａで第１パルスセット信号Ｐ１＿Ｓｅｔが生成される。また、時刻ｔ２において、フィルタ回路１１３及び第２パルス変換回路１１４ｂを介して、第２パルスセット信号Ｐ２＿Ｓｅｔが生成される。図７の時刻ｔ１及び時刻ｔ２に示されるように、第２パルスセット信号Ｐ２＿Ｓｅｔは、フィルタ回路１１３における遅延分だけ、第１パルスセット信号Ｐ１＿Ｓｅｔより遅れて生成される。なお、図７に示す例においては、フィルタ回路１１３における遅延時間を斜線パターンの矩形で模式的に示している。

【0066】

また、時刻ｔ２において、第２パルスセット信号Ｐ２＿Ｓｅｔに応じて、セット信号生成回路１１２ｅでセット信号Ｓｅｔが生成され、駆動信号ＨＯのターンオンが実施される。

【0067】

図７の時刻ｔ３において、入力信号ＨＩＮの立ち下がりに応じて、第１パルスリセット信号Ｐ１＿Ｒｅｓｅｔ（時刻ｔ３）及び第２パルスリセット信号Ｐ２＿Ｒｅｓｅｔ（時刻ｔ４）が生成される。なお、第２パルスリセット信号Ｐ２＿Ｒｅｓｅｔは、第２パルスセット信号Ｐ２＿Ｓｅｔと同様に、フィルタ回路１１３における遅延分だけ、第１パルスリセット信号Ｐ１＿Ｒｅｓｅｔより遅れて生成される。

【0068】

また、時刻ｔ４において、第２パルスリセット信号Ｐ２＿Ｒｅｓｅｔに応じて、リセット信号生成回路１１２ｄでリセット信号Ｒｅｓｅｔが生成され、駆動信号ＨＯの通常のターンオフが実施される。

【0069】

図７の時刻ｔ５及び時刻ｔ６において、ターンオン処理が実施される。このターンオン処理は、上述の時刻ｔ１及び時刻ｔ２におけるターンオン処理と同じであるため、ここでは説明を省略する。

【0070】

図７の時刻ｔ７において異常が検知され、時刻ｔ８及び時刻ｔ９において、コントロールＩＣ２００の入力信号ＨＩＮに、期間（ｉ）のパルス信号（パルス波）が印加される。上述の通り、この期間（ｉ）は、フィルタ回路１１３の時定数より短い期間である。これにより、第２パルス変換回路１１４ｂにおいては、パルス信号は生成されない（図中「×」参照）。すなわち、時刻ｔ８及び時刻ｔ９において、それぞれ第１パルス変換回路１１４ａにより第１パルスリセット信号Ｐ１＿Ｒｅｓｅｔ及び第１パルスセット信号Ｐ１＿Ｓｅｔが生成されるのみである。

【0071】

時刻ｔ８において、論理和回路１１２ｃで論理和信号Ｃが生成されＴＦＦ回路１１５においてＴＦＦ出力信号ＴＯがオンになる。時刻ｔ９において、第１ＤＦＦ回路１１６ａで、第１パルスセット信号Ｐ１＿Ｓｅｔにより、ＴＦＦ出力信号ＴＯが遅延して、第１遅延信号ＤＯ１として出力される。

【0072】

時刻ｔ１０において、第２ＤＦＦ回路１１６ｂで、第１パルスリセット信号Ｐ１＿Ｒｅｓｅｔにより、第１遅延信号ＤＯ１が遅延して第２遅延信号ＤＯ２がオンになる。この第２遅延信号ＤＯ２の立ち上がりに応じて、第３パルス変換回路１１４ｃにおいてパルスアラート信号Ｐ＿Ａｌｅｒｔが生成され、セット信号生成回路１１２ｅ及びリセット信号生成回路１１２ｄに入力される。

【0073】

時刻ｔ１０でセット信号Ｓｅｔ及びリセット信号Ｒｅｓｅｔが同時にオンになることにより、第１の実施形態の半導体駆動回路１００と同様に、時刻ｔ１１から時刻ｔ１２の期間においてソフト遮断回路１３０により、ソフトターンオフが実施される。

【0074】

上述の通り、第２の実施形態に係る半導体駆動回路１００において制御回路１１０は、入力信号ＨＩＮに対して所定の時間、フィルタ処理を行うフィルタ回路１１３を備えてもよい。また、制御回路１１０は、入力信号ＨＩＮの立ち上がりエッジに応じて第１パルスセット信号Ｐ１＿Ｓｅｔを出力し、入力信号ＨＩＮの立ち下がりエッジに応じて第１パルスリセット信号Ｐ１＿Ｒｅｓｅｔを出力する第１パルス変換回路１１４ａを備えてもよい。また、制御回路１１０は、第２パルス変換回路１１４ｂを備えてもよい。第２パルス変換回路１１４ｂは、フィルタ回路１１３の出力信号の立ち上がりエッジに応じて第２パルスセット信号Ｐ２＿Ｓｅｔを出力し、フィルタ回路１１３の出力信号の立ち下がりエッジに応じて第２パルスリセット信号Ｐ２＿Ｒｅｓｅｔを出力する。また、制御回路１１０は、第１パルスリセット信号Ｐ１＿Ｒｅｓｅｔ及び第２パルスリセット信号Ｐ２＿Ｒｅｓｅｔの論理和信号Ｃを出力する論理和回路１１２ｃを備えてもよい。また、制御回路１１０は、論理和信号Ｃの立ち上がりエッジに応じて、ＴＦＦ出力信号ＴＯのオンオフを反転させるＴＦＦ回路１１５を備えてもよい。また、制御回路１１０は、第１パルスセット信号Ｐ１＿Ｓｅｔの立ち上がりエッジに応じて、ＴＦＦ出力信号ＴＯを遅延させて第１遅延信号ＤＯ１を出力する第１ＤＦＦ回路１１６ａを備えてもよい。また、制御回路１１０は、第１パルスリセット信号Ｐ１＿Ｒｅｓｅｔの立ち上がりエッジに応じて、第１遅延信号ＤＯ１を遅延させて第２遅延信号ＤＯ２を出力する第２ＤＦＦ回路１１６ｂを備えてもよい。また、制御回路１１０は、第２遅延信号ＤＯ２の立ち上がりエッジに応じて、パルスアラート信号Ｐ＿Ａｌｅｒｔを生成する第３パルス変換回路１１４ｃを備えてもよい。また、制御回路１１０は、第２パルスリセット信号Ｐ２＿Ｒｅｓｅｔ又はパルスアラート信号Ｐ＿Ａｌｅｒｔに基づいて、リセット信号Ｒｅｓｅｔを生成するリセット信号生成回路１１２ｄを備えてもよい。また、制御回路１１０は、第２パルスセット信号Ｐ２＿Ｓｅｔ又はパルスアラート信号Ｐ＿Ａｌｅｒｔに基づいて、セット信号Ｓｅｔを生成するセット信号生成回路１１２ｅを備えてもよい。さらに、制御回路１１０の入力信号ＨＩＮは、半導体駆動回路１００の異常検知時に、フィルタ回路１１３の時定数より短い時間でオン、オフ、及びオンと変化するパルス波が印加される信号であってもよい。

【0075】

これにより、第２の実施形態に係る半導体駆動回路１００は、アラート信号Ａｌｅｒｔを入力するための専用の端子を設ける必要がなく、回路を小型化することが可能となる。また、高電圧のパワーモジュールでは絶縁距離の確保という課題があり、パワーモジュールに設置できる端子数に制限が付く場合がある。このような状況では、異常検知を伝えるための端子を設置できないケースがあり、第２の実施形態に係る半導体駆動回路１００の構成を活用することができる。

【0076】

（他の実施形態）
実施形態につき、図面を参照しつつ詳細に説明したが、以上の実施形態に記載した内容により本実施形態が限定されるものではない。また、上記に記載した構成要素には、当業者が容易に想定できるもの、実質的に同一のものが含まれる。さらに、上記に記載した構成は適宜組み合わせることが可能である。また、実施形態の要旨を逸脱しない範囲で構成の種々の省略、置換又は変更を行うことができる。

【0077】

上述の実施形態において、半導体駆動回路１００と、コントロールＩＣ２００と、を含む半導体駆動装置も、本実施形態の範囲に含まれる。

【0078】

以下に、半導体駆動回路１００の特徴について記載する。

【0079】

第１の態様に係る半導体駆動回路１００は、半導体素子を駆動するための半導体駆動回路１００である。半導体駆動回路１００は、入力信号ＨＩＮを入力し、入力信号ＨＩＮに基づいて、セット信号及びリセット信号を生成する制御回路１１０を備える。また、半導体駆動回路１００は、セット信号の立ち上がりエッジに応じて半導体素子の駆動信号をオンにし、リセット信号の立ち上がりエッジに応じて駆動信号をオフにする駆動信号回路１２０を備える。さらに、半導体駆動回路１００は、セット信号及びリセット信号が同時にオンになった場合に、セット信号及びリセット信号の立ち上がりエッジに応じて、半導体素子の駆動信号をソフトターンオフさせるソフト遮断回路１３０を備える。また、ソフト遮断回路１３０は、駆動信号回路１２０により駆動信号をオフするよりも緩やかに、半導体素子の駆動信号をソフトターンオフさせる。

【0080】

この構成により、半導体駆動回路１００は、異常検出信号に対して、電圧を高電圧にレベルシフトさせるレベルシフタを設ける必要がなく、回路の小規模化を図ることが可能となる。すなわち、第１の実施形態に係る半導体駆動回路１００は、簡易な構成で、ソフトシャットダウンを実現することが可能となる。

【0081】

第２の態様に係る半導体駆動回路１００のソフト遮断回路１３０によるソフトターンオフに要する時間は、駆動信号回路１２０により駆動信号をオフにする時間に比べ、少なくとも３倍の時間を要してもよい。

【0082】

この構成により、半導体駆動回路１００は、緩やかに半導体素子を遮断することが可能となり、遮断時に出力端子に発生するサージ電圧を低減することが可能となる。

【0083】

第３の態様に係る半導体駆動回路１００の制御回路１１０は、アラート信号Ａｌｅｒｔを入力し、アラート信号Ａｌｅｒｔがオンの場合に、セット信号Ｓｅｔ及びリセット信号Ｒｅｓｅｔを同時にオンにしてもよい。

【0084】

この構成により、半導体駆動回路１００は、制御回路１１０から駆動信号回路１２０及びソフト遮断回路１３０へのアラート信号の経路を設ける必要がない。すなわち、半導体駆動回路１００は、アラート信号の電圧を高電圧にレベルシフトさせるレベルシフタを設ける必要がなく、回路の小規模化を図ることが可能となる。

【0085】

第４の態様に係る半導体駆動回路１００の制御回路１１０は、パルス生成部１１１を備えてもよい。パルス生成部１１１は、入力信号ＨＩＮ及びアラート信号Ａｌｅｒｔに基づいて、パルスセット信号Ｐ＿Ｓｅｔ、パルスアラート信号Ｐ＿Ａｌｅｒｔ、及びパルスリセット信号Ｐ＿Ｒｅｓｅｔを生成してもよい。また、制御回路１１０は、パルスセット信号Ｐ＿Ｓｅｔ又はパルスアラート信号Ｐ＿Ａｌｅｒｔに基づいて、セット信号Ｓｅｔを生成するセット信号生成回路１１２ａを備えてもよい。さらに、制御回路１１０は、パルスリセット信号Ｐ＿Ｒｅｓｅｔ又はパルスアラート信号Ｐ＿Ａｌｅｒｔに基づいて、リセット信号Ｒｅｓｅｔを生成するリセット信号生成回路１１２ｂを備えてもよい。

【0086】

この構成により、半導体駆動回路１００は、簡易な構成で、アラート信号Ａｌｅｒｔの立ち上がりエッジに応じて、セット信号Ｓｅｔ及びリセット信号Ｒｅｓｅｔを同時にオンさせる回路を構成し、小規模化を図ることが可能となる。

【0087】

第５の態様に係る半導体駆動回路１００の制御回路１１０は、入力信号ＨＩＮに対して所定の時間、フィルタ処理を行うフィルタ回路１１３を備えてもよい。また、制御回路１１０は、入力信号ＨＩＮの立ち上がりエッジに応じて第１パルスセット信号Ｐ１＿Ｓｅｔを出力し、入力信号ＨＩＮの立ち下がりエッジに応じて第１パルスリセット信号Ｐ１＿Ｒｅｓｅｔを出力する第１パルス変換回路１１４ａを備えてもよい。また、制御回路１１０は、第２パルス変換回路１１４ｂを備えてもよい。第２パルス変換回路１１４ｂは、フィルタ回路１１３の出力信号の立ち上がりエッジに応じて第２パルスセット信号Ｐ２＿Ｓｅｔを出力し、フィルタ回路１１３の出力信号の立ち下がりエッジに応じて第２パルスリセット信号Ｐ２＿Ｒｅｓｅｔを出力する。また、制御回路１１０は、第１パルスリセット信号Ｐ１＿Ｒｅｓｅｔ及び第２パルスリセット信号Ｐ２＿Ｒｅｓｅｔの論理和信号Ｃを出力する論理和回路１１２ｃを備えてもよい。また、制御回路１１０は、論理和信号Ｃの立ち上がりエッジに応じて、ＴＦＦ出力信号ＴＯのオンオフを反転させるＴＦＦ回路１１５を備えてもよい。また、制御回路１１０は、第１パルスセット信号Ｐ１＿Ｓｅｔの立ち上がりエッジに応じて、ＴＦＦ出力信号ＴＯを遅延させて第１遅延信号ＤＯ１を出力する第１ＤＦＦ回路１１６ａを備えてもよい。また、制御回路１１０は、第１パルスリセット信号Ｐ１＿Ｒｅｓｅｔの立ち上がりエッジに応じて、第１遅延信号ＤＯ１を遅延させて第２遅延信号ＤＯ２を出力する第２ＤＦＦ回路１１６ｂを備えてもよい。また、制御回路１１０は、第２遅延信号ＤＯ２の立ち上がりエッジに応じて、パルスアラート信号Ｐ＿Ａｌｅｒｔを生成する第３パルス変換回路１１４ｃを備えてもよい。また、制御回路１１０は、第２パルスリセット信号Ｐ２＿Ｒｅｓｅｔ又はパルスアラート信号Ｐ＿Ａｌｅｒｔに基づいて、リセット信号Ｒｅｓｅｔを生成するリセット信号生成回路１１２ｄを備えてもよい。また、制御回路１１０は、第２パルスセット信号Ｐ２＿Ｓｅｔ又はパルスアラート信号Ｐ＿Ａｌｅｒｔに基づいて、セット信号Ｓｅｔを生成するセット信号生成回路１１２ｅを備えてもよい。さらに、制御回路１１０の入力信号ＨＩＮは、半導体駆動回路１００の異常検知時に、フィルタ回路１１３の時定数より短い時間でオン、オフ、及びオンと変化するパルス波が印加される信号であってもよい。

【0088】

この構成により、半導体駆動回路１００は、アラート信号Ａｌｅｒｔを入力するための専用の端子を設ける必要がなく、回路を小型化することが可能となる。また、高電圧のパワーモジュールでは絶縁距離の確保という課題があり、パワーモジュールに設置できる端子数に制限が付く場合がある。このような状況では、異常検知を伝えるための端子を設置できないケースがあり、本実施形態により半導体駆動回路１００の構成を活用することができる。

【符号の説明】

【0089】

１００ 半導体駆動回路
１１０ 制御回路
１１１ パルス生成部
１１２ａ、１１２ｅ セット信号生成回路
１１２ｂ、１１２ｄ リセット信号生成回路
１１２ｃ 論理和回路
１１３ フィルタ回路
１１４ａ 第１パルス変換回路
１１４ｂ 第２パルス変換回路
１１４ｃ 第３パルス変換回路
１１５ ＴＦＦ回路
１１６ａ 第１ＤＦＦ回路
１１６ｂ 第２ＤＦＦ回路
１２０ 駆動信号回路
１３０ ソフト遮断回路
１４１ ローサイド側制御回路
１４２ ローサイド側駆動回路
１４３ 半導体素子
１４４ 比較器
２００ コントロールＩＣ
３００ 三相モータ
４００ 電源

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】