特開 2024-178679 リアクタンス補償回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024178679

(43)【公開日】2024-12-25

(54)【発明の名称】リアクタンス補償回路

(51)【国際特許分類】

   H02J 50/12 20160101AFI20241218BHJP

【ＦＩ】

H02J50/12

【審査請求】未請求

【請求項の数】4

【出願形態】ＯＬ

(21)【出願番号】P 2023097003

(22)【出願日】2023-06-13

(71)【出願人】

【識別番号】000004260

【氏名又は名称】株式会社デンソー

(71)【出願人】

【識別番号】000003207

【氏名又は名称】トヨタ自動車株式会社

(71)【出願人】

【識別番号】520124752

【氏名又は名称】株式会社ミライズテクノロジーズ

(74)【代理人】

【識別番号】110000567

【氏名又は名称】弁理士法人サトー

(72)【発明者】

【氏名】近藤 尚弥

(72)【発明者】

【氏名】笹谷 卓也

(72)【発明者】

【氏名】平野 哲夫

(57)【要約】

【課題】リアクタンスの補償範囲の拡大と、大電力化とを両立できるリアクタンス補償回路を提供する。
【解決手段】リアクタンス補償回路８において、３つの位相調整用主回路３（１）～３（３）を、送電回路２より電力が供給される負荷１に直列に接続する。信号生成回路５は、送電回路２より得られる出力電圧Ｖｓの位相情報に基いて、主回路３（１）～３（３）に対応して設けられる駆動回路７（１）～７（３）に共通の制御信号１を出力する。駆動回路７（１）～７（３）の入力側にそれぞれ設けられる遅延器６（１）～６（３）は、制御信号１の位相をそれぞれ異なる遅延量で遅延させる。
【選択図】図１

【特許請求の範囲】

【請求項1】

送電回路（２、２２）より電力が供給される負荷（１）と、
この負荷に直列に接続され、それぞれが１つ以上のスイッチング素子（ＳＷ１，ＳＷ２）及びコンデンサ（Ｃ１，Ｃ２）を有してなる複数の位相調整用主回路（３（１）～３（３）、３２（１）～３２（３））と、
これら複数の位相調整用主回路に対応して設けられる複数の駆動回路（７（１）～７（３））と、
前記送電回路より得られる出力電圧の位相情報に基いて、前記複数の駆動回路に共通の駆動制御信号を出力する信号生成回路（５）と、
前記複数の駆動回路の入力側にそれぞれ設けられ、駆動制御信号の位相を遅延させる複数の遅延器（６（１）～６（３））と、を備え、
前記複数の遅延器は、入力される駆動制御信号を、それぞれ異なる遅延位相量を持つリアクタンス補償回路。

【請求項2】

前記複数の遅延器は、前記負荷に近い位置に配置される位相調整用主回路に対応した遅延器ほど、遅延位相量がより大きくなるように設定されている請求項１記載のリアクタンス補償回路。

【請求項3】

前記複数の遅延器は、各位相調整用主回路に入力される駆動信号が、隣接する位相調整用主回路に入力される駆動信号に対して０．１ｎｓ～１０ｎｓの位相差を持つように位相を遅延させる請求項２記載のリアクタンス補償回路。

【請求項4】

前記複数の位相調整用主回路にそれぞれ設けられ、当該主回路に発生する電圧の振幅値を検出する主回路検出部（３３）と、
前記複数の遅延器の少なくとも一部に設けられ、前記主回路検出部の検出値に基いて、付与する遅延量を補正する補正部（３６（１），３６（２））と、
前記位相調整用主回路が有するスイッチング素子に印加される電圧を制限するため、前記スイッチング素子と並列に接続されるツェナーダイオード（ＺＤｉ１，ＺＤｉ２）と、を備える請求項１から３の何れか一項に記載のリアクタンス補償回路。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、送電回路より負荷に電力を供給する装置において、リアクタンスを補償する回路に関する。

【背景技術】

【0002】

例えば特許文献１には、ワイヤレス給電装置において、共振周波数を調整するため、負荷であるアンテナのリアクタンス成分を補償する構成が開示されている。特許文献１では、コンデンサとスイッチング素子を備える主回路により、送電回路の出力電圧から位相を９０度遅延させた電圧源として動作させることで、リアクタンスを補償している。そして、補償できるリアクタンスの範囲を拡大するために、複数の主回路をカスケード接続する構成が知られている。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】国際公開第２０１３／０５７８９６号明細書

【発明の概要】

【発明が解決しようとする課題】

【0004】

しかしながら、上記のカスケード接続を想定すると、主回路を構成する部品であるコンデンサ、スッチング素子間を接続する配線と、駆動回路や送電回路の内部にあるグランドとの間の寄生容量に起因して、スイッチング素子に印加される電圧が所望の値より高くなる。すると、使用するスイッチング素子の耐圧が制約となり、リアクタンスの補償範囲を思うように拡大できなくなる。そこで、寄生容量を低減するために主回路の配線幅を狭くすると、許容電流値が低下するため、大電力化のニーズに応えられなくなってしまう。

【0005】

本発明は上記事情に鑑みてなされたものであり、その目的は、リアクタンスの補償範囲の拡大と、大電力化とを両立できるリアクタンス補償回路を提供することにある。

【課題を解決するための手段】

【0006】

請求項１記載のリアクタンス補償回路によれば、それぞれが１つ以上のスイッチング素子及びコンデンサを有してなる複数の位相調整用主回路を、送電回路（２、２２）より電力が供給される負荷（１）に直列に接続する。信号生成回路（５）は、送電回路より得られる出力電圧の位相情報に基いて、複数の位相調整用主回路（３（１）～３（３）、３２（１）～３２（３））に対応して設けられる複数の遅延器（６（１）～６（３））に共通の制御信号を出力する。複数の遅延器は、それぞれ異なる遅延位相量を有し、対応する駆動回路７（１）～７（３）に、それぞれ異なる位相の制御信号を出力する。それぞれの駆動回路は、対応する遅延器が出力する制御信号の位相に基づいて、スイッチング素子の駆動信号を生成する。

【0007】

複数の駆動回路を共通の制御信号により制御することを想定すると、各位相調整用主回路に流れる電流振幅の差によって、スイッチング素子をオンした際にコンデンサに充電される電荷量に差が生じる。この電荷量の差は、スイッチング素子に印加される電圧の差になる。これに対して、請求項１では、複数の遅延器によって、各駆動回路にそれぞれ入力される制御信号の位相をそれぞれ異なる位相で遅延させる。これにより、各コンデンサに充電される電荷量の差が小さくなるように調整することができる。したがって、各スイッチング素子に印加される電圧の差を縮めることで、リアクタンスの補償範囲を拡大できると共に、大電力化も図ることができる。

【0008】

具体的には、請求項２記載のリアクタンス補償回路のように、複数の遅延器によって付与される遅延位相量を、負荷に近い位置に配置される位相調整用主回路に対応した遅延器ほど、より大きくなるように設定することで、各スイッチング素子に印加される電圧がほぼ等しくなるように調整できる。

【図面の簡単な説明】

【0009】

【図1】第１実施形態であり、送電回路と負荷に接続されたリアクタンス補償回路の構成を示す図

【図2】図１における複数の駆動回路を共通の制御信号で動作させた場合に、１周期のスイッチング動作で各主回路のコンデンサＣ１に充電される電荷量を示す波形図

【図3】第１実施形態における１周期のスイッチング動作で、各主回路のコンデンサＣ１に充電される電荷量を示す波形図

【図4】図１における複数の駆動回路を共通の制御信号で動作させた場合に得られるリアクタンス補償範囲を示す図

【図5】第１実施形態における図４相当図

【図6】第２実施形態であり、駆動回路及び主回路の具体構成例を示す図

【図7】第３実施形態であり、信号生成回路の具体構成例を示す図

【図8】第４実施形態であり、信号生成回路を、送電回路が備えるものと兼用した構成例を示す図

【図9】第５実施形態であり、送電回路と負荷に接続された位相遅延補正回路を有するリアクタンス補償回路の構成を示す図

【図10】位相遅延補正回路の具体構成例を示す図

【図11】位相遅延補正回路の動作を示すタイミングチャート

【図12】位相遅延補正回路の動作を示すフローチャート

【図13】位相遅延補正回路の動作に応じて、各主回路に加わる電圧が変化する状態を示すタイミングチャート

【図14】主回路の寄生容量と負荷のリアクタンス成分に対して、遅延器により付与する遅延時間の具体数値例を示す図

【図15】図１４における適切な遅延時間を設定しなかった場合に生じる、各主回路のスイッチング素子に印加される電圧のバラツキを示す図

【図16】第６実施形態であり、第１実施形態における負荷の両端にLCフィルタ回路を搭載した構成を示す図

【発明を実施するための形態】

【0010】

（第１実施形態）
図１に示すように、負荷１には、送電回路２により交流電力が供給される。負荷１とグランドとの間には、位相調整用の３つの主回路３（１）～３（３）が直列に接続されている。主回路３は、１つのスイッチング素子と１つのコンデンサを備える直列回路２つを、並列に接続した構成である。スイッチング素子ＳＷ１及びＳＷ２は、例えばＮチャネルＭＯＳＦＥＴ等である。尚、送電回路２により供給される交流電力の周波数は、ここでは例えばＭＨｚ帯を想定している。

【0011】

主回路３（１）のスイッチング素子ＳＷ１及びＳＷ２の共通接続点は、負荷１に接続されている。主回路３（１）のコンデンサＣ１及びＣ２の共通接続点は、主回路３（２）のスイッチング素子ＳＷ１及びＳＷ２の共通接続点に接続されている。主回路３（２）のコンデンサＣ１及びＣ２の共通接続点は、主回路３（３）のスイッチング素子ＳＷ１及びＳＷ２の共通接続点に接続されている。主回路３（２）のコンデンサＣ１及びＣ２の共通接続点は、グランドに接続されている。

【0012】

負荷１のインピーダンスはＺｌ（＝Ｒ＋ｊＸ）であり、送電回路２から負荷側をみたインピーダンスはＺｉｎである。また、各主回路３（１）～３（３）にそれぞれ入力される電流をＩ１～Ｉ３とする。
主回路３（１）～３（３）は、制御部４により制御される。制御部４は、信号生成回路５、遅延器６（１）～６（３）、及び駆動回路７（１）～７（３）を備えている。信号生成回路５は、送電回路２より出力電圧Ｖｓの位相情報を取得し、遅延器６（１）～６（３）に対して共通の制御信号である制御信号１を出力する。遅延器６（１）～６（３）は、制御信号１をそれぞれ異なる位相で遅延させて制御信号２～４を生成し、駆動回路７（１）～７（３）に出力する。

【0013】

駆動回路７（１）は、制御信号２に基づいて、主回路３（１）のスイッチング素子ＳＷ１、ＳＷ２をそれぞれ駆動する駆動信号１，２を出力する。駆動回路７（２）は、制御信号３に基づいて、主回路３（２）のスイッチング素子ＳＷ１、ＳＷ２をそれぞれ駆動する駆動信号３，４を出力する。駆動回路７（３）は、制御信号４に基づいて、主回路３（３）のスイッチング素子ＳＷ１、ＳＷ２をそれぞれ駆動する駆動信号５，６を出力する。駆動信号２，４，６は、それぞれ駆動信号１，３，５のレベルを反転したものである。以上において、負荷１及び送電回路２を除いたものが、リアクタンス補償回路８を構成している。

【0014】

次に、本実施形態の作用について説明する。図２は、比較のため遅延器６（１）～６（３）がなく、駆動回路７（１）～７（３）に共通の制御信号１をそのまま出力した場合を想定している。コンデンサＣ１には、スイッチング素子ＳＷ１のターンオンタイミングから所定時間の間に電荷が充電されるが、各主回路を構成する部品であるコンデンサ、スイッチング素子間を接続する配線と、駆動回路や送電回路の内部にあるグランドとの間の寄生容量に起因して、各電流Ｉ１～Ｉ３の振幅はそれぞれ異なる。負荷１に近い側の電流Ｉ１の振幅は大きく、負荷１より遠い側の電流Ｉ３の振幅は小さくなる。

【0015】

スイッチング素子ＳＷ１がオンする期間内でコンデンサＣ１の充放電が行われる。電荷Ｑの充電量から放電量を差し引いた量は、図中にハッチングで示す部分になり、主回路３（１）～３（３）の順に多くなる。スイッチング素子ＳＷ１に印加される電圧は、コンデンサＣ１に充電される電荷量で決まるため、図４に示すように、主回路３（１）～３（３）の順に大きくなる。

【0016】

これに対して、本実施形態では、遅延器６（１）～６（３）により、制御信号１をそれぞれ異なる位相で遅延させて制御信号２～４を生成する。図３では、遅延器６（３）の位相遅延量をゼロにして主回路３（３）を図２と同じ波形にしている。遅延器６（１）～（２）にはそれぞれ一定の位相遅延量を設定し、遅延器６（１）の位相遅延量を遅延器６（２）より多く設定することで、スイッチング素子ＳＷ１がオンする１周期でコンデンサＣ１に充電される電荷Ｑの量が、主回路３（１）～３（３）で等しくなるように調整できる。

【0017】

本実施形態の遅延器６（１）～６（３）がなければ、上述のように、各主回路３（１）～３（３）におけるそれぞれのコンデンサＣ１、Ｃ２が充電する電荷量が相違するため、図４に示すように、それぞれのスイッチング素子ＳＷ１、ＳＷ２に印加される電圧の大きさが異なる。したがって、同図のケースでは、リアクタンスの補償範囲は主回路３（１）により限定され、上述した寄生容量が存在しない場合に得られる所望の特性での範囲より狭くなる。

【0018】

これに対して、本実施形態では、遅延器６（１）～６（３）で付与する位相遅延量によりコンデンサＣ１、Ｃ２が充電する電荷量の違いを無くし、図５に示すように、各主回路３（１）～３（３）のスイッチング素子ＳＷ１、ＳＷ２に印加される電圧が等しくなるように調整するため、リアクタンスの補償範囲を、寄生容量が存在しない場合に得られる所望の特性での範囲まで広くすることが可能になる。

【0019】

以上のように本実施形態によれば、リアクタンス補償回路８において、３つの位相調整用主回路３（１）～３（３）を、送電回路２より電力が供給される負荷１に直列に接続する。信号生成回路５は、送電回路２より得られる出力電圧Ｖｓの位相情報に基いて、主回路３（１）～３（３）に対応して設けられる遅延器６（１）～６（３）に共通の制御信号１を出力する。遅延器６（１）～６（３）は、制御信号１の位相をそれぞれ異なる位相で遅延させ、制御信号２～４を駆動回路７（１）～（３）に出力する。

【0020】

これにより、各コンデンサＣ１、Ｃ２に充電される電荷量の差が小さくなるように調整することができる。したがって、各スイッチング素子ＳＷ１、ＳＷ２をオンした際に印加される電圧の差を縮めることで、リアクタンスの補償範囲を拡大できると共に、大電力化も図ることができる。具体的には、遅延器６（１）～６（３）によって付与される遅延位相量を、負荷１に近い位置に配置される順に大きくなるように設定することで、各スイッチング素子ＳＷ１、ＳＷ２に印加される電圧がほぼ等しくなるように調整できる。

【0021】

（第２実施形態）
図６に示すように、第２実施形態は駆動回路７の構成例を示す。駆動回路７は、ゲート駆動ＩＣ１３及びパルストランス１４を備えている。ゲート駆動ＩＣ１３の出力端子は、パルストランス１４の１次側コイル１５に接続されている。パルストランス１４は、２つの２次側コイル１６，１７を備えており、２次側コイル１６は正相、２次側コイル１７は逆相である。主回路３のスイッチング素子ＳＷ１及びＳＷ２は、それぞれＮチャネルＭＯＳＦＥＴで示している。２次側コイル１６の両端はスイッチング素子ＳＷ１のゲート、ソースに接続され、２次側コイル１７の両端はスイッチング素子ＳＷ２のゲート、ソースに接続されている。

【0022】

このように、駆動回路７を、パルストランス１４を用いて構成することで、入出力間を絶縁できると共に、スイッチング素子ＳＷ１及びＳＷ２をＭＨｚ帯の高周波で駆動できる。尚、ゲート駆動ＩＣ１３の駆動能力が許容すれば、３つ以上のスイッチング素子を駆動することも可能である。

【0023】

（第３実施形態）
図７に示すように、第３実施形態は信号生成回路５の構成例を示す。信号生成回路５は、トランス１８及びコンパレータ１９を備えている。トランス１８の１次側コイル２０には、送電回路２が出力する正弦波電圧Ｖｓが入力される。２次側コイル２１の一端はグランドに接続され、他端はコンパレータ１９の反転入力端子に接続されている。コンパレータ１９の非反転入力端子は、直流電源に接続されている。トランス１８により、入力電圧Ｖｓの正弦波は降圧されてコンパレータ１９に入力され、矩形波の制御信号１に変換される。

【0024】

（第４実施形態）
図８に示すように、第４実施形態は、信号生成回路５を、送電回路２に替わる送電回路２２の内部に配置した構成を示す。送電回路２２は、直流電源とグランドとの間に接続されるインダクタ及びＮチャネルＭＯＳＦＥＴの直列回路、この直列回路に接続される複数のコンデンサ及びインダクタを含む共振型インバータ２３を有しており、上記のＦＥＴを駆動することで交流電力を送電する。また、ＦＥＴを駆動する駆動回路部分２４と、駆動回路の制御信号を生成する信号生成回路が必要であるため、第１実施形態における信号生成回路５は送電回路２２の信号生成回路と共通化できる。このように、信号生成回路５として、送電回路２２に内蔵されているものを利用すれば、リアクタンス補償回路をより小型に構成できる。

【0025】

（第５実施形態）
図９に示すように、第５実施形態のリアクタンス補償回路３１は、主回路３に替わる主回路３２を備えている。主回路３２では、スイッチング素子ＳＷ１及びＳＷ２それぞれにツェナーダイオードＺＤｉ１及びＺＤｉ２が並列に接続されている。ツェナーダイオードＺＤｉ１及びＺＤｉ２は、スイッチング素子ＳＷ１及びＳＷ２を過電圧から保護するためのものである。また、ＺＤｉ１のカソードとＺＤｉ２のアノードに、位相調整用主回路の電圧検出器としてのトランス３３の１次側が接続されている。トランス３３（１）～３３（３）の２次側では、ＺＤｉ１のカソードとＺＤｉ２のアノード間に印加された電圧Ｖ１ａ～Ｖ３ａを降圧した電圧Ｖ１ｂ～Ｖ３ｂを出力する。

【0026】

制御部１０に替わる制御部３４では、遅延器６（１）～６（３）に替えて、遅延器３５並びに補正部に相当する位相遅延補正回路３６（１）及び３６（２）が配置されている。遅延器３５は、信号生成回路５より出力される制御信号１を、例えば最大で１８０度遅延させたものを制御信号２として出力する。制御信号２は、位相遅延補正回路３６（１）及び３６（２）並びに駆動回路７（３）に入力される。位相遅延補正回路３６（１）には、電圧Ｖ１ｂ及びＶ３ｂが入力され、制御信号３が生成されて駆動回路７（１）に入力される。位相遅延補正回路３６（２）には、電圧Ｖ２ｂ及びＶ３ｂが入力され、制御信号４が生成されて駆動回路７（２）に入力される。

【0027】

図１１に示すように、位相遅延補正回路３６において、制御信号２は、抵抗素子Ｒｔｒ及びコンデンサＣｔｒからなる三角波発生部３７に入力される。抵抗素子Ｒｔｒ及びコンデンサＣｔｒの共通接続点は、カップリングコンデンサ３８及びバッファ３９を介して、Ｄフリップフロップ４０のクロック端子ＣＬＫに接続されている。

【0028】

可変直流電源４１の正側端子は、抵抗素子４２及び４３を介してグランドに接続されている。抵抗素子４２及び４３の共通接続点は、バッファ３９の入力端子；節点Ａに接続されている。電圧Ｖ１ｂ又はＶ２ｂと電圧Ｖ３ｂとは、位相遅延制御部４４に入力されている。位相遅延制御部４４は、電圧Ｖ１ｂ又はＶ２ｂと電圧Ｖ３ｂとの差に応じて電圧指令を出力し、可変直流電源４１の電圧Ｖｂを制御する。

【0029】

Ｄフリップフロップ４０のプリセット端子ＰＲＥはグランドに接続され、入力端子Ｄは電源にプルアップされている。出力端子Ｑからは、制御信号３又は４が出力される。出力端子Ｑバーは、抵抗素子４５及びコンデンサ４６を介してグランドに接続されている。また、出力端子Ｑバーは、抵抗素子４７及びショットキーバリアダイオード４８を介して抵抗素子４５及びコンデンサ４６の共通接続点に接続されている。前記共通接続点は、インバータ４９を介してＤフリップフロップ４０のクリア端子ＣＬＲに接続されている。出力端子Ｑバーのレベルがローになると、コンデンサ４６が放電されてインバータ４９の出力信号がハイレベルとなり、Ｄフリップフロップ４０はクリアされる。

【0030】

図１１に示すように、位相遅延補正回路３６では、入力される制御信号２に基づき三角波発生部３７により発生させた三角波に、位相遅延制御部４４により制御される可変直流電源４１の電圧Ｖｂがオフセットとして印加される。これにより、三角波の振幅が、バッファ３９の閾値Ｖｔｈを超えるタイミングを変化させる。その変化に応じて、制御信号３又は４の位相が変化する。

【0031】

次に、第５実施形態の作用について説明する。図１２に示すフローチャートは、位相遅延補正回路３６の回路動作を表している。図１３は、位相遅延補正回路３６によって各主回路に印加される電圧が近づく過程を示している。なお、位相遅延補正回路３６（１）及び３６（２）は、常にどちらか一方のみが動作する。図１２と図１３は、最初に位相遅延補正回路３６（１）が動作し、次に位相遅延補正回路３６（２）が動作するとして記載している。図１３に示すように、各電圧Ｖ１ａ（ｂ）～Ｖ３ａ（ｂ）が飽和した後に、位相遅延補正回路３６（１）は、電圧Ｖ１ａ（ｂ）とＶ３ａ（ｂ）とを比較する（Ｓ１；図１３（時点Ａ，Ｂ））。（Ｖ１ａ（ｂ）＞Ｖ３ａ（ｂ））であれば（Ｓ２；ＹＥＳ）電圧Ｖ１ａ（ｂ）とＶ３ａ（ｂ）との差分が許容値以下か否かを判断する（Ｓ３）。

【0032】

差分が許容値以下でなければ（Ｓ３；ＮＯ）、主回路３２（１）に出力する駆動信号１，２をΔｔだけ遅延させてから（Ｓ７）ステップＳ１に戻る。ステップＳ１～Ｓ３→Ｓ７→Ｓ１のループは、図１３に示す時点Ａから時点Ｃの区間に対応する。差分が許容値以下であれば（Ｓ３；ＹＥＳ）、位相遅延補正回路３６（２）は電圧Ｖ２ａ（ｂ）とＶ３ａ（ｂ）とを比較する（Ｓ４；図１３（時点Ｃ，Ｄ））。ステップＳ２で「ＮＯ」と判断した場合もステップＳ４に移行する。（Ｖ２ａ（ｂ）＞Ｖ３ａ（ｂ））であれば（Ｓ５；ＹＥＳ）電圧Ｖ２ａ（ｂ）とＶ３ａ（ｂ）との差分が許容値以下か否かを判断する（Ｓ６）。

【0033】

差分が許容値以下でなければ（Ｓ６；ＮＯ）、主回路３２（２）に出力する駆動信号３，４をΔｔだけ遅延させてから（Ｓ８）ステップＳ１に戻る。差分が許容値以下であれば（Ｓ６；ＹＥＳ）処理を終了する。ステップＳ５で「ＮＯ」と判断した場合も処理を終了する。処理の終了は、図１３に示す時点Ｃから時点Ｅの区間に対応する。尚、上記の処理は、送電回路２より電力が送電されている間に繰り返し実行される。

【0034】

ここで、主回路３２が、送電回路２が交流周波数６．７８ＭＨｚで１．５ｋＷの電力を送電する場合に対応した構成であるものとする。また、主回路３２の寄生容量が、１つ当たり２０ｐＦ～１００ｐＦ存在する条件を前提にすると、主回路３２（１）、３２（２）に対して付与する位相遅延は０．１ｎｓ～１０ｎｓの範囲に限定される。以下、この限定について説明する。

【0035】

図１４は、リアクタンス補償回路３１について回路シミュレーションを行って算出した、主回路３２（１）～３２（３）のスイッチング素子ＳＷ１及びＳＷ２に印加される電圧が同等になる位相遅延設定値を、寄生容量と負荷のリアクタンス成分毎に示している。寄生容量と負荷のリアクタンス成分が大きくなる程必要な遅延量は大きくなる。寄生容量１００ｐＦで、且つ負荷リアクタンスが、寄生容量をゼロとした理想条件で得られる補償可能なリアクタンスの最大値と等しい１６２Ωでも、必要な遅延は６ｎｓ～８ｎｓ程度である。

【0036】

また、図１５に示すように、必要以上の遅延を設定した場合は、負荷に直接接続している主回路３２（１）より、主回路３２（２）と（３）の方がスイッチング素子ＳＷ１及びＳＷ２に印加される電圧が大きくなるため、リアクタンスの補償範囲は、適切な遅延を設定した時より低減する。これらの結果より、第６実施形態において、主回路３２（１）、３２（２）に対して付与する位相遅延は０．１ｎｓ～１０ｎｓの範囲に限定されるという結論を導き出した。尚、この結論は第１実施形態についても同様である。

【0037】

（第６実施形態）
図１６に示すように、第６実施形態は、第１実施形態の負荷1の両端に、それぞれＬＣフィルタ回路５２，５３を配置した構成である。これにより、リアクタンス補償回路８における主回路３のスイッチング素子ング動作によって発生する高調波ノイズを、負荷１に流入する前に減衰させることができる。

【0038】

（その他の実施形態）
位相調整用主回路については、１つ以上のスイッチング素子及びコンデンサを備えていれば良い。
また、位相調整用主回路の数は、２又は４以上でも良い。
スイッチング素子は、ＮチャネルＭＯＳＦＥＴに限らない。
第６実施形態で提示した遅延時間の限定範囲は、同時実施形態における周波数や電力、回路定数等の条件を前提とするものであるから、上記の限定範囲に限ることはない。

【0039】

本開示は、実施例に準拠して記述されたが、本開示は当該実施例や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。

【符号の説明】

【0040】

図面中、１は負荷、２は送電回路、３は主回路、４は制御部、５は信号生成回路、６は遅延器、７は駆動回路、ＳＷ１及びＳＷ２はスイッチング素子、Ｃ１及びＣ２はコンデンサを示し、８は３から７を含むリアクタンス補償回路を示す。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】