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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024017871
(43)【公開日】2024-02-08
(54)【発明の名称】電力増幅器
(51)【国際特許分類】
H03F 1/52 20060101AFI20240201BHJP
H03F 3/20 20060101ALI20240201BHJP
【ＦＩ】
H03F1/52
H03F3/20
【審査請求】未請求
【請求項の数】6
【出願形態】ＯＬ
(21)【出願番号】P 2022120804
(22)【出願日】2022-07-28
(71)【出願人】
【識別番号】000006231
【氏名又は名称】株式会社村田製作所
(74)【代理人】
【識別番号】110002147
【氏名又は名称】弁理士法人酒井国際特許事務所
(72)【発明者】
【氏名】柳原 真悟
【テーマコード（参考）】
5J500
【Ｆターム（参考）】
5J500AA01
5J500AA41
5J500AC57
5J500AF10
5J500AH02
5J500AH25
5J500AH29
5J500PF01
5J500PG01
(57)【要約】
【課題】高周波入力信号が大きくなった場合に、ダメージを受けることを抑制する。
【解決手段】電力増幅器は、高周波入力信号を増幅する増幅回路と、増幅回路にバイアス電流を出力するバイアス回路と、高周波入力信号に基づいて、バイアス電流を抑制するバイアス抑制回路と、を含む。バイアス回路は、電流が入力される第１ノードにコレクタ及びベースが電気的に接続され、第２ノードにエミッタが電気的に接続された第１トランジスタと、第２ノードにコレクタ及びベースが電気的に接続された第２トランジスタと、第１ノードにベースが電気的に接続され、バイアス電流をエミッタから出力する第３トランジスタと、を含む。バイアス抑制回路は、高周波入力信号に基づいて、バイアス回路の第２ノードから電流を引き抜く。
【選択図】図１
【解決手段】電力増幅器は、高周波入力信号を増幅する増幅回路と、増幅回路にバイアス電流を出力するバイアス回路と、高周波入力信号に基づいて、バイアス電流を抑制するバイアス抑制回路と、を含む。バイアス回路は、電流が入力される第１ノードにコレクタ及びベースが電気的に接続され、第２ノードにエミッタが電気的に接続された第１トランジスタと、第２ノードにコレクタ及びベースが電気的に接続された第２トランジスタと、第１ノードにベースが電気的に接続され、バイアス電流をエミッタから出力する第３トランジスタと、を含む。バイアス抑制回路は、高周波入力信号に基づいて、バイアス回路の第２ノードから電流を引き抜く。
【選択図】図１
【特許請求の範囲】
【請求項1】
ベースが入力端子に電気的に接続され、前記入力端子に入力される高周波入力信号を増幅する増幅トランジスタを含む、増幅回路と、
前記増幅トランジスタのベースに電気的に接続され、前記増幅トランジスタのベースにバイアス電流を出力するバイアス回路と、
前記入力端子に電気的に接続され、前記高周波入力信号に基づいて、前記バイアス電流を抑制するバイアス抑制回路と、
を含み、
前記バイアス回路は、
電流が入力される第１ノードにコレクタ及びベースが電気的に接続され、第２ノードにエミッタが電気的に接続された第１トランジスタと、
前記第２ノードにコレクタ及びベースが電気的に接続された第２トランジスタと、
前記第１ノードにベースが電気的に接続され、前記バイアス電流をエミッタから出力する第３トランジスタと、
を含み、
前記バイアス抑制回路は、
前記第２ノードに電気的に接続され、前記高周波入力信号に基づいて、前記バイアス回路の前記第２ノードから電流を引き抜く、
電力増幅器。
前記増幅トランジスタのベースに電気的に接続され、前記増幅トランジスタのベースにバイアス電流を出力するバイアス回路と、
前記入力端子に電気的に接続され、前記高周波入力信号に基づいて、前記バイアス電流を抑制するバイアス抑制回路と、
を含み、
前記バイアス回路は、
電流が入力される第１ノードにコレクタ及びベースが電気的に接続され、第２ノードにエミッタが電気的に接続された第１トランジスタと、
前記第２ノードにコレクタ及びベースが電気的に接続された第２トランジスタと、
前記第１ノードにベースが電気的に接続され、前記バイアス電流をエミッタから出力する第３トランジスタと、
を含み、
前記バイアス抑制回路は、
前記第２ノードに電気的に接続され、前記高周波入力信号に基づいて、前記バイアス回路の前記第２ノードから電流を引き抜く、
電力増幅器。
【請求項2】
請求項１に記載の電力増幅器であって、
前記バイアス抑制回路は、
前記増幅トランジスタの動作を模擬し、ベースが前記入力端子に電気的に接続され、前記高周波入力信号がベースに入力されるレプリカトランジスタを含み、前記レプリカトランジスタに流れる電流に基づいて、前記バイアス回路の前記第２ノードから電流を引き抜く、
電力増幅器。
前記バイアス抑制回路は、
前記増幅トランジスタの動作を模擬し、ベースが前記入力端子に電気的に接続され、前記高周波入力信号がベースに入力されるレプリカトランジスタを含み、前記レプリカトランジスタに流れる電流に基づいて、前記バイアス回路の前記第２ノードから電流を引き抜く、
電力増幅器。
【請求項3】
請求項１に記載の電力増幅器であって、
前記増幅回路は、
前記入力端子に電気的に接続され、前記高周波入力信号を増幅して高周波信号を出力する第１回路と、
前記第１回路に電気的に接続され、前記高周波信号を増幅する第２回路と、
を含み、
前記第１回路は、
並列接続され、ベースが前記入力端子に電気的に接続された第１増幅トランジスタ及び第２増幅トランジスタを含み、
前記第２回路は、
並列接続され、ベースが前記第１増幅トランジスタ及び前記第２増幅トランジスタのコレクタに電気的に接続された第３増幅トランジスタ及び第４増幅トランジスタを含み、
前記バイアス回路は、
前記第１増幅トランジスタのベースに電気的に接続され、前記第１増幅トランジスタのベースに第１バイアス電流を出力する第１バイアス回路と、
前記第２増幅トランジスタのベースに電気的に接続され、前記第２増幅トランジスタのベースに第２バイアス電流を出力する第２バイアス回路と、
前記第３増幅トランジスタのベースに電気的に接続され、前記第３増幅トランジスタのベースに第３バイアス電流を出力する第３バイアス回路と、
前記第４増幅トランジスタのベースに電気的に接続され、前記第４増幅トランジスタのベースに第４バイアス電流を出力する第４バイアス回路と、
を含み、
前記第１バイアス回路から前記第４バイアス回路の各々は、
電流が入力される第１ノードにコレクタ及びベースが電気的に接続され、第２ノードにエミッタが電気的に接続された第１トランジスタと、
前記第２ノードにコレクタ及びベースが電気的に接続された第２トランジスタと、
前記第１ノードにベースが電気的に接続され、前記第１バイアス電流をエミッタから出力する第３トランジスタと、
を含み、
前記バイアス抑制回路は、
前記第１バイアス回路の前記第２ノード及び前記第２バイアス回路の前記第２ノードに電気的に接続されており、前記高周波信号に基づいて、前記第１バイアス回路の前記第２ノード及び前記第２バイアス回路の前記第２ノードから電流を引き抜く、
電力増幅器。
前記増幅回路は、
前記入力端子に電気的に接続され、前記高周波入力信号を増幅して高周波信号を出力する第１回路と、
前記第１回路に電気的に接続され、前記高周波信号を増幅する第２回路と、
を含み、
前記第１回路は、
並列接続され、ベースが前記入力端子に電気的に接続された第１増幅トランジスタ及び第２増幅トランジスタを含み、
前記第２回路は、
並列接続され、ベースが前記第１増幅トランジスタ及び前記第２増幅トランジスタのコレクタに電気的に接続された第３増幅トランジスタ及び第４増幅トランジスタを含み、
前記バイアス回路は、
前記第１増幅トランジスタのベースに電気的に接続され、前記第１増幅トランジスタのベースに第１バイアス電流を出力する第１バイアス回路と、
前記第２増幅トランジスタのベースに電気的に接続され、前記第２増幅トランジスタのベースに第２バイアス電流を出力する第２バイアス回路と、
前記第３増幅トランジスタのベースに電気的に接続され、前記第３増幅トランジスタのベースに第３バイアス電流を出力する第３バイアス回路と、
前記第４増幅トランジスタのベースに電気的に接続され、前記第４増幅トランジスタのベースに第４バイアス電流を出力する第４バイアス回路と、
を含み、
前記第１バイアス回路から前記第４バイアス回路の各々は、
電流が入力される第１ノードにコレクタ及びベースが電気的に接続され、第２ノードにエミッタが電気的に接続された第１トランジスタと、
前記第２ノードにコレクタ及びベースが電気的に接続された第２トランジスタと、
前記第１ノードにベースが電気的に接続され、前記第１バイアス電流をエミッタから出力する第３トランジスタと、
を含み、
前記バイアス抑制回路は、
前記第１バイアス回路の前記第２ノード及び前記第２バイアス回路の前記第２ノードに電気的に接続されており、前記高周波信号に基づいて、前記第１バイアス回路の前記第２ノード及び前記第２バイアス回路の前記第２ノードから電流を引き抜く、
電力増幅器。
【請求項4】
請求項１に記載の電力増幅器であって、
前記増幅回路は、
前記入力端子に電気的に接続され、前記高周波入力信号を増幅して高周波信号を出力する第１回路と、
前記第１回路に電気的に接続され、前記高周波信号を増幅する第２回路と、
を含み、
前記第１回路は、
並列接続され、ベースが前記入力端子に電気的に接続された第１増幅トランジスタ及び第２増幅トランジスタを含み、
前記第２回路は、
並列接続され、ベースが前記第１増幅トランジスタ及び前記第２増幅トランジスタのコレクタに電気的に接続された第３増幅トランジスタ及び第４増幅トランジスタを含み、
前記バイアス回路は、
前記第１増幅トランジスタのベースに電気的に接続され、前記第１増幅トランジスタのベースに第１バイアス電流を出力する第１バイアス回路と、
前記第２増幅トランジスタのベースに電気的に接続され、前記第２増幅トランジスタのベースに第２バイアス電流を出力する第２バイアス回路と、
前記第３増幅トランジスタのベースに電気的に接続され、前記第３増幅トランジスタのベースに第３バイアス電流を出力する第３バイアス回路と、
前記第４増幅トランジスタのベースに電気的に接続され、前記第４増幅トランジスタのベースに第４バイアス電流を出力する第４バイアス回路と、
を含み、
前記第１バイアス回路から前記第４バイアス回路の各々は、
電流が入力される第１ノードにコレクタ及びベースが電気的に接続され、第２ノードにエミッタが電気的に接続された第１トランジスタと、
前記第２ノードにコレクタ及びベースが電気的に接続された第２トランジスタと、
前記第１ノードにベースが電気的に接続され、前記第１バイアス電流をエミッタから出力する第３トランジスタと、
を含み、
前記バイアス抑制回路は、
前記第３バイアス回路の前記第２ノード及び前記第４バイアス回路の前記第２ノードに電気的に接続されており、前記高周波信号に基づいて、前記第３バイアス回路の前記第２ノード及び前記第４バイアス回路の前記第２ノードから電流を引き抜く、
電力増幅器。
前記増幅回路は、
前記入力端子に電気的に接続され、前記高周波入力信号を増幅して高周波信号を出力する第１回路と、
前記第１回路に電気的に接続され、前記高周波信号を増幅する第２回路と、
を含み、
前記第１回路は、
並列接続され、ベースが前記入力端子に電気的に接続された第１増幅トランジスタ及び第２増幅トランジスタを含み、
前記第２回路は、
並列接続され、ベースが前記第１増幅トランジスタ及び前記第２増幅トランジスタのコレクタに電気的に接続された第３増幅トランジスタ及び第４増幅トランジスタを含み、
前記バイアス回路は、
前記第１増幅トランジスタのベースに電気的に接続され、前記第１増幅トランジスタのベースに第１バイアス電流を出力する第１バイアス回路と、
前記第２増幅トランジスタのベースに電気的に接続され、前記第２増幅トランジスタのベースに第２バイアス電流を出力する第２バイアス回路と、
前記第３増幅トランジスタのベースに電気的に接続され、前記第３増幅トランジスタのベースに第３バイアス電流を出力する第３バイアス回路と、
前記第４増幅トランジスタのベースに電気的に接続され、前記第４増幅トランジスタのベースに第４バイアス電流を出力する第４バイアス回路と、
を含み、
前記第１バイアス回路から前記第４バイアス回路の各々は、
電流が入力される第１ノードにコレクタ及びベースが電気的に接続され、第２ノードにエミッタが電気的に接続された第１トランジスタと、
前記第２ノードにコレクタ及びベースが電気的に接続された第２トランジスタと、
前記第１ノードにベースが電気的に接続され、前記第１バイアス電流をエミッタから出力する第３トランジスタと、
を含み、
前記バイアス抑制回路は、
前記第３バイアス回路の前記第２ノード及び前記第４バイアス回路の前記第２ノードに電気的に接続されており、前記高周波信号に基づいて、前記第３バイアス回路の前記第２ノード及び前記第４バイアス回路の前記第２ノードから電流を引き抜く、
電力増幅器。
【請求項5】
請求項１に記載の電力増幅器であって、
前記増幅回路は、
前記入力端子に電気的に接続され、前記高周波入力信号を増幅して高周波信号を出力する第１回路と、
前記第１回路に電気的に接続され、前記高周波信号を増幅する第２回路と、
を含み、
前記第１回路は、
並列接続され、ベースが前記入力端子に電気的に接続された第１増幅トランジスタ及び第２増幅トランジスタを含み、
前記第２回路は、
並列接続され、ベースが前記第１増幅トランジスタ及び前記第２増幅トランジスタのコレクタに電気的に接続された第３増幅トランジスタ及び第４増幅トランジスタを含み、
前記バイアス回路は、
前記第１増幅トランジスタのベースに電気的に接続され、前記第１増幅トランジスタのベースに第１バイアス電流を出力する第１バイアス回路と、
前記第２増幅トランジスタのベースに電気的に接続され、前記第２増幅トランジスタのベースに第２バイアス電流を出力する第２バイアス回路と、
前記第３増幅トランジスタのベースに電気的に接続され、前記第３増幅トランジスタのベースに第３バイアス電流を出力する第３バイアス回路と、
前記第４増幅トランジスタのベースに電気的に接続され、前記第４増幅トランジスタのベースに第４バイアス電流を出力する第４バイアス回路と、
を含み、
前記第１バイアス回路から前記第４バイアス回路の各々は、
電流が入力される第１ノードにコレクタ及びベースが電気的に接続され、第２ノードにエミッタが電気的に接続された第１トランジスタと、
前記第２ノードにコレクタ及びベースが電気的に接続された第２トランジスタと、
前記第１ノードにベースが電気的に接続され、前記第１バイアス電流をエミッタから出力する第３トランジスタと、
を含み、
前記バイアス抑制回路は、
前記第１バイアス回路の前記第２ノード、前記第２バイアス回路の前記第２ノード、前記第３バイアス回路の前記第２ノード及び前記第４バイアス回路の前記第２ノードに電気的に接続されており、前記高周波信号に基づいて、前記第１バイアス回路の前記第２ノード、前記第２バイアス回路の前記第２ノード、前記第３バイアス回路の前記第２ノード及び前記第４バイアス回路の前記第２ノードから電流を引き抜く、
電力増幅器。
前記増幅回路は、
前記入力端子に電気的に接続され、前記高周波入力信号を増幅して高周波信号を出力する第１回路と、
前記第１回路に電気的に接続され、前記高周波信号を増幅する第２回路と、
を含み、
前記第１回路は、
並列接続され、ベースが前記入力端子に電気的に接続された第１増幅トランジスタ及び第２増幅トランジスタを含み、
前記第２回路は、
並列接続され、ベースが前記第１増幅トランジスタ及び前記第２増幅トランジスタのコレクタに電気的に接続された第３増幅トランジスタ及び第４増幅トランジスタを含み、
前記バイアス回路は、
前記第１増幅トランジスタのベースに電気的に接続され、前記第１増幅トランジスタのベースに第１バイアス電流を出力する第１バイアス回路と、
前記第２増幅トランジスタのベースに電気的に接続され、前記第２増幅トランジスタのベースに第２バイアス電流を出力する第２バイアス回路と、
前記第３増幅トランジスタのベースに電気的に接続され、前記第３増幅トランジスタのベースに第３バイアス電流を出力する第３バイアス回路と、
前記第４増幅トランジスタのベースに電気的に接続され、前記第４増幅トランジスタのベースに第４バイアス電流を出力する第４バイアス回路と、
を含み、
前記第１バイアス回路から前記第４バイアス回路の各々は、
電流が入力される第１ノードにコレクタ及びベースが電気的に接続され、第２ノードにエミッタが電気的に接続された第１トランジスタと、
前記第２ノードにコレクタ及びベースが電気的に接続された第２トランジスタと、
前記第１ノードにベースが電気的に接続され、前記第１バイアス電流をエミッタから出力する第３トランジスタと、
を含み、
前記バイアス抑制回路は、
前記第１バイアス回路の前記第２ノード、前記第２バイアス回路の前記第２ノード、前記第３バイアス回路の前記第２ノード及び前記第４バイアス回路の前記第２ノードに電気的に接続されており、前記高周波信号に基づいて、前記第１バイアス回路の前記第２ノード、前記第２バイアス回路の前記第２ノード、前記第３バイアス回路の前記第２ノード及び前記第４バイアス回路の前記第２ノードから電流を引き抜く、
電力増幅器。
【請求項6】
請求項３から５のいずれか１項に記載の電力増幅器であって、
相対的に高い第１出力電力での増幅を行う第１出力電力動作モードと、相対的に低い第２出力電力での増幅を行う第２出力電力動作モードと、を有し、
前記第１バイアス回路は、
前記第１出力電力動作モードの場合に、前記第１バイアス電流を前記第１増幅トランジスタに出力し、
前記第２バイアス回路は、
前記第１出力電力動作モード及び前記第２出力電力動作モードの両方の場合に、前記第２バイアス電流を前記第２増幅トランジスタに出力し、
前記第３バイアス回路は、
前記第１出力電力動作モードの場合に、前記第３バイアス電流を前記第３増幅トランジスタに出力し、
前記第４バイアス回路は、
前記第１出力電力動作モード及び前記第２出力電力動作モードの両方の場合に、前記第４バイアス電流を前記第４増幅トランジスタに出力する、
電力増幅器。
相対的に高い第１出力電力での増幅を行う第１出力電力動作モードと、相対的に低い第２出力電力での増幅を行う第２出力電力動作モードと、を有し、
前記第１バイアス回路は、
前記第１出力電力動作モードの場合に、前記第１バイアス電流を前記第１増幅トランジスタに出力し、
前記第２バイアス回路は、
前記第１出力電力動作モード及び前記第２出力電力動作モードの両方の場合に、前記第２バイアス電流を前記第２増幅トランジスタに出力し、
前記第３バイアス回路は、
前記第１出力電力動作モードの場合に、前記第３バイアス電流を前記第３増幅トランジスタに出力し、
前記第４バイアス回路は、
前記第１出力電力動作モード及び前記第２出力電力動作モードの両方の場合に、前記第４バイアス電流を前記第４増幅トランジスタに出力する、
電力増幅器。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、電力増幅器に関する。
【背景技術】
【0002】
下記の特許文献１には、ミキサーと、ドライブアンプと、パワーアンプと、が直列接続された送信器が記載されている。パワーアンプは、出力トランジスタと、参照トランジスタと、を含む。参照トランジスタは、負荷の変動により出力トランジスタのコレクタ－エミッタ間に大きな電流が流れた場合に、電流源とバイアス回路との間から電流を引き抜く。これにより、パワーアンプは、出力トランジスタを過電流から保護することができる。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２００８－４９８７号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
しかしながら、特許文献１に記載のパワーアンプは、高周波入力信号が過入力になった場合の保護については、考慮されていない。また、特許文献１に記載のパワーアンプは、負荷が変動したときに電流源とバイアス回路との間から電流を引き抜くので、バイアス電流の微調整ができない。従って、特許文献１に記載のパワーアンプは、負荷が元に戻った場合に、バイアス回路が元に戻るのに時間が掛かってしまい、増幅動作が元に戻るのに時間が掛かってしまう。
【0005】
本開示は、上記に鑑みてなされたものであって、高周波入力信号が大きくなった場合に、ダメージを受けることを抑制することを目的とする。
【課題を解決するための手段】
【0006】
本開示の一側面の電力増幅器は、ベースが入力端子に電気的に接続され、入力端子に入力される高周波入力信号を増幅する増幅トランジスタを含む、増幅回路と、増幅トランジスタのベースに電気的に接続され、増幅トランジスタのベースにバイアス電流を出力するバイアス回路と、入力端子に電気的に接続され、高周波入力信号に基づいて、バイアス電流を抑制するバイアス抑制回路と、を含む。バイアス回路は、電流が入力される第１ノードにコレクタ及びベースが電気的に接続され、第２ノードにエミッタが電気的に接続された第１トランジスタと、第２ノードにコレクタ及びベースが電気的に接続された第２トランジスタと、第１ノードにベースが電気的に接続され、バイアス電流をエミッタから出力する第３トランジスタと、を含む。バイアス抑制回路は、第２ノードに電気的に接続され、高周波入力信号に基づいて、バイアス回路の第２ノードから電流を引き抜く。
【発明の効果】
【0007】
本開示によれば、高周波入力信号が大きくなった場合に、ダメージを受けることを抑制することが可能となる。
【図面の簡単な説明】
【0008】
【発明を実施するための形態】
【0009】
以下に、本開示の実施の形態を図面に基づいて詳細に説明する。なお、この実施の形態により本開示が限定されるものではない。各実施の形態は例示であり、異なる実施の形態で示した構成の部分的な置換又は組み合わせが可能であることは言うまでもない。
【0010】
＜第１の実施の形態＞
図１は、第１の実施の形態の電力増幅器の構成を示す図である。電力増幅器１は、高周波入力信号ＲＦｉｎを増幅して、高周波出力信号ＲＦｏｕｔを出力する。
図１は、第１の実施の形態の電力増幅器の構成を示す図である。電力増幅器１は、高周波入力信号ＲＦｉｎを増幅して、高周波出力信号ＲＦｏｕｔを出力する。
【0011】
電力増幅器１は、増幅回路１０と、バイアス回路２０と、バイアス抑制回路３１と、を含む。増幅回路１０は、第１回路１１を含む。バイアス回路２０は、第１バイアス回路２１を含む。
【0012】
増幅回路１０は、第１回路１１を含む１段の増幅回路である。
【0013】
第１回路１１は、コンデンサＣ１と、抵抗Ｒ１及びＲ２と、トランジスタＱ１と、抵抗Ｒ３と、を含む。
【0014】
トランジスタＱ１が、本開示の「増幅トランジスタ」の一例に相当する。
【0015】
本開示では、各トランジスタは、バイポーラトランジスタとするが、本開示はこれに限定されない。バイポーラトランジスタは、ヘテロ接合バイポーラトランジスタ（Heterojunction Bipolar Transistor：ＨＢＴ）が例示されるが、本開示はこれに限定されない。トランジスタは、例えば、電界効果トランジスタ（Field Effect Transistor：ＦＥＴ）であっても良い。トランジスタは、複数の単位トランジスタを電気的に並列接続した、マルチフィンガートランジスタであっても良い。単位トランジスタとは、トランジスタが構成される最小限の構成を言う。
【0016】
コンデンサＣ１と、抵抗Ｒ１及びＲ２と、トランジスタＱ１とは、１個のセルＣＬ１として半導体チップ上に形成されても良い。
【0017】
コンデンサＣ１の一端には、端子Ｐｉｎを介して、高周波入力信号ＲＦｉｎが入力される。コンデンサＣ１は、高周波入力信号ＲＦｉｎの直流成分をカットするＤＣカットコンデンサである。
【0018】
抵抗Ｒ１の一端は、コンデンサＣ１の他端に電気的に接続されている。抵抗Ｒ１の他端は、トランジスタＱ１のベースに電気的に接続されている。
【0019】
抵抗Ｒ２の一端には、バイアス電流ＢＩＡＳ１が、第１バイアス回路２１から入力される。抵抗Ｒ２の他端は、抵抗Ｒ１の一端に電気的に接続されている。
【0020】
トランジスタＱ１のエミッタは、抵抗Ｒ３を介して、基準電位に電気的に接続されている。基準電位は接地電位が例示されるが、本開示はこれに限定されない。
【0021】
トランジスタＱ１のベースには、抵抗Ｒ２及び抵抗Ｒ１を介して、バイアス電流ＢＩＡＳ１が入力される。また、トランジスタＱ１のベースには、コンデンサＣ１及び抵抗Ｒ１を介して、高周波入力信号ＲＦｉｎが入力される。
【0022】
トランジスタＱ１のコレクタには、端子Ｔ１を介して、電源電圧ＶＣＣ１が入力される。
【0023】
トランジスタＱ１は、高周波入力信号ＲＦｉｎを増幅して、高周波出力信号ＲＦｏｕｔをコレクタから端子Ｐｏｕｔに出力する。
【0024】
第１バイアス回路２１には、端子Ｔ１１を介して、外部からバイアス電流ＩＢ１が入力される。第１バイアス回路２１は、バイアス電流ＩＢ１に基づいて、バイアス電流ＢＩＡＳ１を、第１回路１１に出力する。
【0025】
第１バイアス回路２１は、抵抗Ｒ１１と、トランジスタＱ１１、Ｑ１２及びＱ１３と、コンデンサＣ１１と、を含む。
【0026】
トランジスタＱ１１が、本開示の「第１トランジスタ」の一例に相当する。トランジスタＱ１２が、本開示の「第２トランジスタ」の一例に相当する。トランジスタＱ１３が、本開示の「第３トランジスタ」の一例に相当する。
【0027】
抵抗Ｒ１１の一端には、端子Ｔ１１を介して、バイアス電流ＩＢ１が入力される。抵抗Ｒ１１の他端は、ノードＮ１１に電気的に接続されている。
【0028】
ノードＮ１１が、本開示の「第１ノード」の一例に相当する。
【0029】
トランジスタＱ１１のコレクタ及びベースは、ノードＮ１１に電気的に接続されている。つまり、トランジスタＱ１１は、ダイオード接続されている。トランジスタＱ１１のエミッタは、ノードＮ１２に電気的に接続されている。
【0030】
ノードＮ１２が、本開示の「第２ノード」の一例に相当する。
【0031】
トランジスタＱ１２のコレクタ及びベースは、ノードＮ１２に電気的に接続されている。つまり、トランジスタＱ１２は、ダイオード接続されている。トランジスタＱ１２のエミッタは、基準電位に電気的に接続されている。
【0032】
トランジスタＱ１１及びＱ１２は、一定の電圧を発生させる。トランジスタＱ１１及びＱ１２が発生させる電圧が、ノードＮ１１の電圧である。
【0033】
コンデンサＣ１１の一端は、ノードＮ１１に電気的に接続されている。コンデンサＣ１１の他端は、基準電位に電気的に接続されている。コンデンサＣ１１は、ノードＮ１１の電圧を安定化させる。
【0034】
トランジスタＱ１３のコレクタには、端子Ｔ２１を介して、電源電圧Ｖｂａｔｔが入力される。トランジスタＱ１３のベースは、ノードＮ１１に電気的に接続されている。トランジスタＱ１３のエミッタは、抵抗Ｒ２の一端に電気的に接続されている。つまり、トランジスタＱ１３及び抵抗Ｒ２は、エミッタフォロワ接続されている。
【0035】
トランジスタＱ１３は、ノードＮ１１の電圧に応じたバイアス電流ＢＩＡＳ１を、エミッタから抵抗Ｒ２の一端に出力する。
【0036】
なお、第１バイアス回路２１の回路構成は、一例であり、本開示はこれに限定されない。例えば、第１バイアス回路２１は、トランジスタＱ１３のエミッタをプッシュプルするプッシュプル回路を含んでも良い。
【0037】
バイアス抑制回路３１は、高周波入力信号ＲＦｉｎの大きさに基づいて、バイアス電流ＢＩＡＳ１を抑制する。
【0038】
バイアス抑制回路３１には、接続点Ｐｉｎ＿ｒｅｐを介して、高周波入力信号ＲＦｉｎが入力される。なお、接続点Ｐｉｎ＿ｒｅｐは、説明の便宜上のものであり、実際の回路では無くても良い（単なる配線で良い）。
【0039】
バイアス抑制回路３１は、接続点Ｖｓｉｎｋ１を介して、ノードＮ１２に電気的に接続されている。なお、接続点Ｖｓｉｎｋ１は、説明の便宜上のものであり、実際の回路では無くても良い（単なる配線で良い）。
【0040】
バイアス抑制回路３１は、高周波入力信号ＲＦｉｎに基づいて、ノードＮ１２から電流を引き抜く。これにより、ノードＮ１１の電圧、つまりトランジスタＱ１３のベース電圧が低下する。また、ノードＮ１１からトランジスタＱ１３に流れるベース電流が低下する。従って、バイアス抑制回路３１は、トランジスタＱ１３のエミッタから出力されるバイアス電流ＢＩＡＳ１を抑制できる。
【0041】
図２は、第１の実施の形態の電力増幅器のバイアス抑制回路の構成を示す図である。
【0042】
バイアス抑制回路３１は、設定回路３１ａと、差動反転回路３１ｂと、電流引き抜き回路３１ｃと、を含む。
【0043】
設定回路３１ａは、差動反転回路３１ｂ及び電流引き抜き回路３１ｃの動作点（バイアス）を設定する。
【0044】
差動反転回路３１ｂは、接続点Ｐｉｎ＿ｒｅｐから入力される高周波入力信号ＲＦｉｎに基づいて、信号Ｓ１１を電流引き抜き回路３１ｃに出力する。
【0045】
電流引き抜き回路３１ｃは、信号Ｓ１１に基づいて、接続点Ｖｓｉｎｋ１（つまり、ノードＮ１２（図１参照））から電流を引き抜く。
【0046】
設定回路３１ａは、定電流源Ａ２１と、抵抗Ｒ２１、Ｒ２２及びＲ２３と、トランジスタＱ２１及びＱ２２と、を含む。
【0047】
定電流源Ａ２１は、ノードＮ２１に定電流を出力する。抵抗Ｒ２１の一端は、ノードＮ２１に電気的に接続されている。抵抗Ｒ２１の他端は、ノードＮ２２に電気的に接続されている。
【0048】
トランジスタＱ２１のコレクタ及びベースは、ノードＮ２２に電気的に接続されている。つまり、トランジスタＱ２１は、ダイオード接続されている。トランジスタＱ２１のエミッタは、ノードＮ２３に電気的に接続されている。
【0049】
トランジスタＱ２２のコレクタ及びベースは、ノードＮ２３に電気的に接続されている。つまり、トランジスタＱ２２は、ダイオード接続されている。トランジスタＱ２２のエミッタは、基準電位に電気的に接続されている。
【0050】
トランジスタＱ２１及びＱ２２は、一定の電圧を発生させる。トランジスタＱ２１及びＱ２２が発生させる電圧が、ノードＮ２２の電圧である。
【0051】
抵抗Ｒ２２の一端は、ノードＮ２２に電気的に接続されている。抵抗Ｒ２２の他端は、ノードＮ２４に電気的に接続されている。抵抗Ｒ２３の一端は、ノードＮ２４に電気的に接続されている。抵抗Ｒ２３の他端は、ノードＮ２３に電気的に接続されている。
【0052】
抵抗Ｒ２２及びＲ２３は、ノードＮ２２とノードＮ２３との間の電圧を抵抗分圧した電圧を発生させる。抵抗Ｒ２２及びＲ２３が発生させる電圧が、ノードＮ２４の電圧である。
【0053】
差動反転回路３１ｂは、抵抗Ｒ３１から抵抗Ｒ３７までと、コンデンサＣ３１及びＣ３２と、トランジスタＱ３１、Ｑ３２及びＱ３３と、を含む。
【0054】
抵抗Ｒ３１の一端は、ノードＮ２１に電気的に接続されている。抵抗Ｒ３１の他端は、ノードＮ３１に電気的に接続されている。コンデンサＣ３１の一端は、ノードＮ３１に電気的に接続されている。コンデンサＣ３１の他端は、基準電位に電気的に接続されている。コンデンサＣ３１は、ノードＮ３１の高周波信号を基準電位に落とす。
【0055】
トランジスタＱ３１のコレクタは、ノードＮ３１に電気的に接続されている。トランジスタＱ３１のコレクタには、ノードＮ３１からバイアス電圧が入力される。
【0056】
トランジスタＱ３１は、トランジスタＱ１（図１参照）の動作を模擬するレプリカトランジスタである。
【0057】
トランジスタＱ３１が、本開示の「レプリカトランジスタ」の一例に相当する。
【0058】
コンデンサＣ３２の一端は、接続点Ｐｉｎ＿ｒｅｐに電気的に接続されている。コンデンサＣ３２の一端には、接続点Ｐｉｎ＿ｒｅｐを介して、高周波入力信号ＲＦｉｎが入力される。コンデンサＣ３２は、高周波入力信号ＲＦｉｎの直流成分をカットするＤＣカットコンデンサである。
【0059】
抵抗Ｒ３４の一端は、コンデンサＣ３２の他端に電気的に接続されている。抵抗Ｒ３４の他端は、トランジスタＱ３１のベースに電気的に接続されている。
【0060】
抵抗Ｒ３５の一端は、ノードＮ２４に電気的に接続されている。抵抗Ｒ３５の他端は、抵抗Ｒ３４の一端に電気的に接続されている。
【0061】
コンデンサＣ３２、抵抗Ｒ３４、抵抗Ｒ３５及びトランジスタＱ３１は、１個のセルＣＬ３１として半導体チップ上に形成されても良い。
【0062】
セルＣＬ３１と、セルＣＬ１（図１参照）とは、同じ型のセルが配置されていることが例示される。
【0063】
トランジスタＱ３１は、トランジスタＱ１（図１参照）の近傍に配置されることが好ましい。これにより、トランジスタＱ３１とトランジスタＱ１との間の温度差が抑制され、トランジスタＱ３１とトランジスタＱ１との間の特性の差が抑制される。
【0064】
トランジスタＱ３１がトランジスタＱ１の近傍に配置されるとは、例えば、セルＣＬ３１がセルＣＬ１（図１参照）に隣接して配置されることが例示される。また、例えば、セルＣＬ３１とセルＣＬ１との間に他の素子が無いことが例示される。
【0065】
トランジスタＱ３１のベースには、抵抗Ｒ３５及び抵抗Ｒ３４を介して、バイアス電圧がノードＮ２４から入力される。また、トランジスタＱ３１のベースには、コンデンサＣ３２及び抵抗Ｒ３４を介して、高周波入力信号ＲＦｉｎが入力される。
【0066】
トランジスタＱ３１のエミッタは、抵抗Ｒ３６の一端に電気的に接続されている。抵抗Ｒ３６の他端は、ノードＮ３３に電気的に接続されている。
【0067】
抵抗Ｒ３２の一端は、ノードＮ２１に電気的に接続されている。抵抗Ｒ３２の他端は、ノードＮ３２に電気的に接続されている。ノードＮ３２の電圧が、信号Ｓ１１である。
【0068】
トランジスタＱ３２のコレクタは、ノードＮ３２に電気的に接続されている。トランジスタＱ３２のコレクタには、ノードＮ３２からバイアス電圧が入力される。
【0069】
抵抗Ｒ３３の一端は、ノードＮ２２に電気的に接続されている。抵抗Ｒ３３の他端は、トランジスタＱ３２のベースに電気的に接続されている。
【0070】
トランジスタＱ３２のベースには、抵抗Ｒ３３を介して、ノードＮ２２からバイアス電圧が入力される。
【0071】
トランジスタＱ３２のエミッタは、抵抗Ｒ３７の一端に電気的に接続されている。抵抗Ｒ３７の他端は、ノードＮ３３に電気的に接続されている。
【0072】
トランジスタＱ３３のコレクタは、ノードＮ３３に電気的に接続されている。トランジスタＱ３３のエミッタは、基準電位に電気的に接続されている。トランジスタＱ３３のベースは、ノードＮ２３に電気的に接続されている。つまり、トランジスタＱ３３は、トランジスタＱ２２とカレントミラー接続されている。
【0073】
電流引き抜き回路３１ｃは、定電圧源Ｂ４１と、トランジスタＱ４１、Ｑ４２及びＱ４３と、抵抗Ｒ４１及びＲ４２と、を含む。
【0074】
定電圧源Ｂ４１は、トランジスタＱ４１のコレクタに定電圧を出力する。
【0075】
トランジスタＱ４１のベースは、ノードＮ３２に電気的に接続されており、信号Ｓ１１が入力される。トランジスタＱ４１のエミッタは、抵抗Ｒ４１の一端に電気的に接続されている。抵抗Ｒ４１の他端は、ノードＮ４１に電気的に接続されている。
【0076】
トランジスタＱ４２のコレクタは、ノードＮ４１に電気的に接続されている。トランジスタＱ４２のエミッタは、基準電位に電気的に接続されている。トランジスタＱ４２のベースは、ノードＮ２３に電気的に接続されている。つまり、トランジスタＱ４２は、トランジスタＱ２２とカレントミラー接続されている。
【0077】
トランジスタＱ４３のエミッタは、基準電位に電気的に接続されている。トランジスタＱ４３のベースは、ノードＮ４１に電気的に接続されている。トランジスタＱ４３のコレクタは、抵抗Ｒ４２の一端に電気的に接続されている。抵抗Ｒ４２の他端は、接続点Ｖｓｉｎｋ１に電気的に接続されている。つまり、抵抗Ｒ４２の他端は、ノードＮ１２（図１参照）に電気的に接続されている。
【0078】
バイアス抑制回路３１の動作について説明する。
【0079】
高周波入力信号ＲＦｉｎが相対的に大きい場合（例えば、過入力である場合）、トランジスタＱ３１のコレクタ－エミッタ間の電流は、相対的に大きくなる。従って、トランジスタＱ３２のコレクタ－エミッタ間の電流は、相対的に小さくなる。これにより、抵抗Ｒ３２での電圧降下が相対的に小さくなる。従って、ノードＮ３２の電位は、相対的に高くなる。つまり、信号Ｓ１１は、相対的に高電位になる。
【0080】
信号Ｓ１１がトランジスタＱ４１のベースの閾値電圧以上になると（即ち、高周波入力信号ＲＦｉｎが閾値以上になると）、トランジスタＱ４１がオンし、ノードＮ４１の電位が相対的に高くなる。これにより、トランジスタＱ４３がオンし、トランジスタＱ４３のコレクタ、即ち接続点Ｖｓｉｎｋ１（つまり、ノードＮ１２（図１参照））からエミッタに電流が流れる。つまり、トランジスタＱ４３は、ノードＮ１２から電流を引き抜く。
【0081】
これにより、ノードＮ１１（図１参照）の電圧、つまりトランジスタＱ１３（図１参照）のベース電圧が低下する。また、ノードＮ１１からトランジスタＱ１３に流れるベース電流が低下する。従って、トランジスタＱ１３のエミッタから出力されるバイアス電流ＢＩＡＳ１（図１参照）が抑制される。
【0082】
なお、バイアス抑制回路３１は、各素子の素子値を調整することにより、ノードＮ１２から引き抜く電流を微調整することができる。つまり、バイアス抑制回路３１は、トランジスタＱ１３のベース電圧及びベース電流をゼロにせずに、微調整することができる。従って、バイアス抑制回路３１は、バイアス電流ＢＩＡＳ１をゼロにするのではなく、微調整することができる。
【0083】
一方、高周波入力信号ＲＦｉｎが相対的に小さい場合、トランジスタＱ３１のコレクタ－エミッタ間の電流は、相対的に小さくなる。従って、トランジスタＱ３２のコレクタ－エミッタ間の電流は、相対的に大きくなる。これにより、抵抗Ｒ３２での電圧降下が相対的に大きくなる。従って、ノードＮ３２の電位は、相対的に低くなる。つまり、信号Ｓ１１は、相対的に低電位になる。
【0084】
信号Ｓ１１がトランジスタＱ４１のベースの閾値電圧未満になると（即ち、高周波入力信号ＲＦｉｎが閾値未満になると）、トランジスタＱ４１がオフし、ノードＮ４１の電位が相対的に低くなる。これにより、トランジスタＱ４３がオフし、トランジスタＱ４３のコレクタ、即ち接続点Ｖｓｉｎｋ１（つまり、ノードＮ１２（図１参照））からエミッタに電流が流れない。つまり、トランジスタＱ４３は、ノードＮ１２から電流を引き抜かない。
【0085】
（効果）
バイアス抑制回路３１が無いとすると、電力増幅器１は、高周波入力信号ＲＦｉｎが大きくなり（例えば、過入力となり）、且つ、負荷の変動が加わると（例えば、軽負荷になると）、トランジスタＱ１のコレクタ－エミッタ間の電流が大きくなり、トランジスタＱ１がダメージを受ける可能性がある。
バイアス抑制回路３１が無いとすると、電力増幅器１は、高周波入力信号ＲＦｉｎが大きくなり（例えば、過入力となり）、且つ、負荷の変動が加わると（例えば、軽負荷になると）、トランジスタＱ１のコレクタ－エミッタ間の電流が大きくなり、トランジスタＱ１がダメージを受ける可能性がある。
【0086】
しかし、電力増幅器１は、バイアス抑制回路３１を含む。そして、バイアス抑制回路３１は、高周波入力信号ＲＦｉｎが閾値以上になった場合（例えば、過入力となった場合）、バイアス電流ＢＩＡＳ１を抑制する。
【0087】
これにより、電力増幅器１は、トランジスタＱ１のコレクタ－エミッタ間の電流が抑制されるので、トランジスタＱ１がダメージを受けることを抑制できる。
【0088】
また、高周波入力信号ＲＦｉｎが閾値以上である場合に、バイアス抑制回路３１は、ノードＮ１２から電流を引き抜く。しかし、バイアス抑制回路３１は、トランジスタＱ１３のベース電圧及びベース電流をゼロにせずに、微調整することができる。つまり、バイアス抑制回路３１は、バイアス電流ＢＩＡＳ１をゼロにせずに、微調整することができる。即ち、トランジスタＱ１は、オフ状態にならずに、オン状態を維持することができる。
【0089】
従って、電力増幅器１は、高周波入力信号ＲＦｉｎが閾値以上から閾値未満に戻った場合に、トランジスタＱ１が元の増幅動作に直ぐに戻ることができる。
【0090】
＜第２の実施の形態＞
第２の実施の形態の構成要素のうち、第１の実施の形態の構成要素と同一の構成要素については、同一の符号を付して説明を省略する。
第２の実施の形態の構成要素のうち、第１の実施の形態の構成要素と同一の構成要素については、同一の符号を付して説明を省略する。
【0091】
図３及び図４は、第２の実施の形態の電力増幅器の構成を示す図である。電力増幅器１Ａは、増幅回路１０Ａと、バイアス回路２０Ａと、バイアス抑制回路３１Ａと、を含む。図３は、増幅回路１０Ａ及びバイアス回路２０Ａを示す図である。図４は、バイアス抑制回路３１Ａを示す図である。
【0092】
増幅回路１０Ａは、第１回路１１Ａと、整合回路１２と、第２回路１３と、を含む。
【0093】
バイアス回路２０Ａは、第１バイアス回路２１と、第２バイアス回路２２と、第３バイアス回路２３と、第４バイアス回路２４と、を含む。
【0094】
増幅回路１０Ａは、ドライブ段の増幅回路である第１回路１１Ａと、パワー段の増幅回路である第２回路１３と、を含む２段の増幅回路である。
【0095】
電力増幅器１Ａは、相対的に高い第１出力電力での増幅を行う第１出力電力動作モード（以下、「ハイパワーモード」と称する。）と、相対的に低い第２出力電力での増幅を行う第２出力電力動作モード（以下、「ローパワーモード」と称する。）と、を有する。
【0096】
図３を参照すると、第１回路１１Ａは、コンデンサＣ１と、抵抗Ｒ１及びＲ２と、トランジスタＱ１と、コンデンサＣ２と、抵抗Ｒ４及びＲ５と、トランジスタＱ２と、抵抗Ｒ３と、を含む。
【0097】
トランジスタＱ１は、ハイパワーモードの場合に、高周波入力信号ＲＦｉｎを増幅し、高周波信号ＲＦ１を出力する。
【0098】
トランジスタＱ２は、ハイパワーモード及びローパワーモードの両方の場合に、高周波入力信号ＲＦｉｎを増幅し、高周波信号ＲＦ１を出力する。
【0099】
コンデンサＣ２、抵抗Ｒ４及びＲ５、並びに、トランジスタＱ２の接続関係、動作、及び、機能は、コンデンサＣ１、抵抗Ｒ１及びＲ２、並びに、トランジスタＱ１の接続関係、動作、及び、機能と同様であるので、説明を省略する。
【0100】
トランジスタＱ１が、本開示の「第１増幅トランジスタ」の一例に相当する。トランジスタＱ２が、本開示の「第２増幅トランジスタ」の一例に相当する。
【0101】
コンデンサＣ２の一端は、コンデンサＣ１の一端に電気的に接続されている。トランジスタＱ２のコレクタは、トランジスタＱ１のコレクタに電気的に接続されている。トランジスタＱ２のエミッタは、抵抗Ｒ３の一端に電気的に接続されている。
【0102】
つまり、トランジスタＱ１とトランジスタＱ２とは、並列接続されている。
【0103】
コンデンサＣ２と、抵抗Ｒ４及びＲ５と、トランジスタＱ２とは、１個のセルＣＬ２として半導体チップ上に形成されても良い。
【0104】
整合回路１２は、第１回路１１Ａと第２回路１３との間のインピーダンス整合を行う。
【0105】
整合回路１２は、インダクタ１２ａと、抵抗１２ｂと、コンデンサ１２ｃと、を含む。コンデンサ１２ｃの一端は、トランジスタＱ１のコレクタ及びトランジスタＱ２のコレクタに電気的に接続されている。インダクタ１２ａの一端は、コンデンサ１２ｃの他端に電気的に接続されている。インダクタ１２ａの他端は、抵抗１２ｂの一端に電気的に接続されている。抵抗１２ｂの他端は、基準電位に電気的に接続されている。
【0106】
整合回路１２の回路構成は、一例であり、本開示はこれに限定されない。
【0107】
第２回路１３は、コンデンサＣ５１と、抵抗Ｒ５１及びＲ５２と、トランジスタＱ５１と、コンデンサＣ５２と、抵抗Ｒ５４及びＲ５５と、トランジスタＱ５２と、抵抗Ｒ５３と、を含む。
【0108】
トランジスタＱ５１は、ハイパワーモードの場合に、高周波信号ＲＦ１を増幅し、高周波出力信号ＲＦｏｕｔを出力する。
【0109】
トランジスタＱ５２は、ハイパワーモード及びローパワーモードの両方の場合に、高周波信号ＲＦ１を増幅し、高周波出力信号ＲＦｏｕｔを出力する。
【0110】
コンデンサＣ５１、抵抗Ｒ５１及びＲ５２、並びに、トランジスタＱ５１の接続関係、動作、及び、機能は、コンデンサＣ１、抵抗Ｒ１及びＲ２、並びに、トランジスタＱ１の接続関係、動作、及び、機能と同様であるので、説明を省略する。コンデンサＣ５１と、抵抗Ｒ５１及びＲ５２と、トランジスタＱ５１とは、１個のセルＣＬ４として半導体チップ上に形成されても良い。
【0111】
トランジスタＱ５１が、本開示の「第３増幅トランジスタ」の一例に相当する。
【0112】
コンデンサＣ５１の一端は、インダクタ１２ａの一端に電気的に接続されている。トランジスタＱ５１のコレクタには、端子Ｔ２を介して、電源電圧ＶＣＣ２が入力される。トランジスタＱ５１のコレクタは、端子Ｐｏｕｔに電気的に接続されている。トランジスタＱ５１のエミッタは、抵抗Ｒ５３の一端に電気的に接続されている。抵抗Ｒ５３の他端は、基準電位に電気的に接続されている。
【0113】
コンデンサＣ５２、抵抗Ｒ５４及びＲ５５、並びに、トランジスタＱ５２の接続関係、動作、及び、機能は、コンデンサＣ１、抵抗Ｒ１及びＲ２、並びに、トランジスタＱ１の接続関係、動作、及び、機能と同様であるので、説明を省略する。コンデンサＣ５２と、抵抗Ｒ５４及びＲ５５と、トランジスタＱ５２とは、１個のセルＣＬ５として半導体チップ上に形成されても良い。
【0114】
トランジスタＱ５２が、本開示の「第４増幅トランジスタ」の一例に相当する。
【0115】
コンデンサＣ５２の一端は、コンデンサＣ５１の一端に電気的に接続されている。トランジスタＱ５２のコレクタは、トランジスタＱ５１のコレクタに電気的に接続されている。トランジスタＱ５２のエミッタは、抵抗Ｒ５３の一端に電気的に接続されている。
【0116】
つまり、トランジスタＱ５１とトランジスタＱ５２とは、並列接続されている。
【0117】
第１バイアス回路２１には、ハイパワーモードの場合に、端子Ｔ１１を介して、外部からバイアス電流ＩＢ１が入力される。第１バイアス回路２１は、ハイパワーモードの場合に、バイアス電流ＩＢ１に基づいて、バイアス電流ＢＩＡＳ１を、セルＣＬ１に出力する。
【0118】
第２バイアス回路２２には、ハイパワーモード及びローパワーモードの両方の場合に、端子Ｔ１２を介して、外部からバイアス電流ＩＢ２が入力される。第２バイアス回路２２は、ハイパワーモード及びローパワーモードの両方の場合に、バイアス電流ＩＢ２に基づいて、バイアス電流ＢＩＡＳ２を、セルＣＬ２に出力する。
【0119】
第２バイアス回路２２は、抵抗Ｒ６１と、トランジスタＱ６１、Ｑ６２及びＱ６３と、コンデンサＣ６１と、を含む。
【0120】
抵抗Ｒ６１、トランジスタＱ６１、Ｑ６２及びＱ６３、並びに、コンデンサＣ６１の接続関係、動作、及び、機能は、抵抗Ｒ１１、トランジスタＱ１１、Ｑ１２及びＱ１３、並びに、コンデンサＣ１１の接続関係、動作、及び、機能と同様であるので、説明を省略する。
【0121】
トランジスタＱ６１のエミッタとトランジスタＱ６２のコレクタ及びベースとの接続点であるノードＮ６２は、接続点Ｖｓｉｎｋ２に電気的に接続されている。なお、接続点Ｖｓｉｎｋ２は、説明の便宜上のものであり、実際の回路では無くても良い（単なる配線で良い）。
【0122】
第３バイアス回路２３には、ハイパワーモードの場合に、端子Ｔ１３を介して、外部からバイアス電流ＩＢ３が入力される。第３バイアス回路２３は、ハイパワーモードの場合に、バイアス電流ＩＢ３に基づいて、バイアス電流ＢＩＡＳ３を、セルＣＬ４に出力する。
【0123】
第３バイアス回路２３は、抵抗Ｒ７１と、トランジスタＱ７１、Ｑ７２及びＱ７３と、コンデンサＣ７１と、を含む。
【0124】
抵抗Ｒ７１、トランジスタＱ７１、Ｑ７２及びＱ７３、並びに、コンデンサＣ７１の接続関係、動作、及び、機能は、抵抗Ｒ１１、トランジスタＱ１１、Ｑ１２及びＱ１３、並びに、コンデンサＣ１１の接続関係、動作、及び、機能と同様であるので、説明を省略する。
【0125】
第４バイアス回路２４には、ハイパワーモード及びローパワーモードの両方の場合に、端子Ｔ１４を介して、外部からバイアス電流ＩＢ４が入力される。第４バイアス回路２４は、ハイパワーモード及びローパワーモードの両方の場合に、バイアス電流ＩＢ４に基づいて、バイアス電流ＢＩＡＳ４を、セルＣＬ５に出力する。
【0126】
第４バイアス回路２４は、抵抗Ｒ８１と、トランジスタＱ８１、Ｑ８２及びＱ８３と、コンデンサＣ８１と、を含む。
【0127】
抵抗Ｒ８１、トランジスタＱ８１、Ｑ８２及びＱ８３、並びに、コンデンサＣ８１の接続関係、動作、及び、機能は、抵抗Ｒ１１、トランジスタＱ１１、Ｑ１２及びＱ１３、並びに、コンデンサＣ１１の接続関係、動作、及び、機能と同様であるので、説明を省略する。
【0128】
【0129】
電流引き抜き回路３１ｄは、電流引き抜き回路３１ｃと比較して、トランジスタＱ４４、Ｑ４５及びＱ４６、並びに、抵抗Ｒ４３及びＲ４４を更に含む。
【0130】
トランジスタＱ４４、Ｑ４５及びＱ４６、並びに、抵抗Ｒ４３及びＲ４４の接続関係、動作、及び、機能は、トランジスタＱ４１、Ｑ４２及びＱ４３、並びに、抵抗Ｒ４１及びＲ４２の接続関係、動作、及び、機能と同様であるので、説明を省略する。
【0131】
抵抗Ｒ４４の他端は、接続点Ｖｓｉｎｋ２に電気的に接続されている。つまり、抵抗Ｒ４４の他端は、ノードＮ６２（図３参照）に電気的に接続されている。
【0132】
なお、第２の実施の形態では、トランジスタＱ４６のベースが、抵抗Ｒ４３の他端とトランジスタＱ４５のコレクタとの接続点であるノードＮ４２に電気的に接続されていることとしたが、ノードＮ４１に電気的に接続されることとしても良い。これにより、トランジスタＱ４４及びＱ４５、並びに、抵抗Ｒ４３を削除することができ、素子数を抑制できる。
【0133】
バイアス抑制回路３１Ａの動作について説明する。
【0134】
高周波入力信号ＲＦｉｎが相対的に大きい場合（例えば、過入力である場合）、トランジスタＱ３１のコレクタ－エミッタ間の電流は、相対的に大きくなる。従って、トランジスタＱ３２のコレクタ－エミッタ間の電流は、相対的に小さくなる。これにより、抵抗Ｒ３２での電圧降下が相対的に小さくなる。従って、ノードＮ３２の電位は、相対的に高くなる。つまり、信号Ｓ１１は、相対的に高電位になる。
【0135】
信号Ｓ１１がトランジスタＱ４１のベースの閾値電圧以上になると（即ち、高周波入力信号ＲＦｉｎが閾値以上になると）、トランジスタＱ４１がオンし、ノードＮ４１の電位が相対的に高くなる。これにより、トランジスタＱ４３がオンし、トランジスタＱ４３のコレクタ、即ち接続点Ｖｓｉｎｋ１（つまり、ノードＮ１２（図３参照））からエミッタに電流が流れる。つまり、トランジスタＱ４３は、ノードＮ１２から電流を引き抜く。
【0136】
これにより、ノードＮ１１（図３参照）の電圧、つまりトランジスタＱ１３（図３参照）のベース電圧が低下する。また、ノードＮ１１からトランジスタＱ１３に流れるベース電流が低下する。従って、トランジスタＱ１３のエミッタから出力されるバイアス電流ＢＩＡＳ１（図３参照）が抑制される。これにより、高周波信号ＲＦ１が抑制される。
【0137】
なお、バイアス抑制回路３１Ａは、各素子の素子値を調整することにより、ノードＮ１２から引き抜く電流を微調整することができる。つまり、バイアス抑制回路３１Ａは、トランジスタＱ１３のベース電圧及びベース電流をゼロにせずに、微調整することができる。従って、バイアス抑制回路３１Ａは、バイアス電流ＢＩＡＳ１をゼロにするのではなく、微調整することができる。
【0138】
信号Ｓ１１がトランジスタＱ４４のベースの閾値電圧以上になると（即ち、高周波入力信号ＲＦｉｎが閾値以上になると）、トランジスタＱ４４がオンし、ノードＮ４２の電位が相対的に高くなる。これにより、トランジスタＱ４６がオンし、トランジスタＱ４６のコレクタ、即ち接続点Ｖｓｉｎｋ２（つまり、ノードＮ６２（図３参照））からエミッタに電流が流れる。つまり、トランジスタＱ４６は、ノードＮ６２から電流を引き抜く。
【0139】
これにより、ノードＮ６１（図３参照）の電圧、つまりトランジスタＱ６３（図３参照）のベース電圧が低下する。また、ノードＮ６１からトランジスタＱ６３に流れるベース電流が低下する。従って、トランジスタＱ６３のエミッタから出力されるバイアス電流ＢＩＡＳ２（図３参照）が抑制される。これにより、高周波信号ＲＦ１が抑制される。
【0140】
なお、バイアス抑制回路３１Ａは、各素子の素子値を調整することにより、ノードＮ６２から引き抜く電流を微調整することができる。つまり、バイアス抑制回路３１Ａは、トランジスタＱ６３のベース電圧及びベース電流をゼロにせずに、微調整することができる。従って、バイアス抑制回路３１Ａは、バイアス電流ＢＩＡＳ２をゼロにするのではなく、微調整することができる。
【0141】
一方、高周波入力信号ＲＦｉｎが相対的に小さい場合、トランジスタＱ３１のコレクタ－エミッタ間の電流は、相対的に小さくなる。従って、トランジスタＱ３２のコレクタ－エミッタ間の電流は、相対的に大きくなる。これにより、抵抗Ｒ３２での電圧降下が相対的に大きくなる。従って、ノードＮ３２の電位は、相対的に低くなる。つまり、信号Ｓ１１は、相対的に低電位になる。
【0142】
信号Ｓ１１がトランジスタＱ４１のベースの閾値電圧未満になると（即ち、高周波入力信号ＲＦｉｎが閾値未満になると）、トランジスタＱ４１がオフし、ノードＮ４１の電位が相対的に低くなる。これにより、トランジスタＱ４３がオフし、トランジスタＱ４３のコレクタ、即ち接続点Ｖｓｉｎｋ１（つまり、ノードＮ１２（図３参照））からエミッタに電流が流れない。つまり、トランジスタＱ４３は、ノードＮ１２から電流を引き抜かない。
【0143】
信号Ｓ１１がトランジスタＱ４４のベースの閾値電圧未満になると（即ち、高周波入力信号ＲＦｉｎが閾値未満になると）、トランジスタＱ４４がオフし、ノードＮ４２の電位が相対的に低くなる。これにより、トランジスタＱ４６がオフし、トランジスタＱ４６のコレクタ、即ち接続点Ｖｓｉｎｋ２（つまり、ノードＮ６２（図３参照））からエミッタに電流が流れない。つまり、トランジスタＱ４６は、ノードＮ６２から電流を引き抜かない。
【0144】
（効果）
バイアス抑制回路３１Ａが無いとすると、電力増幅器１Ａは、高周波入力信号ＲＦｉｎが大きくなり（例えば、過入力となり）、即ち高周波信号ＲＦ１が大きくなり、且つ、負荷の変動が加わると（例えば、軽負荷になると）、トランジスタＱ５１及びトランジスタＱ５２がダメージを受ける可能性がある。
バイアス抑制回路３１Ａが無いとすると、電力増幅器１Ａは、高周波入力信号ＲＦｉｎが大きくなり（例えば、過入力となり）、即ち高周波信号ＲＦ１が大きくなり、且つ、負荷の変動が加わると（例えば、軽負荷になると）、トランジスタＱ５１及びトランジスタＱ５２がダメージを受ける可能性がある。
【0145】
しかし、電力増幅器１Ａは、バイアス抑制回路３１Ａを含む。そして、バイアス抑制回路３１Ａは、高周波入力信号ＲＦｉｎが閾値以上になった場合（例えば、過入力となった場合）、バイアス電流ＢＩＡＳ１及びバイアス電流ＢＩＡＳ２を抑制する。
【0146】
これにより、電力増幅器１Ａは、高周波信号ＲＦ１が抑制され、トランジスタＱ５１及びトランジスタＱ５２のコレクタ－エミッタ間の電流が抑制されるので、トランジスタＱ５１及びトランジスタＱ５２がダメージを受けることを抑制できる。
【0147】
また、高周波入力信号ＲＦｉｎが閾値以上である場合に、バイアス抑制回路３１Ａは、ノードＮ１２及びノードＮ６２から電流を引き抜く。しかし、バイアス抑制回路３１Ａは、トランジスタＱ１３及びトランジスタＱ６３のベース電圧及びベース電流をゼロにせずに、微調整することができる。つまり、バイアス抑制回路３１Ａは、バイアス電流ＢＩＡＳ１及びバイアス電流ＢＩＡＳ２をゼロにせずに、微調整することができる。即ち、トランジスタＱ１及びトランジスタＱ２は、オフ状態にならずに、オン状態を維持することができる。
【0148】
従って、電力増幅器１Ａは、高周波入力信号ＲＦｉｎが閾値以上から閾値未満に戻った場合に、トランジスタＱ１及びトランジスタＱ２が元の増幅動作に直ぐに戻ることができる。
【0149】
【0150】
図５は、比較例の電力増幅器の回路シミュレーション結果である。図５は、バイアス抑制回路３１Ａが無い場合の、トランジスタＱ５１及びＱ５２（図３参照）のロードライン（高周波出力信号ＲＦｏｕｔの電流及び電圧のリサージュ波形）を示す図である。
【0151】
【0152】
【0153】
図５を参照すると、太い実線２０１は、トランジスタＱ５１及びトランジスタＱ５２のロードラインの一例である。細い実線２０２は、１０Ｗ（ワット）の等電力線である。
【0154】
太い実線２０１は、領域２０３において、細い実線２０２よりも図中上側となっており、第２回路１３が過出力電力（過入力電力による）となっている。
【0155】
図６を参照すると、太い実線２０４は、トランジスタＱ５１及びトランジスタＱ５２のロードラインの一例である。
【0156】
太い実線２０４は、領域２０５において、細い実線２０２よりも図中下側となっており、第２回路１３が過出力電力（過入力電力による）となっていない。
【0157】
このように、バイアス抑制回路３１Ａは、第２回路１３が過入力電力になることを抑制できる。これにより、バイアス抑制回路３１Ａは、第２回路１３がダメージを受けることを抑制できる。
【0158】
＜第３の実施の形態＞
第３の実施の形態の構成要素のうち、他の実施の形態の構成要素と同一の構成要素については、同一の符号を付して説明を省略する。
第３の実施の形態の構成要素のうち、他の実施の形態の構成要素と同一の構成要素については、同一の符号を付して説明を省略する。
【0159】
図７及び図８は、第３の実施の形態の電力増幅器の構成を示す図である。電力増幅器１Ｂは、増幅回路１０Ａと、バイアス回路２０Ｂと、バイアス抑制回路３１Ｂと、を含む。図７は、増幅回路１０Ａ及びバイアス回路２０Ｂを示す図である。図８は、バイアス抑制回路３１Ｂを示す図である。
【0160】
図７を参照すると、バイアス回路２０Ｂは、バイアス回路２０Ａ（図３参照）と比較して、ノードＮ１２が接続点Ｖｓｉｎｋ１に接続されていない。また、ノードＮ６２が接続点Ｖｓｉｎｋ２に接続されていない。一方、ノードＮ７２が接続点Ｖｓｉｎｋ３に電気的に接続されている。また、ノードＮ８２が接続点Ｖｓｉｎｋ４に電気的に接続されている。なお、接続点Ｖｓｉｎｋ３及び接続点Ｖｓｉｎｋ４は、説明の便宜上のものであり、実際の回路では無くても良い（単なる配線で良い）。
【0161】
図８を参照すると、バイアス抑制回路３１Ｂは、バイアス抑制回路３１Ａ（図４参照）と比較して、抵抗Ｒ４２の他端が接続点Ｖｓｉｎｋ１に代えて、接続点Ｖｓｉｎｋ３に電気的に接続されている。また、抵抗Ｒ４４の他端が接続点Ｖｓｉｎｋ２に代えて、接続点Ｖｓｉｎｋ４に電気的に接続されている。
【0162】
バイアス抑制回路３１Ｂの動作について説明する。
【0163】
高周波入力信号ＲＦｉｎが相対的に大きい場合（例えば、過入力である場合）、トランジスタＱ３１のコレクタ－エミッタ間の電流は、相対的に大きくなる。従って、トランジスタＱ３２のコレクタ－エミッタ間の電流は、相対的に小さくなる。これにより、抵抗Ｒ３２での電圧降下が相対的に小さくなる。従って、ノードＮ３２の電位は、相対的に高くなる。つまり、信号Ｓ１１は、相対的に高電位になる。
【0164】
信号Ｓ１１がトランジスタＱ４１のベースの閾値電圧以上になると（即ち、高周波入力信号ＲＦｉｎが閾値以上になると）、トランジスタＱ４１がオンし、ノードＮ４１の電位が相対的に高くなる。これにより、トランジスタＱ４３がオンし、トランジスタＱ４３のコレクタ、即ち接続点Ｖｓｉｎｋ３（つまり、ノードＮ７２（図７参照））からエミッタに電流が流れる。つまり、トランジスタＱ４３は、ノードＮ７２から電流を引き抜く。
【0165】
これにより、ノードＮ７１（図７参照）の電圧、つまりトランジスタＱ７３（図７参照）のベース電圧が低下する。また、ノードＮ７１からトランジスタＱ７３に流れるベース電流が低下する。従って、トランジスタＱ７３のエミッタから出力されるバイアス電流ＢＩＡＳ３（図７参照）が抑制される。
【0166】
なお、バイアス抑制回路３１Ｂは、各素子の素子値を調整することにより、ノードＮ７２から引き抜く電流を微調整することができる。つまり、バイアス抑制回路３１Ｂは、トランジスタＱ７３のベース電圧及びベース電流をゼロにせずに、微調整することができる。従って、バイアス抑制回路３１Ｂは、バイアス電流ＢＩＡＳ３をゼロにするのではなく、微調整することができる。
【0167】
信号Ｓ１１がトランジスタＱ４４のベースの閾値電圧以上になると（即ち、高周波入力信号ＲＦｉｎが閾値以上になると）、トランジスタＱ４４がオンし、ノードＮ４２の電位が相対的に高くなる。これにより、トランジスタＱ４６がオンし、トランジスタＱ４６のコレクタ、即ち接続点Ｖｓｉｎｋ４（つまり、ノードＮ８２（図７参照））からエミッタに電流が流れる。つまり、トランジスタＱ４６は、ノードＮ８２から電流を引き抜く。
【0168】
これにより、ノードＮ８１（図７参照）の電圧、つまりトランジスタＱ８３（図７参照）のベース電圧が低下する。また、ノードＮ８１からトランジスタＱ８３に流れるベース電流が低下する。従って、トランジスタＱ８３のエミッタから出力されるバイアス電流ＢＩＡＳ４（図７参照）が抑制される。
【0169】
なお、バイアス抑制回路３１Ｂは、各素子の素子値を調整することにより、ノードＮ８２から引き抜く電流を微調整することができる。つまり、バイアス抑制回路３１Ｂは、トランジスタＱ８３のベース電圧及びベース電流をゼロにせずに、微調整することができる。従って、バイアス抑制回路３１Ｂは、バイアス電流ＢＩＡＳ４をゼロにするのではなく、微調整することができる。
【0170】
一方、高周波入力信号ＲＦｉｎが相対的に小さい場合、トランジスタＱ３１のコレクタ－エミッタ間の電流は、相対的に小さくなる。従って、トランジスタＱ３２のコレクタ－エミッタ間の電流は、相対的に大きくなる。これにより、抵抗Ｒ３２での電圧降下が相対的に大きくなる。従って、ノードＮ３２の電位は、相対的に低くなる。つまり、信号Ｓ１１は、相対的に低電位になる。
【0171】
信号Ｓ１１がトランジスタＱ４１のベースの閾値電圧未満になると（即ち、高周波入力信号ＲＦｉｎが閾値未満になると）、トランジスタＱ４１がオフし、ノードＮ４１の電位が相対的に低くなる。これにより、トランジスタＱ４３がオフし、トランジスタＱ４３のコレクタ、即ち接続点Ｖｓｉｎｋ３（つまり、ノードＮ７２（図７参照））からエミッタに電流が流れない。つまり、トランジスタＱ４３は、ノードＮ７２から電流を引き抜かない。
【0172】
信号Ｓ１１がトランジスタＱ４４のベースの閾値電圧未満になると（即ち、高周波入力信号ＲＦｉｎが閾値未満になると）、トランジスタＱ４４がオフし、ノードＮ４２の電位が相対的に低くなる。これにより、トランジスタＱ４６がオフし、トランジスタＱ４６のコレクタ、即ち接続点Ｖｓｉｎｋ４（つまり、ノードＮ８２（図７参照））からエミッタに電流が流れない。つまり、トランジスタＱ４６は、ノードＮ８２から電流を引き抜かない。
【0173】
（効果）
バイアス抑制回路３１Ｂが無いとすると、電力増幅器１Ｂは、高周波入力信号ＲＦｉｎが大きくなり（例えば、過入力となり）、即ち高周波信号ＲＦ１が大きくなり、且つ、負荷の変動が加わると（例えば、軽負荷になると）、トランジスタＱ５１及びトランジスタＱ５２がダメージを受ける可能性がある。
バイアス抑制回路３１Ｂが無いとすると、電力増幅器１Ｂは、高周波入力信号ＲＦｉｎが大きくなり（例えば、過入力となり）、即ち高周波信号ＲＦ１が大きくなり、且つ、負荷の変動が加わると（例えば、軽負荷になると）、トランジスタＱ５１及びトランジスタＱ５２がダメージを受ける可能性がある。
【0174】
しかし、電力増幅器１Ｂは、バイアス抑制回路３１Ｂを含む。そして、バイアス抑制回路３１Ｂは、高周波入力信号ＲＦｉｎが閾値以上になった場合（例えば、過入力となった場合）、バイアス電流ＢＩＡＳ３及びバイアス電流ＢＩＡＳ４を抑制する。
【0175】
これにより、電力増幅器１Ｂは、トランジスタＱ５１及びトランジスタＱ５２のコレクタ－エミッタ間の電流が抑制されるので、トランジスタＱ５１及びトランジスタＱ５２がダメージを受けることを抑制できる。
【0176】
また、高周波入力信号ＲＦｉｎが閾値以上である場合に、バイアス抑制回路３１Ｂは、ノードＮ７２及びノードＮ８２から電流を引き抜く。しかし、バイアス抑制回路３１Ｂは、トランジスタＱ７３及びトランジスタＱ８３のベース電圧及びベース電流をゼロにせずに、微調整することができる。つまり、バイアス抑制回路３１Ｂは、バイアス電流ＢＩＡＳ３及びバイアス電流ＢＩＡＳ４をゼロにせずに、微調整することができる。即ち、トランジスタＱ５１及びトランジスタＱ５２は、オフ状態にならずに、オン状態を維持することができる。
【0177】
従って、電力増幅器１Ｂは、高周波入力信号ＲＦｉｎが閾値以上から閾値未満に戻った場合に、トランジスタＱ５１及びトランジスタＱ５２が元の増幅動作に直ぐに戻ることができる。
【0178】
＜第４の実施の形態＞
第４の実施の形態の構成要素のうち、他の実施の形態の構成要素と同一の構成要素については、同一の符号を付して説明を省略する。
第４の実施の形態の構成要素のうち、他の実施の形態の構成要素と同一の構成要素については、同一の符号を付して説明を省略する。
【0179】
図９及び図１０は、第４の実施の形態の電力増幅器の構成を示す図である。電力増幅器１Ｃは、増幅回路１０Ａと、バイアス回路２０Ｃと、バイアス抑制回路３１Ｃと、を含む。図９は、増幅回路１０Ａ及びバイアス回路２０Ｃを示す図である。図１０は、バイアス抑制回路３１Ｃを示す図である。
【0180】
【0181】
図１０を参照すると、バイアス抑制回路３１Ｃは、バイアス抑制回路３１Ａ（図４参照）と比較して、電流引き抜き回路３１ｄに代えて、電流引き抜き回路３１ｅを含む。電流引き抜き回路３１ｅは、電流引き抜き回路３１ｄと比較して、抵抗Ｒ４５及びＲ４６と、トランジスタＱ４７及びＱ４８と、を更に含む。また、トランジスタＱ４６のベースが、ノードＮ４１に電気的に接続されている。
【0182】
トランジスタＱ４７のエミッタは、基準電位に電気的に接続されている。トランジスタＱ４７のベースは、ノードＮ４２に電気的に接続されている。トランジスタＱ４７のコレクタは、抵抗Ｒ４５の一端に電気的に接続されている。抵抗Ｒ４５の他端は、接続点Ｖｓｉｎｋ３に電気的に接続されている。つまり、抵抗Ｒ４５の他端は、ノードＮ７２（図９参照）に電気的に接続されている。
【0183】
トランジスタＱ４８のエミッタは、基準電位に電気的に接続されている。トランジスタＱ４８のベースは、ノードＮ４２に電気的に接続されている。トランジスタＱ４８のコレクタは、抵抗Ｒ４６の一端に電気的に接続されている。抵抗Ｒ４６の他端は、接続点Ｖｓｉｎｋ４に電気的に接続されている。つまり、抵抗Ｒ４６の他端は、ノードＮ８２（図９参照）に電気的に接続されている。
【0184】
なお、第４の実施の形態では、トランジスタＱ４７のベース及びトランジスタＱ４８のベースが、ノードＮ４２に電気的に接続されていることとしたが、ノードＮ４１に電気的に接続されることとしても良い。これにより、トランジスタＱ４４及びＱ４５、並びに、抵抗Ｒ４３を削除することができ、素子数を抑制できる。
【0185】
バイアス抑制回路３１Ｃの動作について説明する。
【0186】
高周波入力信号ＲＦｉｎが相対的に大きい場合（例えば、過入力である場合）、トランジスタＱ３１のコレクタ－エミッタ間の電流は、相対的に大きくなる。従って、トランジスタＱ３２のコレクタ－エミッタ間の電流は、相対的に小さくなる。これにより、抵抗Ｒ３２での電圧降下が相対的に小さくなる。従って、ノードＮ３２の電位は、相対的に高くなる。つまり、信号Ｓ１１は、相対的に高電位になる。
【0187】
信号Ｓ１１がトランジスタＱ４１のベースの閾値電圧以上になると（即ち、高周波入力信号ＲＦｉｎが閾値以上になると）、トランジスタＱ４１がオンし、ノードＮ４１の電位が相対的に高くなる。これにより、トランジスタＱ４３がオンし、トランジスタＱ４３のコレクタ、即ち接続点Ｖｓｉｎｋ１（つまり、ノードＮ１２（図９参照））からエミッタに電流が流れる。つまり、トランジスタＱ４３は、ノードＮ１２から電流を引き抜く。
【0188】
これにより、ノードＮ１１（図９参照）の電圧、つまりトランジスタＱ１３（図９参照）のベース電圧が低下する。また、ノードＮ１１からトランジスタＱ１３に流れるベース電流が低下する。従って、トランジスタＱ１３のエミッタから出力されるバイアス電流ＢＩＡＳ１（図９参照）が抑制される。これにより、高周波信号ＲＦ１が抑制される。
【0189】
なお、バイアス抑制回路３１Ｃは、各素子の素子値を調整することにより、ノードＮ１２から引き抜く電流を微調整することができる。つまり、バイアス抑制回路３１Ｃは、トランジスタＱ１３のベース電圧及びベース電流をゼロにせずに、微調整することができる。従って、バイアス抑制回路３１Ｃは、バイアス電流ＢＩＡＳ１をゼロにするのではなく、微調整することができる。
【0190】
信号Ｓ１１がトランジスタＱ４１のベースの閾値電圧以上になると（即ち、高周波入力信号ＲＦｉｎが閾値以上になると）、トランジスタＱ４１がオンし、ノードＮ４１の電位が相対的に高くなる。これにより、トランジスタＱ４６がオンし、トランジスタＱ４６のコレクタ、即ち接続点Ｖｓｉｎｋ２（つまり、ノードＮ６２（図９参照））からエミッタに電流が流れる。つまり、トランジスタＱ４６は、ノードＮ６２から電流を引き抜く。
【0191】
これにより、ノードＮ６１（図９参照）の電圧、つまりトランジスタＱ６３（図９参照）のベース電圧が低下する。また、ノードＮ６１からトランジスタＱ６３に流れるベース電流が低下する。従って、トランジスタＱ６３のエミッタから出力されるバイアス電流ＢＩＡＳ２（図９参照）が抑制される。これにより、高周波信号ＲＦ１が抑制される。
【0192】
なお、バイアス抑制回路３１Ｃは、各素子の素子値を調整することにより、ノードＮ６２から引き抜く電流を微調整することができる。つまり、バイアス抑制回路３１Ｃは、トランジスタＱ６３のベース電圧及びベース電流をゼロにせずに、微調整することができる。従って、バイアス抑制回路３１Ｃは、バイアス電流ＢＩＡＳ２をゼロにするのではなく、微調整することができる。
【0193】
信号Ｓ１１がトランジスタＱ４４のベースの閾値電圧以上になると（即ち、高周波入力信号ＲＦｉｎが閾値以上になると）、トランジスタＱ４４がオンし、ノードＮ４２の電位が相対的に高くなる。これにより、トランジスタＱ４７がオンし、トランジスタＱ４７のコレクタ、即ち接続点Ｖｓｉｎｋ３（つまり、ノードＮ７２（図９参照））からエミッタに電流が流れる。つまり、トランジスタＱ４７は、ノードＮ７２から電流を引き抜く。
【0194】
これにより、ノードＮ７１（図９参照）の電圧、つまりトランジスタＱ７３（図９参照）のベース電圧が低下する。また、ノードＮ７１からトランジスタＱ７３に流れるベース電流が低下する。従って、トランジスタＱ７３のエミッタから出力されるバイアス電流ＢＩＡＳ３（図９参照）が抑制される。
【0195】
なお、バイアス抑制回路３１Ｃは、各素子の素子値を調整することにより、ノードＮ７２から引き抜く電流を微調整することができる。つまり、バイアス抑制回路３１Ｃは、トランジスタＱ７３のベース電圧及びベース電流をゼロにせずに、微調整することができる。従って、バイアス抑制回路３１Ｃは、バイアス電流ＢＩＡＳ３をゼロにするのではなく、微調整することができる。
【0196】
信号Ｓ１１がトランジスタＱ４４のベースの閾値電圧以上になると（即ち、高周波入力信号ＲＦｉｎが閾値以上になると）、トランジスタＱ４４がオンし、ノードＮ４２の電位が相対的に高くなる。これにより、トランジスタＱ４８がオンし、トランジスタＱ４８のコレクタ、即ち接続点Ｖｓｉｎｋ４（つまり、ノードＮ８２（図９参照））からエミッタに電流が流れる。つまり、トランジスタＱ４８は、ノードＮ８２から電流を引き抜く。
【0197】
これにより、ノードＮ８１（図９参照）の電圧、つまりトランジスタＱ８３（図９参照）のベース電圧が低下する。また、ノードＮ８１からトランジスタＱ８３に流れるベース電流が低下する。従って、トランジスタＱ８３のエミッタから出力されるバイアス電流ＢＩＡＳ４（図９参照）が抑制される。
【0198】
なお、バイアス抑制回路３１Ｃは、各素子の素子値を調整することにより、ノードＮ８２から引き抜く電流を微調整することができる。つまり、バイアス抑制回路３１Ｃは、トランジスタＱ８３のベース電圧及びベース電流をゼロにせずに、微調整することができる。従って、バイアス抑制回路３１Ｃは、バイアス電流ＢＩＡＳ４をゼロにするのではなく、微調整することができる。
【0199】
一方、高周波入力信号ＲＦｉｎが相対的に小さい場合、トランジスタＱ３１のコレクタ－エミッタ間の電流は、相対的に小さくなる。従って、トランジスタＱ３２のコレクタ－エミッタ間の電流は、相対的に大きくなる。これにより、抵抗Ｒ３２での電圧降下が相対的に大きくなる。従って、ノードＮ３２の電位は、相対的に低くなる。つまり、信号Ｓ１１は、相対的に低電位になる。
【0200】
信号Ｓ１１がトランジスタＱ４１のベースの閾値電圧未満になると（即ち、高周波入力信号ＲＦｉｎが閾値未満になると）、トランジスタＱ４１がオフし、ノードＮ４１の電位が相対的に低くなる。これにより、トランジスタＱ４３がオフし、トランジスタＱ４３のコレクタ、即ち接続点Ｖｓｉｎｋ１（つまり、ノードＮ１２（図９参照））からエミッタに電流が流れない。つまり、トランジスタＱ４３は、ノードＮ１２から電流を引き抜かない。
【0201】
信号Ｓ１１がトランジスタＱ４１のベースの閾値電圧未満になると（即ち、高周波入力信号ＲＦｉｎが閾値未満になると）、トランジスタＱ４１がオフし、ノードＮ４１の電位が相対的に低くなる。これにより、トランジスタＱ４６がオフし、トランジスタＱ４６のコレクタ、即ち接続点Ｖｓｉｎｋ２（つまり、ノードＮ６２（図９参照））からエミッタに電流が流れない。つまり、トランジスタＱ４６は、ノードＮ６２から電流を引き抜かない。
【0202】
信号Ｓ１１がトランジスタＱ４４のベースの閾値電圧未満になると（即ち、高周波入力信号ＲＦｉｎが閾値未満になると）、トランジスタＱ４４がオフし、ノードＮ４２の電位が相対的に低くなる。これにより、トランジスタＱ４７がオフし、トランジスタＱ４７のコレクタ、即ち接続点Ｖｓｉｎｋ３（つまり、ノードＮ７２（図９参照））からエミッタに電流が流れない。つまり、トランジスタＱ４７は、ノードＮ７２から電流を引き抜かない。
【0203】
信号Ｓ１１がトランジスタＱ４４のベースの閾値電圧未満になると（即ち、高周波入力信号ＲＦｉｎが閾値未満になると）、トランジスタＱ４４がオフし、ノードＮ４２の電位が相対的に低くなる。これにより、トランジスタＱ４８がオフし、トランジスタＱ４８のコレクタ、即ち接続点Ｖｓｉｎｋ４（つまり、ノードＮ８２（図９参照））からエミッタに電流が流れない。つまり、トランジスタＱ４８は、ノードＮ８２から電流を引き抜かない。
【0204】
（効果）
バイアス抑制回路３１Ｃが無いとすると、電力増幅器１Ｃは、高周波入力信号ＲＦｉｎが大きくなり（例えば、過入力となり）、即ち高周波信号ＲＦ１が大きくなり、且つ、負荷の変動が加わると（例えば、軽負荷になると）、トランジスタＱ５１及びトランジスタＱ５２のコレクタ－エミッタ間の電流が大きくなり、トランジスタＱ５１及びトランジスタＱ５２がダメージを受ける可能性がある。
バイアス抑制回路３１Ｃが無いとすると、電力増幅器１Ｃは、高周波入力信号ＲＦｉｎが大きくなり（例えば、過入力となり）、即ち高周波信号ＲＦ１が大きくなり、且つ、負荷の変動が加わると（例えば、軽負荷になると）、トランジスタＱ５１及びトランジスタＱ５２のコレクタ－エミッタ間の電流が大きくなり、トランジスタＱ５１及びトランジスタＱ５２がダメージを受ける可能性がある。
【0205】
しかし、電力増幅器１Ｃは、バイアス抑制回路３１Ｃを含む。そして、バイアス抑制回路３１Ｃは、高周波入力信号ＲＦｉｎが閾値以上になった場合（例えば、過入力となった場合）、バイアス電流ＢＩＡＳ１、バイアス電流ＢＩＡＳ２、バイアス電流ＢＩＡＳ３及びバイアス電流ＢＩＡＳ４を抑制する。
【0206】
これにより、トランジスタＱ５１及びトランジスタＱ５２のコレクタ－エミッタ間の電流が抑制されるので、トランジスタＱ５１及びトランジスタＱ５２がダメージを受けることを抑制できる。
【0207】
また、高周波入力信号ＲＦｉｎが閾値以上である場合に、バイアス抑制回路３１Ｃは、ノードＮ１２、ノードＮ６２、ノードＮ７３及びノードＮ８２から電流を引き抜く。しかし、バイアス抑制回路３１Ｃは、トランジスタＱ１３、トランジスタＱ６３、トランジスタＱ７３及びトランジスタＱ８３のベース電圧及びベース電流をゼロにせずに、微調整することができる。つまり、バイアス抑制回路３１Ｃは、バイアス電流ＢＩＡＳ１、バイアス電流ＢＩＡＳ２、バイアス電流ＢＩＡＳ３及びバイアス電流ＢＩＡＳ４をゼロにせずに、微調整することができる。即ち、トランジスタＱ１、トランジスタＱ２、トランジスタＱ５１及びトランジスタＱ５２は、オフ状態にならずに、オン状態を維持することができる。
【0208】
従って、電力増幅器１Ｃは、高周波入力信号ＲＦｉｎが閾値以上から閾値未満に戻った場合に、トランジスタＱ１、トランジスタＱ２、トランジスタＱ５１及びトランジスタＱ５２が元の増幅動作に直ぐに戻ることができる。
【0209】
＜本開示の構成例＞
本開示は、下記の構成をとることもできる。
本開示は、下記の構成をとることもできる。
【0210】
（１）
ベースが入力端子に電気的に接続され、前記入力端子に入力される高周波入力信号を増幅する増幅トランジスタを含む、増幅回路と、
前記増幅トランジスタのベースに電気的に接続され、前記増幅トランジスタのベースにバイアス電流を出力するバイアス回路と、
前記入力端子に電気的に接続され、前記高周波入力信号に基づいて、前記バイアス電流を抑制するバイアス抑制回路と、
を含み、
前記バイアス回路は、
電流が入力される第１ノードにコレクタ及びベースが電気的に接続され、第２ノードにエミッタが電気的に接続された第１トランジスタと、
前記第２ノードにコレクタ及びベースが電気的に接続された第２トランジスタと、
前記第１ノードにベースが電気的に接続され、前記バイアス電流をエミッタから出力する第３トランジスタと、
を含み、
前記バイアス抑制回路は、
前記第２ノードに電気的に接続され、前記高周波入力信号に基づいて、前記バイアス回路の前記第２ノードから電流を引き抜く、
電力増幅器。
ベースが入力端子に電気的に接続され、前記入力端子に入力される高周波入力信号を増幅する増幅トランジスタを含む、増幅回路と、
前記増幅トランジスタのベースに電気的に接続され、前記増幅トランジスタのベースにバイアス電流を出力するバイアス回路と、
前記入力端子に電気的に接続され、前記高周波入力信号に基づいて、前記バイアス電流を抑制するバイアス抑制回路と、
を含み、
前記バイアス回路は、
電流が入力される第１ノードにコレクタ及びベースが電気的に接続され、第２ノードにエミッタが電気的に接続された第１トランジスタと、
前記第２ノードにコレクタ及びベースが電気的に接続された第２トランジスタと、
前記第１ノードにベースが電気的に接続され、前記バイアス電流をエミッタから出力する第３トランジスタと、
を含み、
前記バイアス抑制回路は、
前記第２ノードに電気的に接続され、前記高周波入力信号に基づいて、前記バイアス回路の前記第２ノードから電流を引き抜く、
電力増幅器。
【0211】
（２）
上記（１）に記載の電力増幅器であって、
前記バイアス抑制回路は、
前記増幅トランジスタの動作を模擬し、ベースが前記入力端子に電気的に接続され、前記高周波入力信号がベースに入力されるレプリカトランジスタを含み、前記レプリカトランジスタに流れる電流に基づいて、前記バイアス回路の前記第２ノードから電流を引き抜く、
電力増幅器。
上記（１）に記載の電力増幅器であって、
前記バイアス抑制回路は、
前記増幅トランジスタの動作を模擬し、ベースが前記入力端子に電気的に接続され、前記高周波入力信号がベースに入力されるレプリカトランジスタを含み、前記レプリカトランジスタに流れる電流に基づいて、前記バイアス回路の前記第２ノードから電流を引き抜く、
電力増幅器。
【0212】
（３）
上記（１）又は（２）に記載の電力増幅器であって、
前記増幅回路は、
前記入力端子に電気的に接続され、前記高周波入力信号を増幅して高周波信号を出力する第１回路と、
前記第１回路に電気的に接続され、前記高周波信号を増幅する第２回路と、
を含み、
前記第１回路は、
並列接続され、ベースが前記入力端子に電気的に接続された第１増幅トランジスタ及び第２増幅トランジスタを含み、
前記第２回路は、
並列接続され、ベースが前記第１増幅トランジスタ及び前記第２増幅トランジスタのコレクタに電気的に接続された第３増幅トランジスタ及び第４増幅トランジスタを含み、
前記バイアス回路は、
前記第１増幅トランジスタのベースに電気的に接続され、前記第１増幅トランジスタのベースに第１バイアス電流を出力する第１バイアス回路と、
前記第２増幅トランジスタのベースに電気的に接続され、前記第２増幅トランジスタのベースに第２バイアス電流を出力する第２バイアス回路と、
前記第３増幅トランジスタのベースに電気的に接続され、前記第３増幅トランジスタのベースに第３バイアス電流を出力する第３バイアス回路と、
前記第４増幅トランジスタのベースに電気的に接続され、前記第４増幅トランジスタのベースに第４バイアス電流を出力する第４バイアス回路と、
を含み、
前記第１バイアス回路から前記第４バイアス回路の各々は、
電流が入力される第１ノードにコレクタ及びベースが電気的に接続され、第２ノードにエミッタが電気的に接続された第１トランジスタと、
前記第２ノードにコレクタ及びベースが電気的に接続された第２トランジスタと、
前記第１ノードにベースが電気的に接続され、前記第１バイアス電流をエミッタから出力する第３トランジスタと、
を含み、
前記バイアス抑制回路は、
前記第１バイアス回路の前記第２ノード及び前記第２バイアス回路の前記第２ノードに電気的に接続されており、前記高周波信号に基づいて、前記第１バイアス回路の前記第２ノード及び前記第２バイアス回路の前記第２ノードから電流を引き抜く、
電力増幅器。
上記（１）又は（２）に記載の電力増幅器であって、
前記増幅回路は、
前記入力端子に電気的に接続され、前記高周波入力信号を増幅して高周波信号を出力する第１回路と、
前記第１回路に電気的に接続され、前記高周波信号を増幅する第２回路と、
を含み、
前記第１回路は、
並列接続され、ベースが前記入力端子に電気的に接続された第１増幅トランジスタ及び第２増幅トランジスタを含み、
前記第２回路は、
並列接続され、ベースが前記第１増幅トランジスタ及び前記第２増幅トランジスタのコレクタに電気的に接続された第３増幅トランジスタ及び第４増幅トランジスタを含み、
前記バイアス回路は、
前記第１増幅トランジスタのベースに電気的に接続され、前記第１増幅トランジスタのベースに第１バイアス電流を出力する第１バイアス回路と、
前記第２増幅トランジスタのベースに電気的に接続され、前記第２増幅トランジスタのベースに第２バイアス電流を出力する第２バイアス回路と、
前記第３増幅トランジスタのベースに電気的に接続され、前記第３増幅トランジスタのベースに第３バイアス電流を出力する第３バイアス回路と、
前記第４増幅トランジスタのベースに電気的に接続され、前記第４増幅トランジスタのベースに第４バイアス電流を出力する第４バイアス回路と、
を含み、
前記第１バイアス回路から前記第４バイアス回路の各々は、
電流が入力される第１ノードにコレクタ及びベースが電気的に接続され、第２ノードにエミッタが電気的に接続された第１トランジスタと、
前記第２ノードにコレクタ及びベースが電気的に接続された第２トランジスタと、
前記第１ノードにベースが電気的に接続され、前記第１バイアス電流をエミッタから出力する第３トランジスタと、
を含み、
前記バイアス抑制回路は、
前記第１バイアス回路の前記第２ノード及び前記第２バイアス回路の前記第２ノードに電気的に接続されており、前記高周波信号に基づいて、前記第１バイアス回路の前記第２ノード及び前記第２バイアス回路の前記第２ノードから電流を引き抜く、
電力増幅器。
【0213】
（４）
上記（１）又は（２）に記載の電力増幅器であって、
前記増幅回路は、
前記入力端子に電気的に接続され、前記高周波入力信号を増幅して高周波信号を出力する第１回路と、
前記第１回路に電気的に接続され、前記高周波信号を増幅する第２回路と、
を含み、
前記第１回路は、
並列接続され、ベースが前記入力端子に電気的に接続された第１増幅トランジスタ及び第２増幅トランジスタを含み、
前記第２回路は、
並列接続され、ベースが前記第１増幅トランジスタ及び前記第２増幅トランジスタのコレクタに電気的に接続された第３増幅トランジスタ及び第４増幅トランジスタを含み、
前記バイアス回路は、
前記第１増幅トランジスタのベースに電気的に接続され、前記第１増幅トランジスタのベースに第１バイアス電流を出力する第１バイアス回路と、
前記第２増幅トランジスタのベースに電気的に接続され、前記第２増幅トランジスタのベースに第２バイアス電流を出力する第２バイアス回路と、
前記第３増幅トランジスタのベースに電気的に接続され、前記第３増幅トランジスタのベースに第３バイアス電流を出力する第３バイアス回路と、
前記第４増幅トランジスタのベースに電気的に接続され、前記第４増幅トランジスタのベースに第４バイアス電流を出力する第４バイアス回路と、
を含み、
前記第１バイアス回路から前記第４バイアス回路の各々は、
電流が入力される第１ノードにコレクタ及びベースが電気的に接続され、第２ノードにエミッタが電気的に接続された第１トランジスタと、
前記第２ノードにコレクタ及びベースが電気的に接続された第２トランジスタと、
前記第１ノードにベースが電気的に接続され、前記第１バイアス電流をエミッタから出力する第３トランジスタと、
を含み、
前記バイアス抑制回路は、
前記第３バイアス回路の前記第２ノード及び前記第４バイアス回路の前記第２ノードに電気的に接続されており、前記高周波信号に基づいて、前記第３バイアス回路の前記第２ノード及び前記第４バイアス回路の前記第２ノードから電流を引き抜く、
電力増幅器。
上記（１）又は（２）に記載の電力増幅器であって、
前記増幅回路は、
前記入力端子に電気的に接続され、前記高周波入力信号を増幅して高周波信号を出力する第１回路と、
前記第１回路に電気的に接続され、前記高周波信号を増幅する第２回路と、
を含み、
前記第１回路は、
並列接続され、ベースが前記入力端子に電気的に接続された第１増幅トランジスタ及び第２増幅トランジスタを含み、
前記第２回路は、
並列接続され、ベースが前記第１増幅トランジスタ及び前記第２増幅トランジスタのコレクタに電気的に接続された第３増幅トランジスタ及び第４増幅トランジスタを含み、
前記バイアス回路は、
前記第１増幅トランジスタのベースに電気的に接続され、前記第１増幅トランジスタのベースに第１バイアス電流を出力する第１バイアス回路と、
前記第２増幅トランジスタのベースに電気的に接続され、前記第２増幅トランジスタのベースに第２バイアス電流を出力する第２バイアス回路と、
前記第３増幅トランジスタのベースに電気的に接続され、前記第３増幅トランジスタのベースに第３バイアス電流を出力する第３バイアス回路と、
前記第４増幅トランジスタのベースに電気的に接続され、前記第４増幅トランジスタのベースに第４バイアス電流を出力する第４バイアス回路と、
を含み、
前記第１バイアス回路から前記第４バイアス回路の各々は、
電流が入力される第１ノードにコレクタ及びベースが電気的に接続され、第２ノードにエミッタが電気的に接続された第１トランジスタと、
前記第２ノードにコレクタ及びベースが電気的に接続された第２トランジスタと、
前記第１ノードにベースが電気的に接続され、前記第１バイアス電流をエミッタから出力する第３トランジスタと、
を含み、
前記バイアス抑制回路は、
前記第３バイアス回路の前記第２ノード及び前記第４バイアス回路の前記第２ノードに電気的に接続されており、前記高周波信号に基づいて、前記第３バイアス回路の前記第２ノード及び前記第４バイアス回路の前記第２ノードから電流を引き抜く、
電力増幅器。
【0214】
（５）
上記（１）又は（２）に記載の電力増幅器であって、
前記増幅回路は、
前記入力端子に電気的に接続され、前記高周波入力信号を増幅して高周波信号を出力する第１回路と、
前記第１回路に電気的に接続され、前記高周波信号を増幅する第２回路と、
を含み、
前記第１回路は、
並列接続され、ベースが前記入力端子に電気的に接続された第１増幅トランジスタ及び第２増幅トランジスタを含み、
前記第２回路は、
並列接続され、ベースが前記第１増幅トランジスタ及び前記第２増幅トランジスタのコレクタに電気的に接続された第３増幅トランジスタ及び第４増幅トランジスタを含み、
前記バイアス回路は、
前記第１増幅トランジスタのベースに電気的に接続され、前記第１増幅トランジスタのベースに第１バイアス電流を出力する第１バイアス回路と、
前記第２増幅トランジスタのベースに電気的に接続され、前記第２増幅トランジスタのベースに第２バイアス電流を出力する第２バイアス回路と、
前記第３増幅トランジスタのベースに電気的に接続され、前記第３増幅トランジスタのベースに第３バイアス電流を出力する第３バイアス回路と、
前記第４増幅トランジスタのベースに電気的に接続され、前記第４増幅トランジスタのベースに第４バイアス電流を出力する第４バイアス回路と、
を含み、
前記第１バイアス回路から前記第４バイアス回路の各々は、
電流が入力される第１ノードにコレクタ及びベースが電気的に接続され、第２ノードにエミッタが電気的に接続された第１トランジスタと、
前記第２ノードにコレクタ及びベースが電気的に接続された第２トランジスタと、
前記第１ノードにベースが電気的に接続され、前記第１バイアス電流をエミッタから出力する第３トランジスタと、
を含み、
前記バイアス抑制回路は、
前記第１バイアス回路の前記第２ノード、前記第２バイアス回路の前記第２ノード、前記第３バイアス回路の前記第２ノード及び前記第４バイアス回路の前記第２ノードに電気的に接続されており、前記高周波信号に基づいて、前記第１バイアス回路の前記第２ノード、前記第２バイアス回路の前記第２ノード、前記第３バイアス回路の前記第２ノード及び前記第４バイアス回路の前記第２ノードから電流を引き抜く、
電力増幅器。
上記（１）又は（２）に記載の電力増幅器であって、
前記増幅回路は、
前記入力端子に電気的に接続され、前記高周波入力信号を増幅して高周波信号を出力する第１回路と、
前記第１回路に電気的に接続され、前記高周波信号を増幅する第２回路と、
を含み、
前記第１回路は、
並列接続され、ベースが前記入力端子に電気的に接続された第１増幅トランジスタ及び第２増幅トランジスタを含み、
前記第２回路は、
並列接続され、ベースが前記第１増幅トランジスタ及び前記第２増幅トランジスタのコレクタに電気的に接続された第３増幅トランジスタ及び第４増幅トランジスタを含み、
前記バイアス回路は、
前記第１増幅トランジスタのベースに電気的に接続され、前記第１増幅トランジスタのベースに第１バイアス電流を出力する第１バイアス回路と、
前記第２増幅トランジスタのベースに電気的に接続され、前記第２増幅トランジスタのベースに第２バイアス電流を出力する第２バイアス回路と、
前記第３増幅トランジスタのベースに電気的に接続され、前記第３増幅トランジスタのベースに第３バイアス電流を出力する第３バイアス回路と、
前記第４増幅トランジスタのベースに電気的に接続され、前記第４増幅トランジスタのベースに第４バイアス電流を出力する第４バイアス回路と、
を含み、
前記第１バイアス回路から前記第４バイアス回路の各々は、
電流が入力される第１ノードにコレクタ及びベースが電気的に接続され、第２ノードにエミッタが電気的に接続された第１トランジスタと、
前記第２ノードにコレクタ及びベースが電気的に接続された第２トランジスタと、
前記第１ノードにベースが電気的に接続され、前記第１バイアス電流をエミッタから出力する第３トランジスタと、
を含み、
前記バイアス抑制回路は、
前記第１バイアス回路の前記第２ノード、前記第２バイアス回路の前記第２ノード、前記第３バイアス回路の前記第２ノード及び前記第４バイアス回路の前記第２ノードに電気的に接続されており、前記高周波信号に基づいて、前記第１バイアス回路の前記第２ノード、前記第２バイアス回路の前記第２ノード、前記第３バイアス回路の前記第２ノード及び前記第４バイアス回路の前記第２ノードから電流を引き抜く、
電力増幅器。
【0215】
（６）
上記（３）から（５）のいずれか１つに記載の電力増幅器であって、
相対的に高い第１出力電力での増幅を行う第１出力電力動作モードと、相対的に低い第２出力電力での増幅を行う第２出力電力動作モードと、を有し、
前記第１バイアス回路は、
前記第１出力電力動作モードの場合に、前記第１バイアス電流を前記第１増幅トランジスタに出力し、
前記第２バイアス回路は、
前記第１出力電力動作モード及び前記第２出力電力動作モードの両方の場合に、前記第２バイアス電流を前記第２増幅トランジスタに出力し、
前記第３バイアス回路は、
前記第１出力電力動作モードの場合に、前記第３バイアス電流を前記第３増幅トランジスタに出力し、
前記第４バイアス回路は、
前記第１出力電力動作モード及び前記第２出力電力動作モードの両方の場合に、前記第４バイアス電流を前記第４増幅トランジスタに出力する、
電力増幅器。
上記（３）から（５）のいずれか１つに記載の電力増幅器であって、
相対的に高い第１出力電力での増幅を行う第１出力電力動作モードと、相対的に低い第２出力電力での増幅を行う第２出力電力動作モードと、を有し、
前記第１バイアス回路は、
前記第１出力電力動作モードの場合に、前記第１バイアス電流を前記第１増幅トランジスタに出力し、
前記第２バイアス回路は、
前記第１出力電力動作モード及び前記第２出力電力動作モードの両方の場合に、前記第２バイアス電流を前記第２増幅トランジスタに出力し、
前記第３バイアス回路は、
前記第１出力電力動作モードの場合に、前記第３バイアス電流を前記第３増幅トランジスタに出力し、
前記第４バイアス回路は、
前記第１出力電力動作モード及び前記第２出力電力動作モードの両方の場合に、前記第４バイアス電流を前記第４増幅トランジスタに出力する、
電力増幅器。
【0216】
なお、上記した実施の形態は、本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。本発明は、その趣旨を逸脱することなく、変更／改良され得るとともに、本発明にはその等価物も含まれる。
【符号の説明】
【0217】
１、１Ａ、１Ｂ、１Ｃ 電力増幅器
１０、１０Ａ 増幅回路
１１、１１Ａ 第１回路
１２ 整合回路
１３ 第２回路
２０、２０Ａ、２０Ｂ、２０Ｃ バイアス回路
２１ 第１バイアス回路
２２ 第２バイアス回路
２３ 第３バイアス回路
２４ 第４バイアス回路
３１、３１Ａ、３１Ｂ バイアス抑制回路
３１ａ 設定回路
３１ｂ 差動反転回路
３１ｃ、３１ｄ、３１ｅ 電流引き抜き回路
１０、１０Ａ 増幅回路
１１、１１Ａ 第１回路
１２ 整合回路
１３ 第２回路
２０、２０Ａ、２０Ｂ、２０Ｃ バイアス回路
２１ 第１バイアス回路
２２ 第２バイアス回路
２３ 第３バイアス回路
２４ 第４バイアス回路
３１、３１Ａ、３１Ｂ バイアス抑制回路
３１ａ 設定回路
３１ｂ 差動反転回路
３１ｃ、３１ｄ、３１ｅ 電流引き抜き回路
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】