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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024178717
(43)【公開日】2024-12-25
(54)【発明の名称】半導体記憶装置
(51)【国際特許分類】
G11C 16/08 20060101AFI20241218BHJP
G11C 16/04 20060101ALI20241218BHJP
H10B 43/20 20230101ALI20241218BHJP
H10B 43/23 20230101ALI20241218BHJP
H10B 43/27 20230101ALI20241218BHJP
H10B 43/35 20230101ALI20241218BHJP
H01L 21/336 20060101ALI20241218BHJP
【ＦＩ】
G11C16/08 130
G11C16/04 170
H10B43/20
H10B43/23
H10B43/27
H10B43/35
H01L29/78 371
【審査請求】未請求
【請求項の数】12
【出願形態】ＯＬ
(21)【出願番号】P 2023097084
(22)【出願日】2023-06-13
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】110003708
【氏名又は名称】弁理士法人鈴榮特許綜合事務所
(72)【発明者】
【氏名】伊達 浩己
【テーマコード（参考）】
5B225
5F083
5F101
【Ｆターム（参考）】
5B225BA08
5B225BA19
5B225CA01
5B225DB02
5B225DB08
5B225DB22
5B225DB30
5B225EA05
5B225EB10
5B225FA02
5F083EP17
5F083EP18
5F083EP22
5F083EP32
5F083EP33
5F083EP34
5F083EP42
5F083EP44
5F083EP76
5F083ER02
5F083ER03
5F083ER22
5F083GA01
5F083GA10
5F083GA27
5F083JA03
5F083JA36
5F083JA37
5F083JA39
5F083KA01
5F083KA03
5F083KA05
5F083KA11
5F083KA12
5F083LA12
5F083LA16
5F083LA18
5F083LA21
5F083MA01
5F083MA15
5F083PR03
5F083PR21
5F083PR28
5F101BA42
5F101BA44
5F101BA46
5F101BB02
5F101BB08
5F101BC01
5F101BC02
5F101BC11
5F101BD16
5F101BD30
5F101BD34
5F101BE02
5F101BE05
(57)【要約】
【課題】半導体記憶装置の動作速度を向上する。
【解決手段】実施形態の半導体記憶装置は、互いに隣り合い、かつ直列に接続された第１メモリセル及び第２メモリセルと、第１メモリセルに接続された第１ワード線と、第２メモリセルに接続された第２ワード線と、制御回路と、を備え、制御回路は、各々がプログラム動作と、プログラム動作の後のベリファイ動作とを有する複数のプログラムループ動作を実行し、複数のプログラムループ動作に含まれ、第１メモリセルを対象とした第１プログラムループ動作において、プログラム動作の際に、第１期間に、第１ワード線に第１書込み電圧を供給しつつ、第２ワード線に第１書込み電圧未満の第１電圧を供給し、第１期間の後の第２期間に、第１ワード線に第１電圧未満の第２電圧を供給しつつ、第２ワード線に第２電圧より高い第３電圧を供給する、ように構成される。
【選択図】図１１
【解決手段】実施形態の半導体記憶装置は、互いに隣り合い、かつ直列に接続された第１メモリセル及び第２メモリセルと、第１メモリセルに接続された第１ワード線と、第２メモリセルに接続された第２ワード線と、制御回路と、を備え、制御回路は、各々がプログラム動作と、プログラム動作の後のベリファイ動作とを有する複数のプログラムループ動作を実行し、複数のプログラムループ動作に含まれ、第１メモリセルを対象とした第１プログラムループ動作において、プログラム動作の際に、第１期間に、第１ワード線に第１書込み電圧を供給しつつ、第２ワード線に第１書込み電圧未満の第１電圧を供給し、第１期間の後の第２期間に、第１ワード線に第１電圧未満の第２電圧を供給しつつ、第２ワード線に第２電圧より高い第３電圧を供給する、ように構成される。
【選択図】図１１
【特許請求の範囲】
【請求項1】
互いに隣り合い、かつ直列に接続された第１メモリセル及び第２メモリセルと、
前記第１メモリセルに接続された第１ワード線と、
前記第２メモリセルに接続された第２ワード線と、
制御回路と、
を備え、
前記制御回路は、
各々がプログラム動作と、前記プログラム動作の後のベリファイ動作とを有する複数のプログラムループ動作を実行し、
前記複数のプログラムループ動作に含まれ、前記第１メモリセルを対象とした第１プログラムループ動作において、前記プログラム動作の際に、
第１期間に、前記第１ワード線に第１書込み電圧を供給しつつ、前記第２ワード線に前記第１書込み電圧未満の第１電圧を供給し、
前記第１期間の後の第２期間に、前記第１ワード線に前記第１電圧未満の第２電圧を供給しつつ、前記第２ワード線に前記第２電圧より高い第３電圧を供給する、
ように構成される、
半導体記憶装置。
前記第１メモリセルに接続された第１ワード線と、
前記第２メモリセルに接続された第２ワード線と、
制御回路と、
を備え、
前記制御回路は、
各々がプログラム動作と、前記プログラム動作の後のベリファイ動作とを有する複数のプログラムループ動作を実行し、
前記複数のプログラムループ動作に含まれ、前記第１メモリセルを対象とした第１プログラムループ動作において、前記プログラム動作の際に、
第１期間に、前記第１ワード線に第１書込み電圧を供給しつつ、前記第２ワード線に前記第１書込み電圧未満の第１電圧を供給し、
前記第１期間の後の第２期間に、前記第１ワード線に前記第１電圧未満の第２電圧を供給しつつ、前記第２ワード線に前記第２電圧より高い第３電圧を供給する、
ように構成される、
半導体記憶装置。
【請求項2】
前記制御回路は、前記第１プログラムループ動作において、前記ベリファイ動作の際に、
第３期間に、前記第１ワード線及び前記第２ワード線に前記第２電圧及び前記第３電圧より高い第４電圧を供給し、
前記第３期間の後の第４期間に、前記第２ワード線に前記第４電圧を供給しつつ、前記第１ワード線に前記第４電圧未満の第１ベリファイ電圧を供給する、
ように構成される、
請求項１記載の半導体記憶装置。
第３期間に、前記第１ワード線及び前記第２ワード線に前記第２電圧及び前記第３電圧より高い第４電圧を供給し、
前記第３期間の後の第４期間に、前記第２ワード線に前記第４電圧を供給しつつ、前記第１ワード線に前記第４電圧未満の第１ベリファイ電圧を供給する、
ように構成される、
請求項１記載の半導体記憶装置。
【請求項3】
前記制御回路は、前記第２期間の後、前記第３期間の前に、
前記第１ワード線に前記第２電圧を供給しつつ、前記第２ワード線に前記第２電圧を供給する、
ように構成される、
請求項２記載の半導体記憶装置。
前記第１ワード線に前記第２電圧を供給しつつ、前記第２ワード線に前記第２電圧を供給する、
ように構成される、
請求項２記載の半導体記憶装置。
【請求項4】
前記第２メモリセルと隣り合い、かつ前記第２メモリセルを介して前記第１メモリセルと直列に接続された第３メモリセルと、
前記第３メモリセルに接続された第３ワード線と、
をさらに備え、
前記制御回路は、
前記第２期間に、前記第３ワード線に前記第２電圧を供給する、
ように構成される、
請求項１記載の半導体記憶装置。
前記第３メモリセルに接続された第３ワード線と、
をさらに備え、
前記制御回路は、
前記第２期間に、前記第３ワード線に前記第２電圧を供給する、
ように構成される、
請求項１記載の半導体記憶装置。
【請求項5】
前記複数のプログラムループ動作は、前記第１プログラムループ動作より後に実行され、前記第１メモリセルを対象とした第２プログラムループ動作をさらに含み、
前記制御回路は、前記第２プログラムループ動作において、前記プログラム動作の際に、
第５期間に、前記第１ワード線に前記第１書込み電圧より高い第２書込み電圧を供給しつつ、前記第２ワード線に前記第１電圧を供給し、
前記第５期間の後の第６期間に、前記第１ワード線に前記第２電圧を供給しつつ、前記第２ワード線に、前記第２電圧より高い第５電圧を供給する、
請求項１記載の半導体記憶装置。
前記制御回路は、前記第２プログラムループ動作において、前記プログラム動作の際に、
第５期間に、前記第１ワード線に前記第１書込み電圧より高い第２書込み電圧を供給しつつ、前記第２ワード線に前記第１電圧を供給し、
前記第５期間の後の第６期間に、前記第１ワード線に前記第２電圧を供給しつつ、前記第２ワード線に、前記第２電圧より高い第５電圧を供給する、
請求項１記載の半導体記憶装置。
【請求項6】
前記制御回路は、
前記第２書込み電圧が第６電圧未満である場合に、前記第２ワード線に、前記第５電圧として前記第３電圧を供給し、
前記第２書込み電圧が前記第６電圧以上である場合に、前記第５電圧を前記第３電圧より高い電圧とする、
ように構成される、
請求項５記載の半導体記憶装置。
前記第２書込み電圧が第６電圧未満である場合に、前記第２ワード線に、前記第５電圧として前記第３電圧を供給し、
前記第２書込み電圧が前記第６電圧以上である場合に、前記第５電圧を前記第３電圧より高い電圧とする、
ように構成される、
請求項５記載の半導体記憶装置。
【請求項7】
前記制御回路は、
前記第１プログラムループ動作、及び前記第２プログラムループ動作を、連続して実行する、
ように構成され、
前記第５電圧は、前記第３電圧より高い、
請求項５記載の半導体記憶装置。
前記第１プログラムループ動作、及び前記第２プログラムループ動作を、連続して実行する、
ように構成され、
前記第５電圧は、前記第３電圧より高い、
請求項５記載の半導体記憶装置。
【請求項8】
前記第２ワード線は、第１領域、及び前記第１領域より前記制御回路との間の配線長が長い第２領域を含み、
前記第２期間において、前記第２領域の電圧は、前記第１領域の電圧より低い、
請求項３記載の半導体記憶装置。
前記第２期間において、前記第２領域の電圧は、前記第１領域の電圧より低い、
請求項３記載の半導体記憶装置。
【請求項9】
前記第２期間において、
前記第２領域の電圧は、前記第２電圧以上であり、
前記第１領域の電圧は、前記第２領域の電圧より高い、
請求項８記載の半導体記憶装置。
前記第２領域の電圧は、前記第２電圧以上であり、
前記第１領域の電圧は、前記第２領域の電圧より高い、
請求項８記載の半導体記憶装置。
【請求項10】
前記第３電圧は、前記第１電圧未満である、
請求項１記載の半導体記憶装置。
請求項１記載の半導体記憶装置。
【請求項11】
前記第３電圧は、前記第４電圧未満である、
請求項２記載の半導体記憶装置。
請求項２記載の半導体記憶装置。
【請求項12】
前記制御回路は、電圧生成回路を含み、
前記電圧生成回路は、前記第１書込み電圧、前記第１電圧、前記第２電圧、及び前記第３電圧を出力する、
請求項１記載の半導体記憶装置。
前記電圧生成回路は、前記第１書込み電圧、前記第１電圧、前記第２電圧、及び前記第３電圧を出力する、
請求項１記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【0001】
実施形態は、半導体記憶装置に関する。
【背景技術】
【0002】
データを不揮発に記憶することが可能な半導体記憶装置として、ＮＡＮＤ型フラッシュメモリが知られる。ＮＡＮＤ型フラッシュメモリにおいては、高集積化及び大容量化のために３次元のメモリ構造が採用される。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０１８－２８９５８号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
半導体記憶装置の動作速度を向上する。
【課題を解決するための手段】
【0005】
実施形態の半導体記憶装置は、互いに隣り合い、かつ直列に接続された第１メモリセル及び第２メモリセルと、上記第１メモリセルに接続された第１ワード線と、上記第２メモリセルに接続された第２ワード線と、制御回路と、を備え、上記制御回路は、各々がプログラム動作と、上記プログラム動作の後のベリファイ動作とを有する複数のプログラムループ動作を実行し、上記複数のプログラムループ動作に含まれ、上記第１メモリセルを対象とした第１プログラムループ動作において、上記プログラム動作の際に、第１期間に、上記第１ワード線に第１書込み電圧を供給しつつ、上記第２ワード線に上記第１書込み電圧未満の第１電圧を供給し、上記第１期間の後の第２期間に、上記第１ワード線に上記第１電圧未満の第２電圧を供給しつつ、上記第２ワード線に上記第２電圧より高い第３電圧を供給する、ように構成される。
【図面の簡単な説明】
【0006】
【図1】実施形態に係る半導体記憶装置を含むメモリシステム、及びホスト機器の構成の一例を示すブロック図。
【図2】実施形態に係る半導体記憶装置の構成の一例を示すブロック図。
【図3】実施形態に係る半導体記憶装置のメモリセルアレイの構成の一例を説明するための回路図。
【図4】実施形態に係る半導体記憶装置のメモリセルアレイの平面レイアウトの一例を示す平面図。
【図7】実施形態に係る半導体記憶装置のメモリセルアレイに含まれるメモリセルトランジスタの閾値電圧分布の一例を示す模式図。
【図8】実施形態に係る半導体記憶装置のメモリセルアレイ、ドライバモジュール、及びロウデコーダモジュールの構成の一例を示すブロック図。
【図9】実施形態に係る半導体記憶装置のセンスアンプモジュールの構成の一例を示すブロック図。
【図10】実施形態に係る半導体記憶装置の書込み動作の概要を示すタイミングチャート。
【図11】実施形態に係る半導体記憶装置のプログラムループ動作の一例を示すタイミングチャート。
【図12】変形例に係る半導体記憶装置を用いた書込み動作を説明するための表。
【発明を実施するための形態】
【0007】
以下に、実施形態について図面を参照して説明する。なお、図面の寸法及び比率は、必ずしも現実のものと同一とは限らない。また、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付す。また、同様の構成を有する要素同士を特に区別する場合、同一符号の末尾に、互いに異なる文字又は数字を付加する場合がある。
【0008】
１ 実施形態
以下に、実施形態に係る半導体記憶装置について説明する。
以下に、実施形態に係る半導体記憶装置について説明する。
【0009】
１．１ 構成
実施形態に係る半導体記憶装置の構成について説明する。
実施形態に係る半導体記憶装置の構成について説明する。
【0010】
【0011】
メモリシステム３は、例えばＳＳＤ（ｓｏｌｉｄ ｓｔａｔｅ ｄｒｉｖｅ）やＳＤＴＭカードである。メモリシステム３は、例えば外部のホスト機器４に接続される。メモリシステム３は、ホスト機器４からのデータを記憶する。また、メモリシステム３は、データをホスト機器４に読み出す。
【0012】
メモリシステム３は、半導体記憶装置１及びメモリコントローラ２を備える。なお、半導体記憶装置１及びメモリコントローラ２は、例えばこれらの組合せにより一つの半導体装置を構成してもよい。
【0013】
半導体記憶装置１は、例えばＮＡＮＤ型フラッシュメモリである。半導体記憶装置１は、データを不揮発に記憶する。半導体記憶装置１は、ＮＡＮＤバスによって、メモリコントローラ２に接続される。以下では、半導体記憶装置１がＮＡＮＤ型フラッシュメモリである場合を例に説明する。
【0014】
ＮＡＮＤバスは、ＮＡＮＤインタフェースに従った信号ＤＱ＜７：０＞、ＤＱＳ、／ＤＱＳ、／ＣＥ、ＣＬＥ、ＡＬＥ、／ＷＥ、／ＲＥ、ＲＥ、／ＷＰ、及び／ＲＢの各々について、個別の信号線を介して送受信を行う。信号／ＣＥは、チップイネーブル（Ｃｈｉｐ Ｅｎａｂｌｅ）信号である。信号／ＣＥは、半導体記憶装置１をイネーブルにするための信号である。信号ＣＬＥは、コマンドラッチイネーブル（Ｃｏｍｍａｎｄ Ｌａｔｃｈ Ｅｎａｂｌｅ）信号である。信号ＣＬＥが“Ｈ（Ｈｉｇｈ）”レベルである間、半導体記憶装置１に流れる信号ＤＱ＜７：０＞がコマンドであることが、半導体記憶装置１に通知される。信号ＡＬＥは、アドレスラッチイネーブル（Ａｄｄｒｅｓｓ Ｌａｔｃｈ Ｅｎａｂｌｅ）信号である。信号ＡＬＥが“Ｈ”レベルである間、半導体記憶装置１に流れる信号ＤＱ＜７：０＞がアドレスであることが、半導体記憶装置１に通知される。信号／ＷＥは、ライトイネーブル（Ｗｒｉｔｅ Ｅｎａｂｌｅ）信号である。信号／ＷＥは、半導体記憶装置１に信号ＤＱ＜７：０＞を取り込むことを指示する。例えば、信号／ＷＥは、シングルデータレート（Ｓｉｎｇｌｅ Ｄａｔａ Ｒａｔｅ、ＳＤＲ）において、信号／ＷＥの立ち上がりエッジ（ｒｉｓｉｎｇ ｅｄｇｅ）で半導体記憶装置１にコマンド、アドレス、又はデータとしての信号ＤＱ＜７：０＞を取り込むことを指示する。また、信号／ＷＥは、ダブルデータレート（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ、ＤＤＲ）において、信号／ＷＥの立ち上がりエッジで半導体記憶装置１にコマンド又はアドレスとしての信号ＤＱ＜７：０＞を取り込むことを指示する。信号／ＲＥは、リードイネーブル（Ｒｅａｄ Ｅｎａｂｌｅ）信号である。信号／ＲＥは、半導体記憶装置１に信号ＤＱ＜７：０＞を出力することを指示する。例えば、信号／ＲＥは、シングルデータレートにおいて、信号／ＲＥの立ち下がりエッジ（ｆａｌｌｉｎｇ ｅｄｇｅ）で半導体記憶装置１にデータとしての信号ＤＱ＜７：０＞を出力すること指示する。また、信号／ＲＥは、ダブルデータレートにおいて、信号／ＲＥの立ち下がりエッジ及び立ち上がりエッジで半導体記憶装置１にデータとしての信号ＤＱ＜７：０＞を出力すること指示する。信号ＲＥは、信号／ＲＥの相補信号である。信号／ＷＰは、ライトプロテクト（Ｗｒｉｔｅ Ｐｒｏｔｅｃｔ）信号である。信号／ＷＰは、データの書込み及び消去の禁止を半導体記憶装置１に指示する。信号／ＲＢは、レディビジー（Ｒｅａｄｙ Ｂｕｓｙ）信号である。信号／ＲＢは、半導体記憶装置１がレディ状態（外部からの命令を受け付ける状態）であるか、ビジー状態（外部からの命令を受け付けない状態）であるかを示す。信号ＤＱ＜７：０＞は、例えば８ビットの信号である。信号ＤＱＳは、データストローブ（Ｄａｔａ Ｓｔｒｏｂｅ）信号である。信号ＤＱＳは、信号ＤＱ＜７：０＞に係る半導体記憶装置１の動作タイミングを制御するために使用される。例えば、信号ＤＱＳは、ダブルデータレートにおいて、信号ＤＱＳの立ち下がりエッジ及び立ち上がりエッジで半導体記憶装置１にデータとしての信号ＤＱ＜７：０＞を取り込むことを指示する。また、信号ＤＱＳは、ダブルデータレートにおいて、信号／ＲＥの立ち下がりエッジ及び立ち上がりエッジに基づいて生成される。信号ＤＱＳは、半導体記憶装置１からデータとしての信号ＤＱ＜７：０＞とともに出力される。信号／ＤＱＳは、信号ＤＱＳの相補信号である。
【0015】
信号ＤＱ＜７：０＞は、半導体記憶装置１とメモリコントローラ２との間で送受信され、コマンドＣＭＤ、アドレスＡＤＤ、及びデータＤＡＴを含む。コマンドＣＭＤは、例えば半導体記憶装置１に消去動作を実行させるコマンド（消去コマンド）、半導体記憶装置１に書込み動作を実行させるコマンド（書込みコマンド）、及び半導体記憶装置１に読出し動作を実行させるコマンド（読出しコマンド）等を含む。データＤＡＴは、読出しデータ及び書込みデータを含む。
【0016】
メモリコントローラ２は、ホスト機器４から命令を受取る。メモリコントローラ２は、当該受取った命令に基づいて半導体記憶装置１を制御する。具体的には、メモリコントローラ２は、ホスト機器４から受取った書込み命令に基づいて、書込みを命令されたデータを半導体記憶装置１に書き込む。また、メモリコントローラ２は、ホスト機器４から受取った読出し命令に基づいて、ホスト機器４から読出しを命令されたデータを半導体記憶装置１から読み出してホスト機器４に送信する。
【0017】
以上で説明したメモリシステム３を使用するホスト機器４としては、例えばデジタルカメラ、パーソナルコンピュータ、及びデータセンタ内のサーバ等が挙げられる。
【0018】
１．１．２ メモリコントローラ
メモリコントローラ２の構成について、引き続き、図１を用いて説明する。
メモリコントローラ２の構成について、引き続き、図１を用いて説明する。
【0019】
メモリコントローラ２は、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）２０、内蔵メモリ２１、バッファメモリ２２、ＮＡＮＤインタフェース回路（ＮＡＮＤ Ｉ／Ｆ）２３、及びホストインタフェース回路（ホスト Ｉ／Ｆ）２４を含む。メモリコントローラ２は、例えばＳｏＣ（Ｓｙｓｔｅｍ－ｏｎ－ａ－Ｃｈｉｐ）として構成される。
【0020】
ＣＰＵ２０は、メモリコントローラ２全体の動作を制御する。ＣＰＵ２０は、例えば、半導体記憶装置１に書込み動作、読出し動作、及び消去動作等の各種動作の実行を指示するためのコマンドを発行する。
【0021】
内蔵メモリ２１は、例えば、ＤＲＡＭ等の半導体メモリである。内蔵メモリ２１は、ＣＰＵ２０の作業領域として使用される。内蔵メモリ２１は、半導体記憶装置１を管理するためのファームウェア、及び各種の管理テーブル等を記憶する。
【0022】
バッファメモリ２２は、ホスト機器４から受信した書込みデータや、メモリコントローラ２が半導体記憶装置１から受信した読出しデータ等を一時的に記憶する。
【0023】
ＮＡＮＤインタフェース回路２３は、ＮＡＮＤバスを介して半導体記憶装置１と接続され、半導体記憶装置１との通信を司る。ＮＡＮＤインタフェース回路２３は、ＣＰＵ２０の指示により、コマンドＣＭＤ、アドレスＡＤＤ、及び書込みデータを半導体記憶装置１に送信する。また、ＮＡＮＤインタフェース回路２３は、半導体記憶装置１から読出しデータを受信する。
【0024】
ホストインタフェース回路２４は、ホストバスを介してホスト機器４と接続され、メモリコントローラ２とホスト機器４との間の通信を司る。ホストインタフェース回路２４は、例えば、ホスト機器４から受取った命令及びデータを、それぞれＣＰＵ２０及びバッファメモリ２２に転送する。
【0025】
【0026】
半導体記憶装置１は、メモリセルアレイ１０、入出力回路１１、ロジック制御回路１２、アドレスレジスタ１３、コマンドレジスタ１４、シーケンサ１５、ドライバモジュール１６、ロウデコーダモジュール１７、及びセンスアンプモジュール１８を含む。
【0027】
メモリセルアレイ１０は、複数のブロックＢＬＫ０～ＢＬＫ（ｋ－１）（ｋは２以上の整数）を含む。各ブロックＢＬＫは、データを不揮発に記憶することが可能な複数のメモリセルトランジスタの集合である。各ブロックＢＬＫは、例えばデータの消去単位として使用される。すなわち、同一のブロックＢＬＫ内に含まれるメモリセルトランジスタに記憶されるデータは、一括して消去される。メモリセルアレイ１０には、複数のビット線、及び複数のワード線が設けられる。複数のビット線、及び複数のワード線については後述する。各メモリセルトランジスタは、１本のビット線、及び１本のワード線に関連付けられる。メモリセルアレイ１０の詳細な構成については後述する。
【0028】
入出力回路１１は、信号ＤＱ＜７：０＞を、メモリコントローラ２との間で送受信する。入出力回路１１は、信号ＤＱ＜７：０＞内のアドレスＡＤＤ及びコマンドＣＭＤを、それぞれアドレスレジスタ１３及びコマンドレジスタ１４に転送する。また、入出力回路１１は、データＤＡＴを、センスアンプモジュール１８との間で送受信する。
【0029】
ロジック制御回路１２は、メモリコントローラ２から、例えば、信号ＤＱＳ、／ＤＱＳ、／ＣＥ、ＣＬＥ、ＡＬＥ、／ＷＥ、／ＲＥ、ＲＥ、及び／ＷＰを受信する。ロジック制御回路１２は、当該受信した信号に基づいて、入出力回路１１を制御する。また、ロジック制御回路１２は、信号／ＲＢを生成し、メモリコントローラ２に送信する。
【0030】
アドレスレジスタ１３は、入出力回路１１から転送されるアドレスＡＤＤを記憶する。アドレスＡＤＤは、例えば、ブロックアドレス、カラムアドレス、及びページアドレスを含む。ブロックアドレス、カラムアドレス、及びページアドレスはそれぞれ、ブロックＢＬＫ、ビット線、及びワード線に関連付けられる。アドレスレジスタ１３は、当該記憶したアドレスＡＤＤを、ロウデコーダモジュール１７及びセンスアンプモジュール１８に転送する。
【0031】
コマンドレジスタ１４は、入出力回路１１から転送されるコマンドＣＭＤを記憶する。コマンドレジスタ１４は、当該記憶したコマンドＣＭＤをシーケンサ１５に転送する。
【0032】
シーケンサ１５は、コマンドレジスタ１４からコマンドＣＭＤを受取り、受取ったコマンドＣＭＤに基づくシーケンスに従って半導体記憶装置１全体を制御する。例えば、シーケンサ１５は、消去コマンド、書込みコマンド、及び読出しコマンドを受取った場合にそれぞれ、ドライバモジュール１６に対して、対応する動作において使用される電圧を生成するよう指示する。
【0033】
ドライバモジュール１６は、シーケンサ１５からの指示に基づいて、消去動作、書込み動作、及び読出し動作等に使用される電圧を生成し、生成した電圧を、メモリセルアレイ１０、ロウデコーダモジュール１７、及びセンスアンプモジュール１８等に供給する。
【0034】
ロウデコーダモジュール１７は、アドレスレジスタ１３からアドレスＡＤＤ内のブロックアドレスを受取り、当該ブロックアドレスに基づいてブロックＢＬＫ０～ＢＬＫ（ｋ－１）のいずれかを選択する。ロウデコーダモジュール１７は、例えば選択したブロックＢＬＫに、ドライバモジュール１６から供給された電圧を供給する。
【0035】
センスアンプモジュール１８は、アドレスレジスタ１３からアドレスＡＤＤ内のカラムアドレスを受取る。センスアンプモジュール１８は、当該カラムアドレスに基づいて、メモリコントローラ２とメモリセルアレイ１０との間で、データＤＡＴを転送する。より具体的には、書込み動作の際に、センスアンプモジュール１８は、入出力回路１１から書込みデータを受取る。センスアンプモジュール１８は、当該書込みデータをメモリセルアレイ１０に転送する。また、読出し動作の際に、センスアンプモジュール１８は、メモリセルアレイ１０内の読出し動作の対象となるメモリセルトランジスタの閾値電圧をセンスして読出しデータを生成する。センスアンプモジュール１８は、当該読出しデータを入出力回路１１に転送する。
【0036】
１．１．４ メモリセルアレイの回路構成
メモリセルアレイ１０の回路構成の一例について、図３を用いて説明する。図３は、実施形態に係る半導体記憶装置のメモリセルアレイの構成の一例を説明するための回路図である。図３では、メモリセルアレイ１０に含まれる複数のブロックＢＬＫのうちの１つのブロックＢＬＫの回路が示される。図３に示す例では、ブロックＢＬＫは、５つのストリングユニットＳＵ０、ＳＵ１、ＳＵ２、ＳＵ３、及びＳＵ４を含む。
メモリセルアレイ１０の回路構成の一例について、図３を用いて説明する。図３は、実施形態に係る半導体記憶装置のメモリセルアレイの構成の一例を説明するための回路図である。図３では、メモリセルアレイ１０に含まれる複数のブロックＢＬＫのうちの１つのブロックＢＬＫの回路が示される。図３に示す例では、ブロックＢＬＫは、５つのストリングユニットＳＵ０、ＳＵ１、ＳＵ２、ＳＵ３、及びＳＵ４を含む。
【0037】
各ストリングユニットＳＵは、ビット線ＢＬ０～ＢＬ（ｍ－１）（ｍは２以上の整数）にそれぞれ関連付けられた複数のＮＡＮＤストリングＮＳを含む。各ＮＡＮＤストリングＮＳは、例えばメモリセルトランジスタＭＴ０～ＭＴ７、並びに選択トランジスタＳＴ１及びＳＴ２を含む。メモリセルトランジスタＭＴ０～ＭＴ７の各々は、制御ゲート及び電荷蓄積膜を含む。メモリセルトランジスタＭＴ０～ＭＴ７の各々は、データを不揮発に保持する。選択トランジスタＳＴ１及びＳＴ２は、各種動作時におけるストリングユニットＳＵの選択に使用される。なお、以下の説明において、ビット線ＢＬ０～ＢＬ（ｍ－１）を区別しない場合には、ビット線ＢＬ０～ＢＬ（ｍ－１）の各々を、単にビット線ＢＬと呼ぶ。また、メモリセルトランジスタＭＴ０～ＭＴ７を区別しない場合には、メモリセルトランジスタＭＴ０～ＭＴ７の各々を、単にメモリセルトランジスタＭＴと呼ぶ。また、選択トランジスタＳＴ１及びＳＴ２を区別しない場合には、選択トランジスタＳＴ１及びＳＴ２の各々を、単に選択トランジスタＳＴと呼ぶ。
【0038】
各ＮＡＮＤストリングＮＳにおいて、メモリセルトランジスタＭＴ０～ＭＴ７は、直列に接続される。選択トランジスタＳＴ１の第１端は、当該選択トランジスタＳＴ１に関連付けられたビット線ＢＬに接続される。選択トランジスタＳＴ１の第２端は、直列接続されたメモリセルトランジスタＭＴ０～ＭＴ７の一端に接続される。選択トランジスタＳＴ２の第１端は、直列接続されたメモリセルトランジスタＭＴ０～ＭＴ７の他端に接続される。選択トランジスタＳＴ２の第２端は、ソース線ＳＬに接続される。
【0039】
同一のブロックＢＬＫにおいて、メモリセルトランジスタＭＴ０～ＭＴ７の制御ゲートは、それぞれワード線ＷＬ０～ＷＬ７に接続される。ストリングユニットＳＵ０～ＳＵ４内の選択トランジスタＳＴ１のゲートはそれぞれ、選択ゲート線ＳＧＤ０～ＳＧＤ４に接続される。これに対して、複数の選択トランジスタＳＴ２のゲートは、選択ゲート線ＳＧＳに共通に接続される。しかしながら、これに限られるものではなく、複数の選択トランジスタＳＴ２のゲートはそれぞれ、ストリングユニットＳＵごとに異なる複数の選択ゲート線ＳＧＳに接続されてもよい。なお、以下の説明において、ワード線ＷＬ０～ＷＬ７を区別しない場合には、ワード線ＷＬ０～ＷＬ７の各々を、単にワード線ＷＬと呼ぶ。また、選択ゲート線ＳＧＤ０～ＳＧＤ４を区別しない場合には、選択ゲート線ＳＧＤ０～ＳＧＤ４の各々を、単に選択ゲート線ＳＧＤと呼ぶ。
【0040】
ビット線ＢＬ０～ＢＬ（ｍ－１）には、それぞれ異なるカラムアドレスが割り当てられる。各ビット線ＢＬは、複数のブロックＢＬＫ間で同一のカラムアドレスが割り当てられたＮＡＮＤストリングＮＳによって共有される。ワード線ＷＬ０～ＷＬ７は、それぞれブロックＢＬＫごとに設けられる。ソース線ＳＬは、例えば複数のブロックＢＬＫ間で共有される。
【0041】
１つのストリングユニットＳＵ内で共通のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴの集合は、例えばセルユニットＣＵと呼ばれる。それぞれが１ビットデータを記憶する複数のメモリセルトランジスタＭＴを含むセルユニットＣＵの記憶容量は、例えば「１ページデータ」として定義される。セルユニットＣＵは、メモリセルトランジスタＭＴが記憶するデータのビット数に応じて、２ページデータ以上の記憶容量を有し得る。
【0042】
なお、メモリセルアレイ１０の回路構成は、以上で説明した構成に限定されない。例えば、各ブロックＢＬＫが含むストリングユニットＳＵの個数は、任意の個数であってよい。各ＮＡＮＤストリングＮＳが含むメモリセルトランジスタＭＴ、並びに選択トランジスタＳＴ１及びＳＴ２の個数はそれぞれ、任意の個数であってよい。
【0043】
１．１．５ メモリセルアレイの構造
次に、メモリセルアレイ１０の構造について説明する。なお、以下で参照される図面において、Ｘ方向はワード線ＷＬの延伸方向に対応する。Ｙ方向はビット線ＢＬの延伸方向に対応する。Ｚ方向は半導体記憶装置１の形成に使用される半導体基板の表面に対する鉛直方向に対応する。平面図には、図を見易くするためにハッチングが適宜付加される。平面図に付加されたハッチングは、ハッチングが付加された構成要素の素材や特性とは必ずしも関連しない。断面図には、図を見易くするために、構成の図示が適宜省略される。各図面に示された構成は、適宜簡略化されて示される。
次に、メモリセルアレイ１０の構造について説明する。なお、以下で参照される図面において、Ｘ方向はワード線ＷＬの延伸方向に対応する。Ｙ方向はビット線ＢＬの延伸方向に対応する。Ｚ方向は半導体記憶装置１の形成に使用される半導体基板の表面に対する鉛直方向に対応する。平面図には、図を見易くするためにハッチングが適宜付加される。平面図に付加されたハッチングは、ハッチングが付加された構成要素の素材や特性とは必ずしも関連しない。断面図には、図を見易くするために、構成の図示が適宜省略される。各図面に示された構成は、適宜簡略化されて示される。
【0044】
１．１．５．１ 平面構造
メモリセルアレイ１０の平面構造について、図４を用いて説明する。図４は、実施形態に係る半導体記憶装置のメモリセルアレイの平面レイアウトの一例を示す平面図である。図４では、１つのブロックＢＬＫに対応する領域が示される。
メモリセルアレイ１０の平面構造について、図４を用いて説明する。図４は、実施形態に係る半導体記憶装置のメモリセルアレイの平面レイアウトの一例を示す平面図である。図４では、１つのブロックＢＬＫに対応する領域が示される。
【0045】
メモリセルアレイ１０は、積層配線構造、複数のメモリピラーＭＰ、複数のコンタクトＣＣ、並びに複数の部材ＳＬＴ及びＳＨＥを含む。
【0046】
積層配線構造は、選択ゲート線ＳＧＤ及びＳＧＳ、並びにワード線ＷＬ０～ＷＬ７に応じてＺ方向に沿って積層される構造である。積層配線構造は、選択ゲート線ＳＧＤ及びＳＧＳ、並びにワード線ＷＬ０～ＷＬ７を含む。以下の説明では、選択ゲート線ＳＧＤ及びＳＧＳ、並びにワード線ＷＬ０～ＷＬ７の各々を、単に積層配線とも呼ぶ。各積層配線は、Ｘ方向に延びる。
【0047】
積層配線構造は、例えばメモリ領域ＭＲ及び引出領域ＨＲに分割される。メモリ領域ＭＲ及び引出領域ＨＲはＸ方向に並ぶ。なお、以下の説明において、メモリ領域ＭＲ及び引出領域ＨＲのうち引出領域ＨＲ側をＸ方向に沿った一端側と呼ぶ。また、メモリ領域ＭＲ及び引出領域ＨＲのうちメモリ領域ＭＲ側をＸ方向に沿った他端側と呼ぶ。
【0048】
メモリ領域ＭＲは、実質的にデータが記憶される領域である。メモリ領域ＭＲには、複数のメモリピラーＭＰが設けられる。
【0049】
引出領域ＨＲは、積層配線とロウデコーダモジュール１７等との接続に用いられる領域である。引出領域ＨＲには、複数のコンタクトＣＣが設けられる。
【0050】
各部材ＳＬＴは、Ｘ方向に延びる。各部材ＳＬＴは、積層配線構造をメモリ領域ＭＲ及び引出領域ＨＲにわたってＸ方向に横切る。複数の部材ＳＬＴは、Ｙ方向に並ぶ。各部材ＳＬＴは、当該部材ＳＬＴを介して隣り合う積層配線を分断する。複数の部材ＳＬＴによって区切られた領域はそれぞれ、１つのブロックＢＬＫに対応する。各部材ＳＬＴは、例えば、内部に絶縁体や板状のコンタクトが埋込まれた構造を有する。
【0051】
各部材ＳＨＥは、Ｘ方向に延びる。各部材ＳＨＥは、積層配線構造をメモリ領域ＭＲにわたってＸ方向に横切る。複数の部材ＳＨＥは、Ｙ方向に並ぶ。各部材ＳＨＥは、例えば絶縁体が埋込まれた構造を有する。各部材ＳＨＥは、例えば当該部材ＳＨＥを介して隣り合う選択ゲート線ＳＧＤを分断する。複数の部材ＳＬＴ及びＳＨＥによって区切られた領域はそれぞれ、１つのストリングユニットＳＵに対応する。
【0052】
なお、以降の説明において、各ブロックＢＬＫにおける５つのストリングユニットＳＵのうちストリングユニットＳＵ０側をＹ方向における一端側と呼ぶ。また、各ブロックＢＬＫにおける５つのストリングユニットＳＵのうちストリングユニットＳＵ４側をＹ方向における他端側と呼ぶ。
【0053】
引出領域ＨＲにおいて、選択ゲート線ＳＧＳ及びＳＧＤ、並びにワード線ＷＬ０～ＷＬ７は、上層の導電体層と重ならない複数のテラス部分を有する。
【0054】
複数のテラス部分には、複数のコンタクトＣＣが設けられる。複数のコンタクトＣＣの各々は、ロウデコーダモジュール１７に電気的に接続される。これにより、選択ゲート線ＳＧＳ及びＳＧＤ、並びにワード線ＷＬ０～ＷＬ７にそれぞれ、複数のコンタクトＣＣを介して電圧が供給される。
【0055】
メモリ領域ＭＲにおいて、各メモリピラーＭＰは、例えば１つのＮＡＮＤストリングＮＳとして機能する。このような構成により、メモリセルアレイ１０は、データを記憶する。ブロックＢＬＫは、Ｙ方向に並ぶ複数のメモリピラーＭＰの列を含む。各メモリピラーＭＰの列において、複数のメモリピラーＭＰがＸ方向に並ぶ。図５に示す例では、各ブロックＢＬＫにおいて、例えば２４列のメモリピラーＭＰの列がＹ方向に並ぶ。複数のメモリピラーＭＰは、例えば千鳥状に配置される。また、複数のメモリピラーＭＰは、例えば、Ｙ方向における一端側から数えて５列目、１０列目、１５列目、及び２０列目のメモリピラーＭＰに、部材ＳＨＥが重なるように設けられる。
【0056】
以上のような構成により、Ｘ方向に延びる各ブロックＢＬＫのメモリ領域ＭＲにおいて、Ｘ方向に沿った一端側の各メモリピラーＭＰは、当該メモリピラーＭＰよりＸ方向に沿った他端側に設けられるメモリピラーＭＰと比較して、ロウデコーダモジュール１７に接続される複数のコンタクトＣＣに物理的に近い位置に設けられ得る。このような構成において、各ブロックＢＬＫのメモリ領域ＭＲにおいて、Ｘ方向に沿った一端側及び他端側を、それぞれＮｅａｒ側及びＦａｒ側と呼ぶ。また、このような構成において、各ブロックＢＬＫのメモリ領域ＭＲは、例えばＸ方向に沿った一端側から他端側に向かってこの順に隣合って並ぶ、Ｎｅａｒ側の領域、及びＦａｒ側の領域を含む。
【0057】
メモリセルアレイ１０では、上述のような平面レイアウトが、Ｙ方向に繰返し配置される。
【0058】
なお、メモリセルアレイ１０の平面レイアウトは、以上で説明されたレイアウトに限定されない。例えば、隣り合う部材ＳＬＴの間に配置される部材ＳＨＥの数は、ストリングユニットＳＵの数に応じて、任意の数に設計され得る。また、各ブロックＢＬＫにおけるメモリピラーＭＰの個数及び配置は、図４を用いて説明された構成に限定されず、適宜変更され得る。
【0059】
１．１．５．２ 断面構造
次に、メモリセルアレイ１０の断面構造について説明する。
次に、メモリセルアレイ１０の断面構造について説明する。
【0060】
実施形態に係るメモリセルアレイ１０の断面構造について、図５を用いて説明する。図５は、実施形態に係る半導体記憶装置のメモリセルアレイの断面構造の一例を示す、図４のＶ－Ｖ線に沿った断面図である。図５では、ＹＺ平面に沿ったメモリセルアレイ１０の断面構造の例が示される。
【0061】
メモリセルアレイ１０は、半導体基板４０、導電体層４１～４５、及び絶縁体層３０～３４をさらに含む。
【0062】
より具体的には、半導体基板４０の上に、絶縁体層３０が設けられる。絶縁体層３０は、例えばロウデコーダモジュール１７やセンスアンプモジュール１８等の図示しない回路を含む。なお、以下の説明では、半導体基板４０に対してメモリセルアレイ１０が設けられる側を上側とする。
【0063】
絶縁体層３０の上に、導電体層４１が設けられる。導電体層４１は、例えばＸＹ平面に沿って広がった板状に形成される。導電体層４１は、ソース線ＳＬとして使用される。導電体層４１は、例えばリンがドープされたシリコンを含む。
【0064】
導電体層４１の上に、絶縁体層３１が設けられる。絶縁体層３１の上に、導電体層４２が設けられる。導電体層４２は、例えばＸＹ平面に沿って広がった板状に形成される。導電体層４２は、選択ゲート線ＳＧＳとして使用される。導電体層４２は、例えばタングステンを含む。
【0065】
導電体層４２の上に、複数の絶縁体層３２及び複数の導電体層４３が積層される。複数の絶縁体層３２及び複数の導電体層４３は、上方に向かって、絶縁体層３２、導電体層４３、絶縁体層３２、…、導電体層４３、絶縁体層３２、及び導電体層４３の順に積層される。導電体層４３は、例えばＸＹ平面に沿って広がった板状に形成される。積層された複数の導電体層４３は、半導体基板４０側から順に、それぞれワード線ＷＬ０～ＷＬ７として使用される。導電体層４３は、例えばタングステンを含む。
【0066】
最上層の導電体層４３の上に、絶縁体層３３が設けられる。絶縁体層３３の上に、導電体層４４が設けられる。導電体層４４は、例えばＸＹ平面に沿って広がった板状に形成される。導電体層４４は、選択ゲート線ＳＧＤとして使用される。導電体層４４は、例えばタングステンを含む。
【0067】
導電体層４４の上に、絶縁体層３４が設けられる。絶縁体層３４の上に、複数の導電体層４５が設けられる。各導電体層４５は、例えばＹ方向に延伸したライン状に形成される。各導電体層４５は、ビット線ＢＬとして使用される。導電体層４５は、例えば銅を含む。
【0068】
メモリピラーＭＰの各々は、Ｚ方向に沿って延伸して設けられ、絶縁体層３１～３３、及び導電体層４２～４４を貫通する。メモリピラーＭＰの底部は、導電体層４１に接する。メモリピラーＭＰと導電体層４２とが交差した部分は、選択トランジスタＳＴ２として機能する。メモリピラーＭＰと１つの導電体層４３とが交差した部分は、１つのメモリセルトランジスタＭＴとして機能する。メモリピラーＭＰと導電体層４４とが交差した部分は、選択トランジスタＳＴ１として機能する。
【0069】
また、メモリピラーＭＰの各々は、例えばコア部材５０、半導体層５１、及び積層膜５２を含む。コア部材５０は、Ｚ方向に沿って延伸して設けられる。コア部材５０の上端は、例えば、導電体層４４より上方に位置する。コア部材５０の下端は、例えば、導電体層４２より下層に位置する。半導体層５１は、コア部材５０の周囲を覆う。メモリピラーＭＰの下部において、半導体層５１の一部が、導電体層４１に接する。積層膜５２は、半導体層５１と導電体層４１とが接する部分を除いて、半導体層５１の側面及び底面を覆う。コア部材５０は、例えば酸化シリコン等の絶縁体を含む。半導体層５１は、例えばシリコンを含む。
【0070】
メモリピラーＭＰ内の半導体層５１の上面上に、柱状のコンタクトＣＶが設けられる。図示された領域には、３つのメモリピラーＭＰのうち、１つのメモリピラーＭＰに対応する１つのコンタクトＣＶが示される。メモリ領域ＭＲにおいて、部材ＳＨＥと重ならない、かつコンタクトＣＶが接続されないメモリピラーＭＰには、図示されない領域においてコンタクトＣＶが接続される。
【0071】
コンタクトＣＶの上面は、１つの導電体層４５に電気的に接続される。コンタクトＣＶは、部材ＳＬＴ及びＳＨＥによって区切られた空間のそれぞれにおいて、１つの導電体層４５に、１つのコンタクトＣＶが接続されるように設けられる。つまり、導電体層４５の各々には、各ストリングユニットＳＵに含まれる１つのメモリピラーＭＰが電気的に接続される。
【0072】
部材ＳＬＴは、例えばＸＺ平面に沿って設けられる部分を有し、導電体層４２～４４を分割する。部材ＳＬＴは、コンタクトＬＩ及びスペーサＳＰを含む。コンタクトＬＩは、例えば、Ｘ方向に延伸して設けられた部分を有する導電体である。スペーサＳＰは、例えば、コンタクトＬＩの側面に設けられる絶縁体である。コンタクトＬＩと、当該コンタクトＬＩとＹ方向に隣合う積層配線との間は、スペーサＳＰによって分離される。これにより、コンタクトＬＩと、当該コンタクトＬＩとＹ方向に隣合う積層配線とは、互いに電気的に絶縁される。なお、コンタクトＬＩは、絶縁体であってもよい。この場合、コンタクトＬＩとスペーサＳＰとは一体として形成され得る。
【0073】
部材ＳＨＥは、例えばＸＺ平面に沿って設けられる部分を有し、導電体層４４を分割する。部材ＳＨＥの下面は、例えば、最上層の導電体層４３と導電体層４４との間に位置する。部材ＳＨＥは、例えば酸化シリコン等の絶縁体を含む。
【0074】
１．１．５．３ メモリピラーの構造
実施形態に係る半導体記憶装置１におけるメモリピラーＭＰの構造について、図６を用いて説明する。図６は、実施形態に係る半導体記憶装置のメモリセルアレイに含まれるメモリピラーの断面構造の一例を示す、図５のＶＩ－ＶＩ線に沿った断面図である。
実施形態に係る半導体記憶装置１におけるメモリピラーＭＰの構造について、図６を用いて説明する。図６は、実施形態に係る半導体記憶装置のメモリセルアレイに含まれるメモリピラーの断面構造の一例を示す、図５のＶＩ－ＶＩ線に沿った断面図である。
【0075】
積層膜５２は、例えばトンネル絶縁膜５３、絶縁膜５４、及びブロック絶縁膜５５を含む。
【0076】
導電体層４３を含む断面において、コア部材５０は、メモリピラーＭＰの中央部に設けられる。コア部材５０は、ＸＹ平面において、例えば円形状を有する。半導体層５１は、コア部材５０の側面を囲む。トンネル絶縁膜５３は、半導体層５１の側面を囲む。絶縁膜５４は、トンネル絶縁膜５３の側面を囲む。ブロック絶縁膜５５は、絶縁膜５４の側面を囲む。導電体層４３は、ブロック絶縁膜５５の側面を囲む。トンネル絶縁膜５３及びブロック絶縁膜５５の各々は、例えば酸化シリコンを含む。絶縁膜５４は、例えば窒化シリコンを含む。
【0077】
以上のような構成により、ＸＹ平面において、メモリピラーＭＰは、例えば円形状を有する。
【0078】
上述したメモリピラーＭＰにおいて、半導体層５１が、メモリセルトランジスタＭＴ０～ＭＴ７、並びに選択トランジスタＳＴ１、及びＳＴ２の電流経路として機能する。また、絶縁膜５４が、メモリセルトランジスタＭＴの電荷蓄積層として使用される。半導体記憶装置１は、メモリセルトランジスタＭＴ０～ＭＴ７、並びに選択トランジスタＳＴ１及びＳＴ２をオン状態にすることによって、ビット線ＢＬとソース線ＳＬとの間でメモリピラーＭＰに電流を流す。
【0079】
１．１．６ メモリセルトランジスタの閾値電圧分布
実施形態に係る半導体記憶装置におけるメモリセルトランジスタＭＴの閾値電圧分布について、図７を用いて説明する。図７は、実施形態に係る半導体記憶装置のメモリセルアレイに含まれるメモリセルトランジスタの閾値電圧分布の一例を示す模式図である。図７に示す閾値電圧分布において、横軸はメモリセルトランジスタＭＴの閾値電圧に対応する。縦軸はメモリセルトランジスタＭＴの数に対応する。図７において、メモリセルトランジスタＭＴの数が、値ＮＭＴｓとして示される。
実施形態に係る半導体記憶装置におけるメモリセルトランジスタＭＴの閾値電圧分布について、図７を用いて説明する。図７は、実施形態に係る半導体記憶装置のメモリセルアレイに含まれるメモリセルトランジスタの閾値電圧分布の一例を示す模式図である。図７に示す閾値電圧分布において、横軸はメモリセルトランジスタＭＴの閾値電圧に対応する。縦軸はメモリセルトランジスタＭＴの数に対応する。図７において、メモリセルトランジスタＭＴの数が、値ＮＭＴｓとして示される。
【0080】
実施形態に係る半導体記憶装置１において、各ブロックＢＬＫでは、例えば複数のメモリセルトランジスタＭＴの閾値電圧によって、８つの状態が形成される。以下では、当該８つの状態を、閾値電圧の低い方から順に、“Ｓ０”状態、“Ｓ１”状態、“Ｓ２”状態、“Ｓ３”状態、“Ｓ４”状態、“Ｓ５”状態、“Ｓ６”状態、及び“Ｓ７”状態と呼ぶ。“Ｓ０”状態～“Ｓ７”状態に含まれるメモリセルトランジスタＭＴの数は、例えば、互いに略同等とされる。
【0081】
“Ｓ０”状態は、例えばデータの消去状態に相当する。“Ｓ０”状態に含まれるメモリセルトランジスタＭＴの閾値電圧は電圧Ｒ１未満である。
【0082】
“Ｓ１”状態、“Ｓ２”状態、“Ｓ３”状態、“Ｓ４”状態、“Ｓ５”状態、“Ｓ６”状態、及び“Ｓ７”状態は、データが書き込まれた状態に相当する。“Ｓ１”状態に含まれるメモリセルトランジスタＭＴの閾値電圧は、電圧Ｒ１以上であり、かつ電圧Ｒ２未満である（Ｒ２＞Ｒ１）。“Ｓ２”状態に含まれるメモリセルトランジスタＭＴの閾値電圧は、電圧Ｒ２以上であり、かつ電圧Ｒ３未満である（Ｒ３＞Ｒ２）。“Ｓ３”状態に含まれるメモリセルトランジスタＭＴの閾値電圧は、電圧Ｒ３以上であり、かつ電圧Ｒ４未満である（Ｒ４＞Ｒ３）。“Ｓ４”状態に含まれるメモリセルトランジスタＭＴの閾値電圧は、電圧Ｒ４以上であり、かつ電圧Ｒ５未満である（Ｒ５＞Ｒ４）。“Ｓ５”状態に含まれるメモリセルトランジスタＭＴの閾値電圧は、電圧Ｒ５以上であり、かつ電圧Ｒ６未満である（Ｒ６＞Ｒ５）。“Ｓ６”状態に含まれるメモリセルトランジスタＭＴの閾値電圧は、電圧Ｒ６以上であり、かつ電圧Ｒ７未満である（Ｒ７＞Ｒ６）。“Ｓ７”状態に含まれるメモリセルトランジスタＭＴの閾値電圧は、電圧Ｒ７以上であり、かつ電圧ＶＲＥＡＤ未満である（ＶＲＥＡＤ＞Ｒ７）。電圧ＶＲＥＡＤは、当該電圧がメモリセルトランジスタＭＴの制御ゲートに供給された場合に、メモリセルトランジスタＭＴが“Ｓ０”状態～“Ｓ７”状態のいずれであっても、メモリセルトランジスタＭＴをオン状態にする電圧である。
【0083】
メモリセルトランジスタＭＴは、制御ゲートに電圧が供給されると、当該供給される電圧未満の閾値電圧をメモリセルトランジスタＭＴが有する場合にオン状態になる。メモリセルトランジスタＭＴは、制御ゲートに電圧が供給されると、当該供給される電圧以上の閾値電圧をメモリセルトランジスタＭＴが有する場合にオフ状態になる。
【0084】
以上で説明された８種類のメモリセルトランジスタＭＴの閾値電圧分布には、それぞれ異なる３ビットデータが割り当てられる。以下に、閾値電圧分布に対するデータの割り付けの一例を列記する。以下では、各状態に割り付けられるデータが、当該状態に対応して“上位ビット、中位ビット、下位ビット”の順に示される。
【0085】
“Ｓ０”状態：“１、１、１”データ、
“Ｓ１”状態：“１、１、０”データ、
“Ｓ２”状態：“１、０、０”データ、
“Ｓ３”状態：“０、０、０”データ、
“Ｓ４”状態：“０、１、０”データ、
“Ｓ５”状態：“０、１、１”データ、
“Ｓ６”状態：“０、０、１”データ、
“Ｓ７”状態：“１、０、１”データ。
“Ｓ１”状態：“１、１、０”データ、
“Ｓ２”状態：“１、０、０”データ、
“Ｓ３”状態：“０、０、０”データ、
“Ｓ４”状態：“０、１、０”データ、
“Ｓ５”状態：“０、１、１”データ、
“Ｓ６”状態：“０、０、１”データ、
“Ｓ７”状態：“１、０、１”データ。
【0086】
このようなデータの割り付けが適用された場合に、下位ビットで構成される１ページデータ（下位ページデータ）は、電圧Ｒ１及びＲ５のそれぞれを用いた読み出し動作によって確定する。中位ビットで構成される１ページデータ（中位ページデータ）は、電圧Ｒ２、Ｒ４、及びＲ６のそれぞれを用いた読み出し動作によって確定する。上位ビットで構成される１ページデータ（上位ページデータ）は、電圧Ｒ３及びＲ７のそれぞれを用いた読み出し動作によって確定する。
【0087】
また、隣り合う状態間にはそれぞれ、書込み動作の際にメモリセルトランジスタＭＴの閾値電圧の判定に使用されるベリファイ電圧が設定される。より具体的に、“Ｓ０”状態及び“Ｓ１”状態の間には、ベリファイ電圧として電圧Ｖ１が設定される。電圧Ｖ１は、例えば、電圧Ｒ１より高い。“Ｓ１”状態及び“Ｓ２”状態の間には、ベリファイ電圧として電圧Ｖ２が設定される。電圧Ｖ２は、例えば、電圧Ｒ２より高い。“Ｓ２”状態及び“Ｓ３”状態の間には、ベリファイ電圧として電圧Ｖ３が設定される。電圧Ｖ３は、例えば、電圧Ｒ３より高い。“Ｓ３”状態及び“Ｓ４”状態の間には、ベリファイ電圧として電圧Ｖ４が設定される。電圧Ｖ４は、例えば、電圧Ｒ４より高い。“Ｓ４”状態及び“Ｓ５”状態の間には、ベリファイ電圧として電圧Ｖ５が設定される。電圧Ｖ５は、例えば、電圧Ｒ５より高い。“Ｓ５”状態及び“Ｓ６”状態の間には、ベリファイ電圧として電圧Ｖ６が設定される。電圧Ｖ６は、例えば、電圧Ｒ６より高い。“Ｓ６”状態及び“Ｓ７”状態の間には、ベリファイ電圧として電圧Ｖ７が設定される。電圧Ｖ７は、例えば、電圧Ｒ７より高い。
【0088】
なお、実施形態に係る半導体記憶装置１の説明では、各メモリセルトランジスタが３ビットデータを記憶する場合を示したが、これに限られない。半導体記憶装置１は、例えば、各メモリセルトランジスタＭＴが２ビットデータ、又は４ビットデータ以上を記憶するように構成されてもよい。
【0089】
１．１．７ メモリセルアレイ、ドライバモジュール、及びロウデコーダモジュールの構成
次に、メモリセルアレイ１０、ドライバモジュール１６、及びロウデコーダモジュール１７の接続関係について、図８を用いて説明する。図８は、実施形態に係る半導体記憶装置のメモリセルアレイ、ドライバモジュール、及びロウデコーダモジュールの構成の一例を示すブロック図である。
次に、メモリセルアレイ１０、ドライバモジュール１６、及びロウデコーダモジュール１７の接続関係について、図８を用いて説明する。図８は、実施形態に係る半導体記憶装置のメモリセルアレイ、ドライバモジュール、及びロウデコーダモジュールの構成の一例を示すブロック図である。
【0090】
ロウデコーダモジュール１７は、ロウデコーダＲＤ０～ＲＤ（ｋ－１）を含む。ロウデコーダＲＤ０～ＲＤ（ｋ－１）は、ブロックＢＬＫの選択に使用される。ロウデコーダＲＤ０～ＲＤ（ｋ－１）はそれぞれ、ブロックＢＬＫ０～ＢＬＫ（ｋ－１）に関連付けられる。
【0091】
各ロウデコーダＲＤは、例えばブロックデコーダＢＤ、並びにトランジスタＴＲ０～ＴＲ１９を含む。トランジスタＴＲ０～ＴＲ１９は、例えば高耐圧のＮチャネル型ＭＯＳＦＥＴ（Ｍｅｔａｌ－Ｏｘｉｄｅ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）である。トランジスタＴＲ０及びＴＲ１４は、各ブロックＢＬＫに含まれる選択ゲート線ＳＧＳに関連付けられる。トランジスタＴＲ１～ＴＲ８はそれぞれ、各ブロックＢＬＫに含まれるワード線ＷＬ０～ＷＬ７に関連付けられる。トランジスタＴＲ９及びＴＲ１５は、各ブロックＢＬＫに含まれる選択ゲート線ＳＧＤ０に関連付けられる。トランジスタＴＲ１０及びＴＲ１６は、各ブロックＢＬＫに含まれる選択ゲート線ＳＧＤ１に関連付けられる。トランジスタＴＲ１１及びＴＲ１７は、各ブロックＢＬＫに含まれる選択ゲート線ＳＧＤ２に関連付けられる。トランジスタＴＲ１２及びＴＲ１８は、各ブロックＢＬＫに含まれる選択ゲート線ＳＧＤ３に関連付けられる。トランジスタＴＲ１３及びＴＲ１９は、各ブロックＢＬＫに含まれる選択ゲート線ＳＧＤ４に関連付けられる。
【0092】
ブロックデコーダＢＤは、アドレスＡＤＤ内のブロックアドレスをデコードする。ブロックデコーダＢＤは、例えば当該デコードの結果に基づいて、転送ゲート線ＴＧ及びｂＴＧにそれぞれ“Ｈ”レベルの電圧及び“Ｌ(Ｌｏｗ)”レベルの電圧を供給する。ブロックデコーダＢＤは、転送ゲート線ＴＧに“Ｈ”レベルの電圧を供給する間、転送ゲート線ｂＴＧに“Ｌ”レベルの電圧を供給する。また、ブロックデコーダＢＤは、転送ゲート線ＴＧに“Ｌ”レベルの電圧を供給する間、転送ゲート線ｂＴＧに“Ｈ”レベルの電圧を供給する。
【0093】
各ブロックＢＬＫに関連付けられるトランジスタＴＲ０～ＴＲ１９は、ドライバモジュール１６と当該ブロックＢＬＫとを、信号線ＳＧＳＤ、ＣＧ０～ＣＧ７、ＳＧＤＤ０～ＳＧＤＤ４、ＵＳＧＳ、及びＵＳＧＤを介して接続する。なお、以下の説明において、信号線ＳＧＳＤ、ＣＧ０～ＣＧ７、ＳＧＤＤ０～ＳＧＤＤ４、ＵＳＧＳ、及びＵＳＧＤを区別しない場合には、信号線ＳＧＳＤ、ＣＧ０～ＣＧ７、ＳＧＤＤ０～ＳＧＤＤ４、ＵＳＧＳ、及びＵＳＧＤの各々を、単に信号線ＣＧと呼ぶ。
【0094】
より具体的には、各ロウデコーダＲＤにおいて、トランジスタＴＲ０のゲートは、転送ゲート線ＴＧに接続される。トランジスタＴＲ０の第１端は、信号線ＳＧＳＤを介してドライバモジュール１６に接続される。トランジスタＴＲ０の第２端は、選択ゲート線ＳＧＳに接続される。
【0095】
トランジスタＴＲ１～ＴＲ８のゲートは、転送ゲート線ＴＧに接続される。トランジスタＴＲ１～ＴＲ８の第１端はそれぞれ、信号線ＣＧ０～ＣＧ７を介してドライバモジュール１６に接続される。トランジスタＴＲ１～ＴＲ８の第２端はそれぞれ、ワード線ＷＬ０～ＷＬ７に接続される。
【0096】
トランジスタＴＲ９～ＴＲ１３のゲートは、転送ゲート線ＴＧに接続される。トランジスタＴＲ９～ＴＲ１３の第１端はそれぞれ、信号線ＳＧＤＤ０～ＳＧＤＤ４を介してドライバモジュール１６に接続される。トランジスタＴＲ９～ＴＲ１３の第２端はそれぞれ、選択ゲート線ＳＧＤ０～ＳＧＤ４に接続される。
【0097】
トランジスタＴＲ１４のゲートは、転送ゲート線ｂＴＧに接続される。トランジスタＴＲ１４の第１端は、信号線ＵＳＧＳを介してドライバモジュール１６に接続される。トランジスタＴＲ１４の第２端は、トランジスタＴＲ０の第２端とともに、選択ゲート線ＳＧＳに接続される。
【0098】
トランジスタＴＲ１５～ＴＲ１９のゲートは、転送ゲート線ｂＴＧに接続される。トランジスタＴＲ１５～ＴＲ１９の第１端は、信号線ＵＳＧＤを介してドライバモジュール１６に接続される。トランジスタＴＲ１５～ＴＲ１９の第２端はそれぞれ、トランジスタＴＲ９～ＴＲ１３の第２端とともに、選択ゲート線ＳＧＤ０～ＳＧＤ４に接続される。
【0099】
転送ゲート線ＴＧに“Ｈ”レベルの電圧が供給される場合に、トランジスタＴＲ０～ＴＲ１３はオン状態になる。これにより、各信号線ＳＧＳＤ、ＣＧ０～ＣＧ７、及びＳＧＤＤ０～ＳＧＤＤ４の電圧がそれぞれ、トランジスタＴＲ０～ＴＲ１３を介して、選択ゲート線ＳＧＳ、ワード線ＷＬ０～ＷＬ７、及び選択ゲート線ＳＧＤ０～ＳＧＤ４に転送される。転送ゲート線ＴＧに“Ｌ”レベルの電圧が供給される場合に、トランジスタＴＲ０～ＴＲ１３はオフ状態になる。
【0100】
転送ゲート線ｂＴＧに“Ｈ”レベルの電圧が供給される場合（転送ゲート線ＴＧに“Ｌ”レベルの電圧が供給される場合）に、トランジスタＴＲ１４～ＴＲ１９はオン状態になる。これにより、信号線ＵＳＧＳの電圧が、トランジスタＴＲ１４を介して、選択ゲート線ＳＧＳに転送される。また、信号線ＵＳＧＤの電圧が、トランジスタＴＲ１５～ＴＲ１９を介して、選択ゲート線ＳＧＤ０～ＳＧＤ４に転送される。転送ゲート線ｂＴＧに“Ｌ”レベルの電圧が供給される場合（転送ゲート線ＴＧに“Ｈ”レベルの電圧が供給される場合）に、トランジスタＴＲ１４～ＴＲ１９はオフ状態になる。信号線ＵＳＧＳ及びＵＳＧＤの電圧は、例えば、電圧ＶＳＳである。電圧ＶＳＳは、接地電圧である。すなわち、ロウデコーダＲＤの転送ゲート線ｂＴＧに“Ｈ”レベルの電圧が供給される場合に、当該ロウデコーダＲＤに対応するブロックＢＬＫの選択ゲート線ＳＧＳ及びＳＧＤ０～ＳＧＤ４には電圧ＶＳＳが供給される（選択トランジスタＳＴ１及びＳＴ２がオフ状態になる）。
【0101】
各ブロックＢＬＫの選択ゲート線ＳＧＳ、及びＳＧＤ０～ＳＧＤ４、並びにワード線ＷＬ０～ＷＬ７の各々について、Ｎｅａｒ側の領域に含まれる部分と、当該ブロックＢＬＫに関連付けられるロウデコーダＲＤ、又はドライバモジュール１６との間の配線長は、Ｆａｒ側の領域に含まれる部分と、当該ロウデコーダＲＤ、又はドライバモジュール１６との間の配線長より短くなるように構成される。
【0102】
１．１．８ センスアンプモジュール
次に、センスアンプモジュール１８の構成について、図９を用いて説明する。図９は、実施形態に係る半導体記憶装置のセンスアンプモジュールの構成の一例を示すブロック図である。
次に、センスアンプモジュール１８の構成について、図９を用いて説明する。図９は、実施形態に係る半導体記憶装置のセンスアンプモジュールの構成の一例を示すブロック図である。
【0103】
センスアンプモジュール１８は、センスアンプユニットＳＡＵ０～ＳＡＵ（ｍ－１）を含む。センスアンプユニットＳＡＵ０～ＳＡＵ（ｍ－１）はそれぞれ、ビット線ＢＬ０～ＢＬ（ｍ－１）に関連付けられる。以下では、センスアンプユニットＳＡＵ０～ＳＡＵ（ｍ－１）を区別しない場合に、センスアンプユニットＳＡＵ０～ＳＡＵ（ｍ－１）の各々を、単にセンスアンプユニットＳＡＵと呼ぶ。各センスアンプユニットＳＡＵは、例えば、センスアンプ部ＳＡ、並びにラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ、ＣＤＬ、及びＸＤＬを含む。
【0104】
センスアンプ部ＳＡ、並びにラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ、ＣＤＬ、及びＸＤＬは、バスＬＢＵＳに共通に接続される。ラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ、ＣＤＬ、及びＸＤＬは、互いにデータを送受信することができる。
【0105】
各センスアンプ部ＳＡには、例えば、シーケンサ１５によって生成されたストローブ信号ＳＴＢが入力される。そして、センスアンプ部ＳＡは、ストローブ信号ＳＴＢがアサートされたタイミングに基づいて、選択されたメモリセルトランジスタＭＴの閾値電圧が読出し電圧以上であるかどうかをセンスする。つまり、センスアンプ部ＳＡは、選択されたメモリセルトランジスタＭＴの記憶するデータの読出しを、直接的に制御する回路である。
【0106】
ラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ、ＣＤＬ、及びＸＤＬのそれぞれは、データを一時的に保持する。ラッチ回路ＸＤＬは、半導体記憶装置１の入出力回路とセンスアンプユニットＳＡＵとの間のデータＤＡＴの入出力に使用される。また、ラッチ回路ＸＤＬは、例えば半導体記憶装置１のキャッシュメモリＣＭとしても使用され得る。
【0107】
１．２ 動作
次に、実施形態に係る半導体記憶装置１を用いた動作について説明する。
次に、実施形態に係る半導体記憶装置１を用いた動作について説明する。
【0108】
なお、以下の説明において、アドレスＡＤＤに基づいて選択されたワード線ＷＬを選択ワード線ＷＬｎと呼ぶ。また、選択されない（非選択の）ワード線ＷＬを非選択ワード線ＷＬｕｓｅｌと呼ぶ。また、非選択ワード線ＷＬｕｓｅｌのうち、選択ワード線ＷＬｎとＺ方向に隣り合うワード線ＷＬｕｓｅｌを、隣り合うワード線ＷＬｎ±１と呼ぶ。また、非選択ワード線ＷＬｕｓｅｌのうち、隣り合うワード線ＷＬｎ±１を除く、全ての非選択ワード線ＷＬｕｓｅｌを非選択ワード線ＷＬｏｔｈと呼ぶ。
【0109】
また、選択ワード線ＷＬｎに接続されたメモリセルトランジスタＭＴを選択メモリセルトランジスタＭＴｎと呼ぶ。
【0110】
また、選択ワード線ＷＬｎに接続される信号線ＣＧを選択信号線ＣＧｎと呼ぶ。また、非選択ワード線ＷＬｕｓｅｌに接続される信号線ＣＧを非選択信号線ＣＧｕｓｅｌと呼ぶ。また、非選択信号線ＣＧｕｓｅｌのうち、隣り合うワード線ＷＬｎ±１に接続される非選択信号線ＣＧｕｓｅｌを隣り合う信号線ＣＧｎ±１と呼ぶ。また、非選択信号線ＣＧｕｓｅｌのうち、非選択ワード線ＷＬｏｔｈに接続される非選択信号線ＣＧｕｓｅｌを非選択信号線ＣＧｏｔｈと呼ぶ。
【0111】
【0112】
半導体記憶装置１は、書込み動作において、プログラムループ動作（Ｐｒｏｇｒａｍ ｌｏｏｐ）を繰り返し実行する。図１０では、書込み動作においてプログラムループ動作が実行された回数（以下、ループ数と呼ぶ）の増加に伴う、選択ワード線ＷＬｎの電圧の変化が示される。各プログラムループ動作は、プログラム動作（Ｐｒｏｇｒａｍ）、及び書込みのベリファイ動作（Ｖｅｒｉｆｙ）を含む。以下では、書込みのベリファイ動作を、単にベリファイ動作と呼ぶ。半導体記憶装置１は、プログラムループ動作を繰り返すことで、メモリセルトランジスタＭＴの閾値電圧を目標とする電圧まで上昇させる。
【0113】
各プログラムループ動作において、シーケンサ１５は、ベリファイ動作の前に、プログラム動作を実行する。
【0114】
プログラム動作は、メモリセルトランジスタＭＴの閾値電圧を上昇させ得る動作である。プログラム動作において、複数の選択メモリセルトランジスタＭＴｎは、関連付けられたセンスアンプユニットＳＡＵに記憶された書込みデータに基づいて、プログラム対象又はプログラム禁止に設定される。選択メモリセルトランジスタＭＴｎの閾値電圧が目標の閾値電圧に達していない場合、当該選択メモリセルトランジスタＭＴｎは、プログラム対象に設定される。一方、選択メモリセルトランジスタＭＴｎの閾値電圧が目標の閾値電圧に達している場合、当該選択メモリセルトランジスタＭＴｎは、プログラム禁止に設定される。
【0115】
プログラム動作では、選択ワード線ＷＬｎに電圧ＶＰＧＭが供給される。電圧ＶＰＧＭは、選択メモリセルトランジスタＭＴｎの閾値電圧を上昇させることが可能な電圧である。電圧ＶＰＧＭは、例えば、ループ数の増加に応じて高くなる。図１０の例では、ループ数が増加するごとに、電圧ＶＰＧＭが電圧ｄＶＰ増加する。選択ワード線ＷＬｎに電圧ＶＰＧＭが供給されると、プログラム対象に設定された選択メモリセルトランジスタＭＴｎの閾値電圧が上昇する。一方、プログラム禁止に設定された選択メモリセルトランジスタＭＴｎの閾値電圧の上昇は抑制される（閾値電圧が維持される）。
【0116】
以下では、メモリセルトランジスタＭＴの閾値電圧を上昇させる動作を「“０”プログラム動作」と呼び、メモリセルトランジスタＭＴの閾値電圧を維持させる動作を「“１”プログラム動作」と呼ぶ。
【0117】
シーケンサ１５は、プログラム動作を終了すると、ベリファイ動作を実行する。
【0118】
ベリファイ動作は、選択メモリセルトランジスタＭＴｎの閾値電圧が目標の閾値電圧に達したかどうかを確認する読出し動作である。シーケンサ１５は、例えば、各プログラムループ動作において、プログラム対象に設定される選択メモリセルトランジスタＭＴｎを対象として、所定のベリファイ電圧を用いた読出し動作を実行する。
【0119】
なお、図１０の例では、各ベリファイ動作において、１つのベリファイ電圧が用いられる例が示されるが、これに限られない。各ベリファイ動作において、複数のベリファイ電圧が用いられてもよい。この場合、例えば、複数のベリファイ電圧を用いた読出し動作がそれぞれ、順に実行される。
【0120】
ベリファイ動作では、センスアンプユニットＳＡＵが、ビット線ＢＬの電圧に基づいて、選択メモリセルトランジスタＭＴｎの閾値電圧が選択ワード線ＷＬｎに供給されるベリファイ電圧より高いかどうかを判定する。各センスアンプユニットＳＡＵは、選択メモリセルトランジスタＭＴｎの閾値電圧がベリファイ電圧より高いと判定した選択メモリセルトランジスタＭＴｎについて、“ベリファイパス”と判定する。一方、各センスアンプユニットＳＡＵは、選択メモリセルトランジスタＭＴｎの閾値電圧がベリファイ電圧以下である選択メモリセルトランジスタＭＴｎについて、“ベリファイフェイル”と判定する。各センスアンプユニットＳＡＵは、以上で説明されたベリファイ結果を、当該センスアンプユニットＳＡＵの内部のいずれかのラッチ回路に記憶させる。シーケンサ１５は、ベリファイ動作が完了すると、当該ベリファイ動作の結果に基づいて、各選択メモリセルトランジスタＭＴｎをプログラム対象又はプログラム禁止に設定し、次のプログラムループ動作を開始する。
【0121】
１．２．２ プログラムループ動作
実施形態における各プログラムループ動作について図１１を用いて説明する。図１１は、実施形態に係る半導体記憶装置のプログラムループ動作の一例を示すタイミングチャートである。図１１では、ワード線ＷＬ、選択ゲート線ＳＧＳ及びＳＧＤ、ビット線ＢＬ、並びにソース線ＳＬの電圧の変化が示される。
実施形態における各プログラムループ動作について図１１を用いて説明する。図１１は、実施形態に係る半導体記憶装置のプログラムループ動作の一例を示すタイミングチャートである。図１１では、ワード線ＷＬ、選択ゲート線ＳＧＳ及びＳＧＤ、ビット線ＢＬ、並びにソース線ＳＬの電圧の変化が示される。
【0122】
図１１のビット線ＢＬの電圧において、実線は“１”プログラム動作の対象となるメモリセルトランジスタＭＴに対応するビット線ＢＬ（以下、ビット線ＢＬ（“１”））に対応する。一点鎖線は“０”プログラム動作の対象となるメモリセルトランジスタＭＴに対応するビット線ＢＬ（以下、ビット線ＢＬ（“０”））に対応する。
【0123】
時刻ｔ０～時刻ｔ５において、プログラム動作が実行される。
【0124】
時刻ｔ０において、センスアンプモジュール１８は、ビット線ＢＬ（“１”）に電圧ＶＢＬを供給し、ＢＬプリチャージを行う。電圧ＶＢＬは、例えば、電圧ＶＳＳより高い電圧である（ＶＢＬ＞ＶＳＳ）。他方で、ビット線ＢＬ（“０”）には、電圧ＶＳＳが供給される。
【0125】
また、ロウデコーダモジュール１７は、複数のブロックＢＬＫのうちいずれかのブロックＢＬＫを選択する。さらに、ロウデコーダモジュール１７は、複数のストリングユニットＳＵのうちいずれかのストリングユニットＳＵを選択する。そして、ロウデコーダモジュール１７は、選択されたストリングユニットＳＵ（選択ストリングユニットＳＵ）における選択ゲート線ＳＧＤに電圧ＶＳを供給する。また、ロウデコーダモジュール１７は、非選択ストリングユニットＳＵの選択ゲート線ＳＧＤに電圧ＶＳＳを供給する。電圧ＶＳは、ビット線ＢＬに電圧ＶＳＳが供給された選択トランジスタＳＴ１をオン状態とするが、ビット線ＢＬに電圧ＶＢＬが供給された選択トランジスタＳＴ１をオフ状態とする電圧である。
【0126】
なお、以下の説明では、選択ストリングユニットＳＵにおける選択ゲート線ＳＧＤを、選択ゲート線ＳＧＤｓｅｌと呼ぶ。また、非選択ストリングユニットＳＵの選択ゲート線ＳＧＤを、選択ゲート線ＳＧＤｕｓｅｌと呼ぶ。
【0127】
また、ロウデコーダモジュール１７は、選択ゲート線ＳＧＳに電圧ＶＳＳを供給して、選択トランジスタＳＴ２をオフ状態とする。
【0128】
また、ドライバモジュール１６は、ソース線ＳＬに、電圧ＶＳＬを供給する。電圧ＶＳＬは、例えば、電圧ＶＳＳより高い。
【0129】
以上の処理により、ビット線ＢＬ（“１”）に対応するＮＡＮＤストリングＮＳのチャネルは、ビット線ＢＬ及びソース線ＳＬから電気的に絶縁されたフローティング状態となる。
【0130】
上述のようにして、同一のプログラム動作において、“０”プログラム動作と、“１”プログラム動作と、をビット線ＢＬごとに設定することができる。
【0131】
ロウデコーダモジュール１７は、選択ブロックＢＬＫにおける、いずれかのワード線ＷＬを選択する。
【0132】
時刻ｔ１において、ドライバモジュール１６は、選択信号線ＣＧｎへの電圧ＶＰＧＭの供給を開始する。そして、ロウデコーダモジュール１７は、選択ワード線ＷＬｎへの電圧ＶＰＧＭの供給を開始する。これにより、選択ワード線ＷＬｎの電圧は、電圧ＶＰＧＭと略同等の電圧まで上昇する。
【0133】
また、ドライバモジュール１６は、隣り合う信号線ＣＧｎ±１及びＣＧｏｔｈを含む非選択信号線ＣＧｕｓｅｌへの電圧ＶＰＡＳＳの供給を開始する。そして、ロウデコーダモジュール１７は、非選択ワード線ＷＬｕｓｅｌへの電圧ＶＰＡＳＳの供給を開始する。これにより、非選択ワード線ＷＬｕｓｅｌの電圧は、電圧ＶＰＡＳＳと略同等の電圧まで上昇する。
【0134】
ビット線ＢＬ（“０”）に対応するＮＡＮＤストリングＮＳでは、選択トランジスタＳＴ１はオン状態である。これにより、選択ワード線ＷＬｎに接続されたメモリセルトランジスタＭＴのチャネル電位はＶＳＳである。このため、制御ゲートとチャネルとの間の電位差（ＶＰＧＭ－ＶＳＳ）が大きくなる。この結果、電子が電荷蓄積層に注入されることで、メモリセルトランジスタＭＴの閾値電圧が上昇される。
【0135】
一方、ビット線ＢＬ（“１”）に対応するＮＡＮＤストリングＮＳでは、選択ワード線ＷＬｎに接続されたメモリセルトランジスタＭＴのチャネルはフローティング状態である。この場合、例えば、チャネルとワード線ＷＬとの容量カップリングにより、チャネル電位は上昇する。これにより、制御ゲートとチャネルとの間の電位差が小さくなる。この結果、電子は電荷蓄積層にほとんど注入されず、メモリセルトランジスタＭＴの閾値電圧は維持される。
【0136】
時刻ｔ２において、ドライバモジュール１６は、選択信号線ＣＧｎ、及び非選択信号線ＣＧｏｔｈへ、例えば、電圧ＶＰ－Ｖを供給し始める。そして、ロウデコーダモジュール１７は、選択ワード線ＷＬｎ、及び非選択ワード線ＷＬｏｔｈに、例えば、電圧ＶＰ－Ｖを供給する。また、ドライバモジュール１６は、隣り合う信号線ＣＧｎ±１への電圧ＶＣＧｎ±１の供給を開始する。そして、ロウデコーダモジュール１７は、隣り合うワード線ＷＬｎ±１に電圧ＶＣＧｎ±１を供給する。電圧ＶＰ－Ｖは、例えば、電圧ＶＳＳ以上である（ＶＰ－Ｖ≧ＶＳＳ）。すなわち、電圧ＶＰ－Ｖは、電圧ＶＳＳと同等であってもよい。電圧ＶＣＧｎ±１は電圧ＶＰ－Ｖより高い電圧である（ＶＣＧｎ±１＞ＶＰ－Ｖ）。また、電圧ＶＰ－Ｖ及びＶＣＧｎ±１は、例えば、電圧ＶＰＡＳＳ及びＶＲＥＡＤ未満である（ＶＣＧｎ±１、ＶＰ－Ｖ＜ＶＰＡＳＳ、ＶＲＥＡＤ）。
【0137】
選択ワード線ＷＬｎ、及び非選択ワード線ＷＬｏｔｈの電圧はそれぞれ、選択信号線ＣＧｎ、及び非選択信号線ＣＧｏｔｈから転送された電圧に応じて、電圧ＶＰ－Ｖと略同等の電圧になる。
【0138】
また、隣り合うワード線ＷＬｎ±１は、Ｎｅａｒ側の領域において、隣り合う信号線ＣＧｎ±１から転送された電圧に速やかに応答し得る。これにより、Ｎｅａｒ側の領域における隣り合うワード線ＷＬｎ±１（ＷＬｎ±１（Ｎｅａｒ））の電圧は、選択ワード線ＷＬｎの電圧の影響をほとんど受けることなく、例えば、電圧ＶＣＧｎ±１と略同等の電圧になる。
【0139】
一方、隣り合うワード線ＷＬｎ±１は、Ｆａｒ側の領域において、Ｎｅａｒ側の領域と比較して、電圧ＶＰＧＭから電圧ＶＰ－Ｖへの選択ワード線ＷＬｎの電圧降下に起因するカップリングの影響を顕著に受け得る。これにより、Ｆａｒ側の領域における隣り合うワード線ＷＬｎ±１（ＷＬｎ±１（Ｆａｒ））の電圧は、例えば、電圧ＶＣＧｎ±１より低くなる。電圧ＶＣＧｎ±１は、例えば、隣り合うワード線ＷＬｎ±１（Ｆａｒ）の電圧が、電圧ＶＰ－Ｖと略同等以上になるように設定される。なお、図１１の例では、隣り合うワード線ＷＬｎ±１（Ｆａｒ）の電圧が、電圧ＶＰ－Ｖと略同等になる場合が示される。
【0140】
時刻ｔ３において、ロウデコーダモジュール１７は、選択ゲート線ＳＧＤに電圧ＶＳＳを供給する。また、センスアンプモジュール１８は、ビット線ＢＬに電圧ＶＳＳを供給する。また、ドライバモジュール１６は、ソース線ＳＬに、電圧ＶＳＳを供給する。
【0141】
時刻ｔ４において、ドライバモジュール１６は、隣り合う信号線ＣＧｎ±１へ電圧ＶＰ－Ｖを供給する。そして、ロウデコーダモジュール１７は、隣り合うワード線ＷＬｎ±１に電圧ＶＰ－Ｖを供給する。これにより、隣り合うワード線ＷＬｎ±１の電圧は、電圧ＶＰ－Ｖと略同等の電圧になる。すなわち、選択されたブロックＢＬＫの全てのワード線ＷＬの電圧が、互いに略同等になる。
【0142】
以上の動作により、“０”プログラム動作の対象であるメモリセルトランジスタＭＴの電荷蓄積層へ電荷が注入される。また、プログラム動作が終了する。
【0143】
そして、時刻ｔ５以降の時刻において、ベリファイ動作が実行される。
【0144】
なお、以下の説明において、プログラム動作において、選択ワード線ＷＬｎに電圧ＶＰ－Ｖが供給され始めてから、ベリファイ動作が開始されるまでの期間を期間Ｐ－Ｖと呼ぶ。すなわち、期間Ｐ－Ｖは、時刻ｔ２から時刻ｔ５までの期間である。
【0145】
時刻ｔ５において、ロウデコーダモジュール１７は、選択ゲート線ＳＧＳ及びＳＧＤｓｅｌに、例えば、電圧ＶＳを供給する。選択ゲート線ＳＧＤｕｓｅｌには、例えば、電圧ＶＳＳが供給される。なお、ベリファイ動作において選択ゲート線ＳＧＤｓｅｌ及びＳＧＳに供給される電圧はそれぞれ、選択トランジスタＳＴ１及びＳＴ２をオン状態にする電圧であればよく、電圧ＶＳと異なる電圧であってもよい。以上の処理により、選択ストリングユニットＳＵの選択トランジスタＳＴ１、及び選択トランジスタＳＴ２がオン状態になる。また、非選択ストリングユニットＳＵの選択トランジスタＳＴ１がオフ状態になる。
【0146】
また、ドライバモジュール１６は、信号線ＣＧ０～ＣＧ７への電圧ＶＲＥＡＤの供給を開始する。そして、ロウデコーダモジュール１７は、選択ブロックＢＬＫの全てのワード線ＷＬへ電圧ＶＲＥＡＤを供給する。これにより、当該全てのワード線ＷＬがそれぞれ、例えば、互いに略同等の速度で昇圧される。そして、時刻ｔ５から所定の期間の経過後、上記全てのワード線ＷＬの電圧が、電圧ＶＲＥＡＤと略同等の電圧まで上昇する。これにより、選択ブロックＢＬＫ内のメモリセルトランジスタＭＴがオン状態になる。
【0147】
時刻ｔ６において、ドライバモジュール１６は、選択信号線ＣＧｎへの電圧ＶＶＲＦの供給を開始する。また、ロウデコーダモジュール１７は、選択ワード線ＷＬｎに電圧ＶＶＲＦを供給する。これにより、選択ワード線ＷＬｎの電圧は、電圧ＶＶＲＦと同等になる。電圧ＶＶＲＦは、ベリファイ電圧として設定される電圧Ｖ１～Ｖ７のいずれかである。すなわち、電圧ＶＶＲＦは、電圧ＶＲＥＡＤ未満である（ＶＲＥＡＤ＞ＶＶＲＦ）。電圧ＶＶＲＦは、読出し動作の対象となるメモリセルトランジスタＭＴの閾値電圧に応じて設定される。読出し動作の対象となるメモリセルトランジスタＭＴの閾値電圧が電圧ＶＶＲＦより高い場合、メモリセルトランジスタＭＴはオフ状態になり、閾値電圧が電圧ＶＶＲＦ以下の場合、メモリセルトランジスタＭＴはオン状態になる。
【0148】
時刻ｔ７において、センスアンプモジュール１８は、ビット線ＢＬの電圧を電圧ＶＢＬとする。なお、時刻ｔ７において、ビット線ＢＬに供給される電圧は、例えば、電圧ＶＢＬと異なる、電圧ＶＳＳより高い電圧であってもよい。
【0149】
時刻ｔ８において、ドライバモジュール１６は、選択信号線ＣＧｎへの電圧ＶＲＥＡＤの供給を開始する。また、ロウデコーダモジュール１７は、選択ワード線ＷＬｎに電圧ＶＲＥＡＤを供給する。これにより、選択ブロックＢＬＫの全てのワード線ＷＬの電圧が、電圧ＶＲＥＡＤと略同等になる。
【0150】
時刻ｔ９において、ドライバモジュール１６は、信号線ＣＧ０～ＣＧ７への電圧ＶＳＳの供給を開始する。また、ロウデコーダモジュール１７は、選択ブロックＢＬＫの全てのワード線ＷＬに電圧ＶＳＳを供給する。これにより、選択ブロックＢＬＫの全てのワード線ＷＬの電圧が、電圧ＶＳＳと略同等になる。
【0151】
また、センスアンプモジュール１８は、ビット線ＢＬに電圧ＶＳＳを供給する。
【0152】
また、ロウデコーダモジュール１７は、選択ゲート線ＳＧＤｓｅｌ及びＳＧＳに電圧ＶＳＳを供給する。
【0153】
以上の動作により、選択ストリングユニットＳＵの選択ワード線ＷＬｎに対応するメモリセルトランジスタＭＴからデータが読み出される。そして、読み出されたメモリセルトランジスタＭＴについて、“ベリファイパス”であるか、“ベリファイフェイル”であるかが判定される。
【0154】
なお、図１１は、あくまで実施形態に係るプログラムループ動作のタイミングチャートの一例であり、ワード線ＷＬ、選択ゲート線ＳＧＳ及びＳＧＤ、ビット線ＢＬ、並びにソース線ＳＬの各々に供給される電圧の大小関係は、必ずしも図１１に示される電圧の大小関係と一致するものではない。
【0155】
また、上述のプログラムループ動作の例では、時刻ｔ１及びｔ２の間、並びに時刻ｔ６及びｔ８の間の各々において、非選択信号線ＣＧｕｓｅｌの電圧がそれぞれ同等である例を示したが、これに限られない。時刻ｔ１及びｔ２の間、並びに時刻ｔ６及びｔ９の間の各々において、例えば、非選択信号線ＣＧｕｓｅｌのうち、隣り合う信号線ＣＧｎ±１の電圧が、非選択信号線ＣＧｏｔｈの電圧より高くてもよい。
【0156】
１．３ 効果
実施形態によれば、半導体記憶装置１の動作速度を向上することができる。実施形態の効果について、以下に説明する。
実施形態によれば、半導体記憶装置１の動作速度を向上することができる。実施形態の効果について、以下に説明する。
【0157】
実施形態に係る半導体記憶装置１は、プログラム動作において、時刻ｔ１に、選択ワード線ＷＬｎに書込み電圧として電圧ＶＰＧＭを供給しつつ、隣り合うワード線ＷＬｎ±１に電圧ＶＰＡＳＳを供給するように構成される。また、半導体記憶装置１は、時刻ｔ２に、選択ワード線ＷＬｎに、例えば、電圧ＶＰ－Ｖを供給しつつ、隣り合うワード線ＷＬｎ±１に、電圧ＶＰ－Ｖより高い電圧ＶＣＧｎ±１を供給するように構成される。以上のような構成により、実施形態に係る半導体記憶装置１は、ベリファイ動作におけるワード線ＷＬの昇圧を促進することができる。これにより、プログラムループ動作及び書込み動作の速度を向上することができる。したがって、半導体記憶装置１の動作速度を向上することができる。
【0158】
補足すると、期間Ｐ－Ｖにおいて、全ての非選択信号線に電圧ＶＰ－Ｖが供給される場合、隣り合うワード線のＦａｒ側の領域は、選択ワード線の電圧降下に起因するカップリングによって、Ｎｅａｒ側の領域における電圧未満まで過剰に低下し得る。すなわち、隣り合うワード線のＦａｒ側の領域における電圧が、電圧ＶＰ－Ｖ未満になってしまう場合がある。この場合、期間Ｐ－Ｖの経過後、ベリファイ動作において、選択されたブロックの全てのワード線が電圧ＶＲＥＡＤまで上昇される際に、隣り合うワード線のＦａｒ側の領域における昇圧が遅延してしまう。このため、ベリファイ動作が遅くなることによる、プログラムループ動作及び書込み動作の遅延が発生してしまう。
【0159】
実施形態によれば、時刻ｔ２と時刻ｔ４との間において、隣り合う信号線ＣＧｎ±１には、電圧ＶＰ－Ｖより高い電圧ＶＣＧｎ±１が供給される。これにより、隣り合うワード線ＷＬｎ±１のＦａｒ側の領域における電圧が過剰に低減してしまうことを抑制することができる。すなわち、期間Ｐ－Ｖにおけるカップリングが発生しても、隣り合うワード線ＷＬｎ±１のＦａｒ側の領域における電圧は、例えば、電圧ＶＰ－Ｖと略同等以上に維持される。このため、ベリファイ動作において、選択ブロックＢＬＫの全てのワード線ＷＬに電圧ＶＲＥＡＤを供給する際に、隣り合うワード線ＷＬｎ±１の電圧の昇圧が遅れてしまうことが抑制される。
【0160】
また、期間Ｐ－Ｖにおいて、全ての非選択信号線に電圧ＶＰ－Ｖが供給される場合、ベリファイ動作におけるカップリングによっても、隣り合うワード線の昇圧がさらに遅延する場合がある。より具体的には、プログラム動作におけるカップリングにより、隣り合うワード線の昇圧が遅延することで、ベリファイ動作において、選択ワード線の電圧が電圧ＶＲＥＡＤからベリファイ電圧に低減される際、隣り合うワード線の電圧が電圧ＶＲＥＡＤに達していない場合がある。この場合、選択ワード線の電圧が低減される一方、隣り合うワード線の電圧が昇圧されることで、選択ワード線、及び隣り合うワード線の電圧が互いに逆方向に変化することになる。これにより、選択ワード線及び隣り合うワード線の間のカップリングの影響が顕著になり、隣り合うワード線の電圧ＶＲＥＡＤへの昇圧がさらに遅延し、かつ選択ワード線の電圧ＶＶＲＦへの収束も遅延し得る。このため、ベリファイ動作がさらに遅延し、プログラムループ動作及び書込み動作の遅延が発生してしまう。
【0161】
実施形態によれば、上述のように、プログラム動作における隣り合うワード線ＷＬｎ±１のＦａｒ側の領域における過剰な電圧降下が抑制される。これにより、時刻ｔ５において、選択ブロックＢＬＫの全てのワード線ＷＬに電圧ＶＲＥＡＤを供給する際に、当該全てのワード線ＷＬを同様の速度で昇圧することができる。これにより、選択ワード線ＷＬｎの電圧が電圧ＶＲＥＡＤから電圧ＶＶＲＦに低減される際に、隣り合うワード線ＷＬｎ±１の電圧は、例えば、電圧ＶＲＥＡＤと同等とされる。すなわち、隣り合うワード線ＷＬｎ±１の電圧の昇圧が抑制され、選択ワード線ＷＬｎ、及び隣り合うワード線ＷＬｎ±１の電圧の逆方向への変化が抑制される。このため、ベリファイ動作においてカップリングの影響が顕著になることが抑制され、隣り合うワード線ＷＬｎ±１の昇圧の遅延を抑制し、かつ選択ワード線ＷＬｎの電圧ＶＶＲＦへの収束の遅延も抑制することができる。したがって、ベリファイ動作の遅延が抑制される。
【0162】
２ 変形例
上述の実施形態は、種々の変形が可能である。以下に、実施形態の変形例に係る半導体記憶装置について説明する。
上述の実施形態は、種々の変形が可能である。以下に、実施形態の変形例に係る半導体記憶装置について説明する。
【0163】
上述の実施形態では、各プログラムループ動作における時刻ｔ２と時刻ｔ４との間において、信号線ＣＧｎ±１に電圧ＶＣＧｎ±１が供給される場合が示された。しかしながら、これに限られず、ループ数の増加、及び選択ワード線ＷＬｎの電圧の上昇にともなって、信号線ＣＧｎ±１に供給される電圧ＶＣＧｎ±１が上昇するように構成されてもよい。
【0164】
変形例に係る半導体記憶装置１の構成は、実施形態に係る半導体記憶装置１の構成と同等とし得る。以下の説明では、変形例に係る半導体記憶装置１の動作について、実施形態に係る半導体記憶装置１の動作と異なる点について主に説明する。
【0165】
変形例に係る半導体記憶装置１を用いた各プログラムループ動作は、実施形態に係る半導体記憶装置１を用いた各プログラムループ動作と同様とすることができる。このため、以下では、プログラムループ動作のタイミングチャートについての説明を省略し、ループ数の増加に伴う、電圧ＶＰＧＭ及びＶＣＧｎ±１の上昇について説明する。
【0166】
変形例に係る半導体記憶装置１の動作について、図１２を用いて説明する。図１２は、変形例に係る半導体記憶装置を用いた書込み動作を説明するための表である。図１２では、例として、書込み動作において、１８回のプログラムループ動作が実行される場合が示される。また、図１２において、各ループ数におけるプログラムループ動作の際の電圧ＶＰＧＭ及びＶＣＧｎ±１が示される。
【0167】
ループ数が値ｉである場合における（ｉ回目のプログラムループ動作における）、電圧ＶＰＧＭは電圧ＶＰ（ｉ）である。値ｉは１以上の整数である。また、電圧ＶＰ（ｉ）は、例えば、電圧ＶＰ（１）と、電圧ｄＶＰに値（ｉ－１）を乗じた電圧とを加算した電圧（ＶＰ（１）＋（ｉ－１）×ｄＶＰ）である。
【0168】
変形例において、半導体記憶装置１は、例えば、ループ数及び電圧ＶＰＧＭに基づいて、書込み動作を複数のセクションＳｅｃＷ１～ＳｅｃＷ３に分割する。なお、以降の説明において、複数のセクションＳｅｃＷ１～ＳｅｃＷ３の各々を区別しない場合には、複数のセクションＳｅｃＷ１～ＳｅｃＷ３の各々を単にセクションＳｅｃＷと呼ぶ。
【0169】
セクションＳｅｃＷ１は、ループ数が１～６である場合におけるプログラムループ動作を含む。セクションＳｅｃＷ２は、ループ数が７～１２である場合におけるプログラムループ動作を含む。セクションＳｅｃＷ３は、ループ数が１３～１８である場合におけるプログラムループ動作を含む。
【0170】
セクションＳｅｃＷ１において、期間Ｐ－Ｖに、隣り合う信号線ＣＧｎ±１に供給される電圧ＶＣＧｎ±１は電圧ＶＣ（１）とされる。セクションＳｅｃＷ２において、期間Ｐ－Ｖに、隣り合う信号線ＣＧｎ±１に供給される電圧ＶＣＧｎ±１は電圧ＶＣ（２）とされる。電圧ＶＣ（２）は、電圧ＶＣ（１）より高い電圧である（ＶＣ（２）＞ＶＣ（１））。セクションＳｅｃＷ３において、期間Ｐ－Ｖに、隣り合う信号線ＣＧｎ±１に供給される電圧ＶＣＧｎ±１は電圧ＶＣ（３）とされる。電圧ＶＣ（３）は、電圧ＶＣ（２）より高い電圧である（ＶＣ（３）＞ＶＣ（２））。
【0171】
すなわち、各プログラムループ動作において、例えば、選択ワード線ＷＬｎに供給される電圧ＶＰＧＭが電圧ＶＰ（１）以上であり、電圧ＶＰ（７）未満である場合に、ドライバモジュール１６は、隣り合う信号線ＣＧｎ±１に電圧ＶＣ（１）を供給する。また、各プログラムループ動作において、例えば、選択ワード線ＷＬｎに供給される電圧ＶＰＧＭが電圧ＶＰ（７）以上であり、電圧ＶＰ（１３）未満である場合に、ドライバモジュール１６は、隣り合う信号線ＣＧｎ±１に電圧ＶＣ（２）を供給する。また、各プログラムループ動作において、例えば、選択ワード線ＷＬｎに供給される電圧ＶＰＧＭが電圧ＶＰ（１３）以上であり、電圧ＶＰ（１８）未満である場合に、ドライバモジュール１６は、隣り合う信号線ＣＧｎ±１に電圧ＶＣ（３）を供給する。
【0172】
なお、以下の説明において、ｊ番目のセクションＳｅｃＷにおける、電圧ＶＣＧｎ±１を電圧ＶＣ（ｊ）と呼ぶ。値ｊは１以上の整数である。
【0173】
電圧ＶＣ（ｊ）は、例えば、電圧ＶＣ（１）と、電圧ｄＶＣに値（ｊ－１）を乗じた電圧とを加算した電圧（ＶＣ（１）＋（ｊ－１）×ｄＶＣ）である。すなわち、半導体記憶装置１は、例えば、ループ数の増加にともなって、セクションＳｅｃＷが異なるセクションＳｅｃＷに移行するごとに、所定の電圧だけ上昇させるように、構成される。
【0174】
なお、上述の変形例では、半導体記憶装置１が書込み動作を３つのセクションＳｅｃＷに分割する例が示されたが、これに限られない。半導体記憶装置１は、書込み動作を２つ、又は４つ以上のセクションＳｅｃＷに分割してもよい。また、上述の変形例では、半導体記憶装置１が、複数のセクションＳｅｃＷに含まれるプログラムループ動作の数をそれぞれ同等にする場合の例が示された。しかしながら、これに限られず、複数のセクションＳｅｃＷにおいて実行されるプログラムループ動作の数は、互いに異なってもよい。
【0175】
また、半導体記憶装置１は、例えば、書込み動作において、ループ数が増加するごとに、電圧ＶＣＧｎ±１を上昇させるように構成されてもよい。
【0176】
以上のように、変形例に係る半導体記憶装置１は、ループ数及び電圧ＶＰＧＭの増加に応じて、隣り合う信号線ＣＧｎ±１に供給する電圧ＶＣＧｎ±１を高くするように構成される。これにより、選択ワード線ＷＬｎに供給される電圧ＶＰＧＭの増加による、隣り合うワード線ＷＬｎ±１のＦａｒ側の領域における電圧の過剰な低下が抑制される。
【0177】
すなわち、変形例によれば、半導体記憶装置１は、ループ数及び電圧ＶＰＧＭの増加に応じて、電圧ＶＣＧｎ±１も高くするように構成される。これにより、電圧ＶＰＧＭが増加することによって、期間Ｐ－Ｖにおけるカップリングの影響が顕著になり、隣り合うワード線ＷＬｎ±１のＦａｒ側の領域における電圧が、電圧ＶＰ－Ｖ未満になってしまうことが抑制される。このような構成によっても、半導体記憶装置１の動作速度を向上することができる。
【0178】
３ その他
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【0179】
１…半導体記憶装置、２…メモリコントローラ、３…メモリシステム、４…ホスト機器、１０…メモリセルアレイ、１１…入出力回路、１２…ロジック制御回路、１３…アドレスレジスタ、１４…コマンドレジスタ、１５…シーケンサ、１６…ドライバモジュール、１７…ロウデコーダモジュール、１８…センスアンプモジュール、２０…ＣＰＵ、２１…内蔵メモリ、２２…バッファメモリ、２３…ＮＡＮＤインタフェース回路、２４…ホストインタフェース回路、ＢＬＫ…ブロック、ＳＵ…ストリングユニット、ＮＳ…ＮＡＮＤストリング、ＭＴ…メモリセルトランジスタ、ＳＴ１、ＳＴ２…選択トランジスタ、ＢＬ…ビット線、ＷＬ…ワード線、ＳＧＳ、ＳＧＤ…選択ゲート線、部材…ＳＬＴ、ＳＨＥ、コンタクト…ＣＣ、ＣＶ。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
