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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024178723
(43)【公開日】2024-12-25
(54)【発明の名称】半導体素子および半導体装置
(51)【国際特許分類】
H01L 21/60 20060101AFI20241218BHJP
H01L 23/48 20060101ALI20241218BHJP
【ＦＩ】
H01L21/92 602Q
H01L21/92 602H
H01L23/48 G
H01L21/60 311S
【審査請求】未請求
【請求項の数】19
【出願形態】ＯＬ
(21)【出願番号】P 2023097092
(22)【出願日】2023-06-13
(71)【出願人】
【識別番号】000116024
【氏名又は名称】ローム株式会社
(74)【代理人】
【識別番号】100105957
【弁理士】
【氏名又は名称】恩田 誠
(74)【代理人】
【識別番号】100068755
【弁理士】
【氏名又は名称】恩田 博宣
(72)【発明者】
【氏名】柏谷 悠太
【テーマコード（参考）】
5F044
【Ｆターム（参考）】
5F044KK01
5F044LL13
(57)【要約】
【課題】電極端子の接続状態のばらつきを低減すること。
【解決手段】半導体素子３０は、素子表面３１と、素子表面３１に形成された第１電極４４Ａおよび第２電極４４Ｂと、第１電極４４Ａに接する複数の第１電極端子５０と、第２電極４４Ｂに接する複数の第２電極端子６０と、複数の第１電極端子５０が配置された第１領域３１Ａと、複数の第２電極端子６０が配置された第２領域３１Ｂと、を備える。第２領域３１Ｂにおける単位面積当たりの第２電極端子６０の数は、第１領域３１Ａにおける単位面積当たりの第１電極端子５０の数よりも少ない。平面視において第２電極端子６０の面積は、第１電極端子５０の面積よりも大きい。
【選択図】図５
【解決手段】半導体素子３０は、素子表面３１と、素子表面３１に形成された第１電極４４Ａおよび第２電極４４Ｂと、第１電極４４Ａに接する複数の第１電極端子５０と、第２電極４４Ｂに接する複数の第２電極端子６０と、複数の第１電極端子５０が配置された第１領域３１Ａと、複数の第２電極端子６０が配置された第２領域３１Ｂと、を備える。第２領域３１Ｂにおける単位面積当たりの第２電極端子６０の数は、第１領域３１Ａにおける単位面積当たりの第１電極端子５０の数よりも少ない。平面視において第２電極端子６０の面積は、第１電極端子５０の面積よりも大きい。
【選択図】図５
【特許請求の範囲】
【請求項1】
素子表面と、前記素子表面とは反対側を向く素子裏面と、
前記素子表面に形成された第１電極および第２電極と、
前記第１電極に接する複数の第１電極端子と、
前記第２電極に接する複数の第２電極端子と、
複数の前記第１電極端子が配置された第１領域と、
複数の前記第２電極端子が配置された第２領域と、
を備え、
前記第２領域における単位面積当たりの前記第２電極端子の数は、前記第１領域における単位面積当たりの前記第１電極端子の数よりも少なく、
前記素子表面に対して垂直な方向である厚さ方向から視て、前記第２電極端子の面積は、前記第１電極端子の面積よりも大きい
半導体素子。
前記素子表面に形成された第１電極および第２電極と、
前記第１電極に接する複数の第１電極端子と、
前記第２電極に接する複数の第２電極端子と、
複数の前記第１電極端子が配置された第１領域と、
複数の前記第２電極端子が配置された第２領域と、
を備え、
前記第２領域における単位面積当たりの前記第２電極端子の数は、前記第１領域における単位面積当たりの前記第１電極端子の数よりも少なく、
前記素子表面に対して垂直な方向である厚さ方向から視て、前記第２電極端子の面積は、前記第１電極端子の面積よりも大きい
半導体素子。
【請求項2】
前記第１領域は、互いに直列接続された第１トランジスタおよび第２トランジスタが形成された領域であり、
前記第２領域は、前記第１トランジスタおよび前記第２トランジスタを制御する制御回路が形成された領域であり、
前記複数の第１電極端子は、前記第１トランジスタおよび前記第２トランジスタと電気的に接続されており、
前記複数の第２電極端子は、前記制御回路に電気的に接続されている
請求項１に記載の半導体素子。
前記第２領域は、前記第１トランジスタおよび前記第２トランジスタを制御する制御回路が形成された領域であり、
前記複数の第１電極端子は、前記第１トランジスタおよび前記第２トランジスタと電気的に接続されており、
前記複数の第２電極端子は、前記制御回路に電気的に接続されている
請求項１に記載の半導体素子。
【請求項3】
前記厚さ方向から視た前記第２電極端子の形状は、前記厚さ方向から視た前記第１電極端子の形状とは異なり、
前記厚さ方向から視た前記第１電極端子の形状は、円形状である
請求項１に記載の半導体素子。
前記厚さ方向から視た前記第１電極端子の形状は、円形状である
請求項１に記載の半導体素子。
【請求項4】
前記厚さ方向から視た前記第２電極端子の形状は、矩形状である
請求項３に記載の半導体素子。
請求項３に記載の半導体素子。
【請求項5】
前記第１電極端子は、前記第１電極と接する第１シード層と、前記第１シード層に積層された第１めっき層と、を含み、
前記第２電極端子は、前記第２電極と接する第２シード層と、前記第２シード層に積層された第２めっき層と、を含む
請求項１に記載の半導体素子。
前記第２電極端子は、前記第２電極と接する第２シード層と、前記第２シード層に積層された第２めっき層と、を含む
請求項１に記載の半導体素子。
【請求項6】
前記第１シード層の厚さと前記第２シード層との厚さは互いに等しい
請求項５に記載の半導体素子。
請求項５に記載の半導体素子。
【請求項7】
素子表面と、前記素子表面とは反対側を向く素子裏面と、
前記素子表面に形成された第１電極および第２電極と、
前記第１電極に接する複数の第１電極端子と、
前記第２電極に接する複数の第２電極端子と、
複数の前記第１電極端子が配置された第１領域と、
複数の前記第２電極端子が配置された第２領域と、
を備え、
前記第２領域における単位面積当たりの前記第２電極端子の数は、前記第１領域における単位面積当たりの前記第１電極端子の数よりも少なく、
前記第２領域には、ダミー端子が設けられている
半導体素子。
前記素子表面に形成された第１電極および第２電極と、
前記第１電極に接する複数の第１電極端子と、
前記第２電極に接する複数の第２電極端子と、
複数の前記第１電極端子が配置された第１領域と、
複数の前記第２電極端子が配置された第２領域と、
を備え、
前記第２領域における単位面積当たりの前記第２電極端子の数は、前記第１領域における単位面積当たりの前記第１電極端子の数よりも少なく、
前記第２領域には、ダミー端子が設けられている
半導体素子。
【請求項8】
前記ダミー端子は、前記第１電極端子よりも前記第２電極端子寄りに配置されている
請求項７に記載の半導体素子。
請求項７に記載の半導体素子。
【請求項9】
前記半導体素子の厚さ方向から視て前記第２電極端子は、前記第１電極端子に対して第１方向に離隔して配置されており、
前記素子表面のうち前記第２領域に形成された第３電極をさらに備え、
前記第３電極は、前記第１電極と前記第２電極との前記第１方向の間における前記第２電極寄りに設けられ、
前記ダミー端子は、前記第３電極に接している
請求項７に記載の半導体素子。
前記素子表面のうち前記第２領域に形成された第３電極をさらに備え、
前記第３電極は、前記第１電極と前記第２電極との前記第１方向の間における前記第２電極寄りに設けられ、
前記ダミー端子は、前記第３電極に接している
請求項７に記載の半導体素子。
【請求項10】
前記ダミー端子の高さ寸法は、前記第２電極端子の高さ寸法よりも小さい
請求項７に記載の半導体素子。
請求項７に記載の半導体素子。
【請求項11】
前記ダミー端子の高さ寸法は、前記第１電極端子の高さ寸法よりも小さい
請求項７に記載の半導体素子。
請求項７に記載の半導体素子。
【請求項12】
前記素子表面には、第１開口部および第２開口部を有する絶縁層が形成されており、
前記第１電極端子は、前記第１開口部において前記第１電極と電気的に接続されており、
前記第２電極端子は、前記第２開口部において前記第２電極と電気的に接続されており、
前記ダミー端子は、前記絶縁層上に設けられており、
前記半導体素子の厚さ方向から視た前記ダミー端子の面積は、前記厚さ方向から視た前記第１電極端子の面積よりも大きい
請求項７に記載の半導体素子。
前記第１電極端子は、前記第１開口部において前記第１電極と電気的に接続されており、
前記第２電極端子は、前記第２開口部において前記第２電極と電気的に接続されており、
前記ダミー端子は、前記絶縁層上に設けられており、
前記半導体素子の厚さ方向から視た前記ダミー端子の面積は、前記厚さ方向から視た前記第１電極端子の面積よりも大きい
請求項７に記載の半導体素子。
【請求項13】
前記ダミー端子の高さ寸法は、前記第２電極端子の高さ寸法と等しい
請求項１２に記載の半導体素子。
請求項１２に記載の半導体素子。
【請求項14】
前記半導体素子の厚さ方向から視て前記第２電極端子は、前記第１電極端子に対して第１方向に離隔して配置されており、
前記厚さ方向から視て、前記第１方向と直交する方向を第２方向として、
複数の前記第２電極端子は、前記第２方向に互いに離隔して配列されており、
前記ダミー端子は、前記第２方向に互いに離隔して複数設けられている
請求項７に記載の半導体素子。
前記厚さ方向から視て、前記第１方向と直交する方向を第２方向として、
複数の前記第２電極端子は、前記第２方向に互いに離隔して配列されており、
前記ダミー端子は、前記第２方向に互いに離隔して複数設けられている
請求項７に記載の半導体素子。
【請求項15】
前記ダミー端子は、前記半導体素子の厚さ方向から視て前記第２電極端子を囲うように複数設けられている
請求項７に記載の半導体素子。
請求項７に記載の半導体素子。
【請求項16】
前記半導体素子の厚さ方向から視た前記ダミー端子の形状は、矩形状である
請求項７に記載の半導体素子。
請求項７に記載の半導体素子。
【請求項17】
前記第１電極端子は、前記第１電極と接する第１シード層と、前記第１シード層に積層された第１めっき層と、を含み、
前記第２電極端子は、前記第２電極と接する第２シード層と、前記第２シード層に積層された第２めっき層と、を含み、
前記ダミー端子は、前記第３電極と接する第３シード層と、前記第３シード層に積層された第３めっき層と、を含む
請求項９に記載の半導体素子。
前記第２電極端子は、前記第２電極と接する第２シード層と、前記第２シード層に積層された第２めっき層と、を含み、
前記ダミー端子は、前記第３電極と接する第３シード層と、前記第３シード層に積層された第３めっき層と、を含む
請求項９に記載の半導体素子。
【請求項18】
基板表面を有し、前記基板表面に複数の第１表面配線および複数の第２表面配線が形成された基板と、
前記複数の第１表面配線および前記複数の第２表面配線の双方に実装された請求項１～１７のいずれか一項に記載の半導体素子と、
前記半導体素子を封止する封止樹脂と、
を備え、
前記複数の第１電極端子は、前記複数の第１表面配線に個別に電気的に接続され、
前記複数の第２電極端子は、前記複数の第２表面配線に個別に電気的に接続されている
半導体装置。
前記複数の第１表面配線および前記複数の第２表面配線の双方に実装された請求項１～１７のいずれか一項に記載の半導体素子と、
前記半導体素子を封止する封止樹脂と、
を備え、
前記複数の第１電極端子は、前記複数の第１表面配線に個別に電気的に接続され、
前記複数の第２電極端子は、前記複数の第２表面配線に個別に電気的に接続されている
半導体装置。
【請求項19】
複数の第１リードおよび複数の第２リードと、
前記複数の第１リードおよび前記複数の第２リードの双方に実装された請求項１～１７のいずれか一項に記載の半導体素子と、
前記半導体素子を封止する封止樹脂と、
を備え、
前記複数の第１電極端子は、前記複数の第１リードに個別に電気的に接続され、
前記複数の第２電極端子は、前記複数の第２リードに個別に電気的に接続されている
半導体装置。
前記複数の第１リードおよび前記複数の第２リードの双方に実装された請求項１～１７のいずれか一項に記載の半導体素子と、
前記半導体素子を封止する封止樹脂と、
を備え、
前記複数の第１電極端子は、前記複数の第１リードに個別に電気的に接続され、
前記複数の第２電極端子は、前記複数の第２リードに個別に電気的に接続されている
半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、半導体素子および半導体装置に関する。
【背景技術】
【0002】
特許文献１は、半導体素子が配線部にフリップチップボンディングによって互いに接合された半導体素子および配線部と、半導体素子および配線部を封止する封止樹脂と、を備える半導体装置が開示されている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０１９－１６１１４９号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
ところで、半導体素子は、配線部に接合されることによって配線部と電気的に接続される複数の電極端子を含む。複数の電極端子の高さ寸法がばらつくと、複数の電極端子と配線部との電気的な接続状態がばらつくため、半導体装置の電気的な特性がばらつくおそれがある。
【課題を解決するための手段】
【0005】
本開示の一態様による半導体素子は、素子表面と、前記素子表面とは反対側を向く素子裏面と、前記素子表面に形成された第１電極および第２電極と、前記第１電極に接する複数の第１電極端子と、前記第２電極に接する複数の第２電極端子と、複数の前記第１電極端子が配置された第１領域と、複数の前記第２電極端子が配置された第２領域と、を備え、前記第２領域における単位面積当たりの前記第２電極端子の数は、前記第１領域における単位面積当たりの前記第１電極端子の数よりも少なく、前記素子表面に対して垂直な方向である厚さ方向から視て、前記第２電極端子の面積は、前記第１電極端子の面積よりも大きい。
【0006】
本開示の一態様による半導体素子は、素子表面と、前記素子表面とは反対側を向く素子裏面と、前記素子表面に形成された第１電極および第２電極と、前記第１電極に接する複数の第１電極端子と、前記第２電極に接する複数の第２電極端子と、複数の前記第１電極端子が配置された第１領域と、複数の前記第２電極端子が配置された第２領域と、を備え、前記第２領域における単位面積当たりの前記第２電極端子の数は、前記第１領域における単位面積当たりの前記第１電極端子の数よりも少なく、前記第２領域には、ダミー端子が設けられている。
【0007】
本開示の一態様による半導体装置は、前記基板表面に複数の第１表面配線および複数の第２表面配線が形成された基板と、前記複数の第１表面配線および前記複数の第２表面配線の双方に実装された上記半導体素子と、前記半導体素子を封止する封止樹脂と、を備え、前記複数の第１電極端子は、前記複数の第１表面配線に個別に電気的に接続され、前記複数の第２電極端子は、前記複数の第２表面配線に個別に電気的に接続されている。
【0008】
本開示の一態様による半導体装置は、複数の第１リードおよび複数の第２リードと、前記複数の第１リードおよび前記複数の第２リードの双方に実装された上記半導体素子と、前記半導体素子を封止する封止樹脂と、を備え、前記複数の第１電極端子は、前記複数の第１リードに個別に電気的に接続され、前記複数の第２電極端子は、前記複数の第２リードに個別に電気的に接続されている。
【発明の効果】
【0009】
本開示の一態様による半導体素子および半導体装置によれば、電極端子の接続状態のばらつきを低減することができる。
【図面の簡単な説明】
【0010】
【発明を実施するための形態】
【0011】
以下、添付図面を参照して本開示における半導体素子およびこの半導体素子を備える半導体装置のいくつかの実施形態を説明する。なお、説明を簡単かつ明確にするために、図面に示される構成要素は、必ずしも一定の縮尺で描かれていない。また、理解を容易にするために、断面図ではハッチング線が省略されている場合がある。添付の図面は、本開示の実施形態を例示するに過ぎず、本開示を制限するものとみなされるべきではない。
【0012】
以下の詳細な記載は、本開示の例示的な実施形態を具体化する装置、システム、および方法を含む。この詳細な記載は本来説明のためのものに過ぎず、本開示の実施形態またはこのような実施形態の適用および使用を限定することを意図しない。
【0013】
＜第１実施形態＞
図１～図９を参照して、第１実施形態の半導体装置１０について説明する。
図１は、第１実施形態の半導体装置１０の斜視構造を示している。図２は、図１の半導体装置１０から後述する封止樹脂８０を削除した状態の平面構造を示している。図３は、半導体装置１０の後述する第１リード２１および第２リード２２の平面構造を示している。図４は、半導体装置１０の裏面構造を示している。図５は、半導体装置１０の後述する半導体素子３０の平面構造を示している。図６は、図５のＦ６－Ｆ６線で半導体素子３０を切断した概略断面構造を示している。図７は、図２のＦ７－Ｆ７線で半導体装置１０を切断した概略断面構造を示している。図８は、半導体素子３０の後述する第１電極端子５０およびその周辺の概略断面構造を示している。図９は、半導体素子３０の後述する第２電極端子６０およびその周辺の概略断面構造を示している。なお、図２では、図面を容易に理解するため、封止樹脂８０を二点鎖線で示している。図３では、図面を容易に理解するため、半導体素子３０を二点鎖線で示している。また、本開示において使用される「平面視」という用語は、図１に示される互いに直交するＸＹＺ軸のＺ方向に半導体装置１０を視ることをいう。ここで、Ｘ方向は「第１方向」の一例であり、Ｙ方向は「第２方向」の一例である。
図１～図９を参照して、第１実施形態の半導体装置１０について説明する。
図１は、第１実施形態の半導体装置１０の斜視構造を示している。図２は、図１の半導体装置１０から後述する封止樹脂８０を削除した状態の平面構造を示している。図３は、半導体装置１０の後述する第１リード２１および第２リード２２の平面構造を示している。図４は、半導体装置１０の裏面構造を示している。図５は、半導体装置１０の後述する半導体素子３０の平面構造を示している。図６は、図５のＦ６－Ｆ６線で半導体素子３０を切断した概略断面構造を示している。図７は、図２のＦ７－Ｆ７線で半導体装置１０を切断した概略断面構造を示している。図８は、半導体素子３０の後述する第１電極端子５０およびその周辺の概略断面構造を示している。図９は、半導体素子３０の後述する第２電極端子６０およびその周辺の概略断面構造を示している。なお、図２では、図面を容易に理解するため、封止樹脂８０を二点鎖線で示している。図３では、図面を容易に理解するため、半導体素子３０を二点鎖線で示している。また、本開示において使用される「平面視」という用語は、図１に示される互いに直交するＸＹＺ軸のＺ方向に半導体装置１０を視ることをいう。ここで、Ｘ方向は「第１方向」の一例であり、Ｙ方向は「第２方向」の一例である。
【0014】
［半導体装置の全体構成］
図１～図４を参照して、半導体装置１０の全体構成について説明する。
図１に示すように、半導体装置１０は、Ｚ方向を厚さ方向とする矩形平板状に形成されている。半導体装置１０は、Ｚ方向において互いに反対側を向く装置表面１１および装置裏面１２と、装置表面１１および装置裏面１２をＺ方向に接続する４つの装置側面１３～１６と、を有する。装置側面１３，１４は半導体装置１０のＸ方向の両端面を構成し、装置側面１５，１６は半導体装置１０のＹ方向の両端面を構成している。図１に示す例では、半導体装置１０は、平面視において正方形状に形成されている。半導体装置１０は、例えば回路基板（図示略）に実装する場合に装置裏面１２が実装面となる表面実装型のパッケージ形式である。図１に示す例では、半導体装置１０のパッケージ形式は、ＱＦＮ（Quad Flat Non-leaded Package）タイプである。なお、平面視における半導体装置１０の形状は正方形状に限定されず、任意に変更可能である。半導体装置１０のＸ方向、Ｙ方向、およびＺ方向の寸法は任意に変更可能である。また、半導体装置１０のパッケージ形式は、ＱＦＮに限定されず、任意に変更可能である。
図１～図４を参照して、半導体装置１０の全体構成について説明する。
図１に示すように、半導体装置１０は、Ｚ方向を厚さ方向とする矩形平板状に形成されている。半導体装置１０は、Ｚ方向において互いに反対側を向く装置表面１１および装置裏面１２と、装置表面１１および装置裏面１２をＺ方向に接続する４つの装置側面１３～１６と、を有する。装置側面１３，１４は半導体装置１０のＸ方向の両端面を構成し、装置側面１５，１６は半導体装置１０のＹ方向の両端面を構成している。図１に示す例では、半導体装置１０は、平面視において正方形状に形成されている。半導体装置１０は、例えば回路基板（図示略）に実装する場合に装置裏面１２が実装面となる表面実装型のパッケージ形式である。図１に示す例では、半導体装置１０のパッケージ形式は、ＱＦＮ（Quad Flat Non-leaded Package）タイプである。なお、平面視における半導体装置１０の形状は正方形状に限定されず、任意に変更可能である。半導体装置１０のＸ方向、Ｙ方向、およびＺ方向の寸法は任意に変更可能である。また、半導体装置１０のパッケージ形式は、ＱＦＮに限定されず、任意に変更可能である。
【0015】
半導体装置１０は、例えばＤＣ／ＤＣコンバータ、ＡＣ／ＤＣコンバータ等の電力変換装置として構成されてよい。第１実施形態では、半導体装置１０は、ＤＣ／ＤＣコンバータとして構成されている。
【0016】
図２および図３に示すように、半導体装置１０は、複数（第１実施形態では３つ）の第１リード２１および複数（第１実施形態では４つ）の第２リード２２と、複数の第１リード２１および複数の第２リード２２上に配置された半導体素子３０と、複数の第１リード２１、複数の第２リード２２、および半導体素子３０を封止する封止樹脂８０と、を備える。なお、複数の第１リード２１および複数の第２リード２２は、封止樹脂８０から露出する部分を含む。図１および図４において、封止樹脂８０から露出した複数の第１リード２１および複数の第２リード２２の各々には、ドットが付されている。
【0017】
図１に示すように、封止樹脂８０は、半導体装置１０の外観構造を構成している。より詳細には、封止樹脂８０は、Ｚ方向を厚さ方向とする矩形平板状に形成されている。封止樹脂８０は、Ｚ方向において互いに反対側を向く封止表面８１および封止裏面８２と、封止表面８１および封止裏面８２をＺ方向に接続する４つの封止側面８３～８６と、を有する。封止表面８１は装置表面１１を構成し、封止裏面８２は装置裏面１２を構成している。封止側面８３は装置側面１３を構成し、封止側面８４は装置側面１４を構成し、封止側面８５は装置側面１５を構成し、封止側面８６は装置側面１６を構成している。また、封止樹脂８０は、複数の第１リード２１および複数の第２リード２２を支持している。
【0018】
図２および図３に示すように、各第１リード２１および各第２リード２２は、導電材料によって形成されている。導電材料として、例えばＴｉ（チタン）、ＴｉＮ（窒化チタン）、Ａｕ（金）、Ａｇ（銀）、Ｃｕ（銅）、Ａｌ（アルミニウム）、およびＷ（タングステン）のうち１つまたは複数が適宜選択されたものを含む材料が用いられている。
【0019】
各第１リード２１および各第２リード２２の各々は、例えば金属板にエッチング加工を施すことによって形成されている。なお、各第１リード２１および各第２リード２２の各々の形成方法は任意に変更可能である。一例では、各第１リード２１および第２リード２２の各々は、金属板に打ち抜き加工、折り曲げ加工等を施すことによって形成されてもよい。以降の説明では、複数の第１リード２１を「第１リード２１Ａ～２１Ｃ」とし、複数の第２リード２２を「第２リード２２Ａ～２２Ｄ」とする。
【0020】
第１リード２１Ａおよび第１リード２１Ｂは、半導体装置１０において電力変換対象となる直流電力（電圧）が入力されるように構成されている。第１実施形態では、第１リード２１Ａは正極（Ｐ端子）であり、第１リード２１Ｂは負極（Ｎ端子）である。第１リード２１Ｃは、半導体素子３０の後述するスイッチング回路４２Ａ（図７参照）によって電力変換された交流電力（電圧）が出力されるように構成されている。
【0021】
図３に示すように、第１リード２１Ａ～２１Ｃは、平面視においてＸ方向において互いに離隔して配列されている。第１リード２１Ａは、第１リード２１Ｂ，２１Ｃよりも封止側面８３寄りに配置されている。第１リード２１Ｂは、第１リード２１Ａ，２１Ｃよりも封止側面８４寄りに配置されている。
【0022】
第１リード２１Ａ～２１Ｃは、平面視において封止側面８５と封止側面８６とにわたりＹ方向に延びる帯状に形成されている。このため、第１リード２１Ａ～２１Ｃは、封止側面８５および封止側面８６から露出している。第１リード２１Ｂは、平面視において封止側面８４～８６のいずれかに向けて突出する複数の突出部２１ＢＡを含む。複数の突出部２１ＢＡは、Ｙ方向において互いに離隔して配列されている。複数の突出部２１ＢＡは、封止側面８４～８６から露出している。
【0023】
図３および図４に示すように、第１リード２１Ａ～２１Ｃは、Ｚ方向において互いに反対側を向く第１リード表面２１Ｓおよび第１リード裏面２１Ｒを有する。第１リード表面２１Ｓは封止表面８１と同じ側を向き、第１リード裏面２１Ｒは封止裏面８２と同じ側を向いている。第１リード表面２１Ｓは、封止樹脂８０に覆われている。一方、第１リード裏面２１Ｒは、封止裏面８２から露出している。半導体素子３０は、第１リード２１Ａ～２１Ｃの第１リード表面２１Ｓによって支持されている。
【0024】
第１リード２１Ａ～２１Ｃの各々では、平面視において第１リード表面２１Ｓの面積は、第１リード裏面２１Ｒの面積よりも大きい。このため、第１リード２１Ａ～２１Ｃにおいては、平面視において第１リード表面２１Ｓと第１リード裏面２１Ｒとが重ならない部分であるアンカー部分を少なくとも１つ含む。このようなアンカー部分は、例えば第１リード裏面２１Ｒからのハーフエッチング処理によって形成することができる。第１リード２１Ａ～２１Ｃの各々においては、アンカー部分を含むことによって第１リード２１Ａ～２１Ｃが封止樹脂８０の封止裏面８２から脱落することが抑制される。
【0025】
第１リード２１Ａ～２１Ｃの第１リード裏面２１Ｒと、第１リード２１Ａ～２１Ｃのうち封止側面８４～８６から露出した部分との各々には、例えばＳｎ（錫）めっきを施してもよい。なお、Ｓｎめっきに代えて、例えばＮｉ（ニッケル）、Ｐｄ（パラジウム）、Ａｕ（金）の順に積層された複数の金属めっきが採用されてもよい。
【0026】
第２リード２２Ａ～２２Ｄは、半導体素子３０の後述の制御回路４２Ｂの接地端子、制御回路４２Ｂを駆動させるための電力（電圧）が入力される端子、および制御回路４２Ｂ（図７参照）に伝達するための電気信号が入力される端子のいずれかを構成している。
【0027】
図３に示すように、第２リード２２Ａ～２２Ｄは、第１リード２１Ａ～２１Ｃよりも封止側面８３寄りに配置されている。第２リード２２Ａ～２２Ｄは、例えばＹ方向において互いに離隔して配列されている。一例では、第２リード２２Ａ～２２Ｄは、Ｙ方向から視て互いに重なるように配置されている。
【0028】
図３および図４に示すように、第２リード２２Ａ～２２Ｄは、Ｚ方向において互いに反対側を向く第２リード表面２２Ｓおよび第２リード裏面２２Ｒを有する。第２リード表面２２Ｓは第１リード表面２１Ｓと同じ側を向き、第２リード裏面２２Ｒは第１リード裏面２１Ｒと同じ側を向いている。半導体素子３０は、第２リード２２Ａ～２２Ｄの第２リード表面２２Ｓによって支持されている。第２リード裏面２２Ｒは、封止樹脂８０の封止裏面８２から露出している。第２リード２２Ａ～２２Ｄの各々は、封止樹脂８０の封止側面８３から露出する部分を含む。
【0029】
第２リード２２Ａ～２２Ｄの各々では、平面視において第２リード表面２２Ｓの面積は、第２リード裏面２２Ｒの面積よりも大きい。このため、第２リード２２Ａ～２２Ｄにおいては、平面視において第２リード表面２２Ｓと第２リード裏面２２Ｒとが重ならない部分であるアンカー部分を少なくとも１つ含む。このようなアンカー部分は、例えば第２リード裏面２２Ｒからのハーフエッチング処理によって形成することができる。第２リード２２Ａ～２２Ｄの各々においては、アンカー部分を含むことによって第２リード２２Ａ～２２Ｄが封止樹脂８０の封止裏面８２から脱落することが抑制される。
【0030】
第２リード２２Ａ～２２Ｄの第２リード裏面２２Ｒと、第２リード２２Ａ～２２Ｄのうち封止側面８３から露出した部分との各々には、例えばＳｎめっきを施してもよい。なお、Ｓｎめっきに代えて、例えばＮｉ、Ｐｄ、Ａｕの順に積層された複数の金属めっきが採用されてもよい。
【0031】
図２に示すように、半導体素子３０は、平面視において、半導体装置１０の中央に配置されている。半導体素子３０は、Ｚ方向を厚さ方向とする矩形平板状に形成されている。半導体素子３０は、素子表面３１（図５参照）と、素子表面３１とは反対側を向く素子裏面３２と、素子表面３１および素子裏面３２をＺ方向に接続する素子側面３３～３６と、を備える。素子表面３１は封止裏面８２と同じ側を向き、素子裏面３２は封止表面８１と同じ側を向いている。このため、素子表面３１は、Ｚ方向において第１リード２１Ａ～２１Ｃの第１リード表面２１Ｓおよび第２リード２２Ａ～２２Ｄの第２リード表面２２Ｓと対面している。素子側面３３は封止側面８３と同じ側を向き、素子側面３４は封止側面８４と同じ側を向き、素子側面３５は封止側面８５と同じ側を向き、素子側面３６は封止側面８６と同じ側を向いている。
【0032】
素子表面３１は、第１領域３１Ａおよび第２領域３１Ｂを含む。第１領域３１Ａおよび第２領域３１Ｂは、Ｘ方向に並んでいる。第１領域３１Ａは、第２領域３１Ｂよりも素子側面３４寄りに配置されている。第１領域３１Ａおよび第２領域３１Ｂは、平面視において矩形状の領域である。第１領域３１Ａの面積は、第２領域３１Ｂの面積よりも大きい。一例では、第１領域３１Ａの面積は、第２領域３１Ｂの面積の２倍程度である。
【0033】
第１領域３１Ａは、素子表面３１のうちＺ方向において第１リード２１Ａ～２１Ｃと対向する領域である。このため、第１領域３１Ａは、第１リード２１Ａ～２１Ｃと半導体素子３０とを電気的に接続する領域であるといえる。第２領域３１Ｂは、素子表面３１のうちＺ方向において第２リード２２Ａ～２２Ｄと対向する領域である。このため、第２領域３１Ｂは、第２リード２２Ａ～２２Ｄと半導体素子３０とを電気的に接続する領域であるといえる。
【0034】
第２領域３１Ｂは、素子表面３１のうち第１リード２１Ａ～２１Ｃよりも素子側面３３寄りの領域である。一例では、第２領域３１ＢのＸ方向の両端部のうち第１領域３１Ａに近い方の端部は、平面視において第１リード２１ＡとＸ方向に隣り合う位置に配置されている。
【0035】
図６に示すように、半導体素子３０は、半導体基板４１、半導体層４２、パッシベーション膜４３、第１電極４４Ａ、第２電極４４Ｂ、絶縁層４５、複数の第１電極端子５０、および複数の第２電極端子６０を含む。半導体層４２、パッシベーション膜４３、第１電極４４Ａ、第２電極４４Ｂ、絶縁層４５、複数の第１電極端子５０、および複数の第２電極端子６０は、半導体基板４１上に設けられている。半導体素子３０は、その内部に回路が構成されたフリップチップ型のＬＳＩ（Large Scale Integration）である。
【0036】
半導体基板４１は、Ｚ方向を厚さ方向とする矩形平板状に形成されている。半導体基板４１は、例えばＳｉ（シリコン）またはＳｉＣ（炭化ケイ素）を含む材料によって形成されている。半導体基板４１は、Ｚ方向において互いに反対側を向く基板表面４１Ａおよび基板裏面４１Ｂを含む。基板表面４１Ａは素子表面３１と同じ側を向き、基板裏面４１Ｂは素子裏面３２と同じ側を向いている。一例では、基板裏面４１Ｂは、素子裏面３２を構成している。
【0037】
半導体層４２は、基板表面４１Ａ上に形成されている。半導体層４２は、ドープされる元素量の相違に基づく複数種類のｐ型半導体およびｎ型半導体を含む。半導体層４２には、スイッチング回路４２Ａと、スイッチング回路４２Ａと電気的に接続された制御回路４２Ｂとが形成されている。換言すると、半導体素子３０は、スイッチング回路４２Ａおよび制御回路４２Ｂを含む。
【0038】
スイッチング回路４２Ａは、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）、ＩＧＢＴ（Insulated Gate Bipolar Transistor）等の半導体によって形成されたスイッチング素子を含む回路である。一例では、スイッチング回路４２Ａは、高電圧領域（上アーム回路）と低電圧領域（下アーム回路）との２つの領域に区分されている。高電圧領域および低電圧領域の各々は、少なくとも１つのトランジスタによって構成されている。一例では、トランジスタは、ｎチャネル型のＭＯＳＦＥＴによって構成されている。
【0039】
スイッチング回路４２Ａは、第１領域３１Ａに形成されている。つまり、第１領域３１Ａは、互いに直列接続された第１トランジスタおよび第２トランジスタが形成された領域である。ここで、高電圧領域（上アーム回路）に形成された少なくとも１つのトランジスタは第１トランジスタの一例であり、低電圧領域（下アーム回路）に形成された少なくとも１つのトランジスタは第２トランジスタの一例である。
【0040】
制御回路４２Ｂは、例えばスイッチング回路４２Ａを駆動させるためのゲートドライバ、スイッチング回路４２Ａの高電圧領域に対応するブートストラップ回路等を含む。制御回路４２Ｂは、スイッチング回路４２Ａを駆動させるための制御を行うように構成されている。制御回路４２Ｂは、第１トランジスタおよび第２トランジスタを制御する回路であるといえる。制御回路４２Ｂは、第２領域３１Ｂに形成されている。なお、半導体層４２は、配線層（図示略）をさらに含む。配線層は、例えばスイッチング回路４２Ａと制御回路４２Ｂとを電気的に接続するように構成されている。
【0041】
パッシベーション膜４３は、電気絶縁性を有し、半導体層４２を覆うように形成されている。パッシベーション膜４３は、例えばＳｉＯ２（酸化シリコン）膜およびＳｉＮ（窒化シリコン）膜との積層構造によって構成されている。一例では、パッシベーション膜４３の表面は、素子表面３１を構成している。
【0042】
図５に示すように、第１電極４４Ａおよび第２電極４４Ｂは、素子表面３１に形成されている。つまり、第１電極４４Ａおよび第２電極４４Ｂは、パッシベーション膜４３上に形成されている。第１電極４４Ａおよび第２電極４４Ｂの各々は、複数設けられている。複数の第１電極４４Ａは、素子表面３１の第１領域３１Ａに形成されている。複数の第１電極４４Ａは、スイッチング回路４２Ａと電気的に接続されている。複数の第２電極４４Ｂは、素子表面３１の第２領域３１Ｂに形成されている。複数の第２電極４４Ｂは、制御回路４２Ｂと電気的に接続されている。
【0043】
複数の第１電極４４Ａは、第１リード２１の数に応じて形成されている。第１実施形態では、第１電極４４Ａは、３つの第１リード２１である第１リード２１Ａ～２１Ｃ（図３参照）に応じて３つ形成されている。この３つの第１電極４４Ａを、便宜上、「第１電極４４ＡＡ」、「第１電極４４ＡＢ」、「第１電極４４ＡＣ」とする。
【0044】
第１電極４４ＡＡ～４４ＡＣは、Ｘ方向において互いに離隔して配列されている。第１電極４４ＡＡ～４４ＡＣの各々は、平面視においてＹ方向に延びる帯状に形成されている。一例では、第１電極４４ＡＡ～４４ＡＣのＹ方向の寸法は互いに等しい。第１電極４４ＡＡ～４４ＡＣは、Ｚ方向において第１リード２１Ａ～２１Ｃと個別に対向している。より詳細には、第１電極４４ＡＡはＺ方向において第１リード２１Ａと対向し、第１電極４４ＡＢはＺ方向において第１リード２１Ｂと対向し、第１電極４４ＡＣはＺ方向において第１リード２１Ｃと対向している。
【0045】
第１電極４４ＡＡは、複数の第１電極端子５０を介して第１リード２１Ａと電気的に接続されている。第１電極４４ＡＢは、別の複数の第１電極端子５０を介して第１リード２１Ｂと電気的に接続されている。第１電極４４ＡＣは、さらに別の複数の第１電極端子５０を介して第１リード２１Ｃと電気的に接続されている。これにより、スイッチング回路４２Ａは、第１リード２１Ａ～２１Ｃと電気的に接続されている。なお、第１電極端子５０の構成および配置態様、ならびに第１リード２１Ａ～２１Ｃと複数の第１電極４４Ａとの接続構造については後述する。また、便宜上、第１電極４４ＡＡに接続された第１電極端子５０を「第１電極端子５０Ａ」とし、第１電極４４ＡＢに接続された第１電極端子５０を「第１電極端子５０Ｂ」とし、第１電極４４ＡＣに接続された第１電極端子５０を「第１電極端子５０Ｃ」とする。
【0046】
複数の第２電極４４Ｂは、第２リード２２の数に応じて形成されている。第１実施形態では、第２電極４４Ｂは、４つの第２リード２２である第２リード２２Ａ～２２Ｄ（図３参照）に応じて２つ形成されている。この２つの第２電極４４Ｂを、便宜上、「第２電極４４ＢＡ」、「第２電極４４ＢＢ」とする。
【0047】
一例では、第２電極４４ＢＡはＺ方向において第２リード２２Ａ，２２Ｂに対向しており、第２電極４４ＢＢはＺ方向において第２リード２２Ｃ，２２Ｄに対向している。第１実施形態では、第２電極４４ＢＡ，４４ＢＢは、Ｘ方向において互いに同じ位置であってＹ方向において互いに離隔して配列されている。第２電極４４ＢＡ，４４ＢＢは、平面視においてＹ方向が長手方向となり、Ｘ方向が短手方向となる矩形状に形成されている。
【0048】
第２電極４４ＢＡは、複数の第２電極端子６０を介して第２リード２２Ａ，２２Ｂと電気的に接続されている。第２電極４４ＢＢは、別の複数の第２電極端子６０を介して第２リード２２Ｃ、２２Ｄと電気的に接続されている。これにより、制御回路４２Ｂは、第２リード２２Ａ～２２Ｄと電気的に接続されている。なお、複数の第２電極端子６０の構成および配置態様、ならびに第２リード２２Ａ～２２Ｄと複数の第２電極４４Ｂとの接続構造については後述する。また、便宜上、第２電極４４ＢＡに接続された第２電極端子６０を「第２電極端子６０Ａ」とし、第２電極４４ＢＢに接続された第２電極端子６０を「第２電極端子６０Ｂ」とする。
【0049】
以降の説明において、第１電極４４Ａについて第１電極４４ＡＡ～４４ＡＣを区別することなく用いる場合、単に第１電極４４Ａとし、第２電極４４Ｂについて第２電極４４ＢＡ，４４ＢＢを区別することなく用いる場合、単に第２電極４４Ｂとする。また、第１電極端子５０について第１電極端子５０Ａ～５０Ｃを区別することなく用いる場合、単に第１電極端子５０とし、第２電極端子６０について第２電極端子６０Ａ，６０Ｂを区別することなく用いる場合、単に第２電極端子６０とする。
【0050】
図６に示すように、絶縁層４５は、素子表面３１に形成されている。絶縁層４５は、パッシベーション膜４３、各第１電極４４Ａ、および各第２電極４４Ｂの一部を覆っている。絶縁層４５は、例えばフェノール樹脂、ポリイミド樹脂等の絶縁材料によって形成されている。絶縁層４５は、複数（第１実施形態では３つ）の第１開口部４５Ａおよび複数（第１実施形態では２つ）の第２開口部４５Ｂを含む。複数の第１開口部４５Ａは、第１電極４４ＡＡ～４４ＡＣを個別に露出している。複数の第２開口部４５Ｂは、第２電極４４ＢＡ，４４ＢＢ（図５参照）を個別に露出している。
【0051】
第１電極端子５０Ａ～５０Ｃは、複数の第１開口部４５Ａ内に個別に設けられている。
第１電極端子５０Ａは、１つの第１開口部４５Ａから露出した第１電極４４ＡＡと電気的に接続されている。図５に示すように、第１電極端子５０Ａは複数設けられている。複数の第１電極端子５０Ａは、Ｘ方向において同じ位置であってＹ方向において互いに離隔して配列されている。
第１電極端子５０Ａは、１つの第１開口部４５Ａから露出した第１電極４４ＡＡと電気的に接続されている。図５に示すように、第１電極端子５０Ａは複数設けられている。複数の第１電極端子５０Ａは、Ｘ方向において同じ位置であってＹ方向において互いに離隔して配列されている。
【0052】
図６に示すように、第１電極端子５０Ｂは、別の１つの第１開口部４５Ａから露出した第１電極４４ＡＢと電気的に接続されている。図５に示すように、第１電極端子５０Ｂは複数設けられている。複数の第１電極端子５０Ｂは、Ｘ方向において同じ位置であってＹ方向において互いに離隔して配列されている。
【0053】
図６に示すように、第１電極端子５０Ｃは、さらに別の１つの第１開口部４５Ａから露出した第１電極４４ＡＣと電気的に接続されている。図５に示すように、第１電極端子５０Ｃは複数設けられている。複数の第１電極端子５０Ｃは、Ｘ方向において同じ位置であってＹ方向において互いに離隔して配列されている。一例では、第１電極端子５０Ａ～５０Ｃの数は互いに同じである。なお、第１電極端子５０Ａ～５０Ｃの各々の数は任意に変更可能である。
【0054】
このように、第１電極端子５０Ａ～５０Ｃは、スイッチング回路４２Ａ（図６参照）と電気的に接続されている。つまり、第１電極端子５０Ａ～５０Ｃは、第１トランジスタおよび第２トランジスタと電気的に接続されているといえる。一例では、第１電極端子５０Ａは、第１トランジスタのドレインと電気的に接続されている。第１電極端子５０Ｂは、第２トランジスタのソースと電気的に接続されている。第１電極端子５０Ｃは、第１トランジスタのソースおよび第２トランジスタのドレインと電気的に接続されている。
【0055】
図６に示すように、複数の第２電極端子６０は、複数の第２開口部４５Ｂ内に個別に設けられている。
第２電極端子６０Ａは、１つの第２開口部４５Ｂから露出した第２電極４４ＢＡと電気的に接続されている。第２電極端子６０Ａは複数（第１実施形態では２つ）設けられている。複数の第２電極端子６０Ａは、第２電極端子６０Ｂは、別の１つの第２開口部４５Ｂから露出した第２電極４４ＢＢ（図５参照）と電気的に接続されている。第２電極端子６０Ｂは複数（第１実施形態では２つ）設けられている。図５に示すように、複数の第２電極端子６０Ｂは、Ｘ方向において同じ位置であってＹ方向において互いに離隔して配列されている。このように、第２電極端子６０Ａ，６０Ｂは、制御回路４２Ｂ（図６参照）に電気的に接続されている。
第２電極端子６０Ａは、１つの第２開口部４５Ｂから露出した第２電極４４ＢＡと電気的に接続されている。第２電極端子６０Ａは複数（第１実施形態では２つ）設けられている。複数の第２電極端子６０Ａは、第２電極端子６０Ｂは、別の１つの第２開口部４５Ｂから露出した第２電極４４ＢＢ（図５参照）と電気的に接続されている。第２電極端子６０Ｂは複数（第１実施形態では２つ）設けられている。図５に示すように、複数の第２電極端子６０Ｂは、Ｘ方向において同じ位置であってＹ方向において互いに離隔して配列されている。このように、第２電極端子６０Ａ，６０Ｂは、制御回路４２Ｂ（図６参照）に電気的に接続されている。
【0056】
複数の第１電極端子５０および複数の第２電極端子６０は、Ｚ方向における素子表面３１側に設けられている。図７に示すように、半導体素子３０は、素子表面３１が複数の第１リード２１Ａ～２１Ｃおよび複数の第２リード２２Ａ～２２Ｄと対面するように配置されている。このため、各第１電極端子５０は、Ｚ方向において素子表面３１よりも第１リード２１Ａ～２１Ｃに向けて突出している。各第２電極端子６０は、Ｚ方向において素子表面３１よりも第２リード２２Ａ～２２Ｄに向けて突出している。
【0057】
［半導体素子の電極周辺の構成、および電極端子とリードとの接続構造］
図２および図７～図９を参照して、半導体素子３０の各第１電極４４Ａ、各第２電極４４Ｂ、およびその周辺の構成と、半導体素子３０と第１リード２１Ａ～２１Ｃおよび第２リード２２Ａ～２２Ｄとの接続構造とについてそれぞれ説明する。
図２および図７～図９を参照して、半導体素子３０の各第１電極４４Ａ、各第２電極４４Ｂ、およびその周辺の構成と、半導体素子３０と第１リード２１Ａ～２１Ｃおよび第２リード２２Ａ～２２Ｄとの接続構造とについてそれぞれ説明する。
【0058】
図８に示すように、各第１電極４４Ａは、パッシベーション膜４３に形成された開口（図示略）を介して、半導体層４２に設けられた配線層（図示略）に電気的に接続されている。これにより、各第１電極４４Ａは、スイッチング回路４２Ａと電気的に接続されている。
【0059】
各第１電極４４Ａは、パッシベーション膜４３から半導体層４２とは反対側に向けて積層された複数の金属層によって構成されている。各第１電極４４Ａは、第１金属層４４Ｐ、第２金属層４４Ｑ、および第３金属層４４Ｒを含む。第１金属層４４Ｐは、パッシベーション膜４３に接している。第１金属層４４Ｐは、例えばＣｕを含む材料によって形成されている。第２金属層４４Ｑは、第１金属層４４Ｐに積層されている。第２金属層４４Ｑは、例えばＮｉを含む材料によって形成されている。第３金属層４４Ｒは、第２金属層４４Ｑに積層されている。第３金属層４４Ｒは、例えばＰｄを含む材料によって形成されている。なお、各第１電極４４Ａの構成および材料の各々は任意に変更可能である。
【0060】
図９に示すように、各第２電極４４Ｂは、パッシベーション膜４３に形成された開口（図示略）を介して、半導体層４２に設けられた配線層（図示略）に電気的に接続されている。これにより、各第２電極４４Ｂは、制御回路４２Ｂと電気的に接続されている。各第２電極４４Ｂの構成は、各第１電極４４Ａの構成と同じである。このため、各第２電極４４Ｂの構成要素には各第１電極４４Ａの構成要素と同一の符号を付し、その詳細な説明を省略する。
【0061】
図８に示すように、絶縁層４５の第１開口部４５Ａから露出した第１電極４４Ａに電気的に接続された第１電極端子５０Ａは、第１開口部４５Ａ内に埋め込まれた第１部分と、絶縁層４５から突出した第２部分と、を含む。第２部分は、平面視において第１開口部４５Ａの周縁において絶縁層４５と重なる部分を含む。
【0062】
第１電極端子５０は、第１ピラー部５１および第１はんだ部５７を含む。第１ピラー部５１は、第１電極４４Ａに接する部分である。第１はんだ部５７は、第１ピラー部５１の先端部に設けられている。第１ピラー部５１は、上記第１部分および第２部分を含む。
【0063】
第１ピラー部５１は、第１シード層５２、第１めっき層５３、および第１表面側めっき層５４を含む。第１ピラー部５１は、第１電極４４Ａ側から第１シード層５２、第１めっき層５３、および第１表面側めっき層５４の順に積層された構造である。
【0064】
第１シード層５２は、第１電極４４Ａおよび絶縁層４５に接している。第１シード層５２は、例えばＣｕを含む材料によって形成されている。第１シード層５２は、例えば無電解めっきによって形成されている。なお、第１シード層５２の材料および形成方法は任意に変更可能である。一例では、第１シード層５２は、スパッタリング法によって形成されてもよい。
【0065】
第１めっき層５３は、第１シード層５２に接している。第１めっき層５３は、例えばＣｕを含む材料によって形成されている。第１めっき層５３は、電解めっきによって形成されている。なお、第１めっき層５３の材料および形成方法は任意に変更可能である。
【0066】
第１表面側めっき層５４は、第１めっき層５３に接している。第１表面側めっき層５４は、第１めっき層５３と第１はんだ部５７との間に介在することによって第１めっき層５３と第１はんだ部５７との化合反応を抑制する機能を果たす。このため、第１表面側めっき層５４は、化合反応を抑制することができる金属材料が適宜選択される。この金属材料は、例えばＮｉ、Ｆｅ（鉄）等が挙げられる。一例では、第１めっき層５３がＣｕを含み、第１はんだ部５７がＳｎを含む場合、第１表面側めっき層５４はＮｉを含む材料によって形成されてよい。第１表面側めっき層５４は、例えば電解めっきによって形成されている。なお、第１表面側めっき層５４の材料および形成方法は任意に変更可能である。第１ピラー部５１の先端面５６には、中央部が周縁部から凹む第１凹部５５が形成されている。ここで、第１ピラー部５１の先端面５６は、Ｚ方向において第１電極４４Ａとは反対側の面であり、第１はんだ部５７が接する面である。
【0067】
第１はんだ部５７は、第１ピラー部５１と、第１リード２１Ａ～２１Ｃのうち当該第１ピラー部５１が対向する第１リードとの間に介在することによって、第１ピラー部５１と第１リードとを電気的に接続している。図８では、第１はんだ部５７は、第１ピラー部５１と第１リード２１Ａとを電気的に接続している。第１はんだ部５７は、例えばＳｎを含むはんだ（ＳｎＡｇ等）によって形成されている。
【0068】
第１はんだ部５７と第１リード２１Ａ～２１Ｃの第１リード表面２１ＳとのＺ方向の間には、第１めっき層７０Ａが介在している。第１めっき層７０Ａは、第１はんだ部５７と第１リード２１Ａ～２１Ｃとを電気的に接続している。第１めっき層７０Ａは、第１リード２１Ａ～２１Ｃと第１はんだ部５７との化合反応を抑制する機能を果たす。第１めっき層７０Ａの材料は特に限定されることなく、化合反応を抑制できる金属材料が適宜選択されてよい。金属材料としては、例えばＮｉ、Ｆｅ等が挙げられる。図８に示す例では、第１めっき層７０Ａは、第１リード表面２１Ｓの一部を覆うように設けられている。
【0069】
第１めっき層７０Ａは、第１層７１、第２層７２、および第３層７３の積層構造を含む。第１層７１は、第１リード２１Ａ～２１Ｃの第１リード表面２１Ｓに積層されている。一例では、第１リード２１Ａ～２１ＣがＣｕを含み、第１はんだ部５７がＳｎを含む場合、第１層７１はＮｉを含む。第２層７２は、第１層７１に積層されている。第２層７２の材料は例えばＰｄを含む。第３層７３は、第２層７２に積層されている。第３層７３は、例えば第１はんだ部５７と接している。第３層７３の材料は例えばＡｕを含む。なお、第１～第３層７１～７３の材料は任意に変更可能である。
【0070】
図９に示すように、絶縁層４５の第２開口部４５Ｂから露出した第２電極４４Ｂに電気的に接続された第２電極端子６０は、第２開口部４５Ｂ内に埋め込まれた第１部分と、絶縁層４５から突出した第２部分と、を含む。第２部分は、平面視において第２開口部４５Ｂの周縁において絶縁層４５と重なる部分を含む。第２電極端子６０の構成は、第１電極端子５０の構成と同じである。すなわち、第２電極端子６０は、第２ピラー部６１および第２はんだ部６７を含む。第２ピラー部６１は、第２シード層６２、第２めっき層６３、および第２表面側めっき層６４を含む。第２ピラー部６１には第２凹部６５が設けられている。第２ピラー部６１の先端面６６には第２はんだ部６７が設けられている。第２電極端子６０の構成要素は、第１電極端子５０の構成要素と同じであるため、その詳細な説明を省略する。
【0071】
第２電極端子６０の第２はんだ部６７は、第２ピラー部６１と、第２リード２２Ａ～２２Ｄのうち当該第２ピラー部６１が対向する第２リードとの間に介在することによって、第２ピラー部６１と第２リードとを電気的に接続している。図９では、第２はんだ部６７は、第２ピラー部６１と第２リード２２Ｃとを電気的に接続している。
【0072】
第２はんだ部６７と第２リード２２Ａ～２２Ｄの第２リード表面２２ＳとのＺ方向の間には、第２めっき層７０Ｂが介在している。第２めっき層７０Ｂは、第２はんだ部６７と第２リード２２Ａ～２２Ｄとを電気的に接続している。第２めっき層７０Ｂは、第２リード２２Ａ～２２Ｄと第２はんだ部６７との化合反応を抑制する機能を果たす。第２めっき層７０Ｂの材料は特に限定されることなく、化合反応を抑制できる金属材料が適宜選択されてよい。金属材料としては、例えばＮｉ、Ｆｅ等が挙げられる。図９に示す例では、第２めっき層７０Ｂは、第２リード表面２２Ｓの一部を覆うように設けられている。第２めっき層７０Ｂの構成は、第１めっき層７０Ａの構成と同じである。このため、第２めっき層７０Ｂにおいて第１めっき層７０Ａと共通する構成要素には同一符号を付し、その説明を省略する。
【0073】
【0074】
図５に示すように、第１領域３１Ａには、複数（第１実施形態では２４個）の第１電極端子５０が配置されている。第２領域３１Ｂには、複数（第１実施形態では４個）の第２電極端子６０が配置されている。第１領域３１Ａの面積に対する第２領域３１Ｂの面積の比率が第１電極端子５０の数に対する第２電極端子６０の数の比率よりも小さい。このため、第２領域３１Ｂにおける単位面積当たりの第２電極端子６０の数は、第１領域３１Ａにおける単位面積当たりの第１電極端子５０の数よりも少なくなる。ここで、第２領域３１Ｂにおける単位面積当たりの第２電極端子６０の数は、第２電極端子６０の数から第２領域３１Ｂの面積を除算することによって算出することができる。第１領域３１Ａにおける単位面積当たりの第１電極端子５０の数は、第１電極端子５０の数から第１領域３１Ａの面積を除算することによって算出することができる。
【0075】
複数の第１電極端子５０Ａ、複数の第１電極端子５０Ｂ、および複数の第１電極端子５０Ｃは、Ｘ方向において互いに離隔して配列されている。
図５に示す例では、複数の第２電極端子６０は、素子裏面３２のＸ方向の両端部のうち素子側面３３に近い方の端部に配置されている。
図５に示す例では、複数の第２電極端子６０は、素子裏面３２のＸ方向の両端部のうち素子側面３３に近い方の端部に配置されている。
【0076】
一例では、複数の第２電極端子６０と複数の第１電極端子５０ＡとのＸ方向の間の距離Ｄ１は、複数の第１電極端子５０Ａと複数の第１電極端子５０ＢとのＸ方向の間の距離Ｄ２よりも大きい。また一例では、距離Ｄ２は、複数の第１電極端子５０Ｂと複数の第１電極端子５０ＣとのＸ方向の間の距離Ｄ３よりも大きい。
【0077】
平面視において、第１電極端子５０Ａ～５０Ｃの形状は互いに同じであり、第２電極端子６０Ａ，６０Ｂの形状は互いに同じである。一方、平面視において、第１電極端子５０Ａ～５０Ｃの形状は、第２電極端子６０Ａ，６０Ｂの形状と異なっている。図５に示す例では、第１電極端子５０Ａ～５０Ｃは、平面視において円形状に形成されている。第２電極端子６０Ａ，６０Ｂは、平面視において矩形状に形成されている。一例では、第２電極端子６０Ａ，６０Ｂは、Ｙ方向の長手方向となり、Ｘ方向が短手方向となる矩形状に形成されている。一例では、平面視において、各第２電極端子６０の面積は互いに等しい。一例では、平面視において、各第１電極端子５０の面積は互いに等しい。
【0078】
平面視において、各第２電極端子６０の面積は、各第１電極端子５０の面積よりも大きい。ここで、平面視における第１電極端子５０の面積は、平面視における第１電極端子５０の第１ピラー部５１の先端面５６の面積によって定義できる。第２電極端子６０の面積は、平面視における第２電極端子６０の第２ピラー部６１の先端面６６の面積によって定義できる。
【0079】
なお、平面視における各第１電極端子５０の形状および各第２電極端子６０の形状は任意に変更可能である。一例では、平面視における各第１電極端子５０の形状は、楕円形状、長円形状、矩形状、および多角形状のいずれかであってもよい。一例では、平面視における各第２電極端子６０の形状は、円形、楕円形状、長円形状、および多角形状のいずれかであってもよい。また例えば、平面視において、各第１電極端子５０の形状は、各第２電極端子６０の形状と同じであってもよい。
【0080】
図６に示すように、各第２電極端子６０の高さ寸法Ｈ２は、各第１電極端子５０の高さ寸法Ｈ１よりも僅かに高い。ここで、第２電極端子６０の高さ寸法Ｈ２は、第２電極４４Ｂと第２電極端子６０の第２ピラー部６１の先端面６６とのＺ方向の間の最大距離によって定義できる。第１電極端子５０の高さ寸法Ｈ１は、第１電極４４Ａと第１電極端子５０の第１ピラー部５１の先端面５６とのＺ方向の間の最大距離によって定義できる。
【0081】
図８および図９に示すように、第１電極端子５０の第１ピラー部５１の第１シード層５２の厚さＴ１は、例えば第２電極端子６０の第２ピラー部６１の第２シード層６２の厚さＴ２と等しい。ここで、厚さＴ１と厚さＴ２との差が例えば厚さＴ１の１０％以内であれば、第１シード層５２の厚さＴ１が第２シード層６２の厚さＴ２と等しいといえる。第２電極端子６０の第２ピラー部６１の第２めっき層６３の厚さＴ４は、例えば第１電極端子５０の第１ピラー部５１の第１めっき層５３の厚さＴ３よりも僅かに厚い。また、第１電極端子５０の第１表面側めっき層５４の厚さＴ５は、例えば第２電極端子６０の第２表面側めっき層６４の厚さＴ６と等しい。ここで、厚さＴ５と厚さＴ６との差が例えば厚さＴ５の１０％以内であれば、第１表面側めっき層５４の厚さＴ５が第２表面側めっき層６４の厚さＴ６と等しいといえる。このように、第２めっき層６３の厚さＴ４が第１めっき層５３の厚さＴ３よりも僅かに厚いことに基づいて、各第２電極端子６０の高さ寸法Ｈ２が各第１電極端子５０の高さ寸法Ｈ１よりも僅かに高くなる。
【0082】
ここで、各第２電極端子６０の高さ寸法Ｈ２は、平面視における各第２電極端子６０の面積に応じて変更される。すなわち、各第２電極端子６０の高さ寸法Ｈ２は、平面視における各第２電極端子６０の面積が大きくなるにつれて小さくなる。このため、平面視における各第２電極端子６０の面積を調整することによって、各第２電極端子６０の高さ寸法Ｈ２が各第１電極端子５０の高さ寸法Ｈ１と等しくなってもよいし、高さ寸法Ｈ２が高さ寸法Ｈ１よりも僅かに小さくなってもよい。
【0083】
［半導体素子の製造方法］
半導体素子３０の概略的な製造方法の一例について説明する。以下では、特に、第１電極端子５０および第２電極端子６０の製造過程について詳細に説明する。
半導体素子３０の概略的な製造方法の一例について説明する。以下では、特に、第１電極端子５０および第２電極端子６０の製造過程について詳細に説明する。
【0084】
半導体素子３０の製造方法は、半導体基板４１を準備する工程と、半導体基板４１に半導体層４２およびパッシベーション膜４３を形成する工程と、半導体層４２に複数の第１電極４４Ａ、複数の第２電極４４Ｂ、および絶縁層４５を形成する工程と、を含む。半導体基板４１は、例えばＳｉを含む半導体ウエハによって形成されている。半導体層４２を形成する工程では、スイッチング回路４２Ａおよび制御回路４２Ｂが形成される。パッシベーション膜４３は、半導体層４２を覆うように形成される。各第１電極４４Ａおよび各第２電極４４Ｂは、パッシベーション膜４３上に形成される。絶縁層４５は、各第１電極４４Ａおよび各第２電極４４Ｂを覆うように形成される。一方、絶縁層４５には、各第１電極４４Ａおよび各第２電極４４Ｂの一部が露出する第１開口部４５Ａおよび第２開口部４５Ｂが形成される。
【0085】
半導体素子３０の製造方法は、複数の第１電極端子５０および複数の第２電極端子６０を形成する工程を含む。この工程は、シード層を形成する工程と、第１めっき層５３および第２めっき層６３を形成する工程と、第１表面側めっき層５４および第２表面側めっき層６４を形成する工程と、第１はんだ部５７および第２はんだ部６７を形成する工程と、第１シード層５２および第２シード層６２を形成する工程と、を含む。
【0086】
シード層を形成する工程では、例えば無電解めっきによってシード層が絶縁層４５の表面の全体と絶縁層４５から露出した各第１電極４４Ａ上および各第２電極４４Ｂ上とに形成される。なお、シード層はスパッタリング法によって形成されてもよい。
【0087】
第１めっき層５３および第２めっき層６３を形成する工程では、シード層を導電経路とする電解めっきによって、シード層に第１めっき層５３および第２めっき層６３が形成される。より詳細には、第１めっき層５３および第２めっき層６３を形成する領域が開口するレジストがシード層上に形成される。続いて、レジストから露出したシード層上に第１めっき層５３および第２めっき層６３が形成される。
【0088】
第１表面側めっき層５４および第２表面側めっき層６４を形成する工程では、例えば電解めっきによって、第１めっき層５３上に第１表面側めっき層５４が形成され、第２めっき層６３上に第２表面側めっき層６４が形成される。
【0089】
第１はんだ部５７および第２はんだ部６７を形成する工程では、例えば電解めっきによって、第１表面側めっき層５４上に第１はんだ部５７が形成され、第２表面側めっき層６４上に第２はんだ部６７が形成される。その後、レジストを除去する。
【0090】
第１シード層５２および第２シード層６２を形成する工程では、シード層がパターニングされることによって、第１シード層５２および第２シード層６２が形成される。つまり、平面視において第１めっき層５３および第２めっき層６３から露出したシード層が除去されることによって第１シード層５２および第２シード層６２が形成される。以上の工程を経て、各第１電極端子５０および各第２電極端子６０が製造され、半導体素子３０が製造される。
【0091】
［作用］
図５～図７および図１０～図１２を参照して、第１実施形態の作用について説明する。図１０は、比較例の半導体素子３０Ｘの概略平面構造を示している。図１１は、図１０のＦ１１－Ｆ１１線で半導体素子３０Ｘを切断した概略断面構造を示している。図１２は、比較例の半導体素子３０Ｘを含む半導体装置１０Ｘの概略断面構造を示している。なお、以下の説明では、比較例の半導体素子３０Ｘの第１電極端子および第２電極端子を「第１電極端子５０Ｘ」および「第２電極端子６０Ｘ」とする。
図５～図７および図１０～図１２を参照して、第１実施形態の作用について説明する。図１０は、比較例の半導体素子３０Ｘの概略平面構造を示している。図１１は、図１０のＦ１１－Ｆ１１線で半導体素子３０Ｘを切断した概略断面構造を示している。図１２は、比較例の半導体素子３０Ｘを含む半導体装置１０Ｘの概略断面構造を示している。なお、以下の説明では、比較例の半導体素子３０Ｘの第１電極端子および第２電極端子を「第１電極端子５０Ｘ」および「第２電極端子６０Ｘ」とする。
【0092】
図１０に示すとおり、比較例の半導体素子３０Ｘにおいては、複数の第１電極端子５０Ｘおよび複数の第２電極端子６０Ｘの配置態様は第１実施形態の複数の第１電極端子５０および複数の第２電極端子６０の配置態様と同じである。一方、比較例の半導体素子３０Ｘにおいては、平面視における各第２電極端子６０Ｘの面積が平面視における各第２電極端子６０（図５参照）の面積よりも小さい。一例では、平面視における各第２電極端子６０Ｘの面積は、平面視における各第１電極端子５０Ｘの面積と同じである。
【0093】
複数の第１電極端子５０Ｘが第１領域３１Ａにおいて密集して配置されている。このため、平面視における各第１電極端子５０Ｘの最大寸法（例えば平面視における第１電極端子５０Ｘの直径）は、所定の第１電極端子５０Ｘとこの第１電極端子５０ＸとＹ方向に隣り合う第１電極端子５０Ｘとの間の距離よりも大きい。
【0094】
一方、複数の第２電極端子６０Ｘは、第２領域３１Ｂにおいて離れて配置されている。このため、平面視における複数の第２電極端子６０Ｘの最大寸法（例えば平面視における第２電極端子６０Ｘの直径）は、所定の第２電極端子６０Ｘとこの第２電極端子６０ＸとＹ方向に隣り合う第２電極端子６０Ｘとの間の距離よりも小さい。このように、第２領域３１Ｂの面積に対する複数の第２電極端子６０Ｘの合計の面積の割合は、第１領域３１Ａの面積に対する複数の第１電極端子５０Ｘの合計の面積の割合よりも低い。
【0095】
第２領域３１Ｂの複数の第２電極端子６０Ｘは、第１領域３１Ａの複数の第１電極端子５０Ｘに対して離隔して配置されている。このため、第２領域３１Ｂにおける複数の第２電極端子６０Ｘは、第１領域３１Ａにおける複数の第１電極端子５０Ｘに対して疎となるように配置されているといえる。このため、各第１電極端子５０Ｘおよび各第２電極端子６０Ｘを形成する際の電解めっきにおける電流密度は、第１電極端子５０Ｘ（第１電極４４Ａ）に対して第２電極端子６０Ｘ（第２電極４４Ｂ）の方が大きい。その結果、図１１に示すように、各第２電極端子６０Ｘの高さ寸法ＨＸ２は、各第１電極端子５０Ｘの高さ寸法ＨＸ１よりも高くなる。これにより、図１２に示すように、半導体素子３０Ｘが第１リード２１Ａ～２１Ｃおよび第２リード２２Ａ～２２Ｄに実装された場合、高さ寸法ＨＸ１，ＨＸ２のばらつきに起因して、第１リード２１Ａ～２１Ｃの第１リード表面２１Ｓおよび第２リード２２Ａ～２２Ｄの第２リード表面２２Ｓに対して半導体素子３０Ｘが傾いた状態で実装されてしまう。
【0096】
このように、半導体素子３０Ｘが第１リード表面２１Ｓおよび第２リード表面２２Ｓに対して傾いた状態で実装されると、複数の第１電極端子５０Ｘと第１リード表面２１Ｓとの接合部にボイドが発生するおそれがある。これにより、複数の第１電極端子５０Ｘと第１リード２１Ａ～２１Ｃとの接続強度が低下したり、複数の第１電極端子５０Ｘと第１リード２１Ａ～２１Ｃとの間の電気抵抗が高くなったりするおそれがある。
【0097】
この点、第１実施形態では、図５に示すように、平面視における各第２電極端子６０の面積は、平面視における各第１電極端子５０の面積よりも大きい。これにより、各第２電極端子６０を形成するための電解めっきを行う際の電流密度は、比較例の第２電極端子６０Ｘを形成する際の電流密度よりも小さくなる。換言すると、各第２電極端子６０を形成するための電解めっきを行う際の電流密度が、各第１電極端子５０を形成するための電解めっきを行う際の電流密度に近づく。これにより、図６に示す第１実施形態の各第２電極端子６０の高さ寸法Ｈ２と各第１電極端子５０の高さ寸法Ｈ１との差ＨＤ（ＨＤ＝Ｈ２－Ｈ１）は、図１１に示す各第２電極端子６０Ｘの高さ寸法ＨＸ２と各第１電極端子５０Ｘの高さ寸法ＨＸ１との差ＨＤＸ（ＨＤＸ＝ＨＸ２－ＨＸ１）よりも小さくなる。これにより、図７に示すように、半導体素子３０が第１リード表面２１Ｓおよび第２リード表面２２Ｓに対して傾いた状態で実装されることが抑制される。このため、複数の第１電極端子５０と第１リード２１Ａ～２１Ｃとの接続強度が低下したり、複数の第１電極端子５０と第１リード２１Ａ～２１Ｃとの間の電気抵抗が高くなったりすることが抑制される。
【0098】
［効果］
第１実施形態によれば、以下の効果が得られる。
（１－１）半導体素子３０は、素子表面３１と、素子表面３１とは反対側を向く素子裏面３２と、素子表面３１に形成された第１電極４４Ａおよび第２電極４４Ｂと、第１電極４４Ａに接する複数の第１電極端子５０と、第２電極４４Ｂに接する複数の第２電極端子６０と、複数の第１電極端子５０が配置された第１領域３１Ａと、複数の第２電極端子６０が配置された第２領域３１Ｂと、を備える。第２領域３１Ｂにおける単位面積当たりの第２電極端子６０の数は、第１領域３１Ａにおける単位面積当たりの第１電極端子５０の数よりも少ない。平面視において第２電極端子６０の面積は、第１電極端子５０の面積よりも大きい。
第１実施形態によれば、以下の効果が得られる。
（１－１）半導体素子３０は、素子表面３１と、素子表面３１とは反対側を向く素子裏面３２と、素子表面３１に形成された第１電極４４Ａおよび第２電極４４Ｂと、第１電極４４Ａに接する複数の第１電極端子５０と、第２電極４４Ｂに接する複数の第２電極端子６０と、複数の第１電極端子５０が配置された第１領域３１Ａと、複数の第２電極端子６０が配置された第２領域３１Ｂと、を備える。第２領域３１Ｂにおける単位面積当たりの第２電極端子６０の数は、第１領域３１Ａにおける単位面積当たりの第１電極端子５０の数よりも少ない。平面視において第２電極端子６０の面積は、第１電極端子５０の面積よりも大きい。
【0099】
この構成によれば、複数の第１電極端子５０の高さ寸法Ｈ１と複数の第２電極端子６０の高さ寸法Ｈ２とのばらつきを低減できる。したがって、半導体素子３０が例えば第１リード２１および第２リード２２に接合される場合に第１電極端子５０と第１リード２１との接合強度と、第２電極端子６０と第２リード２２との接合強度とが互いにばらつくことが抑制される。したがって、複数の第１電極端子５０および複数の第２電極端子６０の接続状態のばらつきを低減できる。
【0100】
（１－２）平面視における第２電極端子６０の形状は、矩形状である。
この構成によれば、平面視における第２電極端子６０の形状が円形状の場合と比較して、平面視における第２電極端子６０の面積を大きくしやすい。
この構成によれば、平面視における第２電極端子６０の形状が円形状の場合と比較して、平面視における第２電極端子６０の面積を大きくしやすい。
【0101】
＜第２実施形態＞
図１３～図１６を参照して、第２実施形態の半導体装置１０について説明する。第２実施形態の半導体装置１０では、第１実施形態の半導体装置１０と比較して、各第２電極端子６０の形状と、第３電極４４Ｃおよびダミー端子９０が半導体素子３０に設けられた点とが主に異なる。以下では、第１実施形態と共通の構成要素には同一符号を付し、その説明を省略する場合がある。
図１３～図１６を参照して、第２実施形態の半導体装置１０について説明する。第２実施形態の半導体装置１０では、第１実施形態の半導体装置１０と比較して、各第２電極端子６０の形状と、第３電極４４Ｃおよびダミー端子９０が半導体素子３０に設けられた点とが主に異なる。以下では、第１実施形態と共通の構成要素には同一符号を付し、その説明を省略する場合がある。
【0102】
図１３は、第２実施形態の半導体装置１０における半導体素子３０の概略平面構造を示している。なお、図１３では、絶縁層４５を省略している。図１４は、図１３のＦ１４－Ｆ１４線で半導体素子３０を切断した概略断面構造を示している。図１５は、半導体装置１０をＸＺ平面で切断した概略断面構造を示している。図１６は、図１５におけるダミー端子９０およびその周辺を拡大した概略断面構造を示している。
【0103】
図１３に示すように、各第２電極端子６０は、平面視において円形状に形成されている。つまり、第２実施形態では、平面視における各第２電極端子６０の形状は、平面視における各第１電極端子５０の形状と同じである。また一例では、平面視における各第２電極端子６０の面積は、平面視における各第１電極端子５０の面積と等しい。ここで、平面視における各第２電極端子６０の面積と、平面視における各第１電極端子５０の面積との差が例えば平面視における各第２電極端子６０の面積の１０％以内であれば、平面視における各第２電極端子６０の面積が平面視における各第１電極端子５０の面積と等しいといえる。第２実施形態では、第２電極４４Ｂ上においてＹ方向に隣り合う第２電極端子６０間の距離が第１実施形態よりも大きい。
【0104】
半導体素子３０は、素子表面３１のうち第２領域３１Ｂに形成された第３電極４４Ｃをさらに備える。第３電極４４Ｃは、第１リード２１Ａに対応する第１電極４４ＡＡと第２電極４４ＢとのＸ方向の間における第２電極４４Ｂ寄りに設けられている。第３電極４４Ｃは、平面視においてＹ方向に延びる帯状に形成されている。一例では、第３電極４４ＣのＹ方向の寸法は、第１電極４４ＡのＹ方向の寸法と等しい。なお、第３電極４４ＣのＹ方向の寸法および形状は任意に変更可能である。一例では、第３電極４４ＣのＹ方向の寸法は、第１電極４４ＡのＹ方向の寸法よりも大きくてもよい。
【0105】
図１４に示すように、第３電極４４Ｃは、Ｚ方向において第１電極４４Ａおよび第２電極４４Ｂと同じ位置に配置されている。このため、第３電極４４Ｃは、絶縁層４５によって覆われている。一方、絶縁層４５には、第３電極４４Ｃの一部を露出する第３開口部４５Ｃが形成されている。第３電極４４Ｃは、第１電極４４Ａおよび第２電極４４Ｂと絶縁されている。一例では、第３電極４４Ｃは、電気的にフローティング状態である。なお、第３電極４４Ｃの構成は、例えば第１電極４４Ａと同じである。このため、第３電極４４Ｃのうち第１電極４４Ａと共通する構成には同一符号を付し、その説明を省略する。
【0106】
絶縁層４５から露出した第３電極４４Ｃ上には、少なくとも１つのダミー端子９０が設けられている。一例では、ダミー端子９０は複数（第２実施形態では４つ）設けられている。複数のダミー端子９０は、Ｘ方向において互いに同じ位置であってＹ方向において互いに離隔して配列されている。各ダミー端子９０は、第３開口部４５Ｃを介して露出した第３電極４４Ｃと接している。
【0107】
図１３に示すように、平面視において、各ダミー端子９０の形状は、互いに同じである。一方、平面視において、各ダミー端子９０の形状は、各第１電極端子５０の形状と異なっている。平面視において、各ダミー端子９０の形状は、各第２電極端子６０の形状と異なっている。図１３に示す例では、各ダミー端子９０は、平面視において矩形状に形成されている。一例では、各ダミー端子９０は、Ｙ方向が長手方向となり、Ｘ方向が短手方向となる矩形状に形成されている。
【0108】
平面視において、各ダミー端子９０の面積は、各第１電極端子５０の面積よりも大きい。平面視において、各ダミー端子９０の面積は、各第２電極端子６０の面積よりも大きい。ここで、平面視におけるダミー端子９０の面積は、平面視におけるダミー端子９０の第３ピラー部９１の先端面９６（図１６参照）の面積によって定義できる。
【0109】
なお、第２実施形態において、平面視における各第１電極端子５０の形状、各第２電極端子６０の形状、および各ダミー端子９０の形状は任意に変更可能である。一例では、平面視における各第１電極端子５０の形状および各第２電極端子６０の各々は、楕円形状、長円形状、矩形状、および多角形状のいずれかであってもよい。一例では、平面視における各ダミー端子９０の形状は、円形、楕円形状、長円形状、および多角形状のいずれかであってもよい。また例えば、平面視において、各ダミー端子９０の形状は、各第１電極端子５０または各第２電極端子６０の形状と同じであってもよい。
【0110】
図１４に示すように、各ダミー端子９０の高さ寸法Ｈ３は、各第２電極端子６０の高さ寸法Ｈ２よりも低い。また、各ダミー端子９０の高さ寸法Ｈ３は、各第１電極端子５０の高さ寸法Ｈ１よりも僅かに低い。ここで、ダミー端子９０の高さ寸法Ｈ３は、第３電極４４Ｃとダミー端子９０の第３ピラー部９１の先端面９６とのＺ方向の間の最大距離によって定義できる。
【0111】
各第１電極端子５０の高さ寸法Ｈ１と各第２電極端子６０の高さ寸法Ｈ２との差ＨＤ（ＨＤ＝Ｈ２－Ｈ１）は、図１１に示す各第２電極端子６０Ｘの高さ寸法ＨＸ２と各第１電極端子５０Ｘの高さ寸法ＨＸ１との差ＨＤＸ（ＨＤＸ＝ＨＸ２－ＨＸ１）よりも小さくなる。
【0112】
ここで、各第２電極端子６０の高さ寸法Ｈ２は、平面視における各ダミー端子９０の面積に応じて変更される。すなわち、各第２電極端子６０の高さ寸法Ｈ２は、平面視における各ダミー端子９０の面積が大きくなるにつれて小さくなる。このため、平面視における各ダミー端子９０の面積を調整することによって、各第２電極端子６０の高さ寸法Ｈ２が各第１電極端子５０の高さ寸法Ｈ１と等しくなってもよいし、高さ寸法Ｈ２が高さ寸法Ｈ１よりも僅かに小さくなってもよい。
【0113】
図１５に示すように、半導体装置１０は、Ｚ方向においてダミー端子９０と対向して配置された第３リード２３を含む。第３リード２３は、例えばダミー端子９０の数に応じて複数設けられていてよい。第３リード２３は、第１リード２１および第２リード２２の双方に対して離隔して配置されている。つまり、第３リード２３は、第１リード２１および第２リード２２の双方と絶縁されている。なお、第３リード２３の数は任意に変更可能である。一例では、複数の第３リード２３に対して共通の第３リード２３が設けられていてもよい。
【0114】
第３リード２３は、Ｚ方向において互いに反対側を向く第３リード表面２３Ｓおよび第３リード裏面２３Ｒを有する。第３リード表面２３Ｓは第１リード表面２１Ｓと同じ側を向き、第３リード裏面２３Ｒは第１リード裏面２１Ｒと同じ側を向いている。半導体素子３０は、第３リード２３の第２リード表面２２Ｓによって支持されている。第３リード裏面２３Ｒは、封止樹脂８０の封止裏面８２から露出している。
【0115】
図１６に示すように、ダミー端子９０と第２リード２２との接続構造は、例えば第２電極端子６０と第２リード２２との接続構造と同じである。つまり、各ダミー端子９０は、第３ピラー部９１および第３はんだ部９７を含む。第３ピラー部９１は、第３シード層９２、第３めっき層９３、および第３表面側めっき層９４を含む。第３はんだ部９７は、第３表面側めっき層９４上に形成されている。第３ピラー部９１には第３凹部９５が設けられている。第３ピラー部９１の先端面９６には第３はんだ部９７が設けられている。また、各ダミー端子９０は、例えば第１電極端子５０および第２電極端子６０と共通の工程で製造される。
【0116】
ダミー端子９０の第３はんだ部９７は、第３ピラー部９１と、第３リード２３との間に介在することによって、第３ピラー部９１と第３リード２３とを電気的に接続している。
第３はんだ部９７と第３リード２３の第３リード表面２３ＳとのＺ方向の間には、第３めっき層７０Ｃが介在している。第３めっき層７０Ｃは、第３はんだ部９７と第３リード２３とを電気的に接続している。第３めっき層７０Ｃは、第３リード２３と第３はんだ部９７との化合反応を抑制する機能を果たす。第３めっき層７０Ｃの材料は特に限定されることなく、化合反応を抑制できる金属材料が適宜選択されてよい。金属材料としては、例えばＮｉ、Ｆｅ等が挙げられる。図１６に示す例では、第３めっき層７０Ｃは、第３リード表面２３Ｓの一部を覆うように設けられている。第３めっき層７０Ｃの構成は、第１めっき層７０Ａの構成と同じである。このため、第３めっき層７０Ｃにおいて第１めっき層７０Ａと共通する構成要素には同一符号を付し、その説明を省略する。
第３はんだ部９７と第３リード２３の第３リード表面２３ＳとのＺ方向の間には、第３めっき層７０Ｃが介在している。第３めっき層７０Ｃは、第３はんだ部９７と第３リード２３とを電気的に接続している。第３めっき層７０Ｃは、第３リード２３と第３はんだ部９７との化合反応を抑制する機能を果たす。第３めっき層７０Ｃの材料は特に限定されることなく、化合反応を抑制できる金属材料が適宜選択されてよい。金属材料としては、例えばＮｉ、Ｆｅ等が挙げられる。図１６に示す例では、第３めっき層７０Ｃは、第３リード表面２３Ｓの一部を覆うように設けられている。第３めっき層７０Ｃの構成は、第１めっき層７０Ａの構成と同じである。このため、第３めっき層７０Ｃにおいて第１めっき層７０Ａと共通する構成要素には同一符号を付し、その説明を省略する。
【0117】
図８、図９、および図１６に示すように、ダミー端子９０の第３ピラー部９１の第３シード層９２の厚さＴ７は、例えば第２電極端子６０の第２ピラー部６１の第２シード層６２の厚さＴ２と等しい。ここで、厚さＴ７と厚さＴ２との差が例えば厚さＴ７の１０％以内であれば、第３シード層９２の厚さＴ７が第２シード層６２の厚さＴ２と等しいといえる。ダミー端子９０の第３ピラー部９１の第３めっき層９３の厚さＴ８は、例えば第１電極端子５０の第１ピラー部５１の第１めっき層５３の厚さＴ３よりも僅かに薄い。また、ダミー端子９０の第３表面側めっき層９４の厚さＴ９は、例えば第２電極端子６０の第２表面側めっき層６４の厚さＴ６と等しい。ここで、厚さＴ９と厚さＴ６との差が例えば厚さＴ９の１０％以内であれば、第３表面側めっき層９４の厚さＴ９が第２表面側めっき層６４の厚さＴ６と等しいといえる。このように、第３めっき層９３の厚さＴ８が第１めっき層５３の厚さＴ３よりも僅かに薄いことに基づいて、各ダミー端子９０の高さ寸法Ｈ３が各第１電極端子５０の高さ寸法Ｈ１よりも低くなる。また、第３めっき層９３の厚さＴ８は、例えば第２電極端子６０の第２ピラー部６１の第２めっき層６３の厚さＴ５よりも薄い。これにより、各ダミー端子９０の高さ寸法Ｈ３が各第２電極端子６０の高さ寸法Ｈ２よりも低くなる。
【0118】
［効果］
第２実施形態によれば、以下の効果が得られる。
（２－１）半導体素子３０は、素子表面３１と、素子表面３１とは反対側を向く素子裏面３２と、素子表面３１に形成された第１電極４４Ａおよび第２電極４４Ｂと、第１電極４４Ａに接する複数の第１電極端子５０と、第２電極４４Ｂに接する複数の第２電極端子６０と、複数の第１電極端子５０が配置された第１領域３１Ａと、複数の第２電極端子６０が配置された第２領域３１Ｂと、を備える。第２領域３１Ｂにおける単位面積当たりの第２電極端子６０の数は、第１領域３１Ａにおける単位面積当たりの第１電極端子５０の数よりも少ない。第２領域３１Ｂには、ダミー端子９０が設けられている。
第２実施形態によれば、以下の効果が得られる。
（２－１）半導体素子３０は、素子表面３１と、素子表面３１とは反対側を向く素子裏面３２と、素子表面３１に形成された第１電極４４Ａおよび第２電極４４Ｂと、第１電極４４Ａに接する複数の第１電極端子５０と、第２電極４４Ｂに接する複数の第２電極端子６０と、複数の第１電極端子５０が配置された第１領域３１Ａと、複数の第２電極端子６０が配置された第２領域３１Ｂと、を備える。第２領域３１Ｂにおける単位面積当たりの第２電極端子６０の数は、第１領域３１Ａにおける単位面積当たりの第１電極端子５０の数よりも少ない。第２領域３１Ｂには、ダミー端子９０が設けられている。
【0119】
この構成によれば、各第２電極端子６０を形成するための電解めっきを行う際の電流密度は、ダミー端子９０を設けない場合と比べて小さくなる。換言すると、各第２電極端子６０を形成するための電解めっきを行う際の電流密度が、各第１電極端子５０を形成するための電解めっきを行う際の電流密度に近づく。これにより、複数の第１電極端子５０の高さ寸法Ｈ１と複数の第２電極端子６０の高さ寸法Ｈ２とのばらつきを低減できる。したがって、半導体素子３０が例えば第１リード２１および第２リード２２に接合される場合に第１電極端子５０と第１リード２１との接合強度と、第２電極端子６０と第２リード２２との接合強度とが互いにばらつくことが抑制される。したがって、複数の第１電極端子５０および複数の第２電極端子６０の接続状態のばらつきを低減できる。
【0120】
（２－２）ダミー端子９０は、第１電極端子５０よりも第２電極端子６０寄りに配置されている。
この構成によれば、各第２電極端子６０を形成するための電解めっきを行う際の電流密度が小さくなりやすい。
この構成によれば、各第２電極端子６０を形成するための電解めっきを行う際の電流密度が小さくなりやすい。
【0121】
（２－３）半導体素子３０は、素子表面３１のうち第２領域３１Ｂに形成された第３電極４４Ｃをさらに備える。第３電極４４Ｃは、第１電極４４Ａと第２電極４４ＢとのＸ方向の間における第２電極４４Ｂ寄りに設けられている。ダミー端子９０は、第３電極４４Ｃに接している。
【0122】
この構成によれば、ダミー端子９０を第１電極端子５０および第２電極端子６０と共通の工程で製造できる。したがって、半導体素子３０の製造工程の簡略化を図ることができる。
【0123】
（２－４）ダミー端子９０の高さ寸法Ｈ３は、第２電極端子６０の高さ寸法Ｈ２よりも小さい。
この構成によれば、ダミー端子９０の高さ寸法Ｈ３が第２電極端子６０の高さ寸法Ｈ２よりも大きいことに起因して、第２電極端子６０および第１電極端子５０の接続状態がばらつくことを抑制できる。
この構成によれば、ダミー端子９０の高さ寸法Ｈ３が第２電極端子６０の高さ寸法Ｈ２よりも大きいことに起因して、第２電極端子６０および第１電極端子５０の接続状態がばらつくことを抑制できる。
【0124】
（２－５）平面視におけるダミー端子９０の形状は、矩形状である。
この構成によれば、平面視におけるダミー端子９０の形状が円形状の場合と比較して、平面視におけるダミー端子９０の面積を大きくしやすい。
この構成によれば、平面視におけるダミー端子９０の形状が円形状の場合と比較して、平面視におけるダミー端子９０の面積を大きくしやすい。
【0125】
＜第３実施形態＞
図１７および図１８を参照して、第３実施形態の半導体装置１０について説明する。第３実施形態の半導体装置１０では、第２実施形態の半導体装置１０と比較して、第３電極４４Ｃを省略した点が主に異なる。以下では、第２実施形態と共通の構成要素には同一符号を付し、その説明を省略する場合がある。
図１７および図１８を参照して、第３実施形態の半導体装置１０について説明する。第３実施形態の半導体装置１０では、第２実施形態の半導体装置１０と比較して、第３電極４４Ｃを省略した点が主に異なる。以下では、第２実施形態と共通の構成要素には同一符号を付し、その説明を省略する場合がある。
【0126】
図１７に示すように、第３実施形態の半導体装置１０は、第３電極４４Ｃ（図１３参照）を備えていない。つまり、各ダミー端子９０は、絶縁層４５上に設けられている。各ダミー端子９０は、電気的にフローティング状態である。
【0127】
図１８に示すように、各ダミー端子９０の高さ寸法Ｈ３は、各第２電極端子６０の高さ寸法Ｈ２と等しい。各ダミー端子９０の高さ寸法Ｈ３は、各第１電極端子５０の高さ寸法Ｈ１と等しい。このため、各第２電極端子６０の高さ寸法Ｈ２は、各第１電極端子５０の高さ寸法Ｈ１と等しい。ここで、ダミー端子９０の高さ寸法Ｈ３は、例えば第２電極４４Ｂの表面とダミー端子９０の第３ピラー部９１の先端面９６とのＺ方向の間の最大距離によって定義できる。また、高さ寸法Ｈ３と高さ寸法Ｈ２との差が例えば高さ寸法Ｈ３の１０％以内であれば、各ダミー端子９０の高さ寸法Ｈ３が各第２電極端子６０の高さ寸法Ｈ２と等しいといえる。高さ寸法Ｈ３と高さ寸法Ｈ１との差が例えば高さ寸法Ｈ３の１０％以内であれば、各ダミー端子９０の高さ寸法Ｈ３が各第１電極端子５０の高さ寸法Ｈ１と等しいといえる。つまり、各ダミー端子９０の高さ寸法Ｈ３が各第２電極端子６０の高さ寸法Ｈ２と等しいとは、Ｚ方向において各ダミー端子９０の先端面９６の位置と各第２電極端子６０の先端面６６の位置とが互いに同じであることを意味する。また、各ダミー端子９０の高さ寸法Ｈ３が各第１電極端子５０の高さ寸法Ｈ１と等しいとは、Ｚ方向において各ダミー端子９０の先端面９６の位置と各第１電極端子５０の先端面５６の位置とが互いに同じであることを意味する。なお、第３実施形態によれば、第２実施形態の（２－１）、（２－２）、および（２－５）に準じた効果が得られる。
【0128】
＜変更例＞
上記各実施形態は、以下のように変更して実施することができる。また、上記各実施形態および以下の各変更例は、技術的に矛盾しない範囲で互いに組み合わせて実施することができる。
上記各実施形態は、以下のように変更して実施することができる。また、上記各実施形態および以下の各変更例は、技術的に矛盾しない範囲で互いに組み合わせて実施することができる。
【0129】
・第２および第３実施形態において、ダミー端子９０の数は任意に変更可能である。一例では、ダミー端子９０は１つであってもよい。また一例では、ダミー端子９０は５つ以上であってもよい。
【0130】
【0131】
図１９に示すように、第１変更例では、複数のダミー端子９０は、平面視において複数の第２電極端子６０Ａおよび複数の第２電極端子６０Ｂを３方から囲むように配置されていてもよい。より詳細には、複数のダミー端子９０は、Ｙ方向から視て、複数の第２電極端子６０Ａと重なる位置であって複数の第２電極端子６０Ａよりも封止側面８５寄りに配置されたダミー端子９０を含む。複数のダミー端子９０は、Ｙ方向から視て、複数の第２電極端子６０Ｂと重なる位置であって複数の第２電極端子６０Ｂよりも封止側面８６寄りに配置されたダミー端子９０を含む。複数のダミー端子９０は、Ｙ方向から視て、複数の第２電極端子６０Ａ，６０Ｂと重なる位置であって複数の第２電極端子６０Ａと複数の第２電極端子６０ＢとのＹ方向の間に配置されたダミー端子９０を含む。
【0132】
図２０に示すように、第２変更例では、複数のダミー端子９０は、平面視において複数の第２電極端子６０Ａおよび複数の第２電極端子６０Ｂを個別に囲むように配置されていてもよい。つまり、複数のダミー端子９０は、平面視において複数の第２電極端子６０Ａを囲むように配置された複数のダミー端子９０を含む。複数のダミー端子９０は、平面視において複数の第２電極端子６０Ｂを囲むように配置された複数のダミー端子９０を含む。この場合、第２電極４４Ｂおよび複数の第２電極端子６０Ａ，６０Ｂは、封止側面８４からＸ方向に離隔した位置に配置されている。つまり、第２電極４４Ｂと封止側面８４とのＸ方向の間には、複数のダミー端子９０が配置されている。換言すると、第２電極４４Ｂは、複数のダミー端子９０が配置される領域分、封止側面８４からＸ方向に離隔して配置されている。
【0133】
なお、図１９に示す第１変更例および図２０に示す第２変更例は、第２実施形態についても同様に適用できる。この場合、半導体装置１０は、平面視において複数の第２電極４４Ｂを個別に囲む第３電極４４Ｃを含む。また、第１変更例および第２変更例において、Ｙ方向から視て、複数の第２電極端子６０Ａ，６０Ｂと重なる位置であって複数の第２電極端子６０Ａと複数の第２電極端子６０ＢとのＹ方向の間に配置されたダミー端子９０を省略してもよい。
【0134】
・第３実施形態において、平面視における各ダミー端子９０および各第２電極端子６０の形状の組み合わせは任意に変更可能である。平面視における各ダミー端子９０および各第２電極端子６０の形状の組み合わせとして図２１に示す第１変更例、図２２に示す第２変更例、および図２３に示す第３変更例が挙げられる。
【0135】
図２１に示すように、第１変更例では、平面視における第２電極端子６０の形状は矩形状であり、平面視におけるダミー端子９０の形状は円形状である。図２１に示す例では、平面視における第２電極端子６０は、Ｙ方向が長手方向であり、Ｘ方向が短手方向である矩形状である。この場合、平面視における第２電極端子６０の面積は、平面視におけるダミー端子９０の面積よりも大きい。
【0136】
図２２に示すように、第２変更例では、平面視における第２電極端子６０の形状は円形状であり、平面視におけるダミー端子９０の形状は円形状である。つまり、平面視における第２電極端子６０の形状と平面視におけるダミー端子９０の形状とが互いに同じであってもよい。一例では、平面視における第２電極端子６０の面積は、平面視におけるダミー端子９０の面積と等しい。
【0137】
図２３に示すように、第３変更例では、平面視における第２電極端子６０の形状は矩形状であり、平面視におけるダミー端子９０の形状は矩形状である。つまり、平面視における第２電極端子６０の形状と平面視におけるダミー端子９０の形状とが互いに同じであってもよい。一例では、平面視における第２電極端子６０の面積は、平面視におけるダミー端子９０の面積と等しい。また、平面視におけるダミー端子９０の面積は、平面視における第１電極端子５０の面積よりも大きい。平面視における第２電極端子６０の面積は、平面視における第１電極端子５０の面積よりも大きい。
【0138】
・第３実施形態では、ダミー端子９０は絶縁層４５上に設けられたが、これに限られない。ダミー端子９０は、例えば半導体素子３０の素子表面３１上に設けられてもよい。
・各実施形態において、第２リード２２の数および配置態様は任意に変更可能である。一例では、図２４に示すように、半導体装置１０は、第２リード２２Ａ～２２Ｈを備える。第２リード２２Ａ～２２Ｈは、第１リード２１Ａ～２１Ｃよりも封止側面８３寄りに配置されている。第２リード２２Ａ～２２Ｆは、例えばＹ方向において互いに離隔して配列されている。第２リード２２Ａ，２２Ｂ，２２Ｃ，２２Ｄ，２２Ｅ，２２Ｆは、封止側面８５から封止側面８６に向けてこの順に配置されている。第２リード２２Ｇは、第２リード２２Ａと第１リード２１ＡとのＸ方向の間に配置されている。第２リード２２Ｈは、第２リード２２Ｆと第１リード２１ＡとのＸ方向の間に配置されている。
・各実施形態において、第２リード２２の数および配置態様は任意に変更可能である。一例では、図２４に示すように、半導体装置１０は、第２リード２２Ａ～２２Ｈを備える。第２リード２２Ａ～２２Ｈは、第１リード２１Ａ～２１Ｃよりも封止側面８３寄りに配置されている。第２リード２２Ａ～２２Ｆは、例えばＹ方向において互いに離隔して配列されている。第２リード２２Ａ，２２Ｂ，２２Ｃ，２２Ｄ，２２Ｅ，２２Ｆは、封止側面８５から封止側面８６に向けてこの順に配置されている。第２リード２２Ｇは、第２リード２２Ａと第１リード２１ＡとのＸ方向の間に配置されている。第２リード２２Ｈは、第２リード２２Ｆと第１リード２１ＡとのＸ方向の間に配置されている。
【0139】
第２電極端子６０の数および配置態様は第２リード２２の数および配置態様に応じて適宜変更される。なお、図示していないが、第２電極４４Ｂは、第２電極端子６０の数および配置態様に応じて適宜変更される。
【0140】
半導体素子３０は、複数の第２電極端子６０として、第２電極端子６０Ａ～６０Ｈを含む。図２４に示す例では、第２電極端子６０Ａ～６０Ｈは、平面視において矩形状に形成されている。平面視における第２電極端子６０Ａ～６０Ｈでは、その形状およびサイズが異なるものを含む。平面視における第２電極端子６０Ａ～６０Ｈの形状およびサイズは、半導体素子３０の第２領域３１Ｂに対向する第２リード２２Ａ～２２Ｈの形状およびサイズに応じて適宜変更されている。
【0141】
図２４に示す例では、第１領域３１Ａの面積に対する第２領域３１Ｂの面積の比率が第１電極端子５０の数に対する第２電極端子６０の数の比率よりも小さい。このため、第２領域３１Ｂにおける単位面積当たりの第２電極端子６０の数は、第１領域３１Ａにおける単位面積当たりの第１電極端子５０の数よりも少なくなる。平面視における第２電極端子６０Ａ～６０Ｈの各々の面積は、平面視における第１電極端子５０の面積よりも大きい。
【0142】
・各実施形態において、第２電極４４Ｂの構成は任意に変更可能である。一例では、第２電極端子６０の数に応じて第２電極４４Ｂの数が設定されていてもよい。第２電極端子６０が４つであれば、第２電極４４Ｂは互いに離隔して４つ設けられていてもよい。４つの第２電極端子６０は、４つの第２電極４４Ｂに個別に電気的に接続されていてもよい。換言すると、半導体装置１０は、複数の第２電極４４Ｂと個別に電気的に接続された複数の第２電極端子６０を含んでいてもよい。
【0143】
・各実施形態において、半導体素子３０を支持する構成は任意に変更可能である。一例では、図２５に示すように、半導体装置１０は、第１リード２１Ａ～２１Ｃおよび第２リード２２Ａ～２２Ｄに代えて、基板１００を備える。
【0144】
基板１００は、Ｚ方向を厚さ方向とする矩形平板状に形成されている。基板１００は、Ｚ方向において互いに反対側を向く基板表面１０１および基板裏面１０２を有する。基板表面１０１は装置表面１１と同じ側を向き、基板裏面１０２は装置裏面１２と同じ側を向いている。基板裏面１０２は、装置裏面１２を構成している。基板１００は、絶縁材料によって形成されている。絶縁材料の一例として、エポキシ樹脂が用いられている。
【0145】
半導体装置１０は、基板表面１０１に形成された複数の第１表面配線１１１および複数の第２表面配線１１２を備える。各第１表面配線１１１および各第２表面配線１１２は、基板表面１０１上に形成された金属層によって形成されている。金属層は、例えばＣｕ、Ａｌ、Ａｇ、Ａｕ、Ｎｉ、Ｔｉの少なくとも１つを含む。
【0146】
複数の第１表面配線１１１には、半導体素子３０の複数の第１電極端子５０が個別に電気的に接続されている。複数の第１表面配線１１１は、第１電極端子５０Ａ～５０Ｃ（図２参照）に応じて設けられている。つまり、複数の第１表面配線１１１は、第１電極端子５０Ａに対応する第１表面配線１１１と、第１電極端子５０Ｂに対応する第１表面配線１１１と、第１電極端子５０Ｃに対応する第１表面配線１１１と、を含む。
【0147】
複数の第２表面配線１１２には、複数の第２電極端子６０が個別に電気的に接続されている。複数の第２表面配線１１２は、第２電極端子６０Ａ～６０Ｄ（図２参照）に応じて設けられている。つまり、複数の第２表面配線１１２は、第２電極端子６０Ａに対応する第２表面配線１１２と、第２電極端子６０Ｂに対応する第２表面配線１１２と、第２電極端子６０Ｃに対応する第２表面配線１１２と、第２電極端子６０Ｄに対応する第２表面配線１１２と、を含む。なお、各第１電極端子５０および各第２電極端子６０の構成および配置態様は、例えば第１実施形態と同様である。
【0148】
半導体装置１０は、基板裏面１０２に形成された複数の第１裏面配線１１３および複数の第２裏面配線１１４と、基板１００をＺ方向に貫通する複数の第１貫通配線１１５および複数の第２貫通配線１１６と、を備える。
【0149】
複数の第１裏面配線１１３は、複数の第１貫通配線１１５を介して複数の第１表面配線１１１と電気的に接続されている。このため、複数の第１裏面配線１１３は、第１電極端子５０Ａ～５０Ｃと個別に電気的に接続されている。
【0150】
複数の第２裏面配線１１４は、複数の第２貫通配線１１６を介して複数の第２表面配線１１２と電気的に接続されている。このため、複数の第２裏面配線１１４は、第２電極端子６０Ａ～６０Ｄと個別に電気的に接続されている。
【0151】
封止樹脂８０は、基板１００の基板表面１０１上に設けられている。封止樹脂８０は、半導体素子３０、複数の第１表面配線１１１、および複数の第２表面配線１１２を封止している。図２５に示す半導体装置１０によれば、第１実施形態と同様の効果が得られる。なお、図２５に示す変更例において、第２および第３実施形態の半導体素子３０を適用することもできる。また、図２５に示す変更例において、半導体装置１０から封止樹脂８０を省略してもよい。
【0152】
本明細書に記載の様々な例のうち１つまたは複数を、技術的に矛盾しない範囲で組み合わせることができる。
本開示における「第１」、「第２」、「第３」等の用語は、単に対象物を区別するために用いられており、対象物を順位づけするものではない。
本開示における「第１」、「第２」、「第３」等の用語は、単に対象物を区別するために用いられており、対象物を順位づけするものではない。
【0153】
本明細書において、「ＡおよびＢのうち少なくとも１つ」とは、「Ａのみ、または、Ｂのみ、またはＡおよびＢの両方」を意味するものとして理解されるべきである。
本開示で使用される「～上に」という用語は、文脈によって明らかにそうでないことが示されない限り、「～上に」と「～の上方に」の意味を含む。したがって、例えば「第１要素が第２要素上に配置される」という表現は、或る実施形態では第１要素が第２要素に接触して第２要素上に直接配置され得るが、他の実施形態では第１要素が第２要素に接触することなく第２要素の上方に配置され得ることが意図される。すなわち、「～上に」という用語は、第１要素と第２要素との間に他の要素が形成される構造を排除しない。
本開示で使用される「～上に」という用語は、文脈によって明らかにそうでないことが示されない限り、「～上に」と「～の上方に」の意味を含む。したがって、例えば「第１要素が第２要素上に配置される」という表現は、或る実施形態では第１要素が第２要素に接触して第２要素上に直接配置され得るが、他の実施形態では第１要素が第２要素に接触することなく第２要素の上方に配置され得ることが意図される。すなわち、「～上に」という用語は、第１要素と第２要素との間に他の要素が形成される構造を排除しない。
【0154】
本開示で使用されるＺ方向は必ずしも鉛直方向である必要はなく、鉛直方向に完全に一致している必要もない。したがって、本開示による種々の構造は、本明細書で説明されるＺ方向の「上」および「下」が鉛直方向の「上」および「下」であることに限定されない。例えばＸ方向が鉛直方向であってもよく、またはＹ方向が鉛直方向であってもよい。
【0155】
＜付記＞
本開示から把握できる技術的思想を以下に記載する。なお、限定する意図ではなく理解の補助のため、付記に記載される構成要素には、上記実施形態中の対応する構成要素の参照符号が付されている。参照符号は、理解の補助のために例として示すものであり、各付記に記載された構成要素は、参照符号で示される構成要素に限定されるべきではない。
本開示から把握できる技術的思想を以下に記載する。なお、限定する意図ではなく理解の補助のため、付記に記載される構成要素には、上記実施形態中の対応する構成要素の参照符号が付されている。参照符号は、理解の補助のために例として示すものであり、各付記に記載された構成要素は、参照符号で示される構成要素に限定されるべきではない。
【0156】
［付記１］
素子表面（３１）と、前記素子表面（３１）とは反対側を向く素子裏面（３２）と、
前記素子表面（３１）に形成された第１電極（４４Ａ）および第２電極（４４Ｂ）と、
前記第１電極（４４Ａ）に接する複数の第１電極端子（５０）と、
前記第２電極（４４Ｂ）に接する複数の第２電極端子（６０）と、
複数の前記第１電極端子（５０）が配置された第１領域（３１Ａ）と、
複数の前記第２電極端子（６０）が配置された第２領域（３１Ｂ）と、
を備え、
前記第２領域（３１Ｂ）における単位面積当たりの前記第２電極端子（６０）の数は、前記第１領域（３１Ａ）における単位面積当たりの前記第１電極端子（５０）の数よりも少なく、
前記素子表面（３１）に対して垂直な方向である厚さ方向（Ｚ方向）から視て、前記第２電極端子（６０）の面積は、前記第１電極端子（５０）の面積よりも大きい
半導体素子（３０）。
素子表面（３１）と、前記素子表面（３１）とは反対側を向く素子裏面（３２）と、
前記素子表面（３１）に形成された第１電極（４４Ａ）および第２電極（４４Ｂ）と、
前記第１電極（４４Ａ）に接する複数の第１電極端子（５０）と、
前記第２電極（４４Ｂ）に接する複数の第２電極端子（６０）と、
複数の前記第１電極端子（５０）が配置された第１領域（３１Ａ）と、
複数の前記第２電極端子（６０）が配置された第２領域（３１Ｂ）と、
を備え、
前記第２領域（３１Ｂ）における単位面積当たりの前記第２電極端子（６０）の数は、前記第１領域（３１Ａ）における単位面積当たりの前記第１電極端子（５０）の数よりも少なく、
前記素子表面（３１）に対して垂直な方向である厚さ方向（Ｚ方向）から視て、前記第２電極端子（６０）の面積は、前記第１電極端子（５０）の面積よりも大きい
半導体素子（３０）。
【0157】
［付記２］
前記第１領域（３１Ａ）は、互いに直列接続された第１トランジスタおよび第２トランジスタが形成された領域であり、
前記第２領域（３１Ｂ）は、前記第１トランジスタおよび前記第２トランジスタを制御する制御回路が形成された領域であり、
前記複数の第１電極端子（５０）は、前記第１トランジスタおよび前記第２トランジスタと電気的に接続されており、
前記複数の第２電極端子（６０）は、前記制御回路に電気的に接続されている
付記１に記載の半導体素子。
前記第１領域（３１Ａ）は、互いに直列接続された第１トランジスタおよび第２トランジスタが形成された領域であり、
前記第２領域（３１Ｂ）は、前記第１トランジスタおよび前記第２トランジスタを制御する制御回路が形成された領域であり、
前記複数の第１電極端子（５０）は、前記第１トランジスタおよび前記第２トランジスタと電気的に接続されており、
前記複数の第２電極端子（６０）は、前記制御回路に電気的に接続されている
付記１に記載の半導体素子。
【0158】
［付記３］
前記厚さ方向（Ｚ方向）から視た前記第２電極端子（６０）の形状は、前記厚さ方向（Ｚ方向）から視た前記第１電極端子（５０）の形状とは異なり、
前記厚さ方向（Ｚ方向）から視た前記第１電極端子（５０）の形状は、円形状である
付記１または２に記載の半導体素子。
前記厚さ方向（Ｚ方向）から視た前記第２電極端子（６０）の形状は、前記厚さ方向（Ｚ方向）から視た前記第１電極端子（５０）の形状とは異なり、
前記厚さ方向（Ｚ方向）から視た前記第１電極端子（５０）の形状は、円形状である
付記１または２に記載の半導体素子。
【0159】
［付記４］
前記厚さ方向（Ｚ方向）から視た前記第２電極端子（６０）の形状は、矩形状である
付記３に記載の半導体素子。
前記厚さ方向（Ｚ方向）から視た前記第２電極端子（６０）の形状は、矩形状である
付記３に記載の半導体素子。
【0160】
［付記５］
前記第１電極端子（５０）は、前記第１電極（４４Ａ）と接する第１シード層（５２）と、前記第１シード層（５２）に積層された第１めっき層（５３）と、を含み、
前記第２電極端子（６０）は、前記第２電極（４４Ｂ）と接する第２シード層（６２）と、前記第２シード層（６２）に積層された第２めっき層（６３）と、を含む
付記１～４のいずれか１つに記載の半導体素子。
前記第１電極端子（５０）は、前記第１電極（４４Ａ）と接する第１シード層（５２）と、前記第１シード層（５２）に積層された第１めっき層（５３）と、を含み、
前記第２電極端子（６０）は、前記第２電極（４４Ｂ）と接する第２シード層（６２）と、前記第２シード層（６２）に積層された第２めっき層（６３）と、を含む
付記１～４のいずれか１つに記載の半導体素子。
【0161】
［付記６］
前記第１シード層（５２）の厚さ（Ｔ１）と前記第２シード層（６２）との厚さ（Ｔ２）は互いに等しい
付記５に記載の半導体素子。
前記第１シード層（５２）の厚さ（Ｔ１）と前記第２シード層（６２）との厚さ（Ｔ２）は互いに等しい
付記５に記載の半導体素子。
【0162】
［付記７］
素子表面（３１）と、前記素子表面（３１）とは反対側を向く素子裏面（３２）と、
前記素子表面（３１）に形成された第１電極（４４Ａ）および第２電極（４４Ｂ）と、
前記第１電極（４４Ａ）に接する複数の第１電極端子（５０）と、
前記第２電極（４４Ｂ）に接する複数の第２電極端子（６０）と、
複数の前記第１電極端子（５０）が配置された第１領域（３１Ａ）と、
複数の前記第２電極端子（６０）が配置された第２領域（３１Ｂ）と、
を備え、
前記第２領域（３１Ｂ）における単位面積当たりの前記第２電極端子（６０）の数は、前記第１領域（３１Ａ）における単位面積当たりの前記第１電極端子（５０）の数よりも少なく、
前記第２領域（３１Ｂ）には、ダミー端子（９０）が設けられている
半導体素子（３０）。
素子表面（３１）と、前記素子表面（３１）とは反対側を向く素子裏面（３２）と、
前記素子表面（３１）に形成された第１電極（４４Ａ）および第２電極（４４Ｂ）と、
前記第１電極（４４Ａ）に接する複数の第１電極端子（５０）と、
前記第２電極（４４Ｂ）に接する複数の第２電極端子（６０）と、
複数の前記第１電極端子（５０）が配置された第１領域（３１Ａ）と、
複数の前記第２電極端子（６０）が配置された第２領域（３１Ｂ）と、
を備え、
前記第２領域（３１Ｂ）における単位面積当たりの前記第２電極端子（６０）の数は、前記第１領域（３１Ａ）における単位面積当たりの前記第１電極端子（５０）の数よりも少なく、
前記第２領域（３１Ｂ）には、ダミー端子（９０）が設けられている
半導体素子（３０）。
【0163】
［付記８］
前記ダミー端子（９０）は、前記第１電極端子（５０）よりも前記第２電極端子（６０）寄りに配置されている
付記７に記載の半導体素子。
前記ダミー端子（９０）は、前記第１電極端子（５０）よりも前記第２電極端子（６０）寄りに配置されている
付記７に記載の半導体素子。
【0164】
［付記９］
前記半導体素子（３０）の厚さ方向（Ｚ方向）から視て前記第２電極端子（６０）は、前記第１電極端子（５０）に対して第１方向（Ｘ方向）に離隔して配置されており、
前記素子表面（３１）のうち前記第２領域（３１Ｂ）に形成された第３電極（４４Ｃ）をさらに備え、
前記第３電極（４４Ｃ）は、前記第１電極（４４Ａ）と前記第２電極（４４Ｂ）との前記第１方向（Ｘ方向）の間における前記第２電極（４４Ｂ）寄りに設けられ、
前記ダミー端子（９０）は、前記第３電極（４４Ｃ）に接している
付記７または８に記載の半導体素子。
前記半導体素子（３０）の厚さ方向（Ｚ方向）から視て前記第２電極端子（６０）は、前記第１電極端子（５０）に対して第１方向（Ｘ方向）に離隔して配置されており、
前記素子表面（３１）のうち前記第２領域（３１Ｂ）に形成された第３電極（４４Ｃ）をさらに備え、
前記第３電極（４４Ｃ）は、前記第１電極（４４Ａ）と前記第２電極（４４Ｂ）との前記第１方向（Ｘ方向）の間における前記第２電極（４４Ｂ）寄りに設けられ、
前記ダミー端子（９０）は、前記第３電極（４４Ｃ）に接している
付記７または８に記載の半導体素子。
【0165】
［付記１０］
前記ダミー端子（９０）の高さ寸法（Ｈ３）は、前記第２電極端子（６０）の高さ寸法（Ｈ２）よりも小さい
付記７～９のいずれか１つに記載の半導体素子。
前記ダミー端子（９０）の高さ寸法（Ｈ３）は、前記第２電極端子（６０）の高さ寸法（Ｈ２）よりも小さい
付記７～９のいずれか１つに記載の半導体素子。
【0166】
［付記１１］
前記ダミー端子（９０）の高さ寸法（Ｈ３）は、前記第１電極端子（５０）の高さ寸法（Ｈ１）よりも小さい
付記７～１０のいずれか１つに記載の半導体素子。
前記ダミー端子（９０）の高さ寸法（Ｈ３）は、前記第１電極端子（５０）の高さ寸法（Ｈ１）よりも小さい
付記７～１０のいずれか１つに記載の半導体素子。
【0167】
［付記１２］
前記素子表面（３１）には、第１開口部（４５Ａ）および第２開口部（４５Ｂ）を有する絶縁層（４５）が形成されており、
前記第１電極端子（５０）は、前記第１開口部（４５Ａ）において前記第１電極（４４Ａ）と電気的に接続されており、
前記第２電極端子（６０）は、前記第２開口部（４５Ｂ）において前記第２電極（４４Ｂ）と電気的に接続されており、
前記ダミー端子（９０）は、前記絶縁層（４５）上に設けられており、
前記半導体素子（３０）の厚さ方向（Ｚ方向）から視た前記ダミー端子（９０）の面積は、前記厚さ方向（Ｚ方向）から視た前記第１電極端子（５０）の面積よりも大きい
付記７または８に記載の半導体素子。
前記素子表面（３１）には、第１開口部（４５Ａ）および第２開口部（４５Ｂ）を有する絶縁層（４５）が形成されており、
前記第１電極端子（５０）は、前記第１開口部（４５Ａ）において前記第１電極（４４Ａ）と電気的に接続されており、
前記第２電極端子（６０）は、前記第２開口部（４５Ｂ）において前記第２電極（４４Ｂ）と電気的に接続されており、
前記ダミー端子（９０）は、前記絶縁層（４５）上に設けられており、
前記半導体素子（３０）の厚さ方向（Ｚ方向）から視た前記ダミー端子（９０）の面積は、前記厚さ方向（Ｚ方向）から視た前記第１電極端子（５０）の面積よりも大きい
付記７または８に記載の半導体素子。
【0168】
［付記１３］
前記ダミー端子（９０）の高さ寸法（Ｈ３）は、前記第２電極端子（６０）の高さ寸法（Ｈ２）と等しい
付記１２に記載の半導体素子。
前記ダミー端子（９０）の高さ寸法（Ｈ３）は、前記第２電極端子（６０）の高さ寸法（Ｈ２）と等しい
付記１２に記載の半導体素子。
【0169】
［付記１４］
前記半導体素子（３０）の厚さ方向（Ｚ方向）から視て前記第２電極端子（６０）は、前記第１電極端子（５０）に対して第１方向（Ｘ方向）に離隔して配置されており、
前記厚さ方向（Ｚ方向）から視て前記第１方向（Ｘ方向）と直交する方向を第２方向（Ｙ方向）として、
複数の前記第２電極端子（６０）は、前記第２方向（Ｙ方向）に互いに離隔して配列されており、
前記ダミー端子（９０）は、前記第２方向（Ｙ方向）に互いに離隔して複数設けられている
付記７～１３のいずれか１つに記載の半導体素子。
前記半導体素子（３０）の厚さ方向（Ｚ方向）から視て前記第２電極端子（６０）は、前記第１電極端子（５０）に対して第１方向（Ｘ方向）に離隔して配置されており、
前記厚さ方向（Ｚ方向）から視て前記第１方向（Ｘ方向）と直交する方向を第２方向（Ｙ方向）として、
複数の前記第２電極端子（６０）は、前記第２方向（Ｙ方向）に互いに離隔して配列されており、
前記ダミー端子（９０）は、前記第２方向（Ｙ方向）に互いに離隔して複数設けられている
付記７～１３のいずれか１つに記載の半導体素子。
【0170】
［付記１５］
前記ダミー端子（９０）は、前記半導体素子（３０）の厚さ方向（Ｚ方向）から視て前記第２電極端子（６０）を囲うように複数設けられている
付記７～１３のいずれか１つに記載の半導体素子。
前記ダミー端子（９０）は、前記半導体素子（３０）の厚さ方向（Ｚ方向）から視て前記第２電極端子（６０）を囲うように複数設けられている
付記７～１３のいずれか１つに記載の半導体素子。
【0171】
［付記１６］
前記半導体素子（３０）の厚さ方向（Ｚ方向）から視た前記ダミー端子（９０）の形状は、矩形状である
付記７～１５のいずれか１つに記載の半導体素子。
前記半導体素子（３０）の厚さ方向（Ｚ方向）から視た前記ダミー端子（９０）の形状は、矩形状である
付記７～１５のいずれか１つに記載の半導体素子。
【0172】
［付記１７］
前記第１電極端子（５０）は、前記第１電極（４４Ａ）と接する第１シード層（５２）と、前記第１シード層（５２）に積層された第１めっき層（５３）と、を含み、
前記第２電極端子（６０）は、前記第２電極（４４Ｂ）と接する第２シード層（６２）と、前記第２シード層（６２）に積層された第２めっき層（６３）と、を含み、
前記ダミー端子（９０）は、前記第３電極（４４Ｃ）と接する第３シード層（９２）と、前記第３シード層（９２）に積層された第３めっき層（９３）と、を含む
付記９に記載の半導体素子。
前記第１電極端子（５０）は、前記第１電極（４４Ａ）と接する第１シード層（５２）と、前記第１シード層（５２）に積層された第１めっき層（５３）と、を含み、
前記第２電極端子（６０）は、前記第２電極（４４Ｂ）と接する第２シード層（６２）と、前記第２シード層（６２）に積層された第２めっき層（６３）と、を含み、
前記ダミー端子（９０）は、前記第３電極（４４Ｃ）と接する第３シード層（９２）と、前記第３シード層（９２）に積層された第３めっき層（９３）と、を含む
付記９に記載の半導体素子。
【0173】
［付記１８］
基板表面（１０１）を有し、前記基板表面（１０１）に複数の第１表面配線（１１１）および複数の第２表面配線（１１２）が形成された基板（１００）と、
前記複数の第１表面配線（１１１）および前記複数の第２表面配線（１１２）の双方に実装された付記１～１７のいずれか１つに記載の半導体素子（３０）と、
前記半導体素子（３０）を封止する封止樹脂（８０）と、
を備え、
前記複数の第１電極端子（５０）は、前記複数の第１表面配線（１１１）に個別に電気的に接続され、
前記複数の第２電極端子（６０）は、前記複数の第２表面配線（１１２）に個別に電気的に接続されている
半導体装置（１０）。
基板表面（１０１）を有し、前記基板表面（１０１）に複数の第１表面配線（１１１）および複数の第２表面配線（１１２）が形成された基板（１００）と、
前記複数の第１表面配線（１１１）および前記複数の第２表面配線（１１２）の双方に実装された付記１～１７のいずれか１つに記載の半導体素子（３０）と、
前記半導体素子（３０）を封止する封止樹脂（８０）と、
を備え、
前記複数の第１電極端子（５０）は、前記複数の第１表面配線（１１１）に個別に電気的に接続され、
前記複数の第２電極端子（６０）は、前記複数の第２表面配線（１１２）に個別に電気的に接続されている
半導体装置（１０）。
【0174】
［付記１９］
複数の第１リード（２１）および複数の第２リード（２２）と、
前記複数の第１リード（２１）および前記複数の第２リード（２２）の双方に実装された付記１～１７のいずれか１つに記載の半導体素子（３０）と、
前記半導体素子（３０）を封止する封止樹脂（８０）と、
を備え、
前記複数の第１電極端子（５０）は、前記複数の第１リード（２１）に個別に電気的に接続され、
前記複数の第２電極端子（６０）は、前記複数の第２リード（２２）に個別に電気的に接続されている
半導体装置（１０）。
複数の第１リード（２１）および複数の第２リード（２２）と、
前記複数の第１リード（２１）および前記複数の第２リード（２２）の双方に実装された付記１～１７のいずれか１つに記載の半導体素子（３０）と、
前記半導体素子（３０）を封止する封止樹脂（８０）と、
を備え、
前記複数の第１電極端子（５０）は、前記複数の第１リード（２１）に個別に電気的に接続され、
前記複数の第２電極端子（６０）は、前記複数の第２リード（２２）に個別に電気的に接続されている
半導体装置（１０）。
【0175】
［付記２０］
前記半導体素子（３０）は、前記第２領域（３１Ｂ）に形成されたダミー端子（９０）を備え、
前記ダミー端子（９０）は、前記複数の第１表面配線（１１１）および前記複数の第２表面配線（１１２）と絶縁されている
付記１８に記載の半導体装置。
前記半導体素子（３０）は、前記第２領域（３１Ｂ）に形成されたダミー端子（９０）を備え、
前記ダミー端子（９０）は、前記複数の第１表面配線（１１１）および前記複数の第２表面配線（１１２）と絶縁されている
付記１８に記載の半導体装置。
【0176】
［付記２１］
前記半導体素子（３０）は、前記第２領域（３１Ｂ）に形成されたダミー端子（９０）を備え、
前記ダミー端子（９０）は、前記複数の第１リード（２１）および前記複数の第２リード（２２）と絶縁されている
付記１９に記載の半導体装置。
前記半導体素子（３０）は、前記第２領域（３１Ｂ）に形成されたダミー端子（９０）を備え、
前記ダミー端子（９０）は、前記複数の第１リード（２１）および前記複数の第２リード（２２）と絶縁されている
付記１９に記載の半導体装置。
【0177】
［付記２２］
前記厚さ方向（Ｚ方向）から視た前記第２電極端子（６０）の形状は、前記厚さ方向（Ｚ方向）から視た前記第１電極端子（５０）の形状とは異なる
付記１に記載の半導体素子。
前記厚さ方向（Ｚ方向）から視た前記第２電極端子（６０）の形状は、前記厚さ方向（Ｚ方向）から視た前記第１電極端子（５０）の形状とは異なる
付記１に記載の半導体素子。
【0178】
［付記２３］
前記厚さ方向（Ｚ方向）から視た前記第２電極端子（６０）の形状は、矩形状である
付記２２に記載の半導体素子。
前記厚さ方向（Ｚ方向）から視た前記第２電極端子（６０）の形状は、矩形状である
付記２２に記載の半導体素子。
【0179】
［付記２４］
前記厚さ方向（Ｚ方向）から視た前記第１電極端子（５０）の形状は、円形状である
付記２２または２３に記載の半導体素子。
前記厚さ方向（Ｚ方向）から視た前記第１電極端子（５０）の形状は、円形状である
付記２２または２３に記載の半導体素子。
【0180】
［付記２５］
前記第２領域（３１Ｂ）に形成されたダミー端子（９０）をさらに備え、
前記厚さ方向（Ｚ方向）から視た前記ダミー端子（９０）の形状は、矩形状である
付記２２～２４のいずれか１つに記載の半導体素子。
前記第２領域（３１Ｂ）に形成されたダミー端子（９０）をさらに備え、
前記厚さ方向（Ｚ方向）から視た前記ダミー端子（９０）の形状は、矩形状である
付記２２～２４のいずれか１つに記載の半導体素子。
【0181】
［付記２６］
前記第２領域（３１Ｂ）に形成されたダミー端子（９０）をさらに備え、
前記厚さ方向（Ｚ方向）から視た前記ダミー端子（９０）の形状は、円形状である
付記２２～２４のいずれか１つに記載の半導体素子。
前記第２領域（３１Ｂ）に形成されたダミー端子（９０）をさらに備え、
前記厚さ方向（Ｚ方向）から視た前記ダミー端子（９０）の形状は、円形状である
付記２２～２４のいずれか１つに記載の半導体素子。
【0182】
［付記２７］
前記厚さ方向（Ｚ方向）から視た前記第２電極端子（６０）の形状は、前記厚さ方向（Ｚ方向）から視た前記第１電極端子（５０）の形状と同じである
付記１に記載の半導体素子。
前記厚さ方向（Ｚ方向）から視た前記第２電極端子（６０）の形状は、前記厚さ方向（Ｚ方向）から視た前記第１電極端子（５０）の形状と同じである
付記１に記載の半導体素子。
【0183】
［付記２８］
前記厚さ方向（Ｚ方向）から視た前記第１電極端子（５０）および前記第２電極端子（６０）の形状は、円形状である
付記２７に記載の半導体素子。
前記厚さ方向（Ｚ方向）から視た前記第１電極端子（５０）および前記第２電極端子（６０）の形状は、円形状である
付記２７に記載の半導体素子。
【0184】
［付記２９］
前記第２領域（３１Ｂ）に形成されたダミー端子（９０）をさらに備え、
前記厚さ方向（Ｚ方向）から視た前記ダミー端子（９０）の形状は、矩形状である
付記２７または２８に記載の半導体素子。
前記第２領域（３１Ｂ）に形成されたダミー端子（９０）をさらに備え、
前記厚さ方向（Ｚ方向）から視た前記ダミー端子（９０）の形状は、矩形状である
付記２７または２８に記載の半導体素子。
【0185】
［付記３０］
前記第２領域（３１Ｂ）に形成されたダミー端子（９０）をさらに備え、
前記厚さ方向（Ｚ方向）から視た前記ダミー端子（９０）の形状は、円形状である
付記２７または２８に記載の半導体素子。
前記第２領域（３１Ｂ）に形成されたダミー端子（９０）をさらに備え、
前記厚さ方向（Ｚ方向）から視た前記ダミー端子（９０）の形状は、円形状である
付記２７または２８に記載の半導体素子。
【0186】
［付記３１］
前記ダミー端子（９０）は、前記素子表面（３１）上に設けられており、
前記半導体素子（３０）の厚さ方向（Ｚ方向）から視た前記ダミー端子（９０）の面積は、前記厚さ方向（Ｚ方向）から視た前記第１電極端子（５０）の面積よりも大きい
付記７または８に記載の半導体素子。
前記ダミー端子（９０）は、前記素子表面（３１）上に設けられており、
前記半導体素子（３０）の厚さ方向（Ｚ方向）から視た前記ダミー端子（９０）の面積は、前記厚さ方向（Ｚ方向）から視た前記第１電極端子（５０）の面積よりも大きい
付記７または８に記載の半導体素子。
【0187】
以上の説明は単に例示である。本開示の技術を説明する目的のために列挙された構成要素および方法（製造プロセス）以外に、より多くの考えられる組み合わせおよび置換が可能であることを当業者は認識し得る。本開示は、特許請求の範囲を含む本開示の範囲内に含まれる全ての代替、変形、および変更を包含することが意図される。
【符号の説明】
【0188】
１０…半導体装置
１１…装置表面
１２…装置裏面
１３～１６…装置側面
２１，２１Ａ～２１Ｃ…第１リード
２１Ｓ…第１リード表面
２１Ｒ…第１リード裏面
２１ＢＡ…突出部
２２，２２Ａ～２２Ｈ…第２リード
２２Ｓ…第２リード表面
２２Ｒ…第２リード裏面
２３…第３リード
２３Ｓ…第３リード表面
２３Ｒ…第３リード裏面
３０…半導体素子
３１…素子表面
３１Ａ…第１領域
３１Ｂ…第２領域
３２…素子裏面
３３～３６…素子側面
４１…半導体基板
４１Ａ…基板表面
４１Ｂ…基板裏面
４２…半導体層
４２Ａ…スイッチング回路
４２Ｂ…制御回路
４３…パッシベーション膜
４４Ａ，４４ＡＡ～４４ＡＣ…第１電極
４４Ｂ，４４ＢＡ，４４ＢＢ…第２電極
４４Ｃ…第３電極
４４Ｐ…第１金属層
４４Ｑ…第２金属層
４４Ｒ…第３金属層
４５…絶縁層
４５Ａ～４５Ｃ…第１～第３開口部
５０，５０Ａ～５０Ｃ…第１電極端子
５１…第１ピラー部
５２…第１シード層
５３…第１めっき層
５４…第１表面側めっき層
５５…第１凹部
５６…先端面
５７…第１はんだ部
６０，６０Ａ～６０Ｈ…第２電極端子
６１…第２ピラー部
６２…第２シード層
６３…第２めっき層
６４…第２表面側めっき層
６５…第２凹部
６６…先端面
６７…第２はんだ部
７０Ａ…第１めっき層
７０Ｂ…第２めっき層
７０Ｃ…第３めっき層
７１…第１層
７２…第２層
７３…第３層
８０…封止樹脂
８１…封止表面
８３～８６…封止側面
９０…ダミー端子
９１…第３ピラー部
９２…第３シード層
９３…第３めっき層
９４…第３表面側めっき層
９５…第３凹部
９６…先端面
９７…第３はんだ部
１００…基板
１０１…基板表面
１０２…基板裏面
１１１…第１表面配線
１１２…第２表面配線
１１３…第１裏面配線
１１４…第２裏面配線
１１５…第１貫通配線
１１６…第２貫通配線
Ｈ１…第１電極端子の高さ寸法
Ｈ２…第２電極端子の高さ寸法
Ｈ３…ダミー端子の高さ寸法
ＨＤ…第２電極端子の高さ寸法と第１電極端子の高さ寸法との差
Ｔ１…第１シード層の厚さ
Ｔ２…第２シード層の厚さ
Ｔ３…第１めっき層の厚さ
Ｔ４…第２めっき層の厚さ
Ｔ５…第１表面側めっき層の厚さ
Ｔ６…第２表面側めっき層の厚さ
Ｔ７…第３シード層の厚さ
Ｔ８…第３めっき層の厚さ
Ｔ９…第３表面側めっき層の厚さ
Ｄ１…第１電極端子と第２電極端子とのＸ方向の間の距離
Ｄ２，Ｄ３…Ｘ方向に隣り合う第１電極端子間の距離
１１…装置表面
１２…装置裏面
１３～１６…装置側面
２１，２１Ａ～２１Ｃ…第１リード
２１Ｓ…第１リード表面
２１Ｒ…第１リード裏面
２１ＢＡ…突出部
２２，２２Ａ～２２Ｈ…第２リード
２２Ｓ…第２リード表面
２２Ｒ…第２リード裏面
２３…第３リード
２３Ｓ…第３リード表面
２３Ｒ…第３リード裏面
３０…半導体素子
３１…素子表面
３１Ａ…第１領域
３１Ｂ…第２領域
３２…素子裏面
３３～３６…素子側面
４１…半導体基板
４１Ａ…基板表面
４１Ｂ…基板裏面
４２…半導体層
４２Ａ…スイッチング回路
４２Ｂ…制御回路
４３…パッシベーション膜
４４Ａ，４４ＡＡ～４４ＡＣ…第１電極
４４Ｂ，４４ＢＡ，４４ＢＢ…第２電極
４４Ｃ…第３電極
４４Ｐ…第１金属層
４４Ｑ…第２金属層
４４Ｒ…第３金属層
４５…絶縁層
４５Ａ～４５Ｃ…第１～第３開口部
５０，５０Ａ～５０Ｃ…第１電極端子
５１…第１ピラー部
５２…第１シード層
５３…第１めっき層
５４…第１表面側めっき層
５５…第１凹部
５６…先端面
５７…第１はんだ部
６０，６０Ａ～６０Ｈ…第２電極端子
６１…第２ピラー部
６２…第２シード層
６３…第２めっき層
６４…第２表面側めっき層
６５…第２凹部
６６…先端面
６７…第２はんだ部
７０Ａ…第１めっき層
７０Ｂ…第２めっき層
７０Ｃ…第３めっき層
７１…第１層
７２…第２層
７３…第３層
８０…封止樹脂
８１…封止表面
８３～８６…封止側面
９０…ダミー端子
９１…第３ピラー部
９２…第３シード層
９３…第３めっき層
９４…第３表面側めっき層
９５…第３凹部
９６…先端面
９７…第３はんだ部
１００…基板
１０１…基板表面
１０２…基板裏面
１１１…第１表面配線
１１２…第２表面配線
１１３…第１裏面配線
１１４…第２裏面配線
１１５…第１貫通配線
１１６…第２貫通配線
Ｈ１…第１電極端子の高さ寸法
Ｈ２…第２電極端子の高さ寸法
Ｈ３…ダミー端子の高さ寸法
ＨＤ…第２電極端子の高さ寸法と第１電極端子の高さ寸法との差
Ｔ１…第１シード層の厚さ
Ｔ２…第２シード層の厚さ
Ｔ３…第１めっき層の厚さ
Ｔ４…第２めっき層の厚さ
Ｔ５…第１表面側めっき層の厚さ
Ｔ６…第２表面側めっき層の厚さ
Ｔ７…第３シード層の厚さ
Ｔ８…第３めっき層の厚さ
Ｔ９…第３表面側めっき層の厚さ
Ｄ１…第１電極端子と第２電極端子とのＸ方向の間の距離
Ｄ２，Ｄ３…Ｘ方向に隣り合う第１電極端子間の距離
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】