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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024178922
(43)【公開日】2024-12-25
(54)【発明の名称】集積回路素子及びその製造方法
(51)【国際特許分類】
H10B 12/00 20230101AFI20241218BHJP
H01L 21/8234 20060101ALI20241218BHJP
H01L 21/8238 20060101ALI20241218BHJP
H01L 21/822 20060101ALI20241218BHJP
【ＦＩ】
H10B12/00 671A
H10B12/00 801
H10B12/00 621Z
H01L27/088 H
H01L27/092 K
H01L27/06 102A
H01L27/04 C
【審査請求】未請求
【請求項の数】20
【出願形態】ＯＬ
(21)【出願番号】P 2024091131
(22)【出願日】2024-06-05
(31)【優先権主張番号】10-2023-0075551
(32)【優先日】2023-06-13
(33)【優先権主張国・地域又は機関】KR
(71)【出願人】
【識別番号】390019839
【氏名又は名称】三星電子株式会社
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】１２９，Ｓａｍｓｕｎｇ－ｒｏ，Ｙｅｏｎｇｔｏｎｇ－ｇｕ，Ｓｕｗｏｎ－ｓｉ，Ｇｙｅｏｎｇｇｉ－ｄｏ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ
(74)【代理人】
【識別番号】100107766
【弁理士】
【氏名又は名称】伊東 忠重
(74)【代理人】
【識別番号】100229448
【弁理士】
【氏名又は名称】中槇 利明
(72)【発明者】
【氏名】李 洋熙
(72)【発明者】
【氏名】朴 鐘▲ヒョク▼
(72)【発明者】
【氏名】朴 慧聖
(72)【発明者】
【氏名】姜 昇芝
(72)【発明者】
【氏名】金 成垠
(72)【発明者】
【氏名】李 東源
(72)【発明者】
【氏名】韓 珠▲ヨン▼
【テーマコード（参考）】
5F038
5F048
5F083
【Ｆターム（参考）】
5F038AC05
5F038AC07
5F038AC10
5F038AC15
5F048AA01
5F048AB01
5F048AC01
5F048AC10
5F048BA01
5F048BA14
5F048BB05
5F048BB12
5F048BD06
5F048BD07
5F048BF03
5F048BF06
5F048BF07
5F048BG13
5F048BG14
5F048CB01
5F048CB07
5F083AD06
5F083AD54
5F083AD69
5F083GA30
5F083JA38
5F083JA39
5F083JA40
5F083JA43
5F083JA44
5F083JA45
5F083KA01
5F083KA05
5F083LA12
5F083LA16
(57)【要約】
【課題】集積回路素子及びその製造方法を提供する。
【解決手段】メモリセル領域と、メモリセル領域の周辺に配置される周辺回路領域とを有する基板、メモリセル領域に配置される複数のセルトランジスタ、周辺回路領域に配置される周辺回路トランジスタ、複数のセルトランジスタ上に配置される下部電極、下部電極の表面上に配置される誘電膜、誘電膜上に配置される上部物質膜、及び上部物質膜上に配置される金属プレート膜を含むキャパシタ構造物、メモリセル領域において、金属プレート膜を覆い、周辺回路領域において、周辺回路トランジスタを覆う層間絶縁膜、並びにメモリセル領域と周辺回路領域との境界部分において、層間絶縁膜内部に配され、金属プレート膜の側壁と水平方向に離隔され、垂直方向に長く延長されるエッチング停止パターンを含む集積回路素子である。
【選択図】図３
【解決手段】メモリセル領域と、メモリセル領域の周辺に配置される周辺回路領域とを有する基板、メモリセル領域に配置される複数のセルトランジスタ、周辺回路領域に配置される周辺回路トランジスタ、複数のセルトランジスタ上に配置される下部電極、下部電極の表面上に配置される誘電膜、誘電膜上に配置される上部物質膜、及び上部物質膜上に配置される金属プレート膜を含むキャパシタ構造物、メモリセル領域において、金属プレート膜を覆い、周辺回路領域において、周辺回路トランジスタを覆う層間絶縁膜、並びにメモリセル領域と周辺回路領域との境界部分において、層間絶縁膜内部に配され、金属プレート膜の側壁と水平方向に離隔され、垂直方向に長く延長されるエッチング停止パターンを含む集積回路素子である。
【選択図】図３
【特許請求の範囲】
【請求項1】
メモリセル領域と、前記メモリセル領域の周辺に配置される周辺回路領域とを有する基板と、
前記メモリセル領域に配置される複数のセルトランジスタと、
前記周辺回路領域に配置される周辺回路トランジスタと、
前記複数のセルトランジスタ上に配置される下部電極、前記下部電極の表面上に配置される誘電膜、前記誘電膜上に配置される上部物質膜、及び前記上部物質膜上に配置される金属プレート膜を含むキャパシタ構造物と、
前記メモリセル領域において、前記金属プレート膜を覆い、前記周辺回路領域において、前記周辺回路トランジスタを覆う層間絶縁膜と、
前記メモリセル領域と前記周辺回路領域との境界部分において、前記層間絶縁膜内部に配され、前記金属プレート膜の側壁と水平方向に離隔され、垂直方向に長く延長されるエッチング停止パターンと、を含むことを特徴とする集積回路素子。
前記メモリセル領域に配置される複数のセルトランジスタと、
前記周辺回路領域に配置される周辺回路トランジスタと、
前記複数のセルトランジスタ上に配置される下部電極、前記下部電極の表面上に配置される誘電膜、前記誘電膜上に配置される上部物質膜、及び前記上部物質膜上に配置される金属プレート膜を含むキャパシタ構造物と、
前記メモリセル領域において、前記金属プレート膜を覆い、前記周辺回路領域において、前記周辺回路トランジスタを覆う層間絶縁膜と、
前記メモリセル領域と前記周辺回路領域との境界部分において、前記層間絶縁膜内部に配され、前記金属プレート膜の側壁と水平方向に離隔され、垂直方向に長く延長されるエッチング停止パターンと、を含むことを特徴とする集積回路素子。
【請求項2】
前記エッチング停止パターンの最上面のレベルは、前記金属プレート膜の最上面のレベルよりも高く、
前記エッチング停止パターンの最下面のレベルは、前記金属プレート膜の最下面のレベルよりも高く、
前記エッチング停止パターンの最上面のレベルは、前記層間絶縁膜の最上面のレベルよりも低いことを特徴とする請求項１に記載の集積回路素子。
前記エッチング停止パターンの最下面のレベルは、前記金属プレート膜の最下面のレベルよりも高く、
前記エッチング停止パターンの最上面のレベルは、前記層間絶縁膜の最上面のレベルよりも低いことを特徴とする請求項１に記載の集積回路素子。
【請求項3】
前記水平方向において、前記エッチング停止パターンの側壁は、前記金属プレート膜の側壁と互いに対向するように配され、
前記垂直方向において、前記エッチング停止パターンは、前記金属プレート膜とオーバーラップされるように配置されることを特徴とする請求項１に記載の集積回路素子。
前記垂直方向において、前記エッチング停止パターンは、前記金属プレート膜とオーバーラップされるように配置されることを特徴とする請求項１に記載の集積回路素子。
【請求項4】
前記エッチング停止パターンは、前記層間絶縁膜によって完全に取り囲まれることを特徴とする請求項１に記載の集積回路素子。
【請求項5】
前記メモリセル領域において、前記層間絶縁膜を貫通し、前記金属プレート膜に連結される金属コンタクトと、
前記周辺回路領域において、前記層間絶縁膜を貫通し、前記周辺回路トランジスタに連結される周辺回路コンタクトと、をさらに含むことを特徴とする請求項１に記載の集積回路素子。
前記周辺回路領域において、前記層間絶縁膜を貫通し、前記周辺回路トランジスタに連結される周辺回路コンタクトと、をさらに含むことを特徴とする請求項１に記載の集積回路素子。
【請求項6】
前記金属コンタクトの最下面のレベルは、前記エッチング停止パターンの最上面のレベルよりも低く、
前記周辺回路コンタクトの最下面のレベルは、前記エッチング停止パターンの最下面のレベルよりも低いことを特徴とする請求項５に記載の集積回路素子。
前記周辺回路コンタクトの最下面のレベルは、前記エッチング停止パターンの最下面のレベルよりも低いことを特徴とする請求項５に記載の集積回路素子。
【請求項7】
前記周辺回路コンタクトの前記垂直方向に沿う長さは、前記金属プレート膜の前記垂直方向に沿う長さよりも長いことを特徴とする請求項５に記載の集積回路素子。
【請求項8】
前記上部物質膜及び前記金属プレート膜は、前記キャパシタ構造物の上部電極であり、前記上部物質膜は、シリコンゲルマニウム膜を含み、前記金属プレート膜は、タングステンを含むことを特徴とする請求項１に記載の集積回路素子。
【請求項9】
前記エッチング停止パターンは、前記層間絶縁膜に対し、エッチング選択比を有する物質によって構成されることを特徴とする請求項１に記載の集積回路素子。
【請求項10】
前記層間絶縁膜は、シリコン酸化物を含み、
前記エッチング停止パターンは、非晶質シリコン、シリコン窒化物、シリコン酸窒化物、シリコン炭窒化物及びシリコンゲルマニウムのうちから選択される少なくとも一つを含むことを特徴とする請求項９に記載の集積回路素子。
前記エッチング停止パターンは、非晶質シリコン、シリコン窒化物、シリコン酸窒化物、シリコン炭窒化物及びシリコンゲルマニウムのうちから選択される少なくとも一つを含むことを特徴とする請求項９に記載の集積回路素子。
【請求項11】
メモリセル領域と、前記メモリセル領域の周辺に配置される周辺回路領域とを有する基板と、
前記メモリセル領域に配置される複数のセルトランジスタと、
前記周辺回路領域に配置される周辺回路トランジスタと、
前記複数のセルトランジスタ上に配置される下部電極、前記下部電極の表面上に配置される誘電膜、前記誘電膜上に配置される上部物質膜、及び前記上部物質膜上に配置される金属プレート膜を含むキャパシタ構造物と、
前記メモリセル領域において、前記金属プレート膜を覆い、前記周辺回路領域において、前記周辺回路トランジスタを覆う層間絶縁膜と、
前記メモリセル領域と前記周辺回路領域との境界部分において、前記層間絶縁膜内部に配され、前記金属プレート膜の側壁と水平方向に離隔され、垂直方向に長く延長される第１エッチング停止パターンと、
前記メモリセル領域において、前記層間絶縁膜上に配され、前記金属プレート膜の最上面と前記垂直方向に離隔され、前記水平方向に長く延長される第２エッチング停止パターンと、を含むことを特徴とする集積回路素子。
前記メモリセル領域に配置される複数のセルトランジスタと、
前記周辺回路領域に配置される周辺回路トランジスタと、
前記複数のセルトランジスタ上に配置される下部電極、前記下部電極の表面上に配置される誘電膜、前記誘電膜上に配置される上部物質膜、及び前記上部物質膜上に配置される金属プレート膜を含むキャパシタ構造物と、
前記メモリセル領域において、前記金属プレート膜を覆い、前記周辺回路領域において、前記周辺回路トランジスタを覆う層間絶縁膜と、
前記メモリセル領域と前記周辺回路領域との境界部分において、前記層間絶縁膜内部に配され、前記金属プレート膜の側壁と水平方向に離隔され、垂直方向に長く延長される第１エッチング停止パターンと、
前記メモリセル領域において、前記層間絶縁膜上に配され、前記金属プレート膜の最上面と前記垂直方向に離隔され、前記水平方向に長く延長される第２エッチング停止パターンと、を含むことを特徴とする集積回路素子。
【請求項12】
前記第１エッチング停止パターンと前記第２エッチング停止パターンは、互いに異なる垂直レベルにおいて互いに離隔されて配され、
前記水平方向において、前記第１エッチング停止パターンの側壁は、前記金属プレート膜の側壁と互いに対向するように配され、
前記垂直方向において、前記第２エッチング停止パターンの下面は、前記金属プレート膜の最上面と互いに対向するように配置されることを特徴とする請求項１１に記載の集積回路素子。
前記水平方向において、前記第１エッチング停止パターンの側壁は、前記金属プレート膜の側壁と互いに対向するように配され、
前記垂直方向において、前記第２エッチング停止パターンの下面は、前記金属プレート膜の最上面と互いに対向するように配置されることを特徴とする請求項１１に記載の集積回路素子。
【請求項13】
前記メモリセル領域において、前記第２エッチング停止パターン及び前記層間絶縁膜を貫通し、前記金属プレート膜に連結される金属コンタクトと、
前記周辺回路領域において、前記層間絶縁膜を貫通し、前記周辺回路トランジスタに連結される周辺回路コンタクトと、をさらに含むことを特徴とする請求項１１に記載の集積回路素子。
前記周辺回路領域において、前記層間絶縁膜を貫通し、前記周辺回路トランジスタに連結される周辺回路コンタクトと、をさらに含むことを特徴とする請求項１１に記載の集積回路素子。
【請求項14】
前記金属コンタクトの側壁は、前記第２エッチング停止パターン及び前記層間絶縁膜と接触し、
前記周辺回路コンタクトの側壁は、前記層間絶縁膜と接触するが、前記第２エッチング停止パターンと接触しないことを特徴とする請求項１３に記載の集積回路素子。
前記周辺回路コンタクトの側壁は、前記層間絶縁膜と接触するが、前記第２エッチング停止パターンと接触しないことを特徴とする請求項１３に記載の集積回路素子。
【請求項15】
前記層間絶縁膜は、シリコン酸化物を含み、
前記第１エッチング停止パターン及び前記第２エッチング停止パターンは、互いに同一物質を含み、
前記第１エッチング停止パターン及び前記第２エッチング停止パターンそれぞれは、非晶質シリコン、シリコン窒化物、シリコン酸窒化物、シリコン炭窒化物及びシリコンゲルマニウムのうちから選択される少なくとも一つを含むことを特徴とする請求項１１に記載の集積回路素子。
前記第１エッチング停止パターン及び前記第２エッチング停止パターンは、互いに同一物質を含み、
前記第１エッチング停止パターン及び前記第２エッチング停止パターンそれぞれは、非晶質シリコン、シリコン窒化物、シリコン酸窒化物、シリコン炭窒化物及びシリコンゲルマニウムのうちから選択される少なくとも一つを含むことを特徴とする請求項１１に記載の集積回路素子。
【請求項16】
メモリセル領域と、前記メモリセル領域の少なくとも一つの側に配置される周辺回路領域とを含む基板と、
前記メモリセル領域に配置される複数のセルトランジスタと、
前記周辺回路領域に配置される周辺回路トランジスタと、
前記複数のセルトランジスタ上に配置される下部電極、前記下部電極の表面上に配置される誘電膜、前記誘電膜上に配置される上部物質膜、及び前記上部物質膜上に配置される金属プレート膜を含むキャパシタ構造物と、
前記メモリセル領域において、前記金属プレート膜を覆い、前記周辺回路領域において、前記周辺回路トランジスタを覆う層間絶縁膜と、
前記メモリセル領域と前記周辺回路領域との境界部分において、前記層間絶縁膜内部に配され、前記金属プレート膜の側壁と水平方向に離隔され、垂直方向に長く延長される垂直エッチング停止パターンと、
前記メモリセル領域において、前記層間絶縁膜を貫通し、前記金属プレート膜に連結される金属コンタクトと、
前記周辺回路領域において、前記層間絶縁膜を貫通し、前記周辺回路トランジスタに連結される周辺回路コンタクトと、を含み、
前記垂直エッチング停止パターンは、前記層間絶縁膜に対し、エッチング選択比を有する物質によって構成されることを特徴とする集積回路素子。
前記メモリセル領域に配置される複数のセルトランジスタと、
前記周辺回路領域に配置される周辺回路トランジスタと、
前記複数のセルトランジスタ上に配置される下部電極、前記下部電極の表面上に配置される誘電膜、前記誘電膜上に配置される上部物質膜、及び前記上部物質膜上に配置される金属プレート膜を含むキャパシタ構造物と、
前記メモリセル領域において、前記金属プレート膜を覆い、前記周辺回路領域において、前記周辺回路トランジスタを覆う層間絶縁膜と、
前記メモリセル領域と前記周辺回路領域との境界部分において、前記層間絶縁膜内部に配され、前記金属プレート膜の側壁と水平方向に離隔され、垂直方向に長く延長される垂直エッチング停止パターンと、
前記メモリセル領域において、前記層間絶縁膜を貫通し、前記金属プレート膜に連結される金属コンタクトと、
前記周辺回路領域において、前記層間絶縁膜を貫通し、前記周辺回路トランジスタに連結される周辺回路コンタクトと、を含み、
前記垂直エッチング停止パターンは、前記層間絶縁膜に対し、エッチング選択比を有する物質によって構成されることを特徴とする集積回路素子。
【請求項17】
前記金属プレート膜の最上面のレベルは、前記垂直エッチング停止パターンの最上面のレベルよりも低く、
前記金属コンタクトの最下面のレベルは、前記垂直エッチング停止パターンの最上面のレベルよりも低く、
前記周辺回路コンタクトの最下面のレベルは、前記垂直エッチング停止パターンの最下面のレベルよりも低いことを特徴とする請求項１６に記載の集積回路素子。
前記金属コンタクトの最下面のレベルは、前記垂直エッチング停止パターンの最上面のレベルよりも低く、
前記周辺回路コンタクトの最下面のレベルは、前記垂直エッチング停止パターンの最下面のレベルよりも低いことを特徴とする請求項１６に記載の集積回路素子。
【請求項18】
前記メモリセル領域において、前記層間絶縁膜上に配され、前記金属プレート膜の最上面と前記垂直方向に離隔され、前記水平方向に長く延長される水平エッチング停止パターンをさらに含み、
前記水平エッチング停止パターンと前記垂直エッチング停止パターンは、互いに等しい物質を含むことを特徴とする請求項１６に記載の集積回路素子。
前記水平エッチング停止パターンと前記垂直エッチング停止パターンは、互いに等しい物質を含むことを特徴とする請求項１６に記載の集積回路素子。
【請求項19】
前記垂直エッチング停止パターンは、前記層間絶縁膜によって完全に取り囲まれるように位置し、
前記水平エッチング停止パターンは、前記層間絶縁膜上に配置されることを特徴とする請求項１８に記載の集積回路素子。
前記水平エッチング停止パターンは、前記層間絶縁膜上に配置されることを特徴とする請求項１８に記載の集積回路素子。
【請求項20】
前記上部物質膜は、シリコンゲルマニウム膜を含み、
前記金属プレート膜は、タングステンを含み、
前記層間絶縁膜は、シリコン酸化物を含み、
前記水平エッチング停止パターン及び前記垂直エッチング停止パターンそれぞれは、非晶質シリコン、シリコン窒化物、シリコン酸窒化物、シリコン炭窒化物及びシリコンゲルマニウムのうちから選択される少なくとも一つを含むことを特徴とする請求項１８に記載の集積回路素子。
前記金属プレート膜は、タングステンを含み、
前記層間絶縁膜は、シリコン酸化物を含み、
前記水平エッチング停止パターン及び前記垂直エッチング停止パターンそれぞれは、非晶質シリコン、シリコン窒化物、シリコン酸窒化物、シリコン炭窒化物及びシリコンゲルマニウムのうちから選択される少なくとも一つを含むことを特徴とする請求項１８に記載の集積回路素子。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、集積回路素子及びその製造方法に係り、さらに詳細には、キャパシタを含む集積回路素子及びその製造方法に関する。
【背景技術】
【0002】
最近、微細化された半導体工程技術の急速な発展により、集積回路素子の高集積化が加速化されるにつれ、単位セルの面積が低減されている。従って単位セル内において、キャパシタが占めることができる面積も低減されている。例えば、ＤＲＡＭ（dynamic random access
memory）のような集積回路素子は、集積度が高くなりながら、単位セルの面積は、狭くなる一方、必要な静電容量は、維持されるか、あるいは増大されている。それにより、キャパシタにおいて、空間的限界及びデザインルール（design rule）限界を克服し、キャパシタンスを向上させ、所望する電気的特性を維持しうる構造が必要な実情である。
memory）のような集積回路素子は、集積度が高くなりながら、単位セルの面積は、狭くなる一方、必要な静電容量は、維持されるか、あるいは増大されている。それにより、キャパシタにおいて、空間的限界及びデザインルール（design rule）限界を克服し、キャパシタンスを向上させ、所望する電気的特性を維持しうる構造が必要な実情である。
【発明の概要】
【発明が解決しようとする課題】
【0003】
本発明の技術的思想が解決しようとする課題は、上部物質膜及び金属プレート膜を上部電極として含むキャパシタ構造物において、該金属プレート膜の剥がれ不良を防止しうる集積回路素子及びその製造方法を提供することである。
【0004】
本発明の技術的思想が解決しようとする課題は、以上で言及された課題に制限されるものではなく、言及されていない他の課題は、以下の記載から、当業者に明確に理解されうるであろう。
【課題を解決するための手段】
【0005】
本発明の技術的思想による集積回路素子は、メモリセル領域と、前記メモリセル領域の周辺に配置される周辺回路領域とを有する基板；前記メモリセル領域に配置される複数のセルトランジスタ；前記周辺回路領域に配置される周辺回路トランジスタ；前記複数のセルトランジスタ上に配置される下部電極、前記下部電極の表面上に配置される誘電膜、前記誘電膜上に配置される上部物質膜、及び前記上部物質膜上に配置される金属プレート膜を含むキャパシタ構造物；前記メモリセル領域において、前記金属プレート膜を覆い、前記周辺回路領域において、前記周辺回路トランジスタを覆う層間絶縁膜；並びに前記メモリセル領域と前記周辺回路領域との境界部分において、前記層間絶縁膜内部に配され、前記金属プレート膜の側壁と水平方向に離隔され、垂直方向に長く延長されるエッチング停止パターン；を含む。
【0006】
本発明の技術的思想による集積回路素子は、メモリセル領域と、前記メモリセル領域の周辺に配置される周辺回路領域とを有する基板；前記メモリセル領域に配置される複数のセルトランジスタ；前記周辺回路領域に配置される周辺回路トランジスタ；前記複数のセルトランジスタ上に配置される下部電極、前記下部電極の表面上に配置される誘電膜、前記誘電膜上に配置される上部物質膜、及び前記上部物質膜上に配置される金属プレート膜を含むキャパシタ構造物；前記メモリセル領域において、前記金属プレート膜を覆い、前記周辺回路領域において、前記周辺回路トランジスタを覆う層間絶縁膜；前記メモリセル領域と前記周辺回路領域との境界部分において、前記層間絶縁膜内部に配され、前記金属プレート膜の側壁と水平方向に離隔され、垂直方向に長く延長される第１エッチング停止パターン；並びに前記メモリセル領域において、前記層間絶縁膜上に配され、前記金属プレート膜の最上面と前記垂直方向に離隔され、前記水平方向に長く延長される第２エッチング停止パターン；を含む。
【0007】
本発明の技術的思想による集積回路素子は、メモリセル領域と、前記メモリセル領域の少なくとも一側に配置される周辺回路領域とを含む基板；前記メモリセル領域に配置される複数のセルトランジスタ；前記周辺回路領域に配置される周辺回路トランジスタ；前記複数のセルトランジスタ上に配置される下部電極、前記下部電極の表面上に配置される誘電膜、前記誘電膜上に配置される上部物質膜、及び前記上部物質膜上に配置される金属プレート膜を含むキャパシタ構造物；前記メモリセル領域において、前記金属プレート膜を覆い、前記周辺回路領域において、前記周辺回路トランジスタを覆う層間絶縁膜；前記メモリセル領域と前記周辺回路領域との境界部分において、前記層間絶縁膜内部に配され、前記金属プレート膜の側壁と水平方向に離隔され、垂直方向に長く延長される垂直エッチング停止パターン；前記メモリセル領域において、前記層間絶縁膜を貫通し、前記金属プレート膜に連結される金属コンタクト；並びに前記周辺回路領域において、前記層間絶縁膜を貫通し、前記周辺回路トランジスタに連結される周辺回路コンタクト；を含み、前記垂直エッチング停止パターンは、前記層間絶縁膜に対し、エッチング選択比を有する物質によって構成される。
【0008】
本発明の技術的思想による集積回路素子の製造方法は、メモリセル領域と、前記メモリセル領域の周辺に配置される周辺回路領域とを有する基板を準備する段階と、前記メモリセル領域に複数のセルトランジスタを形成し、前記周辺回路領域に周辺回路トランジスタ、及び前記周辺回路トランジスタに連結されるコンタクトパッドを形成する段階と、前記複数のセルトランジスタ上に配置される下部電極、前記下部電極の表面上に配置される誘電膜、及び前記誘電膜上に配置される上部物質膜を順次に形成する段階と、前記メモリセル領域において、前記上部物質膜を覆い、前記周辺回路領域において、前記コンタクトパッドを覆うように、金属プレート膜をコンフォーマルに形成する段階と、前記金属プレート膜をコンフォーマルに覆う第１層間絶縁膜を形成する段階と、前記第１層間絶縁膜をコンフォーマルに覆い、前記第１層間絶縁膜とエッチング選択比を有する物質によって構成されるエッチング停止膜を形成する段階と、前記周辺回路領域において、前記エッチング停止膜の一部、及び前記第１層間絶縁膜の一部を除去し、前記金属プレート膜の一部を露出させる段階と、前記周辺回路領域において、前記金属プレート膜の一部を除去し、前記コンタクトパッドを露出させる段階と、前記エッチング停止膜及び前記コンタクトパッドをコンフォーマルに覆う第２層間絶縁膜を形成する段階と、前記第２層間絶縁膜を研磨し、前記エッチング停止膜の最上面を露出させる段階と、前記エッチング停止膜の一部をとり除く段階と、を含む。
【発明の効果】
【0009】
本発明の技術的思想による集積回路素子は、上部物質膜及び金属プレート膜を上部電極として含むキャパシタ構造物において、該金属プレート膜の剥がれ不良を防止しうるので、低い不良率、及び高い信頼性を有する効果がある。
【図面の簡単な説明】
【0010】
【図1】本発明の技術的思想の一実施形態による集積回路素子を示すレイアウト図である。
【図4】本発明の技術的思想の他の実施形態による集積回路素子を示す断面図である。
【図5A】本発明の技術的思想の他の実施形態による集積回路素子を示す断面図である。
【図5B】本発明の技術的思想の他の実施形態による集積回路素子を示す断面図である。
【図6】本発明の技術的思想の一実施形態による集積回路素子の製造方法を示すフローチャートである。
【図7】本発明の技術的思想の一実施形態による集積回路素子の製造方法を工程順序によって示す断面図である。
【図8】本発明の技術的思想の一実施形態による集積回路素子の製造方法を工程順序によって示す断面図である。
【図9】本発明の技術的思想の一実施形態による集積回路素子の製造方法を工程順序によって示す断面図である。
【図10】本発明の技術的思想の一実施形態による集積回路素子の製造方法を工程順序によって示す断面図である。
【図11】本発明の技術的思想の一実施形態による集積回路素子の製造方法を工程順序によって示す断面図である。
【図12】本発明の技術的思想の一実施形態による集積回路素子の製造方法を工程順序によって示す断面図である。
【図13】本発明の技術的思想の一実施形態による集積回路素子の製造方法を工程順序によって示す断面図である。
【図14】本発明の技術的思想の一実施形態による集積回路素子の製造方法を工程順序によって示す断面図である。
【図15】本発明の技術的思想の一実施形態による集積回路素子の製造方法を工程順序によって示す断面図である。
【図16】本発明の技術的思想の一実施形態による集積回路素子の製造方法を工程順序によって示す断面図である。
【図17】本発明の技術的思想の一実施形態による集積回路素子の製造方法を工程順序によって示す断面図である。
【図18】本発明の技術的思想のさらに他の実施形態による集積回路素子を示すレイアウト図である。
【図20】本発明の技術的思想の実施形態による集積回路素子を含むシステムを示す構成図である。
【発明を実施するための形態】
【0011】
以下、添付図面を参照し、本発明の技術的思想の実施形態について詳細に説明する。
【0012】
【0013】
【0014】
メモリセル領域ＭＣＡは、ＤＲＡＭ（dynamic random access
memory）素子の揮発性メモリセルのアレイ領域でもあり、周辺回路領域ＰＣＡは、ＤＲＡＭ素子のコア領域または周辺回路領域でもある。例えば、周辺回路領域ＰＣＡは、メモリセル領域ＭＣＡに含まれるメモリセルアレイに、信号及び／または電源を伝達するための周辺回路トランジスタＰＧを含むものでもある。
memory）素子の揮発性メモリセルのアレイ領域でもあり、周辺回路領域ＰＣＡは、ＤＲＡＭ素子のコア領域または周辺回路領域でもある。例えば、周辺回路領域ＰＣＡは、メモリセル領域ＭＣＡに含まれるメモリセルアレイに、信号及び／または電源を伝達するための周辺回路トランジスタＰＧを含むものでもある。
【0015】
一部実施形態において、周辺回路トランジスタＰＧは、コマンドデコーダ、制御ロジック、アドレスバッファ、ロウデコーダ、カラムデコーダ、センスアンプ、データ入出力回路のような多様な回路を構成しうる。
【0016】
基板１１０には、素子分離用トレンチ１１２Ｔが形成され、素子分離用トレンチ１１２Ｔ内には、素子分離膜１１２が形成されうる。素子分離膜１１２は、シリコン酸化物、シリコン窒化物、またはそれらの組み合わせを含むものでもある。素子分離膜１１２により、メモリセル領域ＭＣＡにおいては、基板１１０に、複数の第１活性領域ＡＣ１が定義され、周辺回路領域ＰＣＡにおいては、基板１１０に、第２活性領域ＡＣ２が定義されうる。
【0017】
メモリセル領域ＭＣＡにおいて複数の第１活性領域ＡＣ１は、それぞれ、第１水平方向Ｘ及び第２水平方向Ｙに対する斜線方向に長軸を有するように配されうる。複数のワードラインＷＬが、複数の第１活性領域ＡＣ１を横切り、第１水平方向Ｘに沿って互いに平行に延長されうる。複数のワードラインＷＬ上には、複数のビットラインＢＬが、第２水平方向Ｙに沿って互いに平行に延長されうる。複数のビットラインＢＬは、複数のダイレクトコンタクトＤＣを介し、複数の第１活性領域ＡＣ１に連結されうる。
複数のビットラインＢＬのうち、互いに隣接する２本のビットラインＢＬ間に、複数の埋め込みコンタクトＢＣが形成されうる。複数の埋め込みコンタクトＢＣは、第１水平方向Ｘ及び第２水平方向Ｙに沿って一列に配列されうる。複数の埋め込みコンタクトＢＣ上には、複数のランディングパッドＬＰが形成されうる。複数の埋め込みコンタクトＢＣ、及び複数のランディングパッドＬＰは、複数のビットラインＢＬの上部に形成されるキャパシタ構造物１８０の下部電極１８１を、第１活性領域ＡＣ１に連結させる役割を行うことができる。複数のランディングパッドＬＰは、それぞれ埋め込みコンタクトＢＣと垂直方向Ｚに、一部がオーバーラップされるように配されうる。
複数のビットラインＢＬのうち、互いに隣接する２本のビットラインＢＬ間に、複数の埋め込みコンタクトＢＣが形成されうる。複数の埋め込みコンタクトＢＣは、第１水平方向Ｘ及び第２水平方向Ｙに沿って一列に配列されうる。複数の埋め込みコンタクトＢＣ上には、複数のランディングパッドＬＰが形成されうる。複数の埋め込みコンタクトＢＣ、及び複数のランディングパッドＬＰは、複数のビットラインＢＬの上部に形成されるキャパシタ構造物１８０の下部電極１８１を、第１活性領域ＡＣ１に連結させる役割を行うことができる。複数のランディングパッドＬＰは、それぞれ埋め込みコンタクトＢＣと垂直方向Ｚに、一部がオーバーラップされるように配されうる。
【0018】
基板１１０は、シリコン（Ｓｉ）を含むウェーハでもある。一部実施形態において、基板１１０は、ゲルマニウム（Ｇｅ）のような半導体元素、またはＳｉＣ（silicon carbide）、ＧａＡｓ（gallium arsenide）、ＩｎＡｓ（indium arsenide）、ＩｎＰ（indium phosphide）のような化合物半導体を含むウェーハでもある。なお、基板１１０は、ＳＯＩ（silicon-on-insulator）構造を有しうる。また、基板１１０は、導電領域、例えば、不純物がドーピングされたウェル、または不純物がドーピングされた構造物を含むものでもある。
【0019】
基板１１０の複数のダイレクトコンタクトホールＤＣＨ内に、複数のダイレクトコンタクトＤＣが形成されうる。複数のダイレクトコンタクトＤＣは、複数の第１活性領域ＡＣ１に連結されうる。複数のダイレクトコンタクトＤＣは、ドーピングされたポリシリコンを含むものでもある。例えば、複数のダイレクトコンタクトＤＣは、リン（Ｐ）、ヒ素（Ａｓ）、ビスマス（Ｂｉ）、アンチモン（Ｓｂ）のような不純物を相対的に高い濃度で含むポリシリコンを含むものでもある。
【0020】
基板１１０上、及び複数のダイレクトコンタクトＤＣ上に、複数のビットラインＢＬが、第２水平方向Ｙに沿って長く延長されうる。複数のビットラインＢＬは、それぞれダイレクトコンタクトＤＣを介し、第１活性領域ＡＣ１に連結されうる。複数のビットラインＢＬは、それぞれ、基板１１０上に順に積層された下部導電パターン１３２Ａ、中間導電パターン１３４Ａ及び上部導電パターン１３６Ａを含むものでもある。下部導電パターン１３２Ａは、ドーピングされたポリシリコンを含むものでもある。中間導電パターン１３４Ａ及び上部導電パターン１３６Ａは、それぞれ、ＴｉＮ、ＴｉＳｉＮ、Ｗ、タングステンシリサイド、またはそれらの組み合わせを含むものでもある。一部実施形態において、中間導電パターン１３４Ａは、ＴｉＮ、ＴｉＳｉＮ、またはそれらの組み合わせによってなり、上部導電パターン１３６Ａは、タングステンを含むものでもある。
【0021】
複数のビットラインＢＬは、複数の絶縁キャッピング層１４０Ａによっても覆われる。複数の絶縁キャッピング層１４０Ａは、複数のビットラインＢＬ上において、第２水平方向Ｙに延長されうる。複数のビットラインＢＬそれぞれの両側壁上に、スペーサ１５０Ａが配されうる。スペーサ１５０Ａは、複数のビットラインＢＬの両側壁上において、第２水平方向Ｙに延長され、スペーサ１５０Ａの一部は、ダイレクトコンタクトホールＤＣＨの内部まで延長され、ダイレクトコンタクトＤＣの両側壁をカバーしうる。
【0022】
ダイレクトコンタクトＤＣは、基板１１０に形成されたダイレクトコンタクトホールＤＣＨ内に形成され、基板１１０の上面より高いレベルまで延長されうる。例えば、ダイレクトコンタクトＤＣの上面は、下部導電パターン１３２Ａの上面と同一レベルに配され、ダイレクトコンタクトＤＣの上面は、中間導電パターン１３４Ａの底面と接触しうる。また、ダイレクトコンタクトＤＣの底面は、基板１１０の上面より低いレベルに配されうる。
【0023】
複数のビットラインＢＬそれぞれの間には、複数の絶縁フェンス（図示せず）、及び複数の導電性プラグ１５２が、第２水平方向Ｙに沿って一列に配されうる。複数の導電性プラグ１５２は、基板１１０に形成されたリセス空間ＲＳから、垂直方向Ｚに沿って長く延長されうる。第２水平方向Ｙにおいて、複数の導電性プラグ１５２それぞれの両側壁は、前記複数の絶縁フェンスによって互いに絶縁されうる。複数の導電性プラグ１５２は、複数の埋め込みコンタクトＢＣを構成しうる。
【0024】
複数の導電性プラグ１５２上に、複数のランディングパッドＬＰが形成されうる。複数の導電性プラグ１５２と、複数のランディングパッドＬＰとの間に、金属シリサイド膜（図示せず）がさらに配されうる。前記金属シリサイド膜は、コバルトシリサイド、ニッケルシリサイドまたはマンガンシリサイドによってもなる。複数のランディングパッドＬＰは、それぞれ、導電性バリア膜１６２Ａ及びランディングパッド導電層１６４Ａを含むものでもある。導電性バリア膜１６２Ａは、Ｔｉ、ＴｉＮ、またはそれらの組み合わせを含むものでもある。ランディングパッド導電層１６４Ａは、金属、金属窒化物、導電性ポリシリコン、またはそれらの組み合わせを含むものでもある。複数のランディングパッドＬＰは、平面視、アイランド型パターン形状を有しうる。複数のランディングパッドＬＰは、それらの周囲を取り囲む絶縁パターン１６６によって互いに電気的に絶縁されうる。
【0025】
周辺回路領域ＰＣＡにおいて、第２活性領域ＡＣ２上に、周辺回路トランジスタＰＧが配されうる。周辺回路トランジスタＰＧは、第２活性領域ＡＣ２上に順に積層されたゲート誘電膜１１６、ゲート電極ＰＧＳ及びゲートキャッピングパターン１４０Ｂを含むものでもある。
ゲート誘電膜１１６は、シリコン酸化物、シリコン窒化物、シリコン酸窒化物、またはシリコン酸化物より高い誘電定数を有する高誘電物質のうちから選択される少なくとも一つによってもなる。ゲート電極ＰＧＳは、下部導電パターン１３２Ｂ、中間導電パターン１３４Ｂ及び上部導電パターン１３６Ｂを含むものでもある。下部導電パターン１３２Ｂ、中間導電パターン１３４Ｂ及び上部導電パターン１３６Ｂの構成物質は、メモリセル領域ＭＣＡに位置するビットラインＢＬに含まれた下部導電パターン１３２Ａ、中間導電パターン１３４Ａ及び上部導電パターン１３６Ａの構成物質と同一でもある。また、ゲートキャッピングパターン１４０Ｂは、シリコン窒化物を含むものでもある。
ゲート誘電膜１１６は、シリコン酸化物、シリコン窒化物、シリコン酸窒化物、またはシリコン酸化物より高い誘電定数を有する高誘電物質のうちから選択される少なくとも一つによってもなる。ゲート電極ＰＧＳは、下部導電パターン１３２Ｂ、中間導電パターン１３４Ｂ及び上部導電パターン１３６Ｂを含むものでもある。下部導電パターン１３２Ｂ、中間導電パターン１３４Ｂ及び上部導電パターン１３６Ｂの構成物質は、メモリセル領域ＭＣＡに位置するビットラインＢＬに含まれた下部導電パターン１３２Ａ、中間導電パターン１３４Ａ及び上部導電パターン１３６Ａの構成物質と同一でもある。また、ゲートキャッピングパターン１４０Ｂは、シリコン窒化物を含むものでもある。
【0026】
一部実施形態において、ゲート電極ＰＧＳの両側壁は、ゲートスペーサ１５０Ｂによっても覆われる。ゲートスペーサ１５０Ｂは、シリコン酸化物、シリコン窒化物、またはそれらの組み合わせを含むものでもある。
【0027】
周辺回路トランジスタＰＧは、第１絶縁膜１４２によっても覆われる。第１絶縁膜１４２上には、第２絶縁膜１４４が配されうる。周辺回路領域ＰＣＡにおいて、第１絶縁膜１４２及び第２絶縁膜１４４を垂直方向に貫通するコンタクトホールＣＰＨ内に、コンタクトプラグＣＰが形成されうる。コンタクトプラグＣＰは、メモリセル領域ＭＣＡに形成された複数のランディングパッドＬＰと同一に、導電性バリア膜１６２Ｂ及びランディングパッド導電層１６４Ｂを含むものでもある。
【0028】
メモリセル領域ＭＣＡにおいて、絶縁パターン１６６上に、上部絶縁パターン１７０が配されうる。上部絶縁パターン１７０は、第２絶縁膜１４４及び絶縁パターン１６６に対し、エッチング選択比を有する物質を含むものでもある。例えば、上部絶縁パターン１７０は、シリコン窒化物を含むものでもある。
【0029】
メモリセル領域ＭＣＡにおいて、上部絶縁パターン１７０上に、キャパシタ構造物１８０が配されうる。キャパシタ構造物１８０は、複数の下部電極１８１、キャパシタ誘電膜１８３、シリコンゲルマニウム膜１８５及び金属プレート膜１８７を含むものでもある。ここで、シリコンゲルマニウム膜１８５及び金属プレート膜１８７は、キャパシタ構造物１８０の上部電極に提供されうる。前記シリコンゲルマニウム膜１８５は、上部物質膜と称されうる。ここで、前記上部物質膜を構成する物質は、シリコンゲルマニウムに限定されるものではないということは、言うまでもない。
【0030】
複数の下部電極１８１は、複数のランディングパッドＬＰ上において、垂直方向Ｚに延長されうる。複数の下部電極１８１の底部は、上部絶縁パターン１７０の開口部内に配されうる。複数の下部電極１８１の側壁上には、支持層ＳＰＴが配されうる。支持層ＳＰＴは、隣接する２個の下部電極１８１間に、一定距離が維持されるようにし、複数の下部電極１８１の傾きまたは倒れを防止しうる。支持層ＳＰＴは、複数の下部電極１８１の側壁上において、垂直方向Ｚに互いに異なるレベルに複数形成されうる。
【0031】
複数の下部電極１８１上には、キャパシタ誘電膜１８３が配されうる。キャパシタ誘電膜１８３は、複数の下部電極１８１側壁上において、支持層ＳＰＴの上面上及び底面上に延長され、上部絶縁パターン１７０上に延長されうる。シリコンゲルマニウム膜１８５は、キャパシタ誘電膜１８３上において、複数の下部電極１８１をカバーするように配されうる。
【0032】
一部実施形態において、複数の下部電極１８１は、それぞれ、ルテニウム（Ｒｕ）、チタン（Ｔｉ）、タンタル（Ｔａ）、ニオブ（Ｎｂ）、イリジウム（Ｉｒ）、モリブデン（Ｍｏ）、タングステン（Ｗ）のような金属；チタン窒化物（ＴｉＮ）、タンタル窒化物（ＴａＮ）、ニオブ窒化物（ＮｂＮ）、モリブデン窒化物（ＭｏＮ）、タングステン窒化物（ＷＮ）のような導電性金属窒化物；及びイリジウム酸化物（ＩｒＯ２）、ルテニウム酸化物（ＲｕＯ２）、ストロンチウムルテニウム酸化物（ＳｒＲｕＯ３）のような導電性金属酸化物のうちから選択された少なくとも一つを含むものでもある。
【0033】
一部実施形態において、キャパシタ誘電膜１８３は、ジルコニウム酸化物、ハフニウム酸化物、チタン酸化物、ニオブ酸化物、タンタル酸化物、イットリウム酸化物、ストロンチウムチタン酸化物、バリウムストロンチウムチタン酸化物、スカンジウム酸化物及びランタン族酸化物のうち少なくとも一つを含むものでもある。
【0034】
複数の下部電極１８１、キャパシタ誘電膜１８３及びシリコンゲルマニウム膜１８５は、メモリセル領域ＭＣＡにだけ形成されうる。すなわち、周辺回路領域ＰＣＡには、複数の下部電極１８１、キャパシタ誘電膜１８３及びシリコンゲルマニウム膜１８５が形成されないのである。それにより、メモリセル領域ＭＣＡと周辺回路領域ＰＣＡとの間の大きい段差により、シリコンゲルマニウム膜１８５の表面は、水平な上面、及び垂直な側面を含むものでもある。すなわち、メモリセル領域ＭＣＡの複数の下部電極１８１上に位置するシリコンゲルマニウム膜１８５は、実質的に直角の表面を有しうる。
【0035】
そのような形状を有するシリコンゲルマニウム膜１８５の表面に沿い、金属プレート膜１８７が配されうる。それにより、金属プレート膜１８７の表面は、偏平な上面、及び垂直な側面を含むものでもある。ただし、金属プレート膜１８７の下部分は、周辺回路領域ＰＣＡに位置しうる。一部実施形態において、金属プレート膜１８７は、タングステンを含むものでもあるが、それに限定されるものではない。
【0036】
層間絶縁膜１９０は、メモリセル領域ＭＣＡと周辺回路領域ＰＣＡとをいずれもカバーするように配されうる。メモリセル領域ＭＣＡと及び周辺回路領域ＰＣＡとの上において、キャパシタ構造物１８０の有無による段差をカバーするように、層間絶縁膜１９０は、それぞれの領域において、互いに異なる垂直方向Ｚの厚みを有しうる。
【0037】
本発明の集積回路素子１００において、メモリセル領域ＭＣＡと周辺回路領域ＰＣＡとの境界部分において、さらに正確には、周辺回路領域ＰＣＡに入り込み、層間絶縁膜１９０内部に、エッチング停止パターンＥＳＰが配されうる。一部実施形態において、エッチング停止パターンＥＳＰは、金属プレート膜１８７の垂直な側壁と第１水平方向Ｘに離隔され、垂直方向Ｚに長く延長されるように配されうる。
【0038】
一部実施形態において、エッチング停止パターンＥＳＰは、層間絶縁膜１９０に対し、エッチング選択比を有する物質によって構成されうる。例えば、層間絶縁膜１９０は、シリコン酸化物を含むものでもあり、エッチング停止パターンＥＳＰは、非晶質シリコン、シリコン窒化物、シリコン酸窒化物、シリコン炭窒化物及びシリコンゲルマニウムのうちから選択される少なくとも一つを含むものでもある。
【0039】
一部実施形態において、エッチング停止パターンＥＳＰの最上面のレベルは、金属プレート膜１８７の最上面のレベルよりもさらに高い。また、エッチング停止パターンＥＳＰの最下面のレベルは、金属プレート膜１８７の最下面のレベルよりもさらに高い。それに加え、エッチング停止パターンＥＳＰの最上面のレベルは、層間絶縁膜１９０の最上面のレベルよりもさらに低い。すなわち、エッチング停止パターンＥＳＰは、層間絶縁膜１９０によって完全に取り囲まれうる。
【0040】
一部実施形態において、第１水平方向Ｘに、エッチング停止パターンＥＳＰの側壁は、金属プレート膜１８７の垂直な側壁と互いに対向するように配されうる。また、垂直方向Ｚに、エッチング停止パターンＥＳＰは、金属プレート膜１８７の下部分とオーバーラップされるように配されうる。そのようなエッチング停止パターンＥＳＰの形成位置に係わる理由は、後述する製造方法において詳細に説明する。
【0041】
メモリセル領域ＭＣＡにおいて、層間絶縁膜１９０を貫通し、垂直方向Ｚに延長される複数の金属コンタクトＭＣが配されうる。複数の金属コンタクトＭＣの底部は、金属プレート膜１８７に接触し、電気的に連結されうる。すなわち、複数の金属コンタクトＭＣは、金属プレート膜１８７を介し、キャパシタ構造物１８０の上部電極に電気的に連結されうる。複数の金属コンタクトＭＣは、それぞれ、導電性バリア膜１９２及びコンタクト導電層１９４を含むものでもある。
【0042】
周辺回路領域ＰＣＡにおいて、層間絶縁膜１９０を貫通し、垂直方向Ｚに延長される周辺回路コンタクトＰＣが配されうる。周辺回路コンタクトＰＣの底部は、コンタクトプラグＣＰの上部であるコンタクトパッドに連結されうる。すなわち、周辺回路コンタクトＰＣは、コンタクトプラグＣＰを介し、周辺回路トランジスタＰＧに電気的に連結されうる。周辺回路コンタクトＰＣは、メモリセル領域ＭＣＡに形成された金属コンタクトＭＣと同一に、導電性バリア膜１９２及びコンタクト導電層１９４を含むものでもある。
【0043】
本発明の集積回路素子１００において、複数の金属コンタクトＭＣの最下面のレベルは、エッチング停止パターンＥＳＰの最上面のレベルよりもさらに低い。また、周辺回路コンタクトＰＣの最下面のレベルは、エッチング停止パターンＥＳＰの最下面のレベルよりもさらに低い。それに加え、垂直方向Ｚに、周辺回路コンタクトＰＣの垂直長は、金属プレート膜１８７の垂直長と、金属コンタクトＭＣの垂直長との和と実質的に同一でもある。
【0044】
最近微細化された半導体工程技術の急速な発展により、集積回路素子の高集積化が加速化されることにより、単位セルの面積が低減されている。従って、該単位セル内において、キャパシタが占めることができる面積も、低減されてきている。例えば、ＤＲＡＭのような集積回路素子は、集積度が高くなりながら、単位セルの面積は、狭くなる一方、必要な静電容量は、維持されるか、あるいは増大されている。それにより、キャパシタにおいて、空間的限界及びデザインルール（design rule）の限界を克服し、キャパシタンスを向上させ、所望する電気的特性を維持しうる構造が必要な実情である。
【0045】
最近、集積回路素子１００において、キャパシタ構造物１８０におけるセンシングマージン（sensing margin）を確保するために、シリコンゲルマニウム膜１８５を覆うように金属プレート膜１８７を形成し、シリコンゲルマニウム膜１８５及び金属プレート膜１８７を、共に上部電極として使用している。その場合、金属プレート膜１８７を覆う層間絶縁膜１９０の研磨工程において、金属プレート膜１８７のコーナー部分が共に離れる剥がれ不良が発生する実情である。
【0046】
そのような不良を効率的に解決するために、本発明の技術的思想によれば、金属プレート膜１８７を完全に覆うように、金属プレート膜１８７上に、まず、層間絶縁膜１９０の一部（第１層間絶縁膜と称する）を形成し、次に、第１層間絶縁膜上にエッチング停止膜を形成する。また、層間絶縁膜１９０の残り部分（第２層間絶縁膜と称する）を形成し、最後に、第２層間絶縁膜に研磨工程を遂行することにより、集積回路素子１００の層間絶縁膜１９０を形成する。一部実施形態において、前記エッチング停止膜の一部が除去され、層間絶縁膜１９０内部に、エッチング停止パターンＥＳＰが存在しうる。そのような製造方法の場合、前記エッチング停止膜下に、十分な厚みの第１層間絶縁膜が形成されているので、過エッチングが生じうる部分（例えば、コーナー部分）においても、金属プレート膜１８７は、第１層間絶縁膜によって保護されうる。
【0047】
究極的に、本発明の技術的思想による集積回路素子１００は、シリコンゲルマニウム膜１８５及び金属プレート膜１８７を上部電極として含むキャパシタ構造物１８０において、金属プレート膜１８７の剥がれ不良を防止しうるので、低い不良率、及び高い信頼性を有する効果がある。
【0048】
【0049】
以下で説明する集積回路素子１００Ａ，１００Ｂ，１００Ｃを構成するほとんどの構成要素、及び前記構成要素をなす物質は、先に、図１ないし図３で説明したところと実質的に同一であるか、あるいは類似している。従って、説明の便宜のために、前述の集積回路素子１００との差異を中心に説明する。
【0050】
図４を参照すれば、集積回路素子１００Ａは、メモリセル領域ＭＣＡと周辺回路領域ＰＣＡとを含む基板１１０を含むものでもある。
【0051】
本発明の集積回路素子１００Ａにおいて、メモリセル領域ＭＣＡと周辺回路領域ＰＣＡとの境界部分において、さらに正確には、周辺回路領域ＰＣＡに入り込み、層間絶縁膜１９０Ａ内部に、第１エッチング停止パターンＥＳＰ１が配されうる。一部実施形態において、第１エッチング停止パターンＥＳＰ１は、金属プレート膜１８７の垂直な側壁と第１水平方向Ｘに離隔され、垂直方向Ｚに長く延長されるように配されうる。第１エッチング停止パターンＥＳＰ１は、垂直エッチング停止パターンと称されうる。
【0052】
本発明の集積回路素子１００Ａにおいて、メモリセル領域ＭＣＡにおいて、層間絶縁膜１９０Ａ上に配され、金属プレート膜１８７の最上面と前記垂直方向Ｚに離隔され、第１水平方向Ｘに長く延長される第２エッチング停止パターンＥＳＰ２が配されうる。一部実施形態において、第２エッチング停止パターンＥＳＰ２は、金属プレート膜１８７の水平な上面と垂直方向Ｚに離隔され、第１水平方向Ｘに長く延長されるように配されうる。第２エッチング停止パターンＥＳＰ２は、水平エッチング停止パターンと称されうる。
【0053】
第１エッチング停止パターンＥＳＰ１と第２エッチング停止パターンＥＳＰ２は、互いに異なる垂直レベルにおいて、互いに離隔されて配されうる。一部実施形態において、第１エッチング停止パターンＥＳＰ１及び第２エッチング停止パターンＥＳＰ２は、それぞれ層間絶縁膜１９０Ａに対し、エッチング選択比を有する物質によって構成されうる。例えば、層間絶縁膜１９０Ａは、シリコン酸化物を含むものでもあり、第１エッチング停止パターンＥＳＰ１及び第２エッチング停止パターンＥＳＰ２は、それぞれ、非晶質シリコン、シリコン窒化物、シリコン酸窒化物、シリコン炭窒化物及びシリコンゲルマニウムのうちから選択される少なくとも一つを含むものでもある。ここで、第１エッチング停止パターンＥＳＰ１及び第２エッチング停止パターンＥＳＰ２は、互いに同一物質を含むものでもある。
【0054】
メモリセル領域ＭＣＡにおいて、第２エッチング停止パターンＥＳＰ２及び層間絶縁膜１９０Ａを貫通し、垂直方向Ｚに延長される複数の金属コンタクトＭＣが配されうる。複数の金属コンタクトＭＣの底部は、金属プレート膜１８７に接触し、電気的に連結されうる。すなわち、複数の金属コンタクトＭＣは、金属プレート膜１８７を介し、キャパシタ構造物１８０の上部電極に電気的に連結されうる。複数の金属コンタクトＭＣの側壁は、第２エッチング停止パターンＥＳＰ２及び層間絶縁膜１９０Ａと接触しうる。
【0055】
周辺回路領域ＰＣＡにおいて、層間絶縁膜１９０Ａを貫通し、垂直方向Ｚに延長される周辺回路コンタクトＰＣが配されうる。周辺回路コンタクトＰＣの底部は、コンタクトプラグＣＰの上部であるコンタクトパッドに連結されうる。すなわち、周辺回路コンタクトＰＣは、コンタクトプラグＣＰを介し、周辺回路トランジスタＰＧに電気的に連結されうる。周辺回路コンタクトＰＣの側壁は、層間絶縁膜１９０Ａと接触するが、第２エッチング停止パターンＥＳＰ２と接触しない。
【0056】
図５Ａを参照すれば、集積回路素子１００Ｂは、メモリセル領域ＭＣＡと周辺回路領域ＰＣＡとを含む基板１１０を含むものでもある。
【0057】
本発明の集積回路素子１００Ｂにおいて、層間絶縁膜１９０Ｂは、メモリセル領域ＭＣＡと周辺回路領域ＰＣＡとをいずれもカバーするように配されうる。メモリセル領域ＭＣＡと周辺回路領域ＰＣＡとの上において、キャパシタ構造物１８０の有無による段差をカバーするように、層間絶縁膜１９０Ｂは、それぞれの領域において、互いに異なる垂直方向Ｚの厚みを有しうる。
【0058】
本発明の集積回路素子１００Ｂにおいて、エッチング停止パターンＥＳＰ（図３）が存在しないのである。さらに具体的には、金属プレート膜１８７を完全に覆うように、金属プレート膜１８７上に、まず、層間絶縁膜１９０Ｂの一部（第１層間絶縁膜と称する）を形成し、次に、第１層間絶縁膜上に、エッチング停止膜を形成する。次に、第１層間絶縁膜の一部、及びエッチング停止膜の一部を除去する。また、層間絶縁膜１９０Ｂの残り部分（第２層間絶縁膜と称する）を形成し、最後に、第２層間絶縁膜に、研磨工程を遂行することにより、集積回路素子１００Ｂの層間絶縁膜１９０Ｂを形成する。前記研磨工程後、前記エッチング停止膜は、いずれも除去され、層間絶縁膜１９０Ｂの内部及び外部に、エッチング停止パターンＥＳＰ（図３）が存在しないのである。
【0059】
図５Ｂを参照すれば、集積回路素子１００Ｃは、メモリセル領域ＭＣＡと周辺回路領域ＰＣＡとを含む基板１１０を含むものでもある。
【0060】
本発明の集積回路素子１００Ｃにおいて、層間絶縁膜１９０Ｃは、メモリセル領域ＭＣＡと周辺回路領域ＰＣＡとをいずれもカバーするように配されうる。また、前述の集積回路素子１００Ｂ（図５Ａ）と同一に、集積回路素子１００Ｃには、エッチング停止パターンＥＳＰ（図３）が存在しないのである。
【0061】
本発明の集積回路素子１００Ｃにおいて、シリコンゲルマニウム膜１８５Ｃの蒸着（deposition）過程中、他の部分に比べ、コーナー部分にさらに多くの蒸着がなされうる。それにより、シリコンゲルマニウム膜１８５Ｃは、コーナー部分にオーバーハングＯＨ（overhang）を有しうる。また、金属プレート膜１８７Ｃは、シリコンゲルマニウム膜１８５Ｃに沿ってコンフォーマルに形成されるので、金属プレート膜１８７Ｃも、コーナー部分にオーバーハングＯＨを有しうる。
【0062】
図６は、本発明の技術的思想の一実施形態による集積回路素子の製造方法を示すフローチャートである。
【0063】
図６を参照すれば、集積回路素子の製造方法（Ｓ２００）は、第１段階（Ｓ２１０）ないし第８段階（Ｓ２８０）の工程順序を含むものでもある。
【0064】
ある実施形態が異なって具現可能な場合、特定の工程順序は、説明される順序と異なるようにも遂行される。例えば、連続して説明される２つの工程が、実質的に同時に遂行されもし、説明される順序と反対の順序にも遂行される。
【0065】
本発明の技術的思想による集積回路素子の製造方法（Ｓ２００）は、メモリセル領域にセルトランジスタを形成し、周辺回路領域に、周辺回路トランジスタ、及びそれと連結されるコンタクトパッドを形成する第１段階（Ｓ２１０）、複数のセルトランジスタ上に配置される下部電極、誘電膜及びシリコンゲルマニウム膜を形成する第２段階（Ｓ２２０）、メモリセル領域において、シリコンゲルマニウム膜を覆い、周辺回路領域において、コンタクトパッドを覆う金属プレート膜をコンフォーマルに形成する第３段階（Ｓ２３０）、金属プレート膜をコンフォーマルに覆う第１層間絶縁膜を形成する第４段階（Ｓ２４０）、第１層間絶縁膜をコンフォーマルに覆うエッチング停止膜を形成する第５段階（Ｓ２５０）、周辺回路領域において、エッチング停止膜の一部、第１層間絶縁膜の一部、及び金属プレート膜の一部を除去し、コンタクトパッドを露出させる第６段階（Ｓ２６０）、エッチング停止膜及びコンタクトパッドをコンフォーマルに覆う第２層間絶縁膜を形成する第７段階（Ｓ２７０）、並びに第２層間絶縁膜を研磨し、エッチング停止膜を露出させる第８段階（Ｓ２８０）を含むものでもある。
【0066】
【0067】
【0068】
図７を参照すれば、メモリセル領域ＭＣＡ及び周辺回路領域ＰＣＡを有する基板１１０に、複数の素子分離用トレンチ１１２Ｔと、複数の素子分離膜１１２とを形成しうる。
【0069】
複数の素子分離膜１１２により、基板１１０のメモリセル領域ＭＣＡに、複数の第１活性領域ＡＣ１が定義され、周辺回路領域ＰＣＡに、第２活性領域ＡＣ２が定義される。
【0070】
次に、周辺回路領域ＰＣＡにおいて、基板１１０上に、ゲート誘電膜１１６を形成しうる。
【0071】
次に、基板１１０の一部を除去し、第１活性領域ＡＣ１を露出させるダイレクトコンタクトホールＤＣＨを形成しうるし、ダイレクトコンタクトホールＤＣＨ内に、ダイレクトコンタクトＤＣを形成しうる。
【0072】
次に、ダイレクトコンタクトＤＣ上に、ビットラインＢＬと絶縁キャッピング層１４０Ａとを形成し、ゲート誘電膜１１６上に、ゲート電極ＰＧＳとゲートキャッピングパターン１４０Ｂとを形成しうる。
【0073】
次に、ゲート電極ＰＧＳの側壁上に、ゲートスペーサ１５０Ｂを形成し、ゲート電極ＰＧＳをカバーする第１絶縁膜１４２を形成しうる。
【0074】
次に、メモリセル領域ＭＣＡにおいて、ビットラインＢＬ及び絶縁キャッピング層１４０Ａの側壁上に、スペーサ１５０Ａを形成し、複数のビットラインＢＬ間に、複数の絶縁フェンス（図示せず）を形成しうる。
【0075】
次に、複数のビットラインＢＬ間と、前記複数の絶縁フェンス間とのコンタクト空間（図示せず）底に配置される基板１１０の一部を除去し、複数のビットラインＢＬ間において第１活性領域ＡＣ１を露出させる複数のリセス空間ＲＳを形成しうる。
【0076】
次に、複数のリセス空間ＲＳを充填しながら、複数のビットラインＢＬ間において、前記コンタクト空間の一部を充填する複数の導電性プラグ１５２を形成しうる。
【0077】
次に、周辺回路領域ＰＣＡにおいて、第１絶縁膜１４２をエッチングし、第２活性領域ＡＣ２を露出させる複数のコンタクトホールＣＰＨを形成しうる。
【0078】
次に、メモリセル領域ＭＣＡには、導電性バリア膜１７２Ａ及びランディングパッド導電層１７４Ａによって構成される複数のランディングパッドＬＰを形成し、周辺回路領域ＰＣＡには、導電性バリア膜１７２Ｂ及びランディングパッド導電層１７４Ｂによって構成される複数のコンタクトプラグＣＰを形成しうる。
【0079】
次に、複数のランディングパッドＬＰの側壁を取り囲む絶縁パターン１６６と、コンタクトプラグＣＰの側壁を覆う第２絶縁膜１４４とを形成しうる。
【0080】
図８を参照すれば、メモリセル領域ＭＣＡにおいて、上部絶縁パターン１７０上に順次に配された第１モールド層、第２モールド層及び第３モールド層を含むモールド構造物を形成しうる。
【0081】
また、前記第１モールド層と前記第２モールド層との間、前記第２モールド層と前記第３モールド層との間、及び前記第３モールド層上に、選択的に支持層ＳＰＴを形成しうる。
【0082】
次に、前記モールド構造物上にマスクパターンを形成し、前記マスクパターンをエッチングマスクとして使用し、前記モールド構造物を貫通する開口部を形成し、前記開口部に、下部電極１８１を形成しうる。
【0083】
次に、前記モールド構造物を除去し、上部絶縁パターン１７０、下部電極１８１及び支持層ＳＰＴを形成しうる。
【0084】
図９を参照すれば、上部絶縁パターン１７０、下部電極１８１及び支持層ＳＰＴの上にキャパシタ誘電膜１８３を形成し、シリコンゲルマニウム膜１８５及び金属プレート膜１８７を順次に形成しうる。
【0085】
具体的には、メモリセル領域ＭＣＡにおいて、シリコンゲルマニウム膜１８５を覆い、周辺回路領域ＰＣＡにおいて、複数のコンタクトプラグＣＰそれぞれのコンタクトパッドを覆うように、金属プレート膜１８７をコンフォーマルに形成しうる。金属プレート膜１８７は、タングステンを含むものでもあるが、それに限定されるものではない。
【0086】
図１０を参照すれば、金属プレート膜１８７をコンフォーマルに覆うように、第１層間絶縁膜１９０Ｐを形成しうる。
【0087】
具体的には、第１層間絶縁膜１９０Ｐは、後述する層間絶縁膜１９０（図１５）の一部を構成しうる。第１層間絶縁膜１９０Ｐは、シリコン酸化物を含むものでもあるが、それに限定されるものではない。
【0088】
図１１を参照すれば、第１層間絶縁膜１９０Ｐをコンフォーマルに覆うように、エッチング停止膜ＥＳＬを形成しうる。
【0089】
具体的には、エッチング停止膜ＥＳＬは、後述する第１エッチング停止パターンＥＳＰ１（図１２）及び第２エッチング停止パターンＥＳＰ２（図１２）に分離されうる。エッチング停止膜ＥＳＬは、第１層間絶縁膜１９０Ｐに対し、エッチング選択比を有する物質によって構成されうる。エッチング停止膜ＥＳＬは、非晶質シリコン、シリコン窒化物、シリコン酸窒化物、シリコン炭窒化物及びシリコンゲルマニウムのうちから選択される少なくとも一つを含むものでもあるが、それらに限定されるものではない。
【0090】
【0091】
具体的には、エッチング停止膜ＥＳＬ（図１１）は、第１エッチング停止パターンＥＳＰ１及び第２エッチング停止パターンＥＳＰ２に分離されうる。メモリセル領域ＭＣＡと周辺回路領域ＰＣＡとの境界部分において、さらに正確には、周辺回路領域ＰＣＡに入り込み、第１層間絶縁膜１９０Ｐの側壁に、第１エッチング停止パターンＥＳＰ１が配されうる。また、メモリセル領域ＭＣＡにおいて、第１層間絶縁膜１９０Ｐの上面に、第２エッチング停止パターンＥＳＰ２が配されうる。
【0092】
図１３を参照すれば、周辺回路領域ＰＣＡにおいて、金属プレート膜１８７の一部を除去し、複数のコンタクトプラグＣＰそれぞれのコンタクトパッドを露出させうる。
【0093】
具体的には、第１エッチング停止パターンＥＳＰ１の最外郭側壁、第１層間絶縁膜１９０Ｐの最外郭側壁、及び金属プレート膜１８７の最外郭側壁は、垂直方向Ｚに、共面（coplanar）をなしうる。
【0094】
図１４を参照すれば、第１エッチング停止パターンＥＳＰ１及び第２エッチング停止パターンＥＳＰ２、及び複数のコンタクトプラグＣＰそれぞれのコンタクトパッドをコンフォーマルに覆う第２層間絶縁膜１９０Ｑを形成しうる。
【0095】
具体的には、第２層間絶縁膜１９０Ｑは、後述する層間絶縁膜１９０（図１５）の一部を構成しうる。第２層間絶縁膜１９０Ｑは、第１層間絶縁膜１９０Ｐと同一に、シリコン酸化物を含むものでもあるが、それに限定されるものではない。
【0096】
【0097】
具体的には、第２層間絶縁膜１９０Ｑ（図１４）の上部を研磨し、第２エッチング停止パターンＥＳＰ２の上面を露出させうる。そのような研磨工程を介し、第１層間絶縁膜１９０Ｐ（図１４）及び第２層間絶縁膜１９０Ｑ（図１４）でもって、層間絶縁膜１９０を形成しうる。
【0098】
すなわち、金属プレート膜１８７上に、まず、第１層間絶縁膜１９０Ｐ（図１０）を形成し、次に、第１層間絶縁膜１９０Ｐ（図１１）上に、エッチング停止膜ＥＳＬ（図１１）を形成する。その後、第２層間絶縁膜１９０Ｑ（図１４）を形成し、第２層間絶縁膜１９０Ｑ（図１４）に研磨工程を遂行し、層間絶縁膜１９０を形成する。
【0099】
本発明の技術的思想によれば、エッチング停止膜ＥＳＬ（図１１）の下に、十分な厚みの第１層間絶縁膜１９０Ｐ（図１１）が形成されているので、第２層間絶縁膜１９０Ｑ（図１４）の研磨工程中、過エッチングが生じうる部分（例えば、コーナー部分）においても、金属プレート膜１８７は、第１層間絶縁膜１９０Ｐ（図１１参照）によって保護されうる。
【0100】
図１６を参照すれば、選択的に、第２エッチング停止パターンＥＳＰ２（図１５）を除去し、メモリセル領域ＭＣＡにおいて、層間絶縁膜１９０を貫通する複数の金属コンタクトホールＭＣＨを形成し、周辺回路領域ＰＣＡにおいて、層間絶縁膜１９０を貫通する周辺回路コンタクトホールＰＣＨを形成しうる。
【0101】
【0102】
具体的には、複数の金属コンタクトホールＭＣＨは、金属プレート膜１８７の最上面を露出させ、周辺回路コンタクトホールＰＣＨは、コンタクトプラグＣＰのコンタクトパッドの最上面を露出させうる。
【0103】
図１７を参照すれば、複数の金属コンタクトホールＭＣＨの内側壁をコンフォーマルに覆う導電性バリア膜１９２、及び周辺回路コンタクトホールＰＣＨの内側壁をコンフォーマルに覆う導電性バリア膜１９２を形成しうる。
【0104】
具体的には、導電性バリア膜１９２は、メモリセル領域ＭＣＡと周辺回路領域ＰＣＡとにわたり、連続してコンフォーマルに形成されうる。導電性バリア膜１９２は、Ｔｉ、ＴｉＮ、またはそれらの組み合わせを含むものでもあるが、それらに限定されるものではない。
【0105】
再び図３を参照すれば、複数の金属コンタクトホールＭＣＨ及び周辺回路コンタクトホールＰＣＨを充填するコンタクト導電層１９４を形成し、コンタクト導電層１９４の上部、及び導電性バリア膜１９２の上部を研磨し、複数の金属コンタクトＭＣ及び周辺回路コンタクトＰＣを形成しうる。
【0106】
前述の、本発明による集積回路素子の製造方法は、シリコンゲルマニウム膜１８５及び金属プレート膜１８７を上部電極として含むキャパシタ構造物１８０において、金属プレート膜１８７の剥がれ不良を防止しうるので、低い不良率、及び高い信頼性を有する効果がある。
【0107】
【0108】
以下で説明する集積回路素子３００を構成するほとんどの構成要素、及び前記構成要素をなす物質は、先に、図１ないし図３で説明したところと実質的に同一であるか、あるいは類似している。従って、説明の便宜のために、前述の集積回路素子１００との違いを中心に説明する。
【0109】
図１８及び図１９を共に参照すれば、集積回路素子３００は、基板１１０のメモリセル領域ＭＣＡ上に配された複数の第１導電ライン３２０、チャネル層３３０、ゲート電極層３４０、ゲート絶縁層３５０及びキャパシタ構造物１８０を含むものでもある。
【0110】
本発明の集積回路素子３００は、垂直チャネルトランジスタ（vertica lchannel transistor）を含むメモリ素子でもあり、前記垂直チャネルトランジスタは、チャネル層３３０のチャネル長が、基板１１０から、垂直方向Ｚに沿って延長される構造を称しうる。
【0111】
基板１１０上には、下部絶縁層３１２が配され、下部絶縁層３１２上に、複数の第１導電ライン３２０が、第１水平方向Ｘに互いに離隔され、第２水平方向Ｙに延長されうる。下部絶縁層３１２上には、複数の第１絶縁パターン３２２が、複数の第１導電ライン３２０間の空間を充填するように配されうる。複数の第１導電ライン３２０は、集積回路素子３００のビットラインＢＬに対応しうる。
【0112】
一部実施形態において、複数の第１導電ライン３２０は、ドーピングされたポリシリコン、金属、導電性金属窒化物、導電性金属シリサイド、導電性金属酸化物、またはそれらの組み合わせを含むものでもある。複数の第１導電ライン３２０は、前述の物質の単一層または多重層を含むものでもある。他の実施形態において、複数の第１導電ライン３２０は、二次元半導体物質を含むものでもあり、例えば、前記二次元半導体物質は、グラフェン（graphene）、炭素ナノチューブ（carbon nanotube）、ナノシート、またはそれらの組み合わせを含むものでもある。
【0113】
チャネル層３３０は、複数の第１導電ライン３２０上において、第１水平方向Ｘ及び第２水平方向Ｙに離隔されて配置されるアイランド形状に配列されうる。チャネル層３３０は、第１水平方向Ｘに沿う第１幅と、垂直方向Ｚに沿う第１高さを有し、第１高さが第１幅よりさらに大きくもなる。チャネル層３３０の底部は、第１ソース／ドレイン領域（図示せず）として機能し、チャネル層３３０の上部は、第２ソース／ドレイン領域（図示せず）として機能し、前記第１ソース／ドレインと前記第２ソース／ドレイン領域との間の前記チャネル層３３０の一部は、チャネル領域（図示せず）として機能しうる。
【0114】
ゲート電極層３４０は、チャネル層３３０の側壁を取り囲み、第１水平方向Ｘに延長されうる。平面図において、ゲート電極層３４０がチャネル層３３０の側壁全体（例えば、４個側壁のいずれも）を取り囲むゲートオールアラウンドタイプでもある。ゲート電極層３４０は、集積回路素子３００のワードラインＷＬに対応しうる。
【0115】
他の実施形態において、ゲート電極層３４０は、デュアルゲートタイプでもあり、例えば、チャネル層３３０の第１側壁と対向する第１サブゲート電極（図示せず）と、チャネル層３３０の第１側壁に反対となる第２側壁と対向する第２サブゲート電極（図示せず）とを含むものでもある。さらに他の実施形態において、ゲート電極層３４０は、チャネル層３３０の第１側壁のみをカバーし、第１水平方向Ｘに延長されるシングルゲートタイプでもある。
【0116】
ゲート電極層３４０は、ドーピングされたポリシリコン、金属、導電性金属窒化物、導電性金属シリサイド、導電性金属酸化物、またはそれらの組み合わせを含むものでもある。
【0117】
ゲート絶縁層３５０は、チャネル層３３０の側壁を取り囲み、チャネル層３３０とゲート電極層３４０との間に介在されうる。一部実施形態において、ゲート絶縁層３５０は、シリコン酸化物、シリコン酸窒化物、高誘電物質、またはそれらの組み合わせによってもなる。
【0118】
複数の第１絶縁パターン３２２上には、チャネル層３３０の下部側壁を取り囲む第１埋め込み絶縁層３４２が配され、第１埋め込み絶縁層３４２上に、チャネル層３３０の下部側壁を取り囲み、ゲート電極層３４０をカバーする第２埋め込み絶縁層３４４が配されうる。
【0119】
チャネル層３３０上には、キャパシタコンタクト３６０が配されうる。キャパシタコンタクト３６０は、チャネル層３３０と垂直方向Ｚにオーバーラップされるように配され、第１水平方向Ｘ及び第２水平方向Ｙに離隔されて配置されるマトリックス形態に配列されうる。上部絶縁層３６２は、第２埋め込み絶縁層３４４上において、キャパシタコンタクト３６０の側壁を取り囲みうる。上部絶縁層３６２上には、上部絶縁パターン１７０が配され、上部絶縁パターン１７０上に、キャパシタ構造物１８０が配されうる。
【0120】
図２０は、本発明の技術的思想の実施形態による集積回路素子を含むシステムを示す構成図である。
【0121】
図２０を参照すれば、システム１０００は、制御器１０１０、入出力装置１０２０、記憶装置１０３０、インターフェース１０４０及びバス１０５０を含む。
【0122】
システム１０００は、モバイルシステム、または情報を伝送するか、あるいは伝送されるシステムでもある。一部実施形態において、前記モバイルシステムは、携帯用コンピュータ、ウェブタブレット（web tablet）、モバイルフォン、デジタルミュージックプレーヤまたはメモリカードでもある。
【0123】
制御器１０１０は、システム１０００における実行プログラムを制御するためのものであり、マイクロプロセッサ、デジタル信号処理器（digital signal processor）、マイクロコントローラ、またはそれらと類似した装置によってもなる。
【0124】
入出力装置１０２０は、システム１０００のデータを入力したり出力したりするのに利用されうる。システム１０００は、入出力装置１０２０を利用し、外部装置、例えば、個人用コンピュータまたはネットワークに連結され、外部装置と互いにデータを交換しうる。入出力装置１０２０は、例えば、タッチスクリーン、タッチパッド、キーボードまたは表示装置（display）でもある。
【0125】
記憶装置１０３０は、制御器１０１０の動作のためのデータを保存するか、あるいは制御器１０１０で処理されたデータを保存しうる。前記記憶装置１０３０は、前述の本発明の技術的思想による集積回路素子１００，１００Ａ，１００Ｂ，１００Ｃ，３００のうちいずれか一つを含むものでもある。
【0126】
インターフェース１０４０は、前記システム１０００と外部装置とのデータ伝送通路でもある。制御器１０１０、入出力装置１０２０、記憶装置１０３０及びインターフェース１０４０は、バス１０５０を介して互いに通信しうる。
【0127】
以上、添付図面を参照し、本発明の技術的思想の実施形態について説明したが、本発明が属する技術分野において通常の知識を有する者であるならば、本発明が、その技術的思想や、必須な特徴を変更せずとも、他の具体的な形状でもって実施されうるということを理解しうるであろう。従って、以上で記述された実施形態は、全ての面において例示的なものであり、限定的ではないと理解されなければならない。
【符号の説明】
【0128】
１００，１００Ａ，１００Ｂ，１００Ｃ 集積回路素子
１１０ 基板
１８０ キャパシタ構造物
１８１ 下部電極
１８３ キャパシタ誘電膜
１８５ シリコンゲルマニウム膜
１８７ 金属プレート膜
Ｓ２００ 集積回路素子の製造方法
３００ 集積回路素子
ＥＳＰ エッチング停止パターン
ＭＣＡ メモリセル領域
ＰＣＡ 周辺回路領域
１１０ 基板
１８０ キャパシタ構造物
１８１ 下部電極
１８３ キャパシタ誘電膜
１８５ シリコンゲルマニウム膜
１８７ 金属プレート膜
Ｓ２００ 集積回路素子の製造方法
３００ 集積回路素子
ＥＳＰ エッチング停止パターン
ＭＣＡ メモリセル領域
ＰＣＡ 周辺回路領域
【図1】
【図2】
【図3】
【図4】
【図5A】
【図5B】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
