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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024179091
(43)【公開日】2024-12-26
(54)【発明の名称】半導体記憶装置および半導体記憶装置の製造方法
(51)【国際特許分類】
H10B 43/50 20230101AFI20241219BHJP
H01L 21/336 20060101ALI20241219BHJP
H10B 43/27 20230101ALI20241219BHJP
H10B 43/40 20230101ALI20241219BHJP
H01L 21/768 20060101ALI20241219BHJP
【ＦＩ】
H10B43/50
H01L29/78 371
H10B43/27
H10B43/40
H01L21/90 B
【審査請求】未請求
【請求項の数】12
【出願形態】ＯＬ
(21)【出願番号】P 2023097629
(22)【出願日】2023-06-14
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】110002147
【氏名又は名称】弁理士法人酒井国際特許事務所
(72)【発明者】
【氏名】那波 恭介
【テーマコード（参考）】
5F033
5F083
5F101
【Ｆターム（参考）】
5F033JJ19
5F033KK19
5F033KK20
5F033NN08
5F033NN29
5F033NN32
5F033QQ09
5F033QQ16
5F033QQ19
5F033QQ21
5F033QQ25
5F033QQ38
5F033RR04
5F033RR06
5F033TT02
5F033VV01
5F033VV16
5F033XX31
5F083EP18
5F083EP22
5F083EP32
5F083EP76
5F083ER21
5F083GA10
5F083GA27
5F083JA02
5F083JA04
5F083JA19
5F083JA37
5F083JA39
5F083MA06
5F083MA16
5F083MA19
5F083PR05
5F083PR21
5F083PR40
5F101BA46
5F101BB02
5F101BD16
5F101BD22
5F101BD30
5F101BD34
5F101BE07
5F101BH02
5F101BH15
(57)【要約】
【課題】コンタクトとダミーピラーとが接触した場合でもコンタクトにおけるショート不良を抑制すること。
【解決手段】実施形態の半導体記憶装置は、複数の第１の導電層と複数の第１の絶縁層とが１層ずつ交互に積層され、複数の第１の導電層が階段状に加工された階段部を有する積層体と、階段部に配置され、複数の第１の導電層のいずれかと接続されるコンタクトと、階段部から外れた積層体内を積層体の積層方向に延び、複数の第１の導電層の少なくとも一部との交差部にそれぞれメモリセルを形成する第１のピラーと、を備え、コンタクトは、複数の第１の導電層のうち、コンタクトの接続対象となる第１の導電層の上方に配置される第２の導電層を貫通して、接続対象の第１の導電層に到達している。
【選択図】図２
【解決手段】実施形態の半導体記憶装置は、複数の第１の導電層と複数の第１の絶縁層とが１層ずつ交互に積層され、複数の第１の導電層が階段状に加工された階段部を有する積層体と、階段部に配置され、複数の第１の導電層のいずれかと接続されるコンタクトと、階段部から外れた積層体内を積層体の積層方向に延び、複数の第１の導電層の少なくとも一部との交差部にそれぞれメモリセルを形成する第１のピラーと、を備え、コンタクトは、複数の第１の導電層のうち、コンタクトの接続対象となる第１の導電層の上方に配置される第２の導電層を貫通して、接続対象の第１の導電層に到達している。
【選択図】図２
【特許請求の範囲】
【請求項1】
複数の第１の導電層と複数の第１の絶縁層とが１層ずつ交互に積層され、前記複数の第１の導電層が階段状に加工された階段部を有する積層体と、
前記階段部に配置され、前記複数の第１の導電層のいずれかと接続されるコンタクトと、
前記階段部から外れた前記積層体内を前記積層体の積層方向に延び、前記複数の第１の導電層の少なくとも一部との交差部にそれぞれメモリセルを形成する第１のピラーと、を備え、
前記コンタクトは、
前記複数の第１の導電層のうち、前記コンタクトの接続対象となる第１の導電層の上方に配置される第２の導電層を貫通して、前記接続対象の第１の導電層に到達している、
半導体記憶装置。
前記階段部に配置され、前記複数の第１の導電層のいずれかと接続されるコンタクトと、
前記階段部から外れた前記積層体内を前記積層体の積層方向に延び、前記複数の第１の導電層の少なくとも一部との交差部にそれぞれメモリセルを形成する第１のピラーと、を備え、
前記コンタクトは、
前記複数の第１の導電層のうち、前記コンタクトの接続対象となる第１の導電層の上方に配置される第２の導電層を貫通して、前記接続対象の第１の導電層に到達している、
半導体記憶装置。
【請求項2】
前記第２の導電層は、
前記複数の第１の導電層と同一材料を含む、
請求項１に記載の半導体記憶装置。
前記複数の第１の導電層と同一材料を含む、
請求項１に記載の半導体記憶装置。
【請求項3】
前記階段部において前記積層体内を前記積層方向に延びる第２のピラーを更に備え、
前記第２の導電層は、
前記第２のピラーの周囲から前記第２のピラーへと向かって擂り鉢状に落ち込んでいる、
請求項１に記載の半導体記憶装置。
前記第２の導電層は、
前記第２のピラーの周囲から前記第２のピラーへと向かって擂り鉢状に落ち込んでいる、
請求項１に記載の半導体記憶装置。
【請求項4】
前記コンタクトは、
前記第２の導電層の貫通部分を含む下端部において、擂り鉢状の前記第２の導電層の面に沿って広がっており、
前記下端部の少なくとも一部分で、前記接続対象の第１の導電層と接続されている、
請求項３に記載の半導体記憶装置。
前記第２の導電層の貫通部分を含む下端部において、擂り鉢状の前記第２の導電層の面に沿って広がっており、
前記下端部の少なくとも一部分で、前記接続対象の第１の導電層と接続されている、
請求項３に記載の半導体記憶装置。
【請求項5】
前記コンタクトの下端部は、
前記第２のピラーの上端部と接触している、
請求項３に記載の半導体記憶装置。
前記第２のピラーの上端部と接触している、
請求項３に記載の半導体記憶装置。
【請求項6】
前記第２の導電層は、
第２の絶縁層を介して前記コンタクトの接続対象の第１の導電層の上方に配置されている、
請求項３に記載の半導体記憶装置。
第２の絶縁層を介して前記コンタクトの接続対象の第１の導電層の上方に配置されている、
請求項３に記載の半導体記憶装置。
【請求項7】
前記第２の絶縁層は、
階段状に加工された前記複数の第１の導電層のステップ面にも配置されている、
請求項６に記載の半導体記憶装置。
階段状に加工された前記複数の第１の導電層のステップ面にも配置されている、
請求項６に記載の半導体記憶装置。
【請求項8】
複数の第１の絶縁層と複数の第２の絶縁層とが１層ずつ交互に積層された第１の積層体を形成し、
前記第１の積層体内を前記第１の積層体の積層方向に延びる半導体層を有する第１のピラーを形成し、
前記第１のピラーとは異なる位置で、前記第１の積層体内を前記積層方向に延びる第２のピラーを形成し、
前記第２のピラーを形成した前記第１の積層体の領域において、前記複数の第１の絶縁層を階段状に加工して階段部を形成し、
前記階段部の階段形状に沿うように前記階段部を覆い、前記複数の第１の絶縁層と同一材料を含む第３の絶縁層を形成し、
前記第３の絶縁層をストッパ層として、前記階段部のテラス面と前記積層方向に重なる位置にコンタクトホールを形成する、
半導体記憶装置の製造方法。
前記第１の積層体内を前記第１の積層体の積層方向に延びる半導体層を有する第１のピラーを形成し、
前記第１のピラーとは異なる位置で、前記第１の積層体内を前記積層方向に延びる第２のピラーを形成し、
前記第２のピラーを形成した前記第１の積層体の領域において、前記複数の第１の絶縁層を階段状に加工して階段部を形成し、
前記階段部の階段形状に沿うように前記階段部を覆い、前記複数の第１の絶縁層と同一材料を含む第３の絶縁層を形成し、
前記第３の絶縁層をストッパ層として、前記階段部のテラス面と前記積層方向に重なる位置にコンタクトホールを形成する、
半導体記憶装置の製造方法。
【請求項9】
前記コンタクトホールの下端部に露出する前記第３の絶縁層を貫通させて、前記複数の第１の絶縁層のうち前記コンタクトホールと前記積層方向に重なる前記テラス面の下方の第１の絶縁層に前記コンタクトホールの下端部を到達させる、
請求項８に記載の半導体記憶装置の製造方法。
請求項８に記載の半導体記憶装置の製造方法。
【請求項10】
前記コンタクトホールに金属層を充填してコンタクトを形成し、
少なくとも前記コンタクトホールを形成した後に、
前記複数の第１の絶縁層を複数の導電層に置き換えて、前記複数の導電層と前記複数の第２の絶縁層とが１層ずつ交互に積層された第２の積層体を形成し、
前記第１のピラーと前記複数の第１の導電層の少なくとも一部との交差部にそれぞれメモリセルを形成可能とし、
前記複数の導電層のうち、前記コンタクトと前記積層方向に重なる前記テラス面の下方の導電層と前記コンタクトとを接続させる、
請求項９に記載の半導体記憶装置の製造方法。
少なくとも前記コンタクトホールを形成した後に、
前記複数の第１の絶縁層を複数の導電層に置き換えて、前記複数の導電層と前記複数の第２の絶縁層とが１層ずつ交互に積層された第２の積層体を形成し、
前記第１のピラーと前記複数の第１の導電層の少なくとも一部との交差部にそれぞれメモリセルを形成可能とし、
前記複数の導電層のうち、前記コンタクトと前記積層方向に重なる前記テラス面の下方の導電層と前記コンタクトとを接続させる、
請求項９に記載の半導体記憶装置の製造方法。
【請求項11】
前記第２の積層体を形成するときは、
前記積層方向と、前記積層方向に交差する第１の方向に前記第１の積層体内を延び、前記積層方向と前記第１の方向とに交差する第２の方向に前記第１の積層体を分割するとともに、前記第３の絶縁層をも貫通させてスリットを形成し、
前記スリットを介して、前記複数の第１の絶縁層とともに前記第３の絶縁層をも前記複数の導電層に置き換える、
請求項１０に記載の半導体記憶装置の製造方法。
前記積層方向と、前記積層方向に交差する第１の方向に前記第１の積層体内を延び、前記積層方向と前記第１の方向とに交差する第２の方向に前記第１の積層体を分割するとともに、前記第３の絶縁層をも貫通させてスリットを形成し、
前記スリットを介して、前記複数の第１の絶縁層とともに前記第３の絶縁層をも前記複数の導電層に置き換える、
請求項１０に記載の半導体記憶装置の製造方法。
【請求項12】
前記第３の絶縁層を形成するときは、
前記テラス面を覆う前記第３の絶縁層を残しつつ、前記階段部のステップ面を覆う前記第３の絶縁層を除去する、
請求項１０に記載の半導体記憶装置の製造方法。
前記テラス面を覆う前記第３の絶縁層を残しつつ、前記階段部のステップ面を覆う前記第３の絶縁層を除去する、
請求項１０に記載の半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の実施形態は、半導体記憶装置および半導体記憶装置の製造方法に関する。
【背景技術】
【0002】
３次元不揮発性メモリ等の半導体記憶装置においては、複数の導電層が積層された積層体中に３次元にメモリセルを形成する。これらの導電層を引き出すため、複数の導電層が階段状に加工された部分にそれぞれ接続される複数のコンタクトが配置される。また、積層体には積層体を支持する複数のダミーのピラーが配置される。これらのコンタクトとダミーピラーとの間で接触が生じると、コンタクトにおいてショート不良が生じてしまうことがある。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０２３－０４２８７４号公報
【特許文献2】特開２０１９－１５３６９３号公報
【特許文献3】特開２０１６－０４６４３９号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
１つの実施形態は、コンタクトとダミーピラーとが接触した場合でもコンタクトにおけるショート不良を抑制することができる半導体記憶装置および半導体記憶装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【0005】
実施形態の半導体記憶装置は、複数の第１の導電層と複数の第１の絶縁層とが１層ずつ交互に積層され、前記複数の第１の導電層が階段状に加工された階段部を有する積層体と、前記階段部に配置され、前記複数の第１の導電層のいずれかと接続されるコンタクトと、前記階段部から外れた前記積層体内を前記積層体の積層方向に延び、前記複数の第１の導電層の少なくとも一部との交差部にそれぞれメモリセルを形成する第１のピラーと、を備え、前記コンタクトは、前記複数の第１の導電層のうち、前記コンタクトの接続対象となる第１の導電層の上方に配置される第２の導電層を貫通して、前記接続対象の第１の導電層に到達している。
【図面の簡単な説明】
【0006】
【図1】実施形態にかかる半導体記憶装置の概略の構成の一例を示す断面図。
【図2】実施形態にかかる半導体記憶装置の構成の一例を示す断面図。
【図3】実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。
【図4】実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。
【図5】実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。
【図6】実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。
【図7】実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。
【図8】実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。
【図9】実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。
【図10】実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。
【図11】実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。
【図12】実施形態にかかる半導体記憶装置のコンタクトの形成処理の詳細を例示するＸ方向に沿う拡大断面図。
【図13】実施形態にかかる半導体記憶装置のコンタクトの形成処理の詳細を例示するＸ方向に沿う拡大断面図。
【図14】実施形態にかかる半導体記憶装置のコンタクトの形成処理の詳細を例示するＸ方向に沿う拡大断面図。
【図15】比較例にかかる半導体記憶装置のコンタクトの形成処理を例示するＸ方向に沿う拡大断面図。
【発明を実施するための形態】
【0007】
以下に、本発明の実施形態につき図面を参照しつつ詳細に説明する。なお、下記の実施形態により、本発明が限定されるものではない。また、下記実施形態における構成要素には、当業者が容易に想定できるものあるいは実質的に同一のものが含まれる。
【0008】
【0009】
図１に示すように、半導体記憶装置１は、紙面下側から順に、電極膜ＥＬ、ソース線ＳＬ、複数のワード線ＷＬ、及び周辺回路ＣＢＡが設けられた半導体基板ＳＢを備える。
【0010】
電極膜ＥＬ上には、絶縁層６０を介してソース線ＳＬが配置されている。絶縁層６０中には複数のプラグＰＧが配置され、プラグＰＧを介してソース線ＳＬと電極膜ＥＬとが電気的な導通を保っている。図示はしないが、電極膜ＥＬと同層には、外部から半導体記憶装置１に電源および信号を供給するための電極パッドが設けられている。ソース線ＳＬ上には、複数のワード線ＷＬが積層されている。
【0011】
複数のワード線ＷＬの層方向に沿う中央部にはメモリ領域ＭＲが配置され、複数のワード線ＷＬの両端部には階段領域ＳＲがそれぞれ配置されている。
【0012】
メモリ領域ＭＲには、複数のワード線ＷＬを積層方向に貫通する複数のピラーＰＬが配置されている。ピラーＰＬの下端は、ソース線ＳＬに達している。ピラーＰＬとワード線ＷＬとの交差部には複数のメモリセルが形成される。これにより、半導体記憶装置１は、例えばメモリ領域ＭＲにメモリセルが３次元に配置された３次元不揮発性メモリとして構成される。
【0013】
階段領域ＳＲでは、複数のワード線ＷＬが階段状に加工されて終端している。このとき、メモリ領域ＭＲから遠ざかるにつれて、テラス部分を構成する複数のワード線ＷＬが上層側から下層側へと移っていくため、テラス部分の高さ位置がソース線ＳＬ側へと下がっていく。
【0014】
複数のワード線ＷＬによって構成される各段のテラス部分には、各層のワード線ＷＬに接続するコンタクトＣＣがそれぞれ配置される。これらのコンタクトＣＣにより、多層に積層されるワード線ＷＬ等が個々に引き出される。
【0015】
より具体的には、これらのコンタクトＣＣからは、複数のワード線ＷＬ中央部のメモリ領域ＭＲに含まれるメモリセルに対し、そのメモリセルと同じ高さ位置のワード線ＷＬを介して書き込み電圧および読み出し電圧等が印加される。
【0016】
複数のワード線ＷＬ、ピラーＰＬ、及びコンタクトＣＣは絶縁層５０に覆われている。絶縁層５０は、これらの構成の周囲にも広がっている。
【0017】
絶縁層５０上方の半導体基板ＳＢは、例えばシリコン基板等である。半導体基板ＳＢの表面にはトランジスタＴＲ及び配線等を含む周辺回路ＣＢＡが配置されている。コンタクトＣＣからメモリセルに印加される各種電圧は、これらのコンタクトＣＣと電気的に接続される周辺回路ＣＢＡにより制御される。これにより、周辺回路ＣＢＡはメモリセルの電気的な動作を制御する。
【0018】
周辺回路ＣＢＡは絶縁層４０で覆われており、この絶縁層４０と、複数のワード線ＷＬ等を覆う絶縁層５０とが接合されることにより、複数のワード線ＷＬ、ピラーＰＬ、及びコンタクトＣＣ等の構成と、周辺回路ＣＢＡとを備える半導体記憶装置１が構成される。
【0019】
【0020】
より詳細には、図２（ａ）は、半導体記憶装置１のメモリ領域ＭＲにおけるＹ方向に沿う断面図である。図２（ｂ）は、半導体記憶装置１の階段領域ＳＲにおけるＸ方向に沿う断面図である。図２（ａ）（ｂ）においては、絶縁層６０下方および後述する絶縁層５３上方の構造が省略されている。
【0021】
図２（ｃ）は、任意のワード線ＷＬの高さ位置におけるピラーＰＬの拡大断面図である。
【0022】
なお、本明細書において、Ｘ方向およびＹ方向は共に、ワード線ＷＬの面の向きに沿う方向であり、Ｘ方向とＹ方向とは互いに直交する。また、ワード線ＷＬの電気的な引き出し方向を第１の方向と呼ぶことがあり、この第１の方向はＸ方向に沿う方向である。また、第１の方向と交差する方向を第２の方向と呼ぶことがあり、この第２の方向はＹ方向に沿う方向である。ただし、半導体記憶装置１は製造誤差を含みうるため、第１の方向と第２の方向とは必ずしも直交しない。
【0023】
また、本明細書においては、階段領域ＳＲにおける各段のワード線ＷＬのテラス面が向いた方向を半導体記憶装置１における上方向と規定する。
【0024】
図２（ａ）に示すように、ソース線ＳＬは、絶縁層６０上に、例えば下部ソース線ＤＳＬａ、中間ソース線ＢＳＬ、及び上部ソース線ＤＳＬｂがこの順に積層された多層構造を有する。なお、中間ソース線ＢＳＬは、積層体ＬＭのメモリ領域ＭＲ下方に配置される。
【0025】
下部ソース線ＤＳＬａ、中間ソース線ＢＳＬ、及び上部ソース線ＤＳＬｂは、例えばポリシリコン層等である。そのうち、少なくとも中間ソース線ＢＳＬは、不純物が拡散された導電性のポリシリコン層等であってよい。
【0026】
なお、ソース線ＳＬは、積層体ＬＭ外側の上述の絶縁層５０を、電極膜ＥＬから周辺回路ＣＢＡへと延びる図示しない貫通コンタクトによって、電極膜ＥＬを介して周辺回路ＣＢＡに接続されている。
【0027】
ソース線ＳＬ上には積層体ＬＭが配置される。積層体ＬＭは、複数のワード線ＷＬと複数の絶縁層ＯＬとが１層ずつ交互に積層された積層体ＬＭａ，ＬＭｂを備える。
【0028】
積層体ＬＭａは、ソース線ＳＬの上方に配置されている。積層体ＬＭａの最下層のワード線ＷＬより下層には１つ以上の選択ゲート線が配置されていてもよい。積層体ＬＭｂは、積層体ＬＭａ上に配置されている。積層体ＬＭｂの最上層のワード線ＷＬより上層には１つ以上の選択ゲート線が配置されていてもよい。
【0029】
なお、積層体ＬＭにおけるこれらのワード線ＷＬ及び選択ゲート線の積層数は任意である。第１の導電層としてのワード線ＷＬ及び選択ゲート線は、例えばタングステン層またはモリブデン層等である。第１の絶縁層としての絶縁層ＯＬは例えば酸化シリコン層等である。
【0030】
積層体ＬＭの上面は絶縁層５２で覆われている。絶縁層５２は絶縁層５３で覆われている。絶縁層５２，５３は、後述する絶縁層５１とともに、それぞれ図１の絶縁層５０の一部分を構成する。
【0031】
上述のように、積層体ＬＭは、複数の板状コンタクトＬＩによってＹ方向に分割されている。すなわち、板状コンタクトＬＩのそれぞれは、互いにＹ方向に並んで、積層体ＬＭの積層方向およびＸ方向に沿う方向に延びる。
【0032】
このように、板状コンタクトＬＩは、積層体ＬＭのＸ方向一端部から他端部に亘って積層体ＬＭ内を連続的に延びている。また、板状コンタクトＬＩは、積層体ＬＭ及び上部ソース線ＤＳＬｂを貫通し、メモリ領域ＭＲでは中間ソース線ＢＳＬに到達している。
【0033】
板状コンタクトＬＩのそれぞれは、絶縁層５４と導電層２４とを含む。絶縁層５４は例えば酸化シリコン層等である。導電層２４は例えばタングステン層または導電性のポリシリコン層等である。
【0034】
絶縁層５４は、板状コンタクトＬＩのＹ方向に向かい合う側壁を覆う。導電層２４は絶縁層５４の内側に充填され、中間ソース線ＢＳＬを含むソース線ＳＬに電気的に接続されている。ただし、板状コンタクトＬＩに代えて、絶縁層が充填された板状部材が積層体ＬＭを貫通するとともにＸ方向に沿う方向に延びることにより、積層体ＬＭをＹ方向に分割していてもよい。
【0035】
メモリ領域ＭＲには、積層体ＬＭ、上部ソース線ＤＳＬｂ、及び中間ソース線ＢＳＬを貫通して、下部ソース線ＤＳＬａに到達する複数のピラーＰＬが分散して配置されている。
【0036】
複数の第１のピラーとしてのピラーＰＬは、積層体ＬＭの積層方向から見て例えば千鳥状の配置を取る。個々のピラーＰＬは、積層体ＬＭの層方向に沿う方向、つまりＸＹ平面に沿う方向の断面形状として、例えば円形、楕円形、または小判型（オーバル型）等の形状を有する。
【0037】
また、ピラーＰＬは、積層体ＬＭａを貫通する部分と、積層体ＬＭｂを貫通する部分とにおいて、上層側から下層側に向かって径および断面積が小さくなるテーパ形状をそれぞれ有する。あるいは、ピラーＰＬは、積層体ＬＭａを貫通する部分と、積層体ＬＭｂを貫通する部分とにおいて、例えば上層側と下層側との間の所定位置で径および断面積が最大となるボーイング形状をそれぞれ有する。
【0038】
複数のピラーＰＬのそれぞれは、積層体ＬＭ内を積層方向に延びるメモリ層ＭＥ、積層体ＬＭ内を貫通して中間ソース線ＢＳＬと接続するチャネル層ＣＮ、チャネル層ＣＮ上面を覆うキャップ層ＣＰ、及びピラーＰＬの芯材となるコア層ＣＲを有する。
【0039】
図２（ｃ）に示すように、メモリ層ＭＥは、ピラーＰＬの外周側から、ブロック絶縁層ＢＫ、電荷蓄積層ＣＴ、及びトンネル絶縁層ＴＮがこの順に積層された多層構造を有する。より詳細には、メモリ層ＭＥは、中間ソース線ＢＳＬの深さ位置を除くピラーＰＬの側面に配置されている。また、メモリ層ＭＥは、下部ソース線ＤＳＬａ深さまで到達するピラーＰＬの底面にも配置されている。
【0040】
チャネル層ＣＮはメモリ層ＭＥの内側で、積層体ＬＭ、上部ソース線ＤＳＬｂ、及び中間ソース線ＢＳＬを貫通して、下部ソース線ＤＳＬａ深さに到達している。より詳細には、チャネル層ＣＮは、メモリ層ＭＥを介してピラーＰＬの側面および底面に配置されている。ただし、チャネル層ＣＮの一部は、側面で中間ソース線ＢＳＬと接触しており、これにより、中間ソース線ＢＳＬを含むソース線ＳＬに電気的に接続される。チャネル層ＣＮの更に内側にはコア層ＣＲが充填されている。
【0041】
また、複数のピラーＰＬのそれぞれは、上端部にキャップ層ＣＰを有する。キャップ層ＣＰは、少なくともチャネル層ＣＮの上端部を覆うようにピラーＰＬ上端部に配置され、チャネル層ＣＮと接続されている。また、キャップ層ＣＰは、絶縁層５２中に配置されるプラグＣＨを介して、絶縁層５３中に配置されるビット線ＢＬと接続される。ビット線ＢＬは、ワード線ＷＬの引き出し方向と交差するように、Ｙ方向に沿う方向に積層体ＬＭの上方を延びる。
【0042】
なお、図２（ａ）においては、６つのピラーＰＬのうち、１つのピラーＰＬにのみプラグＣＨが接続されている。それ以外のピラーＰＬは、図２（ａ）に示す断面とは異なる位置で、図２（ａ）に示すビット線ＢＬと並行してＹ方向に沿う方向に延びる他のビット線ＢＬに、図２（ａ）には不図示のプラグＣＨを介して接続される。
【0043】
メモリ層ＭＥのブロック絶縁層ＢＫ及びトンネル絶縁層ＴＮ、並びにコア層ＣＲは例えば酸化シリコン層等である。メモリ層ＭＥの電荷蓄積層ＣＴは例えば窒化シリコン層等である。チャネル層ＣＮ及びキャップ層ＣＰは、例えばポリシリコン層またはアモルファスシリコン層等の半導体層である。
【0044】
図２（ｃ）に示すように、以上のような構成によって、ピラーＰＬ側面の個々のワード線ＷＬと対向する部分には、それぞれメモリセルＭＣが形成される。ワード線ＷＬから所定の電圧が印加されることにより、メモリセルＭＣに対してデータの書き込み及び読み出しが行われる。
【0045】
また、積層体ＬＭがワード線ＷＬの上方および下方に選択ゲート線を有する場合、これらの選択ゲート線と対向する部分には、選択ゲートがそれぞれ形成される。選択ゲート線から所定の電圧がそれぞれ印加されることにより、選択ゲートがオンまたはオフして、その選択ゲートが属するピラーＰＬのメモリセルＭＣを選択状態または非選択状態とすることができる。
【0046】
【0047】
階段部ＳＣＰ上には、階段部ＳＣＰの階段形状に沿うように階段部ＳＣＰを覆う第２の絶縁層としてのストッパ層ＳＰｓが配置されている。また、階段部ＳＣＰの各段のテラス面上には、ストッパ層ＳＰｓを介して第２の導電層としてのストッパ層ＳＰｗが配置されている。
【0048】
このとき、階段部ＳＣＰ各段のステップ面にはストッパ層ＳＰｓが配置され、ストッパ層ＳＰｗはステップ面には配置されない。このため、例えば階段状に加工された端部をステップ面に有するワード線ＷＬと、その１つ下の段のテラス面上のストッパ層ＳＰｗとが接触し、これらが電気的に導通してしまうことが抑制される。
【0049】
階段部ＳＣＰはさらに、これらのストッパ層ＳＰｓ，ＳＰｗを介して絶縁層５１で覆われている。第３の絶縁層としての絶縁層５１は、例えば積層体ＬＭの最上層の高さ位置に到達し、絶縁層５２，５３は絶縁層５１の上面をも覆っている。上述のように、絶縁層５１もまた、図１の絶縁層５０の一部分を構成する。
【0050】
ここで、ストッパ層ＳＰｓ及び絶縁層５１は、例えば酸化シリコン層等である。また、ストッパ層ＳＰｗは、例えば上述のワード線ＷＬと同様、タングステン層またはモリブデン層等である。
【0051】
また、階段領域ＳＲにおいて、ソース線ＳＬは、中間ソース線ＢＳＬに替えて、上部ソース線ＤＳＬｂと下部ソース線ＤＳＬａとの間に介在される中間絶縁層ＳＣＯを備えている。中間絶縁層ＳＣＯは例えば酸化シリコン層等である。
【0052】
このため、板状コンタクトＬＩは、階段領域ＳＲにおいては、絶縁層５１、積層体ＬＭ、及び上部ソース線ＤＳＬｂを貫通して、中間絶縁層ＳＣＯに到達している。
【0053】
また、階段領域ＳＲには、複数のコンタクトＣＣ及び複数の柱状部ＨＲが配置されている。後述するように、これらの柱状部ＨＲは、犠牲層と絶縁層とが積層された積層体から積層体ＬＭを形成する際、これらの構成を支持する役割を持ち、半導体記憶装置１の機能には寄与しない。
【0054】
個々のコンタクトＣＣは、絶縁層５１及びストッパ層ＳＰｗ，ＳＰｓを貫通して、階段部ＳＣＰの各段のテラス面を構成する絶縁層ＯＬ直下のワード線ＷＬに接続されている。
【0055】
また、個々のコンタクトＣＣは、絶縁層５１中を延びる延伸部ＣＣｐと、ストッパ層ＳＰｗ，ＳＰｓの貫通部分を含む下端部ＣＣｅとを備える。下端部ＣＣｅの外形は、延伸部ＣＣｐの外形よりも大きい。つまり、コンタクトＣＣは、下端部ＣＣｅにおいて拡径されている。コンタクトＣＣはタングステン層または銅層等の導電層２５を有し、導電層２５は延伸部ＣＣｐから下端部ＣＣｅに亘って連続的に延びている。
【0056】
このとき、コンタクトＣＣが貫通するストッパ層ＳＰｗは、コンタクトＣＣの下端部ＣＣｅを介して、コンタクトＣＣの接続対象のワード線ＷＬと電気的に導通している。しかし、上述のように、そのストッパ層ＳＰｗが配置されるテラス面の１つ上段のステップ面に端部を有するワード線ＷＬをはじめ、ストッパ層ＳＰｗは、コンタクトＣＣの接続対象のワード線ＷＬを除く他のワード線ＷＬとは接触していない。したがって、例えばストッパ層ＳＰｗを介して複数のワード線ＷＬ間で短絡が生じる等の電気特性上の不具合は生じない。
【0057】
個々のコンタクトＣＣの導電層２５は、絶縁層５２中に配置されるプラグＶ０を介して、絶縁層５３中に配置される上層配線ＭＸと接続される。この上層配線ＭＸは、上述の周辺回路ＣＢＡ（図１参照）と電気的に接続されている。
【0058】
このような構成により、各層のワード線ＷＬを、積層体ＬＭのＸ方向両端部から電気的に引き出すことができる。すなわち、上記構成により、周辺回路ＣＢＡから、上層配線ＭＸ、コンタクトＣＣ、及びワード線ＷＬ等を介してメモリセルＭＣに所定の電圧を印加して、メモリセルＭＣを記憶素子として動作させることができる。
【0059】
第２のピラーとしての柱状部ＨＲは、階段状に加工された積層体ＬＭｂ，ＬＭａ、上部ソース線ＤＳＬｂ、及び中間絶縁層ＳＣＯを貫通して、下部ソース線ＤＳＬａに到達する。
【0060】
より具体的には、個々の柱状部ＨＲは、階段部ＳＣＰの個々のテラス面から、そのテラス面より下層のワード線ＷＬ及び絶縁層ＯＬを貫通して積層体ＬＭ中を延びている。したがって、上層側のワード線ＷＬが階段状に加工された部分から、下層側のワード線ＷＬが階段状に加工された部分へと向かうにつれて、柱状部ＨＲの延伸方向の寸法は縮まっていく。
【0061】
これらの柱状部ＨＲは、階段部ＳＣＰの全体に亘って分散して配置され、積層体ＬＭの積層方向から見て例えばグリッド状または千鳥状の配置を取る。個々の柱状部ＨＲは、ＸＹ平面に沿う方向の断面形状として、例えば円形、楕円形、または小判型等の形状を有する。
【0062】
また、比較的上層側のワード線ＷＬを貫通する柱状部ＨＲを例にとると、柱状部ＨＲは、積層体ＬＭａを貫通する部分と、積層体ＬＭｂを貫通する部分とにおいて、上層側から下層側に向かって径および断面積が小さくなるテーパ形状をそれぞれ有する。あるいは、柱状部ＨＲは、積層体ＬＭａを貫通する部分と、積層体ＬＭｂを貫通する部分とにおいて、例えば上層側と下層側との間の所定位置で径および断面積が最大となるボーイング形状をそれぞれ有する。
【0063】
柱状部ＨＲは全体が、酸化シリコン層等の絶縁層５６の単体である。つまり、柱状部ＨＲは、実質的に単一材料の絶縁層５６から構成されている。ここで、実質的に単一材料であるとは、１つの柱状部ＨＲ内、あるいは、複数の柱状部ＨＲ間で、これらの柱状部ＨＲの構成成分の元素比が異なる場合、並びに含有される不純物の種類および量が異なる場合を包含し得るほか、単一材料の柱状部ＨＲ中にボイドを含むことを許容する。
【0064】
柱状部ＨＲは、このように絶縁層５６の単体であるため、他の構成に対して電気的な影響を及ぼし得ず、隣接する板状コンタクトＬＩ及びコンタクトＣＣとの干渉が許容されている。
【0065】
なお、積層体ＬＭの同じ高さ位置において、柱状部ＨＲのＸＹ平面に沿う方向の断面積は、例えばピラーＰＬのＸＹ平面に沿う方向の断面積よりも大きい。また、複数の柱状部ＨＲ間のピッチは、例えば複数のピラーＰＬ間のピッチよりも大きく、積層体ＬＭにおけるワード線ＷＬの単位面積あたりの柱状部ＨＲの配置密度は、ワード線ＷＬの単位面積あたりのピラーＰＬの配置密度よりも低い。
【0066】
このように、例えば柱状部ＨＲに比べて、ピラーＰＬの断面積を小さく構成し、狭ピッチとすることで、所定サイズの積層体ＬＭ内に高密度に多数のメモリセルＭＣを形成することができ、半導体記憶装置１の記憶容量を高めることができる。一方、柱状部ＨＲは、専ら積層体ＬＭを支持するために用いられるので、例えばピラーＰＬのように断面積が小さく狭ピッチの精密な構成としないことで、製造負荷を減らすことができる。
【0067】
（半導体記憶装置の製造方法）
次に、図３～図１４を用いて、実施形態の半導体記憶装置１の製造方法について説明する。図３～図１１は、実施形態にかかる半導体記憶装置１の製造方法の手順の一部を順に例示する図である。
次に、図３～図１４を用いて、実施形態の半導体記憶装置１の製造方法について説明する。図３～図１１は、実施形態にかかる半導体記憶装置１の製造方法の手順の一部を順に例示する図である。
【0068】
まずは、図３及び図４に、ワード線ＷＬが形成される前の積層体ＬＭである第１の積層体としての積層体ＬＭｓａ，ＬＭｓｂ、及び積層体ＬＭｓａ，ＬＭｓｂに各種構成が形成される様子を示す。図３及び図４は、後にメモリ領域ＭＲ及び階段領域ＳＲとなる領域のＸ方向に沿う断面図である。
【0069】
図３（ａ）に示すように、支持基板ＳＳ上に、下部ソース線ＤＳＬａ、中間犠牲層ＳＣＮもしくは中間絶縁層ＳＣＯ、及び上部ソース線ＤＳＬｂをこの順に形成する。
【0070】
支持基板ＳＳとしては、シリコン基板等の半導体基板、セラミック基板等の絶縁基板、または導電性基板等を使用することができる。支持基板ＳＳの上面側には、上述の絶縁層６０（図２等参照）が形成されていてもよい。
【0071】
中間犠牲層ＳＣＮは、後にメモリ領域ＭＲとなる支持基板ＳＳ上の領域に形成し、中間絶縁層ＳＣＯは、後に階段領域ＳＲとなる支持基板ＳＳ上の領域に形成する。中間犠牲層ＳＣＮは、例えば窒化シリコン層等であり、後にポリシリコン層等に置き換えられて中間ソース線ＢＳＬとなる層である。中間絶縁層ＳＣＯは、上述の通り、例えば酸化シリコン層等である。
【0072】
また、上部ソース線ＤＳＬｂ上に、複数の第１の絶縁層としての絶縁層ＮＬと複数の第２の絶縁層としての絶縁層ＯＬとが１層ずつ交互に積層された積層体ＬＭｓａを形成する。絶縁層ＮＬは、例えば窒化シリコン層等であり、後に導電材料に置き換えられてワード線ＷＬとなる犠牲層として機能する。
【0073】
図３（ｂ）に示すように、積層体ＬＭｓａを積層方向に延びる複数のメモリホールＭＨａ及び複数のホールＨＬａを例えば一括形成する。メモリホールＭＨａは、後にピラーＰＬの下部構造となる部分である。ホールＨＬａは、後に柱状部ＨＲの下部構造となる部分である。
【0074】
図３（ｃ）に示すように、これらのメモリホールＭＨａ及びホールＨＬａ内をアモルファスシリコン層またはＣＶＤ－カーボン層等の犠牲層２６で充填する。
【0075】
これにより、後にメモリ領域ＭＲとなる領域には、複数のメモリホールＭＨａに犠牲層２６が充填されたピラーＰＬｃが形成される。また、後に階段領域ＳＲとなる領域には、複数のホールＨＬａに犠牲層２６が充填された柱状部ＨＲｃが形成される。
【0076】
図３（ｄ）に示すように、積層体ＬＭｓａ上と階段部分の絶縁層５１上とを覆い、複数の第１の絶縁層としての絶縁層ＮＬと複数の第２の絶縁層としての絶縁層ＯＬとが１層ずつ交互に積層された積層体ＬＭｓｂを形成する。積層体ＬＭｓｂの絶縁層ＮＬは、後に導電層に置き換えられてワード線ＷＬとなる。
【0077】
図４（ａ）に示すように、積層体ＬＭｓｂを積層方向に延びる複数のメモリホールＭＨｂ及び複数のホールＨＬｂを例えば一括形成する。メモリホールＭＨｂは、後にピラーＰＬの上部構造となる部分である。ホールＨＬｂは、後に柱状部ＨＲの上部構造となる部分である。
【0078】
複数のメモリホールＭＨｂは、後にメモリ領域ＭＲとなる領域に配置され、積層体ＬＭｓｂを貫通して、積層体ＬＭｓａに形成されたピラーＰＬｃの上端部にそれぞれ到達している。
【0079】
複数のホールＨＬｂは、後に階段領域ＳＲとなる領域に配置され、絶縁層５１及び積層体ＬＭｓｂを貫通して、積層体ＬＭｓａに形成された柱状部ＨＲｃの上端部にそれぞれ到達している。
【0080】
図４（ｂ）に示すように、メモリホールＭＨｂ及びホールＨＬｂ底のピラーＰＬｃ及び柱状部ＨＲｃから犠牲層２６を除去する。
【0081】
これにより、複数のメモリホールＭＨｂ底に、それぞれメモリホールＭＨａが開口し、積層体ＬＭｓｂ，ＬＭｓａ、上部ソース線ＤＳＬｂ、及び中間犠牲層ＳＣＮを貫通して、下部ソース線ＤＳＬａに到達する複数のメモリホールＭＨが形成される。また、複数のホールＨＬｂ底に、それぞれホールＨＬａが開口し、絶縁層５１、積層体ＬＭｓｂ，ＬＭｓａ、上部ソース線ＤＳＬｂ、及び中間絶縁層ＳＣＯを貫通して、下部ソース線ＤＳＬａに到達する複数のホールＨＬが形成される。
【0082】
なお、ピラーＰＬｃ及び柱状部ＨＲｃ内に充填した犠牲層２６がＣＶＤ－カーボン層等である場合には、上述の図４（ａ）の処理に用いたマスクパターン等を、酸素プラズマを用いたアッシング等により除去する際に、これらのピラーＰＬｃ及び柱状部ＨＲｃからも一括して犠牲層２６が除去されうる。
【0083】
図４（ｃ）に示すように、複数のメモリホールＭＨをフォトレジスト層等のマスク層で覆い、ホールＨＬ内に酸化シリコン層等の絶縁層５６を充填する。これにより、積層体ＬＭｓａ，ＬＭｓｂを貫通する柱状部ＨＲが形成される。
【0084】
【0085】
【0086】
図５（ａ）に示すように、後にメモリ領域ＭＲとなる領域においては、積層体ＬＭｓａ，ＬＭｓｂを貫通する複数のメモリホールＭＨが形成済みである。
【0087】
図５（ｂ）に示すようにメモリホールＭＨ内に、多層絶縁層ＭＥｂ、半導体層ＣＮｂ、及び絶縁層ＣＲｂをこの順に形成する。これにより、メモリホールＭＨの側面、及び下部ソース線ＤＳＬａが露出する底面に、多層絶縁層ＭＥｂ及び半導体層ＣＮｂが配置され、メモリホールＭＨの中心部に絶縁層ＣＲｂが充填される。
【0088】
多層絶縁層ＭＥｂは、後にメモリ層ＭＥとなる多層構造の絶縁層である。半導体層ＣＮｂは、後にチャネル層ＣＮとなる層である。絶縁層ＣＲｂは、後にコア層ＣＲとなる酸化シリコン層等である。
【0089】
多層絶縁層ＭＥｂ、半導体層ＣＮｂ、及び絶縁層ＣＲｂは、積層体ＬＭｓｂの上面にもこの順に形成される。
【0090】
図５（ｃ）に示すように、絶縁層ＣＲｂ、半導体層ＣＮｂ、及び多層絶縁層ＭＥｂを順次エッチバックして、積層体ＬＭｓｂ上面から除去するとともに、メモリホールＭＨ上端部に窪みＤＮを形成する。
【0091】
これにより、メモリホールＭＨ内に、外周側から順に、メモリ層ＭＥ、チャネル層ＣＮ、及びコア層ＣＲが形成される。
【0092】
図６（ａ）に示すように、メモリホールＭＨ上端部の窪みＤＮに半導体層ＣＰｂを形成する。半導体層ＣＰｂは、後にキャップ層ＣＰとなる層である。半導体層ＣＰｂは、積層体ＬＭｓｂの上面にも形成される。
【0093】
図６（ｂ）に示すように、ＣＭＰ等によって、積層体ＬＭｓｂ上面の半導体層ＣＰｂを除去し、メモリホールＭＨの上端部にキャップ層ＣＰを形成する。
【0094】
図６（ｃ）に示すように、ＣＭＰ等によって薄くなった積層体ＬＭｓｂ最上層の絶縁層ＯＬを積み増す。これにより、キャップ層ＣＰが最上層の絶縁層ＯＬに埋没したピラーＰＬが形成される。
【0095】
ただし、この時点で、メモリ層ＭＥはピラーＰＬの側壁全体を覆っており、チャネル層ＣＮの側面の一部がメモリ層ＭＥから露出した状態となっていない。
【0096】
なお、後に階段領域ＳＲとなる領域には、既に複数の柱状部ＨＲが形成済みであり、上記の図５及び図６の処理の影響を殆ど受けない。ただし、上記の図６（ｂ）（ｃ）の処理により、柱状部ＨＲの上端部もまた、最上層の絶縁層ＯＬに埋没した状態となる。
【0097】
【0098】
図７（ａ）に示すように、後に階段領域ＳＲとなる領域において、絶縁層ＮＬと絶縁層ＯＬとを階段状に加工する。このような加工は、フォトレジスト層等のマスクパターン７２のスリミングと、マスクパターン７２から順次露出する絶縁層ＮＬ及び絶縁層ＯＬのエッチングとを複数回繰り返すことで行うことができる。
【0099】
すなわち、積層体ＬＭｓｂの上面にマスクパターンを形成し、例えば露出部分の絶縁層ＮＬと絶縁層ＯＬとを１層ずつエッチング除去する。また、酸素プラズマ等による処理で、マスクパターンの端部を後退させて積層体ＬＭｓｂの上面を新たに露出させ、絶縁層ＮＬと絶縁層ＯＬとを更に１層ずつエッチング除去する。このような処理を複数回繰り返すことで、まず、積層体ＬＭｓｂに上記階段状の形状が形成される。
【0100】
図７（ｂ）に示すように、積層体ＬＭｓａに対しても、マスクパターン７２のスリミングと、絶縁層ＮＬ及び絶縁層ＯＬのエッチングとの繰り返し処理を継続する。これにより、積層体ＬＭｓａにも階段状の形状が形成される。
【0101】
なお、図７（ａ）（ｂ）の処理においては、積層体ＬＭｓａ，ＬＭｓｂの各層の加工と並行して、積層体ＬＭｓａ，ＬＭｓｂを貫通して形成された柱状部ＨＲもエッチング除去されていく。これにより、積層体ＬＭｓａ，ＬＭｓｂに形成された階段形状の各テラス面から、これらのテラス面下層の絶縁層ＮＬ及び絶縁層ＯＬを貫通して延びる複数の柱状部ＨＲが形成される。
【0102】
図７（ｃ）に示すように、積層体ＬＭｓａ，ＬＭｓｂの階段形状に沿うように、ストッパ層ＳＰｓ，ＳＰｎをこの順に形成する。ストッパ層ＳＰｓは、上述の通り、例えば酸化シリコン層等である。第３の絶縁層としてのストッパ層ＳＰｎは、例えば窒化シリコン層等であり、後に、タングステン層等に置換されて、上述のストッパ層ＳＰｗとなる層である。
【0103】
図８（ａ）に示すように、積層体ＬＭｓａ，ＬＭｓｂの階段形状を覆うストッパ層ＳＰｎのうち、テラス面のストッパ層ＳＰｎを残して、ステップ面のストッパ層ＳＰｎを除去する。このような加工は、ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）等の異方性エッチングを用いた処理により行うことができる。
【0104】
以上のように、酸化シリコン層等であるストッパ層ＳＰｓを介在させて、窒化シリコン層等であるストッパ層ＳＰｎを形成し、更に、階段形状のステップ面からストッパ層ＳＰｎを除去することで、所定のテラス面上のストッパ層ＳＰｎが、そのテラス面の１つ上の段に含まれ、同じく窒化シリコン層等である絶縁層ＮＬと接触することが抑制される。
【0105】
図８（ｂ）に示すように、ストッパ層ＳＰｓ，ＳＰｎを介して、積層体ＬＭｓａ，ＬＭｓｂの未加工部分の高さ位置まで積層体ＬＭｓａ，ＬＭｓｂの階段形状を覆う、酸化シリコン層等の第４の絶縁層としての絶縁層５１を形成する。
【0106】
図８（ｃ）に示すように、絶縁層５１を貫通して、各段のテラス面を覆うストッパ層ＳＰｎに到達する複数のコンタクトホールＣＬを形成する。このような加工は、例えば異種材料を含む絶縁層５１とストッパ層ＳＰｎとの間で選択性の高い条件を用いて、絶縁層５１をエッチングすることで行うことができる。
【0107】
図９（ａ）に示すように、例えばウェットエッチング等を用いて、個々のコンタクトホールＣＬの底面に露出するストッパ層ＳＰｎ，ＳＰｓ及び絶縁層ＯＬを順次除去する。より詳細には、窒化シリコン層等であるストッパ層ＳＰｎの除去液を用いて、コンタクトホールＣＬの底面を処理し、その後、酸化シリコン層等であるストッパ層ＳＰｓ及び絶縁層ＯＬの除去液を用いて、コンタクトホールＣＬの底面を処理する。
【0108】
これにより、各段のテラス面直下に位置する絶縁層ＮＬにそれぞれ到達する複数のコンタクトホールＣＬが得られる。このとき、例えば上述のようにウェットエッチングを用いることで、ストッパ層ＳＰｎ，ＳＰｓ及び絶縁層ＯＬの貫通部分を含む下端部の外形が、他の部分の外形よりも大きい形状を有するコンタクトホールＣＬが得られる。
【0109】
また、上述のように、ストッパ層ＳＰｓを介在させてストッパ層ＳＰｎを形成し、更に、階段形状のステップ面からストッパ層ＳＰｎを除去している。このため、上記のウェットエッチング処理の際、各段のステップ面に端部を有する絶縁層ＮＬまでもが除去されてしまうことが抑制される。
【0110】
図９（ｂ）に示すように、個々のコンタクトホールＣＬ内にタングステン層等の金属層としての導電層２５を充填する。これにより、絶縁層５１中を延びる延伸部ＣＣｐと、延伸部ＣＣｐよりも径が大きい下端部ＣＣｅとを備える複数のコンタクトＣＣが得られる。
【0111】
【0112】
図１０（ａ）に示すように、積層体ＬＭｓｂ，ＬＭｓａ、及び上部ソース線ＤＳＬｂを貫通し、中間犠牲層ＳＣＮに到達するスリットＳＴを形成する。また、スリットＳＴのＹ方向に向かい合う側壁に絶縁層５４ｓを形成する。
【0113】
スリットＳＴは、積層体ＬＭｓａ，ＬＭｓｂ内をＸ方向に沿う方向にも延びている。したがって、後に階段領域ＳＲとなる図示しない領域においては、スリットＳＴの下端部は中間絶縁層ＳＣＯに到達する。
【0114】
図１０（ｂ）に示すように、絶縁層５４ｓで側壁を保護されたスリットＳＴを介して、例えば熱リン酸等の中間犠牲層ＳＣＮの除去液を流入させて、下部ソース線ＤＳＬａ及び上部ソース線ＤＳＬｂに挟まれた中間犠牲層ＳＣＮを除去する。
【0115】
これにより、下部ソース線ＤＳＬａと上部ソース線ＤＳＬｂとの間にギャップ層ＧＰｓが形成される。また、ピラーＰＬ外周部のメモリ層ＭＥの一部がギャップ層ＧＰｓ内に露出する。
【0116】
このとき、スリットＳＴの側壁は絶縁層５４ｓで保護されているので、積層体ＬＭｓａ，ＬＭｓｂ内の絶縁層ＮＬまでもが除去されてしまうことが抑制される。また、後に階段領域ＳＲとなる領域においては、下部ソース線ＤＳＬａと上部ソース線ＤＳＬｂとの間には中間犠牲層ＳＣＮがなく、ギャップ層ＧＰｓは形成されない。
【0117】
図１０（ｃ）に示すように、スリットＳＴを介してギャップ層ＧＰｓ内に適宜、薬液を流入させて、ギャップ層ＧＰｓ内に露出したメモリ層ＭＥのブロック絶縁層ＢＫ、電荷蓄積層ＣＴ、及びトンネル絶縁層ＴＮ（図２（ｃ）参照）を順次、除去する。これにより、ピラーＰＬの一部側壁からメモリ層ＭＥが除去され、内側のチャネル層ＣＮの一部がギャップ層ＧＰｓ内に露出する。
【0118】
図１０（ｄ）に示すように、絶縁層５４ｓで側壁を保護されたスリットＳＴから、例えばアモルファスシリコン等の原料ガスを注入し、ギャップ層ＧＰｓをアモルファスシリコン等で充填する。また、支持基板ＳＳを加熱処理して、ギャップ層ＧＰｓ内に充填されたアモルファスシリコンを多結晶化してポリシリコン等を含む中間ソース線ＢＳＬを形成する。
【0119】
これにより、ピラーＰＬのチャネル層ＣＮの一部が、中間ソース線ＢＳＬを介して側面でソース線ＳＬと接続される。
【0120】
このとき、後に階段領域ＳＲとなる領域においては、下部ソース線ＤＳＬａと上部ソース線ＤＳＬｂとの間にはギャップ層ＧＰｓが形成されていない。このため、中間ソース線ＢＳＬの形成も行われない。
【0121】
図１１（ａ）に示すように、スリットＳＴ側壁の絶縁層５４ｓを一旦除去する。
【0122】
図１１（ｂ）に示すように、スリットＳＴから積層体ＬＭｓａ，ＬＭｓｂ内部へと、例えば熱リン酸等の絶縁層ＮＬの除去液を流入させて、積層体ＬＭｓａ，ＬＭｓｂの絶縁層ＮＬを除去する。これにより、絶縁層ＯＬ間の絶縁層ＮＬが除去された複数のギャップ層ＧＰを有する積層体ＬＭｇａ，ＬＭｇｂが形成される。
【0123】
複数のギャップ層ＧＰを含む積層体ＬＭｇａ，ＬＭｇｂは脆弱な構造となっている。後にメモリ領域ＭＲとなる領域では、複数のピラーＰＬがこのような脆弱な積層体ＬＭｇａ，ＬＭｇｂを支持する。一方、後に階段領域ＳＲとなる領域においては、複数の柱状部ＨＲがこれらの積層体ＬＭｇａ，ＬＭｇｂを支持する。
【0124】
このようなピラーＰＬ及び柱状部ＨＲの支持構造によって、残った絶縁層ＯＬが撓んだり、積層体ＬＭｇａ，ＬＭｇｂが歪んだり倒壊したりすることが抑制される。
【0125】
なお、後に階段領域ＳＲとなる領域において、スリットＳＴは、階段形状各段のテラス面に形成されたストッパ層ＳＰｎをも貫通している。したがって、上記の処理により、例えば窒化シリコン層等であるストッパ層ＳＰｎもまた除去されて、その部分にはギャップ層が形成される。
【0126】
図１１（ｃ）に示すように、スリットＳＴから積層体ＬＭｇａ，ＬＭｇｂ内部へと、例えばタングステンまたはモリブデン等の導電材の原料ガスを注入し、積層体ＬＭｇａ，ＬＭｇｂのギャップ層ＧＰを導電材で充填して複数のワード線ＷＬ等を形成する。これにより、複数のワード線ＷＬ等と複数の絶縁層ＯＬとが１層ずつ交互に積層された積層体ＬＭａ，ＬＭｂを含む第２の積層体としての積層体ＬＭが形成される。
【0127】
以上のように、中間犠牲層ＳＣＮから中間ソース線ＢＳＬを形成する処理、及び絶縁層ＮＬからワード線ＷＬを形成する処理をリプレース処理とも呼ぶ。
【0128】
なお、後に階段領域ＳＲとなる領域においては、ストッパ層ＳＰｎが除去されて生じたギャップ層にも、スリットＳＴを介して導電材が充填される。これにより、上述のストッパ層ＳＰｗが形成される。
【0129】
このとき、上述のように、ストッパ層ＳＰｎと各段の絶縁層ＮＬとの接触が抑制されているので、リプレース後のストッパ層ＳＰｗがワード線ＷＬと導通してしまうことが抑制される。また、ストッパ層ＳＰｎのリプレース前に、上述のように、少なくともコンタクトホールＣＬを形成しているので、例えば硬質なストッパ層ＳＰｗを貫通させてコンタクトＣＣを形成するよりも、コンタクトＣＣの形成処理が容易となる。
【0130】
その後、スリットＳＴの側壁に絶縁層５４を形成し、絶縁層５４内に導電層２４を充填して、板状コンタクトＬＩを形成する。ただし、スリットＳＴ内に導電層２４を形成することなく絶縁層５４等を充填し、板状部材を形成してもよい。
【0131】
また、積層体ＬＭの上面および階段領域ＳＲを覆う絶縁層５１の上面に絶縁層５２を形成し、絶縁層５２を貫通して、コンタクトＣＣに接続されるプラグＶ０を形成する。また、絶縁層５２を貫通して、ピラーＰＬに接続されるプラグＣＨを形成する。更に、絶縁層５２上に絶縁層５３を形成し、プラグＶ０，ＣＨに接続される上層配線ＭＸ及びビット線ＢＬ等を形成する。また、絶縁層５３の上面には周辺回路ＣＢＡと電気的な導通を取るための電極パッド等が形成される。
【0132】
なお、例えばデュアルダマシン法等を用いることにより、プラグＶ０，ＣＨ、上層配線ＭＸ、及びビット線ＢＬ等を一括して形成してもよい。
【0133】
また、積層体ＬＭが形成された支持基板ＳＳとは別体の半導体基板ＳＢ上に、周辺回路ＣＢＡを形成し、絶縁層４０で覆う。絶縁層４０中には、周辺回路ＣＢＡを絶縁層４０の表面に引き出すコンタクト、ビア、配線等を形成し、絶縁層４０の上面に形成された電極パッド等と接続される。
【0134】
続いて、支持基板ＳＳと半導体基板ＳＢとを、それぞれが有する絶縁層５０，４０で貼り合わせ、絶縁層５０，４０中の電極パッドを接続する。その後、支持基板ＳＳを除去してソース線ＳＬを露出させ、プラグＰＧが形成された絶縁層６０を介して、電極膜ＥＬが接続される。
【0135】
以上により、実施形態の半導体記憶装置１が製造される。
【0136】
【0137】
上述のように、後に階段領域ＳＲとなる領域に階段形状を形成する際、既に形成済みの複数の柱状部ＨＲも積層体ＬＭｓａ，ＬＭｓｂとともに加工される。このような加工により、柱状部ＨＲの上端部の形状は様々に異なり得る。図１２に、柱状部ＨＲが有し得る形状の幾つかの例を示す。
【0138】
図１２（ａ）は、柱状部ＨＲの加工レートが、例えば積層体ＬＭｓａ，ＬＭｓｂの加工レートと略等しい場合の例を示す。このような場合、積層体ＬＭｓａ，ＬＭｓｂに形成された階段形状各段のテラス面に露出する柱状部ＨＲの上端部は略平坦な形状となる。
【0139】
図１２（ｂ）に示すように、上記の状態から、柱状部ＨＲの上面を含め、全体が略平坦な階段形状のテラス面に、同じく略平坦なストッパ層ＳＰｓ，ＳＰｎが順次形成される。また、図１２（ｂ）の例では、その後に形成されるコンタクトＣＣは、位置ずれすることなく例えば複数の柱状部ＨＲ間のテラス面に到達している。このようなコンタクトＣＣにおいても、ストッパ層ＳＰｓ，ＳＰｎ等の貫通部分を含む下端部ＣＣｅは、ストッパ層ＳＰｓ，ＳＰｎ等の面に沿ってＸＹ平面に沿う方向に拡径される。
【0140】
図１２（ｃ）は、柱状部ＨＲの加工レートが、例えば積層体ＬＭｓａ，ＬＭｓｂの加工レートよりも高い場合の例を示す。このような場合、柱状部ＨＲの上端部は、積層体ＬＭｓａ，ＬＭｓｂに形成された階段形状各段のテラス面から擂り鉢状に落ち込んだ形状となる。このとき、柱状部ＨＲの周囲のテラス面も、柱状部ＨＲへと向かって擂り鉢状に落ち込んだ形状となり得る。
【0141】
図１２（ｄ）に示すように、ストッパ層ＳＰｓ，ＳＰｎは、柱柱状部ＨＲへと向かって擂り鉢状に落ち込んだテラス面に沿って、同じく擂り鉢状にテラス面を覆うよう順次形成される。しかし、その後に形成されるコンタクトＣＣが位置ずれなく、柱状部ＨＲとの干渉を回避しつつ形成された場合には、コンタクトＣＣは、擂り鉢形状となった部分を避けて、テラス面の略平坦な部分に到達する。したがって、ストッパ層ＳＰｓ，ＳＰｎ等の貫通部分を含むコンタクトＣＣの下端部ＣＣｅは、ストッパ層ＳＰｓ，ＳＰｎ等の平坦な部分の面に沿ってＸＹ平面に沿う方向に拡径される。
【0142】
図１２（ｅ）は、柱状部ＨＲの加工レートが、例えば積層体ＬＭｓａ，ＬＭｓｂの加工レートよりも低い場合の例を示す。このような場合、柱状部ＨＲの上端部は、積層体ＬＭｓａ，ＬＭｓｂに形成された階段形状各段のテラス面から突出する円錐形の形状となる。
【0143】
図１２（ｆ）に示すように、ストッパ層ＳＰｓ，ＳＰｎは、テラス面から突出する柱状部ＨＲの上端部をも覆うよう順次形成される。しかし、その後に形成されるコンタクトＣＣが位置ずれなく、柱状部ＨＲとの干渉を回避しつつ形成された場合には、コンタクトＣＣは、柱状部ＨＲ及びストッパ層ＳＰｓ，ＳＰｎが突出した部分を避けて、テラス面の略平坦な部分に到達する。したがって、ストッパ層ＳＰｓ，ＳＰｎ等の貫通部分を含むコンタクトＣＣの下端部ＣＣｅは、ストッパ層ＳＰｓ，ＳＰｎ等の平坦な部分の面に沿ってＸＹ平面に沿う方向に拡径される。
【0144】
【0145】
図１３は、柱状部ＨＲとその周囲のテラス面が柱状部ＨＲの中心に向かって擂り鉢状に落ち込んだ形状となり、かつ、コンタクトＣＣに位置ずれが生じた場合の例を示している。
【0146】
【0147】
図１３（ｂ）に示すように、ストッパ層ＳＰｓ，ＳＰｎが、擂り鉢状のテラス面に沿うように順次形成される。また、これらのストッパ層ＳＰｓ，ＳＰｎを介して、階段形状を覆う絶縁層５１が形成される。
【0148】
図１３（ｃ）に示すように、絶縁層５１を貫通し、テラス面を覆うストッパ層ＳＰｎに到達するコンタクトホールＣＬが形成される。このとき、図１３（ｃ）の例では、コンタクトホールＣＬに位置ずれが生じ、コンタクトホールＣＬの下端部は、ストッパ層ＳＰｎの擂り鉢状となった部分に到達している。
【0149】
図１３（ｄ）に示すように、コンタクトホールＣＬの底面をウェットエッチング処理して、テラス面直下の絶縁層ＮＬに到達するコンタクトホールＣＬが形成される。このとき、ストッパ層ＳＰｎの貫通部分を含むコンタクトホールＣＬの下端部は、ストッパ層ＳＰｎの面に沿って拡径される。図１３（ｄ）の例では、コンタクトホールＣＬの下端部は、一端側においては擂り鉢状のストッパ層ＳＰｎの面に沿って、柱状部ＨＲ側へと広がっていき、もう一端側においては略平坦なストッパ層ＳＰｎの面に沿って、ＸＹ平面に沿う方向に広がっていく。
【0150】
図１３（ｅ）に示すように、拡径された下端部を有するコンタクトホールＣＬ内に導電層２５を充填し、コンタクトＣＣを形成する。
【0151】
図１３（ｆ）に示すように、その後、積層体ＬＭｓａ，ＬＭｓｂの絶縁層ＮＬがリプレースされて、複数のワード線ＷＬを有する積層体ＬＭが形成される。このとき、ストッパ層ＳＰｎも同様に導電材に置き換えられて、ストッパ層ＳＰｗが形成される。
【0152】
これにより、コンタクトＣＣは、ワード線ＷＬの上面と、擂り鉢状の斜面端部に露出するワード線ＷＬの端面とに下端部ＣＣｅで接続される。また、これにより、ストッパ層ＳＰｗは、コンタクトＣＣの下端部ＣＣｅを介して、コンタクトＣＣの接続対象のワード線ＷＬと電気的な導通を有することとなる。しかし、この場合においても、上述のように、ストッパ層ＳＰｗとそれ以外のワード線ＷＬとの接触がないので、電気特性上の不具合は生じない。
【0153】
図１４は、柱状部ＨＲの上面を含むテラス面全体が略平坦な形状、または、柱状部ＨＲがテラス面から円錐形状に突出した形状となり、かつ、コンタクトＣＣに位置ずれが生じた場合の例を示している。
【0154】
図１４（ａ）は、上述の図１２（ａ）と同様、テラス面が略平坦な階段形状の例である。この場合、ストッパ層ＳＰｓ，ＳＰｎは、略平坦なテラス面に沿うように順次形成される。また、これらのストッパ層ＳＰｓ，ＳＰｎを介して、階段形状を覆う絶縁層５１が形成される。
【0155】
また、絶縁層５１を貫通し、テラス面を覆うストッパ層ＳＰｎに到達するコンタクトホールＣＬが形成される。このとき、コンタクトホールＣＬに位置ずれが生じ、コンタクトホールＣＬの下端部は、積層体ＬＭｓａ，ＬＭｓｂの積層方向に柱状部ＨＲのひとつと一部が重なる位置に形成されている。
【0156】
図１４（ｂ）に示すように、コンタクトホールＣＬの底面をウェットエッチング処理して、テラス面直下の絶縁層ＮＬに到達するコンタクトホールＣＬが形成される。このとき、柱状部ＨＲの上端部を含むテラス面は略平坦である。したがって、ストッパ層ＳＰｎの貫通部分を含むコンタクトホールＣＬの下端部は、ストッパ層ＳＰｎの面に沿ってＸＹ平面に沿う方向に拡径される。
【0157】
図１４（ｃ）に示すように、拡径された下端部を有するコンタクトホールＣＬ内に導電層２５を充填し、コンタクトＣＣを形成する。また、その後、積層体ＬＭｓａ，ＬＭｓｂの絶縁層ＮＬ及びストッパ層ＳＰｎがリプレースされて、複数のワード線ＷＬを有する積層体ＬＭ及びストッパ層ＳＰｗが形成される。
【0158】
これにより、コンタクトＣＣは、ワード線ＷＬの上面に下端部ＣＣｅの一部で接続される。図１４（ｃ）の例では、コンタクトＣＣの下端部ＣＣｅのうち一端部は、柱状部ＨＲの上端部上に広がっており、ワード線ＷＬとの導通は得られない。しかし、コンタクトＣＣの下端部ＣＣｅのうち他端部は、ワード線ＷＬ上に広がっており、ワード線ＷＬとの導通を得ることができる。
【0159】
また、これにより、ストッパ層ＳＰｗは、コンタクトＣＣの下端部ＣＣｅを介して、コンタクトＣＣの接続対象のワード線ＷＬと電気的な導通を有することとなる。
【0160】
図１４（ｄ）は、上述の図１２（ｅ）と同様、柱状部ＨＲが円錐形状にテラス面から突出した場合の例である。この場合、ストッパ層ＳＰｓ，ＳＰｎは、突出した柱状部ＨＲをも覆ってテラス面上に順次形成される。また、これらのストッパ層ＳＰｓ，ＳＰｎを介して、階段形状を覆う絶縁層５１が形成される。
【0161】
また、絶縁層５１を貫通し、テラス面を覆うストッパ層ＳＰｎに到達するコンタクトホールＣＬが形成される。このとき、コンタクトホールＣＬに位置ずれが生じ、コンタクトホールＣＬの下端部は、積層体ＬＭｓａ，ＬＭｓｂの積層方向に柱状部ＨＲのひとつと一部が重なる位置に形成されている。
【0162】
図１４（ｅ）に示すように、コンタクトホールＣＬの底面をウェットエッチング処理して、テラス面直下の絶縁層ＮＬに到達するコンタクトホールＣＬが形成される。このとき、柱状部ＨＲの上端部はテラス面から突出している。したがって、図１４（ｅ）の例では、コンタクトホールＣＬの下端部は、一端側においては突出した柱状部ＨＲの上端部に沿って広がっていき、もう一端側においては略平坦なストッパ層ＳＰｎの面に沿って、ＸＹ平面に沿う方向に広がっていく。
【0163】
図１４（ｆ）に示すように、拡径された下端部を有するコンタクトホールＣＬ内に導電層２５を充填し、コンタクトＣＣを形成する。また、その後、積層体ＬＭｓａ，ＬＭｓｂの絶縁層ＮＬ及びストッパ層ＳＰｎがリプレースされて、複数のワード線ＷＬを有する積層体ＬＭ及びストッパ層ＳＰｗが形成される。
【0164】
これにより、コンタクトＣＣは、専らワード線ＷＬの上面に下端部ＣＣｅの一部で接続される。図１４（ｆ）の例では、コンタクトＣＣの下端部ＣＣｅのうち一端部は、柱状部ＨＲの突出部分を覆って広がっており、ワード線ＷＬとの導通は得られない。しかし、コンタクトＣＣの下端部ＣＣｅのうち他端部は、ワード線ＷＬ上に広がっており、ワード線ＷＬとの導通を得ることができる。
【0165】
また、これにより、ストッパ層ＳＰｗは、コンタクトＣＣの下端部ＣＣｅを介して、コンタクトＣＣの接続対象のワード線ＷＬと電気的な導通を有することとなる。
【0166】
以上のように、実施形態の半導体記憶装置１によれば、階段形状を形成時に並行して加工される柱状部ＨＲの形状に依らず、また、コンタクトＣＣに位置ずれが生じたか否かに依らず、コンタクトＣＣは、接続対象のワード線ＷＬとより確実に接続される。
【0167】
（比較例）
３次元不揮発性メモリ等の半導体記憶装置は、例えば犠牲層を多層に積層した積層体をリプレースして、複数のワード線が積層された積層体を形成する工程を経て製造される。その後、複数のワード線を階段状に引き出したテラス部にコンタクトを形成する工程が行われる。
３次元不揮発性メモリ等の半導体記憶装置は、例えば犠牲層を多層に積層した積層体をリプレースして、複数のワード線が積層された積層体を形成する工程を経て製造される。その後、複数のワード線を階段状に引き出したテラス部にコンタクトを形成する工程が行われる。
【0168】
コンタクトの形成時には、例えば階段部を覆う絶縁層を貫通させて、到達深さの異なる複数のコンタクトホールが一括形成される。このとき、深さの異なるコンタクトホールの一部が、接続対象のワード線を貫通してしまうことを抑制するため、予め階段部を覆うストッパ層を形成しておくことがある。
【0169】
また、リプレース時に積層体の構造を支持するため、半導体記憶装置の階段部には複数の柱状部が形成されることがある。コンタクトの形成時、柱状部の配置位置にコンタクトが位置ずれして形成されてしまった場合にも、上記のようなストッパ層を設けておくことで、コンタクトが柱状部を貫通して形成されてしまうことが抑制される。
【0170】
このようなストッパ層は、例えば犠牲層と同一材料を含んで形成される。したがって、犠牲層からワード線を形成する際、ストッパ層が一緒にリプレースされてしまわないよう、スリットが形成される位置のストッパ層が予め除去される。しかしながら、近年、ワード線の層数は増加傾向にあり、階段部の上層と下層との高さ位置の差もまた増大している。このため、ストッパ層の除去に用いるマスクパターンの露光による開口も極めて困難となっている。
【0171】
加えて、柱状部を形成した後に階段部を形成すると、積層体を構成する犠牲層等と柱状部を構成する絶縁層等との加工レートの差から、テラス面が柱状部に向かって擂り鉢状に加工されてしまうことがある。マスクパターンの露光難度の高まりにより、ストッパ層を用いることができない場合、接続対象のワード線貫通によるコンタクトの形成不良のリスクは更に高まる。図１５にその様子を示す。
【0172】
図１５は、比較例にかかる半導体記憶装置のコンタクトＣＣｘの形成処理を例示するＸ方向に沿う拡大断面図である。
【0173】
より詳細には、図１５は、柱状部ＨＲｘの上面を含むテラス面全体が略平坦な形状、または、テラス面が柱状部ＨＲｘへ向かって擂り鉢状となり、かつ、コンタクトＣＣｘに位置ずれが生じた場合の例を示している。図１５に示すように、比較例においては絶縁層５１が直接的に階段形状を覆う。
【0174】
図１５（ａ）は、テラス面が略平坦な階段形状の例である。
【0175】
図１５（ｂ）に示すように、リプレース処理により、複数の絶縁層ＮＬから複数のワード線ＷＬを形成し、その後、絶縁層５１及びテラス面を構成する絶縁層ＯＬを貫通し、直下の絶縁層ＮＬに到達するコンタクトホールＣＬｘが形成される。
【0176】
このとき、コンタクトホールＣＬｘには位置ずれが生じており、コンタクトホールＣＬｘの下端部は、積層体ＬＭｓａ，ＬＭｓｂの積層方向に柱状部ＨＲｘのひとつと一部が重なる位置に形成されている。これにより、コンタクトホールＣＬｘの下端部は一部、柱状部ＨＲｘを介して、到達目標とする絶縁層ＮＬよりも下層に達してしまうことがある。
【0177】
図１５（ｃ）に示すように、一部が下層にまで到達したコンタクトホールＣＬｘに導電層を充填して、コンタクトＣＣｘが形成される。図１５（ｃ）の例では、コンタクトＣＣｘの下端部は、接続対象のワード線ＷＬ直下の絶縁層ＯＬで止まっており、更に下層のワード線ＷＬには接続されていない。
【0178】
このため、コンタクトＣＣｘの接続対象のワード線ＷＬと、その下層のワード線ＷＬとの間でショートは発生していない。しかしながら、コンタクトＣＣｘの下端部が、下層のワード線ＷＬの直上にまで延びているため、ワード線ＷＬ間での耐圧が不足する恐れがある。また、コンタクトＣＣｘの下端部が、更に下方にまで延びていた場合には、これらのワード線ＷＬ間でショートが発生することとなってしまう。
【0179】
図１５（ｄ）は、テラス面が柱状部ＨＲへと向かって擂り鉢状となった階段形状の例である。この場合、コンタクトホールＣＬｘ下端部の到達深度が増し、ワード線ＷＬ間のショートのリスクがよりいっそう高まる。
【0180】
図１５（ｅ）に示すように、絶縁層５１及び絶縁層ＯＬを貫通し、直下の絶縁層ＮＬに到達するコンタクトホールＣＬｘの下端部は一部、柱状部ＨＲｘを介して更に下層に延び、接続対象のワード線ＷＬの下層のワード線ＷＬに到達している。
【0181】
図１５（ｆ）に示すように、一部が下層にまで到達したコンタクトホールＣＬｘに導電層を充填して、コンタクトＣＣｘが形成される。図１５（ｆ）の例では、コンタクトＣＣｘの下端部は、接続対象のワード線ＷＬ及びその下層のワード線ＷＬの両方に接続され、これらのワード線ＷＬ間でショートが発生してしまっている。
【0182】
以上のように、半導体記憶装置の製造工程において、コンタクトホールを形成する際には位置ずれが生じる場合がある。位置ずれしたコンタクトホールが柱状部と干渉した場合、接続対象のワード線よりも深い位置にまで到達し、ワード線間の耐圧不足またはショートが発生してしまうことがある。
【0183】
このような不良は、階段形状を形成する際、柱状部の周囲のテラス面が擂り鉢状に落ち込んだ形状となった場合に、より顕著となる。
【0184】
実施形態の半導体記憶装置１によれば、コンタクトＣＣは、複数のワード線ＷＬのうち、コンタクトＣＣの接続対象となるワード線ＷＬの上方に配置されるストッパ層ＳＰｗを貫通して、接続対象のワード線ＷＬに到達している。
【0185】
上述のように、ストッパ層ＳＰｗは、コンタクトホールＣＬを形成する際に用いるストッパ層ＳＰｎがリプレースされたものである。このように、ストッパ層ＳＰｎを用いてコンタクトホールＣＬを形成することで、コンタクトホールＣＬに位置ずれが生じた場合であっても、ワード線ＷＬ間の耐圧不足およびショート等を抑制することができる。
【0186】
実施形態の半導体記憶装置１によれば、コンタクトＣＣは、ストッパ層ＳＰｗの貫通部分を含む下端部ＣＣｅにおいて、擂り鉢状のストッパ層ＳＰｗの面に沿って広がっており、下端部ＣＣｅの少なくとも一部分で、接続対象のワード線ＷＬと接続されている。
【0187】
上述のように、階段形状を形成する際に、テラス面が柱状部ＨＲに向かって擂り鉢状に加工されてしまった場合、ワード線ＷＬ間のショート不良等のリスクが高まる。しかし、この場合であっても、コンタクトＣＣの下端部ＣＣｅが擂り鉢状のストッパ層ＳＰｗの面に沿って広がっていることで、ワード線ＷＬ間の耐圧不足およびショート等を抑制することができる。
【0188】
実施形態の半導体記憶装置１によれば、コンタクトＣＣの下端部は、柱状部ＨＲの上端部と接触している。このように、コンタクトＣＣと柱状部ＨＲとが干渉した場合であっても、ワード線ＷＬ間の耐圧不足およびショート等を抑制することができる。
【0189】
実施形態の半導体記憶装置１によれば、ストッパ層ＳＰｗは、コンタクトＣＣの接続対象のワード線ＷＬを除く複数のワード線ＷＬのいずれとも接続されない。これにより、積層体ＬＭｓａ，ＬＭｓｂをリプレースする際、ストッパ層ＳＰｎまでもがリプレースされることが許容される。よって、スリットＳＴ形成位置のストッパ層ＳＰｎを予め除去する必要もなく、階段部ＳＣＰへのストッパ層ＳＰｎの導入が容易となる。
【0190】
実施形態の半導体記憶装置１の製造方法によれば、少なくともコンタクトホールＣＬを形成した後に、複数の絶縁層ＮＬを複数のワード線ＷＬに置き換えて、複数のワード線ＷＬと複数の絶縁層ＯＬとが１層ずつ交互に積層された積層体ＬＭを形成する。
【0191】
このように、絶縁層ＮＬ及びストッパ層ＳＰｎがそれぞれ、ワード線ＷＬ及びストッパ層ＳＰｗにリプレースされる前にコンタクトホールＣＬを形成しておくことで、ストッパ層ＳＰｗを貫通させてコンタクトホールＣＬを形成する必要が無く、コンタクトＣＣの形成が容易となる。
【0192】
実施形態の半導体記憶装置１によれば、ストッパ層ＳＰｗは、ストッパ層ＳＰｓを介してコンタクトＣＣの接続対象のワード線ＷＬの上方に配置されている。このように、ストッパ層ＳＰｓを介在させることで、例えばリプレース前のストッパ層ＳＰｎを様々に加工する際、積層体ＬＭを保護することができる。
【0193】
実施形態の半導体記憶装置１によれば、ストッパ層ＳＰｓは、階段状に加工された複数のワード線ＷＬのステップ面にも配置されている。これにより、コンタクトＣＣの接続対象のワード線ＷＬの上層のワード線ＷＬがステップ面に有する端面で、ストッパ層ＳＰｗと接続されてしまうことが抑制される。
【0194】
なお、上述の実施形態では、階段部ＳＣＰを含む階段領域ＳＲは積層体ＬＭのＸ方向の両端部に配置されることとした。しかし、例えば積層体の中央部を擂り鉢状に掘り下げて形成された階段部を含む階段領域が、積層体内に配置されていてもよい。
【0195】
また、上述の実施形態では、メモリセルＭＣの動作に寄与する周辺回路ＣＢＡが積層体ＬＭ上方に貼り合わされた半導体基板ＳＢ上に配置されることとした。しかし、半導体基板上にトランジスタを含んで配置される周辺回路の上方に積層体が積層されていてもよい。あるいは、積層体が、周辺回路と同じ半導体基板上に配置されていてもよい。
【0196】
また、上述の実施形態では、半導体記憶装置１が、積層体ＬＭａ，ＬＭｂを含む２Ｔｉｅｒの積層体ＬＭを備えることとした。しかし、半導体装置は、１Ｔｉｅｒ、あるいは、３Ｔｉｅｒ以上の積層体を備えていてもよい。なお、Ｍｕｌｔｉ－Ｔｉｅｒタイプの半導体記憶装置においては、ワード線ＷＬの積層数を更に増加させることが容易となる。
【0197】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0198】
１…半導体記憶装置、ＣＣ…コンタクト、ＣＮ…チャネル層、ＨＲ…柱状部、ＬＩ…板状コンタクト、ＬＭ，ＬＭａ，ＬＭｂ，ＬＭｇａ，ＬＭｇｂ，ＬＭｓａ，ＬＭｓｂ…積層体、ＭＣ…メモリセル、ＭＲ…メモリ領域、ＮＬ，ＯＬ…絶縁層、５１…絶縁層、ＰＬ…ピラー、ＳＣＰ…階段部、ＳＰｎ，ＳＰｓ，ＳＰｗ…ストッパ層、ＳＲ…階段領域、ＳＴ…スリット、ＷＬ…ワード線。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
