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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024179202
(43)【公開日】2024-12-26
(54)【発明の名称】窒化物半導体装置
(51)【国際特許分類】
H01L 29/78 20060101AFI20241219BHJP
H01L 29/12 20060101ALI20241219BHJP
H01L 21/336 20060101ALI20241219BHJP
【ＦＩ】
H01L29/78 652H
H01L29/78 652T
H01L29/78 652F
H01L29/78 652S
H01L29/78 658E
H01L29/78 658A
H01L29/78 652J
H01L29/78 653A
【審査請求】未請求
【請求項の数】18
【出願形態】ＯＬ
(21)【出願番号】P 2023097856
(22)【出願日】2023-06-14
(71)【出願人】
【識別番号】000005234
【氏名又は名称】富士電機株式会社
(74)【代理人】
【識別番号】100105854
【弁理士】
【氏名又は名称】廣瀬 一
(74)【代理人】
【識別番号】100103850
【弁理士】
【氏名又は名称】田中 秀▲てつ▼
(72)【発明者】
【氏名】近藤 剣
(72)【発明者】
【氏名】稲本 拓朗
(72)【発明者】
【氏名】上野 勝典
(57)【要約】
【課題】低オン抵抗、高耐圧、低寄生容量を実現することが可能な窒化物半導体装置を提供する。
【解決手段】窒化物半導体装置は、窒化物半導体と、窒化物半導体に設けられた縦型電界効果トランジスタとを備える。窒化物半導体は、第１導電型の窒化物半導体基板と、窒化物半導体基板上に設けられた窒化物半導体層とを有する。縦型電界効果トランジスタは、第１導電型のドリフト領域を有する。ドリフト領域は、第１ドリフト領域と、第１ドリフト領域よりも第１導電型の不純物濃度が低く、第１ドリフト領域とウェル領域とにそれぞれ接する第２ドリフト領域と、第１ドリフト領域よりも第１導電型の不純物濃度が高く、第１ドリフト領域と窒化物半導体基板とにそれぞれ接する第３ドリフト領域とを有する。第２ドリフト領域と第３ドリフト領域とが向かい合い、第２ドリフト領域と第３ドリフト領域との間の少なくとも一部に第１ドリフト領域が介在する。
【選択図】図３
【解決手段】窒化物半導体装置は、窒化物半導体と、窒化物半導体に設けられた縦型電界効果トランジスタとを備える。窒化物半導体は、第１導電型の窒化物半導体基板と、窒化物半導体基板上に設けられた窒化物半導体層とを有する。縦型電界効果トランジスタは、第１導電型のドリフト領域を有する。ドリフト領域は、第１ドリフト領域と、第１ドリフト領域よりも第１導電型の不純物濃度が低く、第１ドリフト領域とウェル領域とにそれぞれ接する第２ドリフト領域と、第１ドリフト領域よりも第１導電型の不純物濃度が高く、第１ドリフト領域と窒化物半導体基板とにそれぞれ接する第３ドリフト領域とを有する。第２ドリフト領域と第３ドリフト領域とが向かい合い、第２ドリフト領域と第３ドリフト領域との間の少なくとも一部に第１ドリフト領域が介在する。
【選択図】図３
【特許請求の範囲】
【請求項1】
窒化物半導体と、
前記窒化物半導体に設けられた縦型電界効果トランジスタと、を備え、
前記窒化物半導体は、
第１導電型の窒化物半導体基板と、
前記窒化物半導体基板上に設けられた窒化物半導体層と、を有し、
前記縦型電界効果トランジスタは、
前記窒化物半導体層に設けられた第１導電型のドリフト領域と、
前記窒化物半導体層に設けられた第２導電型のウェル領域と、を有し、
前記ドリフト領域は、
第１ドリフト領域と、
前記第１ドリフト領域よりも第１導電型の不純物濃度が低く、前記第１ドリフト領域と前記ウェル領域とにそれぞれ接する第２ドリフト領域と、
前記第１ドリフト領域よりも第１導電型の不純物濃度が高く、前記第１ドリフト領域と前記窒化物半導体基板とにそれぞれ接する第３ドリフト領域と、を有し、
前記窒化物半導体の厚さ方向において、前記第２ドリフト領域と前記第３ドリフト領域とが向かい合い、
前記第２ドリフト領域と前記第３ドリフト領域との間の少なくとも一部に前記第１ドリフト領域が介在する、窒化物半導体装置。
前記窒化物半導体に設けられた縦型電界効果トランジスタと、を備え、
前記窒化物半導体は、
第１導電型の窒化物半導体基板と、
前記窒化物半導体基板上に設けられた窒化物半導体層と、を有し、
前記縦型電界効果トランジスタは、
前記窒化物半導体層に設けられた第１導電型のドリフト領域と、
前記窒化物半導体層に設けられた第２導電型のウェル領域と、を有し、
前記ドリフト領域は、
第１ドリフト領域と、
前記第１ドリフト領域よりも第１導電型の不純物濃度が低く、前記第１ドリフト領域と前記ウェル領域とにそれぞれ接する第２ドリフト領域と、
前記第１ドリフト領域よりも第１導電型の不純物濃度が高く、前記第１ドリフト領域と前記窒化物半導体基板とにそれぞれ接する第３ドリフト領域と、を有し、
前記窒化物半導体の厚さ方向において、前記第２ドリフト領域と前記第３ドリフト領域とが向かい合い、
前記第２ドリフト領域と前記第３ドリフト領域との間の少なくとも一部に前記第１ドリフト領域が介在する、窒化物半導体装置。
【請求項2】
前記第２ドリフト領域と前記第３ドリフト領域は互いに離れている、請求項１に記載窒化物半導体装置。
【請求項3】
前記ウェル領域から前記窒化物半導体基板に向かって、前記第２ドリフト領域、前記第１ドリフト領域、前記第３ドリフト領域がこの順で並んでいる、請求項２に記載の窒化物半導体装置。
【請求項4】
前記厚さ方向と直交する水平方向であって、複数の前記ウェル領域が並ぶ方向を第１方向とすると、
前記第２ドリフト領域の前記第１方向における長さは、前記厚さ方向の位置によらず一定である、請求項１から３のいずれか１項に記載の窒化物半導体装置。
前記第２ドリフト領域の前記第１方向における長さは、前記厚さ方向の位置によらず一定である、請求項１から３のいずれか１項に記載の窒化物半導体装置。
【請求項5】
前記第２ドリフト領域の前記第１方向における長さと、前記第３ドリフト領域の前記第１方向における長さは互いに同一である、請求項４に記載の窒化物半導体装置。
【請求項6】
前記第２ドリフト領域の前記第１方向における長さよりも、前記第３ドリフト領域の前記第１方向における長さの方が短い、請求項４に記載の窒化物半導体装置。
【請求項7】
前記厚さ方向と直交する水平方向であって、複数の前記ウェル領域が並ぶ方向を第１方向とすると、
前記第２ドリフト領域の前記第１方向における長さは、前記ウェル領域から前記窒化物半導体基板に近づくにつれて連続的に又は段階的に短くなる、請求項１から３のいずれか１項に記載の窒化物半導体装置。
前記第２ドリフト領域の前記第１方向における長さは、前記ウェル領域から前記窒化物半導体基板に近づくにつれて連続的に又は段階的に短くなる、請求項１から３のいずれか１項に記載の窒化物半導体装置。
【請求項8】
前記第２ドリフト領域の前記第１方向における最大長さよりも、前記第３ドリフト領域の前記第１方向における長さの方が短い、請求項７に記載の窒化物半導体装置。
【請求項9】
前記厚さ方向と直交する水平方向であって、複数の前記ウェル領域が並ぶ方向を第１方向とすると、
前記ドリフト領域は、
前記第１ドリフト領域よりも第１導電型の不純物濃度が高く、前記ウェル領域と前記第１方向で接する第４ドリフト領域をさらに有する、請求項１から３のいずれか１項に記載の窒化物半導体装置。
前記ドリフト領域は、
前記第１ドリフト領域よりも第１導電型の不純物濃度が高く、前記ウェル領域と前記第１方向で接する第４ドリフト領域をさらに有する、請求項１から３のいずれか１項に記載の窒化物半導体装置。
【請求項10】
前記縦型電界効果トランジスタは、
前記窒化物半導体層に設けられ、前記ウェル領域と接する第１導電型のソース領域と、
前記窒化物半導体層を挟んで前記窒化物半導体基板の反対側に設けられ、前記ウェル領域と向かい合うゲート電極と、
前記ウェル領域と前記ゲート電極との間に設けられたゲート絶縁膜とをさらに有する、請求項１から３のいずれか１項に記載の窒化物半導体装置。
前記窒化物半導体層に設けられ、前記ウェル領域と接する第１導電型のソース領域と、
前記窒化物半導体層を挟んで前記窒化物半導体基板の反対側に設けられ、前記ウェル領域と向かい合うゲート電極と、
前記ウェル領域と前記ゲート電極との間に設けられたゲート絶縁膜とをさらに有する、請求項１から３のいずれか１項に記載の窒化物半導体装置。
【請求項11】
前記ゲート絶縁膜は、Ｓｉ酸化膜、Ａｌ酸化膜、又は、Ｓｉ酸化膜及びＡｌ酸化膜の少なくとも一方を含む積層膜である、請求項１０に記載の窒化物半導体装置。
【請求項12】
前記窒化物半導体層において前記窒化物半導体基板の反対側に位置する面を第１主面とすると、
前記窒化物半導体には前記第１主面側に開口するトレンチが設けられており、
前記縦型電界効果トランジスタは、前記トレンチ内に前記ゲート絶縁膜を介して前記ゲート電極が配置された、トレンチゲート構造を有する、請求項１０に記載の窒化物半導体装置。
前記窒化物半導体には前記第１主面側に開口するトレンチが設けられており、
前記縦型電界効果トランジスタは、前記トレンチ内に前記ゲート絶縁膜を介して前記ゲート電極が配置された、トレンチゲート構造を有する、請求項１０に記載の窒化物半導体装置。
【請求項13】
前記縦型電界効果トランジスタは、
前記トレンチの底部に設けられ、前記ウェル領域よりも第２導電型の不純物濃度が高い、第２導電型の第１領域、をさらに有する請求項１２に記載の窒化物半導体装置。
前記トレンチの底部に設けられ、前記ウェル領域よりも第２導電型の不純物濃度が高い、第２導電型の第１領域、をさらに有する請求項１２に記載の窒化物半導体装置。
【請求項14】
前記第１領域は前記トレンチの底面の角部を覆うように設けられている、請求項１３に記載の窒化物半導体装置。
【請求項15】
前記ウェル領域の底部に設けられ、前記ウェル領域よりも第２導電型の不純物濃度が高い、第２導電型の第２領域、をさらに有し、
前記第２ドリフト領域は、前記第２領域を介して前記ウェル領域に隣接する、請求項１から３のいずれか１項に記載の窒化物半導体装置。
前記第２ドリフト領域は、前記第２領域を介して前記ウェル領域に隣接する、請求項１から３のいずれか１項に記載の窒化物半導体装置。
【請求項16】
前記第１導電型はｎ型であり、前記第１ドリフト領域における実効ドナー濃度は１×１０１５ｃｍ－３以上５×１０１６ｃｍ－３以下である、請求項１から３のいずれか１項に記載の窒化物半導体装置。
【請求項17】
前記第１導電型はｎ型であり、前記第２ドリフト領域における実効ドナー濃度は５×１０１４ｃｍ－３以上１×１０１６ｃｍ－３以下である、請求項１から３のいずれか１項に記載の窒化物半導体装置。
【請求項18】
前記第１導電型はｎ型であり、前記第３ドリフト領域における実効ドナー濃度は、１×１０１７ｃｍ－３以上１×１０２０ｃｍ－３以下である、請求項１から３のいずれか１項に記載の窒化物半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、窒化物半導体装置に関する。
【背景技術】
【0002】
従来から、窒化ガリウム（ＧａＮ）を用いた縦型ＭＯＳＦＥＴが知られている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０１９－０９６７４４号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
縦型ＭＯＳＦＥＴにおいて、低オン抵抗、高耐圧、低寄生容量を実現することができれば、駆動時の電力消費を抑えた高パワー、高速スイッチング可能なデバイスを実現することができる。本開示は、低オン抵抗、高耐圧、低寄生容量を実現することが可能な窒化物半導体装置を提供することを目的とする。
【課題を解決するための手段】
【0005】
上記課題を解決するために、本開示の一態様に係る窒化物半導体装置は、窒化物半導体と、前記窒化物半導体に設けられた縦型電界効果トランジスタと、を備える。前記窒化物半導体は、第１導電型の窒化物半導体基板と、前記窒化物半導体基板上に設けられた窒化物半導体層と、を有する。前記縦型電界効果トランジスタは、前記窒化物半導体層に設けられた第１導電型のドリフト領域と、前記窒化物半導体層に設けられた第２導電型のウェル領域と、を有する。前記ドリフト領域は、第１ドリフト領域と、前記第１ドリフト領域よりも第１導電型の不純物濃度が低く、前記第１ドリフト領域と前記ウェル領域とにそれぞれ接する第２ドリフト領域と、前記第１ドリフト領域よりも第１導電型の不純物濃度が高く、前記第１ドリフト領域と前記窒化物半導体基板とにそれぞれ接する第３ドリフト領域と、を有する。前記窒化物半導体の厚さ方向において、前記第２ドリフト領域と前記第３ドリフト領域とが向かい合っている。前記第２ドリフト領域と前記第３ドリフト領域との間の少なくとも一部に前記第１ドリフト領域が介在する。
【発明の効果】
【0006】
本開示によれば、低オン抵抗、高耐圧、低寄生容量を実現することが可能な窒化物半導体装置を提供することができる。
【図面の簡単な説明】
【0007】
【発明を実施するための形態】
【0008】
以下に本開示の実施形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各装置や各部材の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判定すべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
【0009】
以下の説明では、Ｘ軸方向、Ｙ軸方向及びＺ軸方向の文言を用いて、方向を説明する場合がある。例えば、Ｚ軸方向は、後述のＧａＮ基板１０の厚さ方向である。Ｘ軸方向及びＹ軸方向は、ＧａＮ基板１０の厚さ方向と直交する方向であり、ＧａＮ基板１０の表面１０ａに平行な方向である。Ｘ軸方向及びＹ軸方向を水平方向ともいう。Ｘ軸方向、Ｙ軸方向及びＺ軸方向は、互いに直交する。
【0010】
以下の説明では、Ｚ軸の正方向を「上」と称し、Ｚ軸の負方向を「下」と称する場合がある。「上」及び「下」は、必ずしも地面に対する鉛直方向を意味しない。つまり、「上」及び「下」の方向は、重力方向に限定されない。「上」及び「下」は、領域、層、膜及び基板等における相対的な位置関係を特定する便宜的な表現に過ぎず、本開示の技術的思想を限定するものではない。例えば、紙面を１８０度回転すれば「上」が「下」に、「下」が「上」になることは勿論である。
【0011】
以下の説明では、第１導電型がｎ型、第２導電型がｐ型の場合について例示的に説明する。しかし、導電型を逆の関係に選択して、第１導電型をｐ型、第２導電型をｎ型としても構わない。またｐやｎに付す＋や－は、＋及び－が付記されていない半導体領域に比して、それぞれ相対的に不純物濃度が高い又は低い半導体領域であることを意味する。但し、同じｐとｐ（または、ｎとｎ）とが付された半導体領域であっても、それぞれの半導体領域の不純物濃度が厳密に同じであることを意味するものではない。
【0012】
＜実施形態１＞
（構成例）
図１は、本開示の実施形態１に係るＧａＮ（窒化ガリウム）半導体装置１００（本開示の「窒化物半導体装置」の一例）の構成例を示す平面図である。図２は、本開示の実施形態１に係るＧａＮ半導体装置１００の構成例を示す断面図である。図２は、図１の平面図をＡ－Ａ´線で切断した断面を示している。図３は、図２の断面図を拡大した図であり、１つの縦型ＭＯＳＦＥＴ１を示す図である。
（構成例）
図１は、本開示の実施形態１に係るＧａＮ（窒化ガリウム）半導体装置１００（本開示の「窒化物半導体装置」の一例）の構成例を示す平面図である。図２は、本開示の実施形態１に係るＧａＮ半導体装置１００の構成例を示す断面図である。図２は、図１の平面図をＡ－Ａ´線で切断した断面を示している。図３は、図２の断面図を拡大した図であり、１つの縦型ＭＯＳＦＥＴ１を示す図である。
【0013】
図１及び図２に示すＧａＮ半導体装置１００は、パワーデバイスである。図１及び図２に示すように、ＧａＮ半導体装置１００は、表面１０ａ及び裏面１０ｂを有するＧａＮ基板１０（本開示の「窒化物半導体」の一例）と、ＧａＮ基板１０に設けられた複数の縦型ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）１とを備える。
【0014】
縦型ＭＯＳＦＥＴ１は、本開示の「縦型電界効果トランジスタ」の一例である。例えば、複数の縦型ＭＯＳＦＥＴ１は、一方向（例えば、Ｘ軸方向）に繰り返し設けられている。１つの縦型ＭＯＳＦＥＴ１が繰り返しの単位構造であり、この単位構造が一方向に並んで配置されている。
【0015】
また、複数の縦型ＭＯＳＦＥＴ１のゲート電極２２及びソース電極２５は、一方向と直交する他方向（例えば、Ｙ軸方向）にストライプ状に配置されている。ソース電極２５の下方には、後述するｎ－型のソース領域２３、ｎ－－型の第２ドリフト領域１６、ｎ＋型の第３ドリフト領域１７が配置されている。ゲート電極２２の下方には、後述するｎ型の第４ドリフト領域１９が配置されている。ソース領域２３、第２ドリフト領域１６、第３ドリフト領域１７や、第４ドリフト領域１９も、一方向と直交する他方向（例えば、Ｙ軸方向）にストライプ状に配置されている。
【0016】
図２及び図３に示すように、ＧａＮ基板１０は、ｎ＋＋型のＧａＮ単結晶基板１０１（本開示の「窒化物半導体基板」の一例）と、ＧａＮ単結晶基板１０１上に設けられたＧａＮ層１０２（本開示の「窒化物半導体層」の一例）と、を有する。
【0017】
ＧａＮ単結晶基板１０１は、例えばｎ＋型のｃ面ＧａＮ単結晶基板である。ＧａＮ単結晶基板１０１に含まれるｎ型不純物は、Ｓｉ（シリコン）、Ｏ（酸素）及びＧｅ（ゲルマニウム）のうちの一種類以上である。一例を挙げると、ＧａＮ単結晶基板１０１はｎ型不純物としてＳｉを含み、ＧａＮ単結晶基板１０１におけるＳｉの不純物濃度は５×１０１７ｃｍ－３以上である。
【0018】
ＧａＮ単結晶基板１０１は、転位密度が１×１０７ｃｍ－２未満の低転位自立基板であってもよい。ＧａＮ単結晶基板１０１が低転位自立基板であることにより、ＧａＮ単結晶基板１０１上に形成されるＧａＮ層１０２の転位密度も低くなる。また、低転位自立基板を用いることで、ＧａＮ基板１０に大面積のパワーデバイスが形成される場合でも、パワーデバイスにおけるリーク電流を少なくすることができる。これにより、製造装置は、パワーデバイスを高い良品率で製造することができる。また、熱処理において、イオン注入された不純物が転位に沿って深く拡散することを防ぐことができる。
【0019】
ＧａＮ層１０２は、ＧａＮ単結晶基板１０１の一方の面上にエピタキシャル成長された単結晶ＧａＮ層である。ＧａＮ層１０２は、エピタキシャル成長の過程でｎ型不純物がドープされることにより形成される。ｎ型不純物は、例えばＳｉである。ＧａＮ層１０２は、ｎ型不純物として例えばＳｉを１×１０１５ｃｍ－３以上５×１０１６ｃｍ－３以下の濃度で含む。
【0020】
縦型ＭＯＳＦＥＴ１は、例えば、ＧａＮ基板１０の平坦な表面１０ａにゲート絶縁膜２１を介してゲート電極２２が配置されたプレーナゲート構造を有する。縦型ＭＯＳＦＥＴ１は、ＧａＮ基板１０に設けられたｎ型のドリフト領域ｄｒｆと、ｐ型のウェル領域１３と、ｐ＋型のコンタクト領域１５と、ｎ＋型のソース領域２３と、を有する。また、縦型ＭＯＳＦＥＴ１は、ＧａＮ基板１０の表面１０ａ側に設けられたゲート絶縁膜２１と、ゲート絶縁膜２１上に設けられたゲート電極２２と、ＧａＮ基板１０の表面１０ａ側に設けられてソース領域２３及びコンタクト領域１５と接するソース電極２５と、ＧａＮ基板１０の裏面１０ｂ側に設けられてｎ＋型のＧａＮ単結晶基板１０１と接するドレイン電極２６とを有する。
【0021】
ドリフト領域ｄｒｆは、ｎ－型の第１ドリフト領域１２と、ｎ－型の第１ドリフト領域１２とｐ型のウェル領域１３とにそれぞれ接するｎ－－型の第２ドリフト領域１６と、ｎ－型の第１ドリフト領域１２とｎ＋＋型のＧａＮ単結晶基板１０１とにそれぞれ接するｎ＋型の第３ドリフト領域１７とを有する。例えば、エピタキシャル成長法で形成されるｎ－型のＧａＮ層１０２が、ｎ－型の第１ドリフト領域１２である。
【0022】
ＧａＮ基板１０の厚さ方向（例えば、Ｚ軸方向）において、ｎ－－型の第２ドリフト領域１６とｎ＋型の第３ドリフト領域１７とが向かい合っている。ｎ－－型の第２ドリフト領域１６とｎ＋型の第３ドリフト領域１７は互いに離れている。ｎ－－型の第２ドリフト領域１６とｎ＋型の第３ドリフト領域１７との間に、ｎ－型の第１ドリフト領域１２が介在している。ウェル領域１３からＧａＮ単結晶基板１０１に向かって、ｎ－－型の第２ドリフト領域１６、ｎ－型の第１ドリフト領域１２、ｎ＋型の第３ドリフト領域１７がこの順で並んでいる。
【0023】
複数のウェル領域１３が並ぶＸ軸方向（本開示の「第１方向」の一例）において、第２ドリフト領域１６の長さと、第３ドリフト領域１７の長さは、互いに同一である。
【0024】
第２ドリフト領域１６のＸ軸方向における長さは、Ｚ軸方向の位置によらず一定である。すなわち、第２ドリフト領域１６のＸ軸方向における長さは、ＧａＮ基板１０の表面１０ａからの深さによらず、一定である。より具体的には、図２及び図３に示すように、第２ドリフト領域１６をＸ軸方向及びＺ軸方向に平行なＸ－Ｚ平面で切断した断面形状は、例えば矩形である。
【0025】
ドリフト領域ｄｒｆは、ウェル領域１３とＸ軸方向で接するｎ型の第４ドリフト領域１９をさらに有する。第４ドリフト領域１９は、ＪＦＥＴ領域と言い換えてもよい。第１ドリフト領域１２はｎ－型であり、第４ドリフト領域１９はｎ型である。第１ドリフト領域１２よりも第４ドリフト領域１９の方がｎ型不純物濃度が高いため、第４ドリフト領域１９が無い場合と比べて、オン抵抗を低くすることができる。
【0026】
上述したように、ｎ－型の第１ドリフト領域１２のｎ型不純物濃度（例えば、Ｓｉ濃度）は、例えば１×１０１５ｃｍ－３以上５×１０１６ｃｍ－３以下である。また、ｎ－－型の第２ドリフト領域１６のｎ型不純物濃度（例えば、Ｓｉ濃度）は、例えば５×１０１４ｃｍ－３以上１×１０１６ｃｍ－３以下である。ｎ＋型の第３ドリフト領域１７のｎ型不純物濃度（例えば、Ｓｉ濃度）は、例えば１×１０１７ｃｍ－３以上１×１０２０ｃｍ－３以下である。ｎ型の第４ドリフト領域１９のｎ型不純物濃度（例えば、Ｓｉ濃度）は、例えば５×１０１６ｃｍ－３以上５×１０１７ｃｍ－３以下である。
【0027】
ｎ型の第４ドリフト領域１９に含まれるｎ型不純物は、Ｓｉに限定されず、酸素（Ｏ）であってもよいし、ＳｉとＯの両方であってもよい。例えば、ｎ型の第４ドリフト領域１９はｎ型不純物としてＯを含み、Ｏ濃度が５×１０１６ｃｍ－３以上５×１０１７ｃｍ－３以下であってもよい。あるいは、ｎ型の第４ドリフト領域１９はｎ型不純物としてＳｉ及びＯの両方を含み、Ｓｉ濃度及びＯ濃度の合計が５×１０１６ｃｍ－３以上５×１０１７ｃｍ－３以下であってもよい。第４ドリフト領域１９のみ、ｎ型不純物としてＯが使用されてもよい。
【0028】
第１ドリフト領域１２、第２ドリフト領域１６、第３ドリフト領域１７及び第４ドリフト領域１９は、例えばｎ型半導体領域にｐ型不純物をイオン注入（カウンタードープ）することで形成したり、ｐ型半導体領域にｎ型不純物をイオン注入（カウンタードープ）することで形成したりすることもできる。したがって、第１ドリフト領域１２、第２ドリフト領域１６、第３ドリフト領域１７及び第４ドリフト領域１９の各々のｎ型不純物濃度は、ｎ型不純物濃度からｐ型不純物濃度を相殺した実効ドナー濃度で示すことが適切な場合もある。
【0029】
ｎ－型の第１ドリフト領域１２の実効ドナー濃度は、例えば１×１０１５ｃｍ－３以上５×１０１６ｃｍ－３以下である。また、ｎ－－型の第２ドリフト領域１６の実効ドナー濃度は、例えば５×１０１４ｃｍ－３以上１×１０１６ｃｍ－３以下である。ｎ＋型の第３ドリフト領域１７の実効ドナー濃度は、例えば１×１０１７ｃｍ－３以上１×１０２０ｃｍ－３以下である。ｎ型の第４ドリフト領域１９の実効ドナー濃度は、例えば５×１０１６ｃｍ－３以上５×１０１７ｃｍ－３以下である。
【0030】
ウェル領域１３は、ＧａＮ基板１０の表面１０ａ側にＭｇ等のｐ型不純物がイオン注入され、熱処理によりｐ型不純物が活性化されて形成されたｐ型層である。ウェル領域１３は、ｐ型不純物として例えばＭｇを１×１０１７ｃｍ－３以上３×１０１８ｃｍ－３以下の濃度で含む。
【0031】
ウェル領域１３は、ＧａＮ基板１０の表面１０ａに面している。ウェル領域１３の表面は、ゲート絶縁膜２１と接している。ゲート絶縁膜２１と接しているウェル領域１３の表面及びその近傍に、縦型ＭＯＳＦＥＴ１のチャネルが形成される。
【0032】
ソース領域２３は、ＧａＮ基板１０の表面１０ａ側にＳｉ又はＯ等のｎ型不純物がイオン注入され、熱処理によりｎ型不純物が活性化されて形成されたｎ＋型層である。ソース領域２３は、ｎ型不純物として例えばＳｉを１×１０１９ｃｍ－３以上５×１０２０ｃｍ－３以下の濃度で含む。ソース領域２３は、ゲート電極２２の両側下のウェル領域１３に設けられており、ＧａＮ基板１０の表面１０ａに面している。ソース領域２３は、ウェル領域１３の内側に位置し、ウェル領域１３と接している。
【0033】
コンタクト領域１５は、例えば、ＧａＮ基板１０の表面１０ａ側にＭｇ等のｐ型不純物がイオン注入され、熱処理によりｐ型不純物が活性化されて形成されたｐ＋型層である。コンタクト領域１５は、ｐ型不純物としてＭｇを３×１０１８ｃｍ－３以上１×１０２１ｃｍ－３以下の濃度で含み、より好ましくは１×１０１９ｃｍ－３以上２×１０２０ｃｍ－３以下の濃度で含む。
【0034】
コンタクト領域１５は、ＧａＮ基板１０の表面１０ａに面している。コンタクト領域１５は、ウェル領域１３の内側に位置し、ウェル領域１３と接している。また、コンタクト領域１５はソース領域２３とも接している。
【0035】
コンタクト領域１５を介して、ウェル領域１３はソース電極２５に接続している。これにより、ウェル領域１３の電位は、ソース電極２５の電位（例えば、接地電位（ＧＮＤ）等の基準電位）に固定される。
【0036】
ゲート絶縁膜２１は、ウェル領域１３とゲート電極２２との間に設けられている。ゲート絶縁膜２１は、例えばＳｉＯ２膜（本開示の「Ｓｉ酸化膜」の一例）である。また、ゲート絶縁膜２１は、Ａｌ２Ｏ３膜（本開示の「Ａｌ酸化膜」の一例）、ＳｉＯＮ膜、ＡｌＳｉＯ膜、ＡｌＯＮ膜のいずれか１つを含む単層膜であってもよいし、ＳｉＯ２膜、Ａｌ２Ｏ３膜、ＳｉＯＮ膜、ＡｌＳｉＯ膜、ＡｌＯＮ膜のいずれか１つ以上を含む積層膜であってもよい。ゲート絶縁膜２１の厚さは、例えば５０ｎｍ以上１５０ｎｍ以下であり、一例を挙げると１００ｎｍである。
【0037】
ゲート電極２２は、ＧａＮ層１０２を挟んでｎ＋＋型のＧａＮ単結晶基板１０１の反対側に設けられており、ウェル領域１３と向かい合っている。ゲート電極２２は、ゲート絶縁膜２１を介してチャネルが形成される領域（以下、チャネル領域）と隣り合っている。ゲート電極２２は、Ａｌ、Ｔｉ、Ｎｉ、Ｗなどの金属又は不純物をドープしたポリシリコンで構成されている。また、ゲート電極２２は、ＷＳｉ、ＮｉＳｉなどのシリサイドで構成されていてもよい。
【0038】
ソース電極２５は、ｎ＋型層であるソース領域２３とｐ＋型層であるコンタクト領域１５とにそれぞれオーミック接続している。ドレイン電極２６は、ｎ＋型のＧａＮ単結晶基板１０１の他方の面（すなわち、ＧａＮ層１０２と接する面の反対側の面）にオーミック接続している。
【0039】
ソース電極２５及びドレイン電極２６は、Ａｌ又はＡｌ－Ｓｉの合金、Ｎｉ、Ｎｉ合金、Ｔｉ－Ａｌ合金、Ｎｉ－Ａｕ合金などで構成されている。また、ソース電極２５は、ソース領域２３との間にバリアメタル層を有してもよい。ドレイン電極２６は、ｎ＋型のＧａＮ単結晶基板１０１との間にバリアメタル層を有してもよい。バリアメタル層はＴｉ（チタン）で構成されていてもよい。
【0040】
すなわち、ソース電極２５及びドレイン電極２６は、Ｔｉ層及びＡｌ層の積層、又は、Ｔｉ層及びＡｌ－Ｓｉの合金層の積層であってもよい。ソース電極２５は、図示しないソースパッドを兼ねた電極であってもよいし、ソースパッドとは別に設けられた電極であってもよい。ドレイン電極２６は、図示しないドレインパッドを兼ねた電極であってもよいし、ドレインパッドとは別に設けられた電極であってもよい。
【0041】
（製造方法）
次に、図１から図３に示したＧａＮ半導体装置１００の製造方法を説明する。ここでは、２通りの製造方法を説明する。製造方法例１、２のいずれを用いた場合でも、ＧａＮ半導体装置１００を製造することが可能である。
次に、図１から図３に示したＧａＮ半導体装置１００の製造方法を説明する。ここでは、２通りの製造方法を説明する。製造方法例１、２のいずれを用いた場合でも、ＧａＮ半導体装置１００を製造することが可能である。
【0042】
（１）製造方法例１
図４から図６は、本開示の実施形態１に係るＧａＮ半導体装置１００の製造方法例１を工程順に示す断面図である。なお、図４から図６は、Ｘ軸方向に繰り返し配置される複数の縦型ＭＯＳＦＥＴ１のうちの、１つの縦型ＭＯＳＦＥＴ１について、その製造方法を工程順に示している。また、ＧａＮ半導体装置１００は、成膜装置、露光装置、エッチング装置、イオン注入装置、熱処理装置など、各種の装置によって製造される。以下、これらの装置を、製造装置と総称する。
図４から図６は、本開示の実施形態１に係るＧａＮ半導体装置１００の製造方法例１を工程順に示す断面図である。なお、図４から図６は、Ｘ軸方向に繰り返し配置される複数の縦型ＭＯＳＦＥＴ１のうちの、１つの縦型ＭＯＳＦＥＴ１について、その製造方法を工程順に示している。また、ＧａＮ半導体装置１００は、成膜装置、露光装置、エッチング装置、イオン注入装置、熱処理装置など、各種の装置によって製造される。以下、これらの装置を、製造装置と総称する。
【0043】
図４のステップＳＴ１に示すように、製造装置は、ｎ＋＋型のＧａＮ単結晶基板１０１の一方の面上に、ｎ－型のＧａＮ層１０２（第１ドリフト領域１２）をエピタキシャル成長させる。
【0044】
次に、図４のステップＳＴ２に示すように、製造装置は、ｎ－型のＧａＮ層１０２において、ｎ＋型の第３ドリフト領域１７が形成される予定領域（以下、第３ドリフト形成領域）に、ドナー元素としてＳｉをイオン注入する。
【0045】
例えば、製造装置は、ＧａＮ基板１０の表面１０ａ上にマスク（図示せず）を形成する。マスクは、ＧａＮ基板１０に対して選択的に除去可能なＳｉＯ２膜又はフォトレジストである。マスクは、第３ドリフト形成領域の上方を開口し、他の領域の上方を覆う形状を有する。製造装置は、マスクが形成されたＧａＮ基板１０の表面１０ａ側にＳｉをイオン注入する。ここでは、第３ドリフト形成領域におけるＳｉ濃度が１×１０１７ｃｍ－３以上１×１０２０ｃｍ－３以下となるようにＳｉをイオン注入する。イオン注入後、製造装置は、ＧａＮ基板１０上からマスクを除去する。
【0046】
次に、製造装置は、ＧａＮ基板１０に熱処理を施す。この熱処理により、ＧａＮ基板１０にイオン注入されたＳｉが活性化される。その結果、ＧａＮ基板１０にＮ＋型の第３ドリフト領域１７が形成される。
【0047】
次に、図４のステップＳＴ３に示すように、製造装置は、ｎ－型のＧａＮ層１０２（第１ドリフト領域１２）上に、ｎ－－型のＧａＮ層１６１をエピタキシャル成長させる。ｎ－－型のＧａＮ層１６１は、第２ドリフト領域１６の一部である。
【0048】
次に、図５のステップＳＴ４に示すように、ｎ－－型のＧａＮ層１６１において、第１ドリフト領域１２が形成される予定領域（すなわち、第１ドリフト形成領域）にＳｉをイオン注入する。このイオン注入はマスク（図示せず）を用いて行う。ここでは、ＧａＮ層１６１の第１ドリフト形成領域におけるＳｉ濃度が１×１０１５ｃｍ－３以上５×１０１６ｃｍ－３以下となるように、Ｓｉをイオン注入する。
【0049】
次に、製造装置は、ＧａＮ基板１０に熱処理を施す。この熱処理により、ＧａＮ層１６１にイオン注入されたＳｉが活性化される。その結果、ＧａＮ層１６１に第１ドリフト領域１２が形成される。
【0050】
次に、図５のステップＳＴ５に示すように、製造装置は、第１ドリフト領域１２が形成されたｎ－－型のＧａＮ層１６１上にｎ－－型のＧａＮ層１６２をエピタキシャル成長させる。ｎ－－型のＧａＮ層１６２は、第２ドリフト領域１６の他の一部である。
【0051】
次に、図５のステップＳＴ６に示すように、ｎ－－型のＧａＮ層１６２の第１ドリフト形成領域にＳｉをイオン注入する。このイオン注入はマスク（図示せず）を用いて行う。ここでは、ＧａＮ層１６２の第１ドリフト形成領域におけるＳｉ濃度が１×１０１５ｃｍ－３以上５×１０１６ｃｍ－３以下となるように、Ｓｉをイオン注入する。
【0052】
次に、製造装置は、ＧａＮ基板１０に熱処理を施す。この熱処理により、ＧａＮ層１６２にイオン注入されたＳｉが活性化される。その結果、ＧａＮ層１６２に第１ドリフト領域１２が形成される。以下、ＧａＮ層１６１、１６２をＧａＮ層１６ともいう。
【0053】
次に、図６のステップＳＴ７に示すように、製造装置は、ＧａＮ基板１０において、ｐ－型のウェル領域１３（図３参照）が形成される予定領域（以下、ウェル形成領域）１３´に、アクセプタ元素としてＭｇをイオン注入する。このイオン注入はマスク（図示せず）を用いて行う。ここでは、ＧａＮ層１６のウェル形成領域１３´におけるＭｇ濃度が１×１０１７ｃｍ－３以上３×１０１８ｃｍ－３以下となるように、Ｍｇをイオン注入する。
【0054】
また、ウェル形成領域１３´へのＭｇのイオン注入と前後して、製造装置は、ＧａＮ基板１０において、ｐ＋型のコンタクト領域１５（図３参照）が形成される予定領域（以下、コンタクト形成領域）１５´に、アクセプタ元素としてＭｇをイオン注入する。このイオン注入もマスクを用いて行う。ここでは、ＧａＮ層１６のコンタクト形成領域１５´におけるＭｇ濃度が３×１０１８ｃｍ－３以上１×１０２１ｃｍ－３以下となるように、Ｍｇをイオン注入する。
【0055】
次に、図６のステップＳＴ８に示すように、製造装置は、ＧａＮ基板１０において、ｎ＋型のソース領域２３（図３参照）が形成される予定領域（以下、ソース形成領域）２３´に、ドナー元素としてＳｉをイオン注入する。このイオン注入はマスク（図示せず）を用いて行う。ここでは、ＧａＮ層１６のソース形成領域２３´におけるＳｉ濃度が１×１０１９ｃｍ－３以上５×１０２０ｃｍ－３以下となるように、Ｓｉをイオン注入する。
【0056】
また、製造装置は、ＧａＮ基板１０において、ｎ型の第４ドリフト領域１９が形成される予定領域（以下、第４ドリフト形成領域）１９´に、ドナー元素としてＳｉ（または、Ｏ）をイオン注入する。このイオン注入はマスク（図示せず）を用いて行う。ここでは、ＧａＮ層１６のドリフト形成領域１９´におけるＳｉ濃度（または、Ｏ濃度）が５×１０１６ｃｍ－３以上５×１０１７ｃｍ－３以下となるように、Ｓｉ（または、Ｏ）をイオン注入する。
【0057】
次に、製造装置は、ＧａＮ基板１０に熱処理を施す。例えば、製造装置は、ＧａＮ基板１０に最大温度が１３００℃以上２０００℃以下の熱処理を施す。この熱処理は、例えば急速加熱処理である。また、この熱処理は、例えば５００ＭＰａなどの、高圧Ｎ２雰囲気下で行ってもよい。この熱処理により、ＧａＮ基板１０にイオン注入されたＭｇ及びＳｉ（または、Ｏ）が活性化される。その結果、ＧａＮ基板１０に、ｐ－型のウェル領域１３と、ｐ＋型のコンタクト領域１５と、ｎ型の第４ドリフト領域１９と、ｎ＋型のソース領域２３とが形成される。
【0058】
また、この熱処理により、ＧａＮ基板１０において、各種のイオン注入により生じた欠陥をある程度回復することができる。
【0059】
なお、この熱処理を行う際に、製造装置は、ＧａＮ基板１０の表面１０ａ上に保護膜（図示せず）を予め形成してもよい（保護膜の形成は必須ではない）。保護膜は、例えば窒化アルミニウム（ＡｌＮ）膜である。これにより、ＧａＮ基板１０のウェル形成領域１３´、コンタクト形成領域１５´及びソース形成領域２３´は保護膜で覆われる。熱処理後、製造装置は、ＧａＮ基板１０の表面１０ａ上から保護膜を除去する。
【0060】
次に、図６のステップＳＴ９に示すように、製造装置は、ＧａＮ基板１０の表面１０ａ上にゲート絶縁膜２１を形成する。次に、製造装置は、ゲート電極２２（図３参照）とソース電極２５（図３参照）とを形成する。次に、製造装置は、ＧａＮ基板１０の裏面１０ｂ側にドレイン電極２６（図３参照）を形成する。このような工程を経て、縦型ＭＯＳＦＥＴ１を備えるＧａＮ半導体装置１００が完成する。
【0061】
（２）製造方法例２
上記の製造方法例１では、ｎ－型の第２ドリフト領域１６を複数回のエピタキシャル成長で形成することを説明した。しかしながら、本開示の実施形態１に係る製造方法はこれに限定されない。第２ドリフト領域１６は、ｎ－型のＧａＮ層１０２にＭｇをイオン注入（カウンタードープ）することによって形成してもよい。
上記の製造方法例１では、ｎ－型の第２ドリフト領域１６を複数回のエピタキシャル成長で形成することを説明した。しかしながら、本開示の実施形態１に係る製造方法はこれに限定されない。第２ドリフト領域１６は、ｎ－型のＧａＮ層１０２にＭｇをイオン注入（カウンタードープ）することによって形成してもよい。
【0062】
図７は、本開示の実施形態１に係るＧａＮ半導体装置１００の製造方法例２を工程順に示す断面図である。図７のステップＳＴ１１に示すように、製造装置は、ｎ＋型のＧａＮ単結晶基板１０１の一方の面上に、ｎ－型のＧａＮ層１０２（第１ドリフト領域１２）をエピタキシャル成長させる。
【0063】
次に、製造装置は、ｎ－型のＧａＮ層１０２の第３ドリフト形成領域にＳｉをイオン注入する。このイオン注入はマスク（図示せず）を用いて行う。ここでは、第３ドリフト形成領域におけるＳｉ濃度が、例えば１×１０１７ｃｍ－３以上１×１０２０ｃｍ－３以下となるように、Ｓｉをイオン注入する。また、第３ドリフト形成領域は、第２ドリフト形成領域よりもＧａＮ層１０２の表面から深い位置にある。このため、第３ドリフト形成領域へのＳｉのイオン注入エネルギーは、上記の製造方法例１のステップＳＴ２よりも高い値となる。
【0064】
次に、製造装置は、ＧａＮ基板１０に熱処理を施す。この熱処理により、第３ドリフト形成領域にイオン注入されたＳｉが活性化される。その結果、図７のステップＳＴ１２に示すように、ｎ－型のＧａＮ層１０２にｎ＋型の第３ドリフト領域１７が形成される。
【0065】
次に、製造装置は、ｎ－型のＧａＮ層１０２の第２ドリフト形成領域にＭｇをイオン注入（カウンタードープ）する。このイオン注入はマスク（図示せず）を用いて行う。ここでは、第２ドリフト形成領域における実効ドナー濃度が、例えば５×１０１４ｃｍ－３以上１×１０１６ｃｍ－３以下となるように、Ｍｇをイオン注入する。
【0066】
次に、製造装置は、ＧａＮ基板１０に熱処理を施す。この熱処理により、第３ドリフト形成領域にイオン注入されたＭｇが活性化される。その結果、図７のステップＳＴ１３に示すように、ｎ－型のＧａＮ層１０２にｎ－－型の第２ドリフト領域１６が形成される。なお、第２ドリフト領域１６を形成するための熱処理はここでは行わず、これ以降の工程で行う他の熱処理（例えば、ｐ－型のウェル領域１３、ｐ＋型のコンタクト領域１５、ｎ＋型のソース領域２３のいずれか１つ以上を形成するための熱処理）と兼用で行ってもよい。
【0067】
これ以降の工程は、上記の製造方法例１と同じである。製造装置は、ｐ－型のウェル領域１３と、ｐ＋型のコンタクト領域１５と、ｎ＋型のソース領域２３とを形成し（図６のステップＳＴ７）、次にｎ型の第４ドリフト領域１９を形成し（図６のステップＳＴ８）、次にゲート絶縁膜２１を形成する（図６のステップＳＴ９）。以上の工程を経て、縦型ＭＯＳＦＥＴ１を備えるＧａＮ半導体装置１００が完成する。
【0068】
（実施形態１の効果）
以上説明したように、本開示の実施形態１に係るＧａＮ半導体装置１００は、ＧａＮ基板１０と、ＧａＮ基板１０に設けられた縦型ＭＯＳＦＥＴ１と、を備える。ＧａＮ基板１０は、ｎ型のＧａＮ単結晶基板１０１と、ＧａＮ単結晶基板１０１上に設けられたＧａＮ層１０２と、を有する。縦型ＭＯＳＦＥＴ１は、ＧａＮ層１０２に設けられたｎ型のドリフト領域ｄｒｆと、ＧａＮ層１０２に設けられたｐ型のウェル領域１３と、を有する。
以上説明したように、本開示の実施形態１に係るＧａＮ半導体装置１００は、ＧａＮ基板１０と、ＧａＮ基板１０に設けられた縦型ＭＯＳＦＥＴ１と、を備える。ＧａＮ基板１０は、ｎ型のＧａＮ単結晶基板１０１と、ＧａＮ単結晶基板１０１上に設けられたＧａＮ層１０２と、を有する。縦型ＭＯＳＦＥＴ１は、ＧａＮ層１０２に設けられたｎ型のドリフト領域ｄｒｆと、ＧａＮ層１０２に設けられたｐ型のウェル領域１３と、を有する。
【0069】
ドリフト領域ｄｒｆは、ｎ－型の第１ドリフト領域１２と、第１ドリフト領域１２よりもｎ型の不純物濃度が低く、第１ドリフト領域１２とウェル領域１３とにそれぞれ接するｎ－－型の第２ドリフト領域１６と、第１ドリフト領域１２よりもｎ型の不純物濃度が高く、第１ドリフト領域１２とＧａＮ単結晶基板１０１とにそれぞれ接するｎ＋型の第３ドリフト領域１７と、を有する。ＧａＮ基板１０の厚さ方向（例えば、Ｚ軸方向）において、第２ドリフト領域１６と第３ドリフト領域１７とが向かい合っている。第２ドリフト領域１６と第３ドリフト領域１７との間の少なくとも一部に第１ドリフト領域１２が介在する。
【0070】
これによれば、ＧａＮ基板１０の厚さ方向（例えば、Ｚ軸方向）において、ｐ型のウェル領域１３とｎ－－型の第２ドリフト領域１６とが隣接するため、ウェル領域１３からＧａＮ単結晶基板１０１側へ空乏層を延ばすことができる。これにより、ゲートオフ時の耐圧を高めることができる。
【0071】
また、ウェル領域１３からＧａＮ単結晶基板１０１側へ空乏層を延ばすことができるため、ウェル領域１３とドリフト領域ｄｒｆとの接合容量（寄生容量）を低減することができる。これにより、ゲートをオン、オフするスイッチング時の損失を低減することができる。
【0072】
さらに、ゲートオン時にドレイン電極２６からソース電極２５に流れる電流（オン電流）は、ｎ＋型の第３ドリフト領域１７を通るため、電流経路の抵抗成分を低減することができ、オン抵抗を低減することができる。
【0073】
ｎ型の不純物濃度が高い第３ドリフト領域１７が存在することにより、ドリフト領域ｄｒｆの実質的な厚さは薄くなる。一般に、ドリフト領域の厚さが薄くなるほど、ゲートオフ時の耐圧は低くなり易い。しかし、縦型ＭＯＳＦＥＴ１では、ｎ－－型の第２ドリフト領域１６が存在することによりウェル領域１３からＧａＮ単結晶基板１０１側へ空乏層が伸びるため、上記の耐圧低下はキャンセルされる。ドリフト領域ｄｒｆの実質的な厚さが薄くなっても、耐圧は高く確保される。以上から、低オン抵抗、高耐圧、低寄生容量のＧａＮ半導体装置１００を提供することができる。
【0074】
（実施形態１の変形例）
（１）変形例１
上記の実施形態１では、ｎ＋型の第３ドリフト領域１７のＸ軸方向における長さが、第２ドリフト領域１６のＸ軸方向における長さと同じである態様を示した。しかしながら、本開示の実施形態はこれに限定されない。第３ドリフト領域１７のＸ軸方向における長さは、第２ドリフト領域１６のＸ軸方向における長さと異なっていてもよい。
（１）変形例１
上記の実施形態１では、ｎ＋型の第３ドリフト領域１７のＸ軸方向における長さが、第２ドリフト領域１６のＸ軸方向における長さと同じである態様を示した。しかしながら、本開示の実施形態はこれに限定されない。第３ドリフト領域１７のＸ軸方向における長さは、第２ドリフト領域１６のＸ軸方向における長さと異なっていてもよい。
【0075】
図８は、本開示の実施形態１の変形例１に係る縦型ＭＯＳＦＥＴ１Ａの構成を示す断面図である。図８に示すように、変形例１に係る縦型ＭＯＳＦＥＴ１Ａにおいて、ｎ－－型の第２ドリフト領域１６のＸ軸方向における長さよりも、ｎ＋型の第３ドリフト領域のＸ軸方向における長さの方が短い。
【0076】
このような構成でも、実施形態１と同様の効果を奏する。縦型ＭＯＳＦＥＴ１Ａを備えることにより、低オン抵抗、高耐圧、低寄生容量のＧａＮ半導体装置１００を提供することができる。
【0077】
（２）変形例２
上記の実施形態１では、ｐ型のウェル領域１３の底部にｎ－－型の第２ドリフト領域１６が直に接している態様を示した。しかしながら、本開示の実施形態はこれに限定されない。
ｐ型のウェル領域１３の底部とｎ－－型の第２ドリフト領域１６との間には、ｐ型のウェル領域１３よりも高濃度のｐ＋型領域が介在していてもよい。
上記の実施形態１では、ｐ型のウェル領域１３の底部にｎ－－型の第２ドリフト領域１６が直に接している態様を示した。しかしながら、本開示の実施形態はこれに限定されない。
ｐ型のウェル領域１３の底部とｎ－－型の第２ドリフト領域１６との間には、ｐ型のウェル領域１３よりも高濃度のｐ＋型領域が介在していてもよい。
【0078】
図９は、本開示の実施形態１の変形例２に係る縦型ＭＯＳＦＥＴ１Ｂの構成を示す断面図である。図９に示すように、変形例２に係る縦型ＭＯＳＦＥＴ１Ｂは、ｐ型のウェル領域１３の底部に設けられたｐ＋型領域１４（本開示の「第２領域」の一例）を有する。ｐ＋型領域１４は、ｐ型のウェル領域１３よりもｐ型の不純物濃度が高い。ｎ－－型の第２ドリフト領域１６は、ｐ＋型領域１４を介してｐ型のウェル領域１３に隣接している。
【0079】
このような構成でも、実施形態１と同様の効果を奏する。縦型ＭＯＳＦＥＴ１Ｂを備えることにより、低オン抵抗、高耐圧、低寄生容量のＧａＮ半導体装置１００を提供することができる。
【0080】
また、ｐ型のウェル領域１３とｎ－－型の第２ドリフト領域１６との間にｐ＋型領域１４が介在することにより、ウェル領域１３からＧａＮ単結晶基板１０１側へ空乏層をさらに延ばすことができる。これにより、ゲートオフ時の耐圧をさらに高めることができる。
【0081】
ウェル領域１３からＧａＮ単結晶基板１０１側へ空乏層をさらに延ばすことができるため、ウェル領域１３とドリフト領域ｄｒｆとの接合容量（寄生容量）をさらに低減することができる。これにより、ゲートをオン、オフするスイッチング時の損失をさらに低減することができる。
【0082】
＜実施形態２＞
上記の実施形態１では、第２ドリフト領域１６のＸ軸方向における長さはＺ軸方向の位置によらず一定であり、より具体的には、Ｘ－Ｚ平面で切断した断面形状が矩形であることを説明した。しかしながら、本開示の実施形態において、第２ドリフト領域１６の態様はこれに限定されない。第２ドリフト領域１６のＸ軸方向における長さは、Ｚ軸方向の位置によって異なっていてもよい。
上記の実施形態１では、第２ドリフト領域１６のＸ軸方向における長さはＺ軸方向の位置によらず一定であり、より具体的には、Ｘ－Ｚ平面で切断した断面形状が矩形であることを説明した。しかしながら、本開示の実施形態において、第２ドリフト領域１６の態様はこれに限定されない。第２ドリフト領域１６のＸ軸方向における長さは、Ｚ軸方向の位置によって異なっていてもよい。
【0083】
（構成）
図１０は、本開示の実施形態２に係る縦型ＭＯＳＦＥＴ１Ｃの構成例を示す断面図である。図１０において、図１から図３に示した縦型ＭＯＳＦＥＴ１との違いは、第２ドリフト領域１６の形状にある。これ以外の構成は、図３等に示した縦型ＭＯＳＦＥＴ１と同じである。実施形態２では、図３等に示した縦型ＭＯＳＦＥＴ１ではなく、図１０に示す縦型ＭＯＳＦＥＴ１ＣがＸ軸方向に繰り返し配置されてＧａＮ半導体装置１００が構成されている。１つの縦型ＭＯＳＦＥＴ１Ｃが繰り返しの単位構造であり、この単位構造がＸ軸方向に並んで配置されている。
図１０は、本開示の実施形態２に係る縦型ＭＯＳＦＥＴ１Ｃの構成例を示す断面図である。図１０において、図１から図３に示した縦型ＭＯＳＦＥＴ１との違いは、第２ドリフト領域１６の形状にある。これ以外の構成は、図３等に示した縦型ＭＯＳＦＥＴ１と同じである。実施形態２では、図３等に示した縦型ＭＯＳＦＥＴ１ではなく、図１０に示す縦型ＭＯＳＦＥＴ１ＣがＸ軸方向に繰り返し配置されてＧａＮ半導体装置１００が構成されている。１つの縦型ＭＯＳＦＥＴ１Ｃが繰り返しの単位構造であり、この単位構造がＸ軸方向に並んで配置されている。
【0084】
図１０に示すように、実施形態２に係る縦型ＭＯＳＦＥＴ１Ｃにおいて、第２ドリフト領域１６のＸ軸方向における長さは、Ｚ軸方向の位置によって異なっている。例えば、第２ドリフト領域１６のＸ軸方向における長さは、ウェル領域１３からＧａＮ単結晶基板１０１に近づくにつれて連続的に短くなっている。一例を示すと、図１０に示すように、第２ドリフト領域１６をＸ軸方向及びＺ軸方向に平行なＸ－Ｚ平面で切断した断面形状は、逆三角形である。逆三角形とは、底辺が上に位置し、頂点が下に位置する三角形のことである。
【0085】
（製造方法）
次に、図１０に示した縦型ＭＯＳＦＥＴ１Ｃの製造方法を説明する。ここでは、３通りの製造方法を説明する。製造方法例１から３のいずれを用いた場合でも、縦型ＭＯＳＦＥＴ１Ｃを製造することが可能である。
次に、図１０に示した縦型ＭＯＳＦＥＴ１Ｃの製造方法を説明する。ここでは、３通りの製造方法を説明する。製造方法例１から３のいずれを用いた場合でも、縦型ＭＯＳＦＥＴ１Ｃを製造することが可能である。
【0086】
（１）製造方法例１
図１１及び図１２は、本開示の実施形態２に係る縦型ＭＯＳＦＥＴ１Ｃの製造方法例１を工程順に示す断面図である。図１１のステップＳＴ２１において、製造装置は、ｎ＋＋型のＧａＮ単結晶基板１０１の一方の面上に、ｎ－型のＧａＮ層１０２（第１ドリフト領域１２）の一部をエピタキシャル成長させる。
図１１及び図１２は、本開示の実施形態２に係る縦型ＭＯＳＦＥＴ１Ｃの製造方法例１を工程順に示す断面図である。図１１のステップＳＴ２１において、製造装置は、ｎ＋＋型のＧａＮ単結晶基板１０１の一方の面上に、ｎ－型のＧａＮ層１０２（第１ドリフト領域１２）の一部をエピタキシャル成長させる。
【0087】
次に、製造装置は、ｎ－型のＧａＮ層１０２の第３ドリフト形成領域１７´に、ドナー元素としてＳｉをイオン注入する。このイオン注入は、第３ドリフト形成領域１７´の上方を開口し、他の領域の上方を覆う形状のマスクＭ１を用いて行う。また、第３ドリフト形成領域１７´におけるＳｉ濃度が１×１０１７ｃｍ－３以上１×１０２０ｃｍ－３以下となるようにＳｉをイオン注入する。イオン注入後、製造装置は、ＧａＮ基板１０上からマスクＭ１を除去する。
【0088】
次に、製造装置は、ＧａＮ基板１０に熱処理を施す。この熱処理により、ＧａＮ基板１０にイオン注入されたＳｉが活性化される。その結果、図１１のステップＳＴ２２に示すように、ＧａＮ基板１０にＮ＋型の第３ドリフト領域１７が形成される。
【0089】
次に、図１１のステップＳＴ２２において、製造装置は、第３ドリフト領域１７が形成されたｎ－型のＧａＮ層１０２上にさらにｎ－型のＧａＮ層をエピタキシャル成長させて、ｎ－型のＧａＮ層１０２を厚膜化する。次に、製造装置は、厚膜化されたｎ－型のＧａＮ層１０２の第２ドリフト形成領域１６´に、アクセプタ元素としてＭｇをイオン注入（カウンタードープ）する。
【0090】
例えば、製造装置は、ＧａＮ基板１０の表面１０ａ上にマスクＭ２を形成する。マスクＭ２は、ＧａＮ基板１０に対して選択的に除去可能なＳｉＯ２膜又はフォトレジストである。マスクＭ２は、第２ドリフト形成領域１６´の上方を開口し、他の領域の上方を覆う形状を有する。
【0091】
また、マスクＭ２は、ＧａＮ基板１０の表面１０ａに対してテーパを有する。例えば、第２ドリフト形成領域をＸ－Ｚ平面で切断した断面形状は逆三角形である。マスクＭ２は、この逆三角形の頂点の上方から、この逆三角形の底面の端部の上方にかけて、マスクＭ２の厚さが徐々に厚くなるようなテーパを有する。マスクＭ２の形成方法は限定されないが、一例を挙げると、フォトレジストに対して位相シフトマスクを用いた露光、現像処理を行うことで形成することができる。
【0092】
製造装置は、マスクＭ２が形成されたＧａＮ基板１０の表面１０ａ側にＭｇをイオン注入（カウンタードープ）する。ここでは、第２ドリフト形成領域の実効ドナー濃度が、例えば５×１０１４ｃｍ－３以上１×１０１６ｃｍ－３以下となるように、Ｍｇをイオン注入する。Ｍｇの注入ピーク深さは、マスクＭ２のテーパ形状を反映した深さとなる。Ｘ軸方向において、第２ドリフト形成領域の中心にはＭｇが深く注入され、端部にはＭｇが浅く注入される。イオン注入後、製造装置は、ＧａＮ基板１０上からマスクＭ２を除去する。
【0093】
次に、製造装置は、ＧａＮ基板１０に熱処理を施す。この熱処理により、ＧａＮ基板１０にイオン注入されたＭｇが活性化される。その結果、ＧａＮ基板１０にＮ－－型の第２ドリフト領域１６が形成される。
【0094】
次に、図１１のステップＳＴ２３において、製造装置は、ｎ－－型の第２ドリフト領域１６が形成されたｎ－型のＧａＮ層１０２上にさらにｎ－型のＧａＮ層をエピタキシャル成長させて、ｎ－型のＧａＮ層１０２（第１ドリフト領域１２）を厚膜化する。
【0095】
次に、製造装置は、ＧａＮ基板１０のウェル形成領域１３´に、アクセプタ元素としてＭｇをイオン注入する。このイオン注入は、ウェル形成領域１３´の上方を開口し、他の領域の上方を覆う形状のマスクＭ３を用いて行う。また、ウェル形成領域１３´におけるＭｇ濃度が１×１０１７ｃｍ－３以上３×１０１８ｃｍ－３以下となるように、Ｍｇをイオン注入する。イオン注入後、製造装置は、ＧａＮ基板１０上からマスクＭ３を除去する。
【0096】
次に、図１２のステップＳＴ２４において、製造装置は、ＧａＮ基板１０のコンタクト形成領域１５´に、アクセプタ元素としてＭｇをイオン注入する。このイオン注入は、コンタクト形成領域１５´の上方を開口し、他の領域の上方を覆う形状のマスクＭ４を用いて行う。また、コンタクト形成領域１５´におけるＭｇ濃度が３×１０１８ｃｍ－３以上１×１０２１ｃｍ－３以下となるように、Ｍｇをイオン注入する。イオン注入後、製造装置は、ＧａＮ基板１０上からマスクＭ４を除去する。
【0097】
次に、図１２のステップＳＴ２５において、製造装置は、ＧａＮ基板１０のソース形成領域２３´に、ドナー元素としてＳｉをイオン注入する。このイオン注入は、ソース形成領域２３´の上方を開口し、他の領域の上方を覆う形状のマスクＭ５を用いて行う。また、ソース形成領域２３´におけるＳｉ濃度が１×１０１９ｃｍ－３以上５×１０２０ｃｍ－３以下となるように、Ｓｉをイオン注入する。イオン注入後、製造装置は、ＧａＮ基板１０上からマスクＭ５を除去する。
【0098】
次に、図１２のステップＳＴ２６において、製造装置は、ＧａＮ基板１０の第４ドリフト形成領域１９´に、ドナー元素としてＳｉ（または、Ｏ）をイオン注入する。このイオン注入は、第４ドリフト形成領域１９´の上方を開口し、他の領域の上方を覆う形状のマスクＭ６を用いて行う。また、第４ドリフト形成領域１９´におけるＳｉ濃度（または、Ｏ濃度）が５×１０１６ｃｍ－３以上５×１０１７ｃｍ－３以下となるように、Ｓｉ（または、Ｏ）をイオン注入する。イオン注入後、製造装置は、ＧａＮ基板１０上からマスクＭ６を除去する。
【0099】
次に、製造装置は、ＧａＮ基板１０に熱処理を施す。この熱処理により、ウェル形成領域１３´及びコンタクト領域１５´にイオン注入されたＭｇと、ソース形成領域２３´及び第４ドリフト形成領域１９´にイオン注入されたＳｉ（または、Ｏ）とが活性化される。その結果、ｎ－型のＧａＮ層１０２にｐ－型のウェル領域１３と、ｐ＋型のコンタクト領域１５と、ｎ＋型のソース領域２３と、ｎ型の第４ドリフト領域１９が形成される。
【0100】
次に、製造装置は、ＧａＮ基板１０の表面１０ａ上にゲート絶縁膜２１（図１０参照）を形成する。次に、製造装置は、ゲート電極２２（図３参照）とソース電極２５（図１０参照）とを形成する。次に、製造装置は、ＧａＮ基板１０の裏面１０ｂ側にドレイン電極２６（図１０参照）を形成する。このような工程を経て、縦型ＭＯＳＦＥＴ１Ｃが完成する。
【0101】
（２）製造方法例２
上記の製造方法例１では、ｎ－型のＧａＮ層１０２を複数回のエピタキシャル成長で形成することを説明した。しかしながら、本開示の実施形態２に係る製造方法はこれに限定されない。ｎ－型のＧａＮ層１０２を１回のエピタキシャル成長で形成してもよい。
上記の製造方法例１では、ｎ－型のＧａＮ層１０２を複数回のエピタキシャル成長で形成することを説明した。しかしながら、本開示の実施形態２に係る製造方法はこれに限定されない。ｎ－型のＧａＮ層１０２を１回のエピタキシャル成長で形成してもよい。
【0102】
図１３は、本開示の実施形態２に係る縦型ＭＯＳＦＥＴ１Ｃの製造方法例２を工程順に示す断面図である。図１１のステップＳＴ３１において、製造装置は、ｎ＋＋型のＧａＮ単結晶基板１０１の一方の面上に、ｎ－型のＧａＮ層１０２（第１ドリフト領域１２）をエピタキシャル成長させる。ここでは、製造方法例１のステップＳＴ２１で示したｎ－型のＧａＮ層１０２よりも厚膜に、ｎ－型のＧａＮ層１０２をエピタキシャル成長させる。
【0103】
次に、製造装置は、ｎ－型のＧａＮ層１０２の第３ドリフト形成領域１７´に、ドナー元素としてＳｉをイオン注入する。このイオン注入は、製造方法例１と同様に、第３ドリフト形成領域の上方を開口し、他の領域の上方を覆う形状のマスクＭ１を用いて行う。このイオン注入は、製造方法例１のステップＳＴ２１で示したＳｉのイオン注入よりも高いエネルギーで行う。イオン注入後、製造装置は、ＧａＮ基板１０上からマスクＭ１を除去する。
【0104】
次に、製造装置は、ＧａＮ基板１０に熱処理を施す。この熱処理により、ＧａＮ基板１０にイオン注入されたＳｉが活性化される。その結果、ＧａＮ基板１０にｎ＋型の第３ドリフト領域１７が形成される。なお、第３ドリフト領域１７を形成するための熱処理はここでは行わず、これ以降の工程で行う他の熱処理（例えば、ｎ－－型の第２ドリフト領域１６、ｐ－型のウェル領域１３、ｐ＋型のコンタクト領域１５、ｎ＋型のソース領域２３のいずれか１つ以上を形成するための熱処理）と兼用で行ってもよい。
【0105】
次に、図１３のステップＳＴ３２に示すように、製造装置は、厚膜化されたｎ－型のＧａＮ層１０２の第２ドリフト形成領域１６´に、アクセプタ元素としてＭｇをイオン注入（カウンタードープ）する。このイオン注入は、製造方法例１と同様に、第２ドリフト形成領域１６´の上方を開口し、他の領域の上方を覆う形状を有するマスクＭ２を用いて行う。製造方法１と同様に、マスクＭ２はＧａＮ基板１０の表面１０ａに対してテーパを有する。また、このイオン注入は、製造方法例１のステップＳＴ２２で示したＭｇのイオン注入よりも高いエネルギーで行う。イオン注入後、製造装置は、ＧａＮ基板１０上からマスクＭ２を除去する。
【0106】
次に、製造装置は、ＧａＮ基板１０に熱処理を施す。この熱処理により、ＧａＮ基板１０にイオン注入されたＳｉが活性化される。その結果、ＧａＮ基板１０にｎ－－型の第２ドリフト領域１６が形成される。なお、第２ドリフト領域１６を形成するための熱処理はここでは行わず、これ以降の工程で行う他の熱処理（例えば、ｐ－型のウェル領域１３、ｐ＋型のコンタクト領域１５、ｎ＋型のソース領域２３のいずれか１つ以上を形成するための熱処理）と兼用で行ってもよい。
【0107】
次に、図１１のステップＳＴ３３に示すように、製造装置は、ＧａＮ基板１０のウェル形成領域１３´に、アクセプタ元素としてＭｇをイオン注入する。このイオン注入は、製造方法例１と同様に、ウェル形成領域１３´の上方を開口し、他の領域の上方を覆う形状のマスクＭ３を用いて行う。
【0108】
【0109】
（３）製造方法例３
上記の製造方法例１、２では、ｎ＋型の第３ドリフト領域１７をイオン注入で形成することを説明した。しかしながら、本開示の実施形態１、２において、第３ドリフト領域１７の形成方法はこれに限定されない。ｎ＋型の第３ドリフト領域１７は、エピタキシャル成長法で形成してもよい。
上記の製造方法例１、２では、ｎ＋型の第３ドリフト領域１７をイオン注入で形成することを説明した。しかしながら、本開示の実施形態１、２において、第３ドリフト領域１７の形成方法はこれに限定されない。ｎ＋型の第３ドリフト領域１７は、エピタキシャル成長法で形成してもよい。
【0110】
図１４及び図１５は、本開示の実施形態２に係る縦型ＭＯＳＦＥＴ１Ｃの製造方法例３を工程順に示す断面図である。図１４のステップＳＴ４１に示すように、製造装置は、ｎ＋＋型のＧａＮ単結晶基板１０１の一方の面上に、ｎ＋型の第３ドリフト領域１７をエピタキシャル成長させる。
【0111】
次に、図１４のステップＳＴ４２に示すように、製造装置は、エピタキシャル成長法で形成したｎ＋型の第３ドリフト領域１７において、第１ドリフト領域が形成される領域（以下、第１ドリフト形成領域）を部分的にドライエッチングして除去する。このドライエッチングは、第１ドリフト形成領域の上方を開口し、他の領域の上方を覆う形状のマスクＭ１１を用いて行う。ドライエッチング後、製造装置は、ＧａＮ基板１０上からマスクＭ１１を除去する。
【0112】
次に、図１５のステップＳＴ４３に示すように、製造装置は、ＧａＮ単結晶基板１０１の一方の面上にｎ－型のＧａＮ層１０２（第１ドリフト領域１２）をエピタキシャル成長させる。
【0113】
次に、図１５のステップＳＴ４４に示すように、ｎ－型のＧａＮ層１０２の第２ドリフト形成領域１６´に、アクセプタ元素としてＭｇをイオン注入（カウンタードープ）する。このイオン注入は、製造方法例１と同様に、第２ドリフト形成領域１６´の上方を開口し、他の領域の上方を覆う形状を有するマスクＭ１２を用いて行う。マスクＭ１２は、製造方法例１、２で説明したマスクＭ２と同様に、ＧａＮ基板１０の表面１０ａに対してテーパを有する。マスクＭ１２の形成方法は限定されないが、一例を挙げると、フォトレジストに対して位相シフトマスクを用いた露光、現像処理を行うことで形成することができる。
【0114】
【0115】
（実施形態２の効果）
実施形態１に係る縦型ＭＯＳＦＥＴ１と同様に、実施形態２に係る縦型ＭＯＳＦＥＴ１Ｃも、ｐ型のウェル領域１３と接するｎ－－型の第２ドリフト領域１６と、ｎ＋＋型のＧａＮ単結晶基板１０１と接するｎ＋型の第３ドリフト領域１７とを有する。また、ｎ－－型の第２ドリフト領域１６とｎ＋型の第３ドリフト領域１７との間にｎ－型の第１ドリフト領域１２が介在する。これにより、実施形態１と同様の効果を奏する。縦型ＭＯＳＦＥＴ１Ｃを備えることにより、低オン抵抗、高耐圧、低寄生容量のＧａＮ半導体装置１００を提供することができる。
実施形態１に係る縦型ＭＯＳＦＥＴ１と同様に、実施形態２に係る縦型ＭＯＳＦＥＴ１Ｃも、ｐ型のウェル領域１３と接するｎ－－型の第２ドリフト領域１６と、ｎ＋＋型のＧａＮ単結晶基板１０１と接するｎ＋型の第３ドリフト領域１７とを有する。また、ｎ－－型の第２ドリフト領域１６とｎ＋型の第３ドリフト領域１７との間にｎ－型の第１ドリフト領域１２が介在する。これにより、実施形態１と同様の効果を奏する。縦型ＭＯＳＦＥＴ１Ｃを備えることにより、低オン抵抗、高耐圧、低寄生容量のＧａＮ半導体装置１００を提供することができる。
【0116】
（実施形態２の変形例）
（１）変形例１
上記の実施形態２では、ｎ－－型の第２ドリフト領域１６とｎ＋型の第３ドリフト領域１７とが互いに離れている態様を示した。しかしながら、本開示の実施形態２はこれに限定されない。ｎ－－型の第２ドリフト領域１６はｎ＋型の第３ドリフト領域１７と部分的に接していてもよい。
（１）変形例１
上記の実施形態２では、ｎ－－型の第２ドリフト領域１６とｎ＋型の第３ドリフト領域１７とが互いに離れている態様を示した。しかしながら、本開示の実施形態２はこれに限定されない。ｎ－－型の第２ドリフト領域１６はｎ＋型の第３ドリフト領域１７と部分的に接していてもよい。
【0117】
図１６は、本開示の実施形態２の変形例１に係る縦型ＭＯＳＦＥＴ１Ｄの構成を示す断面図である。図１６に示すように、変形例１に係る縦型ＭＯＳＦＥＴ１Ｄにおいて、ｎ－－型の第２ドリフト領域１６はｎ＋型の第３ドリフト領域１７と部分的に接している。例えば、第２ドリフト領域１６をＸ－Ｚ平面で切断した断面形状は逆三角形である。この逆三角形の頂点が第３ドリフト領域１７と接している。
【0118】
このような構成でも、ウェル領域１３からＧａＮ単結晶基板１０１側へ空乏層を延ばすことができ、実施形態１と同様の効果を奏する。縦型ＭＯＳＦＥＴ１Ｄを備えることにより、低オン抵抗、高耐圧、低寄生容量のＧａＮ半導体装置１００を提供することができる。
【0119】
（２）変形例２
上記の実施形態２では、ｎ－－型の第２ドリフト領域１６のＸ軸方向における長さは、ｐ型のウェル領域１３からｎ＋＋型のＧａＮ単結晶基板１０１に近づくにつれて連続的に短くなっている態様を示した。例えば、第２ドリフト領域１６をＸ－Ｚ平面で切断した断面形状が逆三角形である態様を示した。しかしながら、本開示の実施形態２はこれに限定されない。第２ドリフト領域１６のＸ軸方向における長さは、ウェル領域１３からＧａＮ単結晶基板１０１に近づくにつれて連続的ではなく、段階的に短くなっていてもよい。
上記の実施形態２では、ｎ－－型の第２ドリフト領域１６のＸ軸方向における長さは、ｐ型のウェル領域１３からｎ＋＋型のＧａＮ単結晶基板１０１に近づくにつれて連続的に短くなっている態様を示した。例えば、第２ドリフト領域１６をＸ－Ｚ平面で切断した断面形状が逆三角形である態様を示した。しかしながら、本開示の実施形態２はこれに限定されない。第２ドリフト領域１６のＸ軸方向における長さは、ウェル領域１３からＧａＮ単結晶基板１０１に近づくにつれて連続的ではなく、段階的に短くなっていてもよい。
【0120】
図１７は、本開示の実施形態２の変形例２に係る縦型ＭＯＳＦＥＴ１Ｅの構成を示す断面図である。図１７に示すように、変形例１に係る縦型ＭＯＳＦＥＴ１Ｅにおいて、ｎ－－型の第２ドリフト領域１６のＸ軸方向における長さは、ｐ型のウェル領域１３からｎ－－型のＧａＮ単結晶基板１０１に近づくにつれて段階的に短くなっている。例えば、第２ドリフト領域１６をＸ－Ｚ平面で切断した断面形状は、下に向けて凸型となっている。第２ドリフト領域１６をＸ－Ｚ平面で切断した断面形状は、Ｘ軸方向における長さが長い第１矩形部と、Ｘ軸方向における長さが短い第２矩形部とを組み合わせた形状であり、第１矩形部が上に、第２矩形部が下に配置された形状となっている。
【0121】
このような構成でも、実施形態１と同様の効果を奏する。縦型ＭＯＳＦＥＴ１Ｅを備えることにより、低オン抵抗、高耐圧、低寄生容量のＧａＮ半導体装置１００を提供することができる。
【0122】
（３）変形例３
図８に示した実施形態１の変形例１は、実施形態２においても適用可能である。図１８は、本開示の実施形態２の変形例３に係る縦型ＭＯＳＦＥＴ１Ｆの構成を示す断面図である。図１８に示すように、Ｘ－Ｚ平面で切断した断面形状が逆三角形である第２ドリフト領域１６のＸ軸方向における最大長さは、逆三角形の底面の長さとなる。変形例３に係る縦型ＭＯＳＦＥＴ１Ｆでは、この逆三角形の底面の長さよりも、第３ドリフト領域１７のＸ軸方向における長さの方が短い。
図８に示した実施形態１の変形例１は、実施形態２においても適用可能である。図１８は、本開示の実施形態２の変形例３に係る縦型ＭＯＳＦＥＴ１Ｆの構成を示す断面図である。図１８に示すように、Ｘ－Ｚ平面で切断した断面形状が逆三角形である第２ドリフト領域１６のＸ軸方向における最大長さは、逆三角形の底面の長さとなる。変形例３に係る縦型ＭＯＳＦＥＴ１Ｆでは、この逆三角形の底面の長さよりも、第３ドリフト領域１７のＸ軸方向における長さの方が短い。
【0123】
このような構成でも、実施形態１と同様の効果を奏する。縦型ＭＯＳＦＥＴ１Ｆを備えることにより、低オン抵抗、高耐圧、低寄生容量のＧａＮ半導体装置１００を提供することができる。
【0124】
＜実施形態３＞
上記の実施形態１、２では、プレーナゲート構造の縦型ＭＯＳＦＥＴ１、１Ａから１Ｆを示した。しかしながら、本開示の実施形態において、ＧａＮ半導体装置１００が備える縦型ＭＯＳＦＥＴは、プレーナゲート構造に限定されない。ＧａＮ半導体装置１００が備える縦型ＭＯＳＦＥＴは、トレンチゲート構造であってもよい。
上記の実施形態１、２では、プレーナゲート構造の縦型ＭＯＳＦＥＴ１、１Ａから１Ｆを示した。しかしながら、本開示の実施形態において、ＧａＮ半導体装置１００が備える縦型ＭＯＳＦＥＴは、プレーナゲート構造に限定されない。ＧａＮ半導体装置１００が備える縦型ＭＯＳＦＥＴは、トレンチゲート構造であってもよい。
【0125】
図１９は、本開示の実施形態３に係る縦型ＭＯＳＦＥＴ１Ｇの構成例を示す断面図である。図１９に示すように、縦型ＭＯＳＦＥＴ１Ｇはトレンチゲート構造を有する。例えば、縦型ＭＯＳＦＥＴ１Ｇは、ＧａＮ基板１０に設けられ、ＧａＮ基板１０の表面１０ａ側に開口するトレンチＨを有する。トレンチＨ内にゲート絶縁膜２１を介してゲート電極２２が配置されている。
【0126】
実施形態１に係る縦型ＭＯＳＦＥＴ１と同様に、実施形態３に係る縦型ＭＯＳＦＥＴ１Ｇも、ｐ型のウェル領域１３と接するｎ－－型の第２ドリフト領域１６と、ｎ＋＋型のＧａＮ単結晶基板１０１と接するｎ＋型の第３ドリフト領域１７とを有する。また、ｎ－－型の第２ドリフト領域１６とｎ＋型の第３ドリフト領域１７との間にｎ－型の第１ドリフト領域１２が介在する。これにより、実施形態１と同様の効果を奏する。縦型ＭＯＳＦＥＴ１Ｇを備えることにより、低オン抵抗、高耐圧、低寄生容量のＧａＮ半導体装置１００を提供することができる。
【0127】
また、縦型ＭＯＳＦＥＴ１Ｇは、トレンチＨの底部に設けられたｐ＋領域３１（本開示の「第１領域」の一例）を有する。ｐ＋領域３１は、ｐ型のウェル領域１３よりもｐ型不純物濃度が高い。ｐ＋領域３１は、トレンチＨの底面の角部ＨＣを覆うように設けられている。例えば、ｐ＋領域３１のＸ軸方向における長さは、トレンチＨの底面のＸ軸方向における長さよりも長い。ｐ＋領域３１は、トレンチＨの底面よりも上で、かつ、ゲート絶縁膜２１の表面よりも下の位置から、トレンチＨの底面よりも下の位置まで設けられている。
【0128】
これにより、トレンチＨの底面の角部ＨＣを覆うｐ＋領域３１からドリフト領域ｄｒｆ側へ空乏層を延ばすことができ、角部ＨＣへの電界集中を緩和することができる。これにより、ゲートオフ時の耐圧をさらに高めることができる。
【0129】
＜実施形態４＞
上記実施形態１では、複数の縦型ＭＯＳＦＥＴ１のゲート電極２２及びソース電極２５がＺ軸方向からの平面視でストライプ状に配置されている態様を示した。この態様は、実施形態１だけでなく、実施形態２、３にも適用される、但し、本開示の実施形態１から３において、ゲート電極２２及びソース電極２５の配置はストライプ状に限定されず、ストライプ以外の配置であってもよい。ソース電極２５の下方に位置するソース領域２３、第２ドリフト領域１６及び第３ドリフト領域１７や、ゲート電極２２の下方に位置する第４ドリフト領域１９についても、同様であり、その配置はストライプ状に限定されない。以下、２つの例を示す。
上記実施形態１では、複数の縦型ＭＯＳＦＥＴ１のゲート電極２２及びソース電極２５がＺ軸方向からの平面視でストライプ状に配置されている態様を示した。この態様は、実施形態１だけでなく、実施形態２、３にも適用される、但し、本開示の実施形態１から３において、ゲート電極２２及びソース電極２５の配置はストライプ状に限定されず、ストライプ以外の配置であってもよい。ソース電極２５の下方に位置するソース領域２３、第２ドリフト領域１６及び第３ドリフト領域１７や、ゲート電極２２の下方に位置する第４ドリフト領域１９についても、同様であり、その配置はストライプ状に限定されない。以下、２つの例を示す。
【0130】
（１）構成例１
図２０は、本開示の実施形態４に係る縦型ＭＯＳＦＥＴ１Ｈの構成例を示す平面図である。図２０に示すように、縦型ＭＯＳＦＥＴ１Ｈにおいて、ｎ＋型のソース領域２３及びｐ＋型のコンタクト領域１５は、Ｚ軸方向からの平面視で正方形に形成されている。平面視で正方形に形成されたソース領域２３及びコンタクト領域１５がＸ軸方向及びＹ軸方向にそれぞれ一定の間隔で並んで配置されている。
図２０は、本開示の実施形態４に係る縦型ＭＯＳＦＥＴ１Ｈの構成例を示す平面図である。図２０に示すように、縦型ＭＯＳＦＥＴ１Ｈにおいて、ｎ＋型のソース領域２３及びｐ＋型のコンタクト領域１５は、Ｚ軸方向からの平面視で正方形に形成されている。平面視で正方形に形成されたソース領域２３及びコンタクト領域１５がＸ軸方向及びＹ軸方向にそれぞれ一定の間隔で並んで配置されている。
【0131】
ソース領域２３及びコンタクト領域１５上に位置するソース電極２５と、ソース領域２３及びコンタクト領域１５下に位置する第２ドリフト領域１６及び第３ドリフト領域１７も、平面視で正方形に形成されており、Ｘ軸方向及びＹ軸方向にそれぞれ一定の間隔で並んで配置されている。
【0132】
図２０に示す平面図をＢ－Ｂ´線で切断すると、例えば図２に示したような断面となる。このような構成であっても、実施形態１と同様に、低オン抵抗、高耐圧、低寄生容量のＧａＮ半導体装置１００を提供することができる。
【0133】
（２）構成例２
図２１は、本開示の実施形態４に係る縦型ＭＯＳＦＥＴ１Ｉの構成例を示す平面図である。図２１に示すように、縦型ＭＯＳＦＥＴ１Ｉにおいて、ｎ＋型のソース領域２３及びｐ＋型のコンタクト領域１５は、Ｚ軸方向からの平面視で六角形に形成されている。平面視で六角形に形成されたソース領域２３及びコンタクト領域１５がＸ軸方向及びＹ軸方向にそれぞれ一定の間隔で並んで配置されている。
図２１は、本開示の実施形態４に係る縦型ＭＯＳＦＥＴ１Ｉの構成例を示す平面図である。図２１に示すように、縦型ＭＯＳＦＥＴ１Ｉにおいて、ｎ＋型のソース領域２３及びｐ＋型のコンタクト領域１５は、Ｚ軸方向からの平面視で六角形に形成されている。平面視で六角形に形成されたソース領域２３及びコンタクト領域１５がＸ軸方向及びＹ軸方向にそれぞれ一定の間隔で並んで配置されている。
【0134】
ソース領域２３及びコンタクト領域１５上に位置するソース電極２５と、ソース領域２３及びコンタクト領域１５下に位置する第２ドリフト領域１６及び第３ドリフト領域１７も、平面視で六角形に形成されており、Ｘ軸方向及びＹ軸方向にそれぞれ一定の間隔で並んで配置されている。
【0135】
図２１に示す平面図をＣ－Ｃ´線で切断すると、例えば図２に示したような断面となる。このような構成であっても、実施形態１と同様に、低オン抵抗、高耐圧、低寄生容量のＧａＮ半導体装置１００を提供することができる。
【0136】
＜その他の実施形態＞
上記のように、本開示は実施形態１から４及びそれらの変形例によって記載したが、この開示の一部をなす論述及び図面は本開示を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、変形例が明らかとなろう。例えば、図２０及び図２１に示したソース領域２３及びコンタクト領域１５の平面視による形状は、八角形でもよいし、円形でもよい。
上記のように、本開示は実施形態１から４及びそれらの変形例によって記載したが、この開示の一部をなす論述及び図面は本開示を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、変形例が明らかとなろう。例えば、図２０及び図２１に示したソース領域２３及びコンタクト領域１５の平面視による形状は、八角形でもよいし、円形でもよい。
【0137】
このように、本開示はここでは記載していない様々な実施形態等を含むことは勿論である。上述した実施形態１から４及びそれらの変形例の要旨を逸脱しない範囲で、構成要素の種々の省略、置換及び変更のうち少なくとも１つを行うことができる。また、本明細書に記載された効果はあくまでも例示であって限定されるものでは無く、また他の効果があってもよい。本開示の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【0138】
なお、本開示は以下のような構成も取ることができる。
（１）
窒化物半導体と、
前記窒化物半導体に設けられた縦型電界効果トランジスタと、を備え、
前記窒化物半導体は、
第１導電型の窒化物半導体基板と、
前記窒化物半導体基板上に設けられた窒化物半導体層と、を有し、
前記縦型電界効果トランジスタは、
前記窒化物半導体層に設けられた第１導電型のドリフト領域と、
前記窒化物半導体層に設けられた第２導電型のウェル領域と、を有し、
前記ドリフト領域は、
第１ドリフト領域と、
前記第１ドリフト領域よりも第１導電型の不純物濃度が低く、前記第１ドリフト領域と前記ウェル領域とにそれぞれ接する第２ドリフト領域と、
前記第１ドリフト領域よりも第１導電型の不純物濃度が高く、前記第１ドリフト領域と前記窒化物半導体基板とにそれぞれ接する第３ドリフト領域と、を有し、
前記窒化物半導体の厚さ方向において、前記第２ドリフト領域と前記第３ドリフト領域とが向かい合い、
前記第２ドリフト領域と前記第３ドリフト領域との間の少なくとも一部に前記第１ドリフト領域が介在する、窒化物半導体装置。
（２）
前記第２ドリフト領域と前記第３ドリフト領域は互いに離れている、前記（１）に記載窒化物半導体装置。
（３）
前記ウェル領域から前記窒化物半導体基板に向かって、前記第２ドリフト領域、前記第１ドリフト領域、前記第３ドリフト領域がこの順で並んでいる、前記（２）に記載の窒化物半導体装置。
（４）
前記厚さ方向と直交する水平方向であって、複数の前記ウェル領域が並ぶ方向を第１方向とすると、
前記第２ドリフト領域の前記第１方向における長さは、前記厚さ方向の位置によらず一定である、前記（１）から（３）のいずれか１項に記載の窒化物半導体装置。
（５）
前記第２ドリフト領域の前記第１方向における長さと、前記第３ドリフト領域の前記第１方向における長さは互いに同一である、前記（４）に記載の窒化物半導体装置。
（６）
前記第２ドリフト領域の前記第１方向における長さよりも、前記第３ドリフト領域の前記第１方向における長さの方が短い、前記（４）に記載の窒化物半導体装置。
（７）
前記厚さ方向と直交する水平方向であって、複数の前記ウェル領域が並ぶ方向を第１方向とすると、
前記第２ドリフト領域の前記第１方向における長さは、前記ウェル領域から前記窒化物半導体基板に近づくにつれて連続的に又は段階的に短くなる、前記（１）から（３）のいずれか１項に記載の窒化物半導体装置。
（８）
前記第２ドリフト領域の前記第１方向における最大長さよりも、前記第３ドリフト領域の前記第１方向における長さの方が短い、前記（７）に記載の窒化物半導体装置。
（９）
前記厚さ方向と直交する水平方向であって、複数の前記ウェル領域が並ぶ方向を第１方向とすると、
前記ドリフト領域は、
前記第１ドリフト領域よりも第１導電型の不純物濃度が高く、前記ウェル領域と前記第１方向で接する第４ドリフト領域をさらに有する、前記（１）から（８）のいずれか１項に記載の窒化物半導体装置。
（１０）
前記縦型電界効果トランジスタは、
前記窒化物半導体層に設けられ、前記ウェル領域と接する第１導電型のソース領域と、
前記窒化物半導体層を挟んで前記窒化物半導体基板の反対側に設けられ、前記ウェル領域と向かい合うゲート電極と、
前記ウェル領域と前記ゲート電極との間に設けられたゲート絶縁膜とをさらに有する、前記（１）から（９）のいずれか１項に記載の窒化物半導体装置。
（１１）
前記ゲート絶縁膜は、Ｓｉ酸化膜、Ａｌ酸化膜、又は、Ｓｉ酸化膜及びＡｌ酸化膜の少なくとも一方を含む積層膜である、前記（１０）に記載の窒化物半導体装置。
（１２）
前記窒化物半導体層において前記窒化物半導体基板の反対側に位置する面を第１主面とすると、
前記窒化物半導体には前記第１主面側に開口するトレンチが設けられており、
前記縦型電界効果トランジスタは、前記トレンチ内に前記ゲート絶縁膜を介して前記ゲート電極が配置された、トレンチゲート構造を有する、前記（１０）又は（１１）に記載の窒化物半導体装置。
（１３）
前記縦型電界効果トランジスタは、
前記トレンチの底部に設けられ、前記ウェル領域よりも第２導電型の不純物濃度が高い、第２導電型の第１領域、をさらに有する前記（１２）に記載の窒化物半導体装置。
（１４）
前記第１領域は前記トレンチの底面の角部を覆うように設けられている、前記（１３）に記載の窒化物半導体装置。
（１５）
前記ウェル領域の底部に設けられ、前記ウェル領域よりも第２導電型の不純物濃度が高い、第２導電型の第２領域、をさらに有し、
前記第２ドリフト領域は、前記第２領域を介して前記ウェル領域に隣接する、前記（１）から（１４）のいずれか１項に記載の窒化物半導体装置。
（１６）
前記第１導電型はｎ型であり、前記第１ドリフト領域における実効ドナー濃度は１×１０１５ｃｍ－３以上５×１０１６ｃｍ－３以下である、前記（１）から（１５）のいずれか１項に記載の窒化物半導体装置。
（１７）
前記第１導電型はｎ型であり、前記第２ドリフト領域における実効ドナー濃度は５×１０１４ｃｍ－３以上１×１０１６ｃｍ－３以下である、前記（１）から（１６）のいずれか１項に記載の窒化物半導体装置。
（１８）
前記第１導電型はｎ型であり、前記第３ドリフト領域における実効ドナー濃度は、１×１０１７ｃｍ－３以上１×１０２０ｃｍ－３以下である、前記（１）から（１７）のいずれか１項に記載の窒化物半導体装置。
（１）
窒化物半導体と、
前記窒化物半導体に設けられた縦型電界効果トランジスタと、を備え、
前記窒化物半導体は、
第１導電型の窒化物半導体基板と、
前記窒化物半導体基板上に設けられた窒化物半導体層と、を有し、
前記縦型電界効果トランジスタは、
前記窒化物半導体層に設けられた第１導電型のドリフト領域と、
前記窒化物半導体層に設けられた第２導電型のウェル領域と、を有し、
前記ドリフト領域は、
第１ドリフト領域と、
前記第１ドリフト領域よりも第１導電型の不純物濃度が低く、前記第１ドリフト領域と前記ウェル領域とにそれぞれ接する第２ドリフト領域と、
前記第１ドリフト領域よりも第１導電型の不純物濃度が高く、前記第１ドリフト領域と前記窒化物半導体基板とにそれぞれ接する第３ドリフト領域と、を有し、
前記窒化物半導体の厚さ方向において、前記第２ドリフト領域と前記第３ドリフト領域とが向かい合い、
前記第２ドリフト領域と前記第３ドリフト領域との間の少なくとも一部に前記第１ドリフト領域が介在する、窒化物半導体装置。
（２）
前記第２ドリフト領域と前記第３ドリフト領域は互いに離れている、前記（１）に記載窒化物半導体装置。
（３）
前記ウェル領域から前記窒化物半導体基板に向かって、前記第２ドリフト領域、前記第１ドリフト領域、前記第３ドリフト領域がこの順で並んでいる、前記（２）に記載の窒化物半導体装置。
（４）
前記厚さ方向と直交する水平方向であって、複数の前記ウェル領域が並ぶ方向を第１方向とすると、
前記第２ドリフト領域の前記第１方向における長さは、前記厚さ方向の位置によらず一定である、前記（１）から（３）のいずれか１項に記載の窒化物半導体装置。
（５）
前記第２ドリフト領域の前記第１方向における長さと、前記第３ドリフト領域の前記第１方向における長さは互いに同一である、前記（４）に記載の窒化物半導体装置。
（６）
前記第２ドリフト領域の前記第１方向における長さよりも、前記第３ドリフト領域の前記第１方向における長さの方が短い、前記（４）に記載の窒化物半導体装置。
（７）
前記厚さ方向と直交する水平方向であって、複数の前記ウェル領域が並ぶ方向を第１方向とすると、
前記第２ドリフト領域の前記第１方向における長さは、前記ウェル領域から前記窒化物半導体基板に近づくにつれて連続的に又は段階的に短くなる、前記（１）から（３）のいずれか１項に記載の窒化物半導体装置。
（８）
前記第２ドリフト領域の前記第１方向における最大長さよりも、前記第３ドリフト領域の前記第１方向における長さの方が短い、前記（７）に記載の窒化物半導体装置。
（９）
前記厚さ方向と直交する水平方向であって、複数の前記ウェル領域が並ぶ方向を第１方向とすると、
前記ドリフト領域は、
前記第１ドリフト領域よりも第１導電型の不純物濃度が高く、前記ウェル領域と前記第１方向で接する第４ドリフト領域をさらに有する、前記（１）から（８）のいずれか１項に記載の窒化物半導体装置。
（１０）
前記縦型電界効果トランジスタは、
前記窒化物半導体層に設けられ、前記ウェル領域と接する第１導電型のソース領域と、
前記窒化物半導体層を挟んで前記窒化物半導体基板の反対側に設けられ、前記ウェル領域と向かい合うゲート電極と、
前記ウェル領域と前記ゲート電極との間に設けられたゲート絶縁膜とをさらに有する、前記（１）から（９）のいずれか１項に記載の窒化物半導体装置。
（１１）
前記ゲート絶縁膜は、Ｓｉ酸化膜、Ａｌ酸化膜、又は、Ｓｉ酸化膜及びＡｌ酸化膜の少なくとも一方を含む積層膜である、前記（１０）に記載の窒化物半導体装置。
（１２）
前記窒化物半導体層において前記窒化物半導体基板の反対側に位置する面を第１主面とすると、
前記窒化物半導体には前記第１主面側に開口するトレンチが設けられており、
前記縦型電界効果トランジスタは、前記トレンチ内に前記ゲート絶縁膜を介して前記ゲート電極が配置された、トレンチゲート構造を有する、前記（１０）又は（１１）に記載の窒化物半導体装置。
（１３）
前記縦型電界効果トランジスタは、
前記トレンチの底部に設けられ、前記ウェル領域よりも第２導電型の不純物濃度が高い、第２導電型の第１領域、をさらに有する前記（１２）に記載の窒化物半導体装置。
（１４）
前記第１領域は前記トレンチの底面の角部を覆うように設けられている、前記（１３）に記載の窒化物半導体装置。
（１５）
前記ウェル領域の底部に設けられ、前記ウェル領域よりも第２導電型の不純物濃度が高い、第２導電型の第２領域、をさらに有し、
前記第２ドリフト領域は、前記第２領域を介して前記ウェル領域に隣接する、前記（１）から（１４）のいずれか１項に記載の窒化物半導体装置。
（１６）
前記第１導電型はｎ型であり、前記第１ドリフト領域における実効ドナー濃度は１×１０１５ｃｍ－３以上５×１０１６ｃｍ－３以下である、前記（１）から（１５）のいずれか１項に記載の窒化物半導体装置。
（１７）
前記第１導電型はｎ型であり、前記第２ドリフト領域における実効ドナー濃度は５×１０１４ｃｍ－３以上１×１０１６ｃｍ－３以下である、前記（１）から（１６）のいずれか１項に記載の窒化物半導体装置。
（１８）
前記第１導電型はｎ型であり、前記第３ドリフト領域における実効ドナー濃度は、１×１０１７ｃｍ－３以上１×１０２０ｃｍ－３以下である、前記（１）から（１７）のいずれか１項に記載の窒化物半導体装置。
【符号の説明】
【0139】
１、１Ａ、１Ｂ、１Ｃ、１Ｄ、１Ｅ、１Ｆ、１Ｇ、１Ｈ 縦型ＭＯＳＦＥＴ
１０ ＧａＮ基板
１０ａ 表面
１０ｂ 裏面
１２ 第１ドリフト領域
１３ ウェル領域
１３´ ウェル形成領域
１４、３１ ｐ＋型領域
１５ コンタクト領域
１５´ コンタクト形成領域
１６ 第２ドリフト領域、（ｎ－－型のＧａＮ層）
１６´ 第２ドリフト形成領域
１７ 第３ドリフト領域
１７´ 第３ドリフト形成領域
１９ 第４ドリフト領域
１９´ 第４ドリフト形成領域
２１ ゲート絶縁膜
２２ ゲート電極
２３ ソース領域
２３´ ソース形成領域
２５ ソース電極
２６ ドレイン電極
１００ ＧａＮ半導体装置
１０１ ＧａＮ単結晶基板
１０２ ＧａＮ層
１６１、１６２ （ｎ－－型の）ＧａＮ層
ｄｒｆ ドリフト領域
Ｈ トレンチ
ＨＣ 角部
Ｍ１、Ｍ２、Ｍ３、Ｍ４、Ｍ５、Ｍ６、Ｍ１１、Ｍ１２ マスク
１０ ＧａＮ基板
１０ａ 表面
１０ｂ 裏面
１２ 第１ドリフト領域
１３ ウェル領域
１３´ ウェル形成領域
１４、３１ ｐ＋型領域
１５ コンタクト領域
１５´ コンタクト形成領域
１６ 第２ドリフト領域、（ｎ－－型のＧａＮ層）
１６´ 第２ドリフト形成領域
１７ 第３ドリフト領域
１７´ 第３ドリフト形成領域
１９ 第４ドリフト領域
１９´ 第４ドリフト形成領域
２１ ゲート絶縁膜
２２ ゲート電極
２３ ソース領域
２３´ ソース形成領域
２５ ソース電極
２６ ドレイン電極
１００ ＧａＮ半導体装置
１０１ ＧａＮ単結晶基板
１０２ ＧａＮ層
１６１、１６２ （ｎ－－型の）ＧａＮ層
ｄｒｆ ドリフト領域
Ｈ トレンチ
ＨＣ 角部
Ｍ１、Ｍ２、Ｍ３、Ｍ４、Ｍ５、Ｍ６、Ｍ１１、Ｍ１２ マスク
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】