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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024179217
(43)【公開日】2024-12-26
(54)【発明の名称】スイッチング電源装置
(51)【国際特許分類】
H02M 3/28 20060101AFI20241219BHJP
【ＦＩ】
H02M3/28 Y
【審査請求】未請求
【請求項の数】4
【出願形態】ＯＬ
(21)【出願番号】P 2023097886
(22)【出願日】2023-06-14
(71)【出願人】
【識別番号】000003067
【氏名又は名称】ＴＤＫ株式会社
(74)【代理人】
【識別番号】100141139
【弁理士】
【氏名又は名称】及川 周
(74)【代理人】
【識別番号】100163496
【弁理士】
【氏名又は名称】荒 則彦
(74)【代理人】
【識別番号】100114937
【弁理士】
【氏名又は名称】松本 裕幸
(72)【発明者】
【氏名】佐藤 真
【テーマコード（参考）】
5H730
【Ｆターム（参考）】
5H730AA14
5H730AS01
5H730BB26
5H730BB66
5H730DD04
5H730DD16
5H730EE03
5H730EE07
5H730EE59
5H730FD01
5H730FF09
5H730FG05
5H730ZZ16
(57)【要約】
【課題】トランスの１次巻線に対する複数の２次巻線の結合係数を揃えることができ、電流アンバランスを解消することができるスイッチング電源装置を提供する。
【解決手段】プレーナ型のトランスを備え、前記トランスの１次側に、複数のスイッチ素子が直列に接続されたブリッジと、１次巻線を有し、前記スイッチ素子は、第１オン時間で制御される前記スイッチ素子と、前記第１オン時間とは異なる第２オン時間で制御される前記スイッチ素子と、を含む、スイッチング電源装置。
【選択図】図１
【解決手段】プレーナ型のトランスを備え、前記トランスの１次側に、複数のスイッチ素子が直列に接続されたブリッジと、１次巻線を有し、前記スイッチ素子は、第１オン時間で制御される前記スイッチ素子と、前記第１オン時間とは異なる第２オン時間で制御される前記スイッチ素子と、を含む、スイッチング電源装置。
【選択図】図１
【特許請求の範囲】
【請求項1】
プレーナ型のトランスを備え、
前記トランスの１次側に、複数のスイッチ素子が直列に接続されたブリッジと、１次巻線を有し、
前記スイッチ素子は、第１オン時間で制御される前記スイッチ素子と、前記第１オン時間とは異なる第２オン時間で制御される前記スイッチ素子と、を含む、
スイッチング電源装置。
前記トランスの１次側に、複数のスイッチ素子が直列に接続されたブリッジと、１次巻線を有し、
前記スイッチ素子は、第１オン時間で制御される前記スイッチ素子と、前記第１オン時間とは異なる第２オン時間で制御される前記スイッチ素子と、を含む、
スイッチング電源装置。
【請求項2】
前記トランスの２次側に、センタータップ構成の２個の２次巻線を有する、
請求項１に記載のスイッチング電源装置。
請求項１に記載のスイッチング電源装置。
【請求項3】
前記トランスは、非対称な位置に存在するエアギャップを有する、
請求項１または請求項２に記載のスイッチング電源装置。
請求項１または請求項２に記載のスイッチング電源装置。
【請求項4】
前記第１オン時間および前記第２オン時間と所定の指標値との対応関係に基づいて、前記第１オン時間および前記第２オン時間が前記指標値に応じて設定される、
請求項１または請求項２に記載のスイッチング電源装置。
請求項１または請求項２に記載のスイッチング電源装置。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、スイッチング電源装置に関する。
【背景技術】
【0002】
電源装置として、スイッチング電源装置が用いられている。
特許文献１では、電流共振電源用トランスにおいて、２個の２次巻線が１個の１次巻線と結合するときの結合度を同等に近付けることが図られている（特許文献１参照。）。特許文献１では、第１の２次巻線と接続された引き出し線と、当該引き出し線と隣接する第２の２次巻線との間に、層間テープが挟まれている構成となっている。
特許文献１では、電流共振電源用トランスにおいて、２個の２次巻線が１個の１次巻線と結合するときの結合度を同等に近付けることが図られている（特許文献１参照。）。特許文献１では、第１の２次巻線と接続された引き出し線と、当該引き出し線と隣接する第２の２次巻線との間に、層間テープが挟まれている構成となっている。
【0003】
特許文献１では、例えば、層間テープの厚みまたはターン数の構成により、２個の２次巻線が１個の１次巻線と結合するときの結合度を同等に近付けることが図られている。
また、特許文献１では、例えば、１次巻線が２個の２次巻線の外側に巻かれ、層間テープが一方の２次巻線の外側を通るように巻かれるとともに他方の２次巻線の内側を通るように巻かれる構成により、２個の２次巻線が１個の１次巻線と結合するときの結合度を同等に近付けることが図られている。
また、特許文献１では、例えば、１個の１次巻線に隣接して２個の２次巻線を、各々１本ずつ交互に巻く構成により、各２次巻線の高さ位置に対する１次巻線との結合度を同等に近付けることが図られている。
また、特許文献１では、例えば、１次巻線が２個の２次巻線の外側に巻かれ、層間テープが一方の２次巻線の外側を通るように巻かれるとともに他方の２次巻線の内側を通るように巻かれる構成により、２個の２次巻線が１個の１次巻線と結合するときの結合度を同等に近付けることが図られている。
また、特許文献１では、例えば、１個の１次巻線に隣接して２個の２次巻線を、各々１本ずつ交互に巻く構成により、各２次巻線の高さ位置に対する１次巻線との結合度を同等に近付けることが図られている。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特開２０１７－１２６６７５号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
しかしながら、上述のような従来の技術では、理想的には各２次巻線の結合度が同等であっても、現実的にはバラツキが生じる場合があった。
例えば、出力側に２個の２次巻線を備えるセンタータップ・ハーフブリッジ（ＨＢ）－ＬＬＣコンバータでは、２個の２次巻線の間で、Ｌ値または結合度にバラツキが生じる場合があった。
このようなバラツキが生じる結果、例えば、出力される電流にも偏りが生じ、様々なデメリットが生じる場合があった。
例えば、出力側に２個の２次巻線を備えるセンタータップ・ハーフブリッジ（ＨＢ）－ＬＬＣコンバータでは、２個の２次巻線の間で、Ｌ値または結合度にバラツキが生じる場合があった。
このようなバラツキが生じる結果、例えば、出力される電流にも偏りが生じ、様々なデメリットが生じる場合があった。
【0006】
本開示は、このような事情を考慮してなされたもので、トランスの１次巻線に対する複数の２次巻線の結合係数を揃えることができ、電流アンバランスを解消することができるスイッチング電源装置を提供することを課題とする。
【課題を解決するための手段】
【0007】
一態様は、プレーナ型のトランスを備え、前記トランスの１次側に、複数のスイッチ素子が直列に接続されたブリッジと、１次巻線を有し、前記スイッチ素子は、第１オン時間で制御される前記スイッチ素子と、前記第１オン時間とは異なる第２オン時間で制御される前記スイッチ素子と、を含む、スイッチング電源装置である。
【発明の効果】
【0008】
本開示によれば、スイッチング電源装置において、トランスの１次巻線に対する複数の２次巻線の結合係数を揃えることができ、電流アンバランスを解消することができる。
【図面の簡単な説明】
【0009】
【図1】実施形態に係るスイッチング電源装置の回路の構成例を示す図である。
【図2】実施形態に係るスイッチング電源装置における巻線のプレーナトランス構造の概略的な構成例を示す図である。
【図3】実施形態に係るハイサイドとローサイドとでデューティ比が等しい場合の制御電圧の一例を示す図である。
【図4】実施形態に係るハイサイドが修正された場合の制御電圧の一例を示す図である。
【図5】実施形態に係るハイサイドおよびローサイドが修正された場合の制御電圧の一例を示す図である。
【図6A】比較例に係る２個のスイッチング素子に流れる電流の一例を示す図である。
【図6B】比較例に係る２個のダイオードに流れる電流の一例を示す図である。
【図6C】実施形態に係る２個のスイッチング素子に流れる電流の一例を示す図である。
【図6D】実施形態に係る２個のダイオードに流れる電流の一例を示す図である。
【図7A】負荷電流Ｉｏが２１Ａである場合における比較例に係る２個のスイッチング素子に流れる電流の一例を示す図である。
【図7B】負荷電流Ｉｏが２１Ａである場合における比較例に係る２個のダイオードに流れる電流の一例を示す図である。
【図7C】負荷電流Ｉｏが２１Ａである場合における実施形態に係る２個のスイッチング素子に流れる電流の一例を示す図である。
【図7D】負荷電流Ｉｏが２１Ａである場合における実施形態に係る２個のダイオードに流れる電流の一例を示す図である。
【図8A】負荷電流Ｉｏが１０Ａである場合における比較例に係る２個のスイッチング素子に流れる電流の一例を示す図である。
【図8B】負荷電流Ｉｏが１０Ａである場合における比較例に係る２個のダイオードに流れる電流の一例を示す図である。
【図8C】負荷電流Ｉｏが１０Ａである場合における実施形態に係る２個のスイッチング素子に流れる電流の一例を示す図である。
【図8D】負荷電流Ｉｏが１０Ａである場合における実施形態に係る２個のダイオードに流れる電流の一例を示す図である。
【図9A】負荷電流Ｉｏが５Ａである場合における比較例に係る２個のスイッチング素子に流れる電流の一例を示す図である。
【図9B】負荷電流Ｉｏが５Ａである場合における比較例に係る２個のダイオードに流れる電流の一例を示す図である。
【図9C】負荷電流Ｉｏが５Ａである場合における実施形態に係る２個のスイッチング素子に流れる電流の一例を示す図である。
【図9D】負荷電流Ｉｏが５Ａである場合における実施形態に係る２個のダイオードに流れる電流の一例を示す図である。
【図10A】入力電圧Ｖｉｎが４００Ｖであり固定補正が用いられる場合における実施形態に係る２個のスイッチング素子に流れる電流の一例を示す図である。
【図10B】入力電圧Ｖｉｎが４００Ｖであり固定補正が用いられる場合における実施形態に係る２個のダイオードに流れる電流の一例を示す図である。
【図10C】入力電圧Ｖｉｎが３５０Ｖであり固定補正が用いられる場合における実施形態に係る２個のスイッチング素子に流れる電流の一例を示す図である。
【図10D】入力電圧Ｖｉｎが３５０Ｖであり固定補正が用いられる場合における実施形態に係る２個のダイオードに流れる電流の一例を示す図である。
【図10E】入力電圧Ｖｉｎが３００Ｖであり固定補正が用いられる場合における実施形態に係る２個のスイッチング素子に流れる電流の一例を示す図である。
【図10F】入力電圧Ｖｉｎが３００Ｖであり固定補正が用いられる場合における実施形態に係る２個のダイオードに流れる電流の一例を示す図である。
【図10G】入力電圧Ｖｉｎが３５０Ｖであり可変補正が用いられる場合における実施形態に係る２個のスイッチング素子に流れる電流の一例を示す図である。
【図10H】入力電圧Ｖｉｎが３５０Ｖであり可変補正が用いられる場合における実施形態に係る２個のダイオードに流れる電流の一例を示す図である。
【図10I】入力電圧Ｖｉｎが３００Ｖであり可変補正が用いられる場合における実施形態に係る２個のスイッチング素子に流れる電流の一例を示す図である。
【図10J】入力電圧Ｖｉｎが３００Ｖであり可変補正が用いられる場合における実施形態に係る２個のダイオードに流れる電流の一例を示す図である。
【図11】実施形態に係る可変補正用テーブルの一例を示す図である。
【発明を実施するための形態】
【0010】
以下、図面を参照し、本開示の実施形態について説明する。
【0011】
［スイッチング電源装置］
図１は、実施形態に係るスイッチング電源装置１の回路の構成例を示す図である。
図２は、実施形態に係るスイッチング電源装置１における巻線のプレーナトランス構造の概略的な構成例を示す図である。
本実施形態では、センタータップ・ハーフブリッジ（ＨＢ）－ＬＬＣコンバータを用いたスイッチング電源装置１を例として示す。
図１は、実施形態に係るスイッチング電源装置１の回路の構成例を示す図である。
図２は、実施形態に係るスイッチング電源装置１における巻線のプレーナトランス構造の概略的な構成例を示す図である。
本実施形態では、センタータップ・ハーフブリッジ（ＨＢ）－ＬＬＣコンバータを用いたスイッチング電源装置１を例として示す。
【0012】
＜スイッチング電源装置の回路の例＞
図１を参照して、本実施形態に係るスイッチング電源装置１の回路の構成例を説明する。
スイッチング電源装置１は、直流電源１１と、トランジスタＱ１と、トランジスタＱ２と、コンデンサ１２と、インダクタ１３と、トランスＴｒ１を構成する１個の１次巻線１４と、トランスＴｒ１を構成する２個の２次巻線である２次巻線６１および２次巻線６２と、ダイオードＤ１と、ダイオードＤ２と、コンデンサ６３と、負荷６４と、制御器１１１と、を備える。
制御器１１１は、メモリ１３１を有する。
図１を参照して、本実施形態に係るスイッチング電源装置１の回路の構成例を説明する。
スイッチング電源装置１は、直流電源１１と、トランジスタＱ１と、トランジスタＱ２と、コンデンサ１２と、インダクタ１３と、トランスＴｒ１を構成する１個の１次巻線１４と、トランスＴｒ１を構成する２個の２次巻線である２次巻線６１および２次巻線６２と、ダイオードＤ１と、ダイオードＤ２と、コンデンサ６３と、負荷６４と、制御器１１１と、を備える。
制御器１１１は、メモリ１３１を有する。
【0013】
ここで、本実施形態では、トランジスタＱ１およびトランジスタＱ２は、いずれも、電界効果トランジスタ（ＦＥＴ：Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）であるが、他のスイッチングデバイスでもよい。
【0014】
回路の接続関係を説明する。
直流電源のプラス（＋）端子と、トランジスタＱ１のドレイン（Ｄ）端子と、が接続されている。
本実施形態では、直流電源のプラス（＋）端子の電圧を、入力電圧Ｖｉｎと呼ぶ。
直流電源のプラス（＋）端子と、トランジスタＱ１のドレイン（Ｄ）端子と、が接続されている。
本実施形態では、直流電源のプラス（＋）端子の電圧を、入力電圧Ｖｉｎと呼ぶ。
【0015】
トランジスタＱ１のソース（Ｓ）端子と、トランジスタＱ２のドレイン（Ｄ）端子と、コンデンサ１２の一端と、が接続されている。
コンデンサ１２の他端と、インダクタ１３の一端と、が接続されている。
インダクタ１３の他端と、１次巻線１４の一端と、が接続されている。
直流電源のマイナス（－）端子と、トランジスタＱ２のソース（Ｓ）端子と、１次巻線１４の他端と、が接続されている。
本実施形態では、直流電源のマイナス（－）端子は、接地部Ｇ１と接続されており、接地されている。
コンデンサ１２の他端と、インダクタ１３の一端と、が接続されている。
インダクタ１３の他端と、１次巻線１４の一端と、が接続されている。
直流電源のマイナス（－）端子と、トランジスタＱ２のソース（Ｓ）端子と、１次巻線１４の他端と、が接続されている。
本実施形態では、直流電源のマイナス（－）端子は、接地部Ｇ１と接続されており、接地されている。
【0016】
２次巻線６２の一端と、ダイオードＤ２のカソードと、が接続されている。
２次巻線６２の他端と、２次巻線６１の一端と、コンデンサ６３の一端と、負荷６４の一端と、が接続されている。
２次巻線６１の他端と、ダイオードＤ１のカソードと、が接続されている。
ダイオードＤ１のアノードと、ダイオードＤ２のアノードと、コンデンサ６３の他端と、負荷６４の他端と、が接続されている。
本実施形態では、負荷６４の他端は、接地部Ｇ２と接続されており、接地されている。
ここで、本実施形態では、接地部Ｇ１と接地部Ｇ２とは別々のグラウンド電位であり、１次回路と２次回路とで分けられている。
２次巻線６２の他端と、２次巻線６１の一端と、コンデンサ６３の一端と、負荷６４の一端と、が接続されている。
２次巻線６１の他端と、ダイオードＤ１のカソードと、が接続されている。
ダイオードＤ１のアノードと、ダイオードＤ２のアノードと、コンデンサ６３の他端と、負荷６４の他端と、が接続されている。
本実施形態では、負荷６４の他端は、接地部Ｇ２と接続されており、接地されている。
ここで、本実施形態では、接地部Ｇ１と接地部Ｇ２とは別々のグラウンド電位であり、１次回路と２次回路とで分けられている。
【0017】
制御器１１１は、トランジスタＱ１のゲート（Ｇ）端子と接続されており、トランジスタＱ１のゲート（Ｇ）端子に制御電圧を出力（印加）する機能を有する。
また、制御器１１１は、トランジスタＱ２のゲート（Ｇ）端子と接続されており、トランジスタＱ２のゲート（Ｇ）端子に制御電圧を出力（印加）する機能を有する。
また、制御器１１１は、負荷６４の一端と接続されており、その接続位置の電圧（本実施形態では、出力電圧Ｖｏと呼ぶ。）を検出する機能を有する。
ここで、制御器１１１の機能は、例えば、マイクロコンピューターを用いて構成されてもよい。
また、本実施形態では、制御電圧は、時間によって変化し得る値であり、時間およびレベル（電圧）のパラメータを有している。なお、本実施形態に係る制御電圧は、制御信号、電圧信号、または、制御電圧信号などと呼ばれてもよい。
また、制御器１１１は、トランジスタＱ２のゲート（Ｇ）端子と接続されており、トランジスタＱ２のゲート（Ｇ）端子に制御電圧を出力（印加）する機能を有する。
また、制御器１１１は、負荷６４の一端と接続されており、その接続位置の電圧（本実施形態では、出力電圧Ｖｏと呼ぶ。）を検出する機能を有する。
ここで、制御器１１１の機能は、例えば、マイクロコンピューターを用いて構成されてもよい。
また、本実施形態では、制御電圧は、時間によって変化し得る値であり、時間およびレベル（電圧）のパラメータを有している。なお、本実施形態に係る制御電圧は、制御信号、電圧信号、または、制御電圧信号などと呼ばれてもよい。
【0018】
本実施形態では、説明の便宜上、一方のトランジスタＱ１をハイサイドのトランジスタであるとし、他方のトランジスタＱ２をローサイドのトランジスタであるとして説明する。
本実施形態では、制御器１１１は、２個のトランジスタＱ１、Ｑ２の制御電圧について、固定補正の制御、または、可変補正の制御を行う機能を有している。
ここで、固定補正の制御は、補正量を固定とした制御であり、また、可変補正の制御は、所定の指標値に応じて補正量を可変とした制御である。
本実施形態では、制御器１１１は、２個のトランジスタＱ１、Ｑ２の制御電圧について、固定補正の制御、または、可変補正の制御を行う機能を有している。
ここで、固定補正の制御は、補正量を固定とした制御であり、また、可変補正の制御は、所定の指標値に応じて補正量を可変とした制御である。
【0019】
＜スイッチング電源装置の動作の例＞
制御器１１１は、１次側の回路において、トランジスタＱ１をオンにしてトランジスタＱ２をオフにする状態と、トランジスタＱ１およびトランジスタＱ２が共にオフの状態と、トランジスタＱ１をオフにしてトランジスタＱ２をオンにする状態と、トランジスタＱ１およびトランジスタＱ２が共にオフの状態と、を繰り返すように制御を行う。
この制御により、それぞれの状態（モード）でトランスＴｒ１の１次巻線１４に所定の電流が流れ、それに応じた電流が２個の２次巻線６１、６２に流れ、これにより、所定の出力電圧Ｖｏが得られる。
なお、制御器１１１は、例えば、出力電圧Ｖｏを検出して、その検出結果に応じて１次側のフィードバック制御を行ってもよい。
制御器１１１は、１次側の回路において、トランジスタＱ１をオンにしてトランジスタＱ２をオフにする状態と、トランジスタＱ１およびトランジスタＱ２が共にオフの状態と、トランジスタＱ１をオフにしてトランジスタＱ２をオンにする状態と、トランジスタＱ１およびトランジスタＱ２が共にオフの状態と、を繰り返すように制御を行う。
この制御により、それぞれの状態（モード）でトランスＴｒ１の１次巻線１４に所定の電流が流れ、それに応じた電流が２個の２次巻線６１、６２に流れ、これにより、所定の出力電圧Ｖｏが得られる。
なお、制御器１１１は、例えば、出力電圧Ｖｏを検出して、その検出結果に応じて１次側のフィードバック制御を行ってもよい。
【0020】
＜プレーナトランス構造＞
図２は、実施形態に係るスイッチング電源装置１における巻線のプレーナトランス構造の概略的な構成例を示す図である。
図２には、説明の便宜上、三次元直交座標軸であるＸＹＺ直交座標軸を示してある。
図２の例では、概略的には、Ｅ型のコア材２３１とＩ型のコア材２３２とが上下方向に対向するように配置した場合に、側面から見た断面の様子の一例を示してある。
図２は、実施形態に係るスイッチング電源装置１における巻線のプレーナトランス構造の概略的な構成例を示す図である。
図２には、説明の便宜上、三次元直交座標軸であるＸＹＺ直交座標軸を示してある。
図２の例では、概略的には、Ｅ型のコア材２３１とＩ型のコア材２３２とが上下方向に対向するように配置した場合に、側面から見た断面の様子の一例を示してある。
【0021】
本実施形態に係るプレーナトランス構造では、プリント基板２１１に巻線パターン２６１～２６２、２７１～２７２が印刷されている。そして、そのプリント基板２１１がコアＪ１と組み合わせられて、トランスが組み立てられている。
図２の例では、コアＪ１は、ＥＩ型のコアである。コアＪ１は、複数のコア材２３１～２３２を用いて構成されている。コア材２３１とコア材２３２との間には、エアギャップＨ１が設けられている。
図２の例では、上下方向に関してエアギャップＨ１が非対称となっており、これにより、アンバランスが発生する。
巻線パターン２６１～２６２によって、１個の１次巻線１４が構成されている。
巻線パターン２７１によって、一方の２次巻線６１が構成されている。
巻線パターン２７２によって、他方の２次巻線６２が構成されている。
図２の例では、コアＪ１は、ＥＩ型のコアである。コアＪ１は、複数のコア材２３１～２３２を用いて構成されている。コア材２３１とコア材２３２との間には、エアギャップＨ１が設けられている。
図２の例では、上下方向に関してエアギャップＨ１が非対称となっており、これにより、アンバランスが発生する。
巻線パターン２６１～２６２によって、１個の１次巻線１４が構成されている。
巻線パターン２７１によって、一方の２次巻線６１が構成されている。
巻線パターン２７２によって、他方の２次巻線６２が構成されている。
【0022】
本実施形態では、１次巻線１４に対して、２個の２次巻線６１、６２は、対称的な位置に配置されている。
また、本実施形態では、２個の２次巻線６１、６２は、同じ構成を有しており、例えば、巻数、電線の長さ、巻き半径が同じである。
また、本実施形態では、２個の２次巻線６１、６２は、同じ構成を有しており、例えば、巻数、電線の長さ、巻き半径が同じである。
【0023】
ここで、プレーナトランスについて説明しておく。
プレーナトランスは、プリント基板に巻線パターンを印刷し、コアをかませて組み立てたトランスである。プレーナトランスでは、巻線パターンを印刷するため、例えば、実際に電線を巻くトランスに対して、バラツキが少ないというメリットがある。
また、実際に電線を巻く場合、バラツキの傾向があるかもしれないが、偶発的な要素（例えば、電線の太さ、ロット、作業員など）によってバラツキが発生するため、その傾向を断定しづらい。つまり、この場合、２個の２次巻線のＬ値（インダクタンス）の関係性（例えば、大小関係）は不定となる。
プレーナトランスは、プリント基板に巻線パターンを印刷し、コアをかませて組み立てたトランスである。プレーナトランスでは、巻線パターンを印刷するため、例えば、実際に電線を巻くトランスに対して、バラツキが少ないというメリットがある。
また、実際に電線を巻く場合、バラツキの傾向があるかもしれないが、偶発的な要素（例えば、電線の太さ、ロット、作業員など）によってバラツキが発生するため、その傾向を断定しづらい。つまり、この場合、２個の２次巻線のＬ値（インダクタンス）の関係性（例えば、大小関係）は不定となる。
【0024】
これに対して、一般に、プレーナトランスでは、設計上のバラツキは出やすいが、製造上のバラツキは出にくい。
このため、プレーナトランスが用いられる場合には、２個の２次巻線のＬ値（インダクタンス）の関係性（例えば、大小関係）を事前に把握することが可能であり、常に、いずれか一方の２次巻線のＬ値（インダクタンス）が大きくなる。
このため、プレーナトランスが用いられる場合には、２個の２次巻線のＬ値（インダクタンス）の関係性（例えば、大小関係）を事前に把握することが可能であり、常に、いずれか一方の２次巻線のＬ値（インダクタンス）が大きくなる。
【0025】
図２に示される構造では、１個の１次巻線１４に対して、２個の２次巻線６１、６２が対称的に作成されており、構造上のバランスは良い。
また、図２に示される構造では、コアＪ１のエアギャップＨ１の位置が偏っているため、そこで発生する漏れ磁束の影響により、エアギャップＨ１に近い２次巻線（図２の例では、下側の巻線パターン２７２の２次巻線）の方がインダクタンスが高くなる傾向にある。つまり、２次巻線のＬ値は、巻線パターンの印刷とは別に、エアギャップの位置によっても変わり得る。
例えば、エアギャップＨ１の位置によって、２個の２次巻線のＬ値（インダクタンス）の関係性（例えば、大小関係）が変わり得る。
また、図２に示される構造では、コアＪ１のエアギャップＨ１の位置が偏っているため、そこで発生する漏れ磁束の影響により、エアギャップＨ１に近い２次巻線（図２の例では、下側の巻線パターン２７２の２次巻線）の方がインダクタンスが高くなる傾向にある。つまり、２次巻線のＬ値は、巻線パターンの印刷とは別に、エアギャップの位置によっても変わり得る。
例えば、エアギャップＨ１の位置によって、２個の２次巻線のＬ値（インダクタンス）の関係性（例えば、大小関係）が変わり得る。
【0026】
このように、プレーナトランスでは、バラツキが一方向に偏りやすいため、当該偏りを制御し易い。このため、例えば、あらかじめバラツキを確認しておき、デューティのバラツキをあらかじめ設定することが可能である。
このような制御手法は、デジタル制御と相性が良く、例えば、デューティをアンバランスにする量を固定値にして、補正態様（補正値など）をプログラムにより規定することが可能である。これにより、例えば、バラツキの検出機能による損失あるいはコストが発生せず、補正態様を変更する制御が不要であり、電流アンバランス改善のメリットを享受することができる。
また、プレーナトランスでは、例えば、低背化すること、空隙を減らすこと、および、電力密度を上げることが可能である。
このような制御手法は、デジタル制御と相性が良く、例えば、デューティをアンバランスにする量を固定値にして、補正態様（補正値など）をプログラムにより規定することが可能である。これにより、例えば、バラツキの検出機能による損失あるいはコストが発生せず、補正態様を変更する制御が不要であり、電流アンバランス改善のメリットを享受することができる。
また、プレーナトランスでは、例えば、低背化すること、空隙を減らすこと、および、電力密度を上げることが可能である。
【0027】
ここで、本実施形態では、コアのエアギャップの位置が非対称である場合を示すが、他の例として、コアのエアギャップの位置が対称であってもよく、具体例として、図２の例において、上下方向の中央位置にエアギャップがあってもよい。
【0028】
［トランスの原理］
ここで、トランスの原理について説明しておく。
トランスは、原理上、巻線の巻数比で出力は決まるが、巻線の位置関係などによって特性は変わる。
例えば、１次巻線の電圧Ｖ１と２次巻線の電圧Ｖ２との比と、１次巻線の巻数Ｎ１と２次巻線の巻数Ｎ２との比と、は等しい（Ｖ２／Ｖ１＝Ｎ２／Ｎ１）。
１次巻線の電圧Ｖ１と電流Ｉ１との積と、２次巻線の電圧Ｖ２と電流Ｉ２との積と、は等しい（Ｉ１×Ｖ１＝Ｉ２×Ｖ２）。
ここで、トランスの原理について説明しておく。
トランスは、原理上、巻線の巻数比で出力は決まるが、巻線の位置関係などによって特性は変わる。
例えば、１次巻線の電圧Ｖ１と２次巻線の電圧Ｖ２との比と、１次巻線の巻数Ｎ１と２次巻線の巻数Ｎ２との比と、は等しい（Ｖ２／Ｖ１＝Ｎ２／Ｎ１）。
１次巻線の電圧Ｖ１と電流Ｉ１との積と、２次巻線の電圧Ｖ２と電流Ｉ２との積と、は等しい（Ｉ１×Ｖ１＝Ｉ２×Ｖ２）。
【0029】
このように、トランスでは、巻線の巻数比によって出力が決まる。このことは、複数の２次巻線が設けられる場合においても同様である。
また、２次側の出力は、例えば、１次巻線に対する２次巻線の位置関係、電線の長さの違い、あるいは、巻き半径などによっても変わる。
また、２次側の出力は、例えば、１次巻線に対する２次巻線の位置関係、電線の長さの違い、あるいは、巻き半径などによっても変わる。
【0030】
複数の２次巻線が設けられる場合、基本的には、これら複数の２次巻線の構成をアンバランスにするとデメリットが生じ得る。
当該デメリットとしては、例えば、効率低下、素子マージン低下、出力リプルノイズ悪化、発熱分布変化、あるいは、このようなデメリットへの対策のためのコスト増加などがある。
当該デメリットとしては、例えば、効率低下、素子マージン低下、出力リプルノイズ悪化、発熱分布変化、あるいは、このようなデメリットへの対策のためのコスト増加などがある。
【0031】
なお、従来のトランスは、電線を手巻きして作成されることも多い。この場合、巻線の構造的なバラツキが大きく出やすかった。具体的には、例えば、電線が重なっている箇所および隙間（電線の間隔）がランダムに見られることが多く、このように電線の長さおよび巻き位置などを管理しきれないことがバラツキの要因となっていた。
【0032】
＜２個のトランジスタのデューティ＞
図３～図５を参照して、２個のトランジスタＱ１、Ｑ２のデューティを説明する。
図３～図５の例に示されるグラフでは、横軸は時間を表しており、縦軸は電圧のレベルを表している。
図３～図５の例では、２個のトランジスタＱ１、Ｑ２の制御電圧のハイレベル（本実施形態では、オンの時のレベル）とローレベル（本実施形態では、オフの時のレベル）は、それぞれ一定であるとして説明するが、例えば、オン時間の変化によってハイレベルが変化することはあり得る。
図３～図５を参照して、２個のトランジスタＱ１、Ｑ２のデューティを説明する。
図３～図５の例に示されるグラフでは、横軸は時間を表しており、縦軸は電圧のレベルを表している。
図３～図５の例では、２個のトランジスタＱ１、Ｑ２の制御電圧のハイレベル（本実施形態では、オンの時のレベル）とローレベル（本実施形態では、オフの時のレベル）は、それぞれ一定であるとして説明するが、例えば、オン時間の変化によってハイレベルが変化することはあり得る。
【0033】
図３は、実施形態に係るハイサイドとローサイドとでデューティ比が等しい場合の制御電圧の一例を示す図である。
図３の例において、制御電圧Ａ１は、ハイサイドのトランジスタＱ１のゲート－ソース間電圧（Ｖｇｓ）として制御器１１１によって印加される制御電圧の一例である。
制御電圧Ａ２は、ローサイドのトランジスタＱ２のゲート－ソース間電圧（Ｖｇｓ）として制御器１１１によって印加される制御電圧の一例である。
図３の例において、制御電圧Ａ１は、ハイサイドのトランジスタＱ１のゲート－ソース間電圧（Ｖｇｓ）として制御器１１１によって印加される制御電圧の一例である。
制御電圧Ａ２は、ローサイドのトランジスタＱ２のゲート－ソース間電圧（Ｖｇｓ）として制御器１１１によって印加される制御電圧の一例である。
【0034】
図３の例では、ハイサイドの制御電圧Ａ１およびローサイドの制御電圧Ａ２が共にオフ（所定のローレベルの電圧）である状態、ハイサイドの制御電圧Ａ１がオン（所定のハイレベルの電圧）でありローサイドの制御電圧Ａ２がオフである状態、ローサイドの制御電圧Ａ２がオンでありハイサイドの制御電圧Ａ１がオフである状態、ハイサイドの制御電圧Ａ１およびローサイドの制御電圧Ａ２が共にオフである状態が繰り返されるように制御されている。
ここで、ハイサイドの制御電圧Ａ１がオンを維持する期間、および、ローサイドの制御電圧Ａ２がオンを維持する期間は、共に等しく、例えば、４００［ｎ ｓｅｃ］である。
本実施形態では、このような制御電圧Ａ１、Ａ２は、制御器１１１により制御することが可能である。
ここで、ハイサイドの制御電圧Ａ１がオンを維持する期間、および、ローサイドの制御電圧Ａ２がオンを維持する期間は、共に等しく、例えば、４００［ｎ ｓｅｃ］である。
本実施形態では、このような制御電圧Ａ１、Ａ２は、制御器１１１により制御することが可能である。
【0035】
図４は、実施形態に係るハイサイドが修正された場合の制御電圧の一例を示す図である。本例では、ハイサイドとローサイドとでデューティ比が異なる。
図４の例において、制御電圧Ａ１１は、ハイサイドのトランジスタＱ１のゲート－ソース間電圧（Ｖｇｓ）として制御器１１１によって印加される制御電圧の一例である。
制御電圧Ａ１２は、ローサイドのトランジスタＱ２のゲート－ソース間電圧（Ｖｇｓ）として制御器１１１によって印加される制御電圧の一例である。
図４の例において、制御電圧Ａ１１は、ハイサイドのトランジスタＱ１のゲート－ソース間電圧（Ｖｇｓ）として制御器１１１によって印加される制御電圧の一例である。
制御電圧Ａ１２は、ローサイドのトランジスタＱ２のゲート－ソース間電圧（Ｖｇｓ）として制御器１１１によって印加される制御電圧の一例である。
【0036】
図４の例では、ハイサイドの制御電圧Ａ１１およびローサイドの制御電圧Ａ１２が共にオフ（所定のローレベルの電圧）である状態、ハイサイドの制御電圧Ａ１１がオン（所定のハイレベルの電圧）でありローサイドの制御電圧Ａ１２がオフである状態、ローサイドの制御電圧Ａ１２がオンでありハイサイドの制御電圧Ａ１１がオフである状態、ハイサイドの制御電圧Ａ１１およびローサイドの制御電圧Ａ１２が共にオフである状態が繰り返されるように制御されている。
ここで、ハイサイドの制御電圧Ａ１１がオンを維持する期間、および、ローサイドの制御電圧Ａ１２がオンを維持する期間は、互いに異なっており、例えば、それぞれ、３９０［ｎ ｓｅｃ］、および、４００［ｎ ｓｅｃ］である。
本実施形態では、このような制御電圧Ａ１１、Ａ１２は、制御器１１１により制御することが可能である。
図４の例では、図３の例と比べて、ハイサイドの制御電圧Ａ１１が立ち下がってからローサイドの制御電圧Ａ１２が立ち上がるまでの時間Ｔ１が長くなっている。
ここで、ハイサイドの制御電圧Ａ１１がオンを維持する期間、および、ローサイドの制御電圧Ａ１２がオンを維持する期間は、互いに異なっており、例えば、それぞれ、３９０［ｎ ｓｅｃ］、および、４００［ｎ ｓｅｃ］である。
本実施形態では、このような制御電圧Ａ１１、Ａ１２は、制御器１１１により制御することが可能である。
図４の例では、図３の例と比べて、ハイサイドの制御電圧Ａ１１が立ち下がってからローサイドの制御電圧Ａ１２が立ち上がるまでの時間Ｔ１が長くなっている。
【0037】
図５は、実施形態に係るハイサイドおよびローサイドが修正された場合の制御電圧の一例を示す図である。本例では、ハイサイドとローサイドとでデューティ比が異なる。
図５の例において、制御電圧Ａ２１は、ハイサイドのトランジスタＱ１のゲート－ソース間電圧（Ｖｇｓ）として制御器１１１によって印加される制御電圧の一例である。
制御電圧Ａ２２は、ローサイドのトランジスタＱ２のゲート－ソース間電圧（Ｖｇｓ）として制御器１１１によって印加される制御電圧の一例である。
図５の例において、制御電圧Ａ２１は、ハイサイドのトランジスタＱ１のゲート－ソース間電圧（Ｖｇｓ）として制御器１１１によって印加される制御電圧の一例である。
制御電圧Ａ２２は、ローサイドのトランジスタＱ２のゲート－ソース間電圧（Ｖｇｓ）として制御器１１１によって印加される制御電圧の一例である。
【0038】
図５の例では、ハイサイドの制御電圧Ａ２１およびローサイドの制御電圧Ａ２２が共にオフ（所定のローレベルの電圧）である状態、ハイサイドの制御電圧Ａ２１がオン（所定のハイレベルの電圧）でありローサイドの制御電圧Ａ２２がオフである状態、ローサイドの制御電圧Ａ２２がオンでありハイサイドの制御電圧Ａ２１がオフである状態、ハイサイドの制御電圧Ａ２１およびローサイドの制御電圧Ａ２２が共にオフである状態が繰り返されるように制御されている。
ここで、ハイサイドの制御電圧Ａ２１がオンを維持する期間、および、ローサイドの制御電圧Ａ２２がオンを維持する期間は、互いに異なっており、例えば、それぞれ、３９０［ｎ ｓｅｃ］、および、４１０［ｎ ｓｅｃ］である。
本実施形態では、このような制御電圧Ａ２１、Ａ２２は、制御器１１１により制御することが可能である。
図５の例では、図４の例と比べて、ハイサイドの制御電圧Ａ２１が立ち下がってからローサイドの制御電圧Ａ２２が立ち上がるまでの時間Ｔ１１が短くなっており、例えば、図３の例の場合と同じ時間になっている。
ここで、ハイサイドの制御電圧Ａ２１がオンを維持する期間、および、ローサイドの制御電圧Ａ２２がオンを維持する期間は、互いに異なっており、例えば、それぞれ、３９０［ｎ ｓｅｃ］、および、４１０［ｎ ｓｅｃ］である。
本実施形態では、このような制御電圧Ａ２１、Ａ２２は、制御器１１１により制御することが可能である。
図５の例では、図４の例と比べて、ハイサイドの制御電圧Ａ２１が立ち下がってからローサイドの制御電圧Ａ２２が立ち上がるまでの時間Ｔ１１が短くなっており、例えば、図３の例の場合と同じ時間になっている。
【0039】
ここで、基本的には、ＬＬＣコンバータでは、図３の例のように、５０：５０のデューティで、ハイサイドのスイッチとローサイドのスイッチとを交互にオンさせることが行われる。
これに対して、本実施形態では、このようなデューティを４９：５１などのように、アンバランスさせることによって、２個の２次巻線６１、６２を流れる電流のアンバランスを解消する。
これに対して、本実施形態では、このようなデューティを４９：５１などのように、アンバランスさせることによって、２個の２次巻線６１、６２を流れる電流のアンバランスを解消する。
【0040】
例えば、ハイサイドのスイッチおよびローサイドのスイッチを、デューティを５０：５０として４００［ｎ ｓｅｃ］ずつ、交互にオンさせているとき、２次側の巻線の電流を観測したら、ハイサイドがオンである期間中と比べて、ローサイドがオンである期間中に多くの電流が流れていた場合を考える。
このような状況を解消するために、本実施形態では、敢えて、ハイサイドおよびローサイドのデューティバランスを崩す制御を行う。
このような制御の態様としては、例えば、図４の例のようにハイサイド側だけオン時間を短くする態様が用いられてもよく、または、ローサイド側だけオン時間を延ばす態様が用いられてもよく、あるいは、図５の例のようにローサイドのオン時間とハイサイドのオン時間とを同時に増減調整する態様が用いられてもよい。これらの態様では、例えば、同様な効果が得られる。
このような状況を解消するために、本実施形態では、敢えて、ハイサイドおよびローサイドのデューティバランスを崩す制御を行う。
このような制御の態様としては、例えば、図４の例のようにハイサイド側だけオン時間を短くする態様が用いられてもよく、または、ローサイド側だけオン時間を延ばす態様が用いられてもよく、あるいは、図５の例のようにローサイドのオン時間とハイサイドのオン時間とを同時に増減調整する態様が用いられてもよい。これらの態様では、例えば、同様な効果が得られる。
【0041】
ここでは、ハイサイドがオンである期間中と比べて、ローサイドがオンである期間中に多くの電流が流れていた場合を説明したが、逆に、ローサイドがオンである期間中と比べて、ハイサイドがオンである期間中に多くの電流が流れていた場合には、ローサイド側だけオン時間を短くする態様、または、ハイサイド側だけオン時間を延ばす態様、あるいは、ハイサイドのオン時間とローサイドのオン時間とを同時に増減調整する態様が用いられてもよい。
このように、本実施形態では、ＬＬＣコンバータ（ＬＬＣ共振コンバータ）の場合、ハイサイドとローサイドとで、流れる電流の少ない方のオン幅を短くするように補正する。
このように、本実施形態では、ＬＬＣコンバータ（ＬＬＣ共振コンバータ）の場合、ハイサイドとローサイドとで、流れる電流の少ない方のオン幅を短くするように補正する。
【0042】
なお、厳密には、一方のスイッチのオン時間だけ短くすると、デッドタイムが変わること、あるいは、周波数が変わることが発生する。このようなことを発生させない場合には、両方のスイッチのオン時間を増減させる態様が用いられればよい。
例えば、図４の例では、ハイサイドだけオン時間を短くしており、デッドタイムが伸びたように見える。この場合に、その分だけデッドタイムを詰めると、周期（≒周波数）が変わることが発生する。
以降の具体例では、説明の便宜上、両方のスイッチのオン時間を増減させる態様が用いられる場合を例として説明する。
例えば、図４の例では、ハイサイドだけオン時間を短くしており、デッドタイムが伸びたように見える。この場合に、その分だけデッドタイムを詰めると、周期（≒周波数）が変わることが発生する。
以降の具体例では、説明の便宜上、両方のスイッチのオン時間を増減させる態様が用いられる場合を例として説明する。
【0043】
＜２個のダイオードを流れる電流のバランス＞
図６Ａ～図６Ｄを参照して、２個のダイオードを流れる電流のバランスを説明する。
ここで、２個のダイオードは、本実施形態では、２個のダイオードＤ１、Ｄ２に相当する。
図６Ａ～図６Ｄの例に示されるグラフでは、横軸は時間を表しており、縦軸は電流の値を表している。
図６Ａ～図６Ｄを参照して、２個のダイオードを流れる電流のバランスを説明する。
ここで、２個のダイオードは、本実施形態では、２個のダイオードＤ１、Ｄ２に相当する。
図６Ａ～図６Ｄの例に示されるグラフでは、横軸は時間を表しており、縦軸は電流の値を表している。
【0044】
図６Ａは、比較例に係る２個のスイッチング素子に流れる電流の一例を示す図である。
ここで、２個のスイッチング素子は、本実施形態では、２個のトランジスタ（トランジスタＱ１、Ｑ２）に相当する。
図６Ａには、一方のトランジスタのドレインを流れる電流Ｂ１、および、他方のトランジスタのドレインを流れる電流Ｂ２を示してある。
ここで、２個のスイッチング素子は、本実施形態では、２個のトランジスタ（トランジスタＱ１、Ｑ２）に相当する。
図６Ａには、一方のトランジスタのドレインを流れる電流Ｂ１、および、他方のトランジスタのドレインを流れる電流Ｂ２を示してある。
【0045】
図６Ｂは、比較例に係る２個のダイオードに流れる電流の一例を示す図である。
図６Ｂには、一方のダイオードに流れる電流Ｃ１、および、他方のダイオードに流れる電流Ｃ２を示してある。
図６Ａおよび図６Ｂの例では、２個のダイオードの間で、それぞれに流れる電流Ｃ１、Ｃ２の値が異なっており、アンバランスになっている。
図６Ｂには、一方のダイオードに流れる電流Ｃ１、および、他方のダイオードに流れる電流Ｃ２を示してある。
図６Ａおよび図６Ｂの例では、２個のダイオードの間で、それぞれに流れる電流Ｃ１、Ｃ２の値が異なっており、アンバランスになっている。
【0046】
これに対して、本実施形態では、制御器１１１は、図５の例のように、２個のトランジスタＱ１、Ｑ２の制御電圧のレベルを異ならせる制御を行う。このような制御により、本実施形態では、２個のダイオードＤ１、Ｄ２を流れる電流の値のアンバランスを抑制して、これらのバランスを取ることができる。
【0047】
図６Ｃは、実施形態に係る２個のスイッチング素子（トランジスタＱ１、Ｑ２）に流れる電流の一例を示す図である。
図６Ｃには、一方のトランジスタＱ１のドレインを流れる電流Ｂ１１、および、他方のトランジスタＱ２のドレインを流れる電流Ｂ１２を示してある。
図６Ｃには、一方のトランジスタＱ１のドレインを流れる電流Ｂ１１、および、他方のトランジスタＱ２のドレインを流れる電流Ｂ１２を示してある。
【0048】
図６Ｄは、実施形態に係る２個のダイオードＤ１、Ｄ２に流れる電流の一例を示す図である。
図６Ｄには、一方のダイオードＤ１に流れる電流Ｃ１１、および、他方のダイオードＤ２に流れる電流Ｃ１２を示してある。
図６Ｃおよび図６Ｄの例では、２個のダイオードＤ１、Ｄ２の間で、それぞれに流れる電流Ｃ１１、Ｃ１２の値が同じ（または、ほぼ同じ）になっている。
図６Ｄには、一方のダイオードＤ１に流れる電流Ｃ１１、および、他方のダイオードＤ２に流れる電流Ｃ１２を示してある。
図６Ｃおよび図６Ｄの例では、２個のダイオードＤ１、Ｄ２の間で、それぞれに流れる電流Ｃ１１、Ｃ１２の値が同じ（または、ほぼ同じ）になっている。
【0049】
［負荷依存性］
図７Ａ～図７Ｄ、図８Ａ～図８Ｄ、および、図９Ａ～図９Ｄを参照して、負荷依存性について説明する。なお、本実施形態では、ＬＬＣコンバータでの周波数変調方式に起因して、負荷が変化する場合に、周波数（スイッチング周波数）も変化し得る。
図７Ａ～図７Ｄ、図８Ａ～図８Ｄ、および、図９Ａ～図９Ｄに示されるグラフでは、横軸は時間を表しており、縦軸は電流の値を表している。
図７Ａ～図７Ｄ、図８Ａ～図８Ｄ、および、図９Ａ～図９Ｄを参照して、負荷依存性について説明する。なお、本実施形態では、ＬＬＣコンバータでの周波数変調方式に起因して、負荷が変化する場合に、周波数（スイッチング周波数）も変化し得る。
図７Ａ～図７Ｄ、図８Ａ～図８Ｄ、および、図９Ａ～図９Ｄに示されるグラフでは、横軸は時間を表しており、縦軸は電流の値を表している。
【0050】
＜負荷電流Ｉｏ＝２１［Ａ］の場合の例＞
図７Ａ～図７Ｄを参照して、ＬＬＣコンバータの周波数（スイッチング周波数）が１．２［ＭＨｚ］、出力電圧Ｖｏ＝４８［Ｖ］、負荷電流Ｉｏ＝２１［Ａ］である場合について説明する。
図７Ａ～図７Ｄを参照して、ＬＬＣコンバータの周波数（スイッチング周波数）が１．２［ＭＨｚ］、出力電圧Ｖｏ＝４８［Ｖ］、負荷電流Ｉｏ＝２１［Ａ］である場合について説明する。
【0051】
図７Ａは、負荷電流Ｉｏが２１Ａである場合における比較例に係る２個のスイッチング素子に流れる電流の一例を示す図である。
ここで、２個のスイッチング素子は、本実施形態では、２個のトランジスタ（トランジスタＱ１、Ｑ２）に相当する。
図７Ａには、一方のトランジスタのドレインを流れる電流Ｂ１０１、および、他方のトランジスタのドレインを流れる電流Ｂ１０２を示してある。
ここで、２個のスイッチング素子は、本実施形態では、２個のトランジスタ（トランジスタＱ１、Ｑ２）に相当する。
図７Ａには、一方のトランジスタのドレインを流れる電流Ｂ１０１、および、他方のトランジスタのドレインを流れる電流Ｂ１０２を示してある。
【0052】
図７Ｂは、負荷電流Ｉｏが２１Ａである場合における比較例に係る２個のダイオードに流れる電流の一例を示す図である。
ここで、２個のダイオードは、本実施形態では、２個のダイオードＤ１、Ｄ２に相当する。
図７Ｂには、一方のダイオードに流れる電流Ｃ１０１、および、他方のダイオードに流れる電流Ｃ１０２を示してある。
図７Ａおよび図７Ｂの例では、２個のダイオードの間で、それぞれに流れる電流Ｃ１０１、Ｃ１０２の値が異なっており、アンバランスになっている。
ここで、２個のダイオードは、本実施形態では、２個のダイオードＤ１、Ｄ２に相当する。
図７Ｂには、一方のダイオードに流れる電流Ｃ１０１、および、他方のダイオードに流れる電流Ｃ１０２を示してある。
図７Ａおよび図７Ｂの例では、２個のダイオードの間で、それぞれに流れる電流Ｃ１０１、Ｃ１０２の値が異なっており、アンバランスになっている。
【0053】
ここで、図７Ａおよび図７Ｂの例では、図３の例のように、２個のトランジスタの制御電圧のオン期間の長さ（デューティ比）が同じである。
これに対して、本実施形態では、制御器１１１は、図５の例のように、２個のトランジスタＱ１、Ｑ２の制御電圧のオン期間の長さ（デューティ比）を異ならせる制御を行う。このような制御により、本実施形態では、２個のダイオードＤ１、Ｄ２を流れる電流の値のアンバランスを抑制して、これらのバランスを取ることができる。
これに対して、本実施形態では、制御器１１１は、図５の例のように、２個のトランジスタＱ１、Ｑ２の制御電圧のオン期間の長さ（デューティ比）を異ならせる制御を行う。このような制御により、本実施形態では、２個のダイオードＤ１、Ｄ２を流れる電流の値のアンバランスを抑制して、これらのバランスを取ることができる。
【0054】
図７Ｃは、負荷電流Ｉｏが２１Ａである場合における実施形態に係る２個のスイッチング素子（トランジスタＱ１、Ｑ２）に流れる電流の一例を示す図である。
図７Ｃには、一方のトランジスタＱ１のドレインを流れる電流Ｂ１１１、および、他方のトランジスタＱ２のドレインを流れる電流Ｂ１１２を示してある。
図７Ｃには、一方のトランジスタＱ１のドレインを流れる電流Ｂ１１１、および、他方のトランジスタＱ２のドレインを流れる電流Ｂ１１２を示してある。
【0055】
図７Ｄは、負荷電流Ｉｏが２１Ａである場合における実施形態に係る２個のダイオードＤ１、Ｄ２に流れる電流の一例を示す図である。
図７Ｄには、一方のダイオードＤ１に流れる電流Ｃ１１１、および、他方のダイオードＤ２に流れる電流Ｃ１１２を示してある。
図７Ｃおよび図７Ｄの例では、２個のダイオードＤ１、Ｄ２の間で、それぞれに流れる電流Ｃ１１１、Ｃ１１２の値が同じ（または、ほぼ同じ）になっている。
ここで、図７Ｃおよび図７Ｄの例では、ハイサイドの制御電圧をオンに維持する期間を－１０［ｎ ｓｅｃ］として、つまり、１０［ｎ ｓｅｃ］短くしているとともに、ローサイドの制御電圧をオンに維持する期間を＋１０［ｎ ｓｅｃ］として、つまり、１０［ｎ ｓｅｃ］長くしている。
図７Ｄには、一方のダイオードＤ１に流れる電流Ｃ１１１、および、他方のダイオードＤ２に流れる電流Ｃ１１２を示してある。
図７Ｃおよび図７Ｄの例では、２個のダイオードＤ１、Ｄ２の間で、それぞれに流れる電流Ｃ１１１、Ｃ１１２の値が同じ（または、ほぼ同じ）になっている。
ここで、図７Ｃおよび図７Ｄの例では、ハイサイドの制御電圧をオンに維持する期間を－１０［ｎ ｓｅｃ］として、つまり、１０［ｎ ｓｅｃ］短くしているとともに、ローサイドの制御電圧をオンに維持する期間を＋１０［ｎ ｓｅｃ］として、つまり、１０［ｎ ｓｅｃ］長くしている。
【0056】
＜負荷電流Ｉｏ＝１０［Ａ］の場合の例＞
図８Ａ～図８Ｄを参照して、ＬＬＣコンバータの周波数（スイッチング周波数）が１．２５［ＭＨｚ］、出力電圧Ｖｏ＝４８［Ｖ］、負荷電流Ｉｏ＝１０［Ａ］である場合について説明する。
図８Ａ～図８Ｄを参照して、ＬＬＣコンバータの周波数（スイッチング周波数）が１．２５［ＭＨｚ］、出力電圧Ｖｏ＝４８［Ｖ］、負荷電流Ｉｏ＝１０［Ａ］である場合について説明する。
【0057】
図８Ａは、負荷電流Ｉｏが１０Ａである場合における比較例に係る２個のスイッチング素子に流れる電流の一例を示す図である。
ここで、２個のスイッチング素子は、本実施形態では、２個のトランジスタ（トランジスタＱ１、Ｑ２）に相当する。
図８Ａには、一方のトランジスタのドレインを流れる電流Ｂ１２１、および、他方のトランジスタのドレインを流れる電流Ｂ１２２を示してある。
ここで、２個のスイッチング素子は、本実施形態では、２個のトランジスタ（トランジスタＱ１、Ｑ２）に相当する。
図８Ａには、一方のトランジスタのドレインを流れる電流Ｂ１２１、および、他方のトランジスタのドレインを流れる電流Ｂ１２２を示してある。
【0058】
図８Ｂは、負荷電流Ｉｏが１０Ａである場合における比較例に係る２個のダイオードに流れる電流の一例を示す図である。
ここで、２個のダイオードは、本実施形態では、２個のダイオードＤ１、Ｄ２に相当する。
図８Ｂには、一方のダイオードに流れる電流Ｃ１２１、および、他方のダイオードに流れる電流Ｃ１２２を示してある。
図８Ａおよび図８Ｂの例では、２個のダイオードの間で、それぞれに流れる電流Ｃ１２１、Ｃ１２２の値が異なっており、アンバランスになっている。
ここで、２個のダイオードは、本実施形態では、２個のダイオードＤ１、Ｄ２に相当する。
図８Ｂには、一方のダイオードに流れる電流Ｃ１２１、および、他方のダイオードに流れる電流Ｃ１２２を示してある。
図８Ａおよび図８Ｂの例では、２個のダイオードの間で、それぞれに流れる電流Ｃ１２１、Ｃ１２２の値が異なっており、アンバランスになっている。
【0059】
ここで、図８Ａおよび図８Ｂの例では、図３の例のように、２個のトランジスタの制御電圧のオン期間の長さ（デューティ比）が同じである。
これに対して、本実施形態では、制御器１１１は、図５の例のように、２個のトランジスタＱ１、Ｑ２の制御電圧のオン期間の長さ（デューティ比）を異ならせる制御を行う。このような制御により、本実施形態では、２個のダイオードＤ１、Ｄ２を流れる電流の値のアンバランスを抑制して、これらのバランスを取ることができる。
これに対して、本実施形態では、制御器１１１は、図５の例のように、２個のトランジスタＱ１、Ｑ２の制御電圧のオン期間の長さ（デューティ比）を異ならせる制御を行う。このような制御により、本実施形態では、２個のダイオードＤ１、Ｄ２を流れる電流の値のアンバランスを抑制して、これらのバランスを取ることができる。
【0060】
図８Ｃは、負荷電流Ｉｏが１０Ａである場合における実施形態に係る２個のスイッチング素子（トランジスタＱ１、Ｑ２）に流れる電流の一例を示す図である。
図８Ｃには、一方のトランジスタＱ１のドレインを流れる電流Ｂ１３１、および、他方のトランジスタＱ２のドレインを流れる電流Ｂ１３２を示してある。
図８Ｃには、一方のトランジスタＱ１のドレインを流れる電流Ｂ１３１、および、他方のトランジスタＱ２のドレインを流れる電流Ｂ１３２を示してある。
【0061】
図８Ｄは、負荷電流Ｉｏが１０Ａである場合における実施形態に係る２個のダイオードＤ１、Ｄ２に流れる電流の一例を示す図である。
図８Ｄには、一方のダイオードＤ１に流れる電流Ｃ１３１、および、他方のダイオードＤ２に流れる電流Ｃ１３２を示してある。
図８Ｃおよび図８Ｄの例では、２個のダイオードＤ１、Ｄ２の間で、それぞれに流れる電流Ｃ１３１、Ｃ１３２の値が同じ（または、ほぼ同じ）になっている。
ここで、図８Ｃおよび図８Ｄの例では、ハイサイドの制御電圧をオンに維持する期間を－１０［ｎ ｓｅｃ］として、つまり、１０［ｎ ｓｅｃ］短くしているとともに、ローサイドの制御電圧をオンに維持する期間を＋１０［ｎ ｓｅｃ］として、つまり、１０［ｎ ｓｅｃ］長くしている。
図８Ｄには、一方のダイオードＤ１に流れる電流Ｃ１３１、および、他方のダイオードＤ２に流れる電流Ｃ１３２を示してある。
図８Ｃおよび図８Ｄの例では、２個のダイオードＤ１、Ｄ２の間で、それぞれに流れる電流Ｃ１３１、Ｃ１３２の値が同じ（または、ほぼ同じ）になっている。
ここで、図８Ｃおよび図８Ｄの例では、ハイサイドの制御電圧をオンに維持する期間を－１０［ｎ ｓｅｃ］として、つまり、１０［ｎ ｓｅｃ］短くしているとともに、ローサイドの制御電圧をオンに維持する期間を＋１０［ｎ ｓｅｃ］として、つまり、１０［ｎ ｓｅｃ］長くしている。
【0062】
＜負荷電流Ｉｏ＝５［Ａ］の場合の例＞
図９Ａ～図９Ｄを参照して、ＬＬＣコンバータの周波数（スイッチング周波数）が１．２８［ＭＨｚ］、出力電圧Ｖｏ＝４８［Ｖ］、負荷電流Ｉｏ＝５［Ａ］である場合について説明する。
図９Ａ～図９Ｄを参照して、ＬＬＣコンバータの周波数（スイッチング周波数）が１．２８［ＭＨｚ］、出力電圧Ｖｏ＝４８［Ｖ］、負荷電流Ｉｏ＝５［Ａ］である場合について説明する。
【0063】
図９Ａは、負荷電流Ｉｏが５Ａである場合における比較例に係る２個のスイッチング素子に流れる電流の一例を示す図である。
ここで、２個のスイッチング素子は、本実施形態では、２個のトランジスタ（トランジスタＱ１、Ｑ２）に相当する。
図９Ａには、一方のトランジスタのドレインを流れる電流Ｂ１４１、および、他方のトランジスタのドレインを流れる電流Ｂ１４２を示してある。
ここで、２個のスイッチング素子は、本実施形態では、２個のトランジスタ（トランジスタＱ１、Ｑ２）に相当する。
図９Ａには、一方のトランジスタのドレインを流れる電流Ｂ１４１、および、他方のトランジスタのドレインを流れる電流Ｂ１４２を示してある。
【0064】
図９Ｂは、負荷電流Ｉｏが５Ａである場合における比較例に係る２個のダイオードに流れる電流の一例を示す図である。
ここで、２個のダイオードは、本実施形態では、２個のダイオードＤ１、Ｄ２に相当する。
図９Ｂには、一方のダイオードに流れる電流Ｃ１４１、および、他方のダイオードに流れる電流Ｃ１４２を示してある。
図９Ａおよび図９Ｂの例では、２個のダイオードの間で、それぞれに流れる電流Ｃ１４１、Ｃ１４２の値が異なっており、アンバランスになっている。
ここで、２個のダイオードは、本実施形態では、２個のダイオードＤ１、Ｄ２に相当する。
図９Ｂには、一方のダイオードに流れる電流Ｃ１４１、および、他方のダイオードに流れる電流Ｃ１４２を示してある。
図９Ａおよび図９Ｂの例では、２個のダイオードの間で、それぞれに流れる電流Ｃ１４１、Ｃ１４２の値が異なっており、アンバランスになっている。
【0065】
ここで、図９Ａおよび図９Ｂの例では、図３の例のように、２個のトランジスタの制御電圧のオン期間の長さ（デューティ比）が同じである。
これに対して、本実施形態では、制御器１１１は、図５の例のように、２個のトランジスタＱ１、Ｑ２の制御電圧のオン期間の長さ（デューティ比）を異ならせる制御を行う。このような制御により、本実施形態では、２個のダイオードＤ１、Ｄ２を流れる電流の値のアンバランスを抑制して、これらのバランスを取ることができる。
これに対して、本実施形態では、制御器１１１は、図５の例のように、２個のトランジスタＱ１、Ｑ２の制御電圧のオン期間の長さ（デューティ比）を異ならせる制御を行う。このような制御により、本実施形態では、２個のダイオードＤ１、Ｄ２を流れる電流の値のアンバランスを抑制して、これらのバランスを取ることができる。
【0066】
図９Ｃは、負荷電流Ｉｏが５Ａである場合における実施形態に係る２個のスイッチング素子（トランジスタＱ１、Ｑ２）に流れる電流の一例を示す図である。
図９Ｃには、一方のトランジスタＱ１のドレインを流れる電流Ｂ１５１、および、他方のトランジスタＱ２のドレインを流れる電流Ｂ１５２を示してある。
図９Ｃには、一方のトランジスタＱ１のドレインを流れる電流Ｂ１５１、および、他方のトランジスタＱ２のドレインを流れる電流Ｂ１５２を示してある。
【0067】
図９Ｄは、負荷電流Ｉｏが５Ａである場合における実施形態に係る２個のダイオードＤ１、Ｄ２に流れる電流の一例を示す図である。
図９Ｄには、一方のダイオードＤ１に流れる電流Ｃ１５１、および、他方のダイオードＤ２に流れる電流Ｃ１５２を示してある。
図９Ｃおよび図９Ｄの例では、２個のダイオードＤ１、Ｄ２の間で、それぞれに流れる電流Ｃ１５１、Ｃ１５２の値（または、ほぼ同じ）になっている。
ここで、図９Ｃおよび図９Ｄの例では、ハイサイドの制御電圧をオンに維持する期間を－１０［ｎ ｓｅｃ］として、つまり、１０［ｎ ｓｅｃ］短くしているとともに、ローサイドの制御電圧をオンに維持する期間を＋１０［ｎ ｓｅｃ］として、つまり、１０［ｎ ｓｅｃ］長くしている。
図９Ｄには、一方のダイオードＤ１に流れる電流Ｃ１５１、および、他方のダイオードＤ２に流れる電流Ｃ１５２を示してある。
図９Ｃおよび図９Ｄの例では、２個のダイオードＤ１、Ｄ２の間で、それぞれに流れる電流Ｃ１５１、Ｃ１５２の値（または、ほぼ同じ）になっている。
ここで、図９Ｃおよび図９Ｄの例では、ハイサイドの制御電圧をオンに維持する期間を－１０［ｎ ｓｅｃ］として、つまり、１０［ｎ ｓｅｃ］短くしているとともに、ローサイドの制御電圧をオンに維持する期間を＋１０［ｎ ｓｅｃ］として、つまり、１０［ｎ ｓｅｃ］長くしている。
【0068】
以上の図７Ａ～図７Ｄ、図８Ａ～図８Ｄ、および、図９Ａ～図９Ｄの例では、負荷が変化した場合においても、ハイサイドおよびローサイドの制御電圧の補正態様（オン時間の補正量）を同じにして、電流アンバランスを解消することが可能である。つまり、本例では、当該補正態様は、負荷依存性が無い（または、少ない）と言うことができ、複数の負荷について固定補正が適用されてもよい。
なお、他の例として、補正態様が負荷依存性を持つ制御が行われてもよい。
なお、他の例として、補正態様が負荷依存性を持つ制御が行われてもよい。
【0069】
［入力電圧依存性］
図１０Ａ～図１０Ｊを参照して、入力電圧依存性について説明する。なお、本実施形態では、ＬＬＣコンバータでの周波数変調方式に起因して、入力電圧が変化する場合に、周波数（スイッチング周波数）も変化し得る。
図１０Ａ～図１０Ｊに示されるグラフでは、横軸は時間を表しており、縦軸は電流の値を表している。
図１０Ａ～図１０Ｊを参照して、入力電圧依存性について説明する。なお、本実施形態では、ＬＬＣコンバータでの周波数変調方式に起因して、入力電圧が変化する場合に、周波数（スイッチング周波数）も変化し得る。
図１０Ａ～図１０Ｊに示されるグラフでは、横軸は時間を表しており、縦軸は電流の値を表している。
【0070】
まず、図１０Ａ～図１０Ｆを参照して、２個のトランジスタＱ１、Ｑ２の制御電圧のオンオフ期間の補正量（デューティ比の補正量）が固定である場合を示す。
図１０Ａ～図１０Ｆの例では、ハイサイドの制御電圧をオンに維持する期間を－１０［ｎ ｓｅｃ］として、つまり、１０［ｎ ｓｅｃ］短くしているとともに、ローサイドの制御電圧をオンに維持する期間を＋１０［ｎ ｓｅｃ］として、つまり、１０［ｎ ｓｅｃ］長くしている。
図１０Ａ～図１０Ｆの例では、ハイサイドの制御電圧をオンに維持する期間を－１０［ｎ ｓｅｃ］として、つまり、１０［ｎ ｓｅｃ］短くしているとともに、ローサイドの制御電圧をオンに維持する期間を＋１０［ｎ ｓｅｃ］として、つまり、１０［ｎ ｓｅｃ］長くしている。
【0071】
【0072】
図１０Ａは、入力電圧Ｖｉｎが４００Ｖであり固定補正が用いられる場合における実施形態に係る２個のスイッチング素子（トランジスタＱ１、Ｑ２）に流れる電流の一例を示す図である。
図１０Ａには、一方のトランジスタＱ１のドレインを流れる電流Ｂ２０１、および、他方のトランジスタＱ２のドレインを流れる電流Ｂ２０２を示してある。
図１０Ａには、一方のトランジスタＱ１のドレインを流れる電流Ｂ２０１、および、他方のトランジスタＱ２のドレインを流れる電流Ｂ２０２を示してある。
【0073】
図１０Ｂは、入力電圧Ｖｉｎが４００Ｖであり固定補正が用いられる場合における実施形態に係る２個のダイオードＤ１、Ｄ２に流れる電流の一例を示す図である。
図１０Ｂには、一方のダイオードＤ１に流れる電流Ｃ２０１、および、他方のダイオードＤ２に流れる電流Ｃ２０２を示してある。
図１０Ａおよび図１０Ｂの例では、２個のダイオードＤ１、Ｄ２の間で、それぞれに流れる電流Ｃ２０１、Ｃ２０２の値が同じ（または、ほぼ同じ）になっている。
図１０Ｂには、一方のダイオードＤ１に流れる電流Ｃ２０１、および、他方のダイオードＤ２に流れる電流Ｃ２０２を示してある。
図１０Ａおよび図１０Ｂの例では、２個のダイオードＤ１、Ｄ２の間で、それぞれに流れる電流Ｃ２０１、Ｃ２０２の値が同じ（または、ほぼ同じ）になっている。
【0074】
【0075】
図１０Ｃは、入力電圧Ｖｉｎが３５０Ｖであり固定補正が用いられる場合における実施形態に係る２個のスイッチング素子（トランジスタＱ１、Ｑ２）に流れる電流の一例を示す図である。
図１０Ｃには、一方のトランジスタＱ１のドレインを流れる電流Ｂ２１１、および、他方のトランジスタＱ２のドレインを流れる電流Ｂ２１２を示してある。
図１０Ｃには、一方のトランジスタＱ１のドレインを流れる電流Ｂ２１１、および、他方のトランジスタＱ２のドレインを流れる電流Ｂ２１２を示してある。
【0076】
図１０Ｄは、入力電圧Ｖｉｎが３５０Ｖであり固定補正が用いられる場合における実施形態に係る２個のダイオードＤ１、Ｄ２に流れる電流の一例を示す図である。
図１０Ｄには、一方のダイオードＤ１に流れる電流Ｃ２１１、および、他方のダイオードＤ２に流れる電流Ｃ２１２を示してある。
図１０Ｃおよび図１０Ｄの例では、２個のダイオードＤ１、Ｄ２の間で、それぞれに流れる電流Ｃ２１１、Ｃ２１２の値が異なっている。つまり、図１０Ｃおよび図１０Ｄの例では、トランジスタＱ１、Ｑ２の制御電圧に関して図１０Ａおよび図１０Ｂの場合と同じ補正をしても、２個のダイオードＤ１、Ｄ２を流れる電流の値のアンバランスを十分に抑制できていない。
図１０Ｄには、一方のダイオードＤ１に流れる電流Ｃ２１１、および、他方のダイオードＤ２に流れる電流Ｃ２１２を示してある。
図１０Ｃおよび図１０Ｄの例では、２個のダイオードＤ１、Ｄ２の間で、それぞれに流れる電流Ｃ２１１、Ｃ２１２の値が異なっている。つまり、図１０Ｃおよび図１０Ｄの例では、トランジスタＱ１、Ｑ２の制御電圧に関して図１０Ａおよび図１０Ｂの場合と同じ補正をしても、２個のダイオードＤ１、Ｄ２を流れる電流の値のアンバランスを十分に抑制できていない。
【0077】
【0078】
図１０Ｅは、入力電圧Ｖｉｎが３００Ｖであり固定補正が用いられる場合における実施形態に係る２個のスイッチング素子（トランジスタＱ１、Ｑ２）に流れる電流の一例を示す図である。
図１０Ｅには、一方のトランジスタＱ１のドレインを流れる電流Ｂ２２１、および、他方のトランジスタＱ２のドレインを流れる電流Ｂ２２２を示してある。
図１０Ｅには、一方のトランジスタＱ１のドレインを流れる電流Ｂ２２１、および、他方のトランジスタＱ２のドレインを流れる電流Ｂ２２２を示してある。
【0079】
図１０Ｆは、入力電圧Ｖｉｎが３００Ｖであり固定補正が用いられる場合における実施形態に係る２個のダイオードＤ１、Ｄ２に流れる電流の一例を示す図である。
図１０Ｆには、一方のダイオードＤ１に流れる電流Ｃ２２１、および、他方のダイオードＤ２に流れる電流Ｃ２２２を示してある。
図１０Ｅおよび図１０Ｆの例では、２個のダイオードＤ１、Ｄ２の間で、それぞれに流れる電流Ｃ２２１、Ｃ２２２の値が異なっている。つまり、図１０Ｅおよび図１０Ｆの例では、トランジスタＱ１、Ｑ２の制御電圧に関して図１０Ａおよび図１０Ｂの場合と同じ補正をしても、２個のダイオードＤ１、Ｄ２を流れる電流の値のアンバランスを十分に抑制できていない。
図１０Ｆには、一方のダイオードＤ１に流れる電流Ｃ２２１、および、他方のダイオードＤ２に流れる電流Ｃ２２２を示してある。
図１０Ｅおよび図１０Ｆの例では、２個のダイオードＤ１、Ｄ２の間で、それぞれに流れる電流Ｃ２２１、Ｃ２２２の値が異なっている。つまり、図１０Ｅおよび図１０Ｆの例では、トランジスタＱ１、Ｑ２の制御電圧に関して図１０Ａおよび図１０Ｂの場合と同じ補正をしても、２個のダイオードＤ１、Ｄ２を流れる電流の値のアンバランスを十分に抑制できていない。
【0080】
ここで、図１０Ｃおよび図１０Ｄの例と、図１０Ｅおよび図１０Ｆの例では、図１０Ａおよび図１０Ｂの例と比べて、２個のトランジスタＱ１、Ｑ２の制御電圧のオンオフ期間の補正量（デューティ比の補正量）を固定して同じにした場合（固定補正の場合）について説明した。
これに対して、入力電圧に応じて、２個のトランジスタＱ１、Ｑ２の制御電圧のオンオフ期間の補正量（デューティ比の補正量）を変化させる場合（可変補正の場合）について説明する。本実施形態では、制御器１１１は、このような制御により、２個のダイオードＤ１、Ｄ２を流れる電流の値のアンバランスを抑制して、これらのバランスを取ることができる。
これに対して、入力電圧に応じて、２個のトランジスタＱ１、Ｑ２の制御電圧のオンオフ期間の補正量（デューティ比の補正量）を変化させる場合（可変補正の場合）について説明する。本実施形態では、制御器１１１は、このような制御により、２個のダイオードＤ１、Ｄ２を流れる電流の値のアンバランスを抑制して、これらのバランスを取ることができる。
【0081】
【0082】
図１０Ｇは、入力電圧Ｖｉｎが３５０Ｖであり可変補正が用いられる場合における実施形態に係る２個のスイッチング素子（トランジスタＱ１、Ｑ２）に流れる電流の一例を示す図である。
図１０Ｇには、一方のトランジスタＱ１のドレインを流れる電流Ｂ３０１、および、他方のトランジスタＱ２のドレインを流れる電流Ｂ３０２を示してある。
図１０Ｇには、一方のトランジスタＱ１のドレインを流れる電流Ｂ３０１、および、他方のトランジスタＱ２のドレインを流れる電流Ｂ３０２を示してある。
【0083】
図１０Ｈは、入力電圧Ｖｉｎが３５０Ｖであり可変補正が用いられる場合における実施形態に係る２個のダイオードＤ１、Ｄ２に流れる電流の一例を示す図である。
図１０Ｈには、一方のダイオードＤ１に流れる電流Ｃ３０１、および、他方のダイオードＤ２に流れる電流Ｃ３０２を示してある。
図１０Ｇおよび図１０Ｈの例では、２個のダイオードＤ１、Ｄ２の間で、それぞれに流れる電流Ｃ３０１、Ｃ３０２の値が同じ（または、ほぼ同じ）になっている。
ここで、図１０Ｇおよび図１０Ｈの例では、ハイサイドの制御電圧をオンに維持する期間を－２０［ｎ ｓｅｃ］として、つまり、２０［ｎ ｓｅｃ］短くしているとともに、ローサイドの制御電圧をオンに維持する期間を＋２０［ｎ ｓｅｃ］として、つまり、２０［ｎ ｓｅｃ］長くしている。
図１０Ｈには、一方のダイオードＤ１に流れる電流Ｃ３０１、および、他方のダイオードＤ２に流れる電流Ｃ３０２を示してある。
図１０Ｇおよび図１０Ｈの例では、２個のダイオードＤ１、Ｄ２の間で、それぞれに流れる電流Ｃ３０１、Ｃ３０２の値が同じ（または、ほぼ同じ）になっている。
ここで、図１０Ｇおよび図１０Ｈの例では、ハイサイドの制御電圧をオンに維持する期間を－２０［ｎ ｓｅｃ］として、つまり、２０［ｎ ｓｅｃ］短くしているとともに、ローサイドの制御電圧をオンに維持する期間を＋２０［ｎ ｓｅｃ］として、つまり、２０［ｎ ｓｅｃ］長くしている。
【0084】
【0085】
図１０Ｉは、入力電圧Ｖｉｎが３００Ｖであり可変補正が用いられる場合における実施形態に係る２個のスイッチング素子（トランジスタＱ１、Ｑ２）に流れる電流の一例を示す図である。
図１０Ｉには、一方のトランジスタＱ１のドレインを流れる電流Ｂ３１１、および、他方のトランジスタＱ２のドレインを流れる電流Ｂ３１２を示してある。
図１０Ｉには、一方のトランジスタＱ１のドレインを流れる電流Ｂ３１１、および、他方のトランジスタＱ２のドレインを流れる電流Ｂ３１２を示してある。
【0086】
図１０Ｊは、入力電圧Ｖｉｎが３００Ｖであり可変補正が用いられる場合における実施形態に係る２個のダイオードＤ１、Ｄ２に流れる電流の一例を示す図である。
図１０Ｊには、一方のダイオードＤ１に流れる電流Ｃ３１１、および、他方のダイオードＤ２に流れる電流Ｃ３１２を示してある。
図１０Ｉおよび図１０Ｊの例では、２個のダイオードＤ１、Ｄ２の間で、それぞれに流れる電流Ｃ３１１、Ｃ３１２の値が同じ（または、ほぼ同じ）になっている。
ここで、図１０Ｉおよび図１０Ｊの例では、ハイサイドの制御電圧をオンに維持する期間を－２５［ｎ ｓｅｃ］として、つまり、２５［ｎ ｓｅｃ］短くしているとともに、ローサイドの制御電圧をオンに維持する期間を＋２５［ｎ ｓｅｃ］として、つまり、２５［ｎ ｓｅｃ］長くしている。
図１０Ｊには、一方のダイオードＤ１に流れる電流Ｃ３１１、および、他方のダイオードＤ２に流れる電流Ｃ３１２を示してある。
図１０Ｉおよび図１０Ｊの例では、２個のダイオードＤ１、Ｄ２の間で、それぞれに流れる電流Ｃ３１１、Ｃ３１２の値が同じ（または、ほぼ同じ）になっている。
ここで、図１０Ｉおよび図１０Ｊの例では、ハイサイドの制御電圧をオンに維持する期間を－２５［ｎ ｓｅｃ］として、つまり、２５［ｎ ｓｅｃ］短くしているとともに、ローサイドの制御電圧をオンに維持する期間を＋２５［ｎ ｓｅｃ］として、つまり、２５［ｎ ｓｅｃ］長くしている。
【0087】
以上の図１０Ａ～図１０Ｊの例では、入力電圧が変化した場合には、ハイサイドおよびローサイドの制御電圧の補正態様（オン時間の補正量）を変化させることで、電流アンバランスを解消することが可能である。つまり、本例では、当該補正態様は、入力電圧依存性があると言うことができ、複数の入力電圧について可変補正が適用されてもよい。
なお、他の例として、補正態様が入力電圧依存性を持たない制御が行われてもよい。
なお、他の例として、補正態様が入力電圧依存性を持たない制御が行われてもよい。
【0088】
［制御器による固定補正および可変補正の制御］
＜固定補正＞
固定補正では、制御器１１１は、２個のトランジスタＱ１、Ｑ２の制御電圧のオンオフ期間の補正量（デューティ比の補正量）を常に同じにして、当該制御電圧のオンオフ制御を行う。
なお、当該補正量は、例えば、スイッチング電源装置１の製品の出荷時にあらかじめ設定されていてもよく、当該製品の出荷後は固定であってもよい。
＜固定補正＞
固定補正では、制御器１１１は、２個のトランジスタＱ１、Ｑ２の制御電圧のオンオフ期間の補正量（デューティ比の補正量）を常に同じにして、当該制御電圧のオンオフ制御を行う。
なお、当該補正量は、例えば、スイッチング電源装置１の製品の出荷時にあらかじめ設定されていてもよく、当該製品の出荷後は固定であってもよい。
【0089】
＜可変補正＞
可変補正では、制御器１１１は、所定の指標値に応じて、２個のトランジスタＱ１、Ｑ２の制御電圧のオンオフ期間の補正量（デューティ比の補正量）を変化させて、当該制御電圧のオンオフ制御を行う。
なお、当該指標値と当該補正量との対応関係は、例えば、スイッチング電源装置１の製品の出荷時にあらかじめ設定されていてもよく、当該製品の出荷後は固定であってもよい。
このような対応関係は、例えば、制御器１１１のメモリ１３１に記憶されていてもよい。
可変補正では、制御器１１１は、所定の指標値に応じて、２個のトランジスタＱ１、Ｑ２の制御電圧のオンオフ期間の補正量（デューティ比の補正量）を変化させて、当該制御電圧のオンオフ制御を行う。
なお、当該指標値と当該補正量との対応関係は、例えば、スイッチング電源装置１の製品の出荷時にあらかじめ設定されていてもよく、当該製品の出荷後は固定であってもよい。
このような対応関係は、例えば、制御器１１１のメモリ１３１に記憶されていてもよい。
【0090】
ここで、当該指標値としては、様々なものが用いられてもよく、例えば、入力電圧、周波数（スイッチング周波数）、または、負荷などが用いられてもよい。
当該指標値としては、例えば、当該指標値が変化した場合に、同じ補正値で固定すると、２個のダイオードＤ１、Ｄ２を流れる電流の値のアンバランスを十分に抑制することができないような指標値が用いられてもよい。
当該指標値としては、例えば、当該指標値が変化した場合に、同じ補正値で固定すると、２個のダイオードＤ１、Ｄ２を流れる電流の値のアンバランスを十分に抑制することができないような指標値が用いられてもよい。
【0091】
制御器１１１は、所定の指標値を取得する機能を有する。
一例として、制御器１１１は、自己（制御器１１１）が設定する値が指標値として用いられる場合には、その値を取得する。
他の例として、制御器１１１は、所定の指標値を自己（制御器１１１）または外部回路で検出した結果を取得してもよい。ここで、指標値を検出する回路としては、任意に構成されてもよい。
一例として、制御器１１１は、自己（制御器１１１）が設定する値が指標値として用いられる場合には、その値を取得する。
他の例として、制御器１１１は、所定の指標値を自己（制御器１１１）または外部回路で検出した結果を取得してもよい。ここで、指標値を検出する回路としては、任意に構成されてもよい。
【0092】
制御器１１１は、取得された指標値に対応する補正量を、指標値と補正量との対応関係に基づいて、取得する。そして、制御器１１１は、取得された補正量を用いて、２個のトランジスタＱ１、Ｑ２の制御電圧のオンオフ期間を基準値から補正して、当該制御電圧のオンオフ制御を行う。
当該基準値は、例えば、図３に示されるように、２個のトランジスタＱ１、Ｑ２のオンオフ期間が同じである場合の値であるが、他の場合の値が用いられてもよい。
当該基準値は、例えば、図３に示されるように、２個のトランジスタＱ１、Ｑ２のオンオフ期間が同じである場合の値であるが、他の場合の値が用いられてもよい。
【0093】
＜可変補正用テーブル＞
図１１は、実施形態に係る可変補正用テーブル１０１１の一例を示す図である。
可変補正用テーブル１０１１は、指標値と補正量との対応関係の一例である。
図１１の例では、指標値として、周波数が用いられている。
なお、可変補正用テーブル１０１１は、例えば、テーブルの代わりに、マップなどと呼ばれてもよい。
図１１は、実施形態に係る可変補正用テーブル１０１１の一例を示す図である。
可変補正用テーブル１０１１は、指標値と補正量との対応関係の一例である。
図１１の例では、指標値として、周波数が用いられている。
なお、可変補正用テーブル１０１１は、例えば、テーブルの代わりに、マップなどと呼ばれてもよい。
【0094】
可変補正用テーブル１０１１では、指標値に相当する周波数（スイッチング周波数）と、補正量に相当する調整幅（ハイサイドのオン時間補正幅）との関係を格納している。
図１１の例では、指標値に相当する周波数については、周波数幅を用いて規定されている。
具体的には、周波数が５００～７００ｋＨｚである場合には調整幅は－１０［ｎ ｓｅｃ］であり、周波数が７０１～１０００ｋＨｚである場合には調整幅は－５［ｎ ｓｅｃ］であり、波数が１００１～１５００ｋＨｚである場合には調整幅は－２［ｎ ｓｅｃ］であり、周波数が１５０１～２０００ｋＨｚである場合には調整幅は０［ｎ ｓｅｃ］である。
図１１の例では、指標値に相当する周波数については、周波数幅を用いて規定されている。
具体的には、周波数が５００～７００ｋＨｚである場合には調整幅は－１０［ｎ ｓｅｃ］であり、周波数が７０１～１０００ｋＨｚである場合には調整幅は－５［ｎ ｓｅｃ］であり、波数が１００１～１５００ｋＨｚである場合には調整幅は－２［ｎ ｓｅｃ］であり、周波数が１５０１～２０００ｋＨｚである場合には調整幅は０［ｎ ｓｅｃ］である。
【0095】
ここで、調整幅が－１０［ｎ ｓｅｃ］であることは、ハイサイドのオン時間を１０［ｎ ｓｅｃ］だけ短くすることを表しており、他の調整幅も同様である。
なお、複数の調整幅のなかには、調整（補正）を行わない場合が含まれていてもよい。
図１１の例では、調整幅が０［ｎ ｓｅｃ］であることは、基準値に対して調整（補正）を行わないことを表している。
なお、複数の調整幅のなかには、調整（補正）を行わない場合が含まれていてもよい。
図１１の例では、調整幅が０［ｎ ｓｅｃ］であることは、基準値に対して調整（補正）を行わないことを表している。
【0096】
ここで、図１１に示されるようなテーブル（マップ）を用いて可変補正を行う構成は、例えば、デジタル制御（デジタルコントローラ）を用いた構成と組み合わせるのに適している。
一般に、ＬＬＣコンバータは、周波数変調によって出力制御される。このため、例えば、周波数、出力電圧、あるいは、負荷などの条件に応じて、補正用のテーブル（例えば、デューティの偏りマップ）をコントローラの内部に保存しておくことで、より細かいバランス改善効果を得ることが可能である。
一般に、ＬＬＣコンバータは、周波数変調によって出力制御される。このため、例えば、周波数、出力電圧、あるいは、負荷などの条件に応じて、補正用のテーブル（例えば、デューティの偏りマップ）をコントローラの内部に保存しておくことで、より細かいバランス改善効果を得ることが可能である。
【0097】
以上のように、本実施形態に係るスイッチング電源装置１では、トランスＴｒ１の１次巻線１４に対する２個の２次巻線６１、６２の結合係数を揃えることができ、電流アンバランスを解消することができる。
本実施形態に係るスイッチング電源装置１では、トランスＴｒ１の２次側インダクタンスのバラツキによる電流アンバランスを改善し、２次巻線６１、６２から出力されるエネルギーをバランスさせ、効率改善して性能を向上させることができるなど、様々なメリットを受けることができる。
本実施形態に係るスイッチング電源装置１では、１次側のブリッジでそれぞれ異なるオン時間を用いることで、２次側のセンタータップ構成の２次巻線６１、６２の電流バランスを得ることができる。
本実施形態に係るスイッチング電源装置１では、トランスＴｒ１の２次側インダクタンスのバラツキによる電流アンバランスを改善し、２次巻線６１、６２から出力されるエネルギーをバランスさせ、効率改善して性能を向上させることができるなど、様々なメリットを受けることができる。
本実施形態に係るスイッチング電源装置１では、１次側のブリッジでそれぞれ異なるオン時間を用いることで、２次側のセンタータップ構成の２次巻線６１、６２の電流バランスを得ることができる。
【0098】
本実施形態に係るスイッチング電源装置１では、例えば、あらかじめ決められた態様で２個のトランジスタＱ１、Ｑ２のデューティをアンバランスにする固定補正または可変補正の制御を行うことで、他の追加回路および他の制御を不要とすることができる。
【0099】
ここで、本実施形態では、トランスの構造上で生じる問題点を、制御の仕方で解消している。
また、本実施形態では、トランスの構造上で生じる問題点を、コストおよび労力を抑えて、解消している。
また、本実施形態では、トランスの構造上で生じる問題点を、コストおよび労力を抑えて、解消している。
【0100】
ここで、本実施形態では、１次側の１個の巻線（１次巻線）に対して、２次側に２個の巻線（２次巻線）を配置する構成を示したが、他の例として、１次側の１個の巻線（１次巻線）に対して、２次側に３個以上の巻線（２次巻線）を配置する構成が用いられてもよい。
なお、これら複数の２次巻線の巻き数は、同じであってもよい。
なお、これら複数の２次巻線の巻き数は、同じであってもよい。
【0101】
また、本実施形態では、図５の例のようにハイサイドとローサイドとの両方のオン期間を制御する構成を示したが、他の例として、図４の例のように、ハイサイドとローサイドとの任意の一方のオン期間を制御する構成が用いられてもよい。
【0102】
【0103】
また、本実施形態では、スイッチング電源装置１の１次側でハーフブリッジの回路（２個のトランジスタＱ１、Ｑ２を用いた回路）が設けられる構成を示したが、他の例として、フルブリッジ（例えば、４個のトランジスタ）の回路が設けられる構成が用いられてもよい。
【0104】
また、本実施形態では、スイッチング電源装置１の２次側でセンタータップ方式が用いられる構成を示したが、他の例として、センタータップ方式以外の構成が用いられてもよい。
また、本実施形態では、例えば、デジタル制御で補正が行われてもよく、あるいは、アナログ制御で補正が行われてもよい。
また、本実施形態では、例えば、デジタル制御で補正が行われてもよく、あるいは、アナログ制御で補正が行われてもよい。
【0105】
また、本実施形態では、例えば、トランスの脚の数は、任意であってもよく、３脚、４脚、あるいは、５脚などが用いられてもよい。
ここで、脚は、コアの部分であり、基板を貫通しているところを表す。
ここで、脚は、コアの部分であり、基板を貫通しているところを表す。
【0106】
なお、共振インダクタンスの設定としては、例えば、外付けのインダクタンスが用いられる場合と、小さな漏れインダクタンスを利用する場合がある。
例えば、本実施形態に係るスイッチング電源装置１では、共振インダクタとトランスとが一体化した構造を有しており、基本的には外付けのインダクタンスは不要である。
例えば、本実施形態に係るスイッチング電源装置１では、共振インダクタとトランスとが一体化した構造を有しており、基本的には外付けのインダクタンスは不要である。
【0107】
なお、以上に説明した任意の装置における任意の構成部（例えば、制御器１１１）の機能を実現するためのプログラムを、コンピューター読み取り可能な記録媒体に記録し、そのプログラムをコンピューターシステムに読み込ませて実行するようにしてもよい。なお、ここでいう「コンピューターシステム」とは、オペレーティングシステムあるいは周辺機器等のハードウェアを含むものとする。また、「コンピューター読み取り可能な記録媒体」とは、フレキシブルディスク、光磁気ディスク、ＲＯＭ、ＣＤ（Ｃｏｍｐａｃｔ Ｄｉｓｃ）－ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）等の可搬媒体、コンピューターシステムに内蔵されるハードディスク等の記憶装置のことをいう。さらに「コンピューター読み取り可能な記録媒体」とは、インターネット等のネットワークあるいは電話回線等の通信回線を介してプログラムが送信された場合のサーバーあるいはクライアントとなるコンピューターシステム内部の揮発性メモリのように、一定時間プログラムを保持しているものも含むものとする。当該揮発性メモリは、例えば、ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）であってもよい。記録媒体は、例えば、非一時的記録媒体であってもよい。
【0108】
また、上記のプログラムは、このプログラムを記憶装置等に格納したコンピューターシステムから、伝送媒体を介して、あるいは、伝送媒体中の伝送波により他のコンピューターシステムに伝送されてもよい。ここで、プログラムを伝送する「伝送媒体」は、インターネット等のネットワークあるいは電話回線等の通信回線のように情報を伝送する機能を有する媒体のことをいう。
また、上記のプログラムは、前述した機能の一部を実現するためのものであってもよい。さらに、上記のプログラムは、前述した機能をコンピューターシステムにすでに記録されているプログラムとの組み合わせで実現できるもの、いわゆる差分ファイルであってもよい。差分ファイルは、差分プログラムと呼ばれてもよい。
また、上記のプログラムは、前述した機能の一部を実現するためのものであってもよい。さらに、上記のプログラムは、前述した機能をコンピューターシステムにすでに記録されているプログラムとの組み合わせで実現できるもの、いわゆる差分ファイルであってもよい。差分ファイルは、差分プログラムと呼ばれてもよい。
【0109】
また、以上に説明した任意の装置における任意の構成部（例えば、制御器１１１）の機能は、プロセッサーにより実現されてもよい。例えば、実施形態における各処理は、プログラム等の情報に基づき動作するプロセッサーと、プログラム等の情報を記憶するコンピューター読み取り可能な記録媒体により実現されてもよい。ここで、プロセッサーは、例えば、各部の機能が個別のハードウェアで実現されてもよく、あるいは、各部の機能が一体のハードウェアで実現されてもよい。例えば、プロセッサーはハードウェアを含み、当該ハードウェアは、デジタル信号を処理する回路およびアナログ信号を処理する回路のうちの少なくとも一方を含んでもよい。例えば、プロセッサーは、回路基板に実装された１または複数の回路装置、あるいは、１または複数の回路素子のうちの一方または両方を用いて、構成されてもよい。回路装置としてはＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）などが用いられてもよく、回路素子としては抵抗あるいはキャパシターなどが用いられてもよい。
【0110】
ここで、プロセッサーは、例えば、ＣＰＵであってもよい。ただし、プロセッサーは、ＣＰＵに限定されるものではなく、例えば、ＧＰＵ（Ｇｒａｐｈｉｃｓ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）、あるいは、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）等のような、各種のプロセッサーが用いられてもよい。また、プロセッサーは、例えば、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）によるハードウェア回路であってもよい。また、プロセッサーは、例えば、複数のＣＰＵにより構成されていてもよく、あるいは、複数のＡＳＩＣによるハードウェア回路により構成されていてもよい。また、プロセッサーは、例えば、複数のＣＰＵと、複数のＡＳＩＣによるハードウェア回路と、の組み合わせにより構成されていてもよい。また、プロセッサーは、例えば、アナログ信号を処理するアンプ回路あるいはフィルタ回路等のうちの１以上を含んでもよい。
【0111】
以上、この開示の実施形態について図面を参照して詳述してきたが、具体的な構成はこの実施形態に限られるものではなく、この開示の要旨を逸脱しない範囲の設計等も含まれる。
【0112】
以下、［構成例１］～［構成例４］を示す。
【0113】
［構成例１］
プレーナ型のトランスを備え、
前記トランスの１次側に、複数のスイッチ素子が直列に接続されたブリッジと、１次巻線を有し、
前記スイッチ素子は、第１オン時間で制御される前記スイッチ素子と、前記第１オン時間とは異なる第２オン時間で制御される前記スイッチ素子と、を含む、
スイッチング電源装置。
プレーナ型のトランスを備え、
前記トランスの１次側に、複数のスイッチ素子が直列に接続されたブリッジと、１次巻線を有し、
前記スイッチ素子は、第１オン時間で制御される前記スイッチ素子と、前記第１オン時間とは異なる第２オン時間で制御される前記スイッチ素子と、を含む、
スイッチング電源装置。
【0114】
［構成例２］
前記トランスの２次側に、センタータップ構成の２個の２次巻線を有する、
［構成例１］に記載のスイッチング電源装置。
前記トランスの２次側に、センタータップ構成の２個の２次巻線を有する、
［構成例１］に記載のスイッチング電源装置。
【0115】
［構成例３］
前記トランスは、非対称な位置に存在するエアギャップを有する、
［構成例１］または［構成例２］に記載のスイッチング電源装置。
前記トランスは、非対称な位置に存在するエアギャップを有する、
［構成例１］または［構成例２］に記載のスイッチング電源装置。
【0116】
［構成例４］
前記第１オン時間および前記第２オン時間と所定の指標値との対応関係に基づいて、前記第１オン時間および前記第２オン時間が前記指標値に応じて設定される、
［構成例１］から［構成例３］のいずれか１項に記載のスイッチング電源装置。
前記第１オン時間および前記第２オン時間と所定の指標値との対応関係に基づいて、前記第１オン時間および前記第２オン時間が前記指標値に応じて設定される、
［構成例１］から［構成例３］のいずれか１項に記載のスイッチング電源装置。
【符号の説明】
【0117】
１…スイッチング電源装置、１１…直流電源、１２、６３…コンデンサ、１３…インダクタ、１４…１次巻線、６１、６２…２次巻線、６４…負荷、１１１…制御器、１３１…メモリ、２１１…プリント基板、２３１～２３２…コア材、２６１～２６２、２７１～２７２…巻線パターン、Ａ１、Ａ２、Ａ１１～Ａ１２、Ａ２１～Ａ２２…制御電圧、Ｂ１～Ｂ２、Ｂ１１～Ｂ１２、Ｂ１０１～Ｂ１０２、Ｂ１１１～Ｂ１１２、Ｂ１２１～Ｂ１２２、Ｂ１３１～Ｂ１３２、Ｂ１４１～Ｂ１４２、Ｂ１５１～Ｂ１５２、Ｂ２０１～Ｂ２０２、Ｂ２１１～Ｂ２１２、Ｂ２２１～Ｂ２２２、Ｂ３０１～Ｂ３０２、Ｂ３１１～Ｂ３１２、Ｃ１～Ｃ２、Ｃ１１～Ｃ１２、Ｃ１０１、Ｃ１０２、Ｃ１１１～Ｃ１１２、Ｃ１２１～Ｃ１２２、Ｃ１３１～Ｃ１３２、Ｃ１４１～Ｃ１４２、Ｃ１５１～Ｃ１５２、Ｃ２０１～Ｃ２０２、Ｃ２１１～Ｃ２１２、Ｃ２２１～Ｃ２２２、Ｃ３０１～Ｃ３０２、Ｃ３１１～Ｃ３１２…電流、１０１１…可変補正用テーブル、Ｄ１、Ｄ２…ダイオード、Ｈ１…エアギャップ、Ｊ１…コア、Ｑ１、Ｑ２…トランジスタ、Ｇ１、Ｇ２…接地部、Ｔｒ１…トランス
【図1】
【図2】
【図3】
【図4】
【図5】
【図6A】
【図6B】
【図6C】
【図6D】
【図7A】
【図7B】
【図7C】
【図7D】
【図8A】
【図8B】
【図8C】
【図8D】
【図9A】
【図9B】
【図9C】
【図9D】
【図10A】
【図10B】
【図10C】
【図10D】
【図10E】
【図10F】
【図10G】
【図10H】
【図10I】
【図10J】
【図11】